JP2014049151A - Flash memory - Google Patents
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Abstract
Description
本発明は、フラッシュメモリに関し、より具体的には、プログラミング中に、プログラム電流が一定の基準電流に追従できるようにプログラム電圧を動的に制御するためのサポート回路を含むPMOSフラッシュメモリに関するものである。 The present invention relates to a flash memory, and more particularly to a PMOS flash memory including a support circuit for dynamically controlling a program voltage so that the program current can follow a constant reference current during programming. is there.
フラッシュメモリは、電子的にプログラム可能(書き換え可能)で不揮発性のデータ記憶のための優れた解決策をもたらすため、幅広く利用されている。フラッシュメモリは、複数のメモリセルによって形成されたメモリアレイを含み、各メモリセルは、ゲートと、ドレインと、ソースと、フローティングゲート等の電荷蓄積構造とを含む金属酸化膜半導体(MOS)電界効果トランジスタ等のストレージトランジスタによってバイナリビットを格納する。 Flash memory is widely used because it provides an excellent solution for electronically programmable (rewritable) and non-volatile data storage. A flash memory includes a memory array formed by a plurality of memory cells, each memory cell including a gate, a drain, a source, and a charge storage structure such as a floating gate, a metal oxide semiconductor (MOS) field effect. A binary bit is stored by a storage transistor such as a transistor.
メモリセルをプログラムするために、すなわち、データのバイナリビットをそのメモリセルのストレージトランジスタに書き込むために、ドレイン電圧および制御ラインプログラム電圧が、それぞれそのトランジスタのドレインおよびゲートに印加され、その結果、電荷(電子)がフローティングゲートに注入されて、ストレージトランジスタの閾値電圧が、そのビットを記憶するように変更される。 To program a memory cell, that is, to write a binary bit of data to the storage transistor of that memory cell, a drain voltage and a control line program voltage are applied to the drain and gate of that transistor, respectively, resulting in charge (Electrons) are injected into the floating gate and the threshold voltage of the storage transistor is changed to store the bit.
しかし、プログラミング中に、ストレージトランジスタの閾値電圧が変更されると、そのストレージトランジスタの導通にも影響が及ぶ。例えば、pチャネルMOS(PMOS)ストレージトランジスタをプログラミングすると、その閾値電圧が上昇し、その結果として、そのPMOSストレージトランジスタは、そのゲートに印加されたプログラム電圧が、プログラミング中に一定のままであると、より多くのドレイン電流を流す傾向がある。より多くのドレイン電流は、より大きなレイアウト面積およびより高い消費電力の回路によって供給される必要がある。また、より多くのドレイン電流は、ストレージトランジスタのドレインとソースとの間のチャネル内のチャネルホットホールという効果を誘発するため、より多くのドレイン電流は、プログラミングの効率、およびメモリセルの信頼性に影響を及ぼす。誘発されたホットホールは、フローティングゲートに注入するため、そのフローティングゲート内の電子は消滅してプログラミングの速度を遅くし、そのフローティングゲートを囲むゲート酸化物が、必要以上の損傷を受ける。 However, if the threshold voltage of the storage transistor is changed during programming, the continuity of the storage transistor is also affected. For example, when a p-channel MOS (PMOS) storage transistor is programmed, its threshold voltage increases, and as a result, the PMOS storage transistor assumes that the program voltage applied to its gate remains constant during programming. , Tend to flow more drain current. More drain current needs to be supplied by circuits with larger layout area and higher power consumption. Also, more drain current induces the effect of channel hot holes in the channel between the drain and source of the storage transistor, so more drain current can affect programming efficiency and memory cell reliability. affect. Since the induced hot holes are injected into the floating gate, the electrons in the floating gate disappear and the programming speed is reduced, and the gate oxide surrounding the floating gate is damaged more than necessary.
従来技術のPMOSストレージトランジスタのフラッシュメモリのプログラミングにおいて、ストレージトランジスタに対する第1のプログラミングの試みが失敗したと確認された場合、そのストレージトランジスタのゲートに印加された制御ライン電圧が、第1のプログラミングの試みのレベルよりも高い所定の第2のレベルまで増加されて、第2のプログラミングの試みのための一定期間、その第2のレベルに常に保たれる。第2のプログラミングの試みが失敗したと確認された場合は、再び、制御ライン電圧は、第2のプログラムの試みの間に用いられた第2のレベルよりも高い所定の第3のレベルまで増加されて、第3のプログラミングの試みのためのその後の一定期間、常に第3のレベルのままである。 In programming the flash memory of a prior art PMOS storage transistor, if it is determined that the first programming attempt to the storage transistor has failed, the control line voltage applied to the gate of the storage transistor is It is increased to a predetermined second level that is higher than the attempt level and is always kept at that second level for a certain period of time for the second programming attempt. If it is determined that the second programming attempt has failed, the control line voltage is again increased to a predetermined third level that is higher than the second level used during the second programming attempt. And will always remain at the third level for a subsequent period of time for the third programming attempt.
すなわち、各プログラミングの試みの失敗に応動して、制御ライン電圧は、所定の最大レベルに達するまで、次のプログラミングの試みのためのその後の一定期間、より高い一定レベルまで増加される。 That is, in response to each programming attempt failure, the control line voltage is increased to a higher constant level for a subsequent period for the next programming attempt until a predetermined maximum level is reached.
本発明は、ドレイン電流が一定の基準電流に追従できるように、すなわち、ドレイン電流を基準電流近辺に維持できるように、メモリセルのストレージトランジスタのプログラミング中に、制御ライン電圧(プログラム電圧)を動的に調整するより適応可能なプログラミングスキームのフラッシュメモリを提供することを目的とする。プログラミング中に、実質的に一定のゲート電流を維持することにより、本発明のプログラミングスキームは、チャネルホットホールの効果による影響を回避し、プログラミングの効率を高め、レイアウト面積を低減し、および消費電力を少なくすることができる。 The present invention operates a control line voltage (program voltage) during programming of a memory cell storage transistor so that the drain current can follow a constant reference current, that is, the drain current can be maintained near the reference current. It is an object of the present invention to provide a flash memory with a more adaptable programming scheme that can be tuned automatically. By maintaining a substantially constant gate current during programming, the programming scheme of the present invention avoids the effects due to the effects of channel hot holes, increases programming efficiency, reduces layout area, and power consumption. Can be reduced.
本発明は、メモリセル(例えば、PMOSメモリセル)と、電流制限器と、プログラム電圧発生器とを含むフラッシュメモリを提供する。メモリセルは、それぞれメモリセルのPMOSストレージトランジスタのドレインおよびゲートに印加されたビットラインのプログラム電流と、制御ライン端子のプログラム電圧とに応動してプログラムされることが可能である。電流制限器は、データライン端子のデータライン信号(例えば、データライン電圧)によってプログラム電流の量を反映するために、および基準電流を受けるために、ビットラインに結合されている。制御ライン端子およびデータライン端子に結合されているプログラム電圧発生器は、そのプログラム電流が基準電流に追従するように、データライン信号に応答してプログラム電圧を生成するように構成されている。 The present invention provides a flash memory that includes a memory cell (eg, a PMOS memory cell), a current limiter, and a program voltage generator. The memory cell can be programmed in response to the bit line program current applied to the drain and gate of the PMOS storage transistor of the memory cell and the program voltage of the control line terminal, respectively. A current limiter is coupled to the bit line to reflect the amount of program current by a data line signal (eg, data line voltage) at the data line terminal and to receive a reference current. A program voltage generator coupled to the control line terminal and the data line terminal is configured to generate a program voltage in response to the data line signal such that the program current tracks the reference current.
本発明の一実施態様において、プログラム電圧発生器は、プログラム電流の増加傾向に応動してそのプログラム電圧を上昇させるように構成されている。
本発明の一実施態様において、プログラム電圧発生器は、第1の増幅器を含み、該増幅器は、それぞれデータライン端子、基準電圧および制御ライン端子に結合された一組の第1の入力端子と、第1の出力端子とを有している。電流制限器は、第1のトランジスタと、第2のトランジスタとを含んでいる。第1のトランジスタは、第1のゲートと、第1のドレインとを有し、第1のドレインは、基準電流に結合されている。第2のトランジスタは、それぞれ第1のゲートおよびデータライン端子に結合された第2のゲートおよび第2のドレインを有している。
In one embodiment of the present invention, the program voltage generator is configured to increase its program voltage in response to a trend of increasing program current.
In one embodiment of the present invention, the program voltage generator includes a first amplifier that includes a set of first input terminals coupled to a data line terminal, a reference voltage, and a control line terminal, respectively. And a first output terminal. The current limiter includes a first transistor and a second transistor. The first transistor has a first gate and a first drain, the first drain being coupled to a reference current. The second transistor has a second gate and a second drain coupled to the first gate and the data line terminal, respectively.
本発明の一実施態様において、第1のゲートは、第1のドレインに結合され、第1のドレインの電圧は、基準電圧として供給される。別の実施態様においては、その電流制限器は、第2の増幅器をさらに含み、第2の増幅器は、それぞれ第1のドレイン、基準電圧および第1のゲートに結合された一組の第2の入力端子と、第2の出力端子とを有している。 In one embodiment of the invention, the first gate is coupled to the first drain, and the voltage of the first drain is provided as a reference voltage. In another embodiment, the current limiter further includes a second amplifier, wherein the second amplifier is a set of second coupled to the first drain, the reference voltage, and the first gate, respectively. It has an input terminal and a second output terminal.
本発明は、メモリセル(例えば、PMOSメモリセル)と、電流制限器と、電圧比較器と、プログラム電圧発生器とを含むフラッシュメモリを提供する。電流制限器は、データライン端子のデータライン電圧によってプログラム電流の量を反映するためにそのビットラインに結合されている。電圧比較器は、データライン電圧と基準電圧との比較に応動して、制御出力(例えば、ディジタル信号)を生成するために、そのデータライン端子に結合されている。プログラム電圧発生器は、そのプログラム電流が基準電流に追従するように、その制御出力に応答してプログラム電圧を生成するために、その制御ライン端子および電圧比較器に結合されている。 The present invention provides a flash memory that includes a memory cell (eg, a PMOS memory cell), a current limiter, a voltage comparator, and a program voltage generator. A current limiter is coupled to the bit line to reflect the amount of program current by the data line voltage at the data line terminal. A voltage comparator is coupled to the data line terminal for generating a control output (eg, a digital signal) in response to a comparison between the data line voltage and a reference voltage. A program voltage generator is coupled to the control line terminal and the voltage comparator to generate a program voltage in response to the control output such that the program current tracks the reference current.
本発明の一実施態様において、プログラム電圧発生器は、プログラム電流の増加傾向に応動して、プログラム電圧を上昇させるように構成されている。
本発明の一実施態様において、プログラム電圧発生器は、分圧器と、フィードバック制御回路と、増幅器と、トランジスタとを含んでいる。分圧器は、その制御ライン端子に結合されている。フィードバック制御回路は、その制御出力に応答して分圧器の分圧比を調整するために、およびそのプログラム電圧および分圧比に従ってフィードバック電圧を供給するために、その制御出力に結合されている。増幅器は、一組の入力端子と、出力端子とを有し、その一組の入力端子は、それぞれ、第2の基準電圧およびフィードバック電圧に結合されている。トランジスタは、それぞれその増幅器および制御ライン端子の出力端子に結合されたゲートおよびドレインを有している。
In one embodiment of the present invention, the program voltage generator is configured to increase the program voltage in response to a trend of increasing program current.
In one embodiment of the present invention, the program voltage generator includes a voltage divider, a feedback control circuit, an amplifier, and a transistor. The voltage divider is coupled to its control line terminal. A feedback control circuit is coupled to the control output for adjusting the voltage divider ratio of the voltage divider in response to the control output and for supplying a feedback voltage according to the program voltage and the voltage divider ratio. The amplifier has a set of input terminals and an output terminal, the set of input terminals being coupled to a second reference voltage and a feedback voltage, respectively. The transistor has a gate and a drain coupled to the output terminals of the amplifier and control line terminals, respectively.
本発明の一実施態様において、電流制限器は、第1のトランジスタおよび第2のトランジスタを含んでいる。第1のトランジスタは、第1のゲートおよび第1のドレインを有し、第1のドレインは、基準電流に結合されている。第2のトランジスタは、それぞれ第1のゲートおよびデータライン端子に結合された第2のゲートおよび第2のドレインを有している。 In one embodiment of the invention, the current limiter includes a first transistor and a second transistor. The first transistor has a first gate and a first drain, the first drain being coupled to a reference current. The second transistor has a second gate and a second drain coupled to the first gate and the data line terminal, respectively.
本発明の一実施態様において、第1のゲートは、第1のドレインに結合され、第1のドレインの電圧は、基準電圧として供給される。別の実施態様においては、電流制限器は、それぞれ、第1のドレイン、基準電圧および第1のゲートに結合された一組の第1の入力端子および第1の出力端子を有する第1の増幅器をさらに含んでいる。
本発明の一実施態様において、電圧比較器は、一組の第1の入力端子および第1の出力端子を有し、一組の第1の入力端子は、それぞれデータライン端子および基準電圧に結合されている。
In one embodiment of the invention, the first gate is coupled to the first drain, and the voltage of the first drain is provided as a reference voltage. In another embodiment, the current limiter includes a first amplifier having a set of first input terminal and first output terminal coupled to the first drain, the reference voltage, and the first gate, respectively. In addition.
In one embodiment of the invention, the voltage comparator has a set of first input terminals and a first output terminal, wherein the set of first input terminals is coupled to a data line terminal and a reference voltage, respectively. Has been.
本発明の一実施態様において、プログラム電圧発生器は、分圧器と、選択回路と、増幅器と、駆動トランジスタとを含んでいる。分圧器は、第1の抵抗端子および第2の抵抗端子を有し、第1の抵抗端子は、制御ライン端子に結合されている。選択回路は、その制御出力に応答して複数の基準電圧の候補から第2の基準電圧を選択するために、電圧比較器に結合されている。増幅器は、一組の第2の入力端子および第2の出力端子を有し、一組の第2の入力端子は、それぞれ第2の基準電圧および第2の抵抗端子に結合されている。駆動トランジスタは、それぞれ第2の出力端子および第1の抵抗端子に結合された第1のゲートおよび第1のドレインを有している。 In one embodiment of the present invention, the program voltage generator includes a voltage divider, a selection circuit, an amplifier, and a drive transistor. The voltage divider has a first resistance terminal and a second resistance terminal, and the first resistance terminal is coupled to the control line terminal. The selection circuit is coupled to the voltage comparator for selecting a second reference voltage from the plurality of reference voltage candidates in response to the control output. The amplifier has a set of second input terminals and a second output terminal, the set of second input terminals being coupled to a second reference voltage and a second resistance terminal, respectively. The drive transistor has a first gate and a first drain coupled to the second output terminal and the first resistance terminal, respectively.
本発明の一実施態様において、そのプログラム電圧発生器は、ポンプクロック回路とポンピング段とを含んでいる。ポンプクロック回路は、その制御出力に応答してポンピングクロックを選択的に生成するために、例えば、ポンピングクロックのトグリングを選択的に始動または停止させるために、電圧比較器に結合されている。ポンピング段は、ポンピングクロックのトグリングに応動してそのプログラム電圧をポンピングするために、ポンプクロック回路と制御ライン端子との間に結合されている。 In one embodiment of the present invention, the program voltage generator includes a pump clock circuit and a pumping stage. A pump clock circuit is coupled to the voltage comparator to selectively generate a pumping clock in response to its control output, for example, to selectively start or stop pumping clock toggling. The pumping stage is coupled between the pump clock circuit and the control line terminal for pumping its program voltage in response to toggling of the pumping clock.
本発明の一実施態様において、プログラム電圧発生器は、分圧器と、フィードバック制御回路と、増幅器と、ポンプクロックと、ポンピング段とを含んでいる。分圧器は、その制御ライン端子に結合されている。フィードバック制御回路は、その制御出力に応答して、分圧器の分圧比を調整するために、およびその分圧比およびプログラム電圧に従ってフィードバック電圧を供給するために、電圧比較器に結合されている。増幅器は、一組の入力端子および出力端子を有し、その一組の入力端子は、それぞれ第2の基準電圧およびそのフィードバック電圧に結合されている。ポンプクロック回路は、その出力端子の信号に応答してポンピングクロックを選択的に生成するために、増幅器の出力端子に結合されている。ポンピング段は、そのポンピングクロックのトグリングに応動してそのプログラム電圧をポンピングするために、ポンプクロック回路と制御ライン端子との間に結合されている。 In one embodiment of the present invention, the program voltage generator includes a voltage divider, a feedback control circuit, an amplifier, a pump clock, and a pumping stage. The voltage divider is coupled to its control line terminal. A feedback control circuit is coupled to the voltage comparator to adjust the voltage divider ratio of the voltage divider and to supply a feedback voltage according to the voltage divider ratio and the program voltage in response to the control output. The amplifier has a set of input terminals and an output terminal, the set of input terminals being coupled to a second reference voltage and its feedback voltage, respectively. A pump clock circuit is coupled to the output terminal of the amplifier for selectively generating a pumping clock in response to the signal at its output terminal. The pumping stage is coupled between the pump clock circuit and the control line terminal for pumping the program voltage in response to toggling of the pumping clock.
本発明の一実施態様において、プログラム電圧発生器は、PMOSトランジスタおよび相補nチャネルMOS(NMOS)トランジスタ等の第1のトランジスタおよび第2のトランジスタを含んでいる。第1のトランジスタは、共通して制御ライン端子に結合された第1のゲートおよび第1のドレインを有している。第2のトランジスタは、それぞれ制御出力および第1のドレインに結合された第2のゲートおよび第2のドレインを有している。 In one embodiment of the present invention, the program voltage generator includes a first transistor and a second transistor, such as a PMOS transistor and a complementary n-channel MOS (NMOS) transistor. The first transistor has a first gate and a first drain commonly coupled to the control line terminal. The second transistor has a second gate and a second drain coupled to the control output and the first drain, respectively.
本発明の一実施態様において、プログラム電圧発生器は、プログラム電流が、第1の期間、基準電流よりも大きい場合に、プログラム電圧を上昇させ、また、プログラム電流が、第1の期間の後の第2の期間、その基準電流以上のままである場合に、プログラム電圧を再度上昇させるように構成されている。
本発明の多くの目的、特徴および効果は、添付図面とともに解釈して、本発明の実施形態の以下の詳細な説明を読めば、容易に明らかになるであろう。しかし、本願明細書に採用されている図面は、説明目的のものであり、限定するものと見なすべきではない。
In one embodiment of the invention, the program voltage generator increases the program voltage when the program current is greater than the reference current during the first period, and the program current is increased after the first period. In the second period, the program voltage is increased again when the reference current remains higher than the reference current.
Many objects, features and advantages of the present invention will become readily apparent upon reading the following detailed description of embodiments of the invention, taken in conjunction with the accompanying drawings. However, the drawings employed herein are for illustrative purposes and should not be considered limiting.
フラッシュメモリのメモリセルに用いられるPMOSストレージトランジスタの特性曲線を図1に示す。ドレインおよびソースの電圧が一定のままであると、PMOSストレージトランジスタは、チャネルホットホール(channel hot hole:CHH)領域で作動して、より低いゲート電圧がゲートに印加されると、より高いドレイン電流を伝導し、また、より高いゲート電圧が印加されると、チャネルホットエレクトロン(channel hot electron:CHE)領域で作動して、より低いドレイン電流を伝導する。 A characteristic curve of a PMOS storage transistor used in a memory cell of a flash memory is shown in FIG. If the drain and source voltages remain constant, the PMOS storage transistor operates in a channel hot hole (CHH) region, and the higher drain current when a lower gate voltage is applied to the gate. When a higher gate voltage is applied, it operates in the channel hot electron (CHE) region and conducts a lower drain current.
CHE領域においては、PMOSストレージトランジスタのソースとドレインとの間のチャネル内で生成された電子は、そのPMOSストレージトランジスタをプログラムするのに用いることができる。しかし、CHH領域においては、好ましくないホールがそのチャネル内で生成されるため、そのPMOSストレージトランジスタのプログラミングを劣化させる。したがって、ゲート電圧は、PMOSストレージトランジスタがCHE領域で作動するように駆動されるように、そのPMOSストレージトランジスタの導通を制限するために十分に高くすべきである。好ましくは、ゲート電圧は、図1に示すように、ゲート電流が電流IgMに近く、それによって、ドレイン電流が電流IdM近辺に制限されるように供給される。 In the CHE region, electrons generated in the channel between the source and drain of the PMOS storage transistor can be used to program the PMOS storage transistor. However, in the CHH region, undesirable holes are created in the channel, which degrades the programming of the PMOS storage transistor. Therefore, the gate voltage should be high enough to limit the conduction of the PMOS storage transistor so that the PMOS storage transistor is driven to operate in the CHE region. Preferably, the gate voltage is supplied such that the gate current is close to the current IgM, thereby limiting the drain current to around the current IdM, as shown in FIG.
プログラミング中、PMOSストレージトランジスタの閾値電圧は、PMOSトランジスタの導通(例えば、ドレイン電流)を増加させる傾向を引き起こすように増加するため、そのゲート電圧は、増加する導通を妨げるように上昇されることが望ましい。
本発明の一実施形態によるフラッシュメモリ10を図2に示す。フラッシュメモリ10は、メモリアレイ12と、Yパス回路14と、電流制限器16と、プログラム電圧発生器18とを含んでいる。メモリアレイ12は、複数のメモリユニットを含み、各メモリユニットは、選択トランジスタと、メモリセルを実施するストレージトランジスタとを含み、選択トランジスタのドレインは、データラインに沿ってストレージトランジスタのソースに結合されており、そのためその選択トランジスタは、そのストレージトランジスタへのアクセスを制御することができる。
During programming, the threshold voltage of the PMOS storage transistor increases to cause a tendency to increase the conduction (eg, drain current) of the PMOS transistor, so its gate voltage can be raised to prevent the increased conduction. desirable.
A
図2には、例えば、2つのメモリユニットが図示されており、これらのメモリユニットのうちの一方は、選択トランジスタおよびストレージトランジスタとしてのトランジスタPaおよびMaを含み、これらのメモリユニットのうちの他方は、選択トランジスタおよびストレージトランジスタとしてトランジスタPbおよびMbを有している。
本実施形態において、これらの選択トランジスタは、PMOSトランジスタであり、また、これらのストレージトランジスタは、電荷蓄積構造を有するPMOSトランジスタである。トランジスタPaおよびPbのソースは、電圧VSLに結合されており、また、トランジスタPaおよびPbのゲートはともに、ノードn0において、電圧Vzwに結合されている。トランジスタMaおよびMbのゲートはともに、制御ラインに沿って、ノードn1(制御ライン端子)において、電圧Vzcl(プログラム電圧)に結合されている。ビットラインに沿って、トランジスタMaのドレインは、Yパス回路14を介してノードn2(データライン端子)に結合されている。
FIG. 2 shows, for example, two memory units, one of which includes transistors Pa and Ma as selection transistors and storage transistors, and the other of these memory units is The transistors Pb and Mb are used as the selection transistor and the storage transistor.
In the present embodiment, these selection transistors are PMOS transistors, and these storage transistors are PMOS transistors having a charge storage structure. The sources of transistors Pa and Pb are coupled to voltage VSL, and the gates of transistors Pa and Pb are both coupled to voltage Vzw at node n0. The gates of transistors Ma and Mb are both coupled to voltage Vzcl (program voltage) at node n1 (control line terminal) along the control line. Along the bit line, the drain of the transistor Ma is coupled to the node n2 (data line terminal) via the Y-
トランジスタMaのプログラミング中に、電圧Vzwは、トランジスタPaをターンオンするように設定されるため、電圧Vzclに応答して、トランジスタMaのドレインおよびソースを通って電流Ipgm(プログラム電流)が流れる。Yパス回路14は、電流Ipgmをノードn2に流すように機能する。電流制限器16は、電流Ipgmを受け取るためにノードn2に結合され、電流制限器16はさらに、基準電流Irefを受け取り、電流Ipgmの量を反映するために、ノードn2に電圧DL(データライン信号)を供給する。プログラム電圧発生器18は、電流Ipgmが基準電流Irefに追従するように、電圧DLに応答して電圧Vzclを生成および制御するために、ノードn1,n2間に結合されている。
During programming of the transistor Ma, the voltage Vzw is set to turn on the transistor Pa, so that a current Ipgm (program current) flows through the drain and source of the transistor Ma in response to the voltage Vzcl. The
トランジスタMaのプログラミングが進行中の場合、電流Ipgmは増加する傾向があり、電流Ipgmの増加を反映する電圧DLに応答して、プログラム電圧発生器18は、トランジスタMaのゲートに印加された電圧Vzclを上昇させて、電流Ipgmを低下させる。したがって、電流Ipgmは、トランジスタMaの導通を制限するように、基準電流Iref近辺に保持することができ、また、トランジスタMaは、CHH領域の代わりにCHE領域で確実に作動する。増加する電圧Vzclは、より多くのゲート電流をトランジスタMaのゲートに供給し、それに伴って、より速いプログラム時間(より短いプログラミング期間)およびより高いプログラミング効率が実現される。加えて、制限された低いドレイン電流Ipgmを、より小さなレイアウト面積およびより低い消費電力から成る回路(例えば、ポンピング回路、図示せず)によって供給することができる。
When programming of the transistor Ma is in progress, the current Ipgm tends to increase, and in response to the voltage DL reflecting the increase in the current Ipgm, the
本発明の一実施形態によるフラッシュメモリ10aを図3に示す。図2に示すフラッシュメモリ10と同様に、図3のフラッシュメモリ10aは、メモリアレイ12と、Yパス回路14と、電流制限器16aと、プログラム電圧発生器18aとを含んでいる。電流制限器16aは、2つのトランジスタ(例えば、2つのNMOSトランジスタ)N1aおよびN2aと、増幅器(例えば、演算増幅器)100とを含んでいる。トランジスタN1aは、それぞれノードn3、ノードn4および電圧VSS(例えば、接地電圧)に結合されたゲートと、ドレインとソースとを有し、また、基準電流Irefがノードn4に供給されている。
A
トランジスタN2aは、それぞれノードn3、ノードn2および電圧VSSに結合されたゲートと、ドレインと、ソースとを有している。増幅器100は、それぞれノードn4、基準電圧VDLおよびノードn3に結合された一組の入力端子と出力端子とを有している。プログラム電圧発生器18aは、電圧VZCLIが供給される増幅器(例えば、差動増幅器)102aを含み、およびそれぞれノードn2、基準電圧VDLおよびノードn1に結合された正の入力端子と、負の入力端子と、出力端子とを有している。
Transistor N2a has a gate, a drain, and a source coupled to node n3, node n2, and voltage VSS, respectively.
増幅器100は、その2つの入力端子間の仮想接地により、トランジスタN1aの基準電流Irefと基準電圧VDLとを関連付ける。一実施形態において、基準電流Irefと基準電圧VDLは、プログラミング中に一定値を保持する。したがって、トランジスタN1aおよびN2aによって形成されるカレントミラーは、電流Ipgmの量を、基準電流Iref近辺に制限することができる。
The
また、ノードn2における電圧DLは、電流Ipgmの量を反映している。電流Ipgmが、トランジスタMaのプログラミング中に増加すると、電圧DLは、それに応じて増加し、増幅器102aは、電圧DLと基準電圧VDLとの電圧差が大きくなるため、電圧Vzclを上昇させることになる。したがって、トランジスタMaの導通は、高度なプログラミングのために抑制される。
The voltage DL at the node n2 reflects the amount of the current Ipgm. If the current Ipgm increases during programming of the transistor Ma, the voltage DL will increase accordingly, and the
本発明の一実施形態によるフラッシュメモリ10aの関連する信号の波形を図4に示す。図4に示すように、プログラミングが始まると、トランジスタMaのドレインに供給される電流Ipgmは、高レベルに増加する。その後、電圧DLも高レベルに上昇する。電圧DLの上昇に応答して、プログラム電圧発生器18aは、トランジスタMaのゲートに印加される電圧Vzclを増加させる。電圧Vzclがより大きくなると、トランジスタMaの導通が抑制され、それに伴って、電流Ipgmが、基準電流Irefに追従するように低下する。電流Ipgmの低下に応答して、電圧DLも、基準電圧VDLに近づくように低下する。
FIG. 4 shows waveforms of related signals of the
図3のフラッシュメモリ10aをプログラミングするための電圧VSL,VZCLIおよび基準電圧VDLは、それぞれ5.7ボルト、8.5ボルトおよび0.3ボルトに設定され、基準電流Irefは、12マイクロアンペアに設定され、プログラミング中に、増幅器102aは、電圧Vzclを2.7ボルトから7.3ボルトへ上昇させ、それに伴って、電流Ipgmは、13.3マイクロアンペアから12マイクロアンペアに低下し、電圧DLは、1.6ボルトから0.3ボルトに低下する。
The voltages VSL and VZCLI and the reference voltage VDL for programming the
本発明の一実施形態によるフラッシュメモリ10bを図5に示す。図2に示すフラッシュメモリ10と同様に、図5のフラッシュメモリ10bは、メモリアレイ12と、Yパス回路14と、電流制限器16bと、プログラム電圧発生器18bとを含んでいる。電流制限器16bは、2つのトランジスタN1bおよびN2b、例えば、2つのNMOSトランジスタを含んでいる。トランジスタN1bは、それぞれノードn3、ノードn4および電圧VSSに結合されたゲートと、ドレインと、ソースとを有し、ノードn3は、ノードn4にも結合されており、また、基準電流Irefがノードn4に供給されている。トランジスタN2bは、それぞれノードn3、ノードn2および電圧VSSに結合されたゲートと、ドレインと、ソースとを有している。プログラム電圧発生器18bは、電圧VZCLIbが供給される増幅器(例えば、差動増幅器)110を含み、およびそれぞれノードn2,n4およびn1に結合された正の入力端子と、負の入力端子と、出力端子とを有している。
A
ノードn4は、増幅器110の負の入力端子に結合されているため、ノードn4における電圧は、基準電圧RDLとして供給される。外部から供給されるフラッシュメモリ10a(図3)の基準電圧VDLとは異なって、フラッシュメモリ10bの基準電圧RDLは、トランジスタN1bおよびN2bによって形成されるカレントミラーの作動によって内部で作られる。
Since node n4 is coupled to the negative input terminal of
電流制限器16bにおいて、トランジスタN1bおよびN2bから成るカレントミラーは、基準電流Irefを内蔵基準電圧RDLに関連付ける。メモリアレイ12内のトランジスタMaをプログラミングしている間、電流Ipgmの上昇は、電圧DLの上昇によって感知されるため、プログラム電圧発生器18b内の増幅器110は、トランジスタMaの増加する導通を妨げるように電圧Vzclを増加させることができる。ダイオード接続トランジスタN1bの正しい動作をサポートするために、フラッシュメモリ10bの基準電圧RDLは、フラッシュメモリ10a(図3)に用いられる基準電圧VDLよりも高くすることができる。したがって、増幅器110に供給される電圧VZCLIbは、増幅器102aに供給される電圧VZCLIよりも高く設定することができる。フラッシュメモリのプログラミングは、高電圧を要するため、図2、図3および図5に示す電圧VSL,VZCLIおよびVZCLIbは、ポンピングによって供給することができる。
In the
図6は、本発明の一実施形態によるフラッシュメモリ20を示す図である。メモリ20は、メモリアレイ22と、Yパス回路24と、電流制限器26と、電圧比較器28と、プログラム電圧発生器30とを含んでいる。メモリアレイ22は、複数のメモリユニットを含み、各メモリユニットは、メモリセルとしての選択トランジスタおよびストレージトランジスタを含んでいる。例えば、図6には、2つのメモリユニットが図示されており、それらのメモリユニットのうちの一方は、選択トランジスタおよびストレージトランジスタとしてのトランジスタPaおよびMaを含み、それらのメモリユニットのうちの他方は、選択トランジスタおよびストレージトランジスタとしてのトランジスタPbおよびMbを有している。一実施形態において、これらの選択トランジスタはPMOSトランジスタであり、これらのストレージトランジスタは、電荷蓄積構造を有するPMOSトランジスタである。
FIG. 6 is a diagram illustrating a
トランジスタPaおよびPbのソースは、電圧VSLに結合されており、トランジスタPaおよびPbのゲートはともに、ノードn0において、電圧Vzwに結合されている。トランジスタMaおよびMbのゲートはともに、制御ラインに沿って、ノードn1(制御ライン端子)において電圧Vzcl(プログラム電圧)に結合されている。トランジスタMaのドレインは、ビットラインに沿って、Yパス回路24を介してノードn2(データライン端子)に結合されている。
The sources of transistors Pa and Pb are coupled to voltage VSL, and the gates of transistors Pa and Pb are both coupled to voltage Vzw at node n0. The gates of transistors Ma and Mb are both coupled to voltage Vzcl (program voltage) at node n1 (control line terminal) along the control line. The drain of the transistor Ma is coupled to the node n2 (data line terminal) via the
トランジスタMaのプログラミング中に、電圧Vzwは、トランジスタPaをターンオンするように設定されるため、電流Ipgm(プログラム電流)は、電圧Vzclに応答してトランジスタMaのドレインおよびソースを介して流れる。Yパス回路24は、電流Ipgmをノードn2に流すように機能する。電流制限器26は、電流Ipgmを受けるためにノードn2に結合され、電流制限器26は、基準電流Irefも受け取り、電流Ipgmの量を反映するために、ノードn2に電圧DL(データライン電圧)を供給する。電圧比較器28は、電圧DLを受け取るためにノードn2に結合され、および電圧DLと基準電圧VRの比較に応答して、制御出力DLCout(例えば、ディジタル信号)を供給する。プログラム電圧発生器30は、電圧比較器28とノードn1との間に結合され、および電流Ipgmが基準電流Irefに追従するように、制御出力DLCoutに応答して、電圧Vzclを生成/制御するように構成されている。
During programming of the transistor Ma, the voltage Vzw is set to turn on the transistor Pa, so that the current Ipgm (program current) flows through the drain and source of the transistor Ma in response to the voltage Vzcl. Y-
電流Ipgmが、トランジスタMaのプログラミング中に増加すると、電圧DLも上昇する。比較により、電圧比較器28は、制御出力DLCoutによって電圧DLの上昇を反映し、プログラム電圧発生器30は、制御出力DLCoutに応答して、電圧Vzclを上昇させるように構成され、それによって、トランジスタMaの導通が抑制される。したがって、フラッシュメモリ20は、より低い消費電力、より小さなレイアウト面積、向上したプログラミング効率およびより短いプログラミング時間等の効果を得ることができる。
As the current Ipgm increases during programming of the transistor Ma, the voltage DL also increases. By comparison, the
電圧比較器28には、制御出力DLCoutとしてのディジタル信号を出力するために、通常の(標準的な)電圧VDDを供給することができる(電圧VDDによってバイアスをかけることができる)。一方、プログラム電圧発生器30には、ポンピングされた高電圧VZCLIを供給することができるため、プログラム電圧発生器30によって供給された電圧Vzclを、メモリアレイ22をプログラミングするために十分に上昇させることができる。
The
図7では、本発明の一実施形態によるフラッシュメモリ20aを示す。図6に示すフラッシュメモリ20のアーキテクチャに従って、フラッシュメモリ20aは、メモリアレイ22と、Yパス回路24と、電流制限器26aと、電圧比較器28aと、プログラム電圧発生器30aとを含んでいる。
フラッシュメモリ20aにおいて、そのプログラム電圧発生器は、可変分圧器210と、フィードバック制御回路212と、増幅器214と、トランジスタ216、例えば、PMOSトランジスタとを含んでいる。分圧器210、例えば、フィードバック制御回路212によって制御される可変分圧比Rvを伴う抵抗分圧器は、ノードn1と、電圧VSS、例えば、接地電圧との間に結合されている。フィードバック制御回路212は、制御出力DLCoutに応答して、分圧器210の分圧比Rvを調整するために、および電圧Vzclの分割、すなわち、Vfb=Rv×Vzclであるフィードバック電圧Vfbを供給するために、制御出力DLCoutに結合されている。電圧VZCLIが供給される増幅器214は、それぞれ基準電圧Vref、フィードバック電圧Vfbおよびノードna1に結合された一組の入力端子と、出力端子とを有している。
FIG. 7 shows a
In the
トランジスタ216は、それぞれ電圧VZCLI、ノードna1およびノードn1に結合されたソースと、ゲートと、ドレインとを有している。基準電圧VRとVrefは、同じにすることができ、または、異ならせることができる。プログラム電圧発生器30aの構造は、低ドロップアウト(low-drop out:LDO)電圧発生器と見なすことができる。
増幅器214は、トランジスタ216が、電流を分圧器210に流して、電圧Vzclおよびフィードバック電圧Vfbを設定するように、トランジスタ216を制御する。電圧比較器28aは、電圧DLが基準電圧VRよりも大きい場合に、制御出力DLCoutをレベルLから異なるレベルHに変化させ、また、電圧DLが基準電圧VRよりも小さくなった場合には、制御出力DLCoutをレベルHからレベルLに変化させる。制御出力DLCoutがレベルLからレベルHに変化すると、フィードバック制御回路212は、分圧器210の分圧比Rvを低下させるように作動される。増幅器214は、仮想接地により、フィードバック電圧Vfbを基準電圧Vref付近に保とうとするため、増幅器214は、低下する分圧比Rvを妨げるために分圧器210で作られたフィードバック電圧Vfbを上昇させるようにトランジスタ216の導通を強化し、その後、電圧Vzclが上昇する。一方、フィードバック制御回路212は、制御出力DLCoutがレベルHからレベルLに変化した場合に、分圧器210の分圧比Rvを変えるように作動されず、そのため、分圧器210で作られた電圧Vzclは、変化しないことになる。
図8は、本発明の一実施形態によるフラッシュメモリ20aにおける関連信号の波形を示すグラフである。トランジスタMaのプログラミングが始まった後、電流Ipgmは徐々に増加する。時刻t1において、電流Ipgmは、基準電流Irefよりも大きくなっているため、電圧DL(図示せず)は、基準電圧RLよりも大きくなり、そのため、電圧比較器28aは、制御出力DLCoutをレベルLからレベルHへ変化させる。制御出力DLCoutの変化に応動して、フィードバック制御回路212は、分圧器210の分圧比Rvを変化させ、その結果、電圧Vzclが増加して電流Ipgmが低下する。時刻t2において、電流Ipgmは、基準電流Iref以下に低下し、それに応じて、電圧DLは、基準電圧Vref以下に低下し、および制御出力DLCoutは、電圧比較器28aによってレベルLに戻され、制御出力DLCoutがレベルHからレベルLに変化した場合に、フィードバック制御回路212は、分圧比Rvを変えないため、フィードバック制御回路212は、分圧器210の分圧比Rvを保持することにより、電圧Vzclを変えずに維持する。
FIG. 8 is a graph showing waveforms of related signals in the
プログラミングが、トランジスタMaの閾値電圧を上昇し続けると、電流Ipgmが再び、基準電流Iref以上に増加するため、時刻t3において、制御出力DLCoutは、レベルHに変化する。それに応じて、フィードバック制御回路212は、電圧Vzclを上昇させるように、分圧器210の分圧比Rvを調整する。
時刻t3の後、制御出力DLCoutが、所定期間T1、レベルHのままであると、フィードバック制御回路212は、自動的に分圧器210の分圧比Rvを調整することとなり、その結果、時刻t4において、電圧Vzclがより大きく増加する。時刻t5において、制御出力DLCoutは、増加した電圧Vzclが電流Ipgmを抑えた後に、レベルLに戻る。時刻t6において、制御出力DLCoutは、電流Ipgmが再び、基準電流Iref以上になったことを反映させるためにレベルHに変化し、フィードバック制御回路212は、電圧Vzclを上昇させることによって応動する。時刻t7においては、時刻t6の後に一定期間T1が経過しており、制御出力DLCoutがまだレベルHのままである場合には、フィードバック制御回路212は、電圧Vzclを自発的に増加させる。時刻t8においては、時刻t7の後に所定期間T2が経過しており、制御出力DLCoutがまだレベルHのままである場合には、フィードバック制御回路212は、電圧Vzclを再び増加させることになる。
If programming continues to increase the threshold voltage of the transistor Ma, the current Ipgm again increases to be equal to or higher than the reference current Iref, so that the control output DLCout changes to the level H at time t3. In response, the
If the control output DLCout remains at the level H for the predetermined period T1 after time t3, the
すなわち、制御出力DLCoutが、期間T1よりも短い期間(例えば、時刻t1から時刻t2)、レベルHのままである場合には、フィードバック制御回路212は、電圧Vzclを変化させない。制御出力DLCoutが、期間T1よりも長い期間、レベルHのままである場合には、フィードバック制御回路212は、電圧Vzclをより高いレベルに増加させることになる。期間T1の後、フィードバック制御回路212は、制御出力DLCoutがレベルHからレベルLに変化するまで、または、電圧Vzclが所定の最大値に達するまで、期間T2ごとに、電圧Vzclを定期的に上昇させることになる。
That is, when the control output DLCout remains at the level H for a period shorter than the period T1 (for example, from time t1 to time t2), the
図9は、本発明の一実施形態によるフラッシュメモリ20bを示す。図6に示すフラッシュメモリ20のアーキテクチャと同様に、フラッシュメモリ20bは、メモリアレイ22と、Yパス回路24と、電流制限器26bと、電圧比較器28bと、プログラム電圧発生器30bとを含んでいる。
電流制限器26bは、増幅器220と、2つのトランジスタTN1bおよびTN2b、例えば、2つのNMOSトランジスタを含んでいる。トランジスタTN1bは、それぞれノードn3,n4および電圧VSSに結合されたゲートと、ドレインと、ソースとを有し、ノードn4は、基準電流Irefに結合されている。トランジスタTN2bは、それぞれノードn3,n2および電圧VSSに結合されたゲートと、ドレインと、ソースとを有している。電流制限器26bは、ノードn4において基準電流を受け取り、およびノードn2において、トランジスタMa等のストレージトランジスタをプログラムする電流Ipgmを受け取る。増幅器220は、それぞれノードn4、基準電圧VDLおよびノードn3に結合された一組の入力端子と、出力端子とを有している。
FIG. 9 shows a
The
電圧比較器28bは、正の入力端子と、負の入力端子と、出力端子とを有する比較器222によって実施されており、その正の入力端子および負の入力端子は、それぞれノードn2および基準電圧VRに結合されている。比較器222は、ノードn2において、電圧DLと基準電圧VRを比較して、その比較結果を制御出力DLCoutとしてその出力端子に出力する。
The
プログラム電圧発生器30bは、分圧器224と、選択回路226と、増幅器228と、トランジスタ229、例えば、PMOSトランジスタとを含んでいる。分圧器224、例えば、抵抗分圧器は、それぞれノードn1、ノードna2および電圧VSSに結合された3つの抵抗端子を有している。選択回路226は、制御出力DLCoutに応答して、複数の基準電圧の候補から基準電圧Vrefを選択するために、電圧比較器30bに結合されている。電圧VZCLIが供給される増幅器228は、それぞれ基準電圧Vref、ノードna2およびノードna1に結合された一組の入力端子と、出力端子とを有している。駆動トランジスタとしてのトランジスタ229は、それぞれノードna1、ノードn1および電圧VZCLIに結合されたゲートと、ドレインと、ソースとを有している。
The
本実施形態によれば、基準電圧VDLは、基準電圧VRに等しい。増幅器220と、トランジスタTN1bおよびTN2bによって形成されるカレントミラーとによって、基準電流Irefは、基準電圧VDLと関連付けられ、電流Ipgmは、電圧DLと関連付けられ、その結果、電流Ipgmと基準電流Irefとの関係は、電圧DLと基準電圧VRを比較することによって反映させることができる。
According to this embodiment, the reference voltage VDL is equal to the reference voltage VR. By the
基準電圧Vrefに従って、増幅器228は、電流を分圧器224に流して、電圧Vzclを作るようにトランジスタ229を駆動し、また、フィードバック電圧Vfbもノードna2に生成される。トランジスタMaのプログラミング中に、電流Ipgmが基準電流Irefよりも大きくなった場合、電圧比較器28bの制御出力DLCoutは、基準電圧Vrefを更新するために、より高い電圧を選択するように選択回路226を作動させる。そのため、増幅器228は、トランジスタ229の駆動を強化し、その結果、更新された基準電圧Vrefに達するように、フィードバック電圧Vfbが増加することができ、その後、プログラミングのための電圧Vzclは、トランジスタMaの導通を抑制するように増加される。
According to the reference voltage Vref, the
図10は、本発明の一実施形態によるフラッシュメモリ20cを示す。図6に示すフラッシュメモリ20のアーキテクチャおよび動作原理に従って、フラッシュメモリ20cもまた、メモリアレイ22と、Yパス回路24と、電流制限器26cと、電圧比較器28cと、プログラム電圧発生器30cとを含んでいる。メモリアレイ22、例えば、トランジスタMaのプログラミング中に、電流制限器26cは、それぞれ基準電流Irefおよびプログラミング電流Ipgmをノードn4およびn2で受け取り、それぞれ基準電流Irefおよび電流Ipgmに関連付けられた基準電圧VRおよび電圧DLを生成する。比較器230によって実施される電圧比較器28cは、電圧DLと基準電圧VRを比較して、電流Ipgmと基準電流Irefとの関係を反映するための制御出力DLCoutを生成する。制御出力DLCoutに従って、プログラム電圧発生器30cは、トランジスタMaのゲートに供給される電圧Vzclを生成する。
FIG. 10 shows a
図10に示す実施形態において、電流制限器26cは、2つのトランジスタTN1cおよびTN2c、例えば、2つのNMOSトランジスタを含んでいる。トランジスタTN1cは、それぞれノードn3,n4および電圧VSSに結合されたゲートと、ドレインと、ソースとを有し、トランジスタTN2cは、それぞれノードn3,n2および電圧VSSに結合されたゲートと、ドレインと、ソースとを有し、ノードn3は、ノードn4にも結合されている。したがって、ノードn4における電圧を、基準電圧VRとして生成することができる。基準電流Irefは、基準メモリセル、例えば、ストレージトランジスタMcによって供給することができる。
In the embodiment shown in FIG. 10, the
本実施形態において、トランジスタMcは、トランジスタMaの複製であり、および冗長メモリセルとして機能し、トランジスタMcのゲートは、電圧Vzcl_refによってバイアスがかけられている。そのため、トランジスタMcによって生成される基準電流Irefは、トランジスタMaの製造プロセス変動等の特性を反映することが可能である。 In this embodiment, the transistor Mc is a replica of the transistor Ma and functions as a redundant memory cell, and the gate of the transistor Mc is biased by the voltage Vzcl_ref. Therefore, the reference current Iref generated by the transistor Mc can reflect characteristics such as manufacturing process variations of the transistor Ma.
図11は、本発明の一実施形態によるフラッシュメモリ20dを示す。図6に示すフラッシュメモリ20のアーキテクチャおよび動作原理と同様に、フラッシュメモリ20dもまた、メモリアレイ22と、Yパス回路24と、電流制限器26dと、電圧比較器28dと、プログラム電圧発生器30dとを含んでいる。
メモリアレイ22のトランジスタMaをプログラミングしている間、電流制限器26dは、それぞれノードn4およびn2において、基準電流Irefおよびプログラミング電流Ipgmを受け取り、それぞれ基準電流Irefおよび電流Ipgmに関連付けられた基準電圧VRおよび電圧DLを生成する。比較器240によって実施される電圧比較器28dは、電圧DLと基準電圧VRを比較して、電流Ipgmと基準電流Irefとの関係を反映させるための制御出力DLCoutを生成する。制御出力DLCoutに従って、プログラム電圧発生器30dは、トランジスタMaのゲートのための電圧Vzclを生成する。
FIG. 11 shows a
While programming transistor Ma of
電流制限器26dは、2つのトランジスタTN1dおよびTN2d、例えば、2つのNMOSトランジスタを含んでいる。トランジスタTN1dは、それぞれノードn3,n4および電圧VSSに結合されたゲートと、ドレインと、ソースとを有し、トランジスタTN2dは、それぞれノードn3,n2および電圧VSSに結合されたゲートと、ドレインと、ソースとを有し、ノードn3は、ノードn4にも結合されており、ノードn4における電圧は、基準電圧VRとして供給される。
The
プログラム電圧発生器30dは、ポンプクロック回路242と、ポンピング段244とを含んでいる。ポンプクロック回路242は、制御出力DLCoutに応答して、ポンピングクロックCKPを選択的に生成するために、例えば、制御出力DLCoutに従って、ポンピングクロックCKPのトグリングを選択的に始動または停止させるために、電圧比較器28dに結合されている。ポンピング段244は、ポンピングクロックCKPのトグリングに応動して電圧Vzclをポンピングするために、ポンプクロック回路242とノードn1との間に結合されている。一実施形態において、ポンピング段244は、ポンピングクロックCKPが切り替わる場合、電圧Vzclを上昇させ続け、また、ポンピングクロックCKPが切り替わらない場合には、電圧Vzclを変化させない。
トランジスタMaのプログラミング中に、電流Ipgmが基準電流Irefを超えると、電圧比較器28dは、制御出力DLCoutに関連する変化を反映させる。制御出力DLCoutに応答して、ポンプクロック回路242は、ポンピングクロックCKPを切り替え始め、ポンピング段244は、ポンピングクロックCKPのトグリングにより、電圧Vzclを上昇させる。一方、電流Ipgmが基準電流Iref以下に抑えられている場合、ポンプクロック回路242は、制御出力DLCoutに応答して、ポンピングクロックCKPのトグリングを停止し、それに伴って、電圧Vzclは変化しない。
During programming of the transistor Ma, if the current Ipgm exceeds the reference current Iref, the
図12は、本発明の一実施形態によるフラッシュメモリ20eを示す。図6に示すフラッシュメモリ20のアーキテクチャおよび動作原理に従って、フラッシュメモリ20eもまた、メモリアレイ22と、Yパス回路24と、電流制限器26eと、電圧比較器28eと、プログラム電圧発生器30eとを含んでいる。
トランジスタMaのプログラミング中に、電流制限器26eは、基準電流Irefおよびプログラミング電流Ipgmを受け取り、電流Ipgmに関連付けられた電圧DLを生成する。電圧比較器28eは、電圧DLと基準電圧VRを比較して、電流Ipgmと基準電流Irefとの関係を反映させるための制御出力DLCoutを生成する。制御出力DLCoutに従って、プログラム電圧発生器30eは、電圧VzclをトランジスタMaのゲートに供給する。
FIG. 12 shows a
During programming of transistor Ma,
図12に示すように、プログラム電圧発生器30eは、分圧器250と、フィードバック制御回路252と、増幅器254と、ポンプクロック256と、ポンピング段258とを含んでいる。分圧器250は、ノードn1と電圧VSSとの間に結合されている。フィードバック制御回路252は、制御出力DLCoutに応答して分圧器250の分圧比を調整するために、およびその分圧比および電圧Vzclに従って、フィードバック電圧Vfbを生成するために、電圧比較器28eに結合されている。増幅器254は、それぞれ基準電圧Vref、フィードバック電圧Vfbおよびノードna1に結合された一組の入力端子と、出力端子とを有している。ポンプクロック回路256は、ノードna1における信号に応答して、ポンピングクロックCKPを選択的に切り替えるために、ノードna1に結合されている。ポンピング段258は、ポンピングクロックCKPのトグリングに応動して電圧Vzclをポンピングするために、ポンプクロック回路256とノードn1との間に結合されている。
As shown in FIG. 12, the
プログラム電圧発生器30eの動作は、増幅器254が、トランジスタ216の代わりにポンプクロック回路256およびポンピング段258を駆動することにより、電圧Vzclを上昇させることを除いて、図7に示すプログラム電圧発生器30aの動作と同様である。
プログラミング中に、プログラミングのための電流Ipgmが基準電流Irefよりも大きくなると、フィードバック制御回路252は、分圧器250の分圧比を調整して、フィードバック電圧Vfbを下げる。フィードバック電圧Vfbの低下を妨げるために、ポンプクロック回路256は、ポンピングクロックCKPを切り替え、その結果、ポンピング段258は、ポンピングによってフィードバック電圧Vfbを上昇させ、その後、電圧Vzclは、電流Ipgmを抑えるように増加される。
The operation of
During programming, when the programming current Ipgm becomes larger than the reference current Iref, the
図13は、本発明の一実施形態によるフラッシュメモリ20fを示す。図6に示すフラッシュメモリ20のアーキテクチャおよび動作原理と同様に、フラッシュメモリ20fもまた、メモリアレイ22と、Yパス回路24と、電流制限器26fと、電圧比較器28fと、プログラム電圧発生器30fとを含んでいる。
トランジスタMaのプログラミング中に、電流制限器26fは、ノードn4およびn2において、それぞれ基準電流Irefおよびプログラミング電流Ipgmを受け取り、それぞれ基準電流Irefおよび電流Ipgmに関連付けられた基準電圧VRおよび電圧DLを生成する。電圧比較器28fは、電圧DLと基準電圧VRを比較して、電流Ipgmと基準電流Irefとの関係を反映させるための制御出力DLCoutを生成する。制御出力DLCoutに従って、プログラム電圧発生器30fは、電圧Vzclを生成し、および適応制御する。
FIG. 13 shows a
During programming of transistor Ma,
図13に示すように、電流制限器26fは、2つのトランジスタTN1fおよびTN2f、例えば、2つのNMOSトランジスタを含んでいる。トランジスタTN1fは、それぞれノードn3,n4および電圧VSSに結合されたゲートと、ドレインと、ソースとを有し、トランジスタTN2fは、それぞれノードn3,n2および電圧VSSに結合されたゲートと、ドレインと、ソースとを有し、ノードn3は、ノードn4にも結合されており、ノードn4における電圧は、基準電圧VRとして供給される。電圧比較器28fは、比較器260によって実施され、その比較器は、それぞれ基準電圧VR、電圧DLおよびプログラム電圧発生器30fに結合された正の入力端子と、負の入力端子と、出力端子とを有している。プログラム電圧発生器30fは、2つのトランジスタTP3およびTN3、例えば、PMOSトランジスタと相補NMOSトランジスタとを含んでいる。トランジスタTP3は、それぞれノードn1、電圧VZCLIおよびノードn1に結合されたゲートと、ソースと、ドレインとを有している。トランジスタTN3は、それぞれ制御出力DLCout、ノードn1および電圧VSSに結合されたゲートと、ドレインと、ソースとを有している。
As shown in FIG. 13, the
プログラミング中に、プログラミングのための電流Ipgmが基準電圧Irefよりも大きくなると、比較器260は、電流Ipgmを抑えるために、プログラミングのための電圧Vzclが増加するように、トランジスタTN3の導通を調整する。
以上を総括すると、本発明によるプログラミング回路は、メモリセルに供給されるゲートプログラム電圧を適応的に調整することができるため、プログラミングのためのドレイン電流を、所定の基準電流に動的に制限することができる。したがって、ドレイン電流をポンピングするための回路は、より小さなレイアウト面積に低減することができ、およびより少ない電力を消費する。また、メモリセルのプログラミング効率および信頼性を高めて改善することができる。
During programming, when the programming current Ipgm becomes larger than the reference voltage Iref, the
In summary, since the programming circuit according to the present invention can adaptively adjust the gate program voltage supplied to the memory cell, the drain current for programming is dynamically limited to a predetermined reference current. be able to. Thus, a circuit for pumping drain current can be reduced to a smaller layout area and consumes less power. In addition, the programming efficiency and reliability of the memory cell can be improved and improved.
本発明を、現時点で最も実用的で好適な実施形態であると考えられることに関して説明してきたが、本発明は、開示されている実施形態に限定する必要はないことを理解すべきである。すべての変更例および同様の構造を包含するように、最も広範な解釈で一致すべき添付特許請求の範囲の趣旨および範囲内に含まれるそのような様々な変更例および同様の構成を含めることが意図されている。 Although the present invention has been described with respect to what is presently considered to be the most practical and preferred embodiments, it is to be understood that the invention need not be limited to the disclosed embodiments. The inclusion of various modifications and similar arrangements included within the spirit and scope of the appended claims should be accorded the broadest interpretation so as to encompass all modifications and similar structures. Is intended.
本発明は、メモリセル(例えば、PMOSメモリセル)と、電流制限器と、プログラム電圧発生器とを含むフラッシュメモリを提供する。メモリセルは、それぞれメモリセルのPMOSストレージトランジスタのドレインに印加されたビットラインのプログラム電流と、制御ライン端子のプログラム電圧とに応動してプログラムされることが可能である。電流制限器は、データライン端子のデータライン信号(例えば、データライン電圧)によってプログラム電流の量を反映するために、および基準電流を受けるために、ビットラインに結合されている。制御ライン端子およびデータライン端子に結合されているプログラム電圧発生器は、そのプログラム電流が基準電流に追従するように、データライン信号に応答してプログラム電圧を生成するように構成されている。前記基準電流はプログラミングの間、前記PMOSメモリセルの導通を制限するように設定され、前記PMOSメモリセルはチャネルホットエレクトロン(CHE)領域で作動することが保証される。 The present invention provides a flash memory that includes a memory cell (eg, a PMOS memory cell), a current limiter, and a program voltage generator. Memory cell may be a program current of the bit line applied to the drain of the PMOS storage transistor of the memory cell, respectively, in response to a program voltage of the control line terminal program. A current limiter is coupled to the bit line to reflect the amount of program current by a data line signal (eg, data line voltage) at the data line terminal and to receive a reference current. A program voltage generator coupled to the control line terminal and the data line terminal is configured to generate a program voltage in response to the data line signal such that the program current tracks the reference current. The reference current is set to limit conduction of the PMOS memory cell during programming, ensuring that the PMOS memory cell operates in a channel hot electron (CHE) region.
本発明は、メモリセル(例えば、PMOSメモリセル)と、電流制限器と、電圧比較器と、プログラム電圧発生器とを含むフラッシュメモリを提供する。電流制限器は、データライン端子のデータライン電圧によってプログラム電流の量を反映するためにそのビットラインに結合されている。電圧比較器は、データライン電圧と基準電圧との比較に応動して、制御出力(例えば、ディジタル信号)を生成するために、そのデータライン端子に結合されている。プログラム電圧発生器は、そのプログラム電流が基準電流に追従するように、その制御出力に応答してプログラム電圧を生成するために、その制御ライン端子および電圧比較器に結合されている。前記基準電流はプログラミングの間、前記PMOSメモリセルの導通を制限するように設定され、前記メモリセルはチャネルホットエレクトロン(CHE)領域で作動することが保証される。 The present invention provides a flash memory that includes a memory cell (eg, a PMOS memory cell), a current limiter, a voltage comparator, and a program voltage generator. A current limiter is coupled to the bit line to reflect the amount of program current by the data line voltage at the data line terminal. A voltage comparator is coupled to the data line terminal for generating a control output (eg, a digital signal) in response to a comparison between the data line voltage and a reference voltage. A program voltage generator is coupled to the control line terminal and the voltage comparator to generate a program voltage in response to the control output such that the program current tracks the reference current. The reference current is set to limit conduction of the PMOS memory cell during programming, ensuring that the memory cell operates in a channel hot electron (CHE) region.
Claims (18)
データライン端子のデータライン信号によって前記プログラム電流の量を反映するために、および基準電流を受けるために、前記ビットラインに結合された電流制限器と、
前記プログラム電流が前記基準電流に追従するように、前記データライン信号に応答して前記プログラム電圧を生成するために、前記制御ライン端子およびデータライン端子に結合されたプログラム電圧発生器と、
を備えるフラッシュメモリ。 A p-channel metal oxide semiconductor (PMOS) memory cell that can be programmed in response to a program current of the bit line and a program voltage of the control line terminal;
A current limiter coupled to the bit line to reflect the amount of the program current by a data line signal at a data line terminal and to receive a reference current;
A program voltage generator coupled to the control line terminal and the data line terminal to generate the program voltage in response to the data line signal such that the program current tracks the reference current;
With flash memory.
それぞれ前記データライン端子、基準電圧および前記制御ライン端子に結合された一組の第1の入力端子および第1の出力端子を備える第1の増幅器を備え、
前記電流制限器は、
第1のゲートおよび第1のドレインを備える第1のトランジスタであって、第1のドレインが前記基準電流に結合されている第1のトランジスタと、
それぞれ第1のゲートおよび前記データライン端子に結合された第2のゲートおよび第2のドレインを備える第2のトランジスタと、
を備える請求項1に記載のフラッシュメモリ。 The program voltage generator is
A first amplifier comprising a set of a first input terminal and a first output terminal coupled to the data line terminal, a reference voltage and the control line terminal, respectively;
The current limiter is
A first transistor comprising a first gate and a first drain, wherein the first transistor is coupled to the reference current;
A second transistor comprising a second gate and a second drain respectively coupled to the first gate and the data line terminal;
The flash memory according to claim 1.
それぞれ第1のドレイン、前記基準電圧および第1のゲートに結合された一組の第2の入力端子および第2の出力端子を備える第2の増幅器をさらに備える、請求項3に記載のフラッシュメモリ。 The current limiter is
4. The flash memory of claim 3, further comprising a second amplifier comprising a set of second input terminal and second output terminal each coupled to the first drain, the reference voltage, and the first gate. .
データライン端子のデータライン電圧によってプログラム電流の量を反映するために、前記ビットラインに結合された電流制限器と、
前記データライン電圧と基準電圧との比較に応動して制御出力を供給するための、前記データライン端子に結合された電圧比較器と、
前記プログラム電流が基準電流に追従するように、前記制御出力に応答して前記プログラム電圧を生成するための、前記制御ライン端子および電圧比較器に結合されたプログラム電圧発生器と、
を備えるフラッシュメモリ。 A memory cell that can be programmed in response to a program current of a bit line and a program voltage of a control line terminal;
A current limiter coupled to the bit line to reflect the amount of program current by the data line voltage of the data line terminal;
A voltage comparator coupled to the data line terminal for providing a control output in response to a comparison between the data line voltage and a reference voltage;
A program voltage generator coupled to the control line terminal and a voltage comparator for generating the program voltage in response to the control output such that the program current tracks a reference current;
With flash memory.
前記制御ライン端子に結合された分圧器と、
前記制御出力に応答して前記分圧器の分圧比を調整するための、および前記プログラム電圧および前記分圧比に従ってフィードバック電圧を供給するための、前記制御出力に結合されたフィードバック制御回路と、
一組の入力端子と、出力端子とを備える増幅器であって、前記一組の入力端子は、それぞれ第2の基準電圧および前記フィードバック電圧に結合されている前記増幅器と、
それぞれ前記出力端子および制御ライン端子に結合されたゲートおよびドレインを備えるトランジスタと、
を備える請求項6に記載のフラッシュメモリ。 The program voltage generator is
A voltage divider coupled to the control line terminal;
A feedback control circuit coupled to the control output for adjusting a voltage divider ratio of the voltage divider in response to the control output and for supplying a feedback voltage according to the program voltage and the voltage divider ratio;
An amplifier comprising a set of input terminals and an output terminal, wherein the set of input terminals are respectively coupled to a second reference voltage and the feedback voltage;
A transistor comprising a gate and a drain respectively coupled to the output terminal and the control line terminal;
The flash memory according to claim 6.
第1のゲートおよび第1のドレインを備える第1のトランジスタであって、第1のドレインが前記基準電流に結合されている第1のトランジスタと、
それぞれ第1のゲートおよび前記データライン端子に結合された第2のゲートおよび第2のドレインを備える第2のトランジスタと、
を備える請求項6に記載のフラッシュメモリ。 The current limiter is
A first transistor comprising a first gate and a first drain, wherein the first transistor is coupled to the reference current;
A second transistor comprising a second gate and a second drain respectively coupled to the first gate and the data line terminal;
The flash memory according to claim 6.
それぞれ第1のドレイン、前記基準電圧および第1のゲートに結合された一組の第1の入力端子および第1の出力端子を備える第1の増幅器をさらに備える請求項8に記載のフラッシュメモリ。 The current limiter is
9. The flash memory of claim 8, further comprising a first amplifier comprising a set of first input terminal and first output terminal each coupled to a first drain, the reference voltage and a first gate.
第1の抵抗端子および第2の抵抗端子を備える分圧器であって、第1の抵抗端子が前記制御ライン端子に結合されている分圧器と、
前記制御出力に応答して、複数の基準電圧の候補から第2の基準電圧を選択するための、前記電圧比較器に結合された選択回路と、
一組の第2の入力端子および第2の出力端子を備える増幅器であって、一組の第2の入力端子がそれぞれ第2の基準電圧および第2の抵抗端子に結合されている増幅器と、
それぞれ第2の出力端子および第1の抵抗端子に結合された第1のゲートおよび第1のドレインを備える駆動トランジスタと、
を備える請求項11に記載のフラッシュメモリ。 The program voltage generator is
A voltage divider comprising a first resistance terminal and a second resistance terminal, wherein the first resistance terminal is coupled to the control line terminal;
A selection circuit coupled to the voltage comparator for selecting a second reference voltage from a plurality of reference voltage candidates in response to the control output;
An amplifier comprising a set of second input terminals and a second output terminal, wherein the set of second input terminals are respectively coupled to a second reference voltage and a second resistance terminal;
A drive transistor comprising a first gate and a first drain respectively coupled to a second output terminal and a first resistance terminal;
The flash memory according to claim 11.
前記制御出力に応答して、ポンピングクロックを選択的に生成するための、前記電圧比較器に結合されたポンプクロック回路と、
前記ポンピングクロックのトグリングに応動して、前記プログラム電圧をポンピングするための、前記ポンプクロック回路と前記制御ライン端子との間に結合されたポンピング段と、
を備える請求項6に記載のフラッシュメモリ。 The program voltage generator is
A pump clock circuit coupled to the voltage comparator for selectively generating a pumping clock in response to the control output;
A pumping stage coupled between the pump clock circuit and the control line terminal for pumping the program voltage in response to toggling of the pumping clock;
The flash memory according to claim 6.
前記制御ライン端子に結合された分圧器と、
前記制御出力に応答して、前記分圧器の分圧比を調整するための、および前記分圧比および前記プログラム電圧に従ってフィードバック電圧を供給するための、前記電圧比較器に結合されたフィードバック制御回路と、
一組の入力端子と、出力端子とを備える増幅器であって、一組の入力端子が、それぞれ第2の基準電圧および前記フィードバック電圧に結合されている増幅器と、
前記出力端子の信号に応答して、ポンピングクロックを選択的に生成するための、前記出力端子に結合されたポンプクロック回路と、
前記ポンピングクロックのトグリングに応動して、前記プログラム電圧をポンピングするための、前記ポンプクロック回路と前記制御ライン端子との間に結合されたポンピング段と、
を備える請求項6に記載のフラッシュメモリ。 The program voltage generator is
A voltage divider coupled to the control line terminal;
A feedback control circuit coupled to the voltage comparator for adjusting a voltage divider ratio of the voltage divider and supplying a feedback voltage according to the voltage divider ratio and the program voltage in response to the control output;
An amplifier comprising a set of input terminals and an output terminal, wherein the set of input terminals are respectively coupled to a second reference voltage and the feedback voltage;
A pump clock circuit coupled to the output terminal for selectively generating a pumping clock in response to a signal at the output terminal;
A pumping stage coupled between the pump clock circuit and the control line terminal for pumping the program voltage in response to toggling of the pumping clock;
The flash memory according to claim 6.
前記制御ライン端子に共通して結合された第1のゲートおよび第1のドレインを備える第1のトランジスタと、
それぞれ前記制御出力および第1のドレインに結合された第2のゲートおよび第2のドレインを備える第2のトランジスタと、
を備える請求項6に記載のフラッシュメモリ。 The program voltage generator is
A first transistor comprising a first gate and a first drain coupled in common to the control line terminal;
A second transistor comprising a second gate and a second drain respectively coupled to the control output and the first drain;
The flash memory according to claim 6.
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Application Number | Priority Date | Filing Date | Title |
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