JP2014049143A - Nonvolatile semiconductor memory device - Google Patents
Nonvolatile semiconductor memory device Download PDFInfo
- Publication number
- JP2014049143A JP2014049143A JP2012188500A JP2012188500A JP2014049143A JP 2014049143 A JP2014049143 A JP 2014049143A JP 2012188500 A JP2012188500 A JP 2012188500A JP 2012188500 A JP2012188500 A JP 2012188500A JP 2014049143 A JP2014049143 A JP 2014049143A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- source line
- voltage
- current path
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
本発明の実施形態は、不揮発性半導体記憶装置に関する。 Embodiments described herein relate generally to a nonvolatile semiconductor memory device.
ＮＡＮＤ型フラッシュメモリとして、垂直方向に積層され、一括加工により形成される３次元積層型メモリが提案されている。 As a NAND flash memory, a three-dimensional stacked memory is proposed which is stacked vertically and formed by batch processing.
３次元積層型メモリでは、半導体基板上に積層された複数の電極に一括で円筒型の孔（メモリホール）を開口し、孔の内壁にメモリ膜を形成し、その後、孔の内部にポリシリコン（シリコンピラー）を形成する。これにより、シリコンピラーをチャネルとして、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるＮＡＮＤストリングを一括で形成することができる。 In a three-dimensional stacked memory, a cylindrical hole (memory hole) is collectively opened in a plurality of electrodes stacked on a semiconductor substrate, a memory film is formed on the inner wall of the hole, and then polysilicon is formed inside the hole. (Silicon pillar) is formed. As a result, NAND strings composed of a plurality of MONOS memory cells connected in series in the stacking direction using the silicon pillar as a channel can be collectively formed.
このような３次元積層メモリでは、メモリストリングとしてＵ字型のシリコンピラーが用いられる。Ｕ字型シリコンピラーは、一対の柱状部とそれらを下端で連結する連結部とで構成される。また、上部において、一対の柱状部の一方がビット線に接続され、他方がソース線に接続される。 In such a three-dimensional stacked memory, a U-shaped silicon pillar is used as a memory string. The U-shaped silicon pillar is composed of a pair of columnar portions and a connecting portion that connects them at the lower end. In the upper part, one of the pair of columnar portions is connected to the bit line, and the other is connected to the source line.
読み出し動作の信頼性の向上を図る不揮発性半導体記憶装置を提供する。 Provided is a nonvolatile semiconductor memory device that improves the reliability of a read operation.
本実施形態による不揮発性半導体記憶装置よれば、半導体基板と、前記半導体基板上にマトリクス状に配置された複数のメモリストリングで構成されるメモリセルアレイと、前記メモリセルアレイのデータを読み出すセンスアンプと、前記メモリセルアレイおよび前記センスアンプに印加する電圧を制御する制御回路と、を具備する。前記センスアンプは、電流経路の一端が第１ビット線に電気的に接続される第１トランジスタと、電流経路の一端が前記第１トランジスタの他端に電気的に接続され、他端が第１ソース線および第２ソース線に電気的に接続される第２トランジスタと、を含む第１電流経路と、電流経路の一端が前記第１ビット線に電気的に接続され、他端が前記第１ソース線および前記第２ソース線に電気的に接続される第３トランジスタを含む第２電流経路と、を含む。前記制御回路は、読み出し動作において、前記第１ビット線および前記第１ソース線が読み出し対象のメモリセルに接続され、前記第２ソース線が非読み出し対象のメモリセルに接続される場合、前記第１ソース線を第１電圧にプリチャージすると同時に前記第２ソース線を前記第１電圧より大きい第２電圧にプリチャージする。前記第１ソース線および前記第２ソース線のプリチャージと同時に、前記第１ビット線を前記第１電圧にプリチャージする。前記第１ビット線を前記第１電圧にプリチャージする際、前記第１トランジスタ、前記第２トランジスタ、および前記第３トランジスタをオン状態にすることで、前記第１ビット線の電位と前記第１ソース線の電位とをイコライズする。前記第１トランジスタのゲートに印加される電圧は、前記第２トランジスタのゲートに印加される電圧よりも大きい。 According to the nonvolatile semiconductor memory device according to the present embodiment, a semiconductor substrate, a memory cell array composed of a plurality of memory strings arranged in a matrix on the semiconductor substrate, a sense amplifier that reads data from the memory cell array, And a control circuit for controlling a voltage applied to the memory cell array and the sense amplifier. In the sense amplifier, one end of a current path is electrically connected to the first bit line, one end of the current path is electrically connected to the other end of the first transistor, and the other end is first. A first current path including a source line and a second transistor electrically connected to the second source line; one end of the current path is electrically connected to the first bit line and the other end is the first transistor; And a second current path including a third transistor electrically connected to the source line and the second source line. When the first bit line and the first source line are connected to a memory cell to be read and the second source line is connected to a non-read target memory cell in a read operation, The first source line is precharged to the first voltage, and at the same time, the second source line is precharged to a second voltage higher than the first voltage. Simultaneously with precharging the first source line and the second source line, the first bit line is precharged to the first voltage. When precharging the first bit line to the first voltage, by turning on the first transistor, the second transistor, and the third transistor, the potential of the first bit line and the first voltage The potential of the source line is equalized. The voltage applied to the gate of the first transistor is greater than the voltage applied to the gate of the second transistor.
３次元積層型メモリでは、ＮＡＮＤストリングがＵ字型のシリコンピラーに沿って形成される。このため、ソース線ＳＬおよびビット線ＢＬがともに上部側に位置する。すなわち、平面型の２次元ＮＡＮＤ型フラッシュメモリよりも、ソース線ＳＬとビット線ＢＬとの距離が近くなる。 In a three-dimensional stacked memory, NAND strings are formed along U-shaped silicon pillars. Therefore, both the source line SL and the bit line BL are located on the upper side. That is, the distance between the source line SL and the bit line BL is shorter than that of the planar two-dimensional NAND flash memory.
また、３次元積層型メモリでは、選択トランジスタの閾値が負である。このため、読み出し動作（プリチャージ）時において、ネガティブセンスを行う必要がある。より具体的には、ソース線ＳＬに正の電圧を印加することで、擬似的に選択トランジスタの閾値を正にする。 In the three-dimensional stacked memory, the threshold value of the selection transistor is negative. For this reason, it is necessary to perform negative sensing during a read operation (precharge). More specifically, by applying a positive voltage to the source line SL, the threshold value of the selection transistor is made positive in a pseudo manner.
この際、平面型の２次元ＮＡＮＤ型フラッシュメモリでは、逆バイアス電流が生じても基板に流れるため、ビット線ＢＬ−ソース線ＳＬ間にリーク電流は流れない。しかし、３次元積層型メモリでは、基板がないため、逆バイアス電流がリーク電流としてビット線ＢＬ−ソース線ＳＬ間に流れてしまう。このリーク電流を低減するため、ソース線ＳＬ（ソース線駆動回路）を複数に分割している。より具体的には、読み出し対象メモリセルに接続されたソース線ＳＬを選択ソース線ＳＬとし、それ以外を非選択ソース線ＳＬとする。そして、図１に示すように、選択ソース線ＳＬに選択ビット線ＢＬに印加される電圧Ｖｂｌよりも小さい電圧Ｖｓｒｃを印加し、非選択ソース線ＳＬに電圧Ｖｂｌが印加される。このように、非選択ソース線ＳＬの電圧を選択ビット線ＢＬと同程度にすることにより、リーク電流を最小限に低減することができる。 At this time, in the planar type two-dimensional NAND flash memory, even if a reverse bias current is generated, it flows to the substrate, so that no leakage current flows between the bit line BL and the source line SL. However, in the three-dimensional stacked memory, since there is no substrate, a reverse bias current flows between the bit line BL and the source line SL as a leakage current. In order to reduce this leakage current, the source line SL (source line driver circuit) is divided into a plurality of parts. More specifically, the source line SL connected to the memory cell to be read is set as the selected source line SL, and the other is set as the non-selected source line SL. Then, as shown in FIG. 1, a voltage Vsrc smaller than the voltage Vbl applied to the selected bit line BL is applied to the selected source line SL, and the voltage Vbl is applied to the unselected source line SL. As described above, the leakage current can be reduced to the minimum by setting the voltage of the unselected source line SL to the same level as that of the selected bit line BL.
しかし、ソース線ＳＬとビット線ＢＬとの距離が近いことにより、ビット線ＢＬ−ソース線ＳＬ間の容量カップリングの影響も大きくなる。このため、図１の比較例１に示すように、非選択ビット線ＢＬに電圧Ｖｓｒｃを印加すると同時に、選択ソース線ＳＬに電圧Ｖｓｒｃ、非選択ソース線ＳＬに電圧Ｖｂｌを印加した場合、これらの容量カップリングにより、非選択ビット線ＢＬに電圧Ｖｓｒｃ＋α（αは正）が印加されてしまう。このような非選択ビット線ＢＬのオーバープリチャージにより、読み出し動作の信頼性が低下してしまう。 However, since the distance between the source line SL and the bit line BL is short, the influence of capacitive coupling between the bit line BL and the source line SL is also increased. Therefore, as shown in Comparative Example 1 in FIG. 1, when the voltage Vsrc is applied to the non-selected bit line BL and simultaneously, the voltage Vsrc is applied to the selected source line SL and the voltage Vbl is applied to the non-selected source line SL. Due to the capacitive coupling, the voltage Vsrc + α (α is positive) is applied to the non-selected bit line BL. Such over-precharge of the non-selected bit line BL reduces the reliability of the read operation.
これに対し、本実施形態は、読み出し動作時におけるビット線ＢＬおよびソース線ＳＬのプリチャージを制御することにより、上記問題を解決するものである。 On the other hand, this embodiment solves the above problem by controlling the precharge of the bit line BL and the source line SL during the read operation.
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。 The present embodiment will be described below with reference to the drawings. In the drawings, the same parts are denoted by the same reference numerals. In addition, overlapping explanation will be given as necessary.
＜実施形態＞
図２乃至図１５を用いて、本実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、読み出し動作におけるプリチャージにおいて、非選択ビット線ＢＬの電位と選択ソース線ＳＬの電位とを２つの電流経路を介してイコライズする例である。これにより、非選択ソース線ＳＬとのカップリングによる選択ビット線ＢＬのオーバープリチャージを抑制することができる。以下に、本実施形態に係る不揮発性半導体記憶装置について詳説する。
<Embodiment>
The nonvolatile semiconductor memory device according to this embodiment will be described with reference to FIGS. The present embodiment is an example in which the potential of the unselected bit line BL and the potential of the selected source line SL are equalized through two current paths in the precharge in the read operation. Thereby, over precharge of the selected bit line BL due to coupling with the unselected source line SL can be suppressed. The nonvolatile semiconductor memory device according to this embodiment will be described in detail below.
［全体構成例］
以下に、図２および図３を用いて、本実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。
[Example of overall configuration]
Hereinafter, an example of the entire configuration of the nonvolatile semiconductor memory device according to the present embodiment will be described with reference to FIGS. 2 and 3.
図２は、本実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図である。 FIG. 2 is a block diagram showing an example of the overall configuration of the nonvolatile semiconductor memory device according to this embodiment.
図２に示すように、不揮発性半導体記憶装置は、制御回路１０、センスアンプ４、メモリセルアレイ５、カラムデコーダ６、ロウデコーダ７、ワード線駆動回路１３、選択ゲート線駆動回路（ソース側選択ゲート線駆動回路１４およびドレイン側選択ゲート線駆動回路１５）、ソース線駆動回路１７、およびバックゲート線駆動回路１８を備える。
As shown in FIG. 2, the nonvolatile semiconductor memory device includes a
メモリセルアレイ５は、複数のブロックＢＬＫを備える。複数のブロックＢＬＫはそれぞれ、複数のワード線ＷＬおよびビット線ＢＬと、マトリクス状に配置された複数のＮＡＮＤストリング（メモリストリング）４０とを備える。
The
制御回路１０は、書き込み動作時、読み出し動作時および消去動作時において、メモリセルアレイ５内のメモリセルに供給される電圧を生成かつ制御するとともに、外部からのコマンドに応じて、センスアンプ４、カラムデコーダ６、ロウデコーダ７、選択ゲート線駆動回路、ソース線駆動回路１７、およびバックゲート線駆動回路１８を制御する。
The
カラムデコーダ６は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ビット線ＢＬを選択する。
The
センスアンプ４は、カラムデコーダ６に接続され、書き込み動作時、読み出し動作時および消去動作時において、カラムデコーダ６によって選択および非選択されたビット線ＢＬに対して電圧を供給する。なお、センスアンプ４は、カラムデコーダ６と一体であってもよい。
The
ロウデコーダ７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ワード線ＷＬを選択する。
The
ワード線駆動回路１３は、ロウデコーダ７に接続され、書き込み動作時、読み出し動作時および消去動作時において、ロウデコーダ７によって選択および非選択されたワード線ＷＬに対して電圧を供給する。なお、ワード線駆動回路１３は、ロウデコーダ７と一体であってもよい。
The word
選択ゲート線駆動回路は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、選択ゲートＳＧに対して電圧を供給する。
The selection gate line driving circuit supplies a voltage to the selection gate SG during the write operation, the read operation, and the erase operation according to the control of the
ソース線駆動回路１７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ソース線ＳＬに対して電圧を供給する。
The source
バックゲート線駆動回路１８は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、バックゲートＢＧに対して電圧を供給する。
The back gate
図３は、本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。 FIG. 3 is a perspective view showing an example of the overall configuration of the nonvolatile semiconductor memory device according to this embodiment.
図３に示すように、メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられる。
As shown in FIG. 3, the
このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差部に、データを記憶するメモリセルトランジスタＭＴｒが配置される。
In this
積層された複数のワード線ＷＬのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。これらのコンタクトは、その上部においてそれぞれ配線に接続される。また、カラム方向において、偶数番目のコントロールゲートＣＧはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートＣＧはロウ方向の他端で互いに接続される。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。 Ends in the row direction of the plurality of stacked word lines WL are stepped, and a contact is connected to the upper surface of each step. These contacts are respectively connected to the wirings at the upper part thereof. In the column direction, even-numbered control gates CG are connected to each other at one end in the row direction, and odd-numbered control gates CG are connected to each other at the other end in the row direction. Although FIG. 1 shows an example in which four word lines WL are stacked, the present invention is not limited to this.
また、ソース線ＳＬ、バックゲートＢＧ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。 Further, contacts are respectively connected to the upper surfaces of the end portions in the row direction of the source line SL, the back gate BG, the source side selection gate SGS, and the drain side selection gate SGD, and wirings are connected to the upper portions thereof.
ワード線駆動回路１３は、上部に形成された配線およびコンタクトを介してワード線ＷＬに接続される。
The word
ソース側選択ゲート線駆動回路１４は、上部に形成された配線およびコンタクトを介してソース側選択ゲートＳＧＳに接続される。
The source side select gate
ドレイン側選択ゲート線駆動回路１５は、上部に形成された配線およびコンタクトを介してドレイン側選択ゲートＳＧＤに接続される。 The drain side select gate line drive circuit 15 is connected to the drain side select gate SGD via a wiring and a contact formed in the upper part.
バックゲート駆動回路１８は、上部に形成された配線およびコンタクトを介してバックゲートＢＧに接続される。
The back
ソース線駆動回路１７は、上部に形成された配線およびコンタクトを介してソース線ＳＬに接続される。このソース線駆動回路１７は、複数配置される。各ソース線駆動回路１７は、所定個のソース線ＳＬに対して共通に接続され、制御回路１０によってそれぞれ独立して制御される。
The source
センスアンプ４は、ビット線ＢＬのカラム方向における端部の下面に接続されるコンタクトを介して接続される。本実施形態に係るセンスアンプ４の詳細については、後述する。
The
また、図３において、各種駆動回路に接続される配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。また、各種駆動回路の数は、各ゲートの数に応じて決定されるが、１つのゲートに対して１つの駆動回路が接続されてもよいし、所定個のゲートに対して１つ接続されてもよい。 In FIG. 3, all the wirings connected to the various drive circuits are formed in the same level wiring layer. However, the present invention is not limited to this, and may be formed in different levels of wiring layers. The number of various drive circuits is determined according to the number of each gate, but one drive circuit may be connected to one gate, or one is connected to a predetermined number of gates. May be.
［メモリセルアレイの構成例］
以下に、図４および図５を用いて、本実施形態に係るメモリセルアレイ５の構成例について説明する。
[Configuration example of memory cell array]
Hereinafter, a configuration example of the
図４は、本実施形態に係るメモリセルアレイ５を示すブロック図である。
FIG. 4 is a block diagram showing the
図４に示すように、メモリセルアレイ５は、複数のブロック（ここでは、ブロックＢＬＫ０〜３）を有する。各ブロックＢＬＫは、複数のメモリグループ（ここでは、メモリグループＧＰ０〜３）を有する。各メモリグループＧＰは、複数のＮＡＮＤストリング４０を有する。消去動作は、メモリセル５内においてブロックＢＬＫ毎に行われる。なお、以下の説明において、特に区別しない場合は、ブロックＢＬＫ０〜３を単にブロックＢＬＫと称し、メモリグループＧＰ０〜３を単にメモリグループＧＰと称する場合がある。
As shown in FIG. 4, the
図５は、本実施形態に係るブロックＢＬＫを示す回路図である。 FIG. 5 is a circuit diagram showing the block BLK according to the present embodiment.
図５に示すように、ブロックＢＬＫは、例えばカラム方向に並ぶ４つのメモリグループＧＰ０〜３を有する。また、各メモリグループＧＰは、ロウ方向に並ぶｎ個（ｎは自然数）のＮＡＮＤストリング４０を有する。 As shown in FIG. 5, the block BLK includes, for example, four memory groups GP0 to GP3 arranged in the column direction. Each memory group GP includes n (n is a natural number) NAND strings 40 arranged in the row direction.
ＮＡＮＤストリング４０は、例えば８個のメモリセルトランジスタＭＴｒ０〜７、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびバックゲートトランジスタＢＧＴｒで構成される。これらメモリセルトランジスタＭＴｒ０〜７、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびバックゲートトランジスタＢＧＴｒは、電流経路が直列に接続される。ソース側選択トランジスタＳＳＴｒの一端はこの電流経路の一端側（ここでは、メモリセルトランジスタＭＴｒ０の一端）に接続され、ドレイン側選択トランジスタＳＤＴｒの一端はこの電流経路の他端側（ここでは、メモリセルトランジスタＭＴｒ７の一端）に設けられる。また、バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とメモリセルトランジスタＭＴｒ４との間に設けられる。
The
なお、メモリセルトランジスタＭＴｒの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、図５において、ＮＡＮＤストリング４０の電流経路がカラム方向に並行するように示しているが、本実施形態では後述するように積層方向に並行する。
The number of memory cell transistors MTr is not limited to 8, and may be 16, 32, 64, 128, etc., and the number is not limited. Further, in FIG. 5, the current path of the
同一のメモリグループＧＰ内におけるソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに共通接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに共通接続される。また、同一のブロックＢＬＫ内におけるメモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲートＢＧに共通接続される。 The gates of the source side select transistors SSTr in the same memory group GP are commonly connected to the source side select gate SGS, and the gates of the drain side select transistors SDTr are commonly connected to the drain side select gate SGD. In addition, the control gates of the memory cell transistors MTr0 to MTr7 in the same block BLK are commonly connected to the word lines WL0 to WL7, and the control gates of the back gate transistors BT are commonly connected to the back gate BG.
すなわち、ワード線ＷＬ０〜ＷＬ７およびバックゲートＢＧは同一ブロックＢＬＫ内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤは同一ブロックＢＬＫ内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。 That is, the word lines WL0 to WL7 and the back gate BG are commonly connected between the plurality of memory groups GP0 to GP3 in the same block BLK, whereas the source side selection gate SGS and the drain side selection gate SGD are the same block. Even in the BLK, the memory groups GP0 to GP3 are independent.
メモリセルアレイ５内においてマトリクス状に配置されたＮＡＮＤストリング４０のうち、カラム方向に並ぶＮＡＮＤストリング４０のドレイン側選択トランジスタＳＤＴｒの電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間において、ＮＡＮＤストリング４０を共通に接続する。ビット線ＢＬ０〜ＢＬｎはそれぞれ、メモリセルアレイ５外においてセンスアンプ４−０〜４−ｎに接続される。このため、ビット線ＢＬ０〜ＢＬｎの電圧レベルは、独立して制御される。
Among the NAND strings 40 arranged in a matrix in the
メモリグループＧＰ内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端は、ソース線ＳＬに共通に接続される。ブロックＢＬＫ内において、複数のソース線ＳＬ（ここでは、ソース線ＳＬ０，ＳＬ１）が配置される。ソース線ＳＬ０はメモリグループＧＰ０，ＧＰ１内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端に共通接続され、ソース線ＳＬ１はメモリグループＧＰ２，ＧＰ３内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端に共通接続される。すなわち、ソース線ＳＬは、隣接する２つのメモリグループＧＰ間において、ＮＡＮＤストリング４０を共通に接続する。ソース線ＳＬ０，ＳＬ１はそれぞれ、メモリセルアレイ外においてソース線駆動回路１７−０，１７−１に接続される。このため、ソース線ＳＬ０，ＳＬ１の電圧レベルは、独立して制御される。 The other end of the current path of the source side select transistor SSTr in the memory group GP is commonly connected to the source line SL. In the block BLK, a plurality of source lines SL (here, source lines SL0 and SL1) are arranged. The source line SL0 is commonly connected to the other end of the current path of the source side select transistor SSTr in the memory groups GP0 and GP1, and the source line SL1 is connected to the other end of the current path of the source side select transistor SSTr in the memory groups GP2 and GP3. Commonly connected. That is, the source line SL connects the NAND strings 40 in common between two adjacent memory groups GP. Source lines SL0 and SL1 are connected to source line drive circuits 17-0 and 17-1 outside the memory cell array, respectively. For this reason, the voltage levels of the source lines SL0 and SL1 are controlled independently.
なお、ソース線ＳＬの数は、これに限らず、ブロックＢＬＫ内におけるメモリグループＧＰの数に応じて決定される。 Note that the number of source lines SL is not limited to this, and is determined according to the number of memory groups GP in the block BLK.
上述したように、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴｒのデータは、一括して消去される。これに対し、データの読み出しおよび書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴｒにつき、一括して行われる。この単位を「ページ」と呼ぶ。 As described above, the data of the memory cell transistors MTr in the same block BLK are erased collectively. On the other hand, data reading and writing are performed collectively for a plurality of memory cell transistors MTr connected in common to any word line WL in any memory group GP in any block BLK. . This unit is called “page”.
［ＮＡＮＤストリングの構成例］
以下に、図６乃至図８を用いて、本実施形態に係るＮＡＮＤストリング４０の構成例について説明する。
[Configuration example of NAND string]
Hereinafter, a configuration example of the
図６は、本実施形態に係るメモリストリング４０を示す斜視図である。図７は、図６におけるメモリストリング４０を拡大した断面図である。
FIG. 6 is a perspective view showing the
図６および図７に示すように、メモリセルアレイ５において、メモリストリング４０は、半導体基板３０の上方に形成され、バックゲートＢＧ、複数のワード線ＷＬ、選択ゲートＳＧ、Ｕ字状シリコンピラーＳＰ、およびメモリ層１５５を有する。
As shown in FIGS. 6 and 7, in the
バックゲートＢＧは、半導体基板３０上に図示せぬ絶縁層を介して形成される。バックゲートＢＧは、平面状に広がるように形成される。バックゲートＢＧは、例えば、不純物（例えばリン）が導入されたポリシリコン（ｐｏｌｙ−Ｓｉ）等の導電層で構成される。 The back gate BG is formed on the semiconductor substrate 30 via an insulating layer (not shown). The back gate BG is formed so as to spread in a planar shape. The back gate BG is composed of a conductive layer such as polysilicon (poly-Si) into which an impurity (for example, phosphorus) is introduced.
複数のワード線ＷＬは、バックゲートＢＧ上に、それぞれ間に図示せぬ電極間絶縁層を介して形成される。言い換えると、バックゲートＢＧ上に、複数の電極間絶縁層および複数のワード線ＷＬが交互に積層される。ワード線ＷＬは、例えば、不純物（例えばボロン）が導入されたｐｏｌｙ−Ｓｉ、または金属等の導電層で構成される。 The plurality of word lines WL are formed on the back gate BG via inter-electrode insulating layers (not shown). In other words, a plurality of inter-electrode insulating layers and a plurality of word lines WL are alternately stacked on the back gate BG. The word line WL is made of, for example, poly-Si into which an impurity (for example, boron) is introduced, or a conductive layer such as a metal.
選択ゲートＳＧは、最上層のワード線ＷＬ上に、図示せぬ絶縁層を介して形成される。選択ゲートＳＧは、例えば、ワード線ＷＬと同様に、不純物が導入されたｐｏｌｙ−Ｓｉ、または金属等の導電層で構成される。 The selection gate SG is formed on the uppermost word line WL via an insulating layer (not shown). The selection gate SG is made of a conductive layer such as poly-Si into which impurities are introduced, or a metal, for example, similarly to the word line WL.
選択ゲートＳＧの上方に図示せぬ絶縁層を介してソース線ＳＬが形成され、さらに上方に図示せぬ絶縁層を介してビット線ＢＬが形成される。 A source line SL is formed above the select gate SG via an insulating layer (not shown), and a bit line BL is formed further above via an insulating layer (not shown).
選択ゲートＳＧ、ワード線ＷＬ、バックゲートＢＧ、および電極間絶縁層内には、Ｕ字状メモリホール５８が設けられる。このＵ字状メモリホール５８は、カラム方向に並ぶ一対の貫通ホール５６と、一対の貫通ホール５６の下端を連結する連結ホール５７とで構成される。貫通ホール５６は、選択ゲートＳＧ、ワード線ＷＬ、および電極間絶縁層内において積層方向に延びるように形成される。連結ホール５７は、バックゲートＢＧ内においてカラム方向に延びるように形成される。
A
また、ワード線ＷＬおよび電極間絶縁層には、一対の貫通ホール５６の間で、かつロウ方向および積層方向に拡がる図示せぬスリットが設けられる。これにより、ワード線ＷＬおよび電極間絶縁層は、ロウ方向に沿って分断される。さらに、選択ゲートＳＧには、スリットが開口するように、スリットの上部にロウ方向および積層方向に拡がる図示せぬ開口部が設けられる。これにより、選択ゲートＳＧは、ロウ方向に沿って分断され、一方がドレイン側選択ゲートＳＧＤ、他方がソース側選択ゲートＳＧＳとなる。スリットおよび開口部には、例えば絶縁材が埋め込まれる。 The word line WL and the interelectrode insulating layer are provided with slits (not shown) extending between the pair of through holes 56 and extending in the row direction and the stacking direction. Thereby, the word line WL and the interelectrode insulating layer are divided along the row direction. Further, the selection gate SG is provided with an opening (not shown) that extends in the row direction and the stacking direction above the slit so that the slit is opened. Thereby, the selection gate SG is divided along the row direction, and one becomes the drain side selection gate SGD and the other becomes the source side selection gate SGS. For example, an insulating material is embedded in the slit and the opening.
メモリ層１５５は、Ｕ字状メモリホール５８の内面上に形成される。すなわち、メモリ層１５５は、Ｕ字状メモリホール５８内における選択ゲートＳＧ、ワード線ＷＬ、バックゲートＢＧ、および電極間絶縁層上に形成される。メモリ層１５５は、Ｕ字状メモリホール５８の内面上から順に形成されたブロック絶縁層１５０、電荷蓄積層１５１、およびトンネル絶縁層１５２で構成される。
The
Ｕ字状シリコンピラーＳＰは、Ｕ字状メモリホール５８内におけるメモリ層１５５上に形成される。すなわち、Ｕ字状シリコンピラーＳＰは、一対の貫通ホール５６内におけるメモリ層１５５上に形成された一対の柱状部と、連結ホール５７内におけるメモリ層１５５上に形成された連結部とで構成される。Ｕ字状シリコンピラーＳＰは、不純物（例えばリン）を含有するｐｏｌｙ−Ｓｉまたはアモルファスシリコン（ａ−Ｓｉ）等の導電層で構成され、チャネルとして機能する。
The U-shaped silicon pillar SP is formed on the
Ｕ字状メモリホール５８内におけるＵ字状シリコンピラーＳＰ上には、コア層１５６が形成される。コア層１５６は例えば酸化シリコン（例えば、ＳｉＯ２）からなる絶縁層で構成され、これにより、Ｕ字状メモリホール５８内が埋め込まれる。なお、コア層１５６を空洞として、Ｕ字状メモリホール５８内を埋め込まなくてもよい。
A
また、図示はしないが、選択ゲートＳＧおよびワード線ＷＬの絶縁材（スリットおよび開口部）に接する部分をシリサイド化してもよい。 In addition, although not shown in the drawing, the portions in contact with the insulating material (slits and openings) of the selection gate SG and the word line WL may be silicided.
Ｕ字状シリコンピラーＳＰと、その周囲に形成されたメモリ層１５５および各種ゲートによって、各種トランジスタが構成される。そして、Ｕ字状シリコンピラーＳＰをチャネルとして、これに沿ってメモリストリング４０が構成される。
Various transistors are constituted by the U-shaped silicon pillar SP, the
より具体的には、ワード線ＷＬ、Ｕ字状シリコンピラーＳＰ、およびこれらの間に形成されたメモリ層１５５でメモリセルトランジスタＭＴｒが構成される。また、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、Ｕ字状シリコンピラーＳＰ、およびこれらの間に形成されたメモリ層１５５で選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）が構成される。
More specifically, the memory cell transistor MTr is configured by the word line WL, the U-shaped silicon pillar SP, and the
また、バックゲートＢＧ、Ｕ字状シリコンピラーＳＰ、およびこれらの間に形成されたメモリ層１５５でバックゲートトランジスタＢＧＴｒが構成される。バックゲートＢＧには、バックゲートトランジスタＢＧＴｒが常にオン状態になるように電圧が印加される。
Further, the back gate transistor BGTr is configured by the back gate BG, the U-shaped silicon pillar SP, and the
なお、メモリ層１５５と称したが、選択トランジスタおよびバックゲートトランジスタＢＧＴｒにおいて、メモリ層１５５はデータを記憶するものではなく、単にゲート絶縁膜として機能する。
Although referred to as the
図６においてロウ方向に沿って配列された複数のメモリストリング４０の集合が、図５で説明したメモリグループＧＰに相当する。
A set of a plurality of
図８は、図６におけるメモリストリング４０を示す回路図である。
FIG. 8 is a circuit diagram showing the
図８に示すように、メモリストリング４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒを備える。
As shown in FIG. 8, the
上述したように、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７は、ソース側選択トランジスタＳＳＴｒとドレイン側選択トランジスタＳＤＴｒとの間に電流経路が直列に接続される。バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とＭＴｒ４との間に電流経路が直列に接続される。 As described above, the memory cell transistors MTr0 to MTr7 have a current path connected in series between the source side select transistor SSTr and the drain side select transistor SDTr. The back gate transistor BGTr has a current path connected in series between the memory cell transistors MTr3 and MTr4.
より具体的には、メモリセルトランジスタＭＴｒ０〜ＭＴｒ３の電流経路、およびメモリセルトランジスタＭＴｒ４〜ＭＴｒ７の電流経路はそれぞれ積層方向に直列接続される。そして、積層方向の下部側においてバックゲートトランジスタＢＧＴｒがメモリセルトランジスタＭＴｒ３とＭＴｒ４との間に配置されることで、これらの電流経路を直列に接続している。すなわち、図６に示すＵ字状シリコンピラーに沿って、メモリストリング４０として、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒの電流経路が直列に接続される。データの書き込み動作および読み出し動作時において、バックゲートトランジスタＢＧＴｒは常にオン状態とされる。
More specifically, the current paths of the memory cell transistors MTr0 to MTr3 and the current paths of the memory cell transistors MTr4 to MTr7 are each connected in series in the stacking direction. The back gate transistor BGTr is arranged between the memory cell transistors MTr3 and MTr4 on the lower side in the stacking direction, thereby connecting these current paths in series. That is, along the U-shaped silicon pillar shown in FIG. 6, current paths of the source side selection transistor SSTr, the drain side selection transistor SDTr, the memory cell transistors MTr0 to MTr7, and the back gate transistor BGTr are serially connected as the
また、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはワード線ＷＬ０〜ＷＬ７に接続され、バックゲートトランジスタＢＧＴｒの制御ゲートはバックゲートＢＧに接続される。また、ソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに接続される。 The control gates of the memory cell transistors MTr0 to MTr7 are connected to the word lines WL0 to WL7, and the control gate of the back gate transistor BGTr is connected to the back gate BG. The gate of the source side select transistor SSTr is connected to the source side select gate SGS, and the gate of the drain side select transistor SDTr is connected to the drain side select gate SGD.
［センスアンプの構成例］
以下に、図９を用いて、本実施形態に係るセンスアンプ４の構成例について説明する。
[Configuration example of sense amplifier]
Hereinafter, a configuration example of the
図９は、本実施形態に係るセンスアンプ４を示す回路図である。センスアンプ４は、対応する（接続される）ビット線ＢＬの動作に応じた電圧を印加する。本例では、センスアンプ４は、読み出し動作時において、対応するビット線ＢＬに電圧Ｖｓｓ、Ｖｓｒｃ、Ｖｂｌのいずれかを印加することができる。なお、各電圧Ｖｓｓ、Ｖｓｒｃ、Ｖｂｌは、Ｖｓｓ＜Ｖｓｒｃ＜Ｖｂｌの関係を有する。
FIG. 9 is a circuit diagram showing the
ここで、センスアンプ４とは、図５に示すセンスアンプ４−０〜４−ｎのいずれか１つを示すものである。また、センスアンプ４−０〜４−ｎはいずれも同様の構成を有する。
Here, the
図９に示すように、センスアンプ４は、書き込みデータまたは読み出しデータを保持する内部ラッチ回路９０を有する。
As shown in FIG. 9, the
内部ラッチ回路９０は、ｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＰＭ１１，ＰＭ１２，ＰＭ１３、およびｎチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）ＮＭ１１，ＮＭ１２，ＮＭ１３で構成される。
The
ＰＭＯＳトランジスタＰＭ１１の電流経路の一端はセンスアンプ４の電源電圧に接続され、他端はＮＭＯＳトランジスタＮＭ１１の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＭ１１の電流経路の他端は、接地（電圧Ｖｓｓに接続）される。ＰＭＯＳトランジスタＰＭ１２の電流経路の一端は電源電圧に接続され、他端はＰＭＯＳトランジスタＰＭ１３の電流経路の一端に接続される。ＰＭＯＳトランジスタＰＭ１３の電流経路の他端は、ＮＭＯＳトランジスタＮＭ１２の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＭ１２の電流経路の他端は、ＮＭＯＳトランジスタＮＭ１３の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＭ１３の電流経路の他端は、接地される。
One end of the current path of the PMOS transistor PM11 is connected to the power supply voltage of the
ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１の各ゲートには、ＰＭＯＳトランジスタＰＭ１３の電流経路の他端とＮＭＯＳトランジスタＮＭ１２の電流経路の一端との接続点に共通に接続され、信号ＩＮＶが与えられる。ＰＭＯＳトランジスタＰＭ１３および上記ＮＭＯＳトランジスタＮＭ１２の各ゲートには、ＰＭＯＳトランジスタＰＭ１１の電流経路の他端とＮＭＯＳトランジスタＮＭ１１の電流経路の一端との接続点に共通に接続され、信号ＩＮＶとは逆相の信号ＬＡＴが与えられる。ＰＭＯＳトランジスタＰＭ１２のゲートには信号ＲＳＴ＿Ｐが与えられ、ＮＭＯＳトランジスタＮＭ１３のゲートには信号ＳＴＢｎが与えられる。 The gates of the PMOS transistor PM11 and the NMOS transistor NM11 are connected in common to a connection point between the other end of the current path of the PMOS transistor PM13 and one end of the current path of the NMOS transistor NM12, and are given a signal INV. Each gate of the PMOS transistor PM13 and the NMOS transistor NM12 is connected in common to a connection point between the other end of the current path of the PMOS transistor PM11 and one end of the current path of the NMOS transistor NM11, and is a signal having a phase opposite to that of the signal INV. LAT is given. A signal RST_P is applied to the gate of the PMOS transistor PM12, and a signal STBn is applied to the gate of the NMOS transistor NM13.
また、ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１の各ゲートは、ＰＭＯＳトランジスタＰＭ２１の電流経路の一端とＮＭＯＳトランジスタＮＭ２１の電流経路の一端との接続点にも共通に接続される。 Each gate of the PMOS transistor PM11 and the NMOS transistor NM11 is also connected in common to a connection point between one end of the current path of the PMOS transistor PM21 and one end of the current path of the NMOS transistor NM21.
ＰＭＯＳトランジスタＰＭ２１の電流経路の他端は、ＰＭＯＳトランジスタＰＭ２２を介して、センスアンプ４の電源電圧に接続される。ＮＭＯＳトランジスタＮＭ２１の電流経路の他端は、ＮＭＯＳトランジスタ（ＳＥＴトランジスタ）ＮＭ２２の電流経路の一端に接続されるとともに、データバス（ＳＢＵＳ線）に接続される。これにより、ＮＭＯＳトランジスタＮＭ２１の電流経路の他端、およびＮＭＯＳトランジスタＮＭ２２の電流経路の一端には、信号ＢＵＳが与えられる。
The other end of the current path of the PMOS transistor PM21 is connected to the power supply voltage of the
ＮＭＯＳトランジスタＮＭ２１のゲートには信号ＲＳＴ＿Ｎが与えられ、ＰＭＯＳトランジスタＰＭ２２のゲートには信号ＳＴＢｎが与えられる。ＰＭＯＳトランジスタＰＭ２１のゲートには、キャパシタＣａの一方の電極が接続されて、ノードＳＥＮの電位（信号ＳＥＮ）が与えられる。キャパシタＣａの他方の電極には、クロックである信号ＣＬＫが与えられる。また、ＮＭＯＳトランジスタＮＭ２２のゲートには、信号ＳＥＴが与えられる。 A signal RST_N is given to the gate of the NMOS transistor NM21, and a signal STBn is given to the gate of the PMOS transistor PM22. One electrode of the capacitor Ca is connected to the gate of the PMOS transistor PM21, and the potential of the node SEN (signal SEN) is applied. A signal CLK, which is a clock, is given to the other electrode of the capacitor Ca. A signal SET is given to the gate of the NMOS transistor NM22.
ＮＭＯＳトランジスタＮＭ２２の電流経路の他端は、ノードＣＯＭ２に接続される。すなわち、ＮＭＯＳトランジスタＮＭ２２の電流経路の他端は、ＮＭＯＳトランジスタＮＭ２３の電流経路の一端とＰＭＯＳトランジスタＰＭ２３の電流経路の一端との接続点、および、ＮＭＯＳトランジスタＮＭ２４の電流経路の一端とＮＭＯＳトランジスタＮＭ２５の電流経路の一端との接続点に、それぞれ接続される。 The other end of the current path of the NMOS transistor NM22 is connected to the node COM2. That is, the other end of the current path of the NMOS transistor NM22 is a connection point between one end of the current path of the NMOS transistor NM23 and one end of the current path of the PMOS transistor PM23, and one end of the current path of the NMOS transistor NM24 and the NMOS transistor NM25. Each is connected to a connection point with one end of the current path.
ＮＭＯＳトランジスタＮＭ２３の電流経路の他端は、ＰＭＯＳトランジスタＰＭ２１のゲート、および、ＮＭＯＳトランジスタＮＭ２６の電流経路の一端に、それぞれ接続される。ＮＭＯＳトランジスタＮＭ２６の電流経路の他端は、ノードＣＯＭ３に接続される。すなわち、ＮＭＯＳトランジスタＮＭ２６の電流経路の他端は、ＮＭＯＳトランジスタＮＭ２５の電流経路の他端とＰＭＯＳトランジスタＰＭ２５の電流経路の一端との接続点、および、ＰＭＯＳトランジスタＰＭ２６の電流経路の一端に、それぞれ接続される。ＰＭＯＳトランジスタＰＭ２５の電流経路の他端およびＰＭＯＳトランジスタＰＭ２６の電流経路の他端には、電源電圧が共通に接続される。 The other end of the current path of the NMOS transistor NM23 is connected to the gate of the PMOS transistor PM21 and one end of the current path of the NMOS transistor NM26, respectively. The other end of the current path of the NMOS transistor NM26 is connected to the node COM3. That is, the other end of the current path of the NMOS transistor NM26 is connected to a connection point between the other end of the current path of the NMOS transistor NM25 and one end of the current path of the PMOS transistor PM25, and one end of the current path of the PMOS transistor PM26. Is done. A power supply voltage is commonly connected to the other end of the current path of the PMOS transistor PM25 and the other end of the current path of the PMOS transistor PM26.
ＮＭＯＳトランジスタＮＭ２３のゲートには信号ＸＸＬが、ＰＭＯＳトランジスタＰＭ２３のゲートには信号ＩＮＶが、ＮＭＯＳトランジスタＮＭ２４のゲートには信号ＬＡＴが、ＮＭＯＳトランジスタＮＭ２５のゲートには信号ＢＬＸが、ＮＭＯＳトランジスタＮＭ２６のゲートには信号ＨＬＬが、ＰＭＯＳトランジスタＰＭ２５のゲートには信号ＱＳＷが、ＰＭＯＳトランジスタＰＭ２６のゲートには信号ＳＥＮが、それぞれ与えられる。 The gate of the NMOS transistor NM23 is the signal XXL, the gate of the PMOS transistor PM23 is the signal INV, the gate of the NMOS transistor NM24 is the signal LAT, the gate of the NMOS transistor NM25 is the signal BLX, and the gate of the NMOS transistor NM26. The signal HLL is supplied to the gate of the PMOS transistor PM25, the signal QSW is supplied to the gate of the PMOS transistor PM26, and the signal SEN is supplied to the gate of the PMOS transistor PM26.
ＰＭＯＳトランジスタＰＭ２３の電流経路の他端とＮＭＯＳトランジスタＮＭ２４の電流経路の他端との共通接続点には、ＮＭＯＳトランジスタ（クランプトランジスタ）ＮＭ２９の電流経路の一端、ＮＭＯＳトランジスタＮＭ３１の電流経路の一端、およびＰＭＯＳトランジスタＰＭ２４の一端がそれぞれ接続される。ＮＭＯＳトランジスタＮＭ２９の電流経路の他端には、トランジスタ９０の電流経路の一端が接続され、ゲートには信号ＢＬＣが与えられる。ＮＭＯＳトランジスタＮＭ３１の電流経路の他端は、ＰＭＯＳトランジスタＰＭ２４の他端、および共通ソース線（ノードＳＲＣＧＮＤ）に接続され、ゲートには信号ＩＮＶが与えられる。ＰＭＯＳトランジスタＰＭ２４のゲートには、信号ＬＡＴが与えられる。トランジスタ９０の電流経路の他端はビット線ＢＬに接続され、ゲートに信号ＢＬＳが与えられる。また、トランジスタ９０は、高耐圧型である。
At the common connection point between the other end of the current path of the PMOS transistor PM23 and the other end of the current path of the NMOS transistor NM24, one end of the current path of the NMOS transistor (clamp transistor) NM29, one end of the current path of the NMOS transistor NM31, and One end of the PMOS transistor PM24 is connected to each other. One end of the current path of the
本実施形態において、センスアンプ４（センスアンプ４−０〜４−ｎ）は、ビット線ＢＬとソース線ＳＬとの間に配置された高耐圧型のトランジスタ５０を有する。
In this embodiment, the sense amplifier 4 (sense amplifiers 4-0 to 4-n) includes a high
トランジスタ５０の電流経路の一端はトランジスタ９０の他端およびビット線ＢＬに接続され、ゲートには信号ＢＩＡＳが与えられる。トランジスタ５０の電流経路の他端はノードＢＬＢＩＡＳに接続され、周辺回路に設けられたスイッチとなるトランジスタ２１を介して、ソース線ＳＬ０，ＳＬ１に接続される。言い換えると、トランジスタ２１の電流経路の一端はノードＢＬＢＩＡＳに接続され、他端はノードＡに接続される。また、トランジスタ２１のゲートには、信号Ｇ＿ＶＢＬＬが与えられる。
One end of the current path of the
一方、ＮＭＯＳトランジスタＮＭ３１の電流経路の他端、およびＰＭＯＳトランジスタＰＭ２４の電流経路の他端は、周辺回路に設けられたスイッチとなるトランジスタ２２を介して、ソース線ＳＬ０，ＳＬ１に接続される。言い換えると、トランジスタ２２の電流経路の一端はノードＳＲＣＧＮＤに接続され、他端はノードＡに接続される。すなわち、トランジスタ２２の電流経路の他端は、トランジスタ２１の電流経路の他端に接続される。また、トランジスタ２２のゲートには、信号ＳＲＣＧＮＤ＿ＳＲＣＨが与えられる。
On the other hand, the other end of the current path of the NMOS transistor NM31 and the other end of the current path of the PMOS transistor PM24 are connected to the source lines SL0 and SL1 via the
ノードＡには、トランジスタ２５−０，２５−１を介してそれぞれ、ソース線ＳＬ０，ＳＬ１に接続される。言い換えると、トランジスタ２５−０の電流経路の一端は、ノードＡに接続され、他端はソース線ＳＬ０に接続される。また、トランジスタ２５−１の電流経路の一端はノードＡに接続され、他端はソース線ＳＬ１に接続される。また、トランジスタ２５−０のゲートには信号Ｇ＿ＳＲＣＳＥＬ＿ＬＶ＿ＳＷ０が与えられ、トランジスタ２５−１のゲートには信号Ｇ＿ＳＲＣＳＥＬ＿ＬＶ＿ＳＷ１が与えられる。 Node A is connected to source lines SL0 and SL1 via transistors 25-0 and 25-1, respectively. In other words, one end of the current path of the transistor 25-0 is connected to the node A, and the other end is connected to the source line SL0. One end of the current path of the transistor 25-1 is connected to the node A, and the other end is connected to the source line SL1. Further, the signal G_SRCSEL_LV_SW0 is supplied to the gate of the transistor 25-0, and the signal G_SRCSEL_LV_SW1 is supplied to the gate of the transistor 25-1.
一方、ノードＢＬＢＩＡＳ（トランジスタ２１の電流経路の一端）には、トランジスタ２３の電流経路の一端が接続される。トランジスタ２３の電流経路の他端は、ノードＢに接続される。トランジスタ２３のゲートには、信号Ｇ＿ＶＳＲＣが与えられる。
On the other hand, one end of the current path of the
ノードＢには、トランジスタ２４−０，２４−１を介してそれぞれ、ソース線ＳＬ０，ＳＬ１に接続される。言い換えると、トランジスタ２４−０の電流経路の一端は、ノードＢに接続され、他端はソース線ＳＬ０に接続される。また、トランジスタ２４−１の電流経路の一端はノードＢに接続され、他端はソース線ＳＬ１に接続される。また、トランジスタ２４−０のゲートには信号Ｇ＿ＳＲＣＳＥＬ＿ＳＷ０が与えられ、トランジスタ２４−１のゲートには信号Ｇ＿ＳＲＣＳＥＬ＿ＳＷ１が与えられる。 Node B is connected to source lines SL0 and SL1 via transistors 24-0 and 24-1, respectively. In other words, one end of the current path of the transistor 24-0 is connected to the node B, and the other end is connected to the source line SL0. One end of the current path of the transistor 24-1 is connected to the node B, and the other end is connected to the source line SL1. Further, the signal G_SRCSEL_SW0 is supplied to the gate of the transistor 24-0, and the signal G_SRCSEL_SW1 is supplied to the gate of the transistor 24-1.
読み出し動作において、センスアンプ４におけるトランジスタ５０のオン／オフタイミングを制御することにより、ノードＢＬＢＩＡＳを介してビット線ＢＬとソース線ＳＬとの電位のイコライズを制御する。すなわち、トランジスタ５０は、イコライザスイッチとして機能する。
In the read operation, by controlling the on / off timing of the
また、読み出し動作において、センスアンプ４におけるＮＭＯＳトランジスタＮＭ３１，ＮＭ２９のオン／オフタイミングを制御することにより、ノードＳＲＣＧＮＤを介してビット線ＢＬとソース線ＳＬとの電位のイコライズを制御する。
In the read operation, by controlling the on / off timing of the NMOS transistors NM31 and NM29 in the
このように、本実施形態では、読み出し動作において、ノードＢＬＢＩＡＳを介した電流経路とノードＳＲＣＧＮＤを介した電流経路とによってビット線ＢＬとソース線ＳＬとの電位をイコライズすることができる。 Thus, in the present embodiment, in the read operation, the potentials of the bit line BL and the source line SL can be equalized by the current path via the node BLBIAS and the current path via the node SRCGND.
なお、上記各信号は、対応するカラムデコーダ６または制御回路１０よりそれぞれ供給される。
Each signal is supplied from the
［センスアンプの動作］
以下に、本実施形態に係るセンスアンプ４の動作について説明する。なお、ここでは、特に‘１’データの読み出し動作について説明する。
[Sense amplifier operation]
The operation of the
まず、メモリセルの読み出しを行う前に、内部ラッチ回路９０のデータをリセットする。より具体的には、ＮＭＯＳトランジスタＮＭ２１およびＰＭＯＳトランジスタＰＭ１２のゲートに、リセット信号ＲＳＴ＿Ｎ，ＲＳＴ＿Ｐとしてそれぞれ電圧Ｖｄｄ、Ｖｄｄｓａを与える。これにより、ＮＭＯＳトランジスタＮＭ２１がオンし、ＰＭＯＳトランジスタＰＭ１２がオフする。また、ＰＭＯＳトランジスタＰＭ２２、およびＮＭＯＳトランジスタＮＭ１３のゲートに、信号ＳＴＢｎとして電圧Ｖｄｄｓａが与えられ、ＰＭＯＳトランジスタＰＭ２２はオフ状態になり、ＮＭＯＳトランジスタＮＭ１３はオン状態となる。
First, before the memory cell is read, the data in the
このとき、ＮＭＯＳトランジスタＮＭ２１がオンし、ＳＢＵＳ線には電圧Ｖｓｓが与えられているため、ノードＩＮＶ（信号ＩＮＶ）の電位は低下する。このため、ノードＩＮＶがゲートに接続されているＰＭＯＳトランジスタＰＭ１１はオン状態となり、ＮＭＯＳトランジスタＮＭ１１はオフ状態となる。電源電圧から、ＰＭＯＳトランジスタＰＭ１１の電流経路を介して、ノードＬＡＴ（信号ＬＡＴ）に電圧Ｖｄｄｓａが与えられる。ノードＬＡＴの電位が上昇し、ノードＬＡＴがゲートに接続されているＰＭＯＳトランジスタＰＭ１３はオフ状態となり、ＮＭＯＳトランジスタＮＭ１２がオン状態となる。 At this time, the NMOS transistor NM21 is turned on and the voltage Vss is applied to the SBUS line, so that the potential of the node INV (signal INV) decreases. For this reason, the PMOS transistor PM11 whose node INV is connected to the gate is turned on, and the NMOS transistor NM11 is turned off. The voltage Vddsa is applied from the power supply voltage to the node LAT (signal LAT) through the current path of the PMOS transistor PM11. The potential of the node LAT rises, the PMOS transistor PM13 connected to the gate of the node LAT is turned off, and the NMOS transistor NM12 is turned on.
これにより、ノードＩＮＶに、ＮＭＯＳトランジスタＮＭ２１，ＮＭ１２およびＮＭ１３を介して接地電位が接続され、電圧Ｖｓｓが印加される。すなわち、ノードＩＮＶの電位をリセット状態にする。 As a result, the ground potential is connected to the node INV via the NMOS transistors NM21, NM12, and NM13, and the voltage Vss is applied. That is, the potential of the node INV is reset.
このように、ビット線ＢＬの充電を行う前に、内部ラッチ回路９０をリセットしておく。その後、ＮＭＯＳトランジスタＮＭ２１がオンしないようにリセット信号ＲＳＴ＿Ｎの電位を下げる（電圧Ｖｓｓにする）。
As described above, the
次に、ビット線ＢＬのプリチャージが行われる。ノードＩＮＶに電圧Ｖｓｓが印加されているため、ＰＭＯＳトランジスタＰＭ２３のゲートに信号ＩＮＶとして‘Ｌ’レベル、ＮＭＯＳトランジスタＮＭ２４のゲートに信号ＬＡＴとして‘Ｈ’レベルが与えられる。そして、ＰＭＯＳトランジスタＰＭ２５のゲートに信号ＱＳＷとして‘Ｌ’レベル、ＮＭＯＳトランジスタＮＭ２５のゲートに信号ＢＬＸとして‘Ｈ’レベルの信号が与えられる。また、クランプトランジスタＮＭ２９のゲートに信号ＢＬＣとして‘Ｈ’レベルの信号が与えられる。これにより、ＰＭＯＳトランジスタＰＭ２３、ＮＭＯＳトランジスタＮＭ２４、ＰＭＯＳトランジスタＰＭ２５、ＮＭＯＳトランジスタＮＭ２５、およびＮＭＯＳトランジスタＮＭ２９がそれぞれオン状態となる。また、トランジスタ９０のゲートに、トランジスタ９０がオンとなるような十分な高電圧が与えられ、トランジスタ９０はオン状態となる。
Next, the bit line BL is precharged. Since the voltage Vss is applied to the node INV, the 'L' level is given to the gate of the PMOS transistor PM23 as the signal INV, and the 'H' level is given to the gate of the NMOS transistor NM24 as the signal LAT. The gate of the PMOS transistor PM25 is supplied with the 'L' level as the signal QSW, and the gate of the NMOS transistor NM25 is supplied with the 'H' level signal as the signal BLX. Further, a signal of “H” level is given as the signal BLC to the gate of the clamp transistor NM29. As a result, the PMOS transistor PM23, the NMOS transistor NM24, the PMOS transistor PM25, the NMOS transistor NM25, and the NMOS transistor NM29 are turned on. Further, a sufficiently high voltage is applied to the gate of the
このとき、ＰＭＯＳトランジスタＰＭ２５、ＮＭＯＳトランジスタＮＭ２５、ＰＭＯＳトランジスタＰＭ２３、ＮＭＯＳトランジスタＮＭ２４、ＮＭＯＳトランジスタＮＭ２９、およびトランジスタ９０の電流経路を介して、ビット線ＢＬが所定の電位に充電される。後述するように、ビット線ＢＬの所定の電位は、ＮＭＯＳトランジスタＮＭ２９のゲートに与えられる信号ＢＬＣの電位によって決められる。本実施形態に係る読み出し動作におけるプリチャージの詳細については、後述する。
At this time, the bit line BL is charged to a predetermined potential through the current paths of the PMOS transistor PM25, NMOS transistor NM25, PMOS transistor PM23, NMOS transistor NM24, NMOS transistor NM29, and
また、ＮＭＯＳトランジスタＮＭ２６のゲートに信号ＨＬＬとして‘Ｈ’レベルが与えられ、ＮＭＯＳトランジスタＮＭ２６がオン状態とされる。これにより、キャパシタＣａが充電され、ノードＳＥＮに電圧Ｖｄｄｓａが印加される。ＰＭＯＳトランジスタＰＭ２２は、オフ状態である。 Further, the gate of the NMOS transistor NM26 is given a 'H' level as the signal HLL, and the NMOS transistor NM26 is turned on. As a result, the capacitor Ca is charged and the voltage Vddsa is applied to the node SEN. The PMOS transistor PM22 is in an off state.
次に、ノードＳＥＮの放電が行われる。すなわち、ＮＭＯＳトランジスタＮＭ２６をオフ状態にする。このとき、ＮＭＯＳトランジスタＮＭ２３はオン状態である。すると、ノードＳＥＮからビット線ＢＬに流れる電流によって、ノードＳＥＮの放電が行われる。所定の時間経過後、ＮＭＯＳトランジスタＮＭ２３をオフ状態にすることで、ノードＳＥＮの放電が終了する。放電終了後、ノードＳＥＮの電位は、ビット線ＢＬを流れる電流に依存した電位まで低下する。メモリセルに流れる電流を電流Ｉｃｅｌｌとし、オンとみなされるメモリセルの電流とオフとみなされるメモリセルの電流の間のオン／オフを区別するための参照電流を電流Ｉｒｅｆとする。また、電流ＩｒｅｆでノードＳＥＮを放電した時のノードＳＥＮに与えられる電圧を電圧Ｖｒｅｆとする。このとき、メモリセルがオンしている場合（Ｉｃｅｌｌ＞Ｉｒｅｆ）、ノードＳＥＮには電圧Ｖｒｅｆ以下の電圧が与えられ、メモリセルがオフしている場合（Ｉｃｅｌｌ＜Ｉｒｅｆ）、ノードＳＥＮには電圧Ｖｒｅｆ以上の電圧が与えられる。電圧Ｖｒｅｆは、電圧Ｖｄｄｓａと電圧Ｖｒｅｆの差がＰＭＯＳトランジスタＰＭ２１の閾値電圧の絶対値と等しくなるように設定される（Ｖｄｄ−Ｖｒｅｆ＝｜Ｖｔｐ｜）。 Next, the node SEN is discharged. That is, the NMOS transistor NM26 is turned off. At this time, the NMOS transistor NM23 is on. Then, the node SEN is discharged by the current flowing from the node SEN to the bit line BL. After a predetermined time elapses, the NMOS transistor NM23 is turned off to complete the discharge of the node SEN. After the end of the discharge, the potential of the node SEN decreases to a potential depending on the current flowing through the bit line BL. A current flowing through the memory cell is defined as a current Icell, and a reference current for distinguishing ON / OFF between a current of a memory cell regarded as ON and a current of a memory cell regarded as OFF is defined as a current Iref. A voltage applied to the node SEN when the node SEN is discharged with the current Iref is a voltage Vref. At this time, when the memory cell is on (Icell> Iref), a voltage equal to or lower than the voltage Vref is applied to the node SEN, and when the memory cell is off (Icell <Iref), the voltage Vref is applied to the node SEN. The above voltage is given. The voltage Vref is set such that the difference between the voltage Vddsa and the voltage Vref is equal to the absolute value of the threshold voltage of the PMOS transistor PM21 (Vdd−Vref = | Vtp |).
次に、メモリセルのデータのセンス（読み出し）が行われる。ＰＭＯＳトランジスタＰＭ２２のゲートに信号ＳＴＢとして電圧Ｖｓｓが与えられ、ＰＭＯＳトランジスタＰＭ２２をオン状態とする。また、セル電流Ｉｃｅｌｌ＞Ｉｒｅｆとなる場合、ノードＳＥＮに電圧Ｖｒｅｆ以下の電圧が与えられる。このため、ＰＭＯＳトランジスタＰＭ２１がオン状態となる。したがって、ＰＭＯＳトランジスタＰＭ２２およびＰＭＯＳトランジスタＰＭ２１を介して、ノードＩＮＶに電圧Ｖｄｄが与えられる。その結果、ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１のゲートに電圧Ｖｄｄが与えられ、ＰＭＯＳトランジスタＰＭ１１がオフ状態になり、ＮＭＯＳトランジスタＮＭ１１がオン状態になる。したがって、ノードＬＡＴに、ＮＭＯＳトランジスタＮＭ１１を介して接地電位が接続され、電圧Ｖｓｓが印加される。 Next, sensing (reading) of data in the memory cell is performed. A voltage Vss is applied as a signal STB to the gate of the PMOS transistor PM22, and the PMOS transistor PM22 is turned on. When cell current Icell> Iref, a voltage equal to or lower than voltage Vref is applied to node SEN. Therefore, the PMOS transistor PM21 is turned on. Therefore, the voltage Vdd is applied to the node INV through the PMOS transistor PM22 and the PMOS transistor PM21. As a result, the voltage Vdd is applied to the gates of the PMOS transistor PM11 and the NMOS transistor NM11, the PMOS transistor PM11 is turned off, and the NMOS transistor NM11 is turned on. Therefore, the ground potential is connected to the node LAT via the NMOS transistor NM11, and the voltage Vss is applied.
このとき、ＰＭＯＳトランジスタＰＭ１２のゲートには電圧Ｖｓｓが与えられているため、ＰＭＯＳトランジスタＰＭ１２はオン状態である。ＰＭＯＳトランジスタＰＭ１３のゲートには電圧Ｖｓｓが与えられているため、ＰＭＯＳトランジスタＰＭ１３はオン状態である。また、ＮＭＯＳトランジスタＮＭ１２のゲートには電圧Ｖｓｓが与えられるため、ＮＭＯＳトランジスタＮＭ１２はオフ状態である。また、ＮＭＯＳトランジスタＮＭ２１のゲートには電圧Ｖｓｓが与えられているため、ＮＭＯＳトランジスタＮＭ２１はオフ状態である。 At this time, since the voltage Vss is applied to the gate of the PMOS transistor PM12, the PMOS transistor PM12 is in the on state. Since the voltage Vss is applied to the gate of the PMOS transistor PM13, the PMOS transistor PM13 is on. Further, since the voltage Vss is applied to the gate of the NMOS transistor NM12, the NMOS transistor NM12 is in an off state. Further, since the voltage Vss is applied to the gate of the NMOS transistor NM21, the NMOS transistor NM21 is in the off state.
このように、内部ラッチ回路９０は電圧Ｖｄｄを維持し続ける。すなわち内部ラッチ回路９０は‘１’データを保持し続ける。
In this way, the
そして、ＮＭＯＳトランジスタＮＭ３１のゲートには電圧Ｖｄｄが与えられ、ＮＭＯＳトランジスタＮＭ３１はオン状態となり、ビット線ＢＬを電圧Ｖｓｒｃに落とす。 The voltage Vdd is applied to the gate of the NMOS transistor NM31, the NMOS transistor NM31 is turned on, and the bit line BL is dropped to the voltage Vsrc.
以上のように、データの読み出し動作は、メモリセルの電流により、ノードＳＥＮを放電した後のノードＳＥＮの電位をセンスすることによって行われる。言い換えると、ビット線ＢＬに流れる電流をセンスすることによってデータの読み出し動作が行われる。 As described above, the data read operation is performed by sensing the potential of the node SEN after discharging the node SEN with the current of the memory cell. In other words, a data read operation is performed by sensing the current flowing through the bit line BL.
なお、電圧Ｖｒｅｆの値は、キャパシタＣａの値やＮＭＯＳトランジスタＮＭ２６をオフ状態にしてから、ＮＭＯＳトランジスタＮＭ２３をオフ状態にするまでの時間により変化させることができる。 Note that the value of the voltage Vref can be changed depending on the value of the capacitor Ca and the time from when the NMOS transistor NM26 is turned off to when the NMOS transistor NM23 is turned off.
内部ラッチ回路９０が保持するデータが‘１’データである場合、ノードＩＮＶは‘Ｈ’レベルとなる。これにより、ゲートに‘Ｈ’レベルの電圧が与えられるＮＭＯＳトランジスタＮＭ３１はオン状態となる。このため、ＮＭＯＳトランジスタＮＭ３１の電流経路を介してビット線ＢＬは電圧Ｖｓｒｃに接続される。また、内部ラッチ回路９０が保持するデータが‘０’データである場合、ノードＩＮＶは‘Ｌ’レベルとなる。これにより、ゲートに‘Ｌ’レベルの電圧が与えられるＮＭＯＳトランジスタＮＭ３１はオフ状態となる。このため、ビット線ＢＬは電圧Ｖｓｒｃに接続されない。
When the data held by the
［比較例２に係る読み出し動作におけるプリチャージ］
以下に、図１０乃至図１２を用いて、比較例２に係る読み出し動作におけるプリチャージについて説明する。
[Precharge in Read Operation According to Comparative Example 2]
The precharge in the read operation according to Comparative Example 2 will be described below with reference to FIGS.
図１０は、比較例２に係る読み出し動作におけるプリチャージを示すタイミングチャートである。図１１は、比較例２に係る非選択ビット線ＢＬに接続されるセンスアンプ４のイコライズ動作を示す回路図である。図１２は、比較例２に係る選択ビット線ＢＬに接続されるセンスアンプ４のイコライズ動作を示す回路図である。
FIG. 10 is a timing chart showing precharge in the read operation according to Comparative Example 2. FIG. 11 is a circuit diagram showing an equalizing operation of the
ここでは、読み出し対象のメモリセルに接続された選択ソース線ＳＬ（例えば、ソース線ＳＬ０）および選択ビット線ＢＬ（例えば、ビット線ＢＬ０）、それ以外の非選択ソース線ＳＬ（例えば、ソース線ＳＬ１）および非選択ビット線ＢＬ（例えば、ビット線ＢＬ１〜ＢＬｎ）に対するプリチャージについて説明する。 Here, a selected source line SL (for example, source line SL0) and a selected bit line BL (for example, bit line BL0) connected to the memory cell to be read, and other unselected source lines SL (for example, source line SL1) are connected. ) And precharge for unselected bit lines BL (for example, bit lines BL1 to BLn) will be described.
また、選択ソース線ＳＬ０および非選択ソース線ＳＬ１に印加される電圧はそれぞれに接続されたソース線駆動回路１７−０，１７−１によって独立して制御され、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎに印加される電圧はそれぞれに接続されたセンスアンプ４−０〜４−ｎによって独立して制御される。 The voltages applied to the selected source line SL0 and the unselected source line SL1 are independently controlled by the source line driving circuits 17-0 and 17-1 connected to the selected source line SL0 and the unselected source line SL1, respectively. The voltages applied to BL1 to BLn are independently controlled by sense amplifiers 4-0 to 4-n connected thereto.
また、以下のタイミングチャートにおいて常に、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎのそれぞれに接続されたセンスアンプ４−０〜４−ｎのトランジスタ９０のゲートに、トランジスタ９０がオン状態になるように十分な高電圧が印加されている。
In the following timing chart, the
また、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎには、事前にＮＭＯＳトランジスタＮＭ３１およびＰＭＯＳトランジスタＰＭ２４を介して電圧Ｖｓｓが印加されている（接地されている）。また、主に、選択ビット線ＢＬ０に電圧Ｖｓｒｃ，Ｖｂｌが印加される場合、ＰＭＯＳトランジスタＰＭ２５、ＮＭＯＳトランジスタＮＭ２５、ＮＭＯＳトランジスタＮＭ２４、ＮＭＯＳトランジスタＮＭ２３、ＮＭＯＳトランジスタＮＭ２６、およびＰＭＯＳトランジスタＰＭ２３を介して印加され、電圧Ｖｓｓが印加される場合、ＮＭＯＳトランジスタＮＭ３１およびＰＭＯＳトランジスタＰＭ２４を介して印加される。一方、主に、非選択ビット線ＢＬ１〜ＢＬｎにＶｓｒｃ，Ｖｓｓが印加される場合、ＮＭＯＳトランジスタＮＭ３１およびＰＭＯＳトランジスタＰＭ２４を介して印加される。 The voltage Vss is applied to the selected bit line BL0 and the non-selected bit lines BL1 to BLn in advance via the NMOS transistor NM31 and the PMOS transistor PM24 (grounded). Further, mainly, when the voltages Vsrc and Vbl are applied to the selected bit line BL0, they are applied via the PMOS transistor PM25, the NMOS transistor NM25, the NMOS transistor NM24, the NMOS transistor NM23, the NMOS transistor NM26, and the PMOS transistor PM23. When the voltage Vss is applied, it is applied via the NMOS transistor NM31 and the PMOS transistor PM24. On the other hand, when Vsrc and Vss are mainly applied to the unselected bit lines BL1 to BLn, they are applied via the NMOS transistor NM31 and the PMOS transistor PM24.
図１０に示すように、まず、時刻Ｔ０において、選択ソース線ＳＬ０および非選択ソース線ＳＬ１に電圧Ｖｓｓが印加される。また、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｓが印加される。 As shown in FIG. 10, first, at time T0, the voltage Vss is applied to the selected source line SL0 and the unselected source line SL1. The voltage Vss is applied to the selected bit line BL0 and the non-selected bit lines BL1 to BLn.
次に、時刻Ｔ１において、選択ソース線ＳＬ０に電圧Ｖｓｒｃが印加され、非選択ソース線ＳＬ１に電圧Ｖｂｌが印加される。また、信号ＢＩＡＳとして電圧ＶＸ４、信号ＢＬＣとして電圧Ｖｓｒｃ＋Ｖｔｎ、信号ＢＬＸとして電圧Ｖｓｒｃ＋Ｖｔｎ＋α（αは正）、信号ＸＸＬとして電圧Ｖｓｒｃ＋Ｖｔｎ＋β（βは正、β＞α）が与えられる。電圧ＶＸ４は、トランジスタ５０をオン状態にし、電圧Ｖｓｒｃを転送するために十分な大きさである。また、電圧ＶｔｎはＮＭＯＳトランジスタＮＭ２９の閾値電圧である。なお、各電圧関係は、ＶＸ４＞Ｖｂｌ＞Ｖｓｒｃである。これにより、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｒｃが印加される。
Next, at time T1, the voltage Vsrc is applied to the selected source line SL0, and the voltage Vbl is applied to the unselected source line SL1. Further, a voltage VX4 is given as the signal BIAS, a voltage Vsrc + Vtn as the signal BLC, a voltage Vsrc + Vtn + α (α is positive) as the signal BLX, and a voltage Vsrc + Vtn + β (β is positive, β> α) as the signal XXL. Voltage VX4 is large enough to turn on
より具体的には、図１１に示すように、非選択ビット線ＢＬ１〜ＢＬｎに接続されたセンスアンプ４−１〜４−ｎにおいて、トランジスタ９０およびＮＭＯＳトランジスタＮＭ２９がオン状態になる。また、ノードＩＮＶを‘Ｈ’レベル、ノードＬＡＴを‘Ｌ’レベルにすることで、ＮＭＯＳトランジスタＮＭ３１およびＰＭＯＳトランジスタＰＭ２４がオン状態になる。また、トランジスタ２２、および選択ソース線ＳＬ０に接続されたトランジスタ２５−０はオン状態に設定される。これにより、トランジスタ９０，２２，２５−０、ＮＭＯＳトランジスタＮＭ２９，ＮＭ３１、およびＰＭＯＳトランジスタＰＭ２４を介して、非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｒｃが印加される。すなわち、ノードＳＲＣＧＮＤを介して、非選択ビット線ＢＬ１〜ＢＬｎの電位と選択ソース線ＳＬ０の電位とがイコライズされる。また、非選択ソース線ＳＬ１に接続されたトランジスタ２５−１は、オフ状態に設定されるため、非選択ビット線ＢＬ１〜ＢＬｎの電位と非選択ソース線ＳＬ１の電位とはイコライズされない。
More specifically, as shown in FIG. 11, in the sense amplifiers 4-1 to 4-n connected to the unselected bit lines BL1 to BLn, the
また、非選択ビット線ＢＬ１〜ＢＬｎに接続されたセンスアンプ４−１〜４−ｎにおいて、トランジスタ５０がオン状態になる。また、トランジスタ２１がオン状態に設定される。これにより、トランジスタ５０，２１，２５−０を介して、非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｒｃが印加される。すなわち、ノードＢＬＢＩＡＳの電位が電圧Ｖｓｒｃとなり、このノードＢＬＢＩＡＳを介して非選択ビット線ＢＬ１〜ＢＬｎの電位と選択ソース線ＳＬの電位とがイコライズされる。また、トランジスタ２３，２４−０，２４−１はオフ状態に設定される。
In the sense amplifiers 4-1 to 4-n connected to the unselected bit lines BL1 to BLn, the
一方、図１２に示すように、選択ビット線ＢＬ０に接続されたセンスアンプ４−０において、トランジスタ９０およびＮＭＯＳトランジスタＮＭ２９がオン状態になる。また、ノードＩＮＶを‘Ｌ’レベル、ノードＬＡＴを‘Ｈ’レベルにすることで、ＮＭＯＳトランジスタＮＭ２４およびＰＭＯＳトランジスタＰＭ２３がオン状態になる。また、ＮＭＯＳトランジスタＮＭ２５およびＰＭＯＳトランジスタＰＭ２５がオン状態になる。これにより、トランジスタ９０、ＮＭＯＳトランジスタＮＭ２９，ＮＭ２４，ＮＭ２５、ＰＭＯＳトランジスタＰＭ２３，ＰＭ２５を介して、選択ビット線ＢＬ０に電源電圧から電圧Ｖｓｒｃが印加される。
On the other hand, as shown in FIG. 12, in the sense amplifier 4-0 connected to the selected bit line BL0, the
また、選択ビット線ＢＬ０に接続されたセンスアンプ４−０において、トランジスタ５０がオン状態になる。また、トランジスタ２１、および選択ソース線ＳＬ０に接続されたトランジスタ２５−０はオン状態に設定される。これにより、トランジスタ２１，２５−０を介して、選択ビット線ＢＬ０に電圧Ｖｓｒｃが印加される。すなわち、ノードＢＬＢＩＡＳの電位が電圧Ｖｓｒｃとなり、このノードＢＬＢＩＡＳを介して選択ビット線ＢＬ０の電位と選択ソース線ＳＬの電位とがイコライズされる。また、非選択ソース線ＳＬ１に接続されたトランジスタ２５−１は、オフ状態に設定されるため、選択ビット線ＢＬ０の電位と非選択ソース線ＳＬ１の電位とはイコライズされない。また、トランジスタ２３，２４−０，２４−１はオフ状態に設定される。
In the sense amplifier 4-0 connected to the selected bit line BL0, the
このように、選択ビット線ＢＬ０の電位がノードＢＬＢＩＡＳを介して選択ソース線ＳＬの電位とイコライズされる一方、非選択ビット線ＢＬ１〜ＢＬｎの電位はノードＢＬＢＩＡＳおよびノードＳＲＣＧＮＤを介して選択ソース線ＳＬの電位とイコライズされる。 In this way, the potential of the selected bit line BL0 is equalized with the potential of the selected source line SL via the node BLBIAS, while the potentials of the non-selected bit lines BL1 to BLn are selected via the node BLBIAS and the node SRCGND. Is equalized with the potential.
次に、時刻Ｔ２において、信号ＢＬＣとして電圧Ｖｂｌ＋Ｖｔｎ、信号ＢＬＸとして電圧Ｖｂｌ＋Ｖｔｎ＋α、信号ＸＸＬとして電圧Ｖｂｌ＋Ｖｔｎ＋βが与えられる。これにより、選択ビット線ＢＬ０に電源電圧から電圧Ｖｂｌが印加される。すなわち、選択ビット線ＢＬ０に印加される電圧が電圧Ｖｓｒｃから電圧Ｖｂｌに上昇する。一方、非選択ビット線ＢＬ１〜ＢＬｎは、ＮＭＯＳトランジスタＮＭ２４およびＰＭＯＳトランジスタＰＭ２３がオフ状態であるため、電圧Ｖｓｒｃのままである。 Next, at time T2, voltage Vbl + Vtn is applied as signal BLC, voltage Vbl + Vtn + α is applied as signal BLX, and voltage Vbl + Vtn + β is applied as signal XXL. As a result, the voltage Vbl is applied to the selected bit line BL0 from the power supply voltage. That is, the voltage applied to the selected bit line BL0 increases from the voltage Vsrc to the voltage Vbl. On the other hand, the unselected bit lines BL1 to BLn remain at the voltage Vsrc because the NMOS transistor NM24 and the PMOS transistor PM23 are in the off state.
また、信号ＢＩＡＳとして電圧Ｖｓｓが印加される。これにより、選択ビット線ＢＬ０に接続されたセンスアンプ４−０、および非選択ビット線ＢＬ１〜ＢＬｎに接続されたセンスアンプ４−１〜４−ｎのトランジスタ５０がオフ状態となる。すなわち、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎと、ノードＢＬＢＩＡＳおよび選択ソース線ＳＬ０とが導通せず、電位がイコライズされなくなる。
Further, the voltage Vss is applied as the signal BIAS. As a result, the
次に、時刻Ｔ３において、プリチャージおよびセンス期間が終了し、各種電圧が下降し始める。このとき、信号ＢＩＡＳとして電圧ＶＸ４が印加され、トランジスタ５０がオン状態になる。また、トランジスタ２１，２２，２５−０，２５−１がオフ状態に設定される。一方、トランジスタ２３，２４−０，２４−１がオン状態に設定される。これにより、全ビット線ＢＬ（選択ビット線ＢＬ０、非選択ビット線ＢＬ１〜ＢＬｎ）の電位と全ソース線ＳＬ（選択ソース線ＳＬ０、非選択ソース線ＳＬ１）の電位とがイコライズされる。すなわち、全ビット線ＢＬの電圧および全ソース線ＳＬの電圧が下降する際、これらの電位はイコライズされる。
Next, at time T3, the precharge and sense periods end, and various voltages begin to drop. At this time, the voltage VX4 is applied as the signal BIAS, and the
その後、時刻Ｔ４において、全ソース線ＳＬの電圧が電圧Ｖｓｓに下降する。これに伴い、全ソース線ＳＬにイコライズされていた全ビット線の電圧も電圧Ｖｓｓに下降する。そして、信号ＢＩＡＳとして電圧Ｖｓｓが印加される。これにより、トランジスタ５０がオフ状態となる。すなわち、全ビット線ＢＬ０と、ノードＢＬＢＩＡＳおよび選択ソース線ＳＬ０とが導通せず、電位がイコライズされなくなる。
Thereafter, at time T4, the voltages of all the source lines SL drop to the voltage Vss. Accordingly, the voltages of all the bit lines that have been equalized to all the source lines SL also drop to the voltage Vss. Then, the voltage Vss is applied as the signal BIAS. Accordingly, the
このようにして、比較例２に係る読み出し動作におけるプリチャージが終了する。 In this way, the precharge in the read operation according to the comparative example 2 is completed.
上述した比較例２に係る読み出し動作におけるプリチャージによれば、以下の問題が生じる。 According to the precharge in the read operation according to Comparative Example 2 described above, the following problem occurs.
比較例２によれば、図１１に示すように、非選択ビット線ＢＬの電位と選択ソース線ＳＬの電位とをイコライズする際（時刻Ｔ１〜Ｔ２）、ノードＳＲＣＧＮＤを介した第１電流経路とノードＢＬＢＩＡＳを介した第２電流経路とが用いられる。 According to Comparative Example 2, as shown in FIG. 11, when equalizing the potential of the unselected bit line BL and the potential of the selected source line SL (time T1 to T2), the first current path via the node SRCGND The second current path through the node BLBIAS is used.
このとき、第１電流経路におけるＮＭＯＳトランジスタＮＭ２９のゲートには、電圧Ｖｓｒｃ＋Ｖｔｎが印加される。このため、ＮＭＯＳトランジスタＮＭ２９は、非選択ビット線ＢＬと選択ソース線ＳＬとの間で電圧Ｖｓｒｃを転送し、これらをイコライズすることが可能であるが、その導通状態のマージンは小さい。すなわち、非選択ビット線ＢＬの電位が選択ソース線ＳＬや非選択ソース線ＳＬとのカップリングにより電圧Ｖｓｒｃよりも大きくなった場合、ＮＭＯＳトランジスタＮＭ２９（第１電流経路）を介して非選択ビット線ＢＬの電位を下げることは困難である。 At this time, the voltage Vsrc + Vtn is applied to the gate of the NMOS transistor NM29 in the first current path. For this reason, the NMOS transistor NM29 can transfer the voltage Vsrc between the non-selected bit line BL and the selected source line SL and equalize them, but the conduction state margin is small. That is, when the potential of the unselected bit line BL becomes higher than the voltage Vsrc due to coupling with the selected source line SL or the unselected source line SL, the unselected bit line is connected via the NMOS transistor NM29 (first current path). It is difficult to lower the potential of BL.
一方、非選択ビット線ＢＬの電位と選択ソース線ＳＬの電位とは、第２電流経路を介してもイコライズされている。しかし、第２電流経路に設けられるトランジスタ２１のサイズは、第１電流経路に設けられるトランジスタ２２のサイズよりも小さい。このため、上述したように非選択ビット線ＢＬの電位が電圧Ｖｓｒｃよりも大きくなった場合、トランジスタ２２（第２電流経路）を介して非選択ビット線ＢＬの電位を下げることも困難である。
On the other hand, the potential of the unselected bit line BL and the potential of the selected source line SL are also equalized through the second current path. However, the size of the
これに対し、本実施形態は、第２電流経路だけではなく、トランジスタサイズが十分に大きい第１電流経路を確保することで、非選択ビット線ＢＬの電位の上昇を抑制するものである。以下に、本実施形態に係る読み出し動作におけるプリチャージについて詳説する。 On the other hand, in the present embodiment, not only the second current path but also the first current path having a sufficiently large transistor size is secured, thereby suppressing an increase in the potential of the unselected bit line BL. The precharge in the read operation according to this embodiment will be described in detail below.
［本実施形態に係る読み出し動作におけるプリチャージ］
以下に、図１３乃至図１５を用いて、本実施形態に係る読み出し動作におけるプリチャージについて説明する。
[Precharge in Read Operation According to this Embodiment]
Hereinafter, the precharge in the read operation according to the present embodiment will be described with reference to FIGS. 13 to 15.
図１３は、本実施形態に係る読み出し動作におけるプリチャージを示すタイミングチャートである。図１４は、本実施形態に係る非選択ビット線ＢＬに接続されるセンスアンプ４のイコライズ動作を示す回路図である。図１５は、本実施形態に係る選択ビット線ＢＬに接続されるセンスアンプ４のイコライズ動作を示す回路図である。
FIG. 13 is a timing chart showing precharge in the read operation according to the present embodiment. FIG. 14 is a circuit diagram showing an equalizing operation of the
ここでは、読み出し対象のメモリセルに接続された選択ソース線ＳＬ（例えば、ソース線ＳＬ０）および選択ビット線ＢＬ（例えば、ビット線ＢＬ０）、それ以外の非選択ソース線ＳＬ（例えば、ソース線ＳＬ１）および非選択ビット線ＢＬ（例えば、ビット線ＢＬ１〜ＢＬｎ）に対するプリチャージについて説明する。 Here, a selected source line SL (for example, source line SL0) and a selected bit line BL (for example, bit line BL0) connected to the memory cell to be read, and other unselected source lines SL (for example, source line SL1) are connected. ) And precharge for unselected bit lines BL (for example, bit lines BL1 to BLn) will be described.
また、選択ソース線ＳＬ０および非選択ソース線ＳＬ１に印加される電圧はそれぞれに接続されたソース線駆動回路１７−０，１７−１によって独立して制御され、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎに印加される電圧はそれぞれに接続されたセンスアンプ４−０〜４−ｎによって独立して制御される。 The voltages applied to the selected source line SL0 and the unselected source line SL1 are independently controlled by the source line driving circuits 17-0 and 17-1 connected to the selected source line SL0 and the unselected source line SL1, respectively. The voltages applied to BL1 to BLn are independently controlled by sense amplifiers 4-0 to 4-n connected thereto.
また、以下のタイミングチャートにおいて常に、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎのそれぞれに接続されたセンスアンプ４−０〜４−ｎのトランジスタ９０のゲートに、トランジスタ９０がオン状態になるように十分な高電圧が印加されている。
In the following timing chart, the
また、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎには、事前にＮＭＯＳトランジスタＮＭ３１およびＰＭＯＳトランジスタＰＭ２４を介して電圧Ｖｓｓが印加されている（接地されている）。また、主に、選択ビット線ＢＬ０に電圧Ｖｂｌが印加される場合、ＰＭＯＳトランジスタＰＭ２５、ＮＭＯＳトランジスタＮＭ２５、ＮＭＯＳトランジスタＮＭ２４、ＮＭＯＳトランジスタＮＭ２３、ＮＭＯＳトランジスタＮＭ２６、およびＰＭＯＳトランジスタＰＭ２３を介して印加され、電圧Ｖｓｓが印加される場合、ＮＭＯＳトランジスタＮＭ３１およびＰＭＯＳトランジスタＰＭ２４を介して印加され、電圧Ｖｓｒｃが印加される場合、トランジスタ５０を介して印加される。一方、主に、非選択ビット線ＢＬ１〜ＢＬｎにＶｓｒｃ，Ｖｓｓが印加される場合、ＮＭＯＳトランジスタＮＭ３１およびＰＭＯＳトランジスタＰＭ２４を介して印加される。
The voltage Vss is applied to the selected bit line BL0 and the non-selected bit lines BL1 to BLn in advance via the NMOS transistor NM31 and the PMOS transistor PM24 (grounded). Also, mainly when the voltage Vbl is applied to the selected bit line BL0, the voltage Vbl is applied via the PMOS transistor PM25, NMOS transistor NM25, NMOS transistor NM24, NMOS transistor NM23, NMOS transistor NM26, and PMOS transistor PM23, and the voltage Vss. Is applied via the NMOS transistor NM31 and the PMOS transistor PM24, and is applied via the
図１３に示すように、まず、時刻Ｔ０において、選択ソース線ＳＬ０および非選択ソース線ＳＬ１に電圧Ｖｓｓが印加される。また、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｓが印加される。 As shown in FIG. 13, first, at time T0, the voltage Vss is applied to the selected source line SL0 and the unselected source line SL1. The voltage Vss is applied to the selected bit line BL0 and the non-selected bit lines BL1 to BLn.
次に、時刻Ｔ１において、選択ソース線ＳＬ０に電圧Ｖｓｒｃが印加され、非選択ソース線ＳＬ１に電圧Ｖｂｌが印加される。また、信号ＢＩＡＳとして電圧ＶＸ４、信号ＢＬＣとして電圧ＶＴＨが与えられる。電圧ＶＸ４は、トランジスタ５０をオン状態にし、電圧Ｖｓｒｃを転送するために十分な大きさである。また、電圧ＶＴＨは、ＮＭＯＳトランジスタＮＭ２９をオン状態にし、電圧Ｖｓｒｃを転送するために十分な大きさである。電圧ＶＴＨは、比較例２における電圧Ｖｓｒｃ＋Ｖｔｎよりも大きく、好ましくは電圧Ｖｓｒｃ＋Ｖｔｎの２倍以上の大きさである。例えば、電圧ＶＴＨは３〜５Ｖ程度であり、電圧Ｖｓｒｃ＋Ｖｔｎは１．５〜２Ｖ程度である。また、ＮＭＯＳトランジスタＮＭ３１のゲートに印加される電圧（‘Ｈ’レベルの電圧、例えば電圧Ｖｄｄ）よりも大きい。これにより、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｒｃが印加される。
Next, at time T1, the voltage Vsrc is applied to the selected source line SL0, and the voltage Vbl is applied to the unselected source line SL1. Further, the voltage VX4 is given as the signal BIAS, and the voltage VTH is given as the signal BLC. Voltage VX4 is large enough to turn on
より具体的には、図１４に示すように、非選択ビット線ＢＬ１〜ＢＬｎに接続されたセンスアンプ４−１〜４−ｎにおいて、トランジスタ９０およびＮＭＯＳトランジスタＮＭ２９がオン状態になる。また、ノードＩＮＶを‘Ｈ’レベル、ノードＬＡＴを‘Ｌ’レベルにすることで、ＮＭＯＳトランジスタＮＭ３１およびＰＭＯＳトランジスタＰＭ２４がオン状態になる。また、トランジスタ２２、および選択ソース線ＳＬ０に接続されたトランジスタ２５−０はオン状態に設定される。これにより、トランジスタ９０，２２，２５−０、ＮＭＯＳトランジスタＮＭ２９，ＮＭ３１、およびＰＭＯＳトランジスタＰＭ２４を介して、非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｒｃが印加される。すなわち、ノードＳＲＣＧＮＤを介して、非選択ビット線ＢＬ１〜ＢＬｎの電位と選択ソース線ＳＬの電位とがイコライズされる。また、非選択ソース線ＳＬ１に接続されたトランジスタ２５−１は、オフ状態に設定されるため、非選択ビット線ＢＬ１〜ＢＬｎの電位と非選択ソース線ＳＬ１の電位とはイコライズされない。
More specifically, as shown in FIG. 14, in the sense amplifiers 4-1 to 4-n connected to the unselected bit lines BL1 to BLn, the
また、非選択ビット線ＢＬ１〜ＢＬｎに接続されたセンスアンプ４−１〜４−ｎにおいて、トランジスタ５０がオン状態になる。また、トランジスタ２１がオン状態に設定される。これにより、トランジスタ５０，２１，２５−０を介して、非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｒｃが印加される。すなわち、ノードＢＬＢＩＡＳの電位が電圧Ｖｓｒｃとなり、このノードＢＬＢＩＡＳを介して非選択ビット線ＢＬ１〜ＢＬｎの電位と選択ソース線ＳＬの電位とがイコライズされる。また、トランジスタ２３，２４−０，２４−１はオフ状態に設定される。
In the sense amplifiers 4-1 to 4-n connected to the unselected bit lines BL1 to BLn, the
このとき、本実施形態において、信号ＢＬＣとして十分に大きい電圧ＶＴＨが与えられている。このため、非選択ビット線ＢＬ１〜ＢＬｎの電位が非選択ソース線ＳＬ１や選択ソース線ＳＬ０とのカップリングにより電圧Ｖｓｒｃよりも大きくなっても、ＮＭＯＳトランジスタＮＭ２９（第１電流経路）を介して非選択ビット線ＢＬ１〜ＢＬｎの電位を下げることができる。 At this time, in the present embodiment, a sufficiently large voltage VTH is applied as the signal BLC. For this reason, even if the potential of the non-selected bit lines BL1 to BLn becomes higher than the voltage Vsrc due to coupling with the non-selected source line SL1 or the selected source line SL0, non-selection via the NMOS transistor NM29 (first current path). The potentials of the selected bit lines BL1 to BLn can be lowered.
一方、図１５に示すように、選択ビット線ＢＬ０に接続されたセンスアンプ４−０において、トランジスタ９０およびＮＭＯＳトランジスタＮＭ２９がオン状態になる。また、ノードＩＮＶを‘Ｌ’レベル、ノードＬＡＴを‘Ｈ’レベルにすることで、ＮＭＯＳトランジスタＮＭ２４およびＰＭＯＳトランジスタＰＭ２３がオン状態になる。しかし、信号ＢＬＸおよび信号ＸＸＬとして電圧Ｖｓｓを与えているため、ＮＭＯＳトランジスタＮＭ２５，ＮＭ２３がオフ状態である。このため、選択ビット線ＢＬ０に電源電圧から電圧は供給されない。
On the other hand, as shown in FIG. 15, in the sense amplifier 4-0 connected to the selected bit line BL0, the
これは、信号ＢＬＣとして十分に大きい電圧ＶＴＨが与えられているためである。信号ＢＬＣとして電圧ＶＴＨが与えられたまま、ＮＭＯＳトランジスタＮＭ２５およびＰＭＯＳトランジスタＰＭ２５をオン状態にすると、選択ビット線ＢＬ０に電源電圧から電圧Ｖｄｄｓａが印加されてしまう。すなわち、ＮＭＯＳトランジスタＮＭ２５，ＮＭ２３をオフ状態にすることで、選択ビット線ＢＬ０が電圧Ｖｓｒｃよりも大きくなることを防いでいる。 This is because a sufficiently large voltage VTH is given as the signal BLC. If the NMOS transistor NM25 and the PMOS transistor PM25 are turned on while the voltage VTH is applied as the signal BLC, the voltage Vddsa is applied from the power supply voltage to the selected bit line BL0. That is, by turning off the NMOS transistors NM25 and NM23, the selected bit line BL0 is prevented from becoming higher than the voltage Vsrc.
また、選択ビット線ＢＬ０に接続されたセンスアンプ４−０において、トランジスタ５０がオン状態になる。また、トランジスタ２１、および選択ソース線ＳＬ０に接続されたトランジスタ２５−０はオン状態に設定される。これにより、トランジスタ２１，２５−０を介して、選択ビット線ＢＬ０に電圧Ｖｓｒｃが印加される。すなわち、ノードＢＬＢＩＡＳの電位が電圧Ｖｓｒｃとなり、このノードＢＬＢＩＡＳを介して選択ビット線ＢＬ０の電位と選択ソース線ＳＬの電位とがイコライズされる。また、非選択ソース線ＳＬ１に接続されたトランジスタ２５−１は、オフ状態に設定されるため、選択ビット線ＢＬ０の電位と非選択ソース線ＳＬ１の電位とはイコライズされない。また、トランジスタ２３，２４−０，２４−１はオフ状態に設定される。
In the sense amplifier 4-0 connected to the selected bit line BL0, the
このように、選択ビット線ＢＬ０の電位がノードＢＬＢＩＡＳを介して選択ソース線ＳＬの電位とイコライズされる一方、非選択ビット線ＢＬ１〜ＢＬｎの電位はノードＢＬＢＩＡＳおよびノードＳＲＣＧＮＤを介して選択ソース線ＳＬの電位とイコライズされる。 In this way, the potential of the selected bit line BL0 is equalized with the potential of the selected source line SL via the node BLBIAS, while the potentials of the non-selected bit lines BL1 to BLn are selected via the node BLBIAS and the node SRCGND. Is equalized with the potential.
次に、時刻Ｔ２´において、信号ＢＬＣとして電圧Ｖｓｓが与えられ、ＮＭＯＳトランジスタＮＭ２９が一旦オフ状態になる。これは、信号ＢＬＣ用のドライバの放電が遅いためである。すなわち、後述する時刻Ｔ２において、信号ＢＬＣとして直接電圧ＶＴＨから後述する電圧Ｖｂｌ＋Ｖｔｎに下降すると、その電圧の下降速度が遅いために下降している間に選択ビット線ＢＬ０に電圧Ｖｂｌよりも大きい電圧が印加されてしまうためである。 Next, at time T2 ′, the voltage Vss is applied as the signal BLC, and the NMOS transistor NM29 is temporarily turned off. This is because the driver for the signal BLC discharges slowly. That is, when the signal BLC drops directly from the voltage VTH to the voltage Vbl + Vtn, which will be described later, at time T2, which will be described later, a voltage higher than the voltage Vbl is applied to the selected bit line BL0 while the voltage is decreasing because the voltage decreases at a slow rate. This is because it is applied.
次に、時刻Ｔ２において、信号ＢＬＣとして電圧Ｖｂｌ＋Ｖｔｎ、信号ＢＬＸとして電圧Ｖｂｌｘ、信号ＸＸＬとして電圧Ｖｘｘｌが与えられる。これにより、選択ビット線ＢＬ０に電源電圧から電圧Ｖｂｌが印加される。すなわち、選択ビット線ＢＬ０に印加される電圧が電圧Ｖｓｒｃから電圧Ｖｂｌに上昇する。一方、非選択ビット線ＢＬ１〜ＢＬｎは、ＮＭＯＳトランジスタＮＭ２４およびＰＭＯＳトランジスタＰＭ２３がオフ状態であるため、電圧Ｖｓｒｃのままである。 Next, at time T2, a voltage Vbl + Vtn is given as the signal BLC, a voltage Vblx is given as the signal BLX, and a voltage Vxxl is given as the signal XXL. As a result, the voltage Vbl is applied to the selected bit line BL0 from the power supply voltage. That is, the voltage applied to the selected bit line BL0 increases from the voltage Vsrc to the voltage Vbl. On the other hand, the unselected bit lines BL1 to BLn remain at the voltage Vsrc because the NMOS transistor NM24 and the PMOS transistor PM23 are in the off state.
また、信号ＢＩＡＳとして電圧Ｖｓｓが印加される。これにより、選択ビット線ＢＬ０に接続されたセンスアンプ４−０、および非選択ビット線ＢＬ１〜ＢＬｎに接続されたセンスアンプ４−１〜４−ｎのトランジスタ５０がオフ状態となる。すなわち、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎと、ノードＢＬＢＩＡＳおよび選択ソース線ＳＬ０とが導通せず、電位がイコライズされなくなる。
Further, the voltage Vss is applied as the signal BIAS. As a result, the
次に、時刻Ｔ３において、プリチャージおよびセンス期間が終了し、各種電圧が下降し始める。このとき、信号ＢＩＡＳとして電圧ＶＸ４が印加され、トランジスタ５０がオン状態になる。また、トランジスタ２１，２２，２５−０，２５−１がオフ状態に設定される。一方、トランジスタ２３，２４−０，２４−１がオン状態に設定される。これにより、全ビット線ＢＬの電位と全ソース線ＳＬの電位とがイコライズされる。すなわち、全ビット線ＢＬの電圧および全ソース線ＳＬの電圧が下降する際、これらの電位はイコライズされる。
Next, at time T3, the precharge and sense periods end, and various voltages begin to drop. At this time, the voltage VX4 is applied as the signal BIAS, and the
その後、時刻Ｔ４において、全ソース線ＳＬの電圧が電圧Ｖｓｓに下降する。これに伴い、全ソース線ＳＬにイコライズされていた全ビット線の電圧も電圧Ｖｓｓに下降する。そして、信号ＢＩＡＳとして電圧Ｖｓｓが印加される。これにより、トランジスタ５０がオフ状態となる。すなわち、全ビット線ＢＬ０と、ノードＢＬＢＩＡＳおよび選択ソース線ＳＬ０とが導通せず、電位がイコライズされなくなる。
Thereafter, at time T4, the voltages of all the source lines SL drop to the voltage Vss. Accordingly, the voltages of all the bit lines that have been equalized to all the source lines SL also drop to the voltage Vss. Then, the voltage Vss is applied as the signal BIAS. Accordingly, the
このようにして、本実施形態に係る読み出し動作におけるプリチャージが終了する。 Thus, the precharge in the read operation according to the present embodiment is completed.
［効果］
上記本実施形態によれば、３次元ＮＡＮＤフラッシュメモリにおける読み出し動作時のプリチャージにおいて、非選択ビット線ＢＬの電位と選択ソース線ＳＬの電位とを２つの電流経路を介してイコライズする。より具体的には、ＮＭＯＳトランジスタＮＭ２９，ＮＭ３１を介した第１電流経路（ノードＳＲＣＧＮＤ）とトランジスタ５０を介した第２電流経路（ノードＢＬＢＩＡＳ）とによって、非選択ビット線ＢＬの電位は選択ソース線ＳＬの電位とイコライズされる。これにより、非選択ビット線ＢＬおよび選択ソース線ＳＬの電位を安定させることができる。すなわち、非選択ソース線ＳＬや選択ソース線ＳＬによるカップリングの影響を抑制することができ、オーバープリチャージを抑制することができる。その結果、読み出し動作の信頼性を向上させることができる。
[effect]
According to the present embodiment, the potential of the non-selected bit line BL and the potential of the selected source line SL are equalized via the two current paths in the precharge during the read operation in the three-dimensional NAND flash memory. More specifically, the potential of the non-selected bit line BL is set to the selected source line by the first current path (node SRCGND) via the NMOS transistors NM29 and NM31 and the second current path (node BLBIAS) via the
ところで、第１電流経路に設けられたトランジスタ２２のサイズは、第２電流経路に設けられたトランジスタ２１のサイズよりも大きい。このため、非選択ビット線ＢＬの電位と選択ソース線ＳＬの電位とをイコライズする際、非選択ビット線ＢＬのオーバープリチャージを抑制するために第１電流経路の導通状態を十分に確保することが好ましい。
By the way, the size of the
これに対し、本実施形態では、第１電流経路に設けられたＮＭＯＳトランジスタＮＭ２９のゲートに、比較例２で印加される電圧Ｖｓｒｃ＋Ｖｔｎよりも大きい電圧ＶＴＨが印加される。このため、非選択ビット線ＢＬの電位が非選択ソース線ＳＬや選択ソース線ＳＬとのカップリングにより電圧Ｖｓｒｃより大きくなっても、ＮＭＯＳトランジスタＮＭ２９（第１電流経路）を介して非選択ビット線ＢＬの電位を下げることができる。 On the other hand, in the present embodiment, a voltage VTH larger than the voltage Vsrc + Vtn applied in the comparative example 2 is applied to the gate of the NMOS transistor NM29 provided in the first current path. Therefore, even if the potential of the non-selected bit line BL becomes higher than the voltage Vsrc due to coupling with the non-selected source line SL or the selected source line SL, the non-selected bit line is connected via the NMOS transistor NM29 (first current path). The potential of BL can be lowered.
また、本実施形態では、非選択ソース線ＳＬのプリチャージ後に、選択ビット線ＢＬのプリチャージを行う。より具体的には、時刻Ｔ１において非選択ソース線ＳＬに電圧Ｖｂｌを印加した後に、時刻Ｔ２において選択ビット線ＢＬに非選択ソース線ＳＬと同程度の電圧Ｖｂｌを印加する。これにより、選択ビット線ＢＬのプリチャージにおいて、非選択ソース線ＳＬや選択ソース線ＳＬによるカップリングの影響を抑制することができ、オーバープリチャージを抑制することができる。 In the present embodiment, the selected bit line BL is precharged after the unselected source line SL is precharged. More specifically, after the voltage Vbl is applied to the unselected source line SL at time T1, a voltage Vbl that is the same level as that of the unselected source line SL is applied to the selected bit line BL at time T2. Thereby, in the precharge of the selected bit line BL, the influence of coupling by the non-selected source line SL and the selected source line SL can be suppressed, and overprecharge can be suppressed.
また、本実施形態では、選択ビット線ＢＬのプリチャージは、２段階（以下、第１プリチャージおよび第２プリチャージと称す）で行われる。より具体的には、時刻Ｔ１において選択ソース線ＳＬおよび非選択ソース線ＳＬのプリチャージと同時に選択ビット線ＢＬの第１プリチャージが行われ、その後、時刻Ｔ２において選択ビット線ＢＬの第２プリチャージが行われる。これにより、１段階でプリチャージを行う場合と比較して、消費電流を抑制することができる。 In the present embodiment, the selected bit line BL is precharged in two stages (hereinafter referred to as a first precharge and a second precharge). More specifically, the first precharge of the selected bit line BL is performed simultaneously with the precharge of the selected source line SL and the unselected source line SL at time T1, and then the second precharge of the selected bit line BL is performed at time T2. Charging is performed. Thereby, compared with the case where precharge is performed in one step, current consumption can be suppressed.
ここで、第１プリチャージにおいて、選択ソース線ＳＬおよび非選択ソース線ＳＬとのカップリングによって、選択ビット線ＢＬが第１プリチャージの所望の電圧（電圧Ｖｓｒｃ）よりも上昇してしまうことがある。しかし、第１プリチャージにおいて選択ビット線ＢＬが電圧Ｖｓｒｃ以上に昇圧されても、第２プリチャージにおける所望の電圧（電圧Ｖｂｌ）よりも昇圧されなければ問題ない。 Here, in the first precharge, the selected bit line BL may rise above the desired voltage (voltage Vsrc) of the first precharge due to coupling with the selected source line SL and the unselected source line SL. is there. However, even if the selected bit line BL is boosted to the voltage Vsrc or higher in the first precharge, there is no problem as long as it is not boosted from the desired voltage (voltage Vbl) in the second precharge.
なお、本実施形態において、選択ビット線ＢＬのプリチャージを２段階で行ったが、これに限らない。すなわち、ビット線ＢＬのオーバープリチャージを抑制する観点から非選択ソース線ＳＬのプリチャージ完了後であればよく、１段階または３段階以上で選択ビット線ＢＬを電圧Ｖｂｌまでプリチャージしてもよい。 In this embodiment, the precharge of the selected bit line BL is performed in two stages, but the present invention is not limited to this. That is, from the viewpoint of suppressing over-precharge of the bit line BL, it may be after completion of precharge of the unselected source line SL, and the selected bit line BL may be precharged to the voltage Vbl in one step or three or more steps. .
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。 In addition, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be obtained as an invention.
４…センスアンプ、５…メモリセルアレイ、１０…制御回路、３０…半導体基板、４０…ＮＡＮＤストリング、５０…トランジスタ、ＳＰ…Ｕ字状シリコンピラー、ＳＬ…ソース線、ＢＬ…ビット線、ＷＬ…ワード線、ＭＴｒ…メモリセルトランジスタ。
DESCRIPTION OF
Claims (5)
前記半導体基板の上方にマトリクス状に配置された複数のメモリストリングで構成されるメモリセルアレイと、
前記メモリセルアレイのデータを読み出すセンスアンプと、
前記メモリセルアレイおよび前記センスアンプに印加する電圧を制御する制御回路と、
を具備し、
前記センスアンプは、
電流経路の一端が第１ビット線に電気的に接続される第１トランジスタと、電流経路の一端が前記第１トランジスタの他端に電気的に接続され、他端が第１ソース線および第２ソース線に電気的に接続される第２トランジスタと、を含む第１電流経路と、
電流経路の一端が前記第１ビット線に電気的に接続され、他端が前記第１ソース線および前記第２ソース線に電気的に接続される第３トランジスタを含む第２電流経路と、
を含み、
前記制御回路は、
読み出し動作において、前記第１ビット線および前記第１ソース線が読み出し対象のメモリセルに電気的に接続され、前記第２ソース線が非読み出し対象のメモリセルに電気的に接続される場合、
前記第１ソース線を第１電圧にプリチャージするとき、前記第２ソース線を前記第１電圧より大きい第２電圧にプリチャージし、
前記第１ソース線および前記第２ソース線のプリチャージするとき、前記第１ビット線を前記第１電圧にプリチャージし、
前記第１ビット線を前記第１電圧にプリチャージするとき、前記第１トランジスタ、前記第２トランジスタ、および前記第３トランジスタをオン状態にすることで、前記第１ビット線の電位と前記第１ソース線の電位とをイコライズし、
前記第１トランジスタのゲートに印加される電圧は、前記第２トランジスタのゲートに印加される電圧よりも大きいことを特徴とする不揮発性半導体記憶装置。 A semiconductor substrate;
A memory cell array composed of a plurality of memory strings arranged in a matrix above the semiconductor substrate;
A sense amplifier for reading data in the memory cell array;
A control circuit for controlling a voltage applied to the memory cell array and the sense amplifier;
Comprising
The sense amplifier is
One end of the current path is electrically connected to the first bit line, one end of the current path is electrically connected to the other end of the first transistor, and the other end is connected to the first source line and the second source line. A first current path including a second transistor electrically connected to the source line;
A second current path including a third transistor having one end of a current path electrically connected to the first bit line and the other end electrically connected to the first source line and the second source line;
Including
The control circuit includes:
In a read operation, when the first bit line and the first source line are electrically connected to a memory cell to be read and the second source line is electrically connected to a memory cell to be non-read,
When precharging the first source line to a first voltage, precharging the second source line to a second voltage greater than the first voltage;
Precharging the first bit line to the first voltage when precharging the first source line and the second source line;
When precharging the first bit line to the first voltage, by turning on the first transistor, the second transistor, and the third transistor, the potential of the first bit line and the first voltage Equalize the potential of the source line,
The nonvolatile semiconductor memory device, wherein a voltage applied to the gate of the first transistor is larger than a voltage applied to the gate of the second transistor.
前記第２電流経路は、前記第３トランジスタと前記第１ソース線および前記第２ソース線との間に位置し、電流経路の一端が前記第３トランジスタの他端に電気的に接続され、他端が前記第１ソース線および前記第２ソース線に電気的に接続され、サイズが前記第４トランジスタよりも小さい第５トランジスタをさらに含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 The first current path is located between the second transistor, the first source line, and the second source line, and one end of the current path is electrically connected to the other end of the second transistor. A fourth transistor having an end electrically connected to the first source line and the second source line;
The second current path is located between the third transistor and the first source line and the second source line, and one end of the current path is electrically connected to the other end of the third transistor. The nonvolatile semiconductor memory according to claim 1, further comprising a fifth transistor having an end electrically connected to the first source line and the second source line and having a size smaller than that of the fourth transistor. apparatus.
前記半導体基板の上方にマトリクス状に配置された複数のメモリストリングで構成されるメモリセルアレイと、
前記メモリセルアレイのデータを読み出すセンスアンプと、
前記メモリセルアレイおよび前記センスアンプに印加する電圧を制御する制御回路と、
を具備し、
前記センスアンプは、
電流経路の一端が第１ビット線に電気的に接続され、他端が第１ソース線および第２ソース線に電気的に接続される第１トランジスタを含む第１電流経路と、
電流経路の一端が前記第１ビット線に電気的に接続され、他端が前記第１ソース線および前記第２ソース線に電気的に接続される第２トランジスタを含む第２電流経路と、
を含み、
前記制御回路は、
読み出し動作において、前記第１ビット線および前記第１ソース線が読み出し対象のメモリセルに電気的に接続され、前記第２ソース線が非読み出し対象のメモリセルに電気的に接続される場合、
前記第１ソース線を第１電圧にプリチャージするとき、前記第２ソース線を前記第１電圧より大きい第２電圧にプリチャージし、
前記第１ソース線および前記第２ソース線のプリチャージするとき、前記第１ビット線を前記第１電圧にプリチャージし、
前記第１ビット線を前記第１電圧にプリチャージするとき、前記第１トランジスタおよび前記第２トランジスタをオン状態にすることで、前記第１ビット線の電位と前記第１ソース線の電位とをイコライズし、
前記第１トランジスタのゲートに印加される電圧は、前記第１トランジスタの閾値電圧と前記第１電圧との積算電圧よりも大きいことを特徴とする不揮発性半導体記憶装置。 A semiconductor substrate;
A memory cell array composed of a plurality of memory strings arranged in a matrix above the semiconductor substrate;
A sense amplifier for reading data in the memory cell array;
A control circuit for controlling a voltage applied to the memory cell array and the sense amplifier;
Comprising
The sense amplifier is
A first current path including a first transistor having one end of the current path electrically connected to the first bit line and the other end electrically connected to the first source line and the second source line;
A second current path including a second transistor having one end of a current path electrically connected to the first bit line and the other end electrically connected to the first source line and the second source line;
Including
The control circuit includes:
In a read operation, when the first bit line and the first source line are electrically connected to a memory cell to be read and the second source line is electrically connected to a memory cell to be non-read,
When precharging the first source line to a first voltage, precharging the second source line to a second voltage greater than the first voltage;
Precharging the first bit line to the first voltage when precharging the first source line and the second source line;
When precharging the first bit line to the first voltage, by turning on the first transistor and the second transistor, the potential of the first bit line and the potential of the first source line are Equalize,
The nonvolatile semiconductor memory device, wherein a voltage applied to a gate of the first transistor is larger than an integrated voltage of a threshold voltage of the first transistor and the first voltage.
前記第２電流経路は、前記第２トランジスタと前記第１ソース線および前記第２ソース線との間に位置し、電流経路の一端が前記第２トランジスタの他端に電気的に接続され、他端が前記第１ソース線および前記第２ソース線に電気的に接続され、サイズが前記第３トランジスタよりも小さい第４トランジスタをさらに含むことを特徴とする請求項３に記載の不揮発性半導体記憶装置。 The first current path is located between the first transistor and the first source line and the second source line, and one end of the current path is electrically connected to the other end of the first transistor, A third transistor having an end electrically connected to the first source line and the second source line;
The second current path is located between the second transistor and the first source line and the second source line, and one end of the current path is electrically connected to the other end of the second transistor. 4. The nonvolatile semiconductor memory according to claim 3, further comprising a fourth transistor having an end electrically connected to the first source line and the second source line and having a size smaller than that of the third transistor. apparatus.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012188500A JP2014049143A (en) | 2012-08-29 | 2012-08-29 | Nonvolatile semiconductor memory device |
| US13/715,317 US8917557B2 (en) | 2011-12-15 | 2012-12-14 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012188500A JP2014049143A (en) | 2012-08-29 | 2012-08-29 | Nonvolatile semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014049143A true JP2014049143A (en) | 2014-03-17 |
Family
ID=50608662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012188500A Pending JP2014049143A (en) | 2011-12-15 | 2012-08-29 | Nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2014049143A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020205302A (en) * | 2019-06-14 | 2020-12-24 | キオクシア株式会社 | Semiconductor storage device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339692A (en) * | 2004-05-27 | 2005-12-08 | Toshiba Corp | Semiconductor memory |
| JP2009230818A (en) * | 2008-03-24 | 2009-10-08 | Toshiba Corp | Semiconductor storage device |
| JP2013004139A (en) * | 2011-06-16 | 2013-01-07 | Toshiba Corp | Nonvolatile semiconductor memory device |
| JP2013125569A (en) * | 2011-12-15 | 2013-06-24 | Toshiba Corp | Nonvolatile semiconductor storage device |
| JP2014011192A (en) * | 2012-06-27 | 2014-01-20 | Toshiba Corp | Semiconductor memory device |
-
2012
- 2012-08-29 JP JP2012188500A patent/JP2014049143A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339692A (en) * | 2004-05-27 | 2005-12-08 | Toshiba Corp | Semiconductor memory |
| JP2009230818A (en) * | 2008-03-24 | 2009-10-08 | Toshiba Corp | Semiconductor storage device |
| JP2013004139A (en) * | 2011-06-16 | 2013-01-07 | Toshiba Corp | Nonvolatile semiconductor memory device |
| JP2013125569A (en) * | 2011-12-15 | 2013-06-24 | Toshiba Corp | Nonvolatile semiconductor storage device |
| JP2014011192A (en) * | 2012-06-27 | 2014-01-20 | Toshiba Corp | Semiconductor memory device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020205302A (en) * | 2019-06-14 | 2020-12-24 | キオクシア株式会社 | Semiconductor storage device |
| JP7414411B2 (en) | 2019-06-14 | 2024-01-16 | キオクシア株式会社 | semiconductor storage device |
| US11929352B2 (en) | 2019-06-14 | 2024-03-12 | Kioxia Corporation | Semiconductor memory device having transistors between bonding pads and word lines |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11568936B2 (en) | Semiconductor memory device | |
| US8917557B2 (en) | Nonvolatile semiconductor memory device | |
| US10672487B2 (en) | Semiconductor memory device | |
| JP6495852B2 (en) | Storage device | |
| US9589660B1 (en) | Semiconductor pillars charged in read operation | |
| JP5626812B2 (en) | Semiconductor memory device | |
| US10418113B2 (en) | Operation method for suppressing floating gate (FG) coupling | |
| US9263144B2 (en) | Semiconductor memory device | |
| JP2013004139A (en) | Nonvolatile semiconductor memory device | |
| JP2013125569A (en) | Nonvolatile semiconductor storage device | |
| US20180068738A1 (en) | Semiconductor memory device | |
| US20140233320A1 (en) | Nonvolatile semiconductor memory device | |
| JP2014049143A (en) | Nonvolatile semiconductor memory device | |
| JP5792878B2 (en) | Semiconductor memory device | |
| JP2016038925A (en) | Nonvolatile semiconductor memory device and read out method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131219 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131226 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140109 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140902 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150519 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20151208 |