JP2014045020A - Manufacturing method of printed wiring board - Google Patents

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昌弘 金子
Toshiki Furuya
俊樹 古谷
Naoto Ishida
直人 石田
Koichi Kitabayashi
孝一 北林
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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method which enables the reduction of a film thickness of through hole lands and the formation of the flat through hole lands.SOLUTION: A manufacturing method of a printed wiring board includes the steps of: forming through holes 28 for through hole conductors on a departure substrate 20 formed by an insulation substrate; forming a seed layer 31 in the through holes and on a surface of the departure substrate; forming a plating resist 40 on a surface of the seed layer; forming an electrolytic plating film 36 on the seed layer exposed from the plating resist and filling the through holes for the through hole conductors with the electrolytic plating film; reducing a thickness of the electrolytic plating film; removing the plating resist; and removing the seed layer between the electrolytic plating films.

Description

本発明は、出発基板上に電解めっき膜を形成することと、その電解めっき膜を薄くすることとを含むプリント配線板の製造方法に関する。 The present invention relates to a method for manufacturing a printed wiring board, which includes forming an electrolytic plating film on a starting substrate and thinning the electrolytic plating film.

特許文献１は回路板に砂時計形状の貫通孔を形成している。そして、特許文献１は、その貫通孔をめっきで充填している。その時、同時に、回路板の表面にめっき膜が形成されている。 In Patent Document 1, an hourglass-shaped through hole is formed in a circuit board. And patent document 1 has filled the through-hole with plating. At the same time, a plating film is formed on the surface of the circuit board.

特開２００６−４１４６３号公報JP 2006-41463 A

特許文献１は、スルーホール導体用の貫通孔をめっきで充填すると共に回路板の表面にめっき膜を形成している。特許文献１では、その後、どのように導体回路が形成されるかは省略されている。特許文献１では、貫通孔がめっきで充填されているので回路板上のめっき膜の厚みは厚くなると考えられる。厚みは３５μｍ以上であると想像される。その場合、回路板上に３０μｍ／３０μｍ（線幅／線間）以下の導体回路を形成することは難しいと考えられる。 In Patent Document 1, through-holes for through-hole conductors are filled with plating and a plating film is formed on the surface of a circuit board. In Patent Document 1, how the conductor circuit is formed thereafter is omitted. In Patent Document 1, since the through holes are filled with plating, the thickness of the plating film on the circuit board is considered to be thick. The thickness is assumed to be 35 μm or more. In that case, it is considered difficult to form a conductor circuit of 30 μm / 30 μm (line width / line spacing) or less on the circuit board.

本発明の目的は、絶縁基板に形成されているスルーホール導体用の貫通孔をめっきで充填することが可能であって、絶縁基板上に微細な導体回路を形成することができるプリント配線板の製造方法を提供することである。別の目的は、厚みの薄いプリント配線板を製造するための製造方法を提供することである。 An object of the present invention is to provide a printed wiring board capable of filling through holes for through-hole conductors formed in an insulating substrate with plating and capable of forming fine conductor circuits on the insulating substrate. It is to provide a manufacturing method. Another object is to provide a manufacturing method for manufacturing a thin printed wiring board.

本発明に係るプリント配線板の製造方法は、第１面と前記第１面と反対側の第２面を有する絶縁基板からなる出発基板を準備することと前記出発基板にスルーホール導体用の貫通孔を形成することと前記貫通孔内及び前記出発基板の表面にシード層を形成することと前記シード層の表面にめっきレジストを形成することと前記めっきレジストから露出しているシード層上に電解めっき膜を形成すると共に前記スルーホール導体用の貫通孔内を前記電解めっき膜で充填することと前記電解めっき膜の厚みを薄くすることと前記めっきレジストを除去することと前記電解めっき膜間のシード層を除去することとを有する。 The method for manufacturing a printed wiring board according to the present invention includes preparing a starting board composed of an insulating substrate having a first surface and a second surface opposite to the first surface, and penetrating the starting substrate for through-hole conductors. Forming a hole, forming a seed layer in the through hole and on the surface of the starting substrate, forming a plating resist on the surface of the seed layer, and electrolysis on the seed layer exposed from the plating resist Forming a plating film and filling the through-holes for the through-hole conductors with the electrolytic plating film, reducing the thickness of the electrolytic plating film, removing the plating resist, and between the electrolytic plating films Removing the seed layer.

本発明の第１実施形態に係るプリント配線板の製造方法を示す工程図。Process drawing which shows the manufacturing method of the printed wiring board which concerns on 1st Embodiment of this invention. 第１実施形態のプリント配線板の製造方法を示す工程図。Process drawing which shows the manufacturing method of the printed wiring board of 1st Embodiment. 第１実施形態のプリント配線板の製造方法を示す工程図。Process drawing which shows the manufacturing method of the printed wiring board of 1st Embodiment. 第１実施形態のプリント配線板の製造方法を示す工程図。Process drawing which shows the manufacturing method of the printed wiring board of 1st Embodiment. 第１実施形態に係るプリント配線板の断面図。Sectional drawing of the printed wiring board which concerns on 1st Embodiment. 図５のプリント配線板の一部を拡大して示す断面図。Sectional drawing which expands and shows a part of printed wiring board of FIG. （Ａ）はコア基板の平面図、（Ｂ）はコア基板の断面図。(A) is a top view of a core substrate, (B) is sectional drawing of a core substrate. 第１実施形態のプリント配線板の製造方法を示す図。The figure which shows the manufacturing method of the printed wiring board of 1st Embodiment. 参考例のプリント配線板を示す断面図。Sectional drawing which shows the printed wiring board of a reference example. 本発明の第２実施形態に係るプリント配線板の製造方法を示す工程図。Process drawing which shows the manufacturing method of the printed wiring board which concerns on 2nd Embodiment of this invention. 第２実施形態のプリント配線板の製造方法を示す工程図。Process drawing which shows the manufacturing method of the printed wiring board of 2nd Embodiment. 第２実施形態に係るプリント配線板の断面図。Sectional drawing of the printed wiring board which concerns on 2nd Embodiment.

[第１実施形態]
本発明の第１実施形態に係るプリント配線板が図５に示されている。
第１実施形態のプリント配線板１０は、コア基板３０を有する。そのコア基板は第１面Ｆとその第１面と反対側の第２面Ｓとを有する絶縁基板２０ｚと絶縁基板の第１面Ｆ上に形成されている第１導体層３４Ｆと絶縁基板の第２面上に形成されている第２導体層３４Ｓを有する。第１導体層３４Ｆはスルーホールランド３６ＦＲを含み、第２導体層３４Ｓはスルーホールランド３６ＳＲを含む。第１導体層や第２導体層は複数の導体回路も含む。コア基板はさらに、絶縁基板２０ｚに形成されているスルーホール導体用の貫通孔２８をめっき膜で充填しているスルーホール導体３６を有する。スルーホール導体３６は第１導体層３４Ｆと第２導体層３４Ｓを接続している。スルーホールランドはスルーホール導体上とスルーホール導体の周りに形成されているめっき膜などの導体で形成されている。スルーホール導体上のスルーホールランドは絶縁基板から出ている部分の導体である。コア基板の第１面と絶縁基板の第１面は同じ面であり、コア基板の第２面と絶縁基板の第２面は同じ面である。 [First embodiment]
The printed wiring board according to the first embodiment of the present invention is shown in FIG.
The printed wiring board 10 of the first embodiment has a core substrate 30. The core substrate includes an insulating substrate 20z having a first surface F and a second surface S opposite to the first surface, a first conductor layer 34F formed on the first surface F of the insulating substrate, and the insulating substrate. It has the 2nd conductor layer 34S formed on the 2nd surface. The first conductor layer 34F includes a through hole land 36FR, and the second conductor layer 34S includes a through hole land 36SR. The first conductor layer and the second conductor layer also include a plurality of conductor circuits. The core substrate further includes a through-hole conductor 36 in which a through-hole 28 for a through-hole conductor formed in the insulating substrate 20z is filled with a plating film. The through-hole conductor 36 connects the first conductor layer 34F and the second conductor layer 34S. The through-hole land is formed of a conductor such as a plating film formed on and around the through-hole conductor. The through-hole land on the through-hole conductor is a portion of the conductor protruding from the insulating substrate. The first surface of the core substrate and the first surface of the insulating substrate are the same surface, and the second surface of the core substrate and the second surface of the insulating substrate are the same surface.

コア基板３０の第１面Ｆ上に層間樹脂絶縁層（最上の層間樹脂絶縁層）５０Ｆが形成されている。この層間樹脂絶縁層５０Ｆ上に導体層（最上の導体層）５８Ｆが形成されている。導体層５８Ｆと第１導体層３４Ｆやスルーホール導体は、層間樹脂絶縁層５０Ｆを貫通するビア導体（最上のビア導体）６０Ｆで接続されている。層間樹脂絶縁層５０Ｆと導体層５８Ｆとビア導体６０Ｆで上側のビルドアップ層５５Ｆが形成されている。第１実施形態では、上側のビルドアップ層は１層である。 An interlayer resin insulation layer (uppermost interlayer resin insulation layer) 50F is formed on first surface F of core substrate 30. A conductor layer (uppermost conductor layer) 58F is formed on this interlayer resin insulation layer 50F. The conductor layer 58F is connected to the first conductor layer 34F and the through-hole conductor by a via conductor (uppermost via conductor) 60F that penetrates the interlayer resin insulating layer 50F. The upper buildup layer 55F is formed by the interlayer resin insulation layer 50F, the conductor layer 58F, and the via conductor 60F. In the first embodiment, the upper buildup layer is one layer.

コア基板３０の第２面Ｓに層間樹脂絶縁層（最下の層間樹脂絶縁層）５０Ｓが形成されている。この層間樹脂絶縁層５０Ｓ上に導体層（最下の導体層）５８Ｓが形成されている。導体層５８Ｓと第２導体層３４Ｓやスルーホール導体は、層間樹脂絶縁層５０Ｓを貫通するビア導体（最下のビア導体）６０Ｓで接続されている。層間樹脂絶縁層５０Ｓと導体層５８Ｓとビア導体６０Ｓで下側のビルドアップ層５５Ｓが形成されている。第１実施形態では、下側のビルドアップ層は１層である。 An interlayer resin insulation layer (lowermost interlayer resin insulation layer) 50 </ b> S is formed on the second surface S of the core substrate 30. A conductor layer (lowermost conductor layer) 58S is formed on the interlayer resin insulation layer 50S. The conductor layer 58S, the second conductor layer 34S, and the through-hole conductor are connected by a via conductor (lowermost via conductor) 60S that penetrates the interlayer resin insulating layer 50S. A lower buildup layer 55S is formed by the interlayer resin insulation layer 50S, the conductor layer 58S, and the via conductor 60S. In the first embodiment, the lower buildup layer is one layer.

上側のビルドアップ層上に上側のソルダーレジスト層７０Ｆが形成され、下側のビルドアップ層上に下側のソルダーレジスト層７０Ｓが形成されている。ソルダーレジスト層７０Ｆは、導体層５８Ｆやビア導体６０Ｆの上面を露出する開口７１Ｆを有する。ソルダーレジスト層７０Ｓは、導体層５８Ｓやビア導体６０Ｓの上面を露出する開口７１Ｓを有する。 An upper solder resist layer 70F is formed on the upper buildup layer, and a lower solder resist layer 70S is formed on the lower buildup layer. The solder resist layer 70F has an opening 71F that exposes the upper surfaces of the conductor layer 58F and the via conductor 60F. The solder resist layer 70S has an opening 71S that exposes the upper surfaces of the conductor layer 58S and the via conductor 60S.

上側のソルダーレジスト層７０Ｆの開口７１Ｆから露出している部分はＣ４パッド７１ＦＰとして機能する。パッド７１ＦＰ上に半田バンプ（Ｃ４バンプ）７６Ｆが形成されている。下側のソルダーレジスト層７０Ｓの開口７１Ｓから露出している部分はＢＧＡパッド７１ＳＰとして機能する。ＢＧＡパッド７１ＳＰ上に半田バンプ（ＢＧＡバンプ）７６Ｓが形成されている。 A portion exposed from the opening 71F of the upper solder resist layer 70F functions as a C4 pad 71FP. A solder bump (C4 bump) 76F is formed on the pad 71FP. The portion exposed from the opening 71S of the lower solder resist layer 70S functions as the BGA pad 71SP. Solder bumps (BGA bumps) 76S are formed on the BGA pads 71SP.

図６に第１実施形態のプリント配線板の一部が拡大して示されている。
絶縁基板２０ｚの厚みｔ１は５０〜２００μｍである。スルーホール導体用の貫通孔２８は、絶縁基板の第１面に第１開口２８Ａを有する。その径ｄ５は５０〜８０μｍである。また、貫通孔２８は、絶縁基板の第２面に第２開口２８Ｂを有する。その径ｄ４は５０〜８０μｍである。第１開口と第２開口の内、大きな径が貫通孔の径である。貫通孔の形状が砂時計形状の場合、貫通孔の最少部分２８ｃの径ｄ３は４０〜６０μｍである。第１導体層３４Ｆや第２導体層３４Ｓの厚みｓ１は５〜１２μｍである（図６）。第１導体層３４Ｆや第２導体層３４Ｓの厚みが７〜１０μｍであると、薄くて電気特性に優れるプリント配線板が提供される。層間樹脂絶縁層５０Ｆ、５０Ｓの厚みｔ２は１０〜３０μｍである。層間樹脂絶縁層の厚みは導体層の上面から層間樹脂絶縁層の上面までの距離である。
導体層５８Ｆ、５８Ｓの厚みｓ２は５〜１２μｍである。好適な範囲は７〜１０μｍである。ビア導体６０Ｆ、６０Ｓのトップ径ｄ１は３０〜６０μｍであり、ボトム径ｄ２は２０〜５０μｍである。ソルダーレジスト層７０Ｆ、７０Ｓの厚みｔ３は１０〜２０μｍである。トップ径、ボトム径は最上のビア導体を例として図６に示されている。 FIG. 6 shows an enlarged part of the printed wiring board according to the first embodiment.
The thickness t1 of the insulating substrate 20z is 50 to 200 μm. The through hole 28 for the through hole conductor has a first opening 28A on the first surface of the insulating substrate. The diameter d5 is 50 to 80 μm. The through hole 28 has a second opening 28B on the second surface of the insulating substrate. The diameter d4 is 50 to 80 μm. Of the first opening and the second opening, the larger diameter is the diameter of the through hole. When the shape of the through hole is an hourglass shape, the diameter d3 of the minimum portion 28c of the through hole is 40 to 60 μm. The thickness s1 of the first conductor layer 34F and the second conductor layer 34S is 5 to 12 μm (FIG. 6). When the thickness of the first conductor layer 34F and the second conductor layer 34S is 7 to 10 μm, a printed wiring board that is thin and excellent in electrical characteristics is provided. The thickness t2 of the interlayer resin insulation layers 50F and 50S is 10 to 30 μm. The thickness of the interlayer resin insulation layer is the distance from the upper surface of the conductor layer to the upper surface of the interlayer resin insulation layer.
The thicknesses s2 of the conductor layers 58F and 58S are 5 to 12 μm. The preferred range is 7-10 μm. The top diameter d1 of the via conductors 60F and 60S is 30 to 60 μm, and the bottom diameter d2 is 20 to 50 μm. The thickness t3 of the solder resist layers 70F and 70S is 10 to 20 μm. The top diameter and the bottom diameter are shown in FIG. 6 by taking the uppermost via conductor as an example.

図７（Ａ）はコア基板の第１面Ｆの平面図であり、図７（Ｂ）はコア基板の断面図である。
スルーホール導体３６の端部とその周りにスルーホールランド３６ＦＲが形成されている。スルーホールランド３６ＦＲは第１導体層と接続しているスルーホールランド３６ＦＲＬとビア導体６０Ｆと接続しているスルーホールランド３６ＦＲＶを有する。スルーホールランド３６ＦＲＶ直上にビア導体６０Ｆが形成される。スルーホールランド３６ＦＲＬは絶縁基板の第１面上で第１導体層と接続している。 FIG. 7A is a plan view of the first surface F of the core substrate, and FIG. 7B is a cross-sectional view of the core substrate.
A through-hole land 36FR is formed at and around the end of the through-hole conductor 36. The through hole land 36FR includes a through hole land 36FRL connected to the first conductor layer and a through hole land 36FRV connected to the via conductor 60F. A via conductor 60F is formed immediately above the through-hole land 36FRV. The through-hole land 36FRL is connected to the first conductor layer on the first surface of the insulating substrate.

[第１実施形態のプリント配線板の製造方法]
第１実施形態のプリント配線板１０の製造方法が図１〜図４に示される
（１）第１面と第１面と反対側の第２面を有する出発基板２０が準備される。出発基板は両面銅張積層板であることが好ましい。両面銅張積層板は第１面Ｆとその第１面と反対側の第２面Ｓを有する絶縁基板２０ｚとその両面に積層されている金属箔２２、２２とからなる（図１（Ａ））。第１実施形態の出発基板は両面銅張積層板である。金属箔２２、２２の厚みは２μｍである。両面銅張積層板として住友ベークライト社製のＥＬＣ４７８５ＴＨ−Ｇを用いることができる。銅箔２２の表面に黒化処理が施される。 [Method for Manufacturing Printed Wiring Board of First Embodiment]
The manufacturing method of the printed wiring board 10 of 1st Embodiment is shown by FIGS. 1-4. (1) The starting board | substrate 20 which has a 2nd surface on the opposite side to a 1st surface and a 1st surface is prepared. The starting substrate is preferably a double-sided copper clad laminate. The double-sided copper-clad laminate includes an insulating substrate 20z having a first surface F and a second surface S opposite to the first surface, and metal foils 22 and 22 laminated on both surfaces (FIG. 1A). ). The starting substrate of the first embodiment is a double-sided copper-clad laminate. The thickness of the metal foils 22 and 22 is 2 μm. ELC4785TH-G manufactured by Sumitomo Bakelite Co., Ltd. can be used as the double-sided copper-clad laminate. Blackening treatment is performed on the surface of the copper foil 22.

絶縁基板は樹脂と補強材で形成されていて、その補強材として例えばガラスクロス、アラミド繊維、ガラス繊維などが挙げられる。ガラスはＴガラスであることが好ましい。樹脂としてエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが挙げられる。さらに、樹脂中に水酸化物からなる粒子が含有されてもよい。水酸化物からなる粒子として水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム、水酸化バリウム等の金属水酸化物が挙げられる。熱で分解されることで水酸化物から水が生成する。このため、水酸化物は、コア基板３０を構成する材料から熱を奪うことが可能であると考えられる。すなわち、絶縁基板２０ｚが水酸化物を含むことで、レーザの加工性が向上すると推測される。 The insulating substrate is formed of a resin and a reinforcing material, and examples of the reinforcing material include glass cloth, aramid fiber, and glass fiber. The glass is preferably T glass. Examples of the resin include an epoxy resin and a BT (bismaleimide triazine) resin. Furthermore, particles made of hydroxide may be contained in the resin. Examples of the hydroxide particles include metal hydroxides such as aluminum hydroxide, magnesium hydroxide, calcium hydroxide, and barium hydroxide. Water is generated from hydroxide by being decomposed by heat. For this reason, it is considered that the hydroxide can take heat away from the material constituting the core substrate 30. That is, it is presumed that the processability of the laser is improved by including the hydroxide in the insulating substrate 20z.

（２）出発基板の第１面Ｆ（上面）にＣＯ２レーザが照射され、出発基板の第１面Ｆ側にスルーホール導体用貫通孔を形成するための第１開口部２８ａが形成される（図１（Ｂ））。ここで、第１開口部２８ａは、第１面Ｆから第２面Ｓに向かってテーパしている。 (2) The first surface F (upper surface) of the starting substrate is irradiated with CO2 laser, and a first opening 28a for forming a through-hole conductor through hole is formed on the first surface F side of the starting substrate ( FIG. 1 (B)). Here, the first opening 28 a is tapered from the first surface F toward the second surface S.

（３）出発基板の第２面ＳにＣＯ２レーザが照射され、第１開口部２８ａに繋がる第２開口部２８ｂが形成される。スルーホール導体用貫通孔２８が形成される（図１（Ｃ））。ここで、第２開口部２８ｂは、第２面Ｓから第１面Ｆに向かってテーパしている。第１開口部は出発材料の第１面に第１開口を有し、第２開口部は出発材料の第２面に第２開口を有する。出発材料が銅張積層板の場合、第１開口は絶縁基板の第１面に形成され、第２開口は絶縁基板の第２面に形成される。 (3) The second surface S of the starting substrate is irradiated with the CO2 laser to form the second opening 28b connected to the first opening 28a. A through hole 28 for a through hole conductor is formed (FIG. 1C). Here, the second opening 28 b is tapered from the second surface S toward the first surface F. The first opening has a first opening on the first surface of the starting material and the second opening has a second opening on the second surface of the starting material. When the starting material is a copper clad laminate, the first opening is formed on the first surface of the insulating substrate, and the second opening is formed on the second surface of the insulating substrate.

（４）無電解めっき処理により出発材料の表面と貫通孔の内壁にシード層としての無電解めっき膜３１が形成される（図１（Ｄ））。 (4) An electroless plating film 31 as a seed layer is formed on the surface of the starting material and the inner wall of the through hole by the electroless plating process (FIG. 1D).

（５）シード層３１上に所定のパターンを有するめっきレジスト４０が形成される（図１（Ｅ））。 (5) A plating resist 40 having a predetermined pattern is formed on the seed layer 31 (FIG. 1E).

（６）電解めっき処理により、めっきレジスト４０から露出するシード層上に電解めっき膜３２が形成される。同時に貫通孔２８がめっきにより充填されスルーホール導体３６が形成される（図１（Ｆ））。図８（Ａ）に図１（Ｆ）の拡大図が示されている。絶縁基板２０ｚの第１面と第２面上の電解めっき膜（めっき直後の電解めっき膜）３２の厚みｆ１が１０μｍ〜２０μｍになるように、電解めっき処理が行われる。例えば、電解めっき膜３２の厚みは１５μｍである。そのため、スルーホールランドの上面に形成されるリセス（凹み）３６ｒの深さ３６ｒＬが電解めっき膜の厚みｆ１の１／３以下となる。また、電解めっき膜の膜厚のバラツキが小さくなる。絶縁基板の厚みが５０μｍから２００μｍであって、貫通孔の径が５０μｍから８０μｍであると、スルーホールランドの上面がほぼ平坦になる。リセスの深さが電解めっき膜の厚みｆ１の１／５以下である場合、実施形態ではスルーホールランドの上面はほぼ平坦である。リセス３６ｒやリセスの深さ３６ｒＬは図９（Ｂ）に示されている。貫通孔の形状が砂時計の形状であり、最小径が４０μｍから６０μｍであると、スルーホールランドの上面の平坦度が増す。絶縁基板の厚みが５０μｍ未満であると、スルーホールランドの上面が凸になりやすい。電解めっき膜（めっき直後の電解めっき膜）３２の厚みｆ１は任意な５点のスルーホールランドの厚みと任意な５点の導体回路の厚みの平均値である。 (6) An electrolytic plating film 32 is formed on the seed layer exposed from the plating resist 40 by electrolytic plating. At the same time, the through hole 28 is filled by plating to form a through hole conductor 36 (FIG. 1F). FIG. 8A shows an enlarged view of FIG. Electrolytic plating is performed so that the thickness f1 of the electrolytic plating film (electrolytic plating film immediately after plating) 32 on the first surface and the second surface of the insulating substrate 20z is 10 μm to 20 μm. For example, the thickness of the electrolytic plating film 32 is 15 μm. Therefore, the depth 36rL of the recess 36r formed on the upper surface of the through-hole land is 1/3 or less of the thickness f1 of the electrolytic plating film. Further, the variation in the thickness of the electrolytic plating film is reduced. When the thickness of the insulating substrate is 50 μm to 200 μm and the diameter of the through hole is 50 μm to 80 μm, the upper surface of the through-hole land becomes almost flat. When the depth of the recess is 1/5 or less of the thickness f1 of the electrolytic plating film, in the embodiment, the upper surface of the through-hole land is substantially flat. The recess 36r and the recess depth 36rL are shown in FIG. When the shape of the through hole is an hourglass shape and the minimum diameter is 40 μm to 60 μm, the flatness of the upper surface of the through hole land increases. When the thickness of the insulating substrate is less than 50 μm, the upper surface of the through-hole land tends to be convex. The thickness f1 of the electrolytic plating film (electrolytic plating film immediately after plating) 32 is an average value of the thicknesses of any five through-hole lands and the conductor circuits of any five points.

電解めっき膜の厚みｆ１が２２μｍ以上であると、電解めっき膜の厚みｆ１のバラツキが大きくなる。例えば、スルーホールランドの厚みｆ６’と導体回路の厚みｆ６の差が大きくなる（図９（Ａ））。従って、後に形成される第１導体層や第２導体層の厚みのバラツキが大きくなる。ヒートサイクルで発生する応力が厚みの薄い導体回路に集中し、接続信頼性が低下する。
また、電解めっき膜の厚みｆ１が１０μｍ未満であると、スルーホールランドの中央部に電解めっき膜の厚みｆ１以上のリセス３６ｒが形成されやすい（図９（Ｂ））。スルーホールランドとそのスルーホールランド上に形成されるビア導体間の接続信頼性が低下する。リセス３６ｒの深さを小さくするため、電解めっき膜（めっき直後の電解めっき膜）３２の厚みｆ１は１４μｍ〜２０μｍであることが好ましい。 When the thickness f1 of the electrolytic plating film is 22 μm or more, the variation in the thickness f1 of the electrolytic plating film increases. For example, the difference between the thickness f6 ′ of the through-hole land and the thickness f6 of the conductor circuit is increased (FIG. 9A). Therefore, the variation in the thickness of the first conductor layer and the second conductor layer to be formed later increases. The stress generated in the heat cycle is concentrated on the thin conductor circuit, and the connection reliability is lowered.
Further, when the thickness f1 of the electrolytic plating film is less than 10 μm, a recess 36r having a thickness f1 or more of the electrolytic plating film is easily formed in the central portion of the through-hole land (FIG. 9B). Connection reliability between the through-hole land and the via conductor formed on the through-hole land is lowered. In order to reduce the depth of the recess 36r, the thickness f1 of the electrolytic plating film (electrolytic plating film immediately after plating) 32 is preferably 14 μm to 20 μm.

（７）エッチング等により電解めっき膜３２（めっき直後の電解めっき膜）が薄膜化される（図２（Ａ））。エッチング以外の薄膜化の方法として、ブラスト処理が挙げられる。図８（Ｂ）に図２（Ａ）の拡大図が示されている。電解めっき膜３２の厚みがエッチングで所定の範囲に調整される。薄膜化後の電解めっき膜（第２の電解めっき膜）３２０の厚みｆ２をめっき直後の電解めっき膜３２の厚みｆ１で割ることで得られる値（Ｘ）は０．５〜０．８３である。Ｘがこの範囲であると、スルーホールランド上のリセスもしくは凸の大きさが小さくなる。Ｘが上述の範囲であって、薄膜化後の電解めっき膜３２０の厚みｆ２が７〜１０μｍであると、スルーホールランドの厚みと絶縁基板上の導体回路の厚みの差が約２μｍ以下となる。 (7) The electrolytic plating film 32 (electrolytic plating film immediately after plating) is thinned by etching or the like (FIG. 2A). As a method for thinning other than etching, a blasting process may be mentioned. FIG. 8B shows an enlarged view of FIG. The thickness of the electrolytic plating film 32 is adjusted to a predetermined range by etching. The value (X) obtained by dividing the thickness f2 of the electroplated film (second electroplated film) 320 after thinning by the thickness f1 of the electroplated film 32 immediately after plating is 0.5 to 0.83. . When X is within this range, the size of the recess or protrusion on the through-hole land becomes small. When X is in the above range and the thickness f2 of the electroplated film 320 after thinning is 7 to 10 μm, the difference between the thickness of the through-hole land and the thickness of the conductor circuit on the insulating substrate is about 2 μm or less. .

第１実施形態のプリント配線板の製造方法によれば、貫通孔２８が電解めっきで充填される時、電解めっき膜は第１と第２導体層のターゲットの厚みより厚く形成される。そのため、貫通孔２８は電解めっき膜で充填されると共にスルーホールランドの上面がほぼ平坦となる。スルーホールランドの上面にリセスが形成され難い。その後、シード層上にめっきレジストが存在している状態で電解めっき膜３２が薄膜化される。ほぼターゲットの厚みを有する第１導体層や第２導体層が形成されるので、導体層の信頼性、及び、絶縁信頼性を高くすることができる。 According to the printed wiring board manufacturing method of the first embodiment, when the through hole 28 is filled with electrolytic plating, the electrolytic plating film is formed thicker than the thicknesses of the targets of the first and second conductor layers. Therefore, the through hole 28 is filled with the electrolytic plating film, and the upper surface of the through hole land is substantially flat. It is difficult to form a recess on the top surface of the through-hole land. Thereafter, the electrolytic plating film 32 is thinned while the plating resist is present on the seed layer. Since the first conductor layer and the second conductor layer having substantially the thickness of the target are formed, the reliability of the conductor layer and the insulation reliability can be increased.

（８）めっきレジスト４０が除去される（図８（Ｃ））。この時点で、電解めっき膜３２０は、銅箔２２と無電解めっき膜３１上に形成されている。銅箔２２の厚みは２μｍであって、無電解めっき膜３１の厚みは０．５μｍであるので、こららの合計の厚みｆ４が２．５μｍである。そして、薄膜化後の電解めっき膜３２０の厚みｆ２が７〜１０μｍである。めっきレジスト除去後の第１導体層や第２導体層に相当する部分の導体の厚みｓ１’が、９．５μｍ〜１２．５μｍである。 (8) The plating resist 40 is removed (FIG. 8C). At this point, the electrolytic plating film 320 is formed on the copper foil 22 and the electroless plating film 31. Since the thickness of the copper foil 22 is 2 μm and the thickness of the electroless plating film 31 is 0.5 μm, the total thickness f4 of these is 2.5 μm. And thickness f2 of the electroplating film 320 after thinning is 7-10 micrometers. The thickness s1 'of the conductor corresponding to the first conductor layer and the second conductor layer after removal of the plating resist is 9.5 μm to 12.5 μm.

（９）電解めっき膜３２０間の無電解めっき膜３１と銅箔２２が除去され、第１導体層と第２導体層を有するコア基板３０が完成する（図２（Ｂ））。電解めっき膜３１と銅箔２２の除去はエッチングにより行われることが好ましい。
図８（Ｄ）に図２（Ｂ）の拡大図が示されている。電解めっき膜３２０間の銅箔２２と無電解めっき膜３１が除去される際、電解めっき膜３２０の厚みｆ２が薄くなる。電解めっき膜３２０の厚みは約２．５μｍ〜４．５μｍ減少する。従って、第１導体層や第２導体層を構成している電解めっき膜（第３の電解めっき膜）３２００の厚みｆ３は２．５〜７．５μｍに調整される。これにより、第１導体層や第２導体層３４Ｆ、３４Ｓの厚みｓ１が目標の５μｍ〜１０μｍに調整される。第１導体層や第２導体層の厚みが５μｍ〜１０μｍであると、層間樹脂絶縁層の厚みも薄くなる。プリント配線板の厚みが薄くなる。携帯機器の薄型化の要求に応えられる。第１や第２導体層の厚みｓ１は７〜１０μｍであることが好ましい。スルーホールランドの厚みと絶縁基板上の導体回路の厚みの差が小さい。接続信頼性が高くなる。その後、導体層３４Ｆ、３４Ｓの表面が粗化される。 (9) The electroless plating film 31 and the copper foil 22 between the electrolytic plating films 320 are removed, and the core substrate 30 having the first conductor layer and the second conductor layer is completed (FIG. 2B). The removal of the electrolytic plating film 31 and the copper foil 22 is preferably performed by etching.
FIG. 8D shows an enlarged view of FIG. When the copper foil 22 and the electroless plating film 31 between the electrolytic plating films 320 are removed, the thickness f2 of the electrolytic plating film 320 is reduced. The thickness of the electrolytic plating film 320 decreases by about 2.5 μm to 4.5 μm. Therefore, the thickness f3 of the electrolytic plating film (third electrolytic plating film) 3200 constituting the first conductor layer and the second conductor layer is adjusted to 2.5 to 7.5 μm. Thereby, the thickness s1 of the first conductor layer and the second conductor layers 34F and 34S is adjusted to a target of 5 μm to 10 μm. When the thickness of the first conductor layer or the second conductor layer is 5 μm to 10 μm, the thickness of the interlayer resin insulation layer is also reduced. The printed wiring board becomes thinner. It can meet the demand for thinner mobile devices. The thickness s1 of the first and second conductor layers is preferably 7 to 10 μm. The difference between the thickness of the through-hole land and the thickness of the conductor circuit on the insulating substrate is small. Connection reliability increases. Thereafter, the surfaces of the conductor layers 34F and 34S are roughened.

（１０）コア基板３０の第１面Ｆ上及び第２面Ｓ上に、ガラスクロスとシリカなどの無機粒子とエポキシ等の熱硬化性樹脂を含むプリプレグと金属箔（銅箔）４８が順に積層される。金属箔の厚みは約２μｍである。その後、加熱プレスでプリプレグから層間樹脂絶縁層５０Ｆと層間樹脂絶縁層５０Ｓが形成される。層間樹脂絶縁層５０Ｆ、５０Ｓ上に銅箔４８が積層される（図２（Ｃ））。層間樹脂絶縁層として、補強材を含まないが無機粒子を含む層間樹脂絶縁層を用いることもできる。 (10) On the first surface F and the second surface S of the core substrate 30, a glass cloth, a prepreg containing inorganic particles such as silica, and a thermosetting resin such as epoxy, and a metal foil (copper foil) 48 are sequentially laminated. Is done. The thickness of the metal foil is about 2 μm. Thereafter, interlayer resin insulation layer 50F and interlayer resin insulation layer 50S are formed from the prepreg by heating press. Copper foil 48 is laminated on interlayer resin insulation layers (50F, 50S) (FIG. 2 (C)). As the interlayer resin insulating layer, an interlayer resin insulating layer that does not include a reinforcing material but includes inorganic particles can also be used.

（１１）次に、ＣＯ２ガスレーザにて層間樹脂絶縁層５０Ｆ，５０Ｓにそれぞれビア導体用の開口５１Ｆ，５１Ｓが形成される（図２（Ｄ））。 (11) Next, via conductor openings (51F, 51S) are formed in the interlayer resin insulation layers (50F, 50S) with a CO2 gas laser, respectively (FIG. 2 (D)).

（１２）銅箔４８上と開口５１Ｆ、５１Ｓの内壁に無電解めっき膜５２，５２が形成される（図２（Ｅ））。無電解めっき膜５２，５２の厚みは０．５μｍである。 (12) Electroless plated films 52 and 52 are formed on the copper foil 48 and on the inner walls of the openings 51F and 51S (FIG. 2E). The thickness of the electroless plating films 52 and 52 is 0.5 μm.

（１３）無電解めっき膜５２上にめっきレジスト５４が形成される（図３（Ａ））。 (13) A plating resist 54 is formed on the electroless plating film 52 (FIG. 3A).

（１４）電解めっき処理により、めっきレジスト５４から露出している無電解めっき膜上に電解めっき膜５６が形成される。この時、開口５１Ｆ、５１Ｓは電解めっき膜５６で充填される。ビア導体６０Ｆ、６０Ｓが形成される（図３（Ｂ））。 (14) An electrolytic plating film 56 is formed on the electroless plating film exposed from the plating resist 54 by electrolytic plating. At this time, the openings 51F and 51S are filled with the electrolytic plating film 56. Via conductors 60F and 60S are formed (FIG. 3B).

（１５）めっきレジスト５４が除去される。電解めっき膜５６から露出している金属箔４８と無電解めっき膜５２が除去される。層間樹脂絶縁層５０Ｆ、５０Ｓ上に導体層５８Ｆ、５８Ｓが形成される（図３（Ｃ））。導体層５８Ｆ、５８Ｓの厚みは７μｍ〜１０μｍである。上側と下側のビルドアップ層が完成する。導体層５８Ｆ、５８Ｓの表面が粗化される。 (15) The plating resist 54 is removed. The metal foil 48 and the electroless plating film 52 exposed from the electrolytic plating film 56 are removed. Conductive layers (58F, 58S) are formed on interlayer resin insulation layers (50F, 50S) (FIG. 3C). The thickness of the conductor layers 58F and 58S is 7 μm to 10 μm. The upper and lower buildup layers are completed. The surfaces of the conductor layers 58F and 58S are roughened.

（１６）上側のビルドアップ層上に開口７１Ｆを有する上側のソルダーレジスト層７０Ｆが形成され、下側のビルドアップ層上に開口７１Ｓを有する下側のソルダーレジスト層７０Ｓが形成される（図４（Ａ））。上側のソルダーレジスト層７０Ｆの開口７１Ｆから露出する導体層やビア導体の上面はＣ４パッド７１ＦＰとして機能する。一方、下側の層間樹脂絶縁層７０Ｓの開口７１Ｓから露出する導体層やビア導体の上面はＢＧＡパッド７１ＳＰとして機能する。 (16) An upper solder resist layer 70F having an opening 71F is formed on the upper buildup layer, and a lower solder resist layer 70S having an opening 71S is formed on the lower buildup layer (FIG. 4). (A)). The conductor layer exposed from the opening 71F of the upper solder resist layer 70F and the upper surface of the via conductor function as a C4 pad 71FP. On the other hand, the conductor layer and the upper surface of the via conductor exposed from the opening 71S of the lower interlayer resin insulation layer 70S function as the BGA pad 71SP.

（１７）Ｃ４パッド７１ＦＰ、ＢＧＡパッド７１ＳＰ上にニッケルめっき層７２が形成され、さらにニッケルめっき層７２上に金めっき層７４が形成される（図４（Ｂ））。ニッケル−金層の代わりにニッケル−パラジウム−金層やＯＳＰ膜が形成されてもよい。 (17) The nickel plating layer 72 is formed on the C4 pad 71FP and the BGA pad 71SP, and the gold plating layer 74 is further formed on the nickel plating layer 72 (FIG. 4B). A nickel-palladium-gold layer or an OSP film may be formed instead of the nickel-gold layer.

（１８）Ｃ４パッド７１ＦＰに半田ボール７６ｆが搭載され、ＢＧＡパッド７１ＳＰ上に半田ボール７６ｓが搭載される（図４（Ｃ））。 (18) The solder ball 76f is mounted on the C4 pad 71FP, and the solder ball 76s is mounted on the BGA pad 71SP (FIG. 4C).

（１９）リフローにより、Ｃ４パッド７１ＦＰにＣ４バンプ７６Ｆが形成される。ＢＧＡパッド７１Ｓ上にＢＧＡバンプ７６Ｓが形成される。プリント配線板１０が完成する（図５）。第１実施形態では、第１や第２導体層を構成する電解めっき膜（めっき直後の電解めっき膜）３２は、めっき直後の電解めっき膜間にめっきレジストが存在している状態で薄膜化される。シード層上にめっきレジストが存在している状態で電解めっき膜３２は薄膜化される。第２の電解めっき膜３２０が形成される。その後、めっきレジストが除去される。そして、めっきレジスト除去後、第２の電解めっき膜間のシード層が除去される時、第２の電解めっき膜が薄膜化される。第３の電解めっき膜が形成される。このように、めっき直後の電解めっき膜は複数の処理で薄膜化されるので、導体層の厚みのバラツキが小さくなる。めっき直後の電解めっき膜の厚みと第２電解めっき膜の厚みの差は、第２の電解めっき膜の厚みと第３の電解めっき膜の厚みの差より大きい。 (19) C4 bumps 76F are formed on the C4 pads 71FP by reflow. BGA bumps 76S are formed on the BGA pads 71S. The printed wiring board 10 is completed (FIG. 5). In the first embodiment, the electrolytic plating film (electrolytic plating film immediately after plating) 32 constituting the first and second conductor layers is thinned in a state where a plating resist exists between the electrolytic plating films immediately after plating. The The electrolytic plating film 32 is thinned while the plating resist is present on the seed layer. A second electrolytic plating film 320 is formed. Thereafter, the plating resist is removed. Then, after removing the plating resist, when the seed layer between the second electrolytic plating films is removed, the second electrolytic plating film is thinned. A third electrolytic plating film is formed. Thus, since the electrolytic plating film immediately after plating is thinned by a plurality of processes, the variation in the thickness of the conductor layer is reduced. The difference between the thickness of the electrolytic plating film immediately after plating and the thickness of the second electrolytic plating film is larger than the difference between the thickness of the second electrolytic plating film and the thickness of the third electrolytic plating film.

[第２実施形態]
本発明の第２実施形態に係るプリント配線板が図１２に示されている。
第２実施形態のプリント配線板１０はコア基板３０を有する。コア基板３０は、絶縁基板２０ｚと絶縁基材２０ｚの第１面Ｆ上に積層されている第１樹脂層２４Ｆと、第２面Ｓ上に積層されている第２樹脂層２４Ｓとから成る。絶縁基板２０ｚは補強材と無機粒子と樹脂で形成されている。第１樹脂層２４Ｆと第２樹脂層２４Ｓは、補強材を含まない。但し、第１、第２樹脂層は無機粒子を含んでもよいし、樹脂だけで形成されてもよい。樹脂層が無機粒子を含む場合、樹脂層の熱膨張係数が小さくなる。樹脂層が無機粒子を含まない場合、めっき工程で樹脂層からめっき液へ無機粒子が脱落しない。無機粒子がめっき液に混ざると、めっき膜の厚みのバラツキが発生しやすい。そのような不具合が発生しがたい。
第１樹脂層と第２樹脂層の表面に粗面が形成されている。その粗面を介して第１、第２導体層は第１、第２樹脂層上に形成される。それ以外、第１実施形態のプリント配線板と第２実施形態のプリント配線板は同様である。 [Second Embodiment]
A printed wiring board according to a second embodiment of the present invention is shown in FIG.
The printed wiring board 10 of the second embodiment has a core substrate 30. The core substrate 30 includes a first resin layer 24F stacked on the first surface F of the insulating substrate 20z and the insulating base material 20z, and a second resin layer 24S stacked on the second surface S. The insulating substrate 20z is formed of a reinforcing material, inorganic particles, and resin. The first resin layer 24F and the second resin layer 24S do not include a reinforcing material. However, the first and second resin layers may include inorganic particles, or may be formed of only a resin. When the resin layer contains inorganic particles, the thermal expansion coefficient of the resin layer becomes small. When the resin layer does not contain inorganic particles, the inorganic particles are not dropped from the resin layer to the plating solution in the plating step. When inorganic particles are mixed in the plating solution, the thickness of the plating film tends to vary. It is difficult for such problems to occur.
Rough surfaces are formed on the surfaces of the first resin layer and the second resin layer. The first and second conductor layers are formed on the first and second resin layers through the rough surface. Other than that, the printed wiring board of 1st Embodiment and the printed wiring board of 2nd Embodiment are the same.

[第２実施形態のプリント配線板の製造方法]
第２実施形態のプリント配線板１０の製造方法が図１０〜図１１に示される。
（１）第１面と第１面と反対側の第２面を有する出発基板２０が準備される（図１０（Ａ））。出発基板２０は、絶縁基板２０ｚと絶縁基材２０ｚの第１面Ｆ上に積層されている第１樹脂層２４Ｆと、第２面Ｓ上に積層されている第２樹脂層２４Ｓとから成る。 [Method for Manufacturing Printed Wiring Board of Second Embodiment]
A method for manufacturing the printed wiring board 10 of the second embodiment is shown in FIGS.
(1) A starting substrate 20 having a first surface and a second surface opposite to the first surface is prepared (FIG. 10A). The starting substrate 20 includes a first resin layer 24F stacked on the first surface F of the insulating substrate 20z and the insulating base material 20z, and a second resin layer 24S stacked on the second surface S.

（２）出発基板の第１面Ｆ（上面）にＣＯ２レーザが照射され、出発基板の第１面Ｆ側にスルーホール導体用貫通孔を形成するための第１開口部２８ａが形成される（図１０（Ｂ））。ここで、第１開口部２８ａは、第１Ｆ面から第２面Ｓに向かってテーパしている。 (2) The first surface F (upper surface) of the starting substrate is irradiated with CO2 laser, and a first opening 28a for forming a through-hole conductor through hole is formed on the first surface F side of the starting substrate ( FIG. 10B). Here, the first opening 28 a is tapered from the first F surface toward the second surface S.

（３）出発基板の第２面ＳにＣＯ２レーザが照射され、第１開口部２８ａに繋がる第２開口部２８ｂが形成される。スルーホール導体用貫通孔２８が形成される（図１０（Ｃ））。ここで、第２開口部２８ｂは、第２面Ｓから第１面Ｆに向かってテーパしている。 (3) The second surface S of the starting substrate is irradiated with the CO2 laser to form the second opening 28b connected to the first opening 28a. Through-holes 28 for through-hole conductors are formed (FIG. 10C). Here, the second opening 28 b is tapered from the second surface S toward the first surface F.

（４）無電解めっき処理により出発材料の表面と貫通孔の内壁にシード層としての無電解めっき膜３１が形成される（図１０（Ｄ））。 (4) An electroless plating film 31 as a seed layer is formed on the surface of the starting material and the inner wall of the through hole by the electroless plating process (FIG. 10D).

（５）シード層３１上に所定のパターンを有するめっきレジスト４０が形成される（図１０（Ｅ））。 (5) A plating resist 40 having a predetermined pattern is formed on the seed layer 31 (FIG. 10E).

（６）電解めっき処理により、めっきレジスト４０から露出するシード層上に電解めっき膜３２が形成される。同時に貫通孔２８がめっきにより充填されスルーホール導体３６が形成される（図１０（Ｆ））。
第２実施形態のプリント配線板の製造方法によれば、貫通孔２８が電解めっきで充填される時、電解めっき膜は第１と第２の導体層のターゲットの厚みより厚く形成される。そのため、貫通孔２８は電解めっき膜で充填されると共にスルーホールランドの上面がほぼ平坦となる。スルーホールランドの上面にリセスが形成され難い。めっき直後の電解めっき膜の厚みや第１、第２導体層の厚みは第１、第２実施形態で同様である。 (6) An electrolytic plating film 32 is formed on the seed layer exposed from the plating resist 40 by electrolytic plating. At the same time, the through hole 28 is filled by plating to form a through hole conductor 36 (FIG. 10F).
According to the printed wiring board manufacturing method of the second embodiment, when the through hole 28 is filled with electrolytic plating, the electrolytic plating film is formed thicker than the thicknesses of the targets of the first and second conductor layers. Therefore, the through hole 28 is filled with the electrolytic plating film, and the upper surface of the through hole land is substantially flat. It is difficult to form a recess on the top surface of the through-hole land. The thickness of the electrolytic plating film immediately after plating and the thickness of the first and second conductor layers are the same in the first and second embodiments.

（７）めっきレジスト４０が除去される（図１１（Ａ））。 (7) The plating resist 40 is removed (FIG. 11A).

（８）エッチングにより電解めっき膜３２が薄膜化されると共に、電解めっき膜３２間のシード層３１が除去される（図１１（Ｂ））。これにより、電解めっき膜（薄膜化後の電解めっき膜）３２０の厚みｆ２がエッチングで所定の範囲に調整される。第１導体層３４Ｆと第２導体層３４Ｓを有するコア基板３０が完成する。以降の工程は、図２（Ｃ）〜図４に示されている工程でプリント配線板が製造される。 (8) The electrolytic plating film 32 is thinned by etching, and the seed layer 31 between the electrolytic plating films 32 is removed (FIG. 11B). Thereby, the thickness f2 of the electrolytic plating film (electroplating film after thinning) 320 is adjusted to a predetermined range by etching. The core substrate 30 having the first conductor layer 34F and the second conductor layer 34S is completed. In the subsequent steps, the printed wiring board is manufactured in the steps shown in FIGS.

第２実施形態では、電解めっき膜間のシード層を除去するとき、めっき直後の電解めっき膜が薄膜化される。めっきレジストが存在している状態で電解めっき膜は薄膜化されない。１つの工程で、電解めっき膜３２の薄膜化と導体層の形成が行われる。
第２実施形態では、めっきレジストが存在しない状態でたくさんの導体が除去されるので、導体層の幅の制御が難しい。また、電解めっき膜下の金属箔や無電解めっき膜が過剰にエッチングされることもある。第１実施形態と第２実施形態が比較されると、第２実施形態は工程が簡単である。第１実施形態は、微細な導体回路の製造に適する。第１実施形態では薄くて高密度なプリント配線板が製造される。貫通孔２８がめっきで充填されていて、２５μｍ／２５μｍ（線幅／線間のスペース）以下の導体回路を有するプリント配線板が製造される。また、第１実施形態の製法によれば、第３の電解めっき膜の下のシード層が過剰にエッチングされ難い。また、第１実施形態の製造方法によれば、第３の電解めっき膜の下のシード層が過剰にエッチングされない。第１導体層や第２導体層と絶縁基板間の密着強度が高い。各実施形態の無電解めっきや電解めっきには銅めっきが好ましい。 In the second embodiment, when the seed layer between the electrolytic plating films is removed, the electrolytic plating film immediately after plating is thinned. The electrolytic plating film is not thinned in the presence of the plating resist. In one step, the electrolytic plating film 32 is thinned and a conductor layer is formed.
In the second embodiment, since many conductors are removed in the absence of the plating resist, it is difficult to control the width of the conductor layer. In addition, the metal foil or electroless plating film under the electrolytic plating film may be excessively etched. When the first embodiment and the second embodiment are compared, the second embodiment has a simple process. The first embodiment is suitable for manufacturing a fine conductor circuit. In the first embodiment, a thin and high-density printed wiring board is manufactured. A printed wiring board having a through-hole 28 filled with plating and having a conductor circuit of 25 μm / 25 μm (line width / space between lines) or less is manufactured. Further, according to the manufacturing method of the first embodiment, the seed layer under the third electrolytic plating film is hardly etched excessively. Further, according to the manufacturing method of the first embodiment, the seed layer under the third electrolytic plating film is not excessively etched. The adhesion strength between the first conductor layer or the second conductor layer and the insulating substrate is high. Copper plating is preferable for the electroless plating and electrolytic plating of each embodiment.

１０ プリント配線板
３０ コア基板
３１ 無電解めっき膜
３２ 電解めっき膜
３４Ｆ 第１導体層
３４Ｓ 第２導体層
３６ スルーホール導体
３６ＦＲ、３６ＳＲ スルーホールランド
４０ めっきレジスト
５０Ｆ、５０Ｓ 層間樹脂絶縁層
５８Ｆ、５８Ｓ 導体層
６０Ｆ、６０Ｓ ビア導体
７０Ｆ、７０Ｓ ソルダーレジスト層 DESCRIPTION OF SYMBOLS 10 Printed wiring board 30 Core board 31 Electroless plating film 32 Electrolytic plating film 34F 1st conductor layer 34S 2nd conductor layer 36 Through-hole conductor 36FR, 36SR Through-hole land 40 Plating resist 50F, 50S Interlayer resin insulation layer 58F, 58S Conductor Layer 60F, 60S Via conductor 70F, 70S Solder resist layer

Claims (10)

第１面と前記第１面と反対側の第２面を有する絶縁基板からなる出発基板を準備することと、
前記出発基板にスルーホール導体用の貫通孔を形成することと、
前記貫通孔内及び前記出発基板の表面にシード層を形成することと、
前記シード層の表面にめっきレジストを形成することと、
前記めっきレジストから露出しているシード層上に電解めっき膜を形成すると共に前記スルーホール導体用の貫通孔内を前記電解めっき膜で充填することと、
前記電解めっき膜の厚みを薄くすることと、
前記めっきレジストを除去することと、
前記電解めっき膜間のシード層を除去すること、とを有するプリント配線板の製造方法。 Providing a starting substrate consisting of an insulating substrate having a first surface and a second surface opposite the first surface;
Forming a through-hole for a through-hole conductor in the starting substrate;
Forming a seed layer in the through hole and on the surface of the starting substrate;
Forming a plating resist on the surface of the seed layer;
Forming an electrolytic plating film on the seed layer exposed from the plating resist and filling the through-hole for the through-hole conductor with the electrolytic plating film;
Reducing the thickness of the electrolytic plating film;
Removing the plating resist;
Removing a seed layer between the electrolytic plating films. 請求項１のプリント配線板の製造方法であって、前記電解めっき膜を薄くすることで得られる電解めっき膜の厚みを前記電解めっき膜の厚みで割ることで得られる値は０．５〜０．８３である。 It is a manufacturing method of the printed wiring board of Claim 1, Comprising: The value obtained by dividing the thickness of the electrolytic plating film obtained by making the said electrolytic plating film thin by the thickness of the said electrolytic plating film is 0.5-0 .83. 請求項１のプリント配線板の製造方法であって、前記出発基板の厚みは５０μｍから２００μｍであって、前記スルーホール導体用の貫通孔の径は５０μｍから８０μｍである。 2. The method for manufacturing a printed wiring board according to claim 1, wherein the starting substrate has a thickness of 50 μm to 200 μm, and a diameter of the through hole for the through hole conductor is 50 μm to 80 μm. 請求項１のプリント配線板の製造方法であって、前記スルーホール導体用の貫通孔を形成することは、前記出発基板の第１面にレーザを照射することにより前記出発基板の第１面から第２に向かってテーパーしている第１開口部を形成することと前記出発基板の第２面にレーザを照射することにより前記出発基板の第２面から第１に向かってテーパーしていて前記第１開口部に繋がる第２開口部を形成することを含む。 The method for manufacturing a printed wiring board according to claim 1, wherein the through hole for the through-hole conductor is formed by irradiating the first surface of the starting substrate with a laser from the first surface of the starting substrate. Forming a first opening tapered toward the second and irradiating the second surface of the starting substrate with a laser so as to taper toward the first from the second surface of the starting substrate; Forming a second opening connected to the first opening. 請求項４のプリント配線板の製造方法であって、前記スルーホール導体用の貫通孔の最小径が４０〜６０μｍである。 5. The method of manufacturing a printed wiring board according to claim 4, wherein a minimum diameter of the through hole for the through hole conductor is 40 to 60 [mu] m. 請求項１のプリント配線板の製造方法であって、前記シード層は無電解銅めっき膜である。 It is a manufacturing method of the printed wiring board of Claim 1, Comprising: The said seed layer is an electroless copper plating film | membrane. 請求項１のプリント配線板の製造方法であって、前記めっきレジストを除去することは、前記電解めっき膜の厚みを薄くすることより前に行われ、前記シード層を除去することと前記電解めっき膜の厚みを薄くすることは同時に行われる。 2. The method for manufacturing a printed wiring board according to claim 1, wherein the removal of the plating resist is performed before the thickness of the electrolytic plating film is reduced, and the seed layer is removed and the electrolytic plating is performed. Decreasing the thickness of the film is performed simultaneously. 請求項１のプリント配線板の製造方法であって、前記電解めっき膜の厚みを薄くすることは、前記めっきレジストを除去することより前に行われ、前記シード層を除去することは前記めっきレジストを除去することより後に行われる。 2. The method of manufacturing a printed wiring board according to claim 1, wherein reducing the thickness of the electrolytic plating film is performed before removing the plating resist, and removing the seed layer is the plating resist. This is done after removing. 請求項１のプリント配線板の製造方法であって、前記電解めっき膜を薄くすることで得られる電解めっき膜の厚みは５μｍから１０μｍである。 It is a manufacturing method of the printed wiring board of Claim 1, Comprising: The thickness of the electrolytic plating film obtained by making the said electrolytic plating film thin is 5 micrometers-10 micrometers. 請求項８のプリント配線板の製造方法であって、前記シード層を除去することは前記電解めっき膜の厚みを薄くすることを含む。 9. The method of manufacturing a printed wiring board according to claim 8, wherein removing the seed layer includes reducing the thickness of the electrolytic plating film.
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