JP2014044993A

JP2014044993A - Semiconductor device and manufacturing method of the same

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Publication number: JP2014044993A
Application number: JP2012185099A
Authority: JP
Inventors: Takatoshi Kiyomura; 貴利清村; Toshiyuki Hirota; 俊幸廣田
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2012-08-24
Filing date: 2012-08-24
Publication date: 2014-03-13

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which includes a highly reliable capacitor which inhibits leakage current at low EOT (Equivalent Oxide Thickness) in a capacitor using a dielectric film.SOLUTION: A semiconductor device comprises as dielectric films formed between upper and lower electrodes, a first titanium oxide film 102A which contacts the lower electrode 101, a second titanium oxide film 102B which contacts the upper electrode 104 and a zirconium oxide film 103 inserted between the first and second titanium oxide films. The first and second titanium oxide films or the second titanium oxide film has an aluminum oxide-containing layer of not more than one atomic layer.

Description

本発明は、半導体装置及びその製造方法に関わり、特に、高誘電率、低リーク電流特性を備えたキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）に関する。 The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a DRAM (Dynamic Random Access Memory) having a capacitor having high dielectric constant and low leakage current characteristics.

コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭが用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。 In computers and other electronic devices, DRAM is used as a semiconductor memory device capable of high-speed operation. A DRAM is mainly composed of a memory cell array and peripheral circuits for driving the memory cell array. The memory cell array includes a single switching transistor and a single capacitor that are arranged in a matrix as unit components.

他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。 Similar to other semiconductor devices, miniaturization of individual cells is being promoted in order to meet the demand for higher integration in DRAMs. As a result, the planar area allowed for forming the capacitor has been reduced, and it has become difficult to ensure the capacity necessary for the storage device. As countermeasures for this problem, studies have been made on three-dimensional electrode structures, metal materials for upper and lower electrodes (MIM structure), and higher dielectric constants of capacitive insulating films. As a result, in a DRAM having a minimum processing dimension (F value) of 70 nm or less, which is used as a standard indicator at the technical level, the electrode structure must be three-dimensional, and the upper and lower electrodes are made of metal materials. Has already been put to practical use. Therefore, further improvement in the characteristics of the capacitor based on these technological developments is less expected. For further miniaturization in the future, the mainstream is to improve the characteristics of the capacitor by increasing the dielectric constant of the last capacitive insulating film.

半導体記憶装置としてキャパシタに要求される特性には、（１）大きな容量が得られること、すなわち誘電率が高いこと（後述するＥＯＴが小さいこと）、（２）容量絶縁膜のリーク電流が小さいこと、が挙げられる。しかし、一般的に言えることであるが、大きな誘電率を有する高誘電体膜は絶縁破壊耐性が小さく、リーク電流が大きい特性を示す。すなわち、高誘電率化と低リーク電流化はトレードオフの関係にある。より微細化されたメモリセルを実現するためには、高誘電体膜を用いてもリーク電流が増大せず、信頼性に優れたキャパシタ構造及びその製造技術の開発が望まれている。 The characteristics required for a capacitor as a semiconductor memory device include (1) a large capacitance, that is, a high dielectric constant (small EOT described later), and (2) a small leakage current of the capacitive insulating film. . However, as can be generally said, a high dielectric film having a large dielectric constant has low dielectric breakdown resistance and high leakage current. That is, there is a trade-off between increasing the dielectric constant and reducing the leakage current. In order to realize a more miniaturized memory cell, there is a demand for the development of a capacitor structure having excellent reliability and a manufacturing technique thereof that does not increase leakage current even when a high dielectric film is used.

特許文献１には高誘電体膜として、ＳＴＯ（ストロンチウムチタニウムオキサイド）膜を用い、上下部電極としてＴｉＮ（窒化チタン）を用いる構成において、リーク電流を防止する方策が開示されている。具体的には、下部電極と誘電体及び誘電体と上部電極の間に、例えばＴｉＳｉＮ（チタニウムシリコンナイトライド）などの非晶質導電体からなるバッファー電極層を介在させる平坦キャパシタの構成が記載されている。バッファー電極層に非晶質導電体を用いて下部電極を覆うことにより、下部電極表面の凹凸を減少させてリーク電流を低減する効果があるとされている。 Patent Document 1 discloses a measure for preventing leakage current in a configuration in which an STO (strontium titanium oxide) film is used as a high dielectric film and TiN (titanium nitride) is used as upper and lower electrodes. Specifically, a configuration of a flat capacitor is described in which a buffer electrode layer made of an amorphous conductor such as TiSiN (titanium silicon nitride) is interposed between the lower electrode and the dielectric, and the dielectric and the upper electrode. ing. By covering the lower electrode with an amorphous conductor in the buffer electrode layer, it is said that there is an effect of reducing the leakage current by reducing irregularities on the surface of the lower electrode.

また、ＤＲＡＭのキャパシタとして、ＭＩＭ構造、例えば、ＴｉＮ／ＺｒＯ_２／ＴｉＮ構造のキャパシタが用いられるようになってきた。 Further, as a capacitor of DRAM, an MIM structure, for example, a capacitor having a TiN / ZrO ₂ / TiN structure has been used.

ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。 In DRAM, heat treatment at 450 ° C. to 500 ° C. exists as an inevitable process after capacitor formation, but at this time, sufficient thermal stability cannot be obtained with a dielectric film of a single zirconium oxide film, and leakage current does not occur after heat treatment. Problems such as an increase occur.

そこで、熱安定性を付加するさまざまな試みが成されており、誘電体膜の多層化、例えば、ＺＡＺ構造（ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２、ＺＡＺのＺはＺｒＯ_２層、ＡはＡｌ_２Ｏ_３層をそれぞれ意味する。）や、Ａｌ_２Ｏ_３とＺｒＯ_２の膜を交互に複数回積層した構造を有するもの等がある。 Therefore, various attempts to add thermal stability have been made. For example, a multilayered dielectric film, for example, a ZAZ structure (ZrO ₂ / Al ₂ O ₃ / ZrO ₂ , Z of ZAZ is a ZrO ₂ layer, A is An Al ₂ O ₃ layer), or a structure in which Al ₂ O ₃ and ZrO ₂ films are alternately stacked a plurality of times.

これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ_２）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ_２Ｏ_３）を組み合わせることで、所望の特性を得ようとするものである。 These structures are intended to obtain desired characteristics by combining zirconium oxide (ZrO ₂ ) having a high dielectric constant and aluminum oxide (Al ₂ O ₃ ) that is not high in dielectric constant but excellent in thermal stability. It is.

例えば、特許文献２には、Ｆ７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ_２薄膜とＡｌ_２Ｏ_３薄膜を交互に積層した多重誘電膜の形成方法が開示されている。 For example, Patent Document 2 discloses a method for forming an AZ structure, a ZA structure, a ZAZ structure, or a multi-dielectric film in which ZrO ₂ thin films and Al ₂ O ₃ thin films are alternately stacked for a DRAM of F70 nm or less. .

ＷＯ２００９／０９０９７９WO 2009/090979 特開２００６−１３５３３９号公報JP 2006-135339 A

上記特許文献１の図８に第１実施例として記載された平坦キャパシタは、ＴｉＮ膜からなる第１電極層８３ａ及び非晶質導電層のＴｉＳｉＮ膜からなる第２電極層８３ｂを有する下部電極層８３と、ＳｉＮ膜からなる第１の誘電体層８４ａ、ＳＴＯ膜からなる第２の誘電体層８４ｂ及びＳｉＮ膜からなる第３の誘電体層８４ｃを有する誘電体層８４と、非晶質導電層のＴｉＳｉＮ膜からなる第３電極層８５ａ及びＴｉＮ膜からなる第４電極層８５ｂを有する上部電極８５を備える構成となっている。上記構成において、第２電極層８３ｂ及び第３電極層８５ａとなる非晶質導電体のＴｉＳｉＮは、スパッタ法、あるいは熱ＣＶＤ（Chemical Vapor Deposition）法で堆積しても良いとされている。熱ＣＶＤ法の場合には、原料としてＴｉＣｌ_４、ＮＨ_３、ＳｉＨ_４を用い、堆積温度は約５２０℃で良いとされている。しかし、スパッタ法では平坦キャパシタに用いる場合は問題ないが、段差被覆性が悪いために、立体構造キャパシタへの適用は困難となる問題がある。また、熱ＣＶＤ法では３種類の原料ガスを用いていることから、立体構造における深い孔の底に至るまで、膜厚均一性や組成均一性の確保が困難となることが危惧される。 The flat capacitor described as the first embodiment in FIG. 8 of Patent Document 1 includes a lower electrode layer having a first electrode layer 83a made of a TiN film and a second electrode layer 83b made of a TiSiN film of an amorphous conductive layer. 83, a first dielectric layer 84a made of an SiN film, a second dielectric layer 84b made of an STO film, and a third dielectric layer 84c made of an SiN film, and an amorphous conductive layer The upper electrode 85 has a third electrode layer 85a made of a TiSiN film and a fourth electrode layer 85b made of a TiN film. In the above configuration, it is said that TiSiN, which is an amorphous conductor serving as the second electrode layer 83b and the third electrode layer 85a, may be deposited by sputtering or thermal CVD (Chemical Vapor Deposition). In the case of the thermal CVD method, TiCl ₄ , NH ₃ , SiH ₄ is used as a raw material, and the deposition temperature may be about 520 ° C. However, the sputtering method has no problem when used for a flat capacitor, but has a problem that it is difficult to apply to a three-dimensional structure capacitor due to poor step coverage. In addition, since three types of source gases are used in the thermal CVD method, it is feared that it is difficult to ensure film thickness uniformity and composition uniformity up to the bottom of deep holes in the three-dimensional structure.

さらに、特許文献１では高誘電体膜となるＳＴＯ膜の上下にシリコン窒化膜(ＳｉＮ膜)を形成しており、その膜厚は各々２ｎｍで良いとされている。ＳｉＮ膜は非晶質であることで表面の平坦性を維持することができ、ＳｉＮ膜／ＳＴＯ膜／ＳｉＮ膜からなる容量絶縁膜のリーク電流の増大は抑制されると考えられる。しかし、ＳｉＮ膜の誘電率はシリコン酸化膜の誘電率の高々２倍であり、容量絶縁膜全体としては高誘電率のＳＴＯ膜を用いる効果は皆無に近い結果となる。すなわち、特許文献１に記載されている、厚さ２ｎｍのＳｉＮ膜／厚さ４ｎｍのＳＴＯ膜／厚さ２ｎｍのＳｉＮ膜からなる容量絶縁膜では、ＳｉＮ膜の誘電率が８、ＳＴＯ膜の誘電率が１００であることを考慮するとＥＯＴ（Equivalent Oxide Thickness：ＳｉＯ_２の誘電率４で等価換算した膜厚）は、１ｎｍ＋０．１６ｎｍ＋１ｎｍで２．１６ｎｍとなる。ＳＴＯ膜が単層膜であればＥＯＴは０．１６ｎｍとなって大きな容量を得ることができるが、上下部に位置する物理膜厚が４ｎｍのＳｉＮ膜が積層された途端にＥＯＴは１３．５倍に厚くなってしまい、容量は１桁以上小さな値となってしまう。このようなキャパシタ構造では、リーク電流の抑制及び信頼性の確保は可能と推定されるが、大きな容量を得ることはできず、ＥＯＴで０．９ｎｍより小さい値が要求されるＦ値が４０ｎｍ以下の高集積記憶装置への適用は困難となる問題がある。 Further, in Patent Document 1, silicon nitride films (SiN films) are formed above and below the STO film serving as a high dielectric film, and the film thickness may be 2 nm each. Since the SiN film is amorphous, the flatness of the surface can be maintained, and it is considered that an increase in leakage current of the capacitive insulating film composed of SiN film / STO film / SiN film is suppressed. However, the dielectric constant of the SiN film is at most twice the dielectric constant of the silicon oxide film, and the effect of using the high dielectric constant STO film as a whole is almost zero. That is, in the capacitive insulating film described in Patent Document 1 consisting of a 2 nm thick SiN film / a 4 nm thick STO film / a 2 nm thick SiN film, the SiN film has a dielectric constant of 8, and the STO film has a dielectric constant. Considering that the rate is 100, EOT (Equivalent Oxide Thickness: equivalent film thickness of SiO _{2 with} a dielectric constant of 4) is 2.16 nm at 1 nm + 0.16 nm + 1 nm. If the STO film is a single layer film, EOT is 0.16 nm and a large capacity can be obtained. However, as soon as SiN films having a physical film thickness of 4 nm positioned at the upper and lower parts are stacked, the EOT is 13. It will be five times thicker and the capacity will be one order of magnitude smaller. In such a capacitor structure, it is presumed that leakage current can be suppressed and reliability can be ensured. However, a large capacity cannot be obtained, and an F value that requires a value smaller than 0.9 nm in EOT is 40 nm or less. There is a problem that it is difficult to apply to a highly integrated memory device.

また、上記特許文献１の図１２に第２実施例として記載された平坦キャパシタは、上記第１実施例の構成に対して、第１の誘電体層８４ａ（ＳｉＮ）と第３の誘電体層８４ｃ（ＳｉＮ）を有していない点のみが異なっている。すなわち、第２の誘電体８４ｂ（ＳＴＯ）が、非晶質導電体のＴｉＳｉＮからなる第３の電極層８５ａに接触している構成となっている。この構成では、高誘電体膜であるＳＴＯ膜のみで誘電体膜８４を構成しているので、ＥＯＴは小さくなり、大きな容量を得ることができる。しかし、上述のように、非晶質導電体のＴｉＳｉＮをＣＶＤ法で形成する温度は５２０℃とされており、段落［００３６]に記載されているように、ＳＴＯ膜の結晶化アニール温度４００〜６００℃に該当している。すなわち、第３の電極層８５ａが成膜される直前の予備加熱ステップにおいてＳＴＯ膜は結晶化しており、結晶化したＳＴＯ上に第３の電極層８５ａが形成されることを意味している。 Further, the flat capacitor described as the second embodiment in FIG. 12 of Patent Document 1 has a first dielectric layer 84a (SiN) and a third dielectric layer compared to the configuration of the first embodiment. The only difference is that it does not have 84c (SiN). That is, the second dielectric 84b (STO) is in contact with the third electrode layer 85a made of amorphous SiSiN. In this configuration, since the dielectric film 84 is composed only of the STO film which is a high dielectric film, the EOT is reduced and a large capacity can be obtained. However, as described above, the temperature for forming the amorphous conductor TiSiN by the CVD method is 520 ° C., and as described in paragraph [0036], the crystallization annealing temperature of the STO film is 400 to 400 ° C. It corresponds to 600 ° C. That is, the STO film is crystallized in the preheating step immediately before the third electrode layer 85a is formed, which means that the third electrode layer 85a is formed on the crystallized STO.

このことは、段落［００３８］に、ＳＴＯ膜の表面モフォロジーが悪化する場合があり、と記載されているようにリーク電流が増大する問題がある。第１実施例ではＳＴＯの表面モフォロジーが悪化してもその上に誘電体膜のＳＩＮが表面モフォロジーを改善するように形成され、さらにその上に電極が形成されるのでリーク電流は増大しない。しかし、第２実施例では、表面モフォロジーが悪化したＳＴＯ膜の上に直接電極が形成されることとなるので、リーク電流の増大を回避することは困難となる。 This has the problem that the leakage current increases as described in paragraph [0038] that the surface morphology of the STO film may deteriorate. In the first embodiment, even if the surface morphology of the STO deteriorates, the SIN of the dielectric film is formed on the surface so as to improve the surface morphology, and the electrode is further formed thereon, so that the leakage current does not increase. However, in the second embodiment, an electrode is directly formed on the STO film having a deteriorated surface morphology, so it is difficult to avoid an increase in leakage current.

一方、特許文献２で説明したＺＡＺ構造は、リーク電流を抑制できる、優れたキャパシタ構造である。 On the other hand, the ZAZ structure described in Patent Document 2 is an excellent capacitor structure that can suppress leakage current.

しかし、ＤＲＡＭキャパシタのリーク電流密度の許容を１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ^２）とすると、ＺＡＺ構造のキャパシタのＥＯＴは０．９ｎｍが限界であった。 However, assuming that the tolerance of the leakage current density of the DRAM capacitor is 1E-7 (A / cm ² ) under a bias of 1 V, the EOT of the capacitor having the ZAZ structure has a limit of 0.9 nm.

前記のように、最小加工寸法Ｆ値が４０ｎｍ以下に縮小されるＤＲＡＭにおいては、ＥＯＴを０．９ｎｍより小さくして、単位電極面積当たりの容量を大きくすることが要求されている。さらに世代が進むと、ＥＯＴをさらに０．７ｎｍより小さくする必要がある。 As described above, in a DRAM in which the minimum processing dimension F value is reduced to 40 nm or less, it is required to increase the capacity per unit electrode area by making EOT smaller than 0.9 nm. As generations further advance, EOT needs to be further reduced to less than 0.7 nm.

ＺＡＺ構造でＥＯＴを小さくしにくい理由は、比誘電率の低い（ε＝８．９）酸化アルミニウム（Ａｌ_２Ｏ_３）を誘電体の一部に用いているのが一因であるが、これまでのところ、結晶化した酸化ジルコニウム単層を誘電体膜としたキャパシタは、ＥＯＴは小さくできるものの、リーク電流が大きく、実用化は困難であった。 The reason why it is difficult to reduce the EOT with the ZAZ structure is that aluminum oxide (Al ₂ O ₃ ) having a low relative dielectric constant (ε = 8.9) is used as a part of the dielectric, So far, a capacitor using a crystallized zirconium oxide single layer as a dielectric film has a large leakage current, but it is difficult to put it to practical use, although the EOT can be reduced.

上記問題に鑑み、本発明は、誘電体膜を用いるキャパシタにおいて、ＥＯＴが低く、リーク電流特性に優れた信頼性の高いキャパシタを備える半導体装置、及びその製造方法を提供する。 In view of the above problems, the present invention provides a semiconductor device including a highly reliable capacitor having a low EOT and excellent leakage current characteristics in a capacitor using a dielectric film, and a manufacturing method thereof.

すなわち、本発明の一実施形態によれば、
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記誘電体膜は、前記下部電極に接する第１の酸化チタン膜と、前記上部電極と接する第２の酸化チタン膜と、前記第１及び第２の酸化チタン膜との間に挿入された酸化ジルコニウム膜を含み、前記第１及び第２の酸化チタン膜中、又は第２の酸化チタン膜中に１原子層以下の酸化アルミニウム膜を含む半導体装置が提供される。 That is, according to one embodiment of the present invention,
On the semiconductor substrate,
A lower electrode connected to the semiconductor substrate;
A dielectric film in contact with the lower electrode and covering the lower electrode;
A semiconductor memory device including a capacitor having an upper electrode in contact with the dielectric film and covering the dielectric film,
The dielectric film is an oxide inserted between the first titanium oxide film in contact with the lower electrode, the second titanium oxide film in contact with the upper electrode, and the first and second titanium oxide films. There is provided a semiconductor device including a zirconium film and including an aluminum oxide film of one atomic layer or less in the first and second titanium oxide films or in the second titanium oxide film.

また、本発明の別の実施形態によれば、
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、原子層堆積（ＡＬＤ）法で前記下部電極に接する第１の酸化チタン膜と、前記上部電極と接する第２の酸化チタン膜と、前記第１及び第２の酸化チタン膜との間に挿入された酸化ジルコニウム膜を成膜する工程を含み、
前記第１及び第２の酸化チタン膜を成膜する工程中、又は第２の酸化チタン膜を成膜する工程中に、第１の酸化アルミニウム含有層を形成するＡＬＤサイクルを、１サイクル実施する半導体装置の製造方法が提供される。 Also, according to another embodiment of the present invention,
A method of manufacturing a semiconductor device including a capacitor,
A method for forming the capacitor comprises:
Forming a lower electrode on the semiconductor substrate;
Forming a dielectric film on the lower electrode;
Forming an upper electrode on the dielectric film,
The step of forming the dielectric film includes a first titanium oxide film in contact with the lower electrode by an atomic layer deposition (ALD) method, a second titanium oxide film in contact with the upper electrode, and the first and second layers. Including a step of forming a zirconium oxide film inserted between the titanium oxide film and
One ALD cycle for forming the first aluminum oxide-containing layer is carried out during the step of forming the first and second titanium oxide films or the step of forming the second titanium oxide film. A method for manufacturing a semiconductor device is provided.

本発明によれば、ＥＯＴが低く、リーク電流特性に優れた誘電体膜を提供でき、半導体素子の微細化に有利となる。 According to the present invention, a dielectric film having a low EOT and excellent leakage current characteristics can be provided, which is advantageous for miniaturization of semiconductor elements.

キャパシタのリーク電流特性とＥＯＴとの関係を示す図である。It is a figure which shows the relationship between the leakage current characteristic of a capacitor, and EOT. 関連技術となるＴＺＴ構造キャパシタの概略断面図である。It is a schematic sectional drawing of the TZT structure capacitor used as related technology. 関連技術となるＴＺＡＺＴ構造キャパシタの概略断面図である。It is a schematic sectional drawing of the TZZT structure capacitor used as related technology. 関連技術となるＴＺＡＺＡＺＴ構造キャパシタの概略断面図である。It is a schematic sectional drawing of the TZAAZT structure capacitor used as related technology. 本発明の第１の実施例になるキャパシタの概略断面図である。1 is a schematic cross-sectional view of a capacitor according to a first embodiment of the present invention. 本発明の第２の実施例になるキャパシタの概略断面図である。It is a schematic sectional drawing of the capacitor which becomes the 2nd Example of this invention. 本発明の第３の実施例になるキャパシタの概略断面図である。It is a schematic sectional drawing of the capacitor which becomes the 3rd Example of this invention. 本発明の第４の実施例になるキャパシタの概略断面図である。It is a schematic sectional drawing of the capacitor which becomes the 4th Example of this invention. 本発明の第５の実施例になるキャパシタの概略断面図である。It is a schematic sectional drawing of the capacitor which becomes a 5th Example of this invention. 本発明の第６の実施例になるキャパシタの概略断面図である。It is a schematic sectional drawing of the capacitor which becomes the 6th Example of this invention. 本発明に係る半導体装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。It is a cross-sectional schematic diagram which shows the outline of the whole structure of DRAM used as the semiconductor device which concerns on this invention. 図１１のＸ−Ｘで示した位置の平面図である。It is a top view of the position shown by XX of FIG. 図１１におけるキャパシタの製造工程（ａ）及び（ｂ）を示す工程断面図である。It is process sectional drawing which shows the manufacturing process (a) and (b) of the capacitor in FIG. 図１１におけるキャパシタの製造工程（ｃ）及び（ｄ）を示す工程断面図である。FIG. 12 is a process cross-sectional view illustrating capacitor manufacturing processes (c) and (d) in FIG. 11. 図１１におけるキャパシタの製造工程（ｅ）及び（ｆ）を示す工程断面図である。It is process sectional drawing which shows the manufacturing process (e) and (f) of the capacitor in FIG. 図１１におけるキャパシタの製造工程（ｇ）及び（ｈ）を示す工程断面図である。FIG. 12 is a process cross-sectional view illustrating manufacturing steps (g) and (h) of the capacitor in FIG. 11. 図１１におけるキャパシタの製造工程（ｉ）を示す工程断面図である。FIG. 12 is a process cross-sectional view illustrating a manufacturing process (i) of the capacitor in FIG. 11.

以下、本発明の実施の形態について説明するが、本発明はこれらの実施の形態のみに限定されるものではない。 Hereinafter, although embodiment of this invention is described, this invention is not limited only to these embodiment.

まず、ＥＯＴを小さくする目的で、酸化チタン（ＴｉＯ_２及びその非化学量論組成ＴｉＯ_ｘ（ｘ＜２）。以下、合わせてＴｉＯという）と酸化ジルコニウム（ＺｒＯ_２及びその非化学量論組成ＺｒＯ_ｘ（ｘ＜２）。以下、合わせてＺｒＯという）との積層構造として、ＴｉＯ／ＺｒＯ／ＴｉＯ構造（図２参照。以下、ＴＺＴ構造という）について検討した。ＴｉＯは高い比誘電率（ε≒８０：但し、ルチル結晶体）により、ＥＯＴを低減できることが期待される。しかしながら、ルチル結晶体を得るためには通常７００℃以上の高温での熱処理を必要とするため、単層ＴｉＯの使用には様々な問題を解決する必要がある。アナターゼ結晶体のＴｉＯはルチルＴｉＯよりも比誘電率に劣るものの、立方晶系ＺｒＯ（ε≒４５）と同等以上の比誘電率を有する。そこで、これらを組み合わせたＴＺＴ構造では、下部電極側ＴｉＯ膜（第１の酸化チタン膜、以下、第１のＴｉＯ膜１０２Ａ）によりＺｒＯ膜結晶化時の下部電極への影響（下部電極の酸化等）を抑制し、上部電極側ＴｉＯ膜（第２の酸化チタン膜、以下、第２のＴｉＯ膜１０２Ｂ）により、上部電極成膜時のＺｒＯ膜への影響（ＺｒＯ膜中のクラック発生等）を抑制することができ、ＥＯＴについても０．６ｎｍ程度まで小さくすることができる。しかしながら、図１に示す５００℃、６時間の熱付加後のＥＯＴ−リーク電流（Ｊ（ｍＡ／ｃｍ^２）ａｔ＋１Ｖ）特性（ＥＯＴ−Ｊ特性という）からわかる通り、リーク電流値が著しく増加するという問題がある。これは、ＴＺＴ構造では、５００℃の熱付加によって、ＴｉＯとＺｒＯが相互拡散してＺｒＴｉＯｘが生成し、ＺｒＴｉＯｘ生成によるリークパス形成と、誘電体として機能していたＺｒＯの実行膜厚の減少によるリーク増大が考えられる。このため、リークパスの生成や実行膜厚の減少を抑制することが必要である。 First, for the purpose of reducing EOT, titanium oxide (TiO ₂ and its non-stoichiometric composition TiO _x (x <2), hereinafter referred to as TiO) and zirconium oxide (ZrO ₂ and its non-stoichiometric composition ZrO). _A TiO / ZrO / TiO structure (see FIG. 2, hereinafter referred to as a TZT structure) was studied as a laminated structure with _x (x <2), hereinafter referred to as ZrO together. TiO is expected to be able to reduce EOT due to its high relative dielectric constant (ε≈80: where rutile crystal). However, since heat treatment at a high temperature of 700 ° C. or higher is usually required to obtain a rutile crystal, various problems need to be solved when using a single layer TiO. Although TiO of anatase crystal is inferior in relative dielectric constant to rutile TiO, it has a relative dielectric constant equal to or higher than that of cubic ZrO (ε≈45). Therefore, in the TZT structure in which these are combined, the lower electrode side TiO film (first titanium oxide film, hereinafter referred to as the first TiO film 102A) affects the lower electrode during crystallization of the ZrO film (e.g., oxidation of the lower electrode). ) And the influence of the upper electrode side TiO film (second titanium oxide film, hereinafter referred to as second TiO film 102B) on the ZrO film during the formation of the upper electrode (such as generation of cracks in the ZrO film). In addition, EOT can be reduced to about 0.6 nm. However, as can be seen from the EOT-leakage current (J (mA / cm ² ) at + 1V) characteristic (referred to as the EOT-J characteristic) after heating at 500 ° C. for 6 hours shown in FIG. 1, the leakage current value increases remarkably. There is a problem. In the TZT structure, TiO and ZrO are mutually diffused by heat addition at 500 ° C. to generate ZrTiOx, and a leakage path is formed by the generation of ZrTiOx, and leakage due to a decrease in the effective film thickness of ZrO functioning as a dielectric. An increase is considered. For this reason, it is necessary to suppress the generation of leak paths and the reduction of the effective film thickness.

従来、ＺｒＯ中に１原子層〜数原子層程度の酸化アルミニウム（Ａｌ_２Ｏ_３）を挟み込んだＺＡＺ構造あるいはＡｌ_２Ｏ_３を多層に含むＺｒＯ／Ａｌ_２Ｏ_３／ＺｒＯ／Ａｌ_２Ｏ_３／ＺｒＯ（以下、ＺＡＺＡＺ構造という）とすることでリーク電流を抑制することが提案されている。これらをＴＺＴ構造と組み合わせた、ＴＺＡＺＴ構造（図３）またはＴＺＡＺＡＺＴ構造（図４）についてＥＯＴ−Ｊ特性を検討すると、図１に示すように、リーク電流値はＴＺＴの場合よりも改善されるものの、ＥＯＴが大きくなっている。これは、背景技術に示したＺＡＺ構造と同様にＡｌ_２Ｏ_３の低い比誘電率が影響している。また、ＺｒＯ膜をＡｌ_２Ｏ_３層１０５で分断することによってＺｒＯ膜の実行膜厚が減少するサイズ効果もＥＯＴの上昇に影響するものと考えられる。なお、グラフのバラツキは、Ａｌ_２Ｏ_３層１０５の厚みによるもので、Ａｌ_２Ｏ_３層１０５の厚みが厚くなるほど、ＥＯＴが増加する。
また、注目すべきは、ＴＺＡＺＴ構造では、ＥＯＴの上昇に伴ってＪ特性が改善されているのに対し、ＴＺＡＺＡＺＴ構造ではＥＯＴが上昇してもＪ特性がほとんど変化していないことである。つまり、１層のＡｌ_２Ｏ_３層１０５を挿入したＴＺＡＺＴ構造に比較して、多層のＡｌ_２Ｏ_３層１０５を挿入したＴＺＡＺＡＺＴ構造ではＡｌ_２Ｏ_３層１０５の膜厚が小さくても十分にＪ特性を改善しているといえる。 Conventionally, ZrO / Al ₂ O ₃ / ZrO / Al ₂ O ₃ / ZAZ structure in which aluminum oxide (Al ₂ O ₃ ) of about 1 atomic layer to several atomic layers is sandwiched in ZrO or Al ₂ O ₃ in multiple layers It has been proposed to suppress leakage current by using ZrO (hereinafter referred to as a ZAZAZ structure). Examining the EOT-J characteristics of the TZAZT structure (FIG. 3) or the TZAZAZT structure (FIG. 4) in which these are combined with the TZT structure, the leakage current value is improved as compared with the case of TZT as shown in FIG. , EOT is getting bigger. This is influenced by the low dielectric constant of Al ₂ O ₃ as in the ZAZ structure shown in the background art. In addition, it is considered that the size effect that the effective film thickness of the ZrO film decreases by dividing the ZrO film by the Al ₂ O ₃ layer 105 also affects the increase in EOT. Incidentally, the variation of the graph, due to the thickness of _{the Al} 2 _{O 3} layer 105, as the thickness of _{the Al} 2 _{O 3} layer 105 becomes thicker, EOT increases.
Also, it should be noted that in the TZATZT structure, the J characteristic is improved as the EOT increases, whereas in the TZAZZT structure, the J characteristic is hardly changed even if the EOT is increased. In other words, compared to the TZATZT structure in which one Al ₂ O ₃ layer 105 is inserted, the TZAZZT structure in which the multilayer Al ₂ O ₃ layer 105 is inserted is sufficient even if the thickness of the Al ₂ O ₃ layer 105 is small. It can be said that the J characteristic is improved.

なお、これらのＴＺＴ構造、ＴＺＡＺＴ構造、ＴＺＡＺＡＺＴ構造は、窒化チタン（ＴｉＮ）下部電極１０１上に原子層堆積法(Atomic Layer Deposition：ＡＬＤ法)により第１のＴｉＯ膜１０２Ａ、ＺｒＯ膜１０３、Ａｌ_２Ｏ_３層１０５を含むＺｒＯ膜１０３及び第２のＴｉＯ膜１０２Ｂを形成し、ＴｉＮ上部電極１０４を形成したもので、上下のＴｉＯ膜１０２はそれぞれ０．５ｎｍ程度、ＺｒＯ膜（単層、ＺＡＺ構造、ＺＡＺＡＺ構造）は６ｎｍ程度、合計７ｎｍ程度の誘電体膜を形成した。 Note that these TZT structure, TZATZT structure, and TZAZZT structure are formed on the titanium nitride (TiN) lower electrode 101 by the atomic layer deposition (ALD method), the first TiO film 102A, the ZrO film 103, and Al _2. The ZrO film 103 including the O ₃ layer 105 and the second TiO film 102B are formed, and the TiN upper electrode 104 is formed. The upper and lower TiO films 102 each have a thickness of about 0.5 nm and a ZrO film (single layer, ZAZ structure). , ZAZAZ structure), a dielectric film having a total thickness of about 7 nm was formed.

そこで、本発明者らは、ＴＺＡＺＴ構造とＴＺＡＺＡＺＴ構造との違いを踏まえた上で、ＺｒＯ中にＡｌ_２Ｏ_３を挟み込むのではなく、上下層のＴｉＯ中にそれぞれ１原子層以下のＡｌ_２Ｏ_３を挟み込むことで、ＥＯＴの低下を抑制し、リーク電流値の増大を抑えることが可能であることを見いだした。 Accordingly, the present inventors have, after consideration of the differences between TZAZT structure and TZAZAZT structure, rather than sandwiching the _Al 2 _{O 3} in ZrO, _Al 2 O below each one atomic layer in the TiO upper and lower layer It has been found that by sandwiching ₃ , it is possible to suppress a decrease in EOT and to suppress an increase in leakage current value.

ここで、「１原子層以下」とは、Ａｌ_２Ｏ_３の１原子層以外に、Ａｌ_２Ｏ_３とＴｉＯ（又はＺｒＯ）の混在する１原子層であることで、実質的にＡｌ_２Ｏ_３が１原子層未満となる場合を含むことを意味する。また、「１原子層」とはＡＬＤ法における１サイクル、すなわち、（１）原料（プリカーサ）供給、吸着、（２）パージ、（３）反応ガス（酸化ガス）供給、酸化、（４）パージの１サイクルを実施することで形成されるもので、Ａｌ_２Ｏ_３とＴｉＯの混在する１原子層は（１）の原料供給、吸着において、ＡｌプリカーサとＴｉプリカーサとを順次又は同時に供給して吸着させることで形成することができる。特に本発明ではＡｌ_２Ｏ_３とＴｉＯの混在する１原子層を形成することが好ましい。 Here, "1 atomic layer or less", in addition to one atomic layer of _Al 2 _{O 3,} it is mixed to one atomic layer of _Al 2 _{O 3} and TiO (or ZrO), substantially _Al 2 O ₃ is meant to include the case where less than 1 atomic layer. “One atomic layer” means one cycle in the ALD method, that is, (1) raw material (precursor) supply, adsorption, (2) purge, (3) reaction gas (oxidation gas) supply, oxidation, (4) purge The one atomic layer in which Al ₂ O ₃ and TiO are mixed is supplied with the Al precursor and the Ti precursor sequentially or simultaneously in the raw material supply and adsorption of (1). It can be formed by adsorption. In the present invention, it is particularly preferable to form a monoatomic layer in which Al ₂ O ₃ and TiO are mixed.

図５は、本発明の第１の実施例に係るキャパシタの積層構造を示す断面図である。第１の実施例に係るキャパシタでは、図２に示すＴＺＴ構造において、第１のＴｉＯ膜１０２Ａ、第２のＴｉＯ膜１０２Ｂそれぞれの中間に１原子層以下のＡｌ_２Ｏ_３含有層１０５ａを挟み込んだ構造を有する。 FIG. 5 is a cross-sectional view showing the multilayer structure of the capacitor according to the first embodiment of the present invention. In the capacitor according to the first embodiment, in the TZT structure shown in FIG. 2, an Al ₂ O ₃ containing layer 105a of one atomic layer or less is sandwiched between the first TiO film 102A and the second TiO film 102B. It has a structure.

図６は、本発明の第２の実施例に係るキャパシタの積層構造を示す断面図である。第２の実施例に係るキャパシタでは、図５の場合よりも、Ａｌ_２Ｏ_３含有層１０５ａをＺｒＯ膜１０３近傍に寄せて形成した状態を示す。 FIG. 6 is a cross-sectional view showing a multilayer structure of a capacitor according to the second embodiment of the present invention. In the capacitor according to the second example, a state in which the Al ₂ O ₃ containing layer 105a is formed closer to the vicinity of the ZrO film 103 than in the case of FIG.

図７は、本発明の第３の実施例に係るキャパシタの積層構造を示す断面図である。第３の実施例に係るキャパシタでは、図５の場合と同様に第１のＴｉＯ膜１０２Ａ、第２のＴｉＯ膜１０２Ｂそれぞれの中間に１原子層以下のＡｌ_２Ｏ_３含有層１０５ａを挟み込むと同時に、Ａｌ_２Ｏ_３含有層１０５ｂを第１のＴｉＯ膜１０２Ａ、第２のＴｉＯ膜１０２Ｂそれぞれとの界面近傍のＺｒＯ膜１０３中に形成した状態を示す。ＺｒＯ膜１０３中にＡｌ_２Ｏ_３含有層１０５ｂを形成する位置は、第１のＴｉＯ膜１０２Ａ、第２のＴｉＯ膜１０２Ｂそれぞれとの界面から０．５ｎｍ以下の範囲であることが好ましい。特に、ＺｒＯ膜１０３成膜の最初のＡＬＤサイクルから、数サイクルの間にＡｌプリカーサを使用するサイクルを実施することが好ましい。Ａｌ_２Ｏ_３含有層１０５ｂは、Ａｌ_２Ｏ_３含有層１０５ａと同様にＡｌ_２Ｏ_３の１原子層以外に、Ａｌ_２Ｏ_３とＺｒＯの混在する１原子層とすることができ、好ましくはＡｌ_２Ｏ_３とＺｒＯの混在する１原子層である。 FIG. 7 is a cross-sectional view showing a multilayer structure of a capacitor according to the third embodiment of the present invention. In the capacitor according to the third embodiment, the Al ₂ O ₃ containing layer 105a of one atomic layer or less is sandwiched between the first TiO film 102A and the second TiO film 102B as in the case of FIG. The state in which the Al ₂ O ₃ containing layer 105b is formed in the ZrO film 103 in the vicinity of the interface with each of the first TiO film 102A and the second TiO film 102B is shown. The position where the Al ₂ O ₃ containing layer 105b is formed in the ZrO film 103 is preferably within a range of 0.5 nm or less from the interface with each of the first TiO film 102A and the second TiO film 102B. In particular, it is preferable to carry out a cycle using an Al precursor during several cycles from the first ALD cycle of forming the ZrO film 103. Al ₂ O ₃ containing layer 105b, in addition to one atomic layer of _Al 2 _{O 3} as well as containing layer 105a _Al 2 _{O 3,} can be _Al 2 _{O 3} and ZrO mixed for one atomic layer of, preferably It is a monoatomic layer in which Al ₂ O ₃ and ZrO are mixed.

図８〜図１０は、本発明の第４〜第６の実施例にかかるキャパシタの積層構造を示す断面図である。第４〜第６の実施例に係るキャパシタでは、第１〜第３の実施例において第２のＴｉＯ膜１０２Ｂの中間に１原子層以下のＡｌ_２Ｏ_３含有層１０５ａを挟み込んでいるが、第１のＴｉＯ膜１０２Ａ中にはＡｌ_２Ｏ_３含有層１０５ａを挟み込んでいない構造を有する。第６の実施例では、Ａｌ_２Ｏ_３含有層１０５ｂも第２のＴｉＯ膜１０２Ｂ側のみであり、第１のＴｉＯ膜１０２Ａ側には形成していない。 8 to 10 are cross-sectional views showing the multilayer structure of capacitors according to fourth to sixth embodiments of the present invention. In the capacitors according to the fourth to sixth embodiments, the Al ₂ O ₃ containing layer 105a of one atomic layer or less is sandwiched between the second TiO films 102B in the first to third embodiments. One TiO film 102A has a structure in which the Al ₂ O ₃ containing layer 105a is not sandwiched. In the sixth embodiment, the Al ₂ O ₃ containing layer 105b is also only on the second TiO film 102B side, and is not formed on the first TiO film 102A side.

第１〜第６の実施例で得られたキャパシタの特性を図１に示す（Ｅｘ１〜Ｅｘ６）。いずれも目的とする許容リーク（１Ｅ−０８Ａ／ｃｍ^２以下）と許容ＥＯＴ（０．７以下）を満たすことが確認された。なお、第１の実施例と第２の実施例との比較から、ＴｉＯ膜中に形成するＡｌ_２Ｏ_３含有層１０５ａはＴｉＯ膜１０２の膜厚の中央部付近に形成する方がＥＯＴの増加を抑制できることが理解できる。また、第３の実施例からＺｒＯ膜１０３中にＡｌ_２Ｏ_３含有層１０５ｂを挿入することでさらにＪ特性の改善効果があることがわかる。第４〜第６の実施例から分かるように、上部電極側の第２のＴｉＯ膜１０２ＢにのみＡｌ_２Ｏ_３含有層１０５ａを形成した場合であっても、許容リークと許容ＥＯＴを満足することができる。 The characteristics of the capacitors obtained in the first to sixth examples are shown in FIG. 1 (Ex1 to Ex6). In both cases, it was confirmed that the target allowable leak (1E-08 A / cm ² or less) and allowable EOT (0.7 or less) were satisfied. From the comparison between the first embodiment and the second embodiment, the Al ₂ O ₃ containing layer 105a formed in the TiO film is formed near the center of the thickness of the TiO film 102 and the EOT increases. Can be understood. Further, it can be seen from the third example that the insertion of the Al ₂ O ₃ containing layer 105b into the ZrO film 103 has an effect of further improving the J characteristics. As can be seen from the fourth to sixth embodiments, even when the Al ₂ O ₃ containing layer 105a is formed only on the second TiO film 102B on the upper electrode side, the allowable leak and the allowable EOT are satisfied. Can do.

なお、本発明において、ＴｉＯ膜１０２、ＺｒＯ膜１０３の厚みは上記例で示した０．５ｎｍと６ｎｍに限定されるものではなく、許容リークと許容ＥＯＴにより適宜調整することができる。好ましくは、第１のＴｉＯ膜１０２Ａは０．１〜０．５ｎｍの範囲、第２のＴｉＯ膜１０２Ｂは０．５〜２ｎｍの範囲、ＺｒＯ膜１０３は４〜８ｎｍの範囲の厚みであることが望ましい。また、一方が第１の実施例に示したように膜厚の中央部付近にＡｌ_２Ｏ_３含有層１０５ａを有し、他方が第２の実施例に示したようにＺｒＯ膜１０３との界面近傍にＡｌ_２Ｏ_３含有層１０５ａを有する構成であってもよい。 In the present invention, the thicknesses of the TiO film 102 and the ZrO film 103 are not limited to 0.5 nm and 6 nm shown in the above example, and can be appropriately adjusted by allowable leak and allowable EOT. Preferably, the first TiO film 102A has a thickness in the range of 0.1 to 0.5 nm, the second TiO film 102B has a thickness in the range of 0.5 to 2 nm, and the ZrO film 103 has a thickness in the range of 4 to 8 nm. desirable. One has an Al ₂ O ₃ containing layer 105a near the center of the film thickness as shown in the first embodiment, and the other has an interface with the ZrO film 103 as shown in the second embodiment. it may be configured with _Al 2 _{O 3} containing layer 105a in the vicinity.

本発明に係るキャパシタは、図５〜図１０に示すように、下部電極１０１としてのＴｉＮ膜上に順次、ＡＬＤ法にて第１のＴｉＯ膜１０２Ａ、ＺｒＯ膜１０３、第２のＴｉＯ膜１０２Ｂを誘電体膜として形成し、これら誘電体膜形成のＡＬＤサイクル中に１原子層のＡｌ_２Ｏ_３含有層１０５ａ若しくはＡｌ_２Ｏ_３含有層１０５ａとＡｌ_２Ｏ_３含有層１０５ｂを形成する工程を追加して形成される。ＴｉＯ形成用のプリカーサとしては、ＴｉＣｌ_４などの無機原料やＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ_３）_２〕_４）、ＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ_２Ｈ_５）_２〕_４）、ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ_２）_４）、ＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ_２）_３などの有機原料を用いることができる。ＺｒＯ形成用のプリカーサとしては、有機金属錯体であるＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ_３）ＣＨ_２ＣＨ_３］_４）、ＣｐＴＭＡＺ（シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム：ＺｒＣｐ（ＮＭｅ_２）_３）またはＭＣｐＴＭＡＺ（メチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム：Ｚｒ（ＭｅＣｐ）（ＮＭｅ_２）_３）などを用いることができる。Ａｌ_２Ｏ_３形成用のプリカーサとしては、ＴＭＡ（トリス（ジメチルアミノ）アルミニウム：Ａｌ（Ｎ（ＣＨ_３）_２）_３）などを用いることができる。反応ガス（酸化ガス）としては、酸素（Ｏ_２）、オゾン（Ｏ_３）、水蒸気（Ｈ_２Ｏ）などを用いることができる。Ａｌ_２Ｏ_３含有層１０５ａとＡｌ_２Ｏ_３含有層１０５ｂをＴｉＯ又はＺｒＯとの混合層として形成する場合、嵩高い構造を有するＴｉＭＣＴＡ、ＣｐＴＭＡＺ、ＭＣｐＴＭＡＺを用いることで、Ａｌ_２Ｏ_３のＴｉＯ又はＺｒＯ中への分散性がより優れ、好ましい結果を与える。 As shown in FIGS. 5 to 10, the capacitor according to the present invention sequentially forms the first TiO film 102 </ b> A, the ZrO film 103, and the second TiO film 102 </ b> B on the TiN film as the lower electrode 101 by the ALD method. A step of forming a single atomic layer of Al ₂ O ₃ containing layer 105a or Al ₂ O ₃ containing layer 105a and Al ₂ O ₃ containing layer 105b during the ALD cycle of forming the dielectric film is added as a dielectric film Formed. As a precursor for forming TiO, inorganic raw materials such as TiCl ₄ , TDMAT (tetrakisdimethylaminotitanium: Ti [N (CH ₃ ) ₂ ] ₄ ), TDEAT (tetrakisdiethylaminotitanium: Ti [N (C ₂ H ₅ ) ₂ ₄ ), TTIP (titanium tetraisopropoxide: Ti (OCHMe ₂ ) ₄ ), TiMCTA (methylcyclopentadienyl trisdimethylamino titanium: (MeCp) Ti (NMe ₂ ) _{3 and the} like can be used. As precursors for forming ZrO, TEMAZ (tetrakisethylmethylaminozirconium: Zr [N (CH ₃ ) CH ₂ CH ₃ ] ₄ ), CpTMAZ (cyclopentadienyl tris (dimethylamino) zirconium, which is an organometallic complex, is used. : ZrCp _(NMe 2) ) Or MCpTMAZ (methyl cyclopentadienyl tris (dimethylamino) zirconium: Zr (MeCp) The precursor of _{_{_{(NMe 2) 3) .Al 2}}} O 3 for the formation of the like can be used, TMA (tris (dimethyl Amino) aluminum: Al (N (CH ₃ ) ₂ ) ₃ ), etc. As the reaction gas (oxidation gas), oxygen (O ₂ ), ozone (O ₃ ), water vapor (H ₂ O), etc. In the case where the Al ₂ O ₃ -containing layer 105a and the Al ₂ O ₃ -containing layer 105b are formed as a mixed layer of TiO or ZrO, by using TiMCTA, CpTMAZ, MCpTMAZ having a bulky structure, Al Dispersibility of ₂ O ₃ in TiO or ZrO is better and gives favorable results.

通常、ＡＬＤ法における成膜温度は、使用するプリカーサが熱分解しない温度範囲で実施される。プリカーサが熱分解する温度では、１原子層毎の成膜が困難となり、膜厚制御性、膜厚均一性が損なわれる。このため、ＡＬＤ法で成膜直後のＺｒＯ膜１０３は、結晶粒の小さな微結晶状態あるいは非結晶状態となる場合があり、そのままでは所望のＥＯＴを獲得することができない場合がある。そこで、ＺｒＯ膜１０３に対して二次的な結晶成長を促す熱処理を行うことが好ましい。但し、この熱処理は、ＡＬＤ法における成膜温度よりも高い温度で実施されるが、ＺｒＯ膜１０３中にクラックを発生させる原因となり、リーク特性を悪化させる場合がある。ＴＺＴ構造の場合、第２のＴｉＯ膜１０２Ｂを形成した状態で熱処理を行うと、ＺｒＯ膜１０３中にクラックが発生することを抑制することができる。このような熱処理として、上部電極１０４として形成するＴｉＮ膜のＣＶＤ成膜時の熱付加を適用することができる。ＣＶＤ法によるＴｉＮ膜成膜は、３８０〜６００℃の範囲の基板温度で実施されることから、この成膜時の熱付加によりＺｒＯ膜１０３の二次的な結晶成長を行うことができる。もちろん、別途、熱処理を行ってもよい。さらに、ＺｒＯ膜１０３成膜の途中に二次的な結晶成長を促す熱処理を行い、発生するクラックをその上に形成するＺｒＯ膜で修復する方法を採用することもできる。修復に利用したＺｒＯ膜は上層のＴｉＯ膜形成後に熱処理することで二次的な結晶成長を促すことができる。 Usually, the film formation temperature in the ALD method is carried out in a temperature range in which the precursor to be used is not thermally decomposed. At a temperature at which the precursor is thermally decomposed, film formation for each atomic layer becomes difficult, and film thickness controllability and film thickness uniformity are impaired. For this reason, the ZrO film 103 immediately after film formation by the ALD method may be in a microcrystalline state or an amorphous state with small crystal grains, and a desired EOT may not be obtained as it is. Accordingly, it is preferable to perform heat treatment for promoting secondary crystal growth on the ZrO film 103. However, this heat treatment is performed at a temperature higher than the film formation temperature in the ALD method, but it may cause cracks in the ZrO film 103 and may deteriorate the leak characteristics. In the case of the TZT structure, when heat treatment is performed in a state where the second TiO film 102B is formed, generation of cracks in the ZrO film 103 can be suppressed. As such heat treatment, heat application at the time of CVD formation of the TiN film formed as the upper electrode 104 can be applied. Since the TiN film formation by the CVD method is performed at a substrate temperature in the range of 380 to 600 ° C., secondary crystal growth of the ZrO film 103 can be performed by applying heat during the film formation. Of course, heat treatment may be performed separately. Furthermore, it is also possible to employ a method in which heat treatment that promotes secondary crystal growth is performed during the formation of the ZrO film 103, and the generated cracks are repaired by the ZrO film formed thereon. The ZrO film used for repair can promote secondary crystal growth by heat treatment after formation of the upper TiO film.

（応用例）
第１〜第３の実施例のキャパシタ構造を立体構造に適用した半導体記憶装置について図１１〜１３を用いて説明する。 (Application examples)
A semiconductor memory device in which the capacitor structures of the first to third embodiments are applied to a three-dimensional structure will be described with reference to FIGS.

初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図１１の断面模式図を用いて説明する。 First, an outline of the overall configuration of a DRAM serving as a semiconductor memory device will be described with reference to a schematic cross-sectional view of FIG.

ｐ型シリコン基板２０１にｎウエル２０２が形成され、その内部に第一のｐウエル２０３が形成されている。また、ｎウエル２０２以外の領域に第二のｐウエル２０４が形成され、素子分離領域２０５で第一のｐウエル２０３と分離されている。第一のｐウエル２０３は複数のメモリセルが配置されるメモリセル領域を、第二のｐウエル２０４は周辺回路領域を各々便宜的に示している。 An n-well 202 is formed in a p-type silicon substrate 201, and a first p-well 203 is formed therein. A second p well 204 is formed in a region other than the n well 202 and is separated from the first p well 203 by the element isolation region 205. The first p-well 203 shows a memory cell region in which a plurality of memory cells are arranged, and the second p-well 204 shows a peripheral circuit region for convenience.

第一のｐウエル２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ２０６及び２０７が形成されている。トランジスタ２０６は、ドレイン２０８、ソース２０９とゲート絶縁膜２１０を介してゲート電極２１１で構成されている。ゲート電極２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ２０７は、ソース２０９を共通としドレイン２１２、ゲート絶縁膜２１０を介してゲート電極２１１で各々構成されている。トランジスタは第一の層間絶縁膜２１３で被覆されている。 In the first p-well 203, switching transistors 206 and 207 each including a gate electrode serving as a word line as a constituent element of each memory cell are formed. The transistor 206 includes a gate electrode 211 through a drain 208, a source 209, and a gate insulating film 210. The gate electrode 211 has a polycide structure in which tungsten silicide is laminated on polycrystalline silicon or a polymetal structure in which tungsten is laminated. The transistor 207 has a source 209 in common and a gate electrode 211 through a drain 212 and a gate insulating film 210. The transistor is covered with a first interlayer insulating film 213.

ソース２０９に接続するように第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン２１４で充填している。多結晶シリコン２１４の表面には、金属シリサイド２１５が設けられている。金属シリサイド２１５に接続するように窒化タングステン及びタングステンからなるビット線２１６が設けられている。ビット線２１６は第二の層間絶縁膜２１９で被覆されている。 A contact hole provided in a predetermined region of the first interlayer insulating film 213 so as to be connected to the source 209 is filled with polycrystalline silicon 214. A metal silicide 215 is provided on the surface of the polycrystalline silicon 214. A bit line 216 made of tungsten nitride and tungsten is provided so as to be connected to the metal silicide 215. The bit line 216 is covered with a second interlayer insulating film 219.

トランジスタのドレイン２０８及び２１２に接続するように第一の層間絶縁膜２１３及び第二の層間絶縁膜２１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ２２０が形成されている。シリコンプラグ２２０の上部には金属からなる導体プラグ２２１が設けられている。 Contact holes are formed in predetermined regions of the first interlayer insulating film 213 and the second interlayer insulating film 219 so as to be connected to the drains 208 and 212 of the transistor, and then filled with silicon to form a silicon plug 220. . A conductor plug 221 made of metal is provided on the top of the silicon plug 220.

導体プラグ２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂが第二の層間絶縁膜２１９上に積層して設けられる。第四の層間絶縁膜２２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極２２３を形成した後、メモリセル領域の第四の層間絶縁膜２２２ｂは除去されている。誘電体膜２２４が下部電極２２３の内壁及び第四の層間絶縁膜２２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極２２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極２２３の上端部側面の一部には、支持膜２２２ｃが設けられている。支持膜２２２ｃは隣接する複数の下部電極の一部を接続するように設けられており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜２２４及び上部電極２２５が設けられている。図１１には３０１と３０２の二つのキャパシタが示されている。下部電極２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）膜を用いる。キャパシタは、第五の層間絶縁膜２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜２２４及び上部電極２２５の詳細な構成については後述する製造工程で説明する。 A capacitor is formed so as to be connected to the conductor plug 221. A third interlayer insulating film 222a and a fourth interlayer insulating film 222b for forming the lower electrode are provided on the second interlayer insulating film 219 in a stacked manner. After the fourth interlayer insulating film 222b remains in the peripheral circuit region and the crown-shaped lower electrode 223 is formed in the memory cell region, the fourth interlayer insulating film 222b in the memory cell region is removed. A dielectric film 224 is provided so as to cover the inner wall of the lower electrode 223 and the outer wall exposed by removing the fourth interlayer insulating film 222b, and an upper electrode 225 is provided so as to cover the entire memory cell region. It is configured. A support film 222c is provided on a part of the side surface of the upper end portion of the lower electrode 223. The support film 222c is provided so as to connect a part of a plurality of adjacent lower electrodes, thereby increasing the mechanical strength and avoiding the collapse of the lower electrode itself. Since the space below the support film 222c is a space, the dielectric film 224 and the upper electrode 225 are also provided on the surface of the lower electrode exposed in the space. FIG. 11 shows two capacitors 301 and 302. For the lower electrode 223, a titanium nitride (TiN) film formed by a CVD method having excellent step coverage is used. The capacitor is covered with a fifth interlayer insulating film 226. Note that the plug material can be changed in accordance with the lower electrode of the capacitor, and is not limited to silicon, but may be composed of a metal of the same material or a different material as the lower electrode of the capacitor. The detailed structure of the dielectric film 224 and the upper electrode 225 will be described in the manufacturing process described later.

一方、第二のｐウエル２０４には周辺回路を構成するトランジスタがソース２０９、ドレイン２１２、ゲート絶縁膜２１０、ゲート電極２１１からなって設けられている。ドレイン２１２に接続するように、第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を金属シリサイド２１６及びタングステン２１７で充填している。タングステン２１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層２１８が設けられている。該第一の配線層２１８の一部は、第二の層間絶縁膜２１９、第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂ及び第五の層間絶縁膜２２６を貫通して設けられる金属ビアプラグ２２７を介してアルミニウム又は銅からなる第二の配線層２３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極２２５は、一部の領域で周辺回路領域に引き出し配線２２８として引き出され、第五の層間絶縁膜２２６の所定の領域に形成された金属プラグ２２９を介して、アルミニウム又は銅からなる第二の配線層２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。 On the other hand, the second p-well 204 is provided with a transistor constituting a peripheral circuit including a source 209, a drain 212, a gate insulating film 210, and a gate electrode 211. A contact hole provided in a predetermined region of the first interlayer insulating film 213 is filled with a metal silicide 216 and tungsten 217 so as to be connected to the drain 212. A first wiring layer 218 made of tungsten nitride and tungsten is provided so as to be connected to the tungsten 217. A portion of the first wiring layer 218 is a metal provided through the second interlayer insulating film 219, the third interlayer insulating film 222a, the fourth interlayer insulating film 222b, and the fifth interlayer insulating film 226. The via plug 227 is connected to the second wiring layer 230 made of aluminum or copper. In addition, the upper electrode 225 of the capacitor provided in the memory cell region is led out as a lead-out wiring 228 in the peripheral circuit region in a part of the region, and a metal plug 229 formed in a predetermined region of the fifth interlayer insulating film 226. To the second wiring layer 230 made of aluminum or copper. Thereafter, formation of an interlayer insulating film, formation of contacts, and formation of a wiring layer are repeated as necessary to constitute a DRAM.

図１２は、図１１の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図１２のＹ−Ｙで示した線分領域は、図１１のＸ−Ｘ線分領域に相当している。個々の下部電極２２３の外側の全領域を覆う支持膜２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口２３１が設けられている。個々の下部電極２２３は、その外周の一部がいずれかの開口２３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図１２ではキャパシタ３０１と３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口２３１が設けられている例を示している。したがって、図１１においても、図１２に対応してキャパシタ３０１の上部、３０２の上部、及び３０１と３０２の間の上部には支持膜が設けられていない構成となっている。 FIG. 12 is a schematic plan view of the position indicated by XX in the schematic cross-sectional view of FIG. 11, and the dielectric film and the upper electrode are omitted. Moreover, the line segment area | region shown by YY of FIG. 12 is corresponded to the XX line segment area | region of FIG. A plurality of openings 231 are provided over the entire memory cell region in the support film 222c covering the entire region outside the individual lower electrode 223 so as to straddle the plurality of lower electrodes. Each of the lower electrodes 223 has a configuration in which a part of the outer periphery is in contact with one of the openings 231. Since the support film other than the opening is continuous, the individual lower electrodes are connected via the support film, and the horizontal length of the aspect ratio can be increased, thus avoiding the collapse of the lower electrode itself. can do. As the degree of integration increases and the cells become finer, the vertical / aspect ratio (aspect ratio) of the lower electrode of the capacitor increases, and if the means for supporting the lower electrode is not provided, It may collapse. FIG. 12 shows an example in which openings 231 are provided so as to straddle the six lower electrodes with the region between the capacitors 301 and 302 facing each other. Accordingly, in FIG. 11 as well, a support film is not provided on the upper portion of the capacitor 301, the upper portion of 302, and the upper portion between 301 and 302 corresponding to FIG.

このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。 In this way, by providing the support film, in order to form the dielectric film and the upper electrode on the surface of the lower electrode under the support film, a film forming method with better coverage is required.

以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図１３（図１３−１〜図１３−５）に、図１１に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板２０１上のトランジスタや第一の層間絶縁膜等は省略している。 In the following description, steps other than the capacitor manufacturing process are omitted from the manufacturing process of the DRAM serving as the semiconductor memory device, and the capacitor manufacturing process according to the present invention is extracted and described. FIG. 13 (FIGS. 13-1 to 13-5) is a process sectional view of one capacitor shown in FIG. For the sake of explanation, the transistor, the first interlayer insulating film, and the like on the semiconductor substrate 201 are omitted.

まず、単結晶シリコンからなる半導体基板２０１上に第二の層間絶縁膜２１９を形成した（工程（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル２２１ａ及びメタル２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル２２１ａ及びメタル２２１ｂを除去して、導体プラグ２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜２２２ｂ及び窒化シリコン膜からなる支持膜２２２ｃを全面に積層形成した。 First, a second interlayer insulating film 219 was formed on a semiconductor substrate 201 made of single crystal silicon (step (a)). Thereafter, after opening a contact hole at a predetermined position, barrier metal 221a and metal 221b were formed on the entire surface. Next, the conductor metal 221 was formed by removing the barrier metal 221a and the metal 221b formed on the second interlayer insulating film using the CMP method. Subsequently, a third interlayer insulating film 222a made of a silicon nitride film, a fourth interlayer insulating film 222b made of a silicon oxide film, and a support film 222c made of a silicon nitride film were laminated over the entire surface.

次に、工程（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜２２２ｃ、第四の層間絶縁膜２２２ｂ及び第三の層間絶縁膜２２２ａにシリンダホール２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ２２１の上面が露出する。 Next, as shown in step (b), a cylinder hole 232 was formed in the support film 222c, the fourth interlayer insulating film 222b, and the third interlayer insulating film 222a by using a lithography technique and a dry etching technique. The cylinder hole was formed to be a circle having a diameter of 60 nm in plan view. Further, the closest distance between adjacent cylinder holes was 60 nm. As a result, the upper surface of the conductor plug 221 is exposed on the bottom surface of the cylinder hole.

次に、工程（ｃ）に示すように、シリンダホール２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ_４とＮＨ_３を原料ガスとするＣＶＤ法により、形成温度３８０℃〜６５０℃の範囲で形成することができる。本応用例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記原料ガスを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜２２３ａを形成することにより、新たなシリンダホール２３２ａが形成される。 Next, as shown in step (c), a TiN film 223a serving as a capacitor lower electrode material was formed on the entire surface including the inner surface of the cylinder hole 232. The TiN film can be formed at a formation temperature range of 380 ° C. to 650 ° C. by a CVD method using TiCl ₄ and NH ₃ as source gases. In this application example, it was formed at 450 ° C. The film thickness was 10 nm. The TiN film can also be formed by the ALD method using the above source gas. By forming the TiN film 223a, a new cylinder hole 232a is formed.

次に、工程（ｄ）に示すように、シリンダホール２３２ａを埋設するように、シリコン酸化膜などの保護膜２３４を全面に形成した。その後、ＣＭＰ法により支持膜２２２ｃの上面に形成されている保護膜２３４及びＴｉＮ膜２２３ａを除去して下部電極２２３を形成した。 Next, as shown in step (d), a protective film 234 such as a silicon oxide film was formed on the entire surface so as to fill the cylinder hole 232a. Thereafter, the protective film 234 and the TiN film 223a formed on the upper surface of the support film 222c were removed by CMP to form the lower electrode 223.

次に、支持膜２２２ｃに開口２３１を形成した（工程（ｅ））。図１２の平面図に示したように、開口２３１のパターンは、下部電極の内側に残存している保護膜２３４の一部と、下部電極２２３の一部と、第四の層間絶縁膜２２２ｂの一部とに跨るように形成する。したがって、開口２３１を形成するドライエッチングでは、第四の層間絶縁膜２２２ｂ上に形成されている支持膜２２２ｃの他、保護膜２３４及び下部電極２２３も上端の一部が除去される。 Next, an opening 231 was formed in the support film 222c (step (e)). As shown in the plan view of FIG. 12, the pattern of the opening 231 includes a part of the protective film 234 remaining inside the lower electrode, a part of the lower electrode 223, and the fourth interlayer insulating film 222b. It is formed so as to straddle part. Therefore, in the dry etching for forming the opening 231, a part of the upper end of the protective film 234 and the lower electrode 223 is removed in addition to the support film 222c formed on the fourth interlayer insulating film 222b.

次に、工程（ｆ）に示すように、開口２３１内に露出した第四の層間絶縁膜２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜２２２ｂ及び保護膜２３４は全て除去される。溶液エッチングなので開口２３１の直下のみならず、支持膜２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極２２３と下部電極２２３を支持する支持膜２２２ｃが中空状態で残存し、下部電極２２３表面が露出している。 Next, as shown in step (f), the fourth interlayer insulating film 222b exposed in the opening 231 was removed. For example, when etching is performed using a hydrofluoric acid solution (HF solution), the support film 222c is formed of a silicon nitride film, and thus the fourth interlayer insulating film formed of a silicon oxide film is hardly etched. 222b and the protective film 234 are all removed. Since it is solution etching, not only the opening 231 but also the silicon oxide film located under the support film 222c is removed. As a result, the lower electrode 223 and the support film 222c that supports the lower electrode 223 remain in a hollow state, and the surface of the lower electrode 223 is exposed.

このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜２１９がエッチングされるのを防止している。 During this etching, the third interlayer insulating film 222a made of a silicon nitride film functions as an etching stopper and prevents the second interlayer insulating film 219 from being etched.

次に、工程（ｇ）に示すように、誘電体膜２２４を形成した。誘電体膜２２４は、第１〜第６の実施例で示した構造を、ＡＬＤ法を用いて形成することができる。これら構造は、各パラメータを所望の特性が得られるように最適化される。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜２２４は中空状態で露出している下部電極表面のいずれの部位にも形成される。 Next, as shown in step (g), a dielectric film 224 was formed. The dielectric film 224 can be formed by using the ALD method with the structure shown in the first to sixth embodiments. In these structures, each parameter is optimized to obtain a desired characteristic. Since the film formed by the ALD method is excellent in step coverage, the dielectric film 224 is formed on any part of the surface of the lower electrode exposed in a hollow state.

次に、工程（ｈ）に示すように、第一の上部電極２２５ａとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ_４とＮＨ_３を原料ガスとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで誘電体膜２２４表面のいずれの部位にも形成することができる。 Next, as shown in step (h), a TiN film to be the first upper electrode 225a was formed. As in the case of the lower electrode, it was formed at a temperature of 450 ° C. by a CVD method using TiCl ₄ and NH ₃ as source gases. The film thickness was 10 nm. Since the TiN film formed by the CVD method has very good step coverage, it can be formed in any part of the surface of the dielectric film 224 by entering the hollow space.

第一の上部電極２２５ａは、４５０℃で形成しているが、誘電体膜２２４は上層ＴｉＯ膜で保護された状態で熱処理を受けるので、ＺｒＯ膜にクラックやリークパスが発生してリーク電流が増大する問題を回避することができる。 Although the first upper electrode 225a is formed at 450 ° C., the dielectric film 224 is subjected to heat treatment in a state protected by the upper TiO film, so that a crack and a leak path are generated in the ZrO film and the leakage current increases. To avoid problems.

次に、第二の上部電極２２５ｂとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した（工程（ｉ））。工程（ｈ）の第一の上部電極２２５ａを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体記憶装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。 Next, a boron-doped silicon germanium film (B-SiGe film) to be the second upper electrode 225b was formed (step (i)). At the stage of forming the first upper electrode 225a in the step (h), the hollow state is not eliminated, and spaces remain everywhere. In this state, when the tungsten to be the plate is formed by the PVD method, the PVD method cannot fill the space because the step coverage is poor, and the space remains around the capacitor even when the semiconductor memory device is completed. Will be. Such remaining space leads to a decrease in mechanical strength and causes a problem that the characteristics of the capacitor fluctuate due to stress generated during packaging in a later process. Therefore, the purpose of forming the B-SiGe film is to fill the remaining space and extinguish it, and to improve resistance to mechanical stress.

Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ_４）とモノシラン（ＳｉＨ_４）と三塩化ホウ素（ＢＣｌ_３）を原料ガスとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このＣＶＤ法では形成温度として４２０〜５００℃を必要とし、生産性を考慮してバッチ方式で形成する場合には６時間程度の熱処理がキャパシタに加えられることとなる。図１に示したリーク特性は、この工程における熱処理を想定したものである。第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成する工程において、最大５００℃の熱処理が加わったとしても、本発明の誘電体膜構造を採用することにより、低ＥＯＴを確保しつつ低リーク電流のキャパシタを提供することができる。 The B-SiGe film can be formed by a CVD method using germane (GeH ₄ ), monosilane (SiH ₄ ), and boron trichloride (BCl ₃ ) as source gases. The B-SiGe film formed by this method is excellent in step coverage and can bury a hollow space. However, this CVD method requires a formation temperature of 420 to 500 ° C., and heat treatment for about 6 hours is applied to the capacitor when forming in a batch method in consideration of productivity. The leak characteristics shown in FIG. 1 assume heat treatment in this step. Even when heat treatment at a maximum of 500 ° C. is applied in the step of forming the B-SiGe film to be the second upper electrode 225c, the use of the dielectric film structure of the present invention ensures low leakage while ensuring low EOT. A current capacitor can be provided.

第二の上部電極２２５ｂとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第三の上部電極２２５ｃとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図１１に示したように、第五の層間絶縁膜２２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体記憶装置を製造する。 After forming the B-SiGe film to be the second upper electrode 225b, a tungsten film (W film) to be the third upper electrode 225c was formed for use as a power feeding plate covering the entire memory cell region. Since the W film is formed by the PVD method at a temperature of 25 to 300 ° C., there is no thermal influence that increases the leakage current of the dielectric film. Hereinafter, as shown in FIG. 11, the formation process of the fifth interlayer insulating film 226 and the subsequent processes are performed to manufacture a semiconductor memory device made of DRAM.

上記のように、全体構成となる図１１に示した上部電極２２５は、詳細構成となる図１３（ｉ）（図１３−５）に示したように、第一の上部電極２２５ａとなる多結晶ＴｉＮ膜と、第二の上部電極２２５ｂとなるＢ−ＳｉＧｅ膜と、第三の上部電極２２５ｃとなるＷ膜で構成される。なお、本応用例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、平坦キャパシタや立体構造であっても倒壊防止用の支持膜２２２ｃを必要としないキャパシタを用いる場合には、上記のＢ−ＳｉＧｅの形成工程は不要となり５００℃のＰＡの影響は軽減される。 As described above, the upper electrode 225 shown in FIG. 11 having the entire configuration is a polycrystal that becomes the first upper electrode 225a as shown in FIG. 13 (i) (FIG. 13-5) having the detailed configuration. It is composed of a TiN film, a B-SiGe film to be the second upper electrode 225b, and a W film to be the third upper electrode 225c. Note that the DRAM described in this application example has a configuration and a manufacturing method for forming an ultra-high-density state-of-the-art DRAM, and requires a support film 222c for preventing collapse even if it is a flat capacitor or a three-dimensional structure. In the case of using a capacitor that does not, the above-described B-SiGe formation step is unnecessary, and the influence of PA at 500 ° C. is reduced.

１０１下部電極
１０２ＴｉＯ膜
１０２Ａ第１のＴｉＯ膜
１０２Ｂ第２のＴｉＯ膜
１０３ＺｒＯ膜
１０４上部電極
１０５Ａｌ_２Ｏ_３層
１０５ａＴｉＯ膜中のＡｌ_２Ｏ_３含有層（１原子層以下）
１０５ｂＺｒＯ膜中のＡｌ_２Ｏ_３含有層（１原子層以下） 101 lower electrode 102 TiO film 102A first TiO film 102B second TiO film 103 ZrO film 104 upper electrode 105 _Al 2 _{O 3} layer 105a TiO film _Al 2 _{O 3} containing layer (one atomic layer or less)
105b Al ₂ O ₃ containing layer in ZrO film (1 atomic layer or less)

Claims

半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体装置であって、
前記誘電体膜は、前記下部電極に接する第１の酸化チタン膜と、前記上部電極と接する第２の酸化チタン膜と、前記第１及び第２の酸化チタン膜との間に挿入された酸化ジルコニウム膜を含み、前記第１及び第２の酸化チタン膜中、又は第２の酸化チタン膜中に１原子層以下の酸化アルミニウムを含む半導体装置。 On the semiconductor substrate,
A lower electrode connected to the semiconductor substrate;
A dielectric film in contact with the lower electrode and covering the lower electrode;
A semiconductor device including a capacitor having an upper electrode in contact with the dielectric film and covering the dielectric film,
The dielectric film is an oxide inserted between the first titanium oxide film in contact with the lower electrode, the second titanium oxide film in contact with the upper electrode, and the first and second titanium oxide films. A semiconductor device including a zirconium film and including aluminum oxide having one atomic layer or less in the first and second titanium oxide films or in the second titanium oxide film.

前記第１及び第２の酸化チタン膜中に含まれる１原子層以下の酸化アルミニウムは、酸化チタンと酸化アルミニウムを含む１原子層の膜中に含まれる請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the aluminum oxide of one atomic layer or less contained in the first and second titanium oxide films is contained in a film of one atomic layer containing titanium oxide and aluminum oxide.

前記第１及び第２の酸化チタン膜中に含まれる１原子層以下の酸化アルミニウムは、前記第１及び第２の酸化チタン膜の膜厚の中央部に含まれる請求項１又は２に記載の半導体装置。 3. The aluminum oxide of one atomic layer or less contained in the first and second titanium oxide films is included in a central portion of the film thickness of the first and second titanium oxide films. Semiconductor device.

前記第１及び第２の酸化チタン膜中に含まれる１原子層以下の酸化アルミニウムは、前記第１及び第２の酸化チタン膜と前記酸化ジルコニウム膜との界面近傍に含まれる請求項１又は２に記載の半導体装置。 The aluminum oxide of one atomic layer or less contained in the first and second titanium oxide films is included in the vicinity of the interface between the first and second titanium oxide films and the zirconium oxide film. A semiconductor device according to 1.

前記第１の酸化チタン膜と前記酸化ジルコニウム膜との界面近傍及び前記第２の酸化チタン膜と前記酸化ジルコニウム膜との界面近傍の前記酸化ジルコニウム膜中に、それぞれ１原子層以下の酸化アルミニウムを含む請求項１乃至４のいずれか１項に記載の半導体装置。 In each of the zirconium oxide films in the vicinity of the interface between the first titanium oxide film and the zirconium oxide film and in the vicinity of the interface between the second titanium oxide film and the zirconium oxide film, aluminum oxide having one atomic layer or less is respectively added. The semiconductor device of any one of Claims 1 thru | or 4 containing.

前記第１の酸化チタン膜は、０．１〜０．５ｎｍの範囲の膜厚、第２の酸化チタン膜は０．５〜２ｎｍの範囲の膜厚を有し、前記酸化ジルコニウム膜は４〜８ｎｍの範囲の膜厚を有する請求項１乃至５のいずれか１項に記載の半導体装置。 The first titanium oxide film has a thickness in the range of 0.1 to 0.5 nm, the second titanium oxide film has a thickness in the range of 0.5 to 2 nm, and the zirconium oxide film has a thickness of 4 to The semiconductor device according to claim 1, having a film thickness in the range of 8 nm.

前記誘電体膜はシリコン酸化膜等価換算膜厚（ＥＯＴ）として０．７ｎｍ以下を有し、前記キャパシタのリーク電流特性として＋１Ｖの電圧印加時に１Ｅ−０８Ａ／ｃｍ^２以下を有する請求項１乃至６のいずれか１項に記載の半導体装置。 7. The dielectric film has a silicon oxide equivalent equivalent film thickness (EOT) of 0.7 nm or less, and has a leak current characteristic of the capacitor of 1E-08 A / cm ² or less when a voltage of +1 V is applied. The semiconductor device according to any one of the above.

前記下部電極は立体構造である請求項１乃至７のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the lower electrode has a three-dimensional structure.

前記上部電極は、前記多結晶窒化チタン膜を含む第一の上部電極上にボロンを含有するシリコンゲルマニウム膜からなる第二の上部電極が設けられている請求項８に記載の半導体装置。 9. The semiconductor device according to claim 8, wherein the upper electrode is provided with a second upper electrode made of a silicon germanium film containing boron on the first upper electrode including the polycrystalline titanium nitride film.

キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、原子層堆積（ＡＬＤ）法で前記下部電極に接する第１の酸化チタン膜と、前記上部電極と接する第２の酸化チタン膜と、前記第１及び第２の酸化チタン膜との間に挿入された酸化ジルコニウム膜を成膜する工程を含み、
前記第１及び第２の酸化チタン膜を成膜する工程中に、又は、第２の酸化チタン膜を成膜する工程中に、第１の酸化アルミニウム含有層を形成するＡＬＤサイクルを、それぞれ１サイクルずつ実施する半導体装置の製造方法。 A method of manufacturing a semiconductor device including a capacitor,
A method for forming the capacitor comprises:
Forming a lower electrode on the semiconductor substrate;
Forming a dielectric film on the lower electrode;
Forming an upper electrode on the dielectric film,
The step of forming the dielectric film includes a first titanium oxide film in contact with the lower electrode by an atomic layer deposition (ALD) method, a second titanium oxide film in contact with the upper electrode, and the first and second layers. Including a step of forming a zirconium oxide film inserted between the titanium oxide film and
Each of the ALD cycles for forming the first aluminum oxide-containing layer during the step of forming the first and second titanium oxide films or during the step of forming the second titanium oxide film is performed by 1 each. A method for manufacturing a semiconductor device, which is carried out cycle by cycle.

前記第１の酸化アルミニウム含有層を形成するＡＬＤサイクルは、アルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクル、若しくはチタンを含むプリカーサとアルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクルである請求項１０に記載の半導体装置の製造方法。 The ALD cycle for forming the first aluminum oxide-containing layer is an ALD cycle including a step of supplying a precursor containing aluminum, or an ALD cycle including a step of supplying a precursor containing titanium and a precursor containing aluminum. 10. A method for manufacturing a semiconductor device according to 10.

前記第１の酸化アルミニウム含有層を形成するＡＬＤサイクルは、チタンを含むプリカーサとアルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクルである請求項１１に記載の半導体装置の製造方法。 12. The method of manufacturing a semiconductor device according to claim 11, wherein the ALD cycle for forming the first aluminum oxide-containing layer is an ALD cycle including a step of supplying a precursor containing titanium and a precursor containing aluminum.

前記第１の酸化アルミニウム含有層を形成するＡＬＤサイクルは、前記第１及び第２の酸化チタン膜を成膜する工程の略中間工程として実施する請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。 The ALD cycle for forming the first aluminum oxide-containing layer is performed as a substantially intermediate step of the steps of forming the first and second titanium oxide films. A method for manufacturing a semiconductor device.

前記第１の酸化アルミニウム含有層を形成するＡＬＤサイクルは、前記第１の酸化チタン膜を成膜する工程の最終工程近傍及び前記第２の酸化チタン膜を成膜する工程の初期工程近傍として実施する請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。 The ALD cycle for forming the first aluminum oxide-containing layer is performed near the final step of the step of forming the first titanium oxide film and near the initial step of the step of forming the second titanium oxide film. A method for manufacturing a semiconductor device according to claim 10.

さらに、酸化ジルコニウム膜を成膜する工程の初期工程近傍及び最終工程近傍に第２の酸化アルミニウム含有層を形成するＡＬＤサイクルをそれぞれ１サイクルずつ実施する請求項１０乃至１４のいずれか１項に記載の半導体装置の製造方法。 The ALD cycle for forming the second aluminum oxide-containing layer in the vicinity of the initial step and in the vicinity of the final step of the step of forming the zirconium oxide film is performed one cycle at a time. Semiconductor device manufacturing method.

前記第２の酸化アルミニウム含有層を形成するＡＬＤサイクルは、アルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクル、若しくはジルコニウムを含むプリカーサとアルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクルである請求項１５に記載の半導体装置の製造方法。 The ALD cycle for forming the second aluminum oxide-containing layer is an ALD cycle including a step of supplying a precursor containing aluminum, or an ALD cycle including a step of supplying a precursor containing zirconium and a precursor containing aluminum. 15. A method for manufacturing a semiconductor device according to 15.

前記第２の酸化アルミニウム含有層を形成するＡＬＤサイクルは、ジルコニウムを含むプリカーサとアルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクルである請求項１６に記載の半導体装置の製造方法。 17. The method for manufacturing a semiconductor device according to claim 16, wherein the ALD cycle for forming the second aluminum oxide-containing layer is an ALD cycle including a step of supplying a precursor containing zirconium and a precursor containing aluminum.

前記第１の酸化チタン膜は、０．１〜０．５ｎｍの範囲の膜厚、第２の酸化チタン膜は０．５〜２ｎｍの範囲の膜厚に形成され、前記酸化ジルコニウム膜は４〜８ｎｍの範囲の膜厚に形成される請求項１０乃至１７のいずれか１項に記載の半導体装置の製造方法。 The first titanium oxide film is formed with a thickness in the range of 0.1 to 0.5 nm, the second titanium oxide film is formed with a thickness in the range of 0.5 to 2 nm, and the zirconium oxide film is formed with 4 to 4 nm. The method for manufacturing a semiconductor device according to claim 10, wherein the semiconductor device is formed to a thickness in a range of 8 nm.

前記第２の酸化チタン膜成膜後にＡＬＤ工程における成膜温度よりも高い温度で熱処理する工程を有する請求項１０乃至１８のいずれか１項に記載の半導体装置の製造方法。 19. The method of manufacturing a semiconductor device according to claim 10, further comprising a step of performing a heat treatment at a temperature higher than a film formation temperature in the ALD process after forming the second titanium oxide film.

前記上部電極を形成する工程は、窒化チタンを含む第１上部電極をＣＶＤ法により形成する工程を含み、該ＣＶＤ法による形成工程は、前記第２の酸化チタン膜成膜後にＡＬＤ工程における成膜温度よりも高い温度で熱処理する工程を兼ねる請求項１９に記載の半導体装置の製造方法。 The step of forming the upper electrode includes a step of forming a first upper electrode containing titanium nitride by a CVD method, and the step of forming by the CVD method forms a film in the ALD process after forming the second titanium oxide film. The method for manufacturing a semiconductor device according to claim 19, which also serves as a step of performing heat treatment at a temperature higher than the temperature.