JP2014041035A

JP2014041035A - Angular velocity sensor

Info

Publication number: JP2014041035A
Application number: JP2012182909A
Authority: JP
Inventors: Masayuki Nabeya; 公志鍋谷
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2012-08-22
Filing date: 2012-08-22
Publication date: 2014-03-06

Abstract

PROBLEM TO BE SOLVED: To provide an angular velocity sensor which prevents the instability of an output signal, which is caused by a change of amplitude of detected vibration due to a temperature change, so as to achieve stable output characteristics.SOLUTION: In an angular velocity sensor, a reference signal in an AGC circuit 47 changes in response to an output signal from a temperature sensor 130, so that the amplitude of detected vibration is stabilized even if a temperature change on the periphery of a sensor element 30 occurs.

Description

本発明は、特に、航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に用いられる角速度センサに関するものである。 The present invention particularly relates to an angular velocity sensor used for attitude control of a moving body such as an aircraft or a vehicle, a navigation system, or the like.

従来のこの種の角速度センサについて、以下、図面を参照しながら説明する。 A conventional angular velocity sensor of this type will be described below with reference to the drawings.

図６は従来の角速度センサの回路図である。 FIG. 6 is a circuit diagram of a conventional angular velocity sensor.

図６において、１は双端音叉の形をしたセンサ素子で、このセンサ素子１はセンサ素子１を振動させるための信号を入力する駆動電極２と、振動状態に応じた電荷を出力するモニタ電極３と、角速度が印加されるとコリオリ力に応じた電荷も含めて出力するセンス電極４とで構成されている。 In FIG. 6, reference numeral 1 denotes a sensor element in the form of a double-ended tuning fork. This sensor element 1 includes a drive electrode 2 for inputting a signal for vibrating the sensor element 1 and a monitor electrode for outputting a charge corresponding to the vibration state. 3 and a sense electrode 4 that outputs a charge corresponding to the Coriolis force when an angular velocity is applied.

前記モニタ電極３より出力されるモニタ信号はドライブ回路５に入力される。このドライブ回路５は、入力されたモニタ信号からセンサ素子１の駆動振動が一定振幅となるように調整した駆動信号を駆動電極２に出力する。また、ドライブ回路５より出力されるクロック信号は、一方はタイミング制御回路６に、他方はセンス回路７に入力される。この場合、タイミング制御回路６はＰＬＬ回路で代替できるものである。 A monitor signal output from the monitor electrode 3 is input to the drive circuit 5. The drive circuit 5 outputs to the drive electrode 2 a drive signal adjusted from the input monitor signal so that the drive vibration of the sensor element 1 has a constant amplitude. One of the clock signals output from the drive circuit 5 is input to the timing control circuit 6 and the other is input to the sense circuit 7. In this case, the timing control circuit 6 can be replaced with a PLL circuit.

前記センス電極４より出力されるセンス信号はセンス回路７に入力される。このセンス回路７は、センス電極４より出力されるセンス信号をドライブ回路５より出力されるセンサ素子の駆動周波数に同期した信号で検波し、角速度信号を出力するものである。 A sense signal output from the sense electrode 4 is input to the sense circuit 7. The sense circuit 7 detects the sense signal output from the sense electrode 4 with a signal synchronized with the drive frequency of the sensor element output from the drive circuit 5, and outputs an angular velocity signal.

以上のように構成された従来の角速度センサについて、次にその動作を説明する。 Next, the operation of the conventional angular velocity sensor configured as described above will be described.

角速度センサにおけるセンサ素子１の駆動電極２に交流電圧が負荷されると、センサ素子１がＸ方向に駆動周波数で振動駆動する。そして、センサ素子１のＺ軸周りに角速度が負荷されると、コリオリ力により、センサ素子１がＹ軸方向に検知周波数で振動する。そして、この振動によりセンス電極４に発生する電荷からなる出力信号をセンス回路により信号処理して出力することにより、角速度を検出するものである。 When an AC voltage is applied to the drive electrode 2 of the sensor element 1 in the angular velocity sensor, the sensor element 1 is driven to vibrate at a drive frequency in the X direction. When an angular velocity is applied around the Z axis of the sensor element 1, the sensor element 1 vibrates at the detection frequency in the Y axis direction due to Coriolis force. Then, the angular velocity is detected by processing the output signal composed of the electric charges generated in the sense electrode 4 by the vibration by the sense circuit and outputting it.

ここで、角速度センサの周囲に雰囲気温度が−４０℃〜８５℃まで変化することにより、センサ素子１の縦弾性係数が変化することにより、センサ素子１の駆動振動の振幅が変化しようとする場合を考えると、従来の角速度センサにおいては、センサ素子１の駆動振動が一定振幅になるように調整することにより、温度変化による角速度の出力信号の変動を一定にするように調整するものであった。 Here, when the ambient temperature changes from −40 ° C. to 85 ° C. around the angular velocity sensor, the longitudinal elastic modulus of the sensor element 1 changes, and the amplitude of the drive vibration of the sensor element 1 tends to change. Therefore, in the conventional angular velocity sensor, the fluctuation of the output signal of the angular velocity due to the temperature change is adjusted to be constant by adjusting the driving vibration of the sensor element 1 to have a constant amplitude. .

なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献１が知られている。 As prior art document information relating to the invention of this application, for example, Patent Document 1 is known.

特開２００２−１８８９２５号公報JP 2002-188925 A

しかしながら、上記した従来の構成においては、センサ素子の温度変化による駆動振動の振幅を一定にすることができる反面、温度変化による検出振動の振幅が変動してしまうため、出力信号が不安定になってしまうという課題を有していた。 However, in the conventional configuration described above, the amplitude of the drive vibration due to the temperature change of the sensor element can be made constant, but the amplitude of the detection vibration due to the temperature change fluctuates, so the output signal becomes unstable. It had the problem of end.

本発明は上記従来の課題を解決するもので、温度変化による検出振動の振幅が変動することにより出力信号が不安定になってしまうということのない出力特性の安定した角速度センサを提供することを目的とするものである。 The present invention solves the above-described conventional problems, and provides an angular velocity sensor having a stable output characteristic in which an output signal does not become unstable due to fluctuations in the amplitude of detected vibration due to a temperature change. It is the purpose.

上記目的を達成するために、本発明は以下の構成を有するものである。 In order to achieve the above object, the present invention has the following configuration.

本発明の請求項１に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子におけるモニタ電極からの出力信号をＡＤ変換するＡＤ変換器と、このＡＤ変換器からの出力信号を基に駆動信号を基準信号と比較しながら所定の振幅に設定するＡＧＣ回路と、このＡＧＣ回路からの出力信号を基に前記センサ素子における駆動電極に電圧を印加する駆動手段とからなるドライブ回路と、ＰＬＬ回路と、このＰＬＬ回路の出力信号を基にタイミング信号を生成し、そのタイミング信号を用いて、前記センサ素子におけるセンス電極から出力される信号を角速度信号に変換するとともにＡＤ変換するセンス回路と、温度センサとを備え、温度センサからの出力信号に応じて、ＡＧＣ回路における基準信号を変動させるようにしたもので、この構成によれば、温度センサからの出力信号に応じて、ＡＧＣ回路における基準信号を変動させるようにしたため、センサ素子の周囲の温度が変化しても、検出振動の振幅を一定にするように制御することができることとなり、出力信号が安定するという作用効果を有するものである。 According to the first aspect of the present invention, a sensor element having a drive electrode, a sense electrode, and a monitor electrode, an AD converter for AD-converting an output signal from the monitor electrode in the sensor element, and the AD An AGC circuit that sets a predetermined amplitude while comparing a drive signal with a reference signal based on an output signal from the converter, and a drive that applies a voltage to the drive electrode of the sensor element based on the output signal from the AGC circuit A drive circuit comprising means, a PLL circuit, and a timing signal based on the output signal of the PLL circuit, and the signal output from the sense electrode in the sensor element is converted into an angular velocity signal using the timing signal In addition, a sense circuit for AD conversion and a temperature sensor are provided, and a reference signal in the AGC circuit is changed according to an output signal from the temperature sensor. According to this configuration, since the reference signal in the AGC circuit is changed according to the output signal from the temperature sensor, even if the ambient temperature of the sensor element changes, the detected vibration The amplitude can be controlled to be constant, and the output signal is stabilized.

本発明の角速度センサは、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子におけるモニタ電極からの出力信号をＡＤ変換するＡＤ変換器と、このＡＤ変換器からの出力信号を基に駆動信号を基準信号と比較しながら所定の振幅に設定するＡＧＣ回路と、このＡＧＣ回路からの出力信号を基に前記センサ素子における駆動電極に電圧を印加する駆動手段とからなるドライブ回路と、ＰＬＬ回路と、このＰＬＬ回路の出力信号を基にタイミング信号を生成し、そのタイミング信号を用いて、前記センサ素子におけるセンス電極から出力される信号を角速度信号に変換するとともにＡＤ変換するセンス回路と、温度センサとを備え、温度センサからの出力信号に応じて、ＡＧＣ回路における基準信号を変動させるようにしたもので、この構成によれば、温度センサからの出力信号に応じて、ＡＧＣ回路における基準信号を変動させるようにしたため、センサ素子の周囲の温度が変化しても、検出振動の振幅を一定にするように制御することができることとなり、出力信号が安定した角速度センサを提供することができるという効果を有するものである。 An angular velocity sensor of the present invention includes a sensor element having a drive electrode, a sense electrode, and a monitor electrode, an AD converter that AD converts an output signal from the monitor electrode in the sensor element, and an output from the AD converter A drive comprising: an AGC circuit that sets a predetermined amplitude while comparing a drive signal with a reference signal based on a signal; and a drive means that applies a voltage to a drive electrode in the sensor element based on an output signal from the AGC circuit A timing signal is generated based on a circuit, a PLL circuit, and an output signal of the PLL circuit, and a signal output from the sense electrode in the sensor element is converted into an angular velocity signal and AD converted using the timing signal. A sense circuit and a temperature sensor are provided, and a reference signal in the AGC circuit is varied in accordance with an output signal from the temperature sensor According to this configuration, since the reference signal in the AGC circuit is changed according to the output signal from the temperature sensor, the amplitude of the detected vibration can be reduced even if the temperature around the sensor element changes. The control can be performed so that the output signal is constant, and an angular velocity sensor having a stable output signal can be provided.

本発明の一実施の形態における角速度センサの回路図Circuit diagram of angular velocity sensor according to one embodiment of the present invention （ａ）〜（ｃ）同角速度センサの動作状態を示す図(A)-(c) The figure which shows the operation state of the same angular velocity sensor （ａ）〜（ｄ）同角速度センサの動作状態を示す図(A)-(d) The figure which shows the operation state of the same angular velocity sensor 同ＰＬＬ回路が動作する状態を示す図The figure which shows the state which the same PLL circuit operate | moves 同ＰＬＬ回路が動作する状態を示す図The figure which shows the state which the same PLL circuit operate | moves 従来の角速度センサの回路図Circuit diagram of conventional angular velocity sensor

以下、本発明の一実施の形態における角速度センサについて、図面を参照しながら説明する。 Hereinafter, an angular velocity sensor according to an embodiment of the present invention will be described with reference to the drawings.

図１は本発明の一実施の形態における角速度センサの回路図である。 FIG. 1 is a circuit diagram of an angular velocity sensor according to an embodiment of the present invention.

図１において、３０はセンサ素子で、このセンサ素子３０は振動体３１と、この振動体３１を振動させるための圧電体を有する駆動電極３２と、振動状態に応じて電荷を発生する圧電体を有するモニタ電極３３と、前記センサ素子３０に角速度が印加されると電荷を発生する圧電体を有する一対のセンス電極とを設けている。また、前記センサ素子３０における一対のセンス電極は、第１のセンス電極３４と、この第１のセンス電極３４と逆極性の電荷を発生する第２のセンス電極３５とで構成されている。４１はドライブ回路で、このドライブ回路４１は入力切替手段４２と、ＤＡ変換手段４３、積分手段４４、比較手段４５、デジタルフィルタからなるフィルタ回路４６、基準信号を設けたＡＧＣ回路４７および駆動回路４８とで構成されている。また、前記ドライブ回路４１における入力切替手段４２は、振動体３１におけるモニタ電極３３と接続され、そして、第２のタイミングΦ２で動作するアナログスイッチで構成されているものである。そしてまた、前記ドライブ回路４１におけるＤＡ切替手段４９は、第１の基準電圧５０および第２の基準電圧５１を有し、そしてこの第１の基準電圧５０と第２の基準電圧５１を第２のタイミングΦ２で所定の信号により切り替えている。さらに、前記ドライブ回路４１にはＤＡ出力手段５２を設けており、このＤＡ出力手段５２は前記ＤＡ切替手段４９の出力信号が入力されるコンデンサ５３と、このコンデンサ５３の両端に接続され、かつ前記第１のタイミングΦ１で動作してコンデンサ５３の電荷を放電するＳＷ５４，５５とで構成されている。そして、前記ＤＡ切替手段４９とＤＡ出力手段５２とでＤＡ変換手段４３を構成し、かつこのＤＡ変換手段４３は第１のタイミングΦ１で前記コンデンサ５３の電荷を放電し、さらに前記第２のタイミングΦ２で前記ＤＡ切替手段４９が出力する基準電圧に応じた電荷を入出力するものである。５６はＳＷで、このＳＷ５６には前記入力切替手段４２とＤＡ変換手段４３の出力が入力され、そして、このＳＷ５６は前記第２のタイミングΦ２で出力するものである。 In FIG. 1, reference numeral 30 denotes a sensor element. The sensor element 30 includes a vibrating body 31, a drive electrode 32 having a piezoelectric body for vibrating the vibrating body 31, and a piezoelectric body that generates an electric charge according to the vibration state. And a pair of sense electrodes having a piezoelectric body that generates an electric charge when an angular velocity is applied to the sensor element 30. Further, the pair of sense electrodes in the sensor element 30 includes a first sense electrode 34 and a second sense electrode 35 that generates charges having a polarity opposite to that of the first sense electrode 34. Reference numeral 41 denotes a drive circuit. The drive circuit 41 includes an input switching means 42, a DA conversion means 43, an integration means 44, a comparison means 45, a filter circuit 46 composed of a digital filter, an AGC circuit 47 provided with a reference signal, and a drive circuit 48. It consists of and. The input switching means 42 in the drive circuit 41 is connected to the monitor electrode 33 in the vibrating body 31 and is constituted by an analog switch that operates at the second timing Φ2. Further, the DA switching means 49 in the drive circuit 41 has a first reference voltage 50 and a second reference voltage 51, and the first reference voltage 50 and the second reference voltage 51 are set to the second reference voltage 50. Switching is performed by a predetermined signal at timing Φ2. Further, the drive circuit 41 is provided with a DA output means 52. The DA output means 52 is connected to a capacitor 53 to which an output signal of the DA switching means 49 is input, to both ends of the capacitor 53, and It is composed of SWs 54 and 55 that operate at the first timing Φ1 and discharge the electric charge of the capacitor 53. The DA switching means 49 and the DA output means 52 constitute a DA converting means 43. The DA converting means 43 discharges the capacitor 53 at the first timing Φ1, and further the second timing. Charges corresponding to the reference voltage output by the DA switching means 49 at Φ2 are input / output. Reference numeral 56 denotes a switch, and the outputs of the input switching means 42 and the DA conversion means 43 are input to the SW 56, and the SW 56 is output at the second timing Φ2.

４４は積分手段で、この積分手段４４には前記ＳＷ５６の出力が入力されるもので、演算増幅器５７と、この演算増幅器５７の帰還に接続されるコンデンサ５８とにより構成されている。そして、第２のタイミングΦ２で動作し、前記積分手段４４への入力信号がコンデンサ５８により積分されるものである。４５は比較手段で、この比較手段４５には前記積分手段４４が出力する積分信号が入力され、そして、この比較手段４５はこの積分信号と所定の値とを比較する比較器５９と、この比較器５９が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ６０とにより構成されている。また、前記Ｄ型フリップフロップ６０は前記第１のタイミングΦ１の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段４３のＤＡ切替手段４９に入力されて、第１の基準電圧５０と第２の基準電圧５１とを切り替えるものである。そして、前記入力切替手段４２、ＤＡ変換手段４３、積分手段４４および比較手段４５によりΣΔ変調器からなるＡＤ変換器６１を構成している。 Reference numeral 44 denotes an integrating means, to which the output of the SW 56 is input. The integrating means 44 comprises an operational amplifier 57 and a capacitor 58 connected to the feedback of the operational amplifier 57. Then, it operates at the second timing Φ2, and the input signal to the integrating means 44 is integrated by the capacitor 58. Reference numeral 45 denotes a comparison means. The comparison means 45 receives an integration signal output from the integration means 44. The comparison means 45 compares the integration signal with a predetermined value, and compares the comparison signal. And a D-type flip-flop 60 to which a 1-bit digital signal output from the device 59 is input. The D-type flip-flop 60 latches the 1-bit digital signal and outputs a latch signal at the start of the first timing Φ1, and this latch signal is the DA switching means of the DA conversion means 43. 49, the first reference voltage 50 and the second reference voltage 51 are switched. The input switching means 42, DA converting means 43, integrating means 44, and comparing means 45 constitute an AD converter 61 composed of a ΣΔ modulator.

また、前記ＡＤ変換器６１の出力するパルス密度変調記号はフィルタ回路４６に入力され、前記振動体３１の共振周波数の信号を抽出し、ノイズ成分を除去したマルチビット信号を出力する。そして、このマルチビット信号をＡＧＣ回路４７に設けた半波整流フィルタ回路（図示せず）に入力することにより、振幅情報信号に変換する。そしてＡＧＣ回路４７はこの振幅情報信号が大の場合には前記フィルタ回路４６の出力マルチビット信号を減衰させた信号を、一方、前記振幅情報信号が小の場合には前記フィルタ回路４６の出力マルチビット信号を増幅させた信号を駆動回路４８に入力し、温度情報に応じて、前記振動体３１の振動が一定振幅となるように調整するものである。 Further, the pulse density modulation symbol output from the AD converter 61 is input to the filter circuit 46, and a signal of the resonance frequency of the vibrating body 31 is extracted and a multi-bit signal from which noise components are removed is output. Then, this multi-bit signal is input to a half-wave rectification filter circuit (not shown) provided in the AGC circuit 47 to be converted into an amplitude information signal. When the amplitude information signal is large, the AGC circuit 47 attenuates the output multi-bit signal of the filter circuit 46, whereas when the amplitude information signal is small, the AGC circuit 47 outputs the output multi-bit signal of the filter circuit 46. A signal obtained by amplifying the bit signal is input to the drive circuit 48 and adjusted so that the vibration of the vibrating body 31 has a constant amplitude according to the temperature information.

前記駆動回路４８は、２値を保持しているデジタル値出力手段６２と、ＡＧＣ回路４７からの出力信号と前記デジタル値出力手段６２の出力を加算し積分する加積分演算手段６３と、この加積分演算手段６３からの出力を比較定数値６４と比較する値比較手段６５と、この値比較手段６５の出力に応じて前記デジタル値出力手段６２の出力するデジタル値を切り替える値切替手段６６と、前記値比較手段６５の出力を所定のタイミングでラッチするフリップフロップ６７とにより構成されるデジタルΣΔ変調器６８を有している。前記デジタルΣΔ変調器６８により前記ＡＧＣ回路４７が出力するマルチビット信号は１ビットのパルス密度変調信号に変調されて出力され、かつこのパルス密度変調信号はアナログフィルタ６９に入力され、さらにセンサ素子３０を駆動するのに有害な周波数成分はフィルタリングされて、センサ素子３０に出力される。 The drive circuit 48 includes a digital value output means 62 that holds two values, an addition / integration calculation means 63 that adds and integrates the output signal from the AGC circuit 47 and the output of the digital value output means 62, and this addition A value comparison means 65 for comparing the output from the integral calculation means 63 with a comparison constant value 64; a value switching means 66 for switching the digital value output from the digital value output means 62 in accordance with the output from the value comparison means 65; It has a digital ΣΔ modulator 68 composed of a flip-flop 67 that latches the output of the value comparing means 65 at a predetermined timing. The multi-bit signal output from the AGC circuit 47 by the digital ΣΔ modulator 68 is modulated and output as a 1-bit pulse density modulation signal, and this pulse density modulation signal is input to the analog filter 69, and further the sensor element 30. The frequency component harmful to driving the signal is filtered and output to the sensor element 30.

７１はタイミング制御回路で、このタイミング制御回路７１は前記ドライブ回路４１におけるフィルタ回路４６が出力するマルチビット信号を入力し、第１のタイミングΦ１、第２のタイミングΦ２のタイミング信号を生成してドライブ回路４１に、また第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５、第６のタイミングΦ６のタイミング信号をセンス回路８１に出力するものである。 Reference numeral 71 denotes a timing control circuit. The timing control circuit 71 inputs a multi-bit signal output from the filter circuit 46 in the drive circuit 41, generates a timing signal of the first timing Φ1 and the second timing Φ2, and drives it. The timing signal of the third timing Φ3, the fourth timing Φ4, the fifth timing Φ5, and the sixth timing Φ6 is output to the circuit 41, and to the sense circuit 81.

なお、上記タイミング制御回路７１の内部構成については後述する。 The internal configuration of the timing control circuit 71 will be described later.

前記センス回路８１はΣΔ変調器からなるＡＤ変換器８２および演算手段８３により構成されている。８４は入力切替手段で、この入力切替手段８４は前記センサ素子３０における第１のセンス電極３４と接続され前記第４のタイミングΦ４で動作するアナログスイッチ８５（以下、ＳＷと記す）、第２のセンス電極３５と接続され前記第６のタイミングΦ６で動作するアナログスイッチ８６とで構成されている。この構成により、入力切替手段８４は、第１のセンス電極３４または第２のセンス電極３５からの入力信号を第４のタイミングΦ４または第６のタイミングΦ６で切り替えて出力することになる。８７はＤＡ切替手段で、このＤＡ切替手段８７は、第１の基準電圧８８および第２の基準電圧８９を有し、そしてこの第１の基準電圧８８と第２の基準電圧８９を所定の信号により切り替えるものである。９０はＤＡ出力手段で、このＤＡ出力手段９０は前記ＤＡ切替手段８７の出力信号が入力されるコンデンサ９１と、このコンデンサ９１の両端に接続され、かつ前記第３のタイミングΦ３と第５のタイミングΦ５で動作してコンデンサ９１の電荷を放電するＳＷ９２，９３により構成されている。そして、前記ＤＡ切替手段８７とＤＡ出力手段９０とでＤＡ変換手段９４を構成し、かつこのＤＡ変換手段９４は第３のタイミングΦ３と第５のタイミングΦ５で前記コンデンサ９１の電荷を放電し、さらに前記第４のタイミングΦ４と第６のタイミングΦ６で前記ＤＡ切替手段８７が出力する基準電圧に応じた電荷を入出力するものである。 The sense circuit 81 includes an AD converter 82 composed of a ΣΔ modulator and an arithmetic means 83. 84 is an input switching means, and this input switching means 84 is connected to the first sense electrode 34 in the sensor element 30 and is operated at the fourth timing Φ4. The analog switch 86 is connected to the sense electrode 35 and operates at the sixth timing Φ6. With this configuration, the input switching unit 84 switches and outputs the input signal from the first sense electrode 34 or the second sense electrode 35 at the fourth timing Φ4 or the sixth timing Φ6. Reference numeral 87 denotes DA switching means. This DA switching means 87 has a first reference voltage 88 and a second reference voltage 89, and the first reference voltage 88 and the second reference voltage 89 are set to a predetermined signal. Is switched by. Reference numeral 90 denotes DA output means. The DA output means 90 is connected to the capacitor 91 to which the output signal of the DA switching means 87 is input, and is connected to both ends of the capacitor 91, and the third timing Φ3 and the fifth timing. It is composed of SWs 92 and 93 that operate at Φ5 and discharge the electric charge of the capacitor 91. The DA switching means 87 and the DA output means 90 constitute a DA converting means 94, and the DA converting means 94 discharges the electric charge of the capacitor 91 at the third timing Φ3 and the fifth timing Φ5, Furthermore, charges corresponding to the reference voltage output by the DA switching means 87 are input and output at the fourth timing Φ4 and the sixth timing Φ6.

９５はＳＷで、このＳＷ９５には前記入力切替手段８４とＤＡ変換手段９４の出力が入力され、前記第４のタイミングΦ４と第６のタイミングΦ６で出力するものである。９６は積分回路で、この積分回路９６には前記ＳＷ９５の出力が入力されるものであり、そして、この積分回路９６は演算増幅器９７と、この演算増幅器９７の帰還に並列に接続される一対のコンデンサ９８，９９と、このコンデンサ９８，９９に接続される一対のＳＷ１００，１０１とにより構成されている。また、ＳＷ１００は第３のタイミングΦ３と第４のタイミングΦ４で動作し、前記積分回路９６への入力信号がコンデンサ９８に積分されて積分値が保持されることになる。そしてまた、ＳＷ１０１は前記第５のタイミングΦ５と第６のタイミングΦ６で動作し、前記積分回路９６への入力信号がコンデンサ９９に積分されて積分値が保持されることになる。ＳＷ９５と積分回路９６により積分手段１０２を構成している。 Reference numeral 95 denotes an SW. The outputs of the input switching means 84 and the DA conversion means 94 are input to the SW 95 and output at the fourth timing Φ4 and the sixth timing Φ6. Reference numeral 96 denotes an integrating circuit, to which the output of the SW 95 is input. The integrating circuit 96 is connected to an operational amplifier 97 and a pair of feedback connected to the operational amplifier 97 in parallel. The capacitors 98 and 99 and a pair of SWs 100 and 101 connected to the capacitors 98 and 99 are included. Further, the SW 100 operates at the third timing Φ3 and the fourth timing Φ4, and the input signal to the integration circuit 96 is integrated into the capacitor 98 and the integrated value is held. Further, the SW 101 operates at the fifth timing Φ5 and the sixth timing Φ6, and the input signal to the integrating circuit 96 is integrated into the capacitor 99 and the integrated value is held. The integrating means 102 is constituted by the SW 95 and the integrating circuit 96.

１０３は比較手段で、この比較手段１０３には前記積分手段１０２が出力する積分信号が入力され、そして、この比較手段１０３はこの積分信号と所定の値とを比較する比較器１０４と、この比較器１０４が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ１０５とで構成されている。また、前記Ｄ型フリップフロップ１０５は前記第４のタイミングΦ４と第６のタイミングΦ６の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段９４のＤＡ切替手段８７に入力されて基準電圧８８，８９を切り替えるものである。そして、前記入力切替手段８４、ＤＡ変換手段９４、積分手段１０２および比較手段１０３によりＡＤ変換器８２を構成している。 Reference numeral 103 denotes a comparison means. The comparison means 103 receives the integration signal output from the integration means 102. The comparison means 103 compares the integration signal with a predetermined value, and compares the comparison signal. And a D-type flip-flop 105 to which a 1-bit digital signal output from the device 104 is input. The D-type flip-flop 105 latches the 1-bit digital signal and outputs a latch signal at the start of the fourth timing Φ4 and the sixth timing Φ6. The reference voltage 88, 89 is input to the DA switching means 87 of the means 94. The input switching means 84, DA conversion means 94, integration means 102 and comparison means 103 constitute an AD converter 82.

またこのＡＤ変換器８２は上記構成により、前記センサ素子３０における第１のセンス電極３４および第２のセンス電極３５より出力される電荷をΣΔ変調し、１ビットデジタル信号に変換して出力するものである。 In addition, the AD converter 82 has the above-described configuration, and ΣΔ modulates the electric charges output from the first sense electrode 34 and the second sense electrode 35 in the sensor element 30 and converts them into a 1-bit digital signal for output. It is.

１０６はラッチ回路で、このラッチ回路１０６には前記ＡＤ変換器８２の比較手段１０３における比較器１０４より出力される１ビットデジタル信号が入力され、かつ前記１ビットデジタル信号をラッチする一対のＤ型フリップフロップ１０７，１０８により構成されている。また、Ｄ型フリップフロップ１０７は第４のタイミングΦ４で前記１ビットデジタル信号をラッチするものであり、Ｄ型フリップフロップ１０８は第６のタイミングΦ６で前記１ビットデジタル信号をラッチするものである。１０９は差分演算手段で、この差分演算手段１０９は前記ラッチ回路１０６における一対のＤ型フリップフロップ１０７，１０８がラッチして出力する一対の１ビットデジタル信号が入力され、そしてこの一対の１ビットデジタル信号の差を演算する１ビット差分演算を置換処理により実現するものである。つまり、差分演算手段１０９に入力される一対の１ビットデジタル信号が、“００”“０１”“１０”“１１”である時、それぞれ“０”“−１”“１”“０”と置き換えて出力する構成となっている。１１０は補正演算手段で、この補正演算手段１１０には前記差分演算手段１０９が出力する１ビット差分信号が入力され、この１ビット差分信号と所定の補正情報との補正演算を置換処理により実現するものであり、つまり、上記したように補正演算手段１１０に入力される１ビット差分信号が“０”“１”“−１”であり、例えば、補正情報が“５”である場合にはそれぞれ“０”“５”“−５”と置き換えて出力する構成となっている。１１１はデジタルフィルタからなるフィルタ回路で、このフィルタ回路１１１には前記補正演算手段１１０より出力されるデジタル差分信号が入力され、ノイズ成分を除去するフィルタリング処理を行うものである。そして、前記ラッチ回路１０６、差分演算手段１０９、補正演算手段１１０およびフィルタ回路１１１により演算手段８３を構成している。また、この演算手段８３は、第４、第６のタイミングで一対の１ビットデジタル信号をラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビット信号を出力している。 A latch circuit 106 receives a 1-bit digital signal output from the comparator 104 in the comparing means 103 of the AD converter 82 and latches the 1-bit digital signal. The flip-flops 107 and 108 are used. The D-type flip-flop 107 latches the 1-bit digital signal at the fourth timing Φ4, and the D-type flip-flop 108 latches the 1-bit digital signal at the sixth timing Φ6. Reference numeral 109 denotes a difference calculation means. The difference calculation means 109 receives a pair of 1-bit digital signals latched and output by the pair of D-type flip-flops 107 and 108 in the latch circuit 106, and the pair of 1-bit digital signals. A 1-bit difference operation for calculating a signal difference is realized by a replacement process. That is, when the pair of 1-bit digital signals input to the difference calculation means 109 are “00”, “01”, “10”, and “11”, they are replaced with “0”, “−1”, “1”, and “0”, respectively. Output. Reference numeral 110 denotes a correction calculation means. The correction calculation means 110 receives a 1-bit difference signal output from the difference calculation means 109, and realizes a correction calculation between the 1-bit difference signal and predetermined correction information by replacement processing. That is, as described above, when the 1-bit difference signal input to the correction calculation means 110 is “0”, “1”, “−1”, and the correction information is “5”, for example, The output is replaced with “0”, “5”, and “−5”. Reference numeral 111 denotes a filter circuit composed of a digital filter. The digital differential signal output from the correction calculation unit 110 is input to the filter circuit 111 to perform a filtering process for removing noise components. The latch circuit 106, the difference calculation means 109, the correction calculation means 110, and the filter circuit 111 constitute a calculation means 83. The arithmetic means 83 latches a pair of 1-bit digital signals at the fourth and sixth timings, performs a difference operation, a correction operation, and a filtering process, and outputs a multi-bit signal.

そして、タイミング制御回路７１は、ＰＬＬ回路１２１と、タイミング生成回路１２２，１２３と、振幅判定回路１２４とで構成されている。 The timing control circuit 71 includes a PLL circuit 121, timing generation circuits 122 and 123, and an amplitude determination circuit 124.

前記ＰＬＬ回路１２１は、前記ドライブ回路４１におけるフィルタ回路４６が出力するマルチビット信号の周波数を逓倍し、位相ノイズを時間的に積分し低減して、タイミング生成回路１２２，１２３に信号を出力するものである。位相監視手段１２６には、フィルタ回路４６が出力するマルチビット信号を波形整形した矩形波信号と分周器１２６ａの出力信号が入力される。そして、分周器１２６ａによる第２のタイミング信号は後述する電圧制御発振器１２９による第１のタイミング信号を分周した同期信号であり、第２のタイミング信号のタイミングでの、ＡＤ変換器であるドライブ回路４１の出力値それ自体が、第２のタイミング信号の正弦波信号の中央値、つまりゼロ点との位相ズレ量に応じた値となる。位相監視手段１２６から出力される信号は位相補正回路１２６ｂを介してループフィルタからなるフィルタ回路１２７に入力され、そしてこのフィルタ回路１２７は交流成分の少ない直流信号に変換するもので、このフィルタ回路１２７の出力信号と定電圧値とがタイミング切替手段１２８に入力される。そしてまた、このタイミング切替手段１２８の一方は、前述したように、フィルタ回路１２７に接続されるとともに、他方は定電圧出力器と電気的に接続されている。 The PLL circuit 121 multiplies the frequency of the multi-bit signal output from the filter circuit 46 in the drive circuit 41, integrates and reduces the phase noise in time, and outputs a signal to the timing generation circuits 122 and 123. It is. The phase monitoring means 126 receives a rectangular wave signal obtained by shaping the multi-bit signal output from the filter circuit 46 and an output signal from the frequency divider 126a. The second timing signal by the frequency divider 126a is a synchronization signal obtained by dividing the first timing signal by the voltage controlled oscillator 129, which will be described later, and is a drive that is an AD converter at the timing of the second timing signal. The output value itself of the circuit 41 is a value corresponding to the median value of the sine wave signal of the second timing signal, that is, the phase shift amount from the zero point. The signal output from the phase monitoring means 126 is input to the filter circuit 127 formed of a loop filter via the phase correction circuit 126b, and this filter circuit 127 converts the signal into a DC signal with a small AC component. The output signal and the constant voltage value are input to the timing switching means 128. One of the timing switching means 128 is connected to the filter circuit 127 as described above, and the other is electrically connected to the constant voltage output device.

また、前記振幅判定回路１２４にはフィルタ回路４６から出力されるマルチビット信号が入力される。そして、この振幅判定回路１２４はフィルタ回路４６から出力されるマルチビット信号の振幅情報を監視しており、この振幅情報が目標振幅以上である場合には、タイミング切替手段１２８はフィルタ回路１２７の出力信号を選択するように、一方、フィルタ回路４６から出力されるマルチビット信号の振幅情報が目標振幅以下である場合には、タイミング切替手段１２８は定電圧値を選択するように切り替えている。 The multi-bit signal output from the filter circuit 46 is input to the amplitude determination circuit 124. The amplitude determination circuit 124 monitors the amplitude information of the multi-bit signal output from the filter circuit 46. If the amplitude information is greater than or equal to the target amplitude, the timing switching means 128 outputs the output of the filter circuit 127. On the other hand, when the amplitude information of the multi-bit signal output from the filter circuit 46 is equal to or less than the target amplitude, the timing switching unit 128 switches so as to select a constant voltage value.

前記タイミング切替手段１２８の出力電圧は電圧制御発振器１２９に入力される。この電圧制御発振器１２９は入力電圧に応じた周波数信号を発振する可変周波数発振器であり、この電圧制御発振器１２９より出力される発振信号は、分周器１２６ａと、タイミング生成回路１２２，１２３に入力される。 The output voltage of the timing switching means 128 is input to the voltage controlled oscillator 129. The voltage controlled oscillator 129 is a variable frequency oscillator that oscillates a frequency signal corresponding to an input voltage. The oscillation signal output from the voltage controlled oscillator 129 is input to the frequency divider 126 a and the timing generation circuits 122 and 123. The

１３０は温度センサで、この温度センサ１３０は角速度センサの周囲の雰囲気温度を測定するものである。１３１は補正回路で、この補正回路１３１は前記温度センサ１３０からの出力信号に応じて、ＡＧＣ回路４７における基準電圧を変動させる信号を出力する。１３２は振幅検出器で、この振幅検出器１３２はドライブ回路４１におけるフィルタ回路４６から出力される出力信号の振幅を検出するものである。１３３は加算器で、この加算器１３３は、振幅検出器１３２からの出力信号の振幅を検出するとともに、この振幅を補正回路１３１からの出力信号に応じて、ＡＧＣ回路４７における基準信号を変動させるものである。 Reference numeral 130 denotes a temperature sensor, and this temperature sensor 130 measures the ambient temperature around the angular velocity sensor. Reference numeral 131 denotes a correction circuit. The correction circuit 131 outputs a signal for changing the reference voltage in the AGC circuit 47 in accordance with an output signal from the temperature sensor 130. An amplitude detector 132 detects the amplitude of the output signal output from the filter circuit 46 in the drive circuit 41. Reference numeral 133 denotes an adder. The adder 133 detects the amplitude of the output signal from the amplitude detector 132 and varies the amplitude of the reference signal in the AGC circuit 47 according to the output signal from the correction circuit 131. Is.

以上のようにして構成された本発明の一実施の形態における角速度センサについて、次にその動作を説明する。 Next, the operation of the angular velocity sensor according to the embodiment of the present invention configured as described above will be described.

前記センサ素子３０の駆動電極３２に駆動信号を加えると、振動体３１が共振し、モニタ電極３３に電荷が発生する。このモニタ電極３３に発生した電荷はドライブ回路４１におけるＡＤ変換器６１に入力され、パルス密度変調信号へと変換される。そしてこのパルス密度変調信号はフィルタ回路４６に入力され、前記振動体３１の共振周波数を抽出し、ノイズ成分を除去したマルチビット信号を出力する。 When a drive signal is applied to the drive electrode 32 of the sensor element 30, the vibrating body 31 resonates and charges are generated at the monitor electrode 33. The charges generated on the monitor electrode 33 are input to the AD converter 61 in the drive circuit 41 and converted into a pulse density modulation signal. The pulse density modulation signal is input to the filter circuit 46, where the resonance frequency of the vibrating body 31 is extracted and a multi-bit signal from which noise components have been removed is output.

この場合におけるＡＤ変換器６１の動作を以下に説明する。このＡＤ変換器６１はタイミング制御回路７１より出力されるモニタ信号に同期したタイミングである第１のタイミングΦ１、第２のタイミングΦ２を繰り返すことによって動作するもので、第１のタイミングΦ１ではセンサ素子３０におけるモニタ電極３３から出力される信号がΣΔ変調されて１ビットデジタル信号に変換される。 The operation of the AD converter 61 in this case will be described below. The AD converter 61 operates by repeating the first timing Φ1 and the second timing Φ2 that are synchronized with the monitor signal output from the timing control circuit 71. At the first timing Φ1, the sensor element is operated. The signal output from the monitor electrode 33 at 30 is ΣΔ modulated and converted into a 1-bit digital signal.

上記した２つのタイミングでの動作をひとつずつ説明する。まず第１のタイミングΦ１では、積分手段４４におけるコンデンサ５８に保持されている積分値を比較する前記比較手段４５の比較器５９に入力し、この比較器５９より出力される１ビットデジタル信号が、第１のタイミングΦ１の立ち上がり時にＤ型フリップフロップ６０にラッチされ、このラッチ信号が前記ＤＡ変換手段４３のＤＡ切替手段４９に入力される。また、ＤＡ出力手段５２におけるＳＷ５４とＳＷ５５がＯＮになって、コンデンサ５３に保持されている電荷が放電される。 The operation at the above two timings will be described one by one. First, at the first timing Φ1, the 1-bit digital signal output from the comparator 59 is input to the comparator 59 of the comparator 45 that compares the integrated value held in the capacitor 58 in the integrator 44. At the rising edge of the first timing Φ 1, the signal is latched by the D-type flip-flop 60, and this latch signal is input to the DA switching means 49 of the DA conversion means 43. Further, SW 54 and SW 55 in the DA output means 52 are turned on, and the electric charge held in the capacitor 53 is discharged.

次に第２のタイミングΦ２では、前記ＤＡ切替手段４９に入力されたラッチ信号に応じて第１の基準電圧５０および第２の基準電圧５１が切り替えられてコンデンサ５３に入力され、かつＤＡ変換手段４３より切り替えられた基準電圧に応じた電荷が出力される。また、入力切替手段４２がＯＮになり、前記センサ素子３０のモニタ電極３３より発生する電荷が入力される。さらに、積分手段４４におけるＳＷ５６がＯＮになり、前記入力切替手段４２とＤＡ変換手段４３から出力される電荷が積分手段４４に入力される。これにより第２のタイミングΦ２では、積分手段４４におけるコンデンサ５８に、図２（ａ）の斜線部で示される電荷量とＤＡ変換手段４３より出力される電荷量の総和が積分されて保持されることになる。 Next, at the second timing Φ2, the first reference voltage 50 and the second reference voltage 51 are switched and input to the capacitor 53 in accordance with the latch signal input to the DA switching means 49, and the DA conversion means. The electric charge according to the reference voltage switched from 43 is output. Further, the input switching means 42 is turned on, and the charge generated from the monitor electrode 33 of the sensor element 30 is input. Further, the SW 56 in the integrating unit 44 is turned on, and the charges output from the input switching unit 42 and the DA converting unit 43 are input to the integrating unit 44. Thus, at the second timing Φ2, the sum of the charge amount indicated by the hatched portion in FIG. 2A and the charge amount output from the DA conversion unit 43 is integrated and held in the capacitor 58 in the integration unit 44. It will be.

上記した第１のタイミングΦ１および第２のタイミングΦ２での以上の動作によりセンサ素子３０のモニタ電極３３から出力される振幅値に相当する電荷量がΣΔ変調され、第１のタイミングΦ１の信号の立ち上がり時に１ビットデジタル信号として出力されることになる。 Due to the above operation at the first timing Φ1 and the second timing Φ2, the charge amount corresponding to the amplitude value output from the monitor electrode 33 of the sensor element 30 is ΣΔ-modulated, and the signal at the first timing Φ1 is At the time of rising, it is output as a 1-bit digital signal.

以上の動作により、センサ素子３０におけるモニタ電極３３から出力される電荷量がＡＤ変換器６１によりΣΔ変調されて１ビットデジタル信号として上記タイミングで出力されることになる。 With the above operation, the charge amount output from the monitor electrode 33 in the sensor element 30 is ΣΔ modulated by the AD converter 61 and output as a 1-bit digital signal at the above timing.

そしてまた、前記ドライブ回路４１におけるフィルタ回路４６より出力される図２（ｂ）に示すマルチビット信号をＡＧＣ回路４７に設けた半波整流フィルタ回路（図示せず）に入力することにより、振幅情報信号に変換する。また、このＡＧＣ回路４７は振幅情報信号が大の場合には前記フィルタ回路４６の出力マルチビット信号を減衰させた信号を、一方、前記振幅情報信号が小の場合には前記フィルタ回路４６の出力するマルチビット信号を増幅させた信号を駆動回路４８に入力し、前記振動体３１の振動が一定振幅となるように調整するものである。 The multi-bit signal shown in FIG. 2B output from the filter circuit 46 in the drive circuit 41 is input to a half-wave rectifier filter circuit (not shown) provided in the AGC circuit 47, whereby amplitude information is obtained. Convert to signal. The AGC circuit 47 attenuates the output multi-bit signal of the filter circuit 46 when the amplitude information signal is large, while the output of the filter circuit 46 when the amplitude information signal is small. A signal obtained by amplifying the multi-bit signal is input to the drive circuit 48 and adjusted so that the vibration of the vibrating body 31 has a constant amplitude.

前記デジタルΣΔ変調器６８の加積分演算手段６３には、前記ＡＧＣ回路４７から出力されるマルチビット信号と、所定の２値を保持してデジタル値出力手段６２のどちらかの値を出力する値切替手段６６より出力される定数値が入力され、加算して積分される。この加積分演算手段６３から出力される積分値は比較定数値６４と値比較手段６５により比較されて比較結果が出力される。そして、この比較結果がフリップフロップ６７により所定のタイミングでラッチされて出力される。このフリップフロップ６７の出力により値切替手段６６より出力される定数値が切り替えられることになる。この時、加積分演算手段６３の出力値が比較定数値６４より小さい場合には、デジタル値出力手段６２の２値のうちの大きい方の値が、逆の場合には小さい方の値が選択されて出力されるように動作する。この動作を繰り返すことによりフリップフロップ６７より、前記ＡＧＣ回路４７が出力するマルチビット信号が、１ビットのパルス密度変調信号に変調されて出力されることになる。ここで、デジタルΣΔ変調器６８に入力される信号が例えば、１０ｂｉｔ（＝±９ｂｉｔ）である場合、比較定数値６４を“０”、デジタル値出力手段６２の２値を“５１１”“−５１１”以上とすることが望ましい。 The addition / integration calculation means 63 of the digital ΣΔ modulator 68 has a multi-bit signal output from the AGC circuit 47 and a value for holding one of the two values and outputting one of the values of the digital value output means 62. A constant value output from the switching means 66 is input, added and integrated. The integration value output from the addition / calculation operation means 63 is compared with the comparison constant value 64 by the value comparison means 65, and the comparison result is output. The comparison result is latched and output at a predetermined timing by the flip-flop 67. The constant value output from the value switching means 66 is switched by the output of the flip-flop 67. At this time, when the output value of the addition / integration calculating means 63 is smaller than the comparison constant value 64, the larger value of the two values of the digital value output means 62 is selected, and in the opposite case, the smaller value is selected. And operate to be output. By repeating this operation, the multi-bit signal output from the AGC circuit 47 is modulated from the flip-flop 67 into a 1-bit pulse density modulation signal and output. Here, when the signal input to the digital ΣΔ modulator 68 is, for example, 10 bits (= ± 9 bits), the comparison constant value 64 is “0”, and the binary value of the digital value output means 62 is “511” “−511”. "It is desirable to set it above.

なお、ΣΔ変調ではオーバーサンプリングを行い、その量子化ノイズが高域にノイズシェーピングされるため、高周波成分のノイズ成分を含むが、センサ素子３０の応答がそのような高周波に応答できないため、パルス密度変調信号のサンプリング周波数でなく、オーバーサンプリングされた所定の周波数成分で振動することになる。また、センサ素子３０の高周波での応答ゲインが高くて、このような高周波成分のノイズが問題になる場合には、デジタルΣΔ変調器６８の出力信号のうち問題となる周波数成分を低減するように設定されたアナログフィルタ６９を追加することによって、さらに低ノイズで、高精度のドライブ回路４１を実現することが可能となるものである。 Note that in ΣΔ modulation, oversampling is performed, and the quantization noise is noise-shaped in a high frequency range. Therefore, the noise component of a high frequency component is included, but the response of the sensor element 30 cannot respond to such a high frequency, so the pulse density It vibrates not at the sampling frequency of the modulation signal but at a predetermined oversampled frequency component. If the sensor element 30 has a high response gain at a high frequency and noise of such a high frequency component becomes a problem, the problematic frequency component of the output signal of the digital ΣΔ modulator 68 is reduced. By adding the set analog filter 69, it is possible to realize the drive circuit 41 with lower noise and higher accuracy.

また、前記センサ素子３０が図１に図示している駆動方向に速度Ｖで屈曲振動している状態において、振動体３１の長手方向の中心軸周りにセンサ素子３０が角速度ωで回転すると、このセンサ素子３０にＦ＝２ｍＶ×ωのコリオリ力が発生する。このコリオリ力により前記センサ素子３０が有する一対のセンス電極３４，３５に、図３（ａ）および図３（ｂ）に示すように電荷が発生する。そしてこのセンス電極３４，３５に発生する電荷はコリオリ力により発生するため、前記モニタ電極３３に発生する信号より位相が９０度進んでいる。そしてまた、前記一対のセンス電極３４，３５に発生した出力信号は図３（ａ）および図３（ｂ）に示す通り、正極性信号と負極性信号の関係にある。 Further, when the sensor element 30 is bent and vibrated at a speed V in the driving direction shown in FIG. A Coriolis force of F = 2 mV × ω is generated in the sensor element 30. Due to this Coriolis force, electric charges are generated in the pair of sense electrodes 34 and 35 of the sensor element 30 as shown in FIGS. 3 (a) and 3 (b). Since the charges generated in the sense electrodes 34 and 35 are generated by Coriolis force, the phase is advanced by 90 degrees from the signal generated in the monitor electrode 33. The output signals generated at the pair of sense electrodes 34 and 35 are in a relationship between a positive polarity signal and a negative polarity signal, as shown in FIGS. 3 (a) and 3 (b).

この場合におけるＡＤ変換器８２の動作を以下に説明する。このＡＤ変換器８２は第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５および第６のタイミングΦ６を繰り返すことによって動作するもので、第３のタイミングΦ３および第４のタイミングΦ４ではセンサ素子３０におけるセンス電極３４から出力される正極性信号がΣΔ変調されて１ビットデジタル信号に変換され、また第５のタイミングΦ５および第６のタイミングΦ６では負極性信号がΣΔ変調されて１ビットデジタル信号に変換される。 The operation of the AD converter 82 in this case will be described below. The AD converter 82 operates by repeating the third timing Φ3, the fourth timing Φ4, the fifth timing Φ5, and the sixth timing Φ6. At the third timing Φ3 and the fourth timing Φ4, The positive polarity signal output from the sense electrode 34 in the sensor element 30 is ΣΔ modulated and converted into a 1-bit digital signal, and the negative polarity signal is ΣΔ modulated and converted to 1 bit at the fifth timing Φ5 and the sixth timing Φ6. Converted to a digital signal.

上記した４つのタイミングでの動作をひとつずつ説明する。まず第３のタイミングΦ３では、積分手段１０２におけるコンデンサ９８と接続されているＳＷ１００がＯＮになり、このコンデンサ９８に保持されている積分値が比較手段１０３における比較器１０４に入力され比較結果が１ビットデジタル信号として出力される。また、ＤＡ出力手段９０におけるＳＷ９２と９３がＯＮになりコンデンサ９１に保持されている電荷が放電される。 The operation at the above four timings will be described one by one. First, at the third timing Φ 3, the SW 100 connected to the capacitor 98 in the integrating means 102 is turned ON, and the integrated value held in the capacitor 98 is input to the comparator 104 in the comparing means 103 and the comparison result is 1 It is output as a bit digital signal. Further, the SWs 92 and 93 in the DA output means 90 are turned on, and the electric charge held in the capacitor 91 is discharged.

次に第４のタイミングΦ４では、前記比較手段１０３の比較器１０４より出力される１ビットデジタル信号が第４のタイミングΦ４の立ち上がり時にＤ型フリップフロップ１０５にラッチされ、このラッチ信号が前記ＤＡ変換手段９４のＤＡ切替手段８７に入力される。この入力されたラッチ信号に応じて基準電圧８８，８９が切り替えられてコンデンサ９１に入力され、ＤＡ変換手段９４より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段８４ではＳＷ８５がＯＮになり、前記センサ素子３０の第１のセンス電極３４より発生する電荷が出力される。さらに、積分手段１０２におけるＳＷ９５がＯＮになり、前記入力切替手段８４とＤＡ変換手段９４から出力される電荷が積分回路９６に入力される。これにより第４のタイミングΦ４では、積分回路９６におけるコンデンサ９８に、図３（ａ）の斜線部で示される電荷量とＤＡ変換手段９４より出力される電荷量の総和が積分されて保持されることになる。 Next, at the fourth timing Φ4, the 1-bit digital signal output from the comparator 104 of the comparator 103 is latched in the D-type flip-flop 105 at the rise of the fourth timing Φ4, and this latch signal is converted to the DA converter. Input to the DA switching means 87 of the means 94. In accordance with the input latch signal, the reference voltages 88 and 89 are switched and input to the capacitor 91, and charges corresponding to the switched reference voltage are output from the DA converter 94. At the same time, the switch 85 is turned on in the input switching means 84, and the electric charge generated from the first sense electrode 34 of the sensor element 30 is output. Further, the SW 95 in the integrating means 102 is turned on, and the charges output from the input switching means 84 and the DA converting means 94 are input to the integrating circuit 96. As a result, at the fourth timing Φ4, the sum of the charge amount indicated by the hatched portion in FIG. 3A and the charge amount output from the DA conversion means 94 is integrated and held in the capacitor 98 in the integration circuit 96. It will be.

上記した第３のタイミングΦ３および第４のタイミングΦ４での以上の動作によりセンサ素子３０の第１のセンス電極３４から出力される振幅値の半分に相当する電荷量がΣΔ変調されることになる。 As a result of the above operations at the third timing Φ3 and the fourth timing Φ4, the charge amount corresponding to half of the amplitude value output from the first sense electrode 34 of the sensor element 30 is ΣΔ modulated. .

また、第３のタイミングΦ３および第４のタイミングΦ４での動作と同様に、第５のタイミングΦ５および第６のタイミングΦ６では、センサ素子３０の第２のセンス電極３５から出力される振幅値の半分に相当する電荷量がΣΔ変調される。 Similarly to the operation at the third timing Φ3 and the fourth timing Φ4, at the fifth timing Φ5 and the sixth timing Φ6, the amplitude value output from the second sense electrode 35 of the sensor element 30 is changed. The amount of charge corresponding to half is ΣΔ modulated.

以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される電荷の振幅値の半分に相当する電荷量が一つのＡＤ変換器８２によりΣΔ変調されて一対の１ビットデジタル信号として上記タイミングで出力されることになる。 With the above operation, the amount of charge corresponding to half of the amplitude value of the charge output from the pair of sense electrodes 34 and 35 in the sensor element 30 is ΣΔ modulated by one AD converter 82 to form a pair of 1-bit digital signals. It is output at the above timing.

そしてまた、センサ素子３０における一対のセンス電極３４，３５から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極３３に発生する信号より位相が９０度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子３０における一対のセンス電極３４，３５からセンス信号と不要信号の合成信号が出力される場合について説明する。角速度によるコリオリ力で発生するセンス信号は、図３（ａ）（ｂ）で示され、そして上記で説明した通り、第４のタイミングΦ４と第６のタイミングΦ６で、積分回路９６により図３（ａ）（ｂ）の斜線部で示される電荷量、つまり、振幅値の半分に相当する電荷量が積分されることになる。さらに、センス電極３４，３５より発生する不要信号は図３（ｃ）（ｄ）で示され、そして前記センス信号と同様に第４のタイミングΦ４と第６のタイミングΦ６で、図３（ｃ）（ｄ）の斜線部で示される電荷量、つまり、不要信号の振幅の最大値から最小値までの区間の電荷量が積分されるもので、これは振幅の中央値を基準に積分するとキャンセルされて“０”の電荷量となるものである。つまり、第４のタイミングΦ４と第６のタイミングΦ６での積分手段１０２の動作により、不要信号がキャンセルされてセンス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ＡＤ変換器８２からは同期検波処理された信号がΣΔ変調され、１ビットデジタル信号に変換されて出力されることになる。 In addition, the electric charges output from the pair of sense electrodes 34 and 35 in the sensor element 30 are not only the sense signal whose phase is advanced by 90 degrees from the signal generated in the monitor electrode 33, which is generated by the Coriolis force due to the angular velocity, Since there is an unnecessary signal in phase with the signal, a case where a combined signal of the sense signal and the unnecessary signal is output from the pair of sense electrodes 34 and 35 in the sensor element 30 will be described. The sense signal generated by the Coriolis force due to the angular velocity is shown in FIGS. 3 (a) and 3 (b), and as described above, at the fourth timing Φ4 and the sixth timing Φ6, the integrating circuit 96 uses the integration circuit 96 as shown in FIG. a) The charge amount indicated by the shaded portion in (b), that is, the charge amount corresponding to half of the amplitude value is integrated. Further, unnecessary signals generated from the sense electrodes 34 and 35 are shown in FIGS. 3C and 3D, and, similar to the sense signal, at the fourth timing Φ4 and the sixth timing Φ6, FIG. The amount of charge indicated by the hatched portion in (d), that is, the amount of charge in the interval from the maximum value to the minimum value of the amplitude of the unnecessary signal is integrated, and this is canceled when integrated based on the median value of the amplitude. Thus, the charge amount becomes “0”. That is, a so-called synchronous detection process in which the unnecessary signal is canceled and the charge amount according to the amplitude of the sense signal is integrated by the operation of the integrating means 102 at the fourth timing Φ4 and the sixth timing Φ6 is a pair of inputs. Will be implemented for each of the signals. Therefore, similarly to the description of the operation when there is no unnecessary signal, the AD converter 82 ΣΔ modulates the signal subjected to the synchronous detection processing, converts it to a 1-bit digital signal, and outputs it.

次に、演算手段８３について、その動作を説明する。まず、第４のタイミングΦ４で、前記ＡＤ変換器８２の比較手段１０３における比較器１０４より出力される１ビットデジタル信号が、ラッチ回路１０６のＤ型フリップフロップ１０７にラッチされる。また、第６のタイミングΦ６で、前記ＡＤ変換器８２の比較手段１０３における比較器１０４より出力される１ビットデジタル信号が、ラッチ回路１０６のＤ型フリップフロップ１０８にラッチされる。 Next, the operation of the calculation means 83 will be described. First, the 1-bit digital signal output from the comparator 104 in the comparator 103 of the AD converter 82 is latched in the D-type flip-flop 107 of the latch circuit 106 at the fourth timing Φ4. At the sixth timing Φ 6, the 1-bit digital signal output from the comparator 104 in the comparison unit 103 of the AD converter 82 is latched in the D-type flip-flop 108 of the latch circuit 106.

この一対のＤ型フリップフロップ１０７，１０８にラッチされた一対の１ビットデジタル信号は、上記で説明した通り、センサ素子３０における一対のセンス電極３４，３５より出力された信号の振幅値の半分に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。次に、前記ラッチ回路１０６が出力する一対の１ビットデジタル信号が１ビット差分演算手段１０９に入力され、この一対の１ビットデジタル信号の差が演算されて１ビット差分信号が出力される。ここで、第３のタイミングΦ３での１ビット差分信号は、一つ前の同期における第４のタイミングΦ４、第６のタイミングΦ６でラッチされた１ビットデジタル信号の差であり、この１ビット差分信号は、図３（ａ）（ｂ）で示されるセンサ素子３０における一対のセンス電極３４，３５より出力される信号の振幅値を表す記号となる。 As described above, the pair of 1-bit digital signals latched by the pair of D-type flip-flops 107 and 108 is half the amplitude value of the signal output from the pair of sense electrodes 34 and 35 in the sensor element 30. The corresponding charge amount is converted into a digital value by ΣΔ modulation. Next, a pair of 1-bit digital signals output from the latch circuit 106 are input to a 1-bit difference calculation means 109, and a difference between the pair of 1-bit digital signals is calculated to output a 1-bit difference signal. Here, the 1-bit difference signal at the third timing Φ3 is the difference between the 1-bit digital signals latched at the fourth timing Φ4 and the sixth timing Φ6 in the previous synchronization, and this 1-bit difference signal. The signal is a symbol representing the amplitude value of the signal output from the pair of sense electrodes 34 and 35 in the sensor element 30 shown in FIGS.

さらに、一対の入力信号の差をとる１ビット差分演算は、比較手段１０３の出力信号が“１”“０”からなる１ビット信号である場合、差分演算手段１０９に入力される一対の比較信号が“００”“０１”“１０”“１１”の４種類に限られ、差をとった結果もそれぞれ“０”“−１”“１”“０”と予め決まっていることを利用して、非常に簡単な回路構成で入力信号に応じた減算処理を行った結果を得ることができる１ビットデジタル演算である。このように、減算処理を行った一対の入力信号を１つの差分信号とした後に、デジタルフィルタからなるフィルタ回路１１１によるローパスやデシメーション等の信号処理を行う構成とすることにより、一対の入力信号をローパスやデシメーション等で信号処理するデジタルフィルタを入力信号のそれぞれに用意し、そしてデジタルフィルタからなるフィルタ回路によりマルチビット化した後にマルチビットの加減算を行える演算器を用いて差分演算処理する場合に比べて、差分演算手段１０９、デジタルフィルタからなるフィルタ回路１１１などの演算回路が非常に小さな回路規模で、つまり小型で、かつ低コストで構成でき、かつ高精度の信号処理を実現できるという効果が得られるものである。 Further, the 1-bit difference calculation that takes the difference between a pair of input signals is a pair of comparison signals input to the difference calculation means 109 when the output signal of the comparison means 103 is a 1-bit signal consisting of “1” and “0”. Is limited to the four types “00”, “01”, “10”, and “11”, and the result of taking the difference is also determined as “0”, “−1”, “1”, and “0”. This is a 1-bit digital operation that can obtain a result of performing a subtraction process according to an input signal with a very simple circuit configuration. In this way, by setting the pair of input signals subjected to the subtraction processing as one difference signal, and performing signal processing such as low-pass and decimation by the filter circuit 111 formed of a digital filter, the pair of input signals is Compared to the case where a digital filter that performs signal processing by low-pass or decimation is prepared for each input signal, and differential calculation processing is performed using an arithmetic unit that can add and subtract multi-bits after multi-biting by a filter circuit consisting of digital filters. Thus, there is an effect that the arithmetic circuit such as the difference calculating means 109 and the filter circuit 111 including a digital filter can be configured with a very small circuit scale, that is, with a small size and a low cost, and high-accuracy signal processing can be realized. It is what

次に、１ビット差分演算手段１０９が出力する１ビット差分信号が補正演算手段１１０に入力され、この１ビット差分信号と所定の補正情報との補正演算が置換処理により行われる。この補正演算は、上記したように、１ビット差分信号が“０”“１”“−１”の３値に限られることを利用して、例えば所定の補正情報が“５”である場合に、補正演算手段に入力される１ビット差分信号“０”“１”“−１”を、それぞれ“０”“５”“−５”と置換処理することにより乗算を実現して信号の補正が可能となるものである。 Next, a 1-bit difference signal output from the 1-bit difference calculation unit 109 is input to the correction calculation unit 110, and a correction calculation between the 1-bit difference signal and predetermined correction information is performed by a replacement process. As described above, this correction calculation uses the fact that the 1-bit difference signal is limited to the three values “0”, “1”, and “−1”, for example, when the predetermined correction information is “5”. The 1-bit differential signal “0”, “1”, “−1” input to the correction calculation means is replaced with “0”, “5”, “−5”, respectively, so that multiplication is realized to correct the signal. It is possible.

そして、フィルタ回路４６が出力するマルチビット信号がタイミング制御回路７１における振幅判定回路１２４と、波形整形した矩形波信号として位相監視手段１２６とに入力される。この振幅判定回路１２４はフィルタ回路４６から出力されるマルチビット信号の振幅情報を監視しており、この振幅情報が目標振幅の５０％以上である場合には、タイミング切替手段１２８がループフィルタからなるフィルタ回路１２７の出力信号を選択するように切り替わる。このときＰＬＬ回路１２１は閉ループとなり、音叉駆動周波数のモニタ信号を入力信号として逓倍し、位相ノイズを時間的に積分し低減した信号を出力するため、センサ素子３０の固有駆動周波数に同期した信号がタイミング生成回路１２２，１２３に入力されることになる。 The multibit signal output from the filter circuit 46 is input to the amplitude determination circuit 124 in the timing control circuit 71 and the phase monitoring means 126 as a waveform-shaped rectangular wave signal. The amplitude determination circuit 124 monitors the amplitude information of the multi-bit signal output from the filter circuit 46. When the amplitude information is 50% or more of the target amplitude, the timing switching means 128 is formed of a loop filter. It switches so that the output signal of the filter circuit 127 may be selected. At this time, the PLL circuit 121 becomes a closed loop, which multiplies the monitor signal of the tuning fork drive frequency as an input signal and outputs a signal obtained by integrating and reducing the phase noise in time, so that a signal synchronized with the inherent drive frequency of the sensor element 30 is generated. It is input to the timing generation circuits 122 and 123.

一方、フィルタ回路４６から出力されるマルチビット信号の振幅情報が目標振幅の５０％以下である場合には、タイミング切替手段１２８は定電圧値を選択するように切り替わり、電圧制御発振器１２９からは定電圧値に応じた固定周波数の信号が出力され、この信号がタイミング生成回路１２２，１２３に入力されることになる。 On the other hand, when the amplitude information of the multi-bit signal output from the filter circuit 46 is 50% or less of the target amplitude, the timing switching means 128 switches to select a constant voltage value, and the voltage controlled oscillator 129 outputs a constant voltage. A signal having a fixed frequency corresponding to the voltage value is output, and this signal is input to the timing generation circuits 122 and 123.

次に、本発明の一実施の形態におけるＰＬＬ回路の動作する状態を説明する。 Next, the operating state of the PLL circuit in one embodiment of the present invention will be described.

前記ＡＤ変換器６１に正弦波のアナログ信号を入力すると、前記電圧制御発振器１２９の出力する第１のタイミング信号のタイミングでサンプリングして入力されたアナログ信号の大きさに応じたデジタル値に変換され、そして、このデジタル値が位相監視手段１２６に入力される。この時は、例えば、正弦波信号の中央値を“０”とした正負のデジタル信号に変換される。この位相監視手段１２６からは、第２のタイミング信号のタイミングで入力されたデジタル値を出力することになり、そして、これが位相補正回路１２６ｂに入力され、所定の値に補正された後、ＤＡ変換器１２５に入力され、そして、このＤＡ変換器１２５で入力されたデジタル値に応じたアナログ値に変換されて出力される。また、このアナログ信号は、ループフィルタからなるフィルタ回路１２７を通して電圧制御発振器１２９に入力され、そして、入力されたアナログ信号に応じた周波数の信号がこの電圧制御発振器１２９より出力され、これがＡＤ変換器６１のタイミング信号としてフィードバックされることになる。この時、第２のタイミング信号は第１のタイミング信号を分周した同期信号であり、第２のタイミング信号のタイミングでのＡＤ変換器６１の出力値それ自体が、第２のタイミング信号の正弦波信号の中央値、つまりゼロ点との位相ズレ量に応じた値となる。すなわち、通常のＰＬＬ回路における位相比較器（図示せず）から出力される値と同じ意味をもつことになる。そして、図４に示すように、位相監視手段１２６の出力するデジタル値が負の場合には電圧制御発振器１２９の出力する周波数が減少する方向のアナログ信号を、一方、位相監視手段１２６の出力するデジタル値が正の場合には電圧制御発振器１２９の出力する周波数が増加する方向のアナログ信号をＤＡ変換器１２５より出力する。そして、ＰＬＬ回路のループとしては、このＤＡ変換器１２５の出力するアナログ信号が一定となるように、つまり第２のタイミング信号のタイミングでのデジタル値が“０”となるようにループ制御がかかることになる。これにより、ＡＤ変換器６１のサンプリングタイミングが、入力されるアナログ信号の中央値を通るタイミングと同期することになるため、正確にアナログ信号の中央値つまりゼロ点と同期することが可能となるものである。 When a sine wave analog signal is input to the AD converter 61, it is sampled at the timing of the first timing signal output from the voltage controlled oscillator 129 and converted into a digital value corresponding to the magnitude of the input analog signal. The digital value is input to the phase monitoring means 126. At this time, for example, it is converted into a positive / negative digital signal in which the median value of the sine wave signal is “0”. From this phase monitoring means 126, the digital value input at the timing of the second timing signal is output, and this is input to the phase correction circuit 126b, corrected to a predetermined value, and then converted to DA. Is converted into an analog value corresponding to the digital value input by the DA converter 125 and output. The analog signal is input to the voltage controlled oscillator 129 through a filter circuit 127 including a loop filter, and a signal having a frequency corresponding to the input analog signal is output from the voltage controlled oscillator 129, which is an AD converter. 61 is fed back as a timing signal. At this time, the second timing signal is a synchronizing signal obtained by dividing the first timing signal, and the output value itself of the AD converter 61 at the timing of the second timing signal is the sine of the second timing signal. It becomes a value corresponding to the median value of the wave signal, that is, the amount of phase shift from the zero point. That is, it has the same meaning as a value output from a phase comparator (not shown) in a normal PLL circuit. As shown in FIG. 4, when the digital value output from the phase monitoring unit 126 is negative, an analog signal in a direction in which the frequency output from the voltage controlled oscillator 129 decreases is output from the phase monitoring unit 126. When the digital value is positive, an analog signal in a direction in which the frequency output from the voltage controlled oscillator 129 increases is output from the DA converter 125. The loop of the PLL circuit is controlled so that the analog signal output from the DA converter 125 is constant, that is, the digital value at the timing of the second timing signal is “0”. It will be. As a result, the sampling timing of the AD converter 61 is synchronized with the timing passing through the median value of the input analog signal, so that it is possible to accurately synchronize with the median value of the analog signal, that is, the zero point. It is.

また、前記位相監視手段１２６では入力されるデジタル値が、所定の上限値及び下限値を超えるかどうかを監視している。上記第２のタイミング信号が入力されたタイミングにより出力する値を変化させる。具体的には、第２のタイミング信号が入力されてから、入力されたデジタル値が所定の上限値を下回った後に次に所定の下限値を下回り、さらに下限値を上回るまでの期間をフェーズ１とし、そして、フェーズ１の終わりから入力されたデジタル値が所定の上限値を超えるまでをフェーズ２とし、それ以降の次に、上限値を下回るまでをフェーズ３とすると、図５に示すように、フェーズ１で第２のタイミング信号が入力された場合には所定の下限値の信号を出力し、フェーズ２で第２のタイミング信号が入力された場合にはその第２のタイミング信号のタイミングで入力されたデジタル値を出力し、フェーズ３で第２のタイミング信号が入力された場合には所定の上限値の信号を出力することになる。そして、ＤＡ変換器１２５には、前記位相監視手段１２６の出力するデジタル値が入力され、かつこのＤＡ変換器１２５は、このデジタル値に応じた大きさのアナログ信号を出力し、そして、このアナログ信号はループフィルタからなるフィルタ回路１２７に入力され、かつこのフィルタ回路１２７でフィルタリングされた後に電圧制御発振器１２９に入力されることになる。このようにして、位相監視手段１２６の出力するデジタル値に応じたアナログ信号をフィルタリングした信号によって決まる周波数が電圧制御発振器１２９より出力されることになる。位相監視手段１２６が上記のようなフェーズの判定及び出力信号の上限及び下限を設定していることにより、一定範囲内のアナログ信号が電圧制御発振器１２９に入力されることになり、その結果、電圧制御発振器１２９が出力する信号の周波数が制限されることになる。これにより、ＰＬＬ回路全体の動作において、入力されるアナログ信号の周波数と分周器における分周値を乗じた周波数以外でロックする、いわゆる倍周波数ロック等の誤動作を防止して、ＰＬＬ回路を所定の周波数でロックさせることができることになる。 The phase monitoring means 126 monitors whether the input digital value exceeds a predetermined upper limit value and lower limit value. The value to be output is changed according to the timing at which the second timing signal is input. Specifically, the period from when the second timing signal is input until the input digital value falls below a predetermined upper limit value, then falls below a predetermined lower limit value, and further exceeds the lower limit value is phase 1 Then, assuming that the digital value input from the end of phase 1 exceeds the predetermined upper limit value is phase 2, and after that, the phase value is below the upper limit value as phase 3, as shown in FIG. When a second timing signal is input in phase 1, a signal having a predetermined lower limit value is output. When a second timing signal is input in phase 2, the timing of the second timing signal is output. The input digital value is output, and when the second timing signal is input in phase 3, a signal having a predetermined upper limit value is output. The digital value output from the phase monitoring means 126 is input to the DA converter 125, and the DA converter 125 outputs an analog signal having a magnitude corresponding to the digital value. The signal is input to the filter circuit 127 including a loop filter, and after being filtered by the filter circuit 127, is input to the voltage controlled oscillator 129. In this way, the voltage controlled oscillator 129 outputs a frequency determined by a signal obtained by filtering an analog signal corresponding to the digital value output from the phase monitoring unit 126. Since the phase monitoring means 126 sets the phase determination and the upper and lower limits of the output signal as described above, an analog signal within a certain range is input to the voltage controlled oscillator 129, and as a result, the voltage The frequency of the signal output from the controlled oscillator 129 is limited. As a result, in the operation of the entire PLL circuit, a malfunction other than a frequency obtained by multiplying the frequency of the input analog signal by the frequency division value in the frequency divider, such as a so-called double frequency lock, is prevented, and the PLL circuit is predetermined. It can be locked at a frequency of.

そしてまた、位相監視手段１２６の出力する信号が入力される位相補正回路１２６ｂでは、入力された位相比較値を所定の値分だけ増減させて出力することにより、ロックする位相をデジタル値の分解能の分だけ微調整することが可能となる。例えば、位相補正回路１２６ｂにおいて、正の値を加算して出力したとすると、電圧制御発振器１２９は加算しない場合と比べて加算した分だけ増加した周波数を出力することになり、その結果として位相を早めた点にロックすることになる。 Further, in the phase correction circuit 126b to which the signal output from the phase monitoring means 126 is input, the input phase comparison value is increased / decreased by a predetermined value to output the phase to be locked with the resolution of the digital value. It is possible to make fine adjustments by the minute. For example, if the phase correction circuit 126b adds and outputs a positive value, the voltage-controlled oscillator 129 outputs a frequency that is increased by the amount added compared to the case where no addition is performed, and as a result, the phase is changed. It will lock to an earlier point.

さらに、ＡＤ変換器６１においては、ＡＤ変換もしくは演算等により所定のクロック数だけ遅延が生じて出力される場合、その遅延分だけずれた位相でロックすることになるが、位相監視手段１２６の出力する値を第２のタイミング信号のタイミングから遅延分のクロック数だけずれたタイミングでの値を出力する構成にすることにより、第２のタイミング信号が、入力されるアナログ信号の中央値を通るタイミングと同期することになり、これにより、正確にアナログ信号の中央値つまりゼロ点と同期させることが可能となるものである。 Further, in the AD converter 61, when a delay of a predetermined number of clocks is generated and output by AD conversion or calculation, the AD converter 61 is locked with a phase shifted by the delay. The timing at which the second timing signal passes through the median value of the input analog signal is obtained by outputting the value at a timing shifted by the number of clocks corresponding to the delay from the timing of the second timing signal. This makes it possible to accurately synchronize with the median value of the analog signal, that is, the zero point.

以上の条件でＰＬＬ回路１２１より出力される信号をもとに、タイミング生成回路１２２は、ドライブ回路４１における入力切替手段４２、ＤＡ切替手段４９、ＳＷ５４、ＳＷ５５、ＳＷ５６およびＤ型フリップフロップ６０の切替タイミングとなる図２（ｃ）に示すような第１のタイミングΦ１、第２のタイミングΦ２のタイミング信号を生成して出力する。また、タイミング生成回路１２３は、センス回路８１における入力切替手段８４、ＤＡ切替手段８７、ＳＷ９２、ＳＷ９３、ＳＷ９５、ＳＷ１００、ＳＷ１０１およびＤ型フリップフロップ１０５の切替タイミングとなる第３のタイミングΦ３、第４のタイミングΦ４、第５のタイミングΦ５、第６のタイミングΦ６のタイミング信号を生成して出力するものである。 Based on the signal output from the PLL circuit 121 under the above conditions, the timing generation circuit 122 switches the input switching means 42, DA switching means 49, SW54, SW55, SW56 and D-type flip-flop 60 in the drive circuit 41. Timing signals of the first timing Φ1 and the second timing Φ2 as shown in FIG. 2C, which are timings, are generated and output. In addition, the timing generation circuit 123 includes a third timing Φ 3 and a fourth timing that are switching timings of the input switching unit 84, the DA switching unit 87, SW 92, SW 93, SW 95, SW 100, SW 101 and the D-type flip-flop 105 in the sense circuit 81. Are generated and output at timing Φ4, fifth timing Φ5, and sixth timing Φ6.

ここで、角速度センサの周囲の温度が−４０℃〜８５℃まで変化する場合を考える。本発明の一実施の形態における角速度センサにおいては、温度センサ１３０から、角速度センサの周囲の温度に応じた出力信号が補正回路１３１に入力される。一方、振幅検出器１３２は、ドライブ回路４１におけるフィルタ回路４６から出力される信号の振幅を検出する。そして、補正回路１３１はセンサ素子３０の特性のバラツキに応じて、駆動信号の振幅を制御するように、加算器１３３に出力信号を出力する。そして、加算器１３３からの出力信号に基づいて、ＡＧＣ回路４７の基準信号を変動させて、（表１）に示すように、センサ素子３０の駆動振幅を変動させる。 Here, the case where the temperature around the angular velocity sensor changes from −40 ° C. to 85 ° C. is considered. In the angular velocity sensor according to the embodiment of the present invention, an output signal corresponding to the temperature around the angular velocity sensor is input from the temperature sensor 130 to the correction circuit 131. On the other hand, the amplitude detector 132 detects the amplitude of the signal output from the filter circuit 46 in the drive circuit 41. Then, the correction circuit 131 outputs an output signal to the adder 133 so as to control the amplitude of the drive signal in accordance with the variation in the characteristics of the sensor element 30. Then, based on the output signal from the adder 133, the reference signal of the AGC circuit 47 is varied to vary the drive amplitude of the sensor element 30 as shown in (Table 1).

そうすると、センサ素子３０の検知振幅は、温度が高い程、縦弾性係数が小さいため、振幅量が大きくなり、結果として、駆動振幅の振幅量の変化を打ち消すから、温度が変化しても、検出する角速度が同一であれば、同一の出力信号を出力するものである。 As a result, the detected amplitude of the sensor element 30 increases as the temperature increases, and the amount of amplitude increases because the longitudinal elastic modulus decreases. As a result, the change in the amount of amplitude of the drive amplitude is canceled, so even if the temperature changes If the angular velocities to be performed are the same, the same output signal is output.

すなわち、本発明の一実施の形態における角速度センサにおいては、温度センサ１３０からの出力信号に応じて、ＡＧＣ回路４７における基準信号を変動させるようにしたため、センサ素子３０の周囲の温度が変化しても、検出振動の振幅を一定にするように制御することができることとなり、出力信号が安定するという作用効果を有するものである。 That is, in the angular velocity sensor according to the embodiment of the present invention, the reference signal in the AGC circuit 47 is changed in accordance with the output signal from the temperature sensor 130, so the temperature around the sensor element 30 changes. In this case, the amplitude of the detected vibration can be controlled to be constant, and the output signal is stabilized.

本発明に係る角速度センサは、温度変化による検出振動の振幅が変動するため、出力信号が不安定になってしまうということのない、出力特性の安定した角速度センサを提供することができるという効果を有するものであり、特に航空機、車両などの移動体の姿勢制御やナビゲーションシステム等に適用することにより有用となるものである。 The angular velocity sensor according to the present invention has an effect of providing an angular velocity sensor with stable output characteristics without causing an output signal to become unstable because the amplitude of a detection vibration due to a temperature change fluctuates. In particular, it is useful when applied to attitude control of a moving body such as an aircraft or a vehicle, a navigation system, or the like.

３０センサ素子
３２駆動電極
３３モニタ電極
３４，３５センス電極
４１ドライブ回路
４７ＡＧＣ回路
６１，８２ＡＤ変換器
８１センス回路
１２１ＰＬＬ回路
１３０温度センサ Reference Signs List 30 sensor element 32 drive electrode 33 monitor electrode 34, 35 sense electrode 41 drive circuit 47 AGC circuit 61, 82 AD converter 81 sense circuit 121 PLL circuit 130 temperature sensor

Claims

駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子におけるモニタ電極からの出力信号をＡＤ変換するＡＤ変換器と、このＡＤ変換器からの出力信号を基に駆動信号を基準信号と比較しながら所定の振幅に設定するＡＧＣ回路と、このＡＧＣ回路からの出力信号を基に前記センサ素子における駆動電極に電圧を印加する駆動手段とからなるドライブ回路と、ＰＬＬ回路と、このＰＬＬ回路の出力信号を基にタイミング信号を生成し、そのタイミング信号を用いて、前記センサ素子におけるセンス電極から出力される信号を角速度信号に変換するとともにＡＤ変換するセンス回路と、温度センサとを備え、温度センサからの出力信号に応じて、ＡＧＣ回路における基準信号を変動させるように構成した角速度センサ。 A sensor element having a drive electrode, a sense electrode, and a monitor electrode, an AD converter for AD-converting an output signal from the monitor electrode in the sensor element, and a drive signal based on the output signal from the AD converter A drive circuit comprising an AGC circuit that is set to a predetermined amplitude while being compared with a reference signal, and a drive means that applies a voltage to a drive electrode in the sensor element based on an output signal from the AGC circuit; a PLL circuit; A timing signal is generated on the basis of an output signal of the PLL circuit, and a signal output from the sense electrode in the sensor element is converted into an angular velocity signal and AD converted using the timing signal, a temperature sensor, And an angular velocity sensor configured to vary the reference signal in the AGC circuit according to the output signal from the temperature sensor. .