JP2014033073A - 半導体装置 - Google Patents

Abstract

【課題】省電力モードにおける消費電流を低減可能とし、電源オフの出力回路から電源オンの入力回路へ不定信号が伝搬されることを防止し、貫通電流の抑止及び回路動作を安定化する。
【解決手段】予め定められた状態に対応して第１の制御信号及び第２の制御信号をそれぞれ生成する回路ブロック１１Ａと、給電経路に挿入され、第１の制御信号に応答してオン・オフが制御される電源スイッチＳＷと、第２の制御信号を入力し、第３の制御信号を出力し、電源スイッチがオフのとき給電が停止する回路を備えた回路ブロック１２Ａと、第３の制御信号を入力する回路を備えた回路ブロック１３Ａとを備え、第１の制御信号を非活性状態として電源スイッチをオフさせる際に、第２の制御信号を所定値に確定させ、回路ブロック１２Ａから回路ブロック１３Ａに供給される第３の制御信号の値が所定値に確定した後に第１の制御信号を活性状態から非活性状態に遷移させる。
【選択図】図４

Description

本発明は半導体装置に関し、特にインタフェース装置を備えた半導体装置に関する。

図１は、USB（Universal Serial Bus）3.0のインタフェースを説明する図である。USBはホスト機器をさまざまな周辺機器に接続するシリアルバス規格である。USB3.0では、最大データ転送速度が5Gbps （Gigabits per second）となり、物理層（PHY）にPCI（Peripheral Component Interconnect） Express2.0の技術が準用される。またUSB3.0では電源管理機能の強化が図られている。USB3.0では、U0状態で給電能力は900mAとされるが、サスペンド状態（例えばU3ステート）では、平均時間あたり消費電流は2.5mA以下とされる。図１を参照すると、リンク層（LINK）１１は、送信データをパケット化して送信する送信回路（TX BLOCK）、受信パケットを分解（デパケット化）しデータを取得する受信回路（RX BLOCK）と、リンク状態を管理するリンク・トレーニング・ステータス・ステートマシンLTSSM（LINK Training & Status State Machine）とコントロールステータスレジスタ（Control Status Register）を含むポートロジック（PORT LOGIC）を備えている。なお、図１では、ポートロジック（PORT LOGIC）に含まれるリンク・パワーマネージメントLPM（LINK Power Management）は図示されていない。

PIPE層１２は、LINK層１１のLTSSMからの２ビット信号POWER DOWN[1:0]（U0〜U3ステートを表す）を受けるコントロールステート（Control State）、LINK層１１の送信回路（TX BLOCK）からの信号を符号変換して送信する送信回路（TX BLOCK）、PHY層１３の受信回路（RX BLOCK）からの信号を符号変換してLINK層１１の受信回路（RX BLOCK）に出力する受信回路（RX BLOCK）を備えている。

物理層（PHY）１３は、PIPE層１２の送信回路（TX BLOCK）からの信号を受け出力端子DOUTにシリアル出力する送信回路（TX BLOCK）と、入力端子DINからの信号をシリアルに受信しPIPE層１２の受信回路（RX BLOCK）に出力する受信回路（RX BLOCK）、LFPS（Low Frequency Periodic Signaling）検知回路、これらを制御する論理回路を備えている。パワーダウン（スリープ）状態からの復帰のためのサイドバンド信号として、LFPS（Low Frequency Periodic Signaling）という低周波バースト信号が用いられる。リンク確立後は、５Gbpsで動作するが、リンクが確立していない場合、リンク速度を下げたモードで通信を行う。LFPS検知回路からの制御信号（RXelecIdle）は、活性状態で、電気的アイドルの受信回路での検出を示し、LFPS等の検出で非活性化される。

USB3.0のリンクの電源間理(LINK PM(LINK Power Management))は、U0からU3の４つのステートを持っている。LINK層１１のLTSSMからの２ビット信号POWER DOWN[1:0] = "00"、"01"、"10"、"11"は、それぞれ、U0、U1、U2、U3ステートを表す。なお、U0〜U3は、LTSSMからの２ビット制御信号POWER DOWN[1:0]でPIPE層１２の制御状態回路（Control State）に通知される。

U0（LINK Active）は全ての回路が稼動状態であり、LINK先の相手とパケット送受信を行う。U1〜U3は低電力モードである。

U1（LINK Idle with Fast Exit）は少しパワーダウンする（通常、受信回路へのクロック供給を止め、パケット送受を止める、復帰は早い）。U1→U0への復帰は、通常、パケットを送信する必要がある場合である。LFPSハンドシェイクに成功し、リカバリ（Recovery）状態へと遷移し、トレーニングを経てU0ステートに戻る。U1ステートにおいて、タイマ（U2 inactivity timer：U1ステートに入るとスタートする。）のタイムアウトでU2へ遷移する。さらに、LFPSハンドシェイクに失敗（例えばLFPSタイムアウト）すると、SS.Inactiveステートに遷移する。

U2（LINK Idle, Slower Exit）は、U1よりも深いパワーダウン、例えばPLL（Phase Locked Loop）をオフし、U2を退出（Exit）するとき、復帰に少し時間がかかる。U2ステートからは、LFPSハンドシェイクの成功、リカバリ状態、トレーニングを経てU0ステートに戻る。U2ステートにおいて、LFPSハンドシェイクに失敗（例えばLFPSタイムアウト）すると、SS.Inactiveステートに遷移する。

U3（LINK Suspended）では電源を止める。ただし、LFPS検出回路によるLFPSのハンドリングは行う（復帰は遅い）。U3のエントリは、ホストによって開始される。U3ステートからは、LFPSハンドシェイク、リカバリ（Recovery）状態、トレーニングを経てU0ステートに戻る。U2ステートにおいて、LFPSハンドシェイクに失敗（LFPSタイムアウト）した場合、U3ステートのままである。

機能停止ステート（SS.Disable）では、LFPS検知機能は不要であり、消費電流は2.5mA以下とされる。

U3ステートでは、物理層（PHY）１３のLFPS検知回路はオンしている必要があるが、消費電流は2.5mA以下とされる。このため、U3ステートでは、リーク電流を減らさないと、仕様を満たすことはできない。PIPEの規格で定められている出力信号には、SS Disabled状態を示す信号は含まれていない。PIPEの機能の停止は可能であるが、U3ステートと同じ電力とされる。

なお、信号の授受を行う回路（出力回路、入力回路）において、出力回路の電源オフによる配線電位の不定等による入力回路での貫通電流が生じることを回避するための構成として、例えば特許文献１には、電源オン側のゲート回路の入力レベルをLowに固定することで、該ゲート回路の出力を強制的にLowレベルに固定し、貫通電流の発生を防止した構成が開示されている。また、特許文献２には、電源オフの領域から電源オンの領域へ不定信号が伝搬されることを防止するための構成として、直近のリテンションフリップフロップまでの回路を電源オンに変更する方法が開示されている。

特開２００４−４８３７０号公報 特開２０１０−２１８４４１号公報

以下に関連技術の分析を与える。

U3ステートでは、物理層（PHY）１３において、LFPS信号の送受のためにLFPS検知回路を活性状態（稼動状態）とすることが必要となる状態がある。この場合、消費電流が2.5ｍA以下というUSB3.0の規格を満たすためのリーク電流の対策として、電源スイッチが必要である。図３に、電源スイッチを備えた構成例（プロトタイプ）を示す。図３は、図１の構成において、電源（VDD）とPIPE層１２とPHY層１３の間に電源スイッチ（SW）を備えたものである。なお、電源とPIPE層１２間、電源とPHY層１３間にそれぞれ個別に電源スイッチを備えた構成としてもよい。図３において、物理層（PHY）１３のLFPS検知回路を活性状態（稼動状態）とするには、PIPE層１２と物理層（PHY）１３への電源供給を必ずオンとする必要がある。

電源enable信号を非活性状態として、電源スイッチ（SW）をオフにすることで、PIPE層１２とPHY層１３への電源の供給を停止させ、SS Disabled状態における電力の削減が可能となる。

図３のプロトタイプ例では、U3ステートにおいて、PHY層１３のLFPS検知回路をオンとする場合、PIPE層１２とPHY１３の電源スイッチ（SW）は必ずオンとする必要があることから、消費電流2.5ｍA以下を満たすことは困難となる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態によれば、予め定められた状態に対応して第１の制御信号及び第２の制御信号をそれぞれ生成する第１の回路ブロックと、第１の電源の給電経路に挿入され、前記第１の制御信号に応答してオン・オフが制御される第１の電源スイッチと、前記第２の制御信号を入力し、第３の制御信号を出力し、前記第１の電源スイッチがオフのとき給電が停止する出力回路を備えた第２の回路ブロックと、前記第３の制御信号を入力する入力回路を備えた第３の回路ブロックと、を備えている。前記第１の回路ブロックは、前記第１の制御信号を非活性状態として前記第１の電源スイッチをオフさせるにあたり、前記第１の制御信号を活性状態から非活性状態に遷移させる前に、前記第２の制御信号を予め定められた所定値に確定させ、前記第２の回路ブロックから前記第３の回路ブロックに供給される前記第３の制御信号の値が予め定められた所定値となった後に、前記第１の制御信号を活性状態から非活性状態に遷移させる。

前記実施形態によれば、省電力モードにおける消費電流を低減可能とし、電源オフの出力回路から電源オン状態の入力回路へ不定信号が伝搬されることを防止し、貫通電流の抑止及び回路動作の安定化に資する。

関連技術を説明する図である。 関連技術の状態を説明する図である。 プロトタイプを説明する図である。 実施形態を説明する図である。 (A)、(B)はPIPEとPHYの接続とタイミング波形を示す図（比較例１）である。 (A)、(B)はPIPEとPHYの接続とタイミング波形を示す図（比較例２）である。 PIPEとPHYの接続を説明する図（比較例３）である。 図７のタイミング波形を示す図（比較例３）である。 実施形態１のPIPEとPHYの接続を説明する図である。 図９のタイミング波形を示す図である。 実施形態２のPIPEとPHYの接続を説明する図である。 図１１のタイミング波形を示す図である。 実施形態３のPIPEとPHYの接続を説明する図である。 図１３のタイミング波形を示す図である。 実施形態４のPIPEとPHYの接続を説明する図である。 図１５のタイミング波形を示す図である。

実施形態について説明する。実施形態によれば、予め定められた状態（例えばUSB3.0のU3ステート）に対応して第１の制御信号（電源enable信号）及び第２の制御信号（LPEN）をそれぞれ生成する第１の回路ブロック（１１Ａ）と、第１の電源（VDD又はVSS）の給電経路に挿入され、前記第１の制御信号に応答してオン・オフが制御される第１の電源スイッチ(SW)と、前記第２の制御信号を入力し、第３の制御信号を出力し、前記第１の電源スイッチ(SW)がオフのとき給電が停止する出力回路を備えた第２の回路ブロック（１２Ａ）と、前記第３の制御信号を入力する入力回路を備えた第３の回路ブロック（１３Ａ）と、を備えている。前記第１の回路ブロックは、前記第１の制御信号（電源enable信号）を非活性状態として前記第１の電源スイッチをオフさせるにあたり、前記第１の制御信号（電源enable信号）を活性状態から非活性状態に遷移させる前に、前記第２の制御信号を所定値に確定させ前記第２の回路ブロックから前記第３の回路ブロックに供給される前記第３の制御信号の値が所定値となった後に、前記第１の制御信号（電源enable信号）を活性状態から非活性状態に遷移させる。

実施形態によれば、前記第３の回路ブロック（１３Ａ）は、前記第１の電源スイッチ（ＳＷ）により給電が制御される少なくとも１つの第１の回路（論理回路／TX／RX回路）と、前記第３の制御信号の値に基づき、給電が制御される少なくとも１つの第２の回路（LFPS検知回路）と、を備えている。

実施形態によれば、前記第１の制御信号（電源enable信号）を活性状態から非活性状態に遷移し前記第１の回路への給電が停止する場合にも、前記第３の制御信号（LPEN）が活性状態をとるとき、前記第２の回路（LFPS検知回路）への給電が行われる。

実施形態によれば、前記第１の電源が高電位電源（VDD）であり、前記第２の回路ブロック（１２Ａ）と前記第１の電源間に前記第１の電源スイッチ（SW）を備え、前記第１の制御信号（電源enable信号）の活性状態から非活性状態への遷移タイミングの前に、前記第２の回路ブロック（１２Ａ）の出力回路から出力される前記第３の制御信号が低電位側の第２の電源電位（Low電位）に設定される。

別の実施形態によれば、前記第１の電源が低電位電源（VSS）であり、前記第２の回路ブロック（１２A）と前記第１の電源間に前記第１の電源スイッチ（SW）を備え、前記第１の制御信号電源enable信号の活性状態から非活性状態への遷移タイミングの前に、前記第２の回路ブロックの出力回路から出力される前記第３の制御信号が高電位側の第２の電源電位（High電位）に設定される。

さらに別の実施形態によれば、前記第１の電源スイッチ（SW）が前記第２の回路ブロックと前記第１の電源間に挿入され、前記第３の回路ブロック（図１３のPHY）が、前記第３の制御信号を入力して、前記第２の回路に転送させる回路群であって、前記第１の電源スイッチを介して給電が制御される少なくとも１つの回路（図１３のINV1、INV2）と、前記第１の電源から給電される少なくとも１つの回路（図１３のINV3、INV4）を備えた回路群（図１３のINV1〜INV4）を有する。実施形態によれば、前記第１の電源が高電位電源（VDD）であり、前記第１の制御信号の活性状態から非活性状態への遷移タイミングの前に、前記第２の回路ブロック（図１３のPIPE）の出力回路から出力される前記第３の制御信号が低電位側の第２の電源電位に設定される（図１４）。

実施形態によれば、前記第３の回路ブロック（図１５のPHY）において、前記第３の制御信号を入力して前記第２の回路に転送させる回路群（図１５のINV1〜INV4）であって、前記第１の電源スイッチを介して給電が制御される少なくとも１つの回路（図１５のINV2）を前記第１の電源への接続に切替え、前記第１の制御信号の活性状態から非活性状態への遷移タイミングの前に、前記第２の回路ブロックの出力回路から出力される前記第３の制御信号を前記第１の電源電位に設定する（図１６参照）。

実施形態によれば、前記第３の回路ブロックと前記第１の電源間に、前記第１の制御信号により前記第１の電源スイッチ（SW）と共通にオン・オフが制御される第２の電源スイッチ（SW2)を備える。実施形態によれば、省電力モードにおける消費電流を低減可能とし、電源オフの出力回路から電源オン状態の入力回路へ不定信号が伝搬されることを防止し、貫通電流の抑止及び回路動作の安定化に貢献する。

図４は、一実施形態の構成を示す図である。本実施形態は、図１乃至図３を参照して説明したUSB3.0仕様のインタフェースへの適用例である。図４を参照すると、物理層（PHY）１３Ａにおいて、LFPS検知回路の電源制御を、送信回路（TX BLOCK）、受信回路（RX BLOCK）の電源制御と分離している。

PIPE層１２Ａの各回路、及び、物理層（PHY）１３Ａの論理回路、送信回路（TX BLOCK）、受信回路（RX BLOCK）への電源供給は、電源enable信号でオン・オフが制御される電源スイッチ（SW）を介して共通に制御される。

物理層（PHY）１３ＡのLFPS検知回路には、電源スイッチを介さずに直接電源が接続され、リンク層（LINK）１１ＡのLTSSMからからPIPE層１２Ａを介して物理層（PHY）１３Ａに供給される制御信号LPENにより、制御される。

電源enable信号により電源スイッチ（SW）をオフし、物理層（PHY）１３ＡのLFPS検知回路以外の回路の電源供給を停止したときも、制御信号LPENの値により、LFPS検知回路の制御が行われる。制御信号LPENが活性状態のとき、LFPS検知回路はオンとされ、制御信号LPENが非活性状態のとき、LFPS検知回路はオフする。

したがって、U3ステートにおいて、電源スイッチ（SW）をオフし、LFPS検知回路をオンさせ、物理層（PHY）１３Ａの他の回路の電源供給を停止し、制御信号LPENが活性状態をLowとすることで、PIPE層１２Ａへの電源供給をオフし、P物理層（PHY）１３Ａの論理回路、送信回路（TX BLOCK）、受信回路(RX BLOCK)への電源供給をオフして、消費電流を削減し、2.5mAの仕様に対応可能である。

また、U3ステートにおいて、オン状態のLFPS検知回路からの信号RXELECIDLEは、直接、PIPE層１２Ａに接続される。なお、図４では、制御信号LPENは、リンク層（LINK）１１ＡのLTSSMからからPIPE層１２Ａを介して物理層（PHY）１３Ａに供給される構成とされているが、リンク層（LINK）１１ＡのLTSSMからPOWER DOWN[1:0]を受けるコントロールステート回路（Control State）でLPENを生成出力して物理層（PHY）１３Ａに供給する構成としてもよい。

図５（Ａ）は、図４における、PIPE層１２Ａと物理層（PHY）１３ＡのLFPS検知回路間の制御信号の接続（プロトタイプ）を説明する図（比較例）である。PIPE層１２Ａの出力バッファの電源端子と電源間に電源スイッチ（PchMOSトランジスタ）が挿入されている。PchMOSトランジスタのゲートには電源enable信号が入力される。PIPE層１２Ａの出力バッファには、LINK層１１Ａから制御信号入力（図４のLPEN）が入力され、PHY層１３の入力バッファには、PIPE層１２Ａの出力バッファからの制御信号出力が入力される。PHY層１３の入力バッファの出力はLFPS検知回路（図５（Ａ）では不図示）に供給される。

図５（Ｂ）は、図５（Ａ）の構成において、電源enable信号と制御信号入力と制御信号出力のタイミング波形の一例を示す図（比較例）である。電源enable信号が活性状態（Low）から非活性状態（High）に変化すると、電源スイッチ（PchMOSトランジスタ）がオフし、PIPE１２Ａへの電源供給がオフする。電源enable信号のLowからHighへの遷移につづいて、LINK層１１ＡからPIPE層１２Ａに供給される制御信号入力（LPEN信号）がHighからLowとなる。PIPE層１２Ａの出力バッファから物理層（PHY）１３Ａの入力バッファ（電源オン）へ出力される制御信号出力は、電源スイッチSWのオフによりPIPE層１２Ａの出力バッファの出力がオフとなり、制御信号出力は直ちにLowに変化せず、High電位→中間電位→Low側へと徐々に推移し、High、Lowに確定されない不定状態あるいは中間電位となる。PIPE層１２Ａからの制御信号出力を入力信号として受ける物理層（PHY）１３ＡのLFPS回路向けの入力バッファでは、その入力信号の論理が確定せず中間電位にあるとき、電源（VDD）からGND（VSS）側に貫通電流が流れる場合がある。

図６（Ａ）は、電源スイッチSWを電源パスの低電位側に挿入した場合の構成（プロトタイプ）を説明する図（比較例）である。図６（Ｂ）は、図６（Ａ）の構成において、電源enable信号と制御信号入力と制御信号出力のタイミング波形の一例を示す図（比較例）である。電源enable信号が活性状態（High）から非活性状態（Low）とすると、NchMOSトランジスタからなる電源スイッチSWがオフし、LINK層１１ＡからPIPE層１２Ａに供給される御信号入力がLowからHighとなり、PIPE層１２Ａの出力バッファから物理層（PHY）１３Ａの入力バッファ（電源オン）へ出力される制御信号出力は、PIPE層１２Ａの出力バッファの電源がオフであるため、不定状態や中間電位となる。PHY層１３の入力バッファの出力はLFPS検知回路（図５（Ａ）では不図示）に供給される。PIPE層１２Ａの出力バッファのGND側の電源スイッチがオフの場合、図６（Ｂ）に示すように、制御信号出力は、Low側の電位→中間電位→High電位と徐々に推移し、論理が確定せず（中間電位）、PHY層１３Ａの入力バッファに、貫通電流が流れる場合がある。

そこで、別の比較例として、上記特許文献１にしたがって、図７に示すように、電源オン側のゲート回路（AND）の入力レベルをLowに固定することで、該ゲート回路（AND）の出力を強制的にLowに固定し、貫通電流の発生を防止することができる。図８は、図７の回路の動作例を示すタイミング図である。電源enable信号の非活性化（High）への遷移に同期して、インタフェース制御信号をLowとし、AND回路の出力（アイソレーション後）をLowとしている。

しかしながら、図７の構成の場合、論理を固定するための追加の回路、制御信号の追加や制御信号配線の引き回しが必要とされ、電源がオンの領域に回路が追加されるため、リーク電流の増加や回路の増大による面積増が考えられる。また、省電力化のために電源遮断領域を細かく増やせば増やすたびに、インタフェース部が増え、リーク電流及び回路の増大化が起こる。一方、特許文献２に開示されているように、不定となるパスの電源を全部オンにしていけばリーク電流が大きく増えることになる。

実施形態では、電源スイッチをオフする回路において、電源enable信号を活性から非活性化する際、PIPE層の電源スイッチがオフする前に、PIPE層の出力バッファに入力する制御信号入力を確定した値（この場合、制御信号入力の活性状態を表すLow）に設定し、いまだ電源オン状態にあるPIPE層の出力バッファから出力される制御信号出力を確定した値（この場合、制御信号出力の活性状態を表すLow）とした上で、PIPE層の電源スイッチをオフする。電源オフ後の出力バッファの出力はオフし、Highインピーダンス状態となるが、その出力である制御信号出力は、電源スイッチがオンの時に設定された値であるLowレベルに維持される（中間電位に浮き上がることはない）。PIPE層の電源オフ時にも、Lowレベルの制御信号出力が、電源オン状態の入力バッファに入力される。入力バッファの出力はLFPS検知回路に供給される。

＜実施形態１＞
図９は、実施形態１の構成を示す図である。図１０は、図９の実施形態の動作を説明するためのタイミング図である。図９を参照すると、LINK層１１Ａの状態検出回路１１１ではLTSSMによるステートの遷移を検出する。状態検出回路１１１は、例えばU0からU3ステートへの遷移時等、遷移したステート（現在のステート）がU3のときは、電源オフを指示する出力信号（例えばHigh）を、遅延回路（DELAY）１１４を介して、第１の制御信号生成回路１１２に通知する。PIPE層の出力回路と、高電位電源VDD間の電源スイッチSWは、ゲートに第１の制御信号生成回路１１２からの電源enable信号を入力するPchMOSトランジスタからなる。第１の制御信号生成回路１１２は、遅延回路（DELAY）１１４で遅延された信号を受け、この信号が電源オフを示す値のときは、電源enable信号を非活性状態（例えばHigh）とし、PchMOSトランジスタからなる電源スイッチSWをオフし、遅延回路（DELAY）１１４からの信号が電源オンを指示するときは、電源enable信号を活性状態（Low）とし、PchMOSトランジスタからなる電源スイッチSWをオンする。状態検出回路１１１は、遷移したステート（現在のステート）がU0、U1、U2、U3のときは、第２の制御信号生成回路１１３に対して、制御信号入力を活性化させる指示を出力し、第２の制御信号生成回路１１３は、PIPE層の出力バッファに入力される制御信号入力を活性化する。このため、PIPE層１２Ａの出力バッファからの制御信号出力は活性化され、物理層（PHY）１３Ａの入力バッファに入力される。入力バッファの出力は、LFPS検知回路（不図示）に供給される。LFPS検知回路に電源が供給され、活性状態（稼動状態）とされる。状態検出回路１１１は、遷移したステート（現在のステート）が、SS.Disablej状態のときは、第２の制御信号生成回路１１３に対して、制御信号入力を非活性化させる指示を出力し、この指示に基づき、第２の制御信号生成回路１１３は、PIPE層の出力バッファに入力される制御信号入力を非活性化する。PIPE層の出力バッファからの制御信号出力は非活性化され、LFPS検知回路の入力バッファに入力される。このため、LFPS検知回路の電源供給は停止され非活性状態とされる。

図１０のタイミング波形図を参照すると、電源enable信号は、U3ステート検出時（例えばU0からU3ステートへの遷移時）、遅延回路（DELAY）１１４で遅延時間分遅延されたタイミングで活性状態（例えばLow）から非活性状態（例えばHigh）となる。電源enable信号の活性状態（例えばLow）から非活性状態（例えばHigh）への遷移タイミングに先立って、PIPE層の出力バッファに入力される制御信号入力が活性状態（例えばLow）に遷移する。このため、電源enable信号の活性状態（例えばLow）から非活性状態（例えばHigh）への遷移タイミングに先立って、PIPE層の出力バッファからの制御信号出力は活性状態（Low）に遷移する。電源enable信号が非活性状態（例えばHigh）のとき（PIPE層が電源オフのとき）は、制御信号出力は活性状態（Low）となっている。すなわち、図５（Ｂ）のように、PIPE層の電源スイッチがオフとなったのち、制御信号出力がHigh電位からLow電位側に徐々に推移することはない。このため、制御信号出力が不定又は中間値をとり、物理層（PHY）のLFPS検知回路へ制御信号を入力する入力バッファに貫通電流が流れることを回避することができる。実施形態によれば、省電力モードにおける消費電流を低減可能とし、電源オフの出力回路から電源オン状態の入力回路へ不定信号が伝搬されることを防止し、貫通電流の抑止及び回路動作の安定化に貢献する。

＜実施形態２＞
図１１は、実施形態２の構成を示す図である。実施形態２は、実施形態１の変形例である。図１２は、図１１の実施形態２の動作を説明するためのタイミング図である。図１１を参照すると、LINK層１１Ａの状態検出回路１１１ではLTSSMによるステートの遷移を検出する。状態検出回路１１１は、例えばU0からU3ステートへの遷移時等、遷移したステート（現在のステート）がU3のときは、電源オフを指示する出力信号（例えばHigh）を遅延回路（DELAY）１１４を介して、第１の制御信号生成回路１１２に通知する。PIPE層の出力回路と低電位電源VSS（GND）間の電源スイッチSWは、ゲートに第１の制御信号生成回路１１２からの電源enable信号を入力するNchMOSトランジスタからなる。第１の制御信号生成回路１１２は、遅延回路（DELAY）１１４の出力信号を受け、電源オフを示す値のときは、電源enable信号を非活性状態（例えばLow）とし、NchMOSトランジスタからなる電源スイッチSWをオフし、遅延回路（DELAY）１１４からの信号が電源オンを指示するときは、電源enable信号を活性状態（Low）とし、NchMOSトランジスタからなる電源スイッチSWをオンする。状態検出回路１１１は、遷移したステート（現在のステート）が、U0、U1、U2、U3のときは、第２の制御信号生成回路１１３に対して、制御信号入力を活性化させる指示を出力し、第２の制御信号生成回路１１３は、PIPE層の出力バッファに入力される制御信号入力を活性化する。PIPE層の出力バッファからの制御信号出力は活性化され、物理層（PHY）の入力バッファに入力される。入力バッファの出力はLFPS検知回路（不図示）に供給される。LFPS検知回路（不図示）には電源が供給され、活性状態（稼動状態）とされる。状態検出回路１１１は、遷移したステート（現在のステート）が、SS.Disablej状態のときは、第２の制御信号生成回路１１３に対して、制御信号入力を非活性化させる指示を出力し、この指示に基づき、第２の制御信号生成回路１１３は、PIPE層の出力バッファに入力される制御信号入力を非活性化する。PIPE層の出力バッファからの制御信号出力は非活性化され、LFPS検知回路の入力バッファに入力され、LFPS検知回路の電源供給は停止され非活性状態とされる。

図１２のタイミング波形図を参照すると、第１の制御信号生成回路１１２からの電源enable信号は、U3ステート検出時、遅延回路（DELAY）１１４で遅延時間分遅延されたタイミングで活性状態（High）から非活性状態（Lｏｗ）となる。電源enable信号の活性状態（High）から非活性状態（Low）への遷移タイミングに先立って、PIPE層の出力バッファに入力される制御信号入力が活性状態（High）に遷移する。このため、電源enable信号の活性状態（High）から非活性状態（Low）への遷移タイミングに先立って、PIPE層の出力バッファからの制御信号出力は活性状態（Highに遷移する。電源enable信号が非活性状態(Low)）のとき（PIPE層が電源オフのとき）は、制御信号出力は活性状態（High）となっている。すなわち、図６（Ｂ）のように、PIPE層のGND側の電源スイッチオフとなったのち、制御信号出力がLow電位からHigh電位側に徐々に推移することはない。このため、制御信号出力が不定又は中間値をとり、物理層（PHY）のLFPS検知回路の入力バッファに貫通電流が流れることを回避することができる。本実施形態においても前記実施形態と同様の作用効果を奏する。

＜実施形態３＞
図１３は、実施形態３の構成を示す図である。PIPE層の出力バッファからの制御信号出力を入力するインバータ列（INV１〜INV4）の１段目と２段目のインバータINV1、INV2の電源は、PIPE層の電源スイッチSW（PchMOSトランジスタ）を介して供給される。インバータ列（INV１〜INV4）の三段目以降のインバータINV3、INV4は、物理層（PHY）の電源スイッチSW2（PchMOSトランジスタ）を介して電源に接続される。PIPE層の電源スイッチSW、物理層（PHY）の電源スイッチSW2は共通の電源enable信号でオン・オフされる。電源enable信号の活性状態（Low）から非活性状態（High）への遷移タイミングは、前記実施形態１と同様に、制御信号入力、制御信号出力の遷移タイミングよりも遅れる。

図１４は、図１３のタイミング波形の一例を示す図である。U3ステートで電源enable信号のHighへの遷移により、物理層（PHY）のインバータINV１、INV2の電源供給は停止するが、電源enable信号のHighへの遷移タイミングよりも前に、制御信号出力がLowに遷移しており（図１４の(3)の波形参照）、電源enable信号のHighへの遷移に応答してインバータINV1、INV2がオフ状態となるとき、インバータINV２の出力信号である境界信号はLowに設定されており（図１４の(4)の波形参照）、LFPS検知回路に入力されるLPEN制御信号がLowに確定される。

LFPS検知回路に入力されるLPEN制御信号をHighとするときは、図１５に示すように、物理層（PHY）にあるPIPEの電源で動作するインバータINV１、２のうち例えばインバータINV２をPHYの電源に変更する。このとき、このとき電源enable信号を非活性状態（High）とする前に、制御信号入力をHighとし、制御信号出力をHighにする。

PIPE層の出力バッファの出力信号である制御信号出力のHigh電位は、電源電圧と同じ電圧であり、電源enable信号を非活性状態となると、電源スイッチSWがオフするため、徐々にLow電位側に推移するが、電源スイッチSWがオフのとき、PIPE層の出力バッファの次段のインバータINV1の電源も同じレベルであるため、インバータINV1に貫通電流は流れない。またインバータINV1の出力信号である境界信号は、制御信号出力が入力されたとき、電源enable信号がHighに遷移するタイミングの前にすでにLowに落ちているため、中間電位にならず、Lowを維持する。このとき、LPEN制御信号はHighとなる。図6と図7の回路を組み合わせることで、PIPE層の電源スイッチのオフ時に、制御信号出力はLowにもHighにも対応することが可能である。

PIPE層の電源領域と物理層（PHY）の常時電源オンの領域がアレイ状に並んでいるような回路では、電源を切り替えるだけで、PIPE層の電源スイッチオフ時に、常時電源オン領域（図１３のインバータINV３、INV4）への信号の論理を変更可能である。本実施形態によれば、省電力モードにおける消費電流をさらなる低減可能とし、電源オフの出力回路から電源オン状態の入力回路へ不定信号が伝搬されることを防止し、貫通電流の抑止及び回路動作の安定化に貢献する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１１、１１Ａ LINK層
１２、１２Ａ PIPE層
１３、１３Ａ 物理層（PHY）
１１１ 状態検出回路
１１２ 第１の制御信号生成回路
１１３ 第２の制御信号生成回路
１１４ 遅延回路

Claims (10)

1. 予め定められた状態に対応して第１の制御信号及び第２の制御信号をそれぞれ生成する第１の回路ブロックと、
   第１の電源の給電経路に挿入され、前記第１の制御信号に応答してオン・オフが制御される第１の電源スイッチと、
   前記第２の制御信号を入力し、第３の制御信号を出力し、前記第１の電源スイッチがオフのとき給電が停止する出力回路を備えた第２の回路ブロックと、
   前記第３の制御信号を入力する入力回路を備えた第３の回路ブロックと、
   を備え、
   前記第１の回路ブロックは、前記第１の制御信号を非活性状態として前記第１の電源スイッチをオフさせるにあたり、前記第１の制御信号を活性状態から非活性状態に遷移させる前に、前記第２の制御信号を予め定められた所定値に確定させ、前記第２の回路ブロックから前記第３の回路ブロックに供給される前記第３の制御信号の値が予め定められた所定値となった後に、前記第１の制御信号を活性状態から非活性状態に遷移させる、半導体装置。
2. 前記第３の回路ブロックが、前記第１の電源スイッチにより給電が制御される少なくとも１つの第１の回路と、
   前記第１の回路とは分離して給電が制御される第２の回路であって、前記第３の制御信号の値に基づき、給電が制御される少なくとも１つの第２の回路と、
   を備えている、請求項１記載の半導体装置。
3. 前記第１の制御信号が活性状態から非活性状態に遷移し、前記第３の回路ブロックにおいて、前記第１の回路への給電が停止する場合にも、前記第３の制御信号が活性状態をとるとき、前記第２の回路への給電が行われる、請求項２記載の半導体装置。
4. 前記第１の電源が高電位電源であり、前記第２の回路ブロックと前記第１の電源間に前記第１の電源スイッチを備え、
   前記第１の制御信号の活性状態から非活性状態への遷移タイミングの前に、前記第２の回路ブロックの出力回路から出力される前記第３の制御信号が低電位側の第２の電源電位に設定される、請求項３記載の半導体装置。
5. 前記第１の電源が低電位電源であり、前記第２の回路ブロックと前記第１の電源間に前記第１の電源スイッチを備え、
   前記第１の制御信号の活性状態から非活性状態への遷移タイミングの前に、前記第２の回路ブロックの出力回路から出力される前記第３の制御信号が高電位側の第２の電源電位に設定される、請求項３記載の半導体装置。
6. 前記第１の電源スイッチが前記第２の回路ブロックと前記第１の電源間に挿入され、
   前記第３の回路ブロックが、前記第３の制御信号を入力して、前記第２の回路に転送させる回路群であって、前記第１の電源スイッチを介して給電が制御される少なくとも１つの回路と、前記第１の電源から給電される少なくとも１つの回路を備えた回路群を含む、請求項２記載の半導体装置。
7. 前記第１の電源が高電位電源であり、前記第１の制御信号の活性状態から非活性状態への遷移タイミングの前に、前記第２の回路ブロックの出力回路から出力される前記第３の制御信号が低電位側の第２の電源電位に設定される、請求項６記載の半導体装置。
8. 前記第３の回路ブロックにおいて、前記第３の制御信号を入力して前記第２の回路に転送させる回路群であって、前記第１の電源スイッチを介して給電が制御される少なくとも１つの回路を前記第１の電源への接続に切替え、前記第１の制御信号の活性状態から非活性状態への遷移タイミングの前に、前記第２の回路ブロックの出力回路から出力される前記第３の制御信号を前記第１の電源電位に設定する、請求項７記載の半導体装置。
9. 前記第３の回路ブロックと前記第１の電源間に、前記第１の制御信号により前記第１の電源スイッチと共通にオン・オフが制御される第２の電源スイッチを備えた、請求項８記載の半導体装置。
10. 前記第１、第２、第３の回路ブロックがそれぞれUSB（Universal Serial Bus）のLINK、PIPE、PHYである、請求項１乃至９のいずれか１項に記載の半導体装置。

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