JP2014027048A - Semiconductor wafer and semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は半導体ウェハ及び半導体装置の製造方法に関し、例えば、縦型トランジスタ構造を有する半導体装置を製造するための半導体ウェハ及びその製造方法に関する。 The present invention relates to a semiconductor wafer and a method for manufacturing a semiconductor device, for example, a semiconductor wafer for manufacturing a semiconductor device having a vertical transistor structure and a method for manufacturing the same.
特許文献１には、半導体装置の耐湿性を向上させるために、パッシベーション膜の開口部において露出するパッド金属膜及び当該開口部におけるパッシベーション膜の側壁面を金属膜により覆う技術が記載されている。 Patent Document 1 describes a technique for covering a pad metal film exposed at an opening portion of a passivation film and a side wall surface of the passivation film at the opening portion with a metal film in order to improve moisture resistance of a semiconductor device.
パワーＭＯＳＦＥＴ製品では、銅クリップを用いてボンディングを行う場合、半導体チップとクリップの密着性を向上させるために、特許文献１のようにパッド金属上に金属膜を形成することがある。近年、パワーＭＯＳＦＥＴでは、オン抵抗を低減するために、ウェハをより薄く研削している。 In a power MOSFET product, when bonding is performed using a copper clip, a metal film may be formed on the pad metal as in Patent Document 1 in order to improve the adhesion between the semiconductor chip and the clip. In recent years, in power MOSFETs, the wafer is ground thinner in order to reduce the on-resistance.
しかしながら、ウェハを薄くするほど、ウェハ反り量は大きくなる。また、パッド金属上に金属膜を形成すると、ウェハ反り量がさらに大きくなる場合がある。ウェハ反り量の増加により、ウェハの搬送や、組立工程でのダイシングテープの貼り付け、ダイシング加工に支障をきたす場合がある。そのため、ウェハの反りを出来るだけ低減する施策が求められている。 However, the thinner the wafer, the greater the amount of wafer warpage. Further, when a metal film is formed on the pad metal, the amount of warpage of the wafer may be further increased. Due to an increase in the amount of warpage of the wafer, there may be cases where the wafer is transported, a dicing tape is affixed in the assembly process, and dicing processing is hindered. Therefore, a measure for reducing the warpage of the wafer as much as possible is required.
特許文献２には、ボンディングパッドの周縁部が中央部よりも突出した凹構造となっている半導体装置が記載されている。ボンディングパッドに接続される金属細線の先端部をボンディングパッドの周縁部の側壁面に沿うようにすることで接続面積を増やし、金属細線とボンディングパッドとの接続強度を増加させている。特許文献２に記載のボンディングパッドは、チップの周辺に形成されるサイズが小さい電極であり、チップに占める割合は小さい。 Patent Document 2 describes a semiconductor device having a concave structure in which a peripheral portion of a bonding pad protrudes from a central portion. By connecting the tip of the fine metal wire connected to the bonding pad along the side wall surface of the peripheral edge of the bonding pad, the connection area is increased, and the connection strength between the fine metal wire and the bonding pad is increased. The bonding pad described in Patent Document 2 is an electrode having a small size formed around the chip, and the proportion of the bonding pad in the chip is small.
上述のように、半導体ウェハの反りを低減することが求められている。 As described above, it is required to reduce the warpage of the semiconductor wafer.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、半導体ウェハは、半導体基板上に複数のチップが形成されており、複数のチップそれぞれの７０％以上の面積にはパッド金属が形成されている。パッド金属の一部は絶縁膜で覆われており、パッド金属の絶縁膜で覆われていない第１部分は、絶縁膜で覆われている第２部分よりも薄い。 According to one embodiment, a semiconductor wafer has a plurality of chips formed on a semiconductor substrate, and a pad metal is formed in an area of 70% or more of each of the plurality of chips. A part of the pad metal is covered with an insulating film, and the first part not covered with the insulating film of the pad metal is thinner than the second part covered with the insulating film.
前記位置実施の形態によれば、半導体ウェハの反りを低減することが可能となる。 According to the position embodiment, the warpage of the semiconductor wafer can be reduced.
本実施の形態は、半導体ウェハ及び半導体装置の製造方法に関し、例えば、パワーＭＯＳＦＥＴ等の縦型トランジスタ構造を有する半導体装置を製造する半導体ウェハ及びその製造方法に関する。オン抵抗低減のために、半導体ウェハを薄くすることにより発生する反りを低減するものである。 The present embodiment relates to a semiconductor wafer and a method for manufacturing a semiconductor device, for example, a semiconductor wafer for manufacturing a semiconductor device having a vertical transistor structure such as a power MOSFET and a method for manufacturing the same. In order to reduce the on-resistance, the warpage generated by thinning the semiconductor wafer is reduced.
実施の形態では、金属の中で比較的線膨張係数が大きいアルミニウムが、パッド金属を含む配線材料として用いられる。このため、半導体ウェハの表面に引っ張り応力が生じ、これが半導体ウェハの反りの原因の一つとして考えられる。 In the embodiment, aluminum having a relatively large linear expansion coefficient among metals is used as a wiring material including a pad metal. For this reason, tensile stress is generated on the surface of the semiconductor wafer, which is considered as one of the causes of the warp of the semiconductor wafer.
実施の形態では、パッド金属上のパッシベーション膜をエッチングにより開口した後に、開口部に露出したパッド金属をさらに追加エッチングして、パッド金属を掘り下げる。すなわち、パッド金属のパッシベーション膜から露出した部分は露出していない部分よりも薄い。これにより、半導体ウェハの反りを低減するものである。 In the embodiment, after opening the passivation film on the pad metal by etching, the pad metal exposed in the opening is further etched to dig up the pad metal. That is, the exposed portion of the pad metal passivation film is thinner than the unexposed portion. Thereby, the curvature of a semiconductor wafer is reduced.
実施の形態１．
図１は、実施の形態に係る半導体ウェハの構成を示す。図１では、半導体ウェハ１０の点線の四角で囲まれた一部を拡大して示している。図１に示すように、半導体ウェハ１０には、複数のチップ１１がマトリクス状に配列して形成されている。
Embodiment 1 FIG.
FIG. 1 shows a configuration of a semiconductor wafer according to an embodiment. In FIG. 1, a part of the
図２は、半導体ウェハ１０におけるチップ１１の構成を示す。図２に示すように、チップ１１の最表面にはパッシベーション膜１６が形成されている。パッシベーション膜１６には、ソースパッド開口部１２、ゲートパッド開口部１３が形成される。ソースパッド開口部１２は下層に形成されたパッド金属を露出する。
FIG. 2 shows the configuration of the
ここでは、ソースパッド開口部１２がソースパッド金属１４を露出し、ゲートパッド開口部１３がゲートパッド金属１５を露出するものとする。ソースパッド金属１４、ゲートパッド金属１５がパッド金属である。ソースパッド金属１４、ゲートパッド金属１５の材料としてはアルミニウム、アルミニウム合金膜（例えば、ＡｌＣｕ系合金）等が用いられる。
Here, it is assumed that the
なお、後述するように、ソースパッド金属１４、ゲートパッド金属１５上に夫々金属膜１８が形成されている場合は、金属膜１８が露出される。金属膜１８は、ソースパッド金属１４に後述する銅クリップ２２を接続する際に用いられるＡｇペーストやはんだの濡れ性を向上させ、銅クリップ２２の密着性を向上させるために形成される。
As will be described later, when the
なお、ここでは図示していないが、チップ１１には、ソースパッド金属１４を囲むように、ゲートパッド金属１５に接続されたゲート配線が設けられている。また、ゲート配線を囲むように、ＥＱＲ（EQui-potential Ring：等電位ポテンシャルリング）配線が設けられる。ＥＱＲ配線をドレイン電位に保つことによって、チップのエッジに空乏層が到達しないように、空乏層の拡がりが抑制され、チップエッジの耐圧を維持することができる。
Although not shown here, the
ソースパッド金属１４、ゲートパッド金属１５の下層には、ソース領域、チャネル領域、ドレイン領域として働く積層された半導体層、ゲートトレンチ内に形成されたゲート電極、裏面に形成されたドレイン電極等からなる縦型トランジスタ構造が形成される。本構成を有する半導体装置は、ウェハの縦方向に電流が流れる。
Under the
図２に示す例では、チップ１１に対するソースパッド金属１４、ゲートパッド金属１５からなるパッド金属の割合は、約９０％である。また、パッシベーション膜１６の開口率は約８０％である。以降、この開口率をＰａｄ開口率と呼ぶ場合がある。
In the example shown in FIG. 2, the ratio of the pad metal composed of the
本実施の形態では、パッド金属のパッシベーション膜１６から露出される部分の膜厚は、露出されていない部分の膜厚よりも薄い。これにより、パッド金属に生じる引っ張り応力を緩和することができ、半導体ウェハ１０の反りを低減することが可能となる。この構成については、後に詳述する。
In the present embodiment, the thickness of the portion exposed from the pad
図３は、実施の形態に係る半導体ウェハ１０から製造されたチップ１１をリードフレーム２０にボンディングした状態を示す。本実施の形態では、チップ１１を銅クリップ２２によりボンディングする例について説明する。パッシベーション膜１６のソースパッド開口部１２から露出されるソースパッド金属１４には、銅クリップ２２の一端がＡｇペースト又ははんだを介して接続される。また、銅クリップ２２の他端は、リードフレーム２０上に形成されたソース端子２１に接続されている。
FIG. 3 shows a state in which the
パッシベーション膜１６のゲートパッド開口部１３から露出されるゲートパッド金属１５には、ワイヤ２４の一端が接続される。また、ワイヤ２４の他端はリードフレーム２０上に形成されたゲート端子２３に接続されている。図４、５は、ソースパッド開口部１２の大きさを変更した例を示す。図４、５において、図３を同一の構成要素には同一の符号を付し、説明を省略する。
One end of a
図４、５に示すように、ソースパッド開口部１２を大きくしてもよい。すなわち、パッシベーション膜１６の開口率を増加させてもよい。ソースパッド開口部１２が大きくなるにつれて、追加エッチングにより除去されるソースパッド金属１４が多くなる。これにより、ウェハの反り低減効果がさらに高まる。
As shown in FIGS. 4 and 5, the
ここで、上述した半導体装置の製造方法について、図６Ａ〜６Ｅ、図７Ａ〜７Ｅ、図８Ａ〜８Ｄを参照して説明する。これらの図面では、同一の構成要素には同一の符号を付し、適宜説明を省略する。 Here, a method for manufacturing the semiconductor device described above will be described with reference to FIGS. 6A to 6E, FIGS. 7A to 7E, and FIGS. 8A to 8D. In these drawings, the same components are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
第１製造方法．
最初に、図６Ａ〜６Ｅを参照して、半導体装置の第１製造方法について説明する。図６Ａ〜６Ｅは、実施の形態に係る半導体装置の第１製造方法を説明する製造工程断面図である。
First manufacturing method.
First, a first method for manufacturing a semiconductor device will be described with reference to FIGS. 6A to 6E are manufacturing process cross-sectional views illustrating a first method for manufacturing a semiconductor device according to the embodiment.
まず、既知の方法で、半導体基板１９上に所定のパターンのソースパッド金属１４、ゲートパッド金属１５を形成する。ソースパッド金属１４、ゲートパッド金属１５としては、例えば、膜厚４．５μｍのアルミニウム膜が形成される。その後、ソースパッド金属１４、ゲートパッド金属１５上にパッシベーション膜１６を積層する。その上に、レジスト膜１７を形成し、所定の形状にパターニングを行う。これにより、図６Ａに示す構成となる。
First, the
その後、レジスト膜１７を用いてパッシベーション膜１６をエッチングして、下層のソースパッド金属１４、ゲートパッド金属１５を露出させる（図６Ｂ）。その後、さらにソースパッド金属１４、ゲートパッド金属１５をエッチングして掘り下げ、ソースパッド金属１４、ゲートパッド金属１５に凹部を形成する（図６Ｂ）。そして、レジスト膜１７を除去する。
Thereafter, the
これにより、図６Ｃに示すように、ソースパッド金属１４、ゲートパッド金属１５のパッシベーション膜１６で覆われていない部分の厚みが、パッシベーション膜１６で覆われている部分の厚みよりも薄くなる。例えば、ソースパッド金属１４、ゲートパッド金属１５の追加エッチング量Ｄを３μｍとすることができる。すなわち、ソースパッド金属１４、ゲートパッド金属１５のパッシベーション膜１６に覆われていない部分の膜厚を１．５μｍとすることができる。
As a result, as shown in FIG. 6C, the thicknesses of the portions of the
そして、めっき液に浸して、ソースパッド金属１４、ゲートパッド金属１５のパッシベーション膜１６から露出している部分上に金属膜１８を形成する。すなわち、ソースパッド金属１４、ゲートパッド金属１５の凹部を金属膜１８で埋める。なお、金属膜１８を形成する方法としては、電界めっき法、無電界めっき法のいずれの方法でも用いることができる。
Then, a
金属膜１８の線膨張係数は、ソースパッド金属１４、ゲートパッド金属１５の線膨張係数よりも小さいことが好ましい。これにより、金属膜１８の形成による半導体ウェハ１０の反りの悪化を抑制することが可能となる。
The linear expansion coefficient of the
また、金属膜１８の体積抵抗率は、ソースパッド金属１４、ゲートパッド金属１５の体積抵抗率よりも小さいことが好ましい。金属膜１８の材料としては、Ａｕ、ＡｕＮｉ系合金膜、Ａｇ等を用いることができる。金属膜１８の体積抵抗率がソースパッド金属１４、ゲートパッド金属１５の体積抵抗率よりも低い材料を用いることによって、ソースパッド金属１４、ゲートパッド金属１５を薄くすることによるウェハの反り量低減と同時に配線抵抗が低減でき、チップのオン抵抗を低減させることが可能となる。
The volume resistivity of the
また、パッド金属のパッシベーション膜１６で覆われた部分と覆われていない部分の膜厚差よりも、金属膜１８の膜厚が大きくなっていても良い。但し、金属膜１８の膜厚は、厚い方が配線抵抗を小さくすることができるので好ましいが、その応力により、パッド金属膜を掘り下げることで改善した応力が損なわれるほど厚くしてはいけない。第１製造方法では、金属膜１８が、銅クリップ２２又はワイヤ２４と接続される。
The film thickness of the
図１７Ａ〜１７Ｄに第１比較例の半導体装置の製造方法が示される。第１比較例では、ソースパッド金属１４、ゲートパッド金属１５に凹部は形成されず、それぞれのパッド金属の上にめっき法により金属膜１８が形成されている。この第１比較例では、パッド金属の応力に加えて、金属膜１８による応力が追加されて、半導体ウェハ１０の反りが大きくなる。
17A to 17D show a method for manufacturing the semiconductor device of the first comparative example. In the first comparative example, no recess is formed in the
第１比較例と比較すると、第１製造方法では、製造工程を増加させることなく、パッシベーション膜１６の開口部におけるソースパッド金属１４、ゲートパッド金属１５の膜厚を薄くして、パッド金属の平均膜厚を薄くするができる。これにより、半導体ウェハ１０表面のパッド金属による応力を緩和して、半導体ウェハ１０の反りを低減することが可能となる。また、上述のように、体積抵抗率が小さい金属膜１８材料を用いることにより、配線の拡がり抵抗を低減することも可能である。
Compared to the first comparative example, in the first manufacturing method, the thickness of the
第２製造方法．
次に、図７Ａ〜７Ｅを参照して半導体装置の第２製造方法について説明する。図７Ａ〜７Ｅは、実施の形態に係る半導体装置の第２製造方法を説明する製造工程断面図である。
Second manufacturing method.
Next, a second manufacturing method of the semiconductor device will be described with reference to FIGS. 7A to 7E are manufacturing process cross-sectional views illustrating a second manufacturing method of the semiconductor device according to the embodiment.
図７Ａ〜７Ｃは、図６Ａ〜６Ｃと夫々同一であるため説明は省略する。第２製造方法において、第１製造方法と異なる点は、金属膜１８の形成方法である。ソースパッド金属１４、ゲートパッド金属１５に凹部を形成した後に、図７Ｄに示すように、レジスト膜１７が残った状態で全面に金属膜１８を蒸着法により形成する。このように、金属膜１８によりソースパッド金属１４、ゲートパッド金属１５の凹部を埋める。
7A to 7C are the same as FIGS. 6A to 6C, respectively, and thus the description thereof is omitted. The second manufacturing method is different from the first manufacturing method in the formation method of the
その後、レジストを剥離することにより、余分な金属をリフトオフする。これにより、図７Ｅに示すように、ソースパッド金属１４、ゲートパッド金属１５の凹部のみに金属膜１８が残る。第２の実施の形態においても、金属膜１８が銅クリップ２２又はワイヤ２４と接続される。
Thereafter, the resist is removed to lift off excess metal. As a result, as shown in FIG. 7E, the
図１８Ａ〜１８Ｄに第２比較例の半導体装置の製造方法が示される。第２比較例では、ソースパッド金属１４、ゲートパッド金属１５に凹部は形成されず、それぞれのパッド金属の上に蒸着法により金属膜１８が形成されている。この第２比較例では、パッド金属の応力に加えて、蒸着により形成された金属膜１８による応力が追加されて、半導体ウェハ１０の反りが大きくなる。
18A to 18D show a method for manufacturing the semiconductor device of the second comparative example. In the second comparative example, no recess is formed in the
しかしながら、第１製造方法と同様に、パッシベーション膜１６の開口部におけるソースパッド金属１４、ゲートパッド金属１５の膜厚を薄くすることにより、半導体ウェハ１０表面のパッド金属による応力を緩和することが可能となる。また、上述のように、配線抵抗を低減することも可能である。なお、金属膜１８の形成方法は、上述の例に限られず、スパッタ法等も用いることができる。
However, as with the first manufacturing method, it is possible to reduce the stress caused by the pad metal on the surface of the
第３製造方法．
最後に、図８Ａ〜８Ｄを参照して半導体装置の第３製造方法について説明する。図８Ａ〜８Ｄは、実施の形態に係る半導体装置の第３製造方法を説明する製造工程断面図である。
Third manufacturing method.
Finally, a third method for manufacturing a semiconductor device will be described with reference to FIGS. 8A to 8D are manufacturing process cross-sectional views illustrating a third manufacturing method of the semiconductor device according to the embodiment.
図８Ａ〜８Ｄは、図６Ａ〜６Ｄと夫々同一である。第３製造方法においては、第１製造方法、第２製造方法と異なり、ソースパッド金属１４、ゲートパッド金属１５上に金属膜１８が形成されない。従って、第３製造方法では、ソースパッド金属１４は銅クリップ２２と直接接続され、ゲートパッド金属１５がワイヤ２４と直接接続される。
8A to 8D are the same as FIGS. 6A to 6D, respectively. In the third manufacturing method, unlike the first manufacturing method and the second manufacturing method, the
図１９Ａ〜１９Ｃに第３比較例の半導体装置の製造方法が示される。第３比較例では、ソースパッド金属１４、ゲートパッド金属１５に凹部は形成されない。第３製造方法では、第３比較例と比較して、パッド金属を追加エッチングして膜厚を薄くすることにより、ウェハ反り量を低減することが可能である。
19A to 19C show a method for manufacturing a semiconductor device of a third comparative example. In the third comparative example, no recess is formed in the
なお、図８Ｄに示すように、ソースパッド金属１４のパッシベーション膜１６により覆われている厚膜部が存在するため、単にパッド金属の膜厚を薄くする場合と比較すると拡がり抵抗を低くすることが可能となる。
As shown in FIG. 8D, since there is a thick film portion covered with the
ここで、図９を参照して、パッド金属上に金属膜が形成されていない場合の、パッド金属の追加エッチング量とウェハ反り量の関係について説明する。なお、ウェハ反り量は、図１６に示すように、平坦な台の上に半導体ウェハ１０を載置したときの、半導体ウェハ１０の端部と台との距離であるものとする。
Here, with reference to FIG. 9, the relationship between the amount of additional etching of the pad metal and the amount of warpage of the wafer when the metal film is not formed on the pad metal will be described. Note that, as shown in FIG. 16, the wafer warpage amount is the distance between the end of the
図９では、横軸がパッド金属追加エッチング量（μｍ）、縦軸がウェハ反り低減量（ｍｍ）を示している。図９において、丸はＰａｄ開口率が１０％の場合を示しており、三角はＰａｄ開口率が３０％の場合を示しており、四角はＰａｄ開口率が５０％の場合を示しており、ひし形はＰａｄ開口率が７０％の場合を示している。 In FIG. 9, the horizontal axis represents the pad metal additional etching amount (μm), and the vertical axis represents the wafer warpage reduction amount (mm). In FIG. 9, a circle indicates a case where the Pad opening ratio is 10%, a triangle indicates a case where the Pad opening ratio is 30%, a square indicates a case where the Pad opening ratio is 50%, and a rhombus Indicates a case where the Pad aperture ratio is 70%.
なお、図９では、８インチのウェハが４．５ｍｍ反っている状態を０．００ｍｍとしている。例えば、ウェハ反り低減量が−０．２０ｍｍの場合、ウェハ反り量は４．３ｍｍである。 In FIG. 9, a state where an 8-inch wafer is warped by 4.5 mm is 0.00 mm. For example, when the wafer warpage reduction amount is −0.20 mm, the wafer warpage amount is 4.3 mm.
図９に示すように、Ｐａｄ開口率がいずれの場合においても、パッド金属の追加エッチング量が多くなるに従い、ウェハ反り低減量が大きくなっている。すなわち、ソースパッド金属１４、ゲートパッド金属１５に形成される凹部の深さが大きくなるに従い、ウェハの反りが改善される。また、Ｐａｄ開口率が大きくなるに従い、ウェハの反りが改善される。つまり、エッチング除去されるパッド金属の量が多くなるに従って、ウェハの反りがより低減される。
As shown in FIG. 9, regardless of the Pad aperture ratio, the amount of wafer warpage reduction increases as the amount of additional pad metal etching increases. That is, the warpage of the wafer is improved as the depths of the recesses formed in the
図１０は、実施の形態に係る半導体装置の製造方法を示すフローチャートである。上述のような方法で凹部を有するパッド金属が形成された半導体ウェハ１０は、図１０に示す工程を経て個片のチップに加工される。この製造方法は、例えば、特開平７−２２３８５号公報に記載されている。
FIG. 10 is a flowchart showing a method for manufacturing a semiconductor device according to the embodiment. The
図１０に示すように、まず、半導体ウェハ１０の表面に保護用テープが貼り付けられる（ステップＳ１）。その後、半導体ウェハ１０裏面が研磨され、半導体ウェハ１０が薄く下降される（ステップＳ２）。例えば、ウェハ厚が５０μｍとなるように研削加工が行われる。そして、保護用テープが剥離され（ステップＳ３）、半導体ウェハ１０が洗浄される（ステップＳ４）。
As shown in FIG. 10, first, a protective tape is attached to the surface of the semiconductor wafer 10 (step S1). Thereafter, the back surface of the
そして、半導体ウェハ１０のテストが実行された後（ステップＳ５）、半導体ウェハ１０の裏面側にダイシング用テープが貼り付けられる（ステップＳ６）。図１１に、実施の形態に係る半導体ウェハにダイシングテープを貼り付ける貼付装置３０の構成を示す。図１１に示すように、貼付装置３０には吸着口３１、ローラー３２が設けられている。
Then, after the test of the
吸着口３１上には、吸着口３１に半導体ウェハ１０の表面が接触し、半導体ウェハ１０の裏面が上側となるように、半導体ウェハ１０が載置される。吸着口３１で半導体ウェハ１０の端部が吸着され、貼付装置３０上に半導体ウェハ１０が保持される。半導体ウェハ１０が撓まないように、貼付装置３０の内部は加圧されている。半導体ウェハ１０の裏面には、ダイシングテープ３３がローラー３２により貼り付けられる。
On the
その後、スクライブ装置により、半導体ウェハ１０のダイシングが行われ（ステップＳ７）、個片のチップ１１に切断される。図１２に、半導体ウェハ１０のスクライブ線が示される。図１２に示すように、隣接するチップ１１間に設けられたスクライブ線に沿って半導体ウェハ１０が切断される。その後、チップ１１がピックアップされ、リードフレーム２０上にダイボンドされる（ステップＳ８）。
Thereafter, the
上記の第１〜第３の比較例のように形成された半導体ウェハでは、反りが発生している。このため、ステップＳ６のダイシングテープ３３貼付工程において気泡が発生し、ステップＳ７においてダイシングを行う際にダイシングずれが発生し、スクライブ線からずれて切断される場合がある。
Warpage occurs in the semiconductor wafer formed as in the first to third comparative examples. For this reason, air bubbles are generated in the dicing
実施の形態に係る製造方法によって形成された半導体ウェハ１０では、反りが低減されているため、ダイシングテープ３３貼付工程における気泡の発生を抑制することができる。これにより、製造歩留まりを改善することができ、製造コストの増加を抑制することが可能となる。
In the
なお、半導体ウェハ１０のボンディングは、銅クリップ２２によるものに限定されるものではない。図１３は、実施の形態に係る半導体ウェハ１０から製造された図３の例とは異なる構成のチップ１１Ａをワイヤ２４によりボンディングした例を示す。図１３に示す例では、チップ１１に３つのソースパッド開口部１２、１つのゲートパッド開口部１３が設けられているが、これに限定されない。
The bonding of the
例えば、図１４、１５に、実施の形態に係る半導体ウェハから製造された他の構成のチップ１１Ｂ、１１Ｃを示す。図１４に示すチップ１１Ｂは、ＩＰＤ（Intelligent Power Device）に本実施の形態を適用したものである。チップ１１Ｂは、１つのチップにパワーＭＯＳＦＥＴとロジック回路とを備える。図１４に示す例では、チップ１１Ｂに対するパッド金属の割合は、約７０％である。また、パッシベーション膜１６に形成されたパッド開口部３４の総開口率は約１０％である。
For example, FIGS. 14 and 15
図１５に示すチップ１１Ｃは、双方向スイッチを構成する２個のパワートランジスタを備える。図１５に示す例では、チップ１１Ｂに対するパッド金属の割合は、約９０％である。また、パッシベーション膜１６の開口率は約２０％である。本実施の形態に係るチップのパッド金属のサイズは、特許文献２に記載のチップの周辺に形成されるボンディングパッドよりもはるかに大きい。チップに対するパッド金属の割合は、略７０％以上である。
A
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the embodiments already described, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
１０ 半導体ウェハ
１１ チップ
１２ ソースパッド開口部
１３ ゲートパッド開口部
１４ ソースパッド金属
１５ ゲートパッド金属
１６ パッシベーション膜
１７ レジスト膜
１８ 金属膜
１９ 半導体基板
２０ リードフレーム
２１ ソース端子
２２ 銅クリップ
２３ ゲート端子
２４ ワイヤ
３０ 貼付装置
３１ 吸着口
３２ ローラー
３３ ダイシングテープ
３４ パッド開口部
DESCRIPTION OF
Claims (12)
前記複数のチップそれぞれの７０％以上の面積に形成されたパッド金属と、
前記パッド金属の一部を覆う絶縁膜とを備え、
前記パッド金属の前記絶縁膜で覆われていない第１部分は、前記絶縁膜で覆われている第２部分よりも薄い半導体ウェハ。 A semiconductor wafer having a plurality of chips formed on a semiconductor substrate,
Pad metal formed in an area of 70% or more of each of the plurality of chips;
An insulating film covering a part of the pad metal,
The first portion of the pad metal not covered with the insulating film is a semiconductor wafer thinner than the second portion covered with the insulating film.
前記ソース電極に接続された縦型ＭＯＳＦＥＴをさらに備える請求項１に記載の半導体ウェハ。 The pad metal includes a source electrode;
The semiconductor wafer according to claim 1, further comprising a vertical MOSFET connected to the source electrode.
前記複数のチップのそれぞれの７０％以上の面積にパッド金属を形成し、
前記パッド金属上に絶縁膜を形成し、
前記絶縁膜上にレジストパターンを形成し、
前記レジストパターンを用いて、前記パッド金属上の前記絶縁膜の一部を除去するとともに、前記絶縁膜が除去された前記パッド金属の第１部分を、前記絶縁膜により覆われている前記パッド金属の第２部分よりも薄くする半導体装置の製造方法。 Forming a plurality of chips on a semiconductor substrate;
Forming a pad metal in an area of 70% or more of each of the plurality of chips;
Forming an insulating film on the pad metal;
Forming a resist pattern on the insulating film;
A part of the insulating film on the pad metal is removed using the resist pattern, and the pad metal from which the first part of the pad metal from which the insulating film has been removed is covered with the insulating film is used. A method of manufacturing a semiconductor device that is thinner than the second portion of the method.
前記ソース電極に接続された縦型ＭＯＳＦＥＴを形成する請求項８に記載の半導体装置の製造方法。 The pad metal includes a source electrode;
The method of manufacturing a semiconductor device according to claim 8, wherein a vertical MOSFET connected to the source electrode is formed.
各チップの前記ソース電極にクリップ状金属板を接続する請求項１１に記載の半導体装置の製造方法。 Cutting each of the plurality of chips;
The method of manufacturing a semiconductor device according to claim 11, wherein a clip-shaped metal plate is connected to the source electrode of each chip.
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|---|---|---|---|---|
| WO2021240748A1 (en) * | 2020-05-28 | 2021-12-02 | 三菱電機株式会社 | Semiconductor device, method for producing same, and electric power converter |
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2012
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