JP2014022857A - 半導体集積回路およびその動作方法 - Google Patents

Abstract

【課題】高速化された固体撮像デバイスの短縮された輝度信号期間に対応すること。
【解決手段】半導体集積回路２は相関二重サンプリング回路２１とアナログ・デジタル変換器２２を具備し、回路２１はアナログ信号処理回路２１１と差動増幅器Ａｍｐを含む。フィードスルー期間にはアナログ信号処理回路２１１はフィードスルー期間信号レベルをサンプリングしてその後にホールドする。輝度信号期間に、相関二重サンプリング回路２１はイメージセンサ出力信号の輝度信号レベルをサンプリングする。リセット期間にアナログ信号処理回路２１１はホールドしたフィードスルー期間信号レベルを差動増幅器Ａｍｐの入力端子に供給して、アナログ信号処理回路２１１から供給されるフィードスルー期間信号レベルと輝度信号期間にサンプリングされた輝度信号レベルとの差電圧が差動増幅器Ａｍｐによって増幅される。
【選択図】図１

Description

本発明は、半導体集積回路およびその動作方法に関し、特に高速化された固体撮像デバイスの短縮された輝度信号期間に対応するのに有効な技術に関するものである。

従来から、携帯電話に搭載されたカメラやデジタルスチルカメラ等のアナログフロントエンド(ＡＦＥ)と呼ばれるアナログ画像処理回路では、外乱等の同相ノイズを除去するために、シングルエンド型の増幅回路ではなく差動型の増幅回路が使用される。ＣＣＤ(Charge Coupled Device)やＣＭＯＳイメージ・センサ等の固体撮像デバイスのイメージ・センサ出力信号は、相関二重サンプリング回路(Correlated Double Sampling)によってサンプリングされ、後段の可変増幅器(ＰＧＡ：Programmable Gain Amplifier)増幅器の入力端子に供給される。

近年、イメージ・センサの高画素化に伴った読み出し周波数の向上により、センサ出力信号に高周波雑音が重畳して、Ｓ／Ｎ比が劣化して、高品質の画像信号が得られないと言う問題があった。更にＣＣＤでは、暗電流ショット・ノイズ、フローティング・ディフュージョン(ＦＤ)でのリセット・ノイズ、ＦＤアンプ・ノイズ、光ショット・ノイズ等のランダム・ノイズが発生するものである。尚、フローティング・ディフュージョン(ＦＤ)は、水平ＣＣＤの最終段に隣接してシリコン基板に形成されたＮ型不純物領域によって構成され、フローティング・ディフュージョン・アンプ(ＦＤＡ)の入力端子として機能するものである。

下記特許文献１には、固体撮像デバイスとしてのＣＣＤの上述したリセット・ノイズを低減するために、固体撮像デバイスであるＣＣＤの出力端子に相関二重サンプリング回路(ＣＤＳ)の入力端子を接続することが記載されている。更に下記特許文献１には、相関二重サンプリング回路(ＣＤＳ)を、第１と第２と第３とのサンプルホールド回路と減算回路で構成して、第１のサンプルホールド回路の入力端子と第２のサンプルホールド回路の入力端子にＣＣＤの出力信号を供給して、第３のサンプルホールド回路の入力端子には第２のサンプルホールド回路の出力端子を接続することが記載されている。減算回路の第１入力端子と第２入力端子には第１のサンプルホールド回路の出力端子と第３のサンプルホールド回路の出力端子がそれぞれ接続され、第１のサンプルホールド回路と第３のサンプルホールド回路には第２パルス信号が供給され、第２のサンプルホールド回路には第１パルス信号が供給される。第１パルス信号はリセット期間の後のフィード・スルー期間にハイレベルとされて、第２パルス信号はフィード・スルー期間の後の信号期間にハイレベルとされる。

従って、減算回路の第１入力端子には第１のサンプルホールド回路を介して信号期間の画素信号が供給され、減算回路の第２入力端子には第２のサンプルホールド回路と第３のサンプルホールド回路とを介してフィード・スルー期間の電圧が供給される。減算回路の出力端子からはフィード・スルー期間の電圧と信号期間の画素信号の電圧との差電圧出力が生成され、この減算回路での減算の際にノイズ成分が除去されるとされている。

更に下記特許文献１には、相関二重サンプリング回路(ＣＤＳ)によるサンプリングにより発生する折り返しノイズを低減するため、固体撮像デバイスであるＣＣＤの出力端子と相関二重サンプリング回路(ＣＤＳ)の入力端子との間にローパスフィルタを接続することが記載され、高域ノイズのサンプリングによる折り返しの影響を小さくするとされている。

下記特許文献２には、ＣＣＤの出力のノイズを低減するための相関二重サンプリング回路(ＣＤＳ)による高域ノイズのサンプリングによる折り返しノイズを低減するために、第１と第２のローパスフィルタと第１と第２のゲート回路とを使用することが記載されている。第１と第２のゲート回路の両方の入力端子にはＣＣＤの出力信号が供給され、第１のゲート回路にフィード・スルー期間にハイレベルとされる第１パルス信号が供給されて、第２のゲート回路に信号期間の画素信号のタイミングでハイレベルとされる第２パルス信号が供給される。第１のゲート回路は第１パルス信号のハイレベル期間にフィード・スルー期間の電圧を抽出して、第２のゲート回路は第２パルス信号のハイレベル期間に信号期間の画素信号の電圧を抽出する。第１のゲート回路の出力のフィード・スルー期間の抽出電圧は、第２のローパスフィルタと相関二重サンプリング回路(ＣＤＳ)の第２のサンプルホールド回路と第３のサンプルホールド回路とを介して減算回路としての差動アンプの第２入力端子に供給される。第２のゲート回路の出力の信号期間の画素信号の抽出電圧は、第１のローパスフィルタと相関二重サンプリング回路(ＣＤＳ)の第１のサンプルホールド回路を介して減算回路としての差動アンプの第１入力端子に供給される。第２のサンプルホールド回路にはフィード・スルー期間にハイレベルとされる第３パルス信号が供給されて、第１のサンプルホールド回路と第３のサンプルホールド回路には信号期間の画素信号のタイミングでハイレベルとされる第４パルス信号が供給される。減算回路としての差動アンプは、第１のサンプルホールド回路の出力信号と第３のサンプルホールド回路の出力信号とを減算することによって、ＣＣＤのリセット・ノイズと１／ｆノイズとが相殺された画像信号を出力するとされている。

下記特許文献３には、従属接続された複数のＡ／Ｄ変換ステージを含み、この複数のＡ／Ｄ変換ステージの各ステージがサブＡ／Ｄ変換器とサブＤ／Ａ変換器とスイッチドキャパシタ回路と差動増幅器とを含んだパイプラインＡ／Ｄ変換器が記載されている。各ステージのアナログ入力信号はサブＡ／Ｄ変換器によって粗く量子化されて、サブＡ／Ｄ変換器のデジタル信号からサブＤ／Ａ変換器によって量子化アナログ電圧が生成される。各ステージではアナログ入力信号と量子化アナログ電圧はスイッチドキャパシタ回路によって減算され量子化アナログ誤差が形成され、各ステージの剰余信号は量子化アナログ誤差の差動増幅器による増幅によって生成される。

更に下記特許文献３には、初段のＡ／Ｄ変換ステージのスイッチドキャパシタ回路を第１スイッチドキャパシタ回路と第２スイッチドキャパシタ回路とによって構成して第１と第２のスイッチドキャパシタ回路をインターリーブ動作させることが記載されている。すなわち、このインターリーブ動作では、第１スイッチドキャパシタ回路は奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作とを行って、第２スイッチドキャパシタ回路は偶数番目のパイプライン期間のサンプル動作と奇数番目パイプライン期間のホールド動作とを行うものであり、初段のＡ／Ｄ変換ステージの高精度化と低消費電力化とが実現される。

下記特許文献４には、電子内視鏡装置で出力アンプを内蔵するＣＣＤに同軸ケーブルの一端を接続して、同軸ケーブルの他端を終端回路の終端抵抗とスイッチとを介して接地して、ＣＣＤから信号を読み出さない期間にはこのスイッチをオフとして消費電力を削減することが記載されている。更に、下記特許文献４には、信号読み出し期間と非信号読み出し期間に終端回路のスイッチのオン・オフにより発生する大きな直流電圧レベルを低減するためにサンプルホールド回路と切換スイッチとをプリアンプの入力に使用することが記載されている。同軸ケーブルの他端は直流阻止コンデンサの一端に接続されて、直流阻止コンデンサの他端は切換スイッチの一方の入力端子とサンプルホールド回路の入力端子とに接続され、サンプルホールド回路の出力端子は切換スイッチの他方の入力端子と接続され、切換スイッチの出力端子はプリアンプの入力端子に接続される。サンプルホールド回路は信号読み出し期間の終端側の信号レベルをサンプルホールドしてサンプルホールド信号レベルは非信号読み出し期間に切換スイッチの他方の入力端子を介してプリアンプの入力端子に供給されるので、直流電圧レベル差が縮小されて、プリアンプのダイナミックレンジの拡大が不要とされる。サンプルホールド回路にサンプルホールドパルスが供給され、サンプルホールドパルスは信号読み出し期間の最終部のオプティカルブラック(ＯＢ)部のＯＢ部読み出し期間にハイレベルとされるので、サンプルホールド回路はＯＢ部の信号レベルを保持する。尚、最終部のＯＢ部以前の信号読み出し期間は、ＣＣＤの複数の撮像信号を含んでいる。

特開平５−６８２１０号 公報 特開平８−９２６２号 公報 特開２００８−２２８２４７号 公報 特開２０００−１９４２５号 公報

本発明者は本発明に先立って、携帯電話に搭載されたカメラやデジタルスチルカメラ等のアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の開発に従事した。

図６は、本発明に先立って本発明者によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の構成を示す図である。

カメラ用途のアナログフロントエンド(ＡＦＥ)は、図６に示すようにＣＣＤイメージセンサ１のアナログ輝度信号をデジタル信号に変換して、イメージシグナルプロセッサと呼ばれるデジタルシグナルプロセッサ(ＤＳＰ)３に受け渡す機能を有するものである。

図６に示した半導体集積回路２に内蔵されたアナログフロントエンド(ＡＦＥ)は、相関二重サンプリング回路(ＣＤＳ)２１とアナログ・デジタル変換器(ＡＤＣ)２２とクランプ制御部２３とゲイン制御部２４とを含んでいる。尚、図６で、破線ＩＣの内部の回路や素子は、半導体集積回路２の半導体チップに集積化されている。

図６に示すように、相関二重サンプリング回路(ＣＤＳ)２１は、固定容量Ｃ１、Ｃ１ａ、可変容量Ｃ２、Ｃ２ａと差動増幅器ＡｍｐとスイッチＳＷ１１、ＳＷ２１、ＳＷ３１、ＳＷ１２、ＳＷ２２、ＳＷ３２とクランプ制御用デジタル・アナログ変換器２１２を含んでいる。

端子Ｔ１には固体撮像デバイスとしてのＣＣＤイメージセンサ１からのイメージ・センサ出力信号ＣＣＤｉｎが入力結合容量Ｃｉｎを介して供給され、端子Ｔ１のイメージ・センサ出力信号ＣＣＤｉｎは固定容量Ｃ１の一端に供給され、固定容量Ｃ１ａの一端にはデジタル・アナログ変換器２１２を介してクランプレベル制御用電圧が供給される。固定容量Ｃ１の他端はスイッチＳＷ１１の一端と可変容量Ｃ２の一端と差動増幅器Ａｍｐの反転入力端子−とに接続され、可変容量Ｃ２の他端はスイッチＳＷ２１の一端とスイッチＳＷ３１の一端とに接続される。スイッチＳＷ１１の他端とスイッチＳＷ２１の他端とに基準電圧Ｖｒｅｆが供給され、スイッチＳＷ３１の他端は差動増幅器Ａｍｐの非反転出力端子＋とアナログ・デジタル変換器(ＡＤＣ)２２の一方の入力端子とに接続される。固定容量Ｃ１ａの他端はスイッチＳＷ１２の一端と可変容量Ｃ２ａの一端と差動増幅器Ａｍｐの非反転入力端子＋とに接続され、可変容量Ｃ２ａの他端はスイッチＳＷ２２の一端とスイッチＳＷ３２の一端とに接続される。スイッチＳＷ１２の他端とスイッチＳＷ２２の他端とに基準電圧Ｖｒｅｆが供給され、スイッチＳＷ３２の他端は差動増幅器Ａｍｐの反転出力端子−とアナログ・デジタル変換器(ＡＤＣ)２２の他方の入力端子とに接続される。

スイッチＳＷ１１、ＳＷ２１、ＳＷ１２、ＳＷ２２は第１パルスφ１により駆動され、スイッチＳＷ３１、ＳＷ３２は第２パルスφ２により駆動される。アナログ・デジタル変換器(ＡＤＣ)２２の一方の入力端子と他方の入力端子とは差動増幅器Ａｍｐの非反転出力端子＋と反転出力端子−にそれぞれ接続されて、アナログ・デジタル変換器(ＡＤＣ)２２のデジタル変換出力信号ＡＤ_ＯＵＴは出力端子Ｔ３とクランプ制御部２３に供給される。

クランプ制御部２３にはＣＣＤイメージセンサ１の遮光部から読み出されるオプティカルブラック信号(ＯＢ)の出力期間に出力端子Ｔ３に生成されるデジタル変換出力信号ＡＤ_ＯＵＴが供給され、更にクランプ制御部２３にはＣＣＤイメージセンサ１の画素信号の黒レベルに対応するクランプレベルを示すクランプレベルデジタル信号が供給される。従って、クランプ制御部２３は、オプティカルブラック(ＯＢ)期間に出力端子Ｔ３に生成されるデジタル変換出力信号ＡＤ_ＯＵＴがクランプレベルデジタル信号と一致するように、相関二重サンプリング回路(ＣＤＳ)回路２１の内部のデジタル・アナログ変換器(ＤＡＣ)２１２の入力値を設定するものである。

ゲイン制御部２４には、目標ゲインを設定するデジタル信号が供給される。従って、ゲイン制御部２４は、相関二重サンプリング回路(ＣＤＳ)２１の差動増幅器Ａｍｐの増幅ゲイン(＝Ｃ２／Ｃ１＝Ｃ２ａ／Ｃ１ａ)が目標の値となるように、可変容量Ｃ２、Ｃ２ａの容量値を設定するものである。

従って、相関二重サンプリング回路(ＣＤＳ)２１の差動増幅器Ａｍｐと入力固定容量Ｃ１、Ｃ１ａと帰還可変容量Ｃ２、Ｃ２ａとは、可変利得増幅器(ＰＧＡ)としての機能も有するものである。

図７は、図６に示した本発明に先立って本発明者によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の動作を説明するための波形を示す図である。

図７(Ａ)には、ＣＣＤイメージセンサ１のイメージ・センサ出力信号ＣＣＤｉｎの波形が示されている。図７(Ａ)に示したように、イメージ・センサ出力信号ＣＣＤｉｎは、リセット期間とフィードスルー期間と輝度信号期間とを含んでいる。リセット期間では、固体撮像デバイスとしてのＣＣＤイメージセンサ１のフローティングディフュージョン(ＦＤ)と呼ばれるＮ型不純物領域はリセット電圧にリセットされる。またフィードスルー期間では、イメージ・センサ出力信号ＣＣＤｉｎはＣＣＤイメージセンサ１の画素信号の黒レベルに対応するものである。更に輝度信号期間では、イメージ・センサ出力信号ＣＣＤｉｎはＣＣＤイメージセンサ１の被写体の画素信号に対応するものである。

図７(Ｂ)には、スイッチＳＷ１１、ＳＷ２１、ＳＷ１２、ＳＷ２２に供給される第１パルスφ１の波形が示され、第１パルスφ１は、フィードスルー期間ではハイレベルとなり、それ以外の輝度信号期間とリセット期間とではローレベルとなる。

図７(Ｃ)には、スイッチＳＷ３１、ＳＷ３２に供給される第２パルスφ２の波形が示されて、第２パルスφ２は、輝度信号期間ではハイレベルとなり、それ以外のリセット期間とフィードスルー期間とではローレベルとなる。

図７(Ｄ)には、図６の相関二重サンプリング回路(ＣＤＳ)２１がホールド動作(Ｈ)とサンプリング動作(Ｓ)とを反復する様子が示されている。

フィードスルー期間では、ハイレベルの第１パルスφ１によりスイッチＳＷ１１、ＳＷ２１、ＳＷ１２、ＳＷ２２がオン状態とされる。従って、フィードスルー期間の端子Ｔ１の黒レベルの固定容量Ｃ１へのサンプリングが実行されて、フィードスルー期間のクランプ制御用デジタル・アナログ変換器(ＤＡＣ)２１２の出力電圧の固定容量Ｃ１ａへのサンプリングが実行され、サンプリング動作(Ｓ)が実行される。

輝度信号期間では、ローレベルの第１パルスφ１によりスイッチＳＷ１１、ＳＷ２１、ＳＷ１２、ＳＷ２２がオフ状態とされ、ハイレベルの第２パルスφ２によりスイッチＳＷ３１、ＳＷ３２がオン状態とされる。従って、輝度信号期間ではホールド動作(Ｈ)が実行され、輝度信号期間の端子Ｔ１の画素信号の電圧と固定容量Ｃ１のサンプリング黒レベルの差電圧の増幅動作と、クランプ制御用デジタル・アナログ変換器(ＤＡＣ)２１２の出力電圧と固定容量Ｃ１ａのサンプリング基準電圧Ｖｒｅｆとの略ゼロボルトの差電圧の増幅動作とが実行される。

リセット期間では、第１パルスφ１と第２パルスφ２とはローレベルとされ、スイッチＳＷ１１、ＳＷ２１、ＳＷ１２、ＳＷ２２、ＳＷ３１、ＳＷ３２はオフ状態とされ、相関二重サンプリング回路(ＣＤＳ)２１はノーオペレーション(ＮＯＰ)となる。従って、リセット期間では、ホールド動作(Ｈ)が終了される。

図７(Ｅ)と図７(Ｆ)とには、アナログ・デジタル変換器(ＡＤＣ)２２を構成するパイプラインＡ／Ｄ変換器の初段ステージと第２段ステージの動作が示されている。アナログ・デジタル変換器(ＡＤＣ)２２を高速と中間的な解像度とするために、従属接続された複数のＡ／Ｄ変換ステージを含むパイプラインＡ／Ｄ変換器が使用される。図７(Ｄ)に示した相関二重サンプリング回路(ＣＤＳ)２１のホールド動作期間(Ｈ)のアナログ増幅出力信号は、図７(Ｅ)に示したようにパイプライン動作の同一のタイムスロットでパイプラインＡ／Ｄ変換器の初段ステージによってサンプリング動作期間(Ｓ)にサンプリングされる。図７(Ｄ)に示した相関二重サンプリング回路(ＣＤＳ)２１のホールド動作期間(Ｈ)のアナログ増幅出力信号は、図７(Ｅ)に示したように次のタイムスロットではパイプラインＡ／Ｄ変換器の初段ステージによってホールド動作期間(Ｈ)に上位ビットデジタル信号にＡ／Ｄ変換される。

パイプラインＡ／Ｄ変換器の初段ステージによって図７(Ｅ)に示したホールド動作期間(Ｈ)に生成されるアナログ剰余信号は、図７(Ｆ)に示すようにパイプライン動作の同一のタイムスロットでパイプラインＡ／Ｄ変換器の第２段ステージによってサンプリング動作期間(Ｓ)にサンプリングされる。パイプラインＡ／Ｄ変換器の初段ステージによって図７(Ｅ)に示したホールド動作期間(Ｈ)に生成されるアナログ剰余信号は、図７(Ｆ)に示すように次のタイムスロットで第２段ステージによってホールド動作期間(Ｈ)に下位ビットデジタル信号にＡ／Ｄ変換される。

一方、最近の高性能デジタルスチルカメラに搭載される固体撮像デバイスとしてのＣＣＤイメージセンサ１は１６２０万画素と言う膨大な画素数を含み、１枚のフレームの読み出し時間が長くなっている。従って、ＣＣＤイメージセンサ１の読み出し時間を短縮するために、ＣＣＤイメージセンサ１の高速化が進んでいる。しかし、ＣＣＤイメージセンサ１が高速化されても、リセット期間は短縮できないので、ＣＣＤイメージセンサ１を高速化するためにはフィードスルー期間と輝度信号期間を短縮する必要がある。

図８は、図７に示した図６のアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２のための動作説明波形図よりも輝度信号期間の比率がリセット期間とフィードスルー期間の比率よりも低く設定した動作説明波形図である。

図８から明らかなように、図８の動作説明波形図では、第２パルスφ２がハイレベルで相関二重サンプリング回路(ＣＤＳ)２１のホールド動作期間(Ｈ)のタイムスロットは第２パルスφ２がローレベルで相関二重サンプリング回路(ＣＤＳ)２１のサンプリング動作期間(Ｓ)のタイムスロットよりも短くなる。

図８(Ｄ)に示した相関二重サンプリング回路(ＣＤＳ)２１の短いタイムスロットのホールド動作期間(Ｈ)のアナログ増幅出力信号は、図８(Ｅ)に示したように次の長いタイムスロットのホールド動作期間(Ｈ)にパイプラインＡ／Ｄ変換器の初段ステージによって上位ビットデジタル信号にＡ／Ｄ変換される。

図８(Ｅ)に示した長いタイムスロットのホールド動作期間(Ｈ)にパイプラインＡ／Ｄ変換器の初段ステージによって生成されるアナログ剰余信号は、図８(Ｆ)に示すように次の短いタイムスロットのホールド動作期間(Ｈ)に第２段ステージによって下位ビットデジタル信号にＡ／Ｄ変換される。

本発明者による本発明に先立った検討によって、パイプラインＡ／Ｄ変換器の初段ステージだけではなく奇数段ステージのＡ／Ｄ変換には比較的長いタイムスロットのホールド動作期間(Ｈ)が与えられるのに対し、パイプラインＡ／Ｄ変換器の第２段ステージだけではなく偶数段ステージのＡ／Ｄ変換に比較的短いタイムスロットのホールド動作期間(Ｈ)が与えられることが明らかとされた。

その結果、Ａ／Ｄ変換に比較的短いタイムスロットのホールド動作期間(Ｈ)が与えられる偶数段ステージは高速Ａ／Ｄ変換する必要があり、そのためにはパイプラインＡ／Ｄ変換器の偶数段ステージの消費電力が増大すると言う問題を生じることが本発明者による本発明に先立った検討によって明らかとされた。

一方、上記特許文献４に記載されたサンプルホールド回路はサンプルホールド信号レベルを非信号読み出し期間にプリアンプの入力端子に供給するので、信号読み出し期間にサンプルホールド回路は機能できないものであり、上述した課題を解決することが不可能なものである。

上述した課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴とは、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。

すなわち、代表的な実施の形態による半導体集積回路(２)は相関二重サンプリング回路(２１)とアナログ・デジタル変換器(２２)とを具備する。

相関二重サンプリング回路(２１)は、アナログ信号処理回路(２１１)と差動増幅器(Ａｍｐ)とを含む。

イメージ・センサ出力信号のフィードスルー期間にアナログ信号処理回路(２１１)はフィードスルー期間信号レベルをサンプリングして、フィードスルー期間の経過後にアナログ信号処理回路(２１１)はフィードスルー期間信号レベルをホールドする。

フィードスルー期間の経過後のイメージ・センサ出力信号の輝度信号期間に、相関二重サンプリング回路(２１)はイメージ・センサ出力信号の輝度信号レベルをサンプリングする。

輝度信号期間の経過後のリセット期間に、アナログ信号処理回路(２１１)はホールドしたフィードスルー期間信号レベルを差動増幅器(Ａｍｐ)の入力端子に供給する。

リセット期間において、アナログ信号処理回路(２１１)から供給されるフィードスルー期間信号レベルと輝度信号期間にサンプリングされた輝度信号レベルとの差電圧が、差動増幅器(Ａｍｐ)によって増幅されることを特徴とする。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。

すなわち、本半導体集積回路(２)によれば、高速化された固体撮像デバイスの短縮された輝度信号期間に対応することができる。

図１は、実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の構成を示す図である。 図２は、図１に示した実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の動作を説明するための波形を示す図である。 図３は、図１に示した実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の動作を説明するための図である。 図４は、図１に示した実施の形態１の半導体集積回路２に内蔵されたアナログ・デジタル変換器(ＡＤＣ)２２として使用される初段のＡ／Ｄ変換ステージがインターリーブ動作可能な実施の形態２のパイプライン型Ａ／Ｄ変換器を示す図である。 図５は、図４に示した初段のＡ／Ｄ変換ステージがインターリーブ動作可能な実施の形態２によるパイプライン型Ａ／Ｄ変換器２２を内蔵する図１の半導体集積回路２の動作説明のための波形図である。 図６は、本発明に先立って本発明者によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の構成を示す図である。 図７は、図６に示した本発明に先立って本発明者によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の動作を説明するための波形を示す図である。 図８は、図７に示した図６のアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２のための動作説明波形図よりも輝度信号期間の比率がリセット期間とフィードスルー期間の比率よりも低く設定した動作説明波形図である。

１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。

［１］代表的な実施の形態による半導体集積回路(２)は、相関二重サンプリング回路(２１)とアナログ・デジタル変換器(２２)とを具備する。

前記相関二重サンプリング回路(２１)は、アナログ信号処理回路(２１１)と差動増幅器(Ａｍｐ)とを含む。

前記アナログ信号処理回路(２１１)の入力端子(Ｔ１)には、固体撮像デバイス(１)からのイメージ・センサ出力信号(ＣＣＤｉｎ)が供給される。

前記アナログ信号処理回路の出力端子の信号処理出力信号が前記差動増幅器(Ａｍｐ)の入力端子に供給されることによって、前記差動増幅器の出力端子から増幅出力信号が生成される。

前記差動増幅器の前記出力端子の前記増幅出力信号が前記アナログ・デジタル変換器(２２)のアナログ入力端子に供給されることによって、前記アナログ・デジタル変換器(２２)のデジタル出力端子(Ｔ３)からデジタル変換出力信号(ＡＤ_ＯＵＴ)が生成される(図１参照)。

前記固体撮像デバイス(１)の前記イメージ・センサ出力信号のフィードスルー期間に、前記アナログ信号処理回路(２１１)は前記フィードスルー期間における前記イメージ・センサ出力信号のフィードスルー期間信号レベルをサンプリングする(図３(Ａ)参照)。

前記フィードスルー期間の経過後には、前記アナログ信号処理回路(２１１)は前記フィードスルー期間にサンプリングした前記フィードスルー期間信号レベルをホールドする。

前記フィードスルー期間の前記経過後の前記固体撮像デバイスの前記イメージ・センサ出力信号の輝度信号期間に、前記相関二重サンプリング回路(２１)は前記輝度信号期間における前記イメージ・センサ出力信号の輝度信号レベルをサンプリングする(図３(Ｂ)参照)。

前記輝度信号期間の経過後の前記固体撮像デバイス(１)の前記イメージ・センサ出力信号のリセット期間には、前記アナログ信号処理回路(２１１)はホールドされた前記フィードスルー期間信号レベルを前記差動増幅器(Ａｍｐ)の前記入力端子に供給するものである(図３(Ｃ)参照)。

前記リセット期間において、前記アナログ信号処理回路(２１１)から供給される前記フィードスルー期間信号レベルと前記輝度信号期間にサンプリングされた前記輝度信号レベルとの差電圧が、前記差動増幅器(Ａｍｐ)によって増幅されることを特徴とするものである(図３(Ｃ)参照)。

前記実施の形態によれば、高速化された固体撮像デバイスの短縮された輝度信号期間に対応することができる。

好適な実施の形態では、前記リセット期間には、前記アナログ信号処理回路(２１１)の前記入力端子から前記アナログ信号処理回路の前記出力端子への入力信号伝達が実質的に禁止され、前記リセット期間の前記固体撮像デバイスのリセット・ノイズが前記相関二重サンプリング回路の前記差動増幅器の前記入力端子に伝達されることが防止されることを特徴とする(図３(Ｃ)参照)。

他の好適な実施の形態では、前記リセット期間の経過後の前記フィードスルー期間には、前記アナログ信号処理回路(２１１)の前記入力端子(Ｔ１)に供給される前記フィードスルー期間信号レベルと前記輝度信号期間にサンプリングされた前記輝度信号レベルとの差電圧が、前記差動増幅器(Ａｍｐ)によって増幅されることを特徴とするものである(図３(Ａ)参照)。

更に他の好適な実施の形態では、前記相関二重サンプリング回路(２１)の前記増幅出力信号が供給される前記アナログ・デジタル変換器(２２)は、従属接続された複数のＡ／Ｄ変換ステージを含むパイプライン型Ａ／Ｄ変換器によって構成されたことを特徴とするものである(図１参照)。

より好適な実施の形態では、前記相関二重サンプリング回路(２１)は、第１入力容量(Ｃ１)と、第２入力容量(Ｃ１ａ)と、第１帰還容量(Ｃ２)と、第２帰還容量(Ｃ２ａ)とを更に含む。

前記第１入力容量(Ｃ１)の一端に前記アナログ信号処理回路(２１１)の前記出力端子の前記信号処理出力信号が供給され、前記第２入力容量(Ｃ１ａ)の一端にクランプレベル制御用デジタル・アナログ変換器(２１２)の出力電圧が供給される。

前記第１入力容量(Ｃ１)の他端と前記第２入力容量(Ｃ１ａ)の他端とは、前記差動増幅器(Ａｍｐ)の反転入力端子(−)と非反転入力端子(＋)とにそれぞれ接続される。

前記第１帰還容量(Ｃ２)の一端と他端とはそれぞれ前記差動増幅器(Ａｍｐ)の前記反転入力端子(−)と非反転出力端子(＋)と接続され、前記第２帰還容量(Ｃ２ａ)の一端と他端とはそれぞれ前記差動増幅器(Ａｍｐ)の前記非反転入力端子(＋)と反転出力端子(−)と接続されたことを特徴とするものである(図１参照)。

他のより好適な実施の形態では、前記アナログ信号処理回路(２１１)は、信号伝達スイッチ(ＳＷ４)とサンプリングスイッチ(ＳＷ５)とバッファ増幅器(ＢＵＦＦ)とサンプリング容量(Ｃ３)とホールド出力スイッチ(ＳＷ６)を含む。

前記信号伝達スイッチ(ＳＷ４)は、前記アナログ信号処理回路(２１１)の前記入力端子から前記アナログ信号処理回路の前記出力端子への前記入力信号伝達の許可と禁止とを制御する。

前記サンプリングスイッチ(ＳＷ５)は、前記アナログ信号処理回路(２１１)の前記入力端子から前記サンプリング容量(Ｃ３)および前記バッファ増幅器(ＢＵＦＦ)の入力端子へのサンプリング信号伝達の許可と禁止とを制御する。

前記ホールド出力スイッチ(ＳＷ６)は、前記バッファ増幅器(ＢＵＦＦ)の出力端子から前記アナログ信号処理回路の前記出力端子へのホールド信号伝達の許可と禁止とを制御する。

前記フィードスルー期間には、前記信号伝達スイッチ(ＳＷ４)は前記入力信号伝達を許可して、前記サンプリングスイッチ(ＳＷ５)は前記サンプリング信号伝達を許可する(図３(Ａ)参照)。

前記輝度信号期間には、前記信号伝達スイッチ(ＳＷ４)は前記入力信号伝達を許可して、前記サンプリングスイッチ(ＳＷ５)は前記サンプリング信号伝達を禁止する(図３(Ｂ)参照)。

前記リセット期間には、前記信号伝達スイッチ(ＳＷ４)は前記入力信号伝達を禁止して、前記ホールド出力スイッチ(ＳＷ６)は前記ホールド信号伝達を許可することを特徴とするものである(図３(Ｃ)参照)。

更に他のより好適な実施の形態では、前記アナログ・デジタル変換器(２２)を構成する前記パイプライン型Ａ／Ｄ変換器の前記複数のＡ／Ｄ変換ステージの初段Ａ／Ｄ変換ステージ(Stage 1)は、サブＡ／Ｄ変換器(１０)とサブＤ／Ａ変換器(１１)とスイッチドキャパシタ回路(１２：Ｓｃｏｄ、Ｓｃｅｖ)と誤差差動増幅器(１３)とにより構成されたものである。

前記スイッチドキャパシタ回路(１２)は、第１スイッチドキャパシタ回路(Ｓｃｏｄ)と第２スイッチドキャパシタ回路(Ｓｃｅｖ)とを含むものである。

前記第１スイッチドキャパシタ回路(Ｓｃｏｄ)は、パイプラインの奇数番目のパイプライン期間のサンプル動作(Ｓ)と偶数番目のパイプライン期間のホールド動作(Ｈ)とを行うものである。

前記第２スイッチドキャパシタ回路(Ｓｃｅｖ)は、前記パイプラインの前記偶数番目のパイプライン期間のサンプル動作(Ｓ)と前記奇数番目のパイプライン期間のホールド動作(Ｈ)とを行うものである。

前記偶数番目のパイプライン期間での前記初段Ａ／Ｄ変換ステージの前記ホールド動作(Ｈ)での前記第１スイッチドキャパシタ回路(Ｓｃｏｄ)のアナログ剰余信号に応答して、前記複数のＡ／Ｄ変換ステージの第２段Ａ／Ｄ変換ステージ(Stage 2)がホールド動作(Ｈ)を行うものである。

前記奇数番目のパイプライン期間での前記初段Ａ／Ｄ変換ステージの前記ホールド動作(Ｈ)での前記第２スイッチドキャパシタ回路(Ｓｃｅｖ)のアナログ剰余信号に応答して、前記第２段Ａ／Ｄ変換ステージ(Stage 2)がホールド動作(Ｈ)を行うものことを特徴とするものである(図４、図５参照)。

別のより好適な実施の形態では、前記相関二重サンプリング回路(２１)は、第１制御スイッチ(ＳＷ１１)と、第２制御スイッチ(ＳＷ２１)と、第３制御スイッチ(ＳＷ３１)と、第４制御スイッチ(ＳＷ１２)と、第５制御スイッチ(ＳＷ２２)と、第６制御スイッチ(ＳＷ３２)とを含む。

前記第１制御スイッチ(ＳＷ１１)は前記第１帰還容量(Ｃ２)の前記一端と前記基準電圧(Ｖｒｅｆ)との間に接続され、前記第２制御スイッチ(ＳＷ２１)は前記第１帰還容量(Ｃ２)の前記他端と前記基準電圧(Ｖｒｅｆ)との間に接続され、前記第３制御スイッチ(ＳＷ３１)は前記第１帰還容量(Ｃ２)の前記他端と前記差動増幅器の前記非反転出力端子(＋)との間に接続される。

前記第４制御スイッチ(ＳＷ１２)は前記第２帰還容量(Ｃ２ａ)の前記一端と前記基準電圧(Ｖｒｅｆ)との間に接続され、前記第５制御スイッチ(ＳＷ２２)は前記第２帰還容量(Ｃ２ａ)の前記他端と前記基準電圧(Ｖｒｅｆ)との間に接続され、前記第６制御スイッチ(ＳＷ３２)は前記第２帰還容量(Ｃ２ａ)の前記他端と前記差動増幅器の前記反転出力端子(−)との間に接続される。

前記第１制御スイッチ(ＳＷ１１)と前記第２制御スイッチ(ＳＷ２１)と前記第４制御スイッチ(ＳＷ１２)と前記第５制御スイッチ(ＳＷ２２)とは第１制御信号(φ１)によって制御され、前記第３制御スイッチ(ＳＷ３１)と前記第６制御スイッチ(ＳＷ３２)とは第２制御信号(φ２)によって制御される。

前記輝度信号期間の期間中に、前記第１制御信号(φ１)は、前記第１制御スイッチ(ＳＷ１１)と前記第２制御スイッチ(ＳＷ２１)と前記第４制御スイッチ(ＳＷ１２)と前記第５制御スイッチ(ＳＷ２２)とをオン状態とするオン状態信号レベルとされる(図２(Ｂ)参照)。

前記リセット期間と前記フィードスルー期間とでは、前記第２制御信号(φ２)は、前記第３制御スイッチ(ＳＷ３１)と前記第６制御スイッチ(ＳＷ３２)とをオン状態とする前記オン状態信号レベルとされることを特徴とするものである(図２(Ｃ)参照)。

更に別のより好適な実施の形態では、前記アナログ信号処理回路(２１１)の前記ホールド出力スイッチ(ＳＷ６)は、第３制御信号(ＢＵＦＦ＿ＯＮ)によって制御される。

前記リセット期間に、前記第３制御信号(ＢＵＦＦ＿ＯＮ)は、前記ホールド出力スイッチ(ＳＷ６)をオン状態とする前記オン状態信号レベルとされることを特徴とするものである(図２(Ｄ)参照)。

具体的な実施の形態では、前記アナログ信号処理回路(２１１)は、制御ゲート(ＣＧ)を更に含む。

前記制御ゲート(ＣＧ)の複数の入力端子に前記第１制御信号(φ１)と前記第２制御信号(φ２)と前記第３制御信号(ＢＵＦＦ＿ＯＮ)とが供給され、前記制御ゲート(ＣＧ)の出力信号によって前記信号伝達スイッチ(ＳＷ４)の前記入力信号伝達の前記許可と前記禁止とが制御される。

前記フィードスルー期間には、前記オン状態信号レベルの前記第２制御信号(φ２)に応答して、前記制御ゲート(ＣＧ)は前記信号伝達スイッチ(ＳＷ４)の前記入力信号伝達を前記許可に制御するものである(図３(Ａ)参照)。

前記輝度信号期間の前記期間中に、前記オン状態信号レベルの前記第１制御信号(φ１)に応答して、前記制御ゲート(ＣＧ)は前記信号伝達スイッチ(ＳＷ４)の前記入力信号伝達を前記許可に制御するものである(図３(Ｂ)参照。

前記リセット期間には、前記オン状態信号レベルの前記第１制御信号(φ１)と前記オン状態信号レベルの前記第３制御信号(ＢＵＦＦ＿ＯＮ)との排他的論理和(ＥＸＯＲ１)に応答して、前記制御ゲート(ＣＧ)は前記信号伝達スイッチ(ＳＷ４)の前記入力信号伝達を前記禁止に制御することを特徴とするものである(図３(Ｃ)参照。

他の具体的な実施の形態による半導体集積回路(２)は、クランプレベルを示すクランプレベルデジタル信号が供給され前記固体撮像デバイスのオプティカルブラック出力期間に前記アナログ・デジタル変換器(２２)の前記デジタル出力端子から生成される前記デジタル変換出力信号(ＡＤ_ＯＵＴ)が供給されるクランプ制御部(２３)を更に具備する。

前記オプティカルブラック出力期間に前記デジタル出力端子から生成される前記デジタル変換出力信号(ＡＤ_ＯＵＴ)が前記クランプレベルデジタル信号と一致するように、前記クランプ制御部(２３)は前記クランプレベル制御用デジタル・アナログ変換器(２１２)の入力値を設定することを特徴とする(図１参照)。

より具体的な実施の形態による半導体集積回路(２)は、目標ゲイン示す目標ゲイン設定デジタル信号が供給され前記相関二重サンプリング回路(ＣＤＳ)２１の前記第１帰還可変容量(Ｃ２)および前記第２帰還可変容量(Ｃ２ａ)の容量値を制御するゲイン制御部(２４)を更に具備する。

前記デジタル出力端子から生成される前記デジタル変換出力信号(ＡＤ_ＯＵＴ)が前記目標ゲインデジタル信号と一致するように、前記ゲイン制御部(２４)は前記第１帰還容量(Ｃ２)と前記第２帰還容量(Ｃ２ａ)の各可変容量の容量値を設定することを特徴とするものである(図１参照)。

最も具体的な実施の形態では、前記フィードスルー期間の経過直後の前記輝度信号期間の前半において、前記第１制御信号(φ１)と前記第２制御信号(φ２)と前記第３制御信号(ＢＵＦＦ＿ＯＮ)とは前記オン状態信号レベルと異なったオフ状態信号レベルとされる。

前記第１制御信号と前記第２制御信号と前記第３制御信号が前記オフ状態信号レベルとされることにより、前記アナログ信号処理回路(２１１)と前記相関二重サンプリング回路(２１)は実質的にノーオペレーション(ＮＯＰ)の状態に制御される。

前記実質的にノーオペレーションの状態では、前記第１制御スイッチと前記第２制御スイッチと前記第３制御スイッチと前記第４制御スイッチと前記第５制御スイッチと前記第６制御スイッチと前記サンプリングスイッチと前記ホールド出力スイッチとはオフ状態に制御されることを特徴とするものである(図２参照)。

〔２〕別の観点の代表的な実施の形態は、相関二重サンプリング回路(２１)とアナログ・デジタル変換器(２２)とを具備する半導体集積回路(２)の動作方法である。

前記相関二重サンプリング回路(２１)は、アナログ信号処理回路(２１１)と差動増幅器(Ａｍｐ)とを含む。

前記アナログ信号処理回路(２１１)の入力端子(Ｔ１)には、固体撮像デバイス(１)からのイメージ・センサ出力信号(ＣＣＤｉｎ)が供給される。

前記アナログ信号処理回路の出力端子の信号処理出力信号が前記差動増幅器(Ａｍｐ)の入力端子に供給されることによって、前記差動増幅器の出力端子から増幅出力信号が生成される。

前記差動増幅器の前記出力端子の前記増幅出力信号が前記アナログ・デジタル変換器(２２)のアナログ入力端子に供給されることによって、前記アナログ・デジタル変換器(２２)のデジタル出力端子(Ｔ３)からデジタル変換出力信号(ＡＤ_ＯＵＴ)が生成される(図１参照)。

前記固体撮像デバイス(１)の前記イメージ・センサ出力信号のフィードスルー期間に、前記アナログ信号処理回路(２１１)は前記フィードスルー期間における前記イメージ・センサ出力信号のフィードスルー期間信号レベルをサンプリングする(図３(Ａ)参照)。

前記フィードスルー期間の経過後には、前記アナログ信号処理回路(２１１)は前記フィードスルー期間にサンプリングした前記フィードスルー期間信号レベルをホールドする。

前記フィードスルー期間の前記経過後の前記固体撮像デバイスの前記イメージ・センサ出力信号の輝度信号期間に、前記相関二重サンプリング回路(２１)は前記輝度信号期間における前記イメージ・センサ出力信号の輝度信号レベルをサンプリングする(図３(Ｂ)参照)。

前記輝度信号期間の経過後の前記固体撮像デバイス(１)の前記イメージ・センサ出力信号のリセット期間には、前記アナログ信号処理回路(２１１)はホールドされた前記フィードスルー期間信号レベルを前記差動増幅器(Ａｍｐ)の前記入力端子に供給するものである(図３(Ｃ)参照)。

前記リセット期間において、前記アナログ信号処理回路(２１１)から供給される前記フィードスルー期間信号レベルと前記輝度信号期間にサンプリングされた前記輝度信号レベルとの差電圧が、前記差動増幅器(Ａｍｐ)によって増幅されることを特徴とするものである(図３(Ｃ)参照)。

前記実施の形態によれば、高速化された固体撮像デバイスの短縮された輝度信号期間に対応することができる。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《アナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成》
図１は、実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の構成を示す図である。

図１に示した実施の形態１による半導体集積回路２が、図６に示した本発明に先立って本発明者によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２と相違するのは、次の点である。

すなわち、図１に示した実施の形態１による半導体集積回路２には、制御ゲートＣＧとスイッチＳＷ４、ＳＷ５、ＳＷ６と容量Ｃ３とバッファ増幅器ＢＵＦＦとを含むアナログ信号処理ユニット２１１が追加されている。

《アナログ信号処理ユニット》
以下に、図１に示した実施の形態１による半導体集積回路２のアナログ信号処理ユニット２１１に関して、詳細に説明する。

制御ゲートＣＧは、第２パルスφ２とバッファ制御信号ＢＵＦＦ＿ＯＮが供給される排他的論理和ゲートＥＸＯＲ１と排他的論理和ゲートＥＸＯＲ１の出力信号と第１パルスφ１が供給される論理和ゲートＯＲ１とによって構成される。

スイッチＳＷ４の一端は端子Ｔ１に接続され、スイッチＳＷ４の他端はスイッチＳＷ５の一端とスイッチＳＷ６の一端と固定容量Ｃ１の一端とに接続され、スイッチＳＷ４の制御入力端子は制御ゲートＣＧの論理和ゲートＯＲ１の出力信号によって駆動される。

スイッチＳＷ５の他端はバッファ増幅器ＢＵＦＦの非反転入力端子＋と容量Ｃ３の一端に接続されて、容量Ｃ３の他端に基準電圧Ｖｒｅｆが供給され、バッファ増幅器ＢＵＦＦの反転入力端子−と出力端子とはスイッチＳＷ６の他端に接続される。スイッチＳＷ５の制御入力端子は第２パルスφ２によって駆動され、スイッチＳＷ６の制御入力端子はバッファ制御信号ＢＵＦＦ＿ＯＮによって駆動される。

アナログ信号処理ユニット２１１は、後に詳述するように、ＣＣＤ１のフィードスルー期間サンプリング動作と、ＣＣＤ１の輝度信号サンプリング動作と、ＣＣＤ１のリセット期間での輝度信号増幅動作とを制御するものである。

《相関二重サンプリング回路およびアナログ・デジタル変換器等》
図１に示した実施の形態１による半導体集積回路２に内蔵されたアナログフロントエンド(ＡＦＥ)の相関二重サンプリング回路(ＣＤＳ)２１とアナログ・デジタル変換器(ＡＤＣ)２２とクランプ制御部２３とゲイン制御部２４は、図６に示した本発明に先立って本発明者によって検討された半導体集積回路２と全く同様に構成されている。

すなわち、相関二重サンプリング回路(ＣＤＳ)２１は、固定容量Ｃ１、Ｃ１ａ、可変容量Ｃ２、Ｃ２ａと差動増幅器ＡｍｐとスイッチＳＷ１１、ＳＷ２１、ＳＷ３１、ＳＷ１２、ＳＷ２２、ＳＷ３２を含んでいる。

端子Ｔ１には固体撮像デバイスとしてのＣＣＤイメージセンサ１からのイメージ・センサ出力信号ＣＣＤｉｎが入力結合容量Ｃｉｎを介して供給され、端子Ｔ１のイメージ・センサ出力信号ＣＣＤｉｎは固定容量Ｃ１の一端に供給され、固定容量Ｃ１ａの一端にクランプ制御用デジタル・アナログ変換器(ＤＡＣ)２１２を介してクランプレベル設定用電圧が供給される。固定容量Ｃ１の他端はスイッチＳＷ１１の一端と可変容量Ｃ２の一端と差動増幅器Ａｍｐの反転入力端子−とに接続され、可変容量Ｃ２の他端はスイッチＳＷ２１の一端とスイッチＳＷ３１の一端とに接続される。スイッチＳＷ１１の他端とスイッチＳＷ２１の他端とに基準電圧Ｖｒｅｆが供給され、スイッチＳＷ３１の他端は差動増幅器Ａｍｐの非反転出力端子＋とアナログ・デジタル変換器(ＡＤＣ)２２の一方の入力端子とに接続される。固定容量Ｃ１ａの他端はスイッチＳＷ１２の一端と可変容量Ｃ２ａの一端と差動増幅器Ａｍｐの非反転入力端子＋とに接続され、可変容量Ｃ２ａの他端はスイッチＳＷ２２の一端とスイッチＳＷ３２の一端とに接続される。スイッチＳＷ１２の他端とスイッチＳＷ２２の他端とに基準電圧Ｖｒｅｆが供給され、スイッチＳＷ３２の他端は差動増幅器Ａｍｐの反転出力端子−とアナログ・デジタル変換器(ＡＤＣ)２２の他方の入力端子とに接続される。

スイッチＳＷ１１、ＳＷ２１、ＳＷ１２、ＳＷ２２は第１パルスφ１により駆動され、スイッチＳＷ３１、ＳＷ３２は第２パルスφ２により駆動される。アナログ・デジタル変換器(ＡＤＣ)２２の一方の入力端子と他方の入力端子とは差動増幅器Ａｍｐの非反転出力端子＋と反転出力端子−とにそれぞれ接続されて、アナログ・デジタル変換器(ＡＤＣ)２２のデジタル変換出力信号ＡＤ_ＯＵＴは出力端子Ｔ３とクランプ制御部２３に供給される。

クランプ制御部２３にはＣＣＤイメージセンサ１のオプティカルブラック(ＯＢ)の期間に出力端子Ｔ３に生成されるデジタル変換出力信号ＡＤ_ＯＵＴが供給されて、更にクランプ制御部２３にはＣＣＤイメージセンサ１の画素信号の黒レベルに対応するクランプレベルを示すクランプレベルデジタル信号が供給される。従って、クランプ制御部２３は、フィードスルー期間に出力端子Ｔ３に生成されるデジタル変換出力信号ＡＤ_ＯＵＴがクランプレベルデジタル信号と一致するように、クランプレベル制御用デジタル・アナログ変換回路(２１２)の入力値を設定するものである。

ゲイン制御部２４には、目標ゲインデジタル信号が供給される。ゲインに従ってゲイン制御部２４は、相関二重サンプリング回路(ＣＤＳ)２１の差動増幅器Ａｍｐの増幅ゲイン(＝Ｃ２／Ｃ１＝Ｃ２ａ／Ｃ１ａ)が目標の値となるように、可変容量Ｃ２、Ｃ２ａの容量値を設定するものである。

従って、相関二重サンプリング回路(ＣＤＳ)２１の差動増幅器Ａｍｐと入力固定容量Ｃ１、Ｃ１ａと帰還可変容量Ｃ２、Ｃ２ａとは、可変利得増幅器(ＰＧＡ)としての機能も有するものである。

また、アナログ・デジタル変換器２２は、従属接続された複数のＡ／Ｄ変換ステージを含み高速と中間的な解像度を実現するパイプライン型Ａ／Ｄ変換器によって構成されたものである。

《半導体集積回路の動作説明波形図》
図２は、図１に示した実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の動作を説明するための波形を示す図である。

図２(Ａ)には、ＣＣＤイメージセンサ１のイメージ・センサ出力信号ＣＣＤｉｎの波形が示されている。図２(Ａ)に示したように、イメージ・センサ出力信号ＣＣＤｉｎは、リセット期間とフィードスルー期間と輝度信号期間とを含んでいる。リセット期間では、固体撮像デバイスとしてのＣＣＤイメージセンサ１のフローティングディフュージョン(ＦＤ)と呼ばれるＮ型不純物領域はリセット電圧にリセットされる。またフィードスルー期間では、イメージ・センサ出力信号ＣＣＤｉｎはＣＣＤイメージセンサ１の画素信号の黒レベルに対応するものである。更に輝度信号期間では、イメージ・センサ出力信号ＣＣＤｉｎはＣＣＤイメージセンサ１の被写体の画素信号に対応するものである。

図２(Ｂ)には、図１に示した実施の形態１による半導体集積回路２の制御ゲートＣＧの論理和ゲートＯＲ１とスイッチＳＷ１１、ＳＷ２１、ＳＷ１２、ＳＷ２２に供給される第１パルスφ１の波形が示されている。第１パルスφ１は、輝度信号期間の後半ではハイレベルとなり、それ以外の輝度信号期間の前半とリセット期間とフィードスルー期間とではローレベルとなる。

図２(Ｃ)に、図１に示した実施の形態１による半導体集積回路２の制御ゲートＣＧの排他的論理和ゲートＥＸＯＲ１とスイッチＳＷ３１、ＳＷ３２に供給される第２パルスφ２の波形が示されている。第２パルスφ２は、リセット期間とフィードスルー期間とではハイレベルとなって、それ以外の輝度信号期間ではローレベルとなる。

図２(Ｄ)に、図１に示した実施の形態１による半導体集積回路２の制御ゲートＣＧの排他的論理和ゲートＥＸＯＲ１とスイッチＳＷ６とに供給されるバッファ制御信号ＢＵＦＦ＿ＯＮの波形が示されている。バッファ制御信号ＢＵＦＦ＿ＯＮは、リセット期間ではハイレベルとなって、それ以外のフィードスルー期間と輝度信号期間とではローレベルとなる。

図３は、図１に示した実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路２の動作を説明するための図である。

図３(Ａ)には、図２のフィードスルー期間におけるアナログ信号処理ユニット２１１と相関二重サンプリング回路(ＣＤＳ)２１とアナログ・デジタル変換器(ＡＤＣ)２２の動作が示されている。

図３(Ａ)に示したように、ＣＣＤイメージセンサ１のフィードスルー期間では第２パルスφ２のみがハイレベルであり、第１パルスφ１とバッファ制御信号ＢＵＦＦ＿ＯＮとはローレベルとなっているので、スイッチＳＷ４、ＳＷ５、ＳＷ３１はオン状態に制御され、スイッチＳＷ６、ＳＷ１１、ＳＷ２１はオフ状態に制御される。従って、端子Ｔ１でのＣＣＤイメージセンサ１のフィードスルー期間の黒レベル信号が、オン状態に制御されたスイッチＳＷ４、ＳＷ５を介して容量Ｃ３の両端間にサンプリングされる。図３(Ａ)に示すＣＣＤイメージセンサ１のフィードスルー期間では、後に詳述するようにフィードスルー期間の黒レベル信号と輝度信号期間の後半の輝度信号レベルとの差電圧が、相関二重サンプリング回路(ＣＤＳ)２１の差動増幅器Ａｍｐと容量Ｃ１、Ｃ２によって増幅されるものである。

図３(Ｂ)に示したように、ＣＣＤイメージセンサ１の輝度信号期間の後半では第１パルスφ１のみがハイレベルであり、第２パルスφ２とバッファ制御信号ＢＵＦＦ＿ＯＮとはローレベルとなっているので、スイッチＳＷ４、ＳＷ１１、ＳＷ２１はオン状態に制御され、ＳＷ５、スイッチＳＷ６、ＳＷ３１はオフ状態に制御される。従って、輝度信号期間の後半の端子Ｔ１でのＣＣＤイメージセンサ１の輝度信号レベルは固定容量Ｃ１の両端間にサンプリングされる。

図３(Ｃ)に示したように、ＣＣＤイメージセンサ１のリセット期間では第１パルスφ１のみがローレベルであり、第２パルスφ２とバッファ制御信号ＢＵＦＦ＿ＯＮとはハイレベルとなっているので、スイッチＳＷ４、ＳＷ１１、ＳＷ２１はオフ状態に制御されて、スイッチＳＷ５、ＳＷ６、ＳＷ３１はオン状態に制御される。従って、ＣＣＤイメージセンサ１のリセット期間では、バッファ増幅器ＢＵＦＦの出力端子にホールドされたフィードスルー期間の黒レベル信号と固定容量Ｃ１の両端間にサンプリングされた輝度信号期間の後半の輝度信号レベルとの差電圧が、相関二重サンプリング回路(ＣＤＳ)２１の差動増幅器Ａｍｐと容量Ｃ１、Ｃ２とによって増幅される。

特に、図３(Ｃ)に示したようにＣＣＤイメージセンサ１のリセット期間でフィードスルー期間の黒レベル信号と輝度信号期間の後半の輝度信号レベルとの差電圧が差動増幅器Ａｍｐと容量Ｃ１、Ｃ２によって増幅される際に、アナログ信号処理ユニット２１１の入力スイッチＳＷ４が制御ゲートＣＧによってオフ状態に制御される。従って、ＣＣＤイメージセンサ１のリセット期間のリセット・ノイズが、入力スイッチＳＷ４を介して相関二重サンプリング回路(ＣＤＳ)２１とアナログ・デジタル変換器(ＡＤＣ)２２に伝達されることが防止されることが可能となる。

図３(Ｃ)に示したＣＣＤイメージセンサ１のリセット期間での相関二重サンプリング回路(ＣＤＳ)２１の増幅動作後に、図３(Ａ)に示したＣＣＤイメージセンサ１のフィードスルー期間の動作に移行する。図３(Ａ)に示したＣＣＤイメージセンサ１のフィードスルー期間には、オン状態のスイッチＳＷ４、ＳＷ５を介して容量Ｃ３の両端間に端子Ｔ１のＣＣＤイメージセンサ１のフィードスルー期間の黒レベル信号が、再サンプリングされる。この再サンプリングと同時に、端子Ｔ１に供給されるフィードスルー期間の黒レベル信号と固定容量Ｃ１の両端間にサンプリングされた輝度信号期間の後半の輝度信号レベルとの差電圧が、相関二重サンプリング回路(ＣＤＳ)２１の差動増幅器Ａｍｐと容量Ｃ１、Ｃ２とによって更に増幅される。

図３(Ａ)に示すＣＣＤイメージセンサ１のフィードスルー期間のフィードスルー期間サンプリング動作と相関二重サンプリング回路・増幅動作と、図３(Ｂ)に示す輝度信号期間の後半の輝度信号サンプリング動作と、図３(Ｃ)に示すリセット期間の相関二重サンプリング回路・増幅動作とが、反復される。この反復動作によって、ＣＣＤイメージセンサ１から逐次に読み出される複数の画素のアナログ輝度信号が相関二重サンプリング回路(ＣＤＳ)２１によって増幅され、アナログ・デジタル変換器(ＡＤＣ)２２によってデジタル信号に変換されることが可能となるものである。

図２(Ｅ)には、図３(Ａ)のフィードスルー期間サンプリング動作と相関二重サンプリング回路・増幅動作と図３(Ｂ)の輝度信号期間の後半の輝度信号サンプリング動作と図３(Ｃ)のリセット期間の相関二重サンプリング回路・増幅動作との反復によって生成される相関二重サンプリング回路(ＣＤＳ)２１の差動増幅出力信号が示されている。図２(Ｅ)に示すように、リセット期間では相関二重サンプリング回路(ＣＤＳ)２１の差動増幅出力信号が増大して、フィードスルー期間では差動増幅出力信号は最大値に到達する。

更に図２(Ｅ)に示すように、輝度信号期間の前半で第１パルスφ１と第２パルスφ２とバッファ制御信号ＢＵＦＦ＿ＯＮはローレベルとされるので、アナログ信号処理ユニット２１１と相関二重サンプリング回路(ＣＤＳ)２１とはノーオペレーション(ＮＯＰ)となる。その結果、図２(Ｅ)に示した輝度信号期間の前半では、相関二重サンプリング回路(ＣＤＳ)２１の差動増幅出力信号が減少する。

また更に、図２(Ｅ)に示したように、輝度信号期間の後半では第１パルスφ１のみがハイレベルであり、第２パルスφ２とバッファ制御信号ＢＵＦＦ＿ＯＮとはローレベルとなっているので、図３(Ｂ)で説明した輝度信号期間の後半の輝度信号サンプリング動作が実行されている。その結果、図２(Ｅ)に示した輝度信号期間の後半では、相関二重サンプリング回路(ＣＤＳ)２１の差動増幅出力信号は最小値に到達する。

図２(Ｆ)は、図２(Ｅ)で説明したノーオペレーション(ＮＯＰ)と輝度信号サンプリング動作(１)とリセット期間の相関二重サンプリング回路・増幅動作(２)とフィードスルー期間サンプリング動作と相関二重サンプリング回路・増幅動作(３)とが反復される様子を示したものである。

図２(Ｇ)には、図１に示した実施の形態１による相関二重サンプリング回路(ＣＤＳ)２１がホールド動作(Ｈ)とサンプリング動作(Ｓ)とを反復する様子が示されている。

図２(Ｇ)に示したように、図２(Ｆ)で説明したリセット期間の相関二重サンプリング回路・増幅動作(２)とフィードスルー期間のサンプリング動作と相関二重サンプリング回路・増幅動作(３)とで、ホールド動作(Ｈ)が実行され、フィードスルー期間の黒レベル信号と輝度信号期間の後半の輝度信号レベルとの差電圧が増幅される。

また図２(Ｇ)に示すように、図２(Ｆ)で説明したノーオペレーション(ＮＯＰ)と輝度信号サンプリング動作(１)とで、サンプリング動作(Ｓ)が実行され、輝度信号期間の後半の輝度信号サンプリング動作が実行される。

また、本発明は上述した形態にのみ限定されるものではなく、種々の変更が可能である。すなわち、第１パルスφ１のローレベルからハイレベルへの立ち上がりタイミングを早めて、ノーオペレーション(ＮＯＰ)の期間を短縮することが可能である。更に第１パルスφ１のローレベルからハイレベルへの立ち上がりタイミングを第２パルスφ２のハイレベルからローレベルへの立ち下がりタイミングまで早めて、ノーオペレーション(ＮＯＰ)の期間を省略することも可能である。

本発明者によって本発明に先立って検討された図８に示した動作波形図では、リセット期間に第１パルスφ１と第２パルスφ２とはともにローレベルであり、図６の相関二重サンプリング回路(ＣＤＳ)２１はリセット期間にノーオペレーション(ＮＯＰ)となっていた。この理由によって図８に示したように、図６の相関二重サンプリング回路(ＣＤＳ)２１の動作は、短いタイムスロットのホールド動作期間(Ｈ)と長いタイムスロットのサンプリング動作期間(Ｓ)との反復となっていたものである。

それに対して、実施の形態１によれば、図２に示すように図８に示した動作波形図でノーオペレーション(ＮＯＰ)となっていたリセット期間において、図３(Ｃ)で説明した相関二重サンプリング回路・増幅動作(２)が実行されるものである。更に、図８に示した動作波形図のフィードスルー期間では、フィードスルー期間サンプリング動作のみが実行されていた。それに対して、実施の形態１によれば、図２に示した動作波形図のフィードスルー期間では、図３(Ａ)で説明したフィードスルー期間サンプリング動作と相関二重サンプリング回路・増幅動作(３)が実行されるものである。更に、図８に示した動作波形図の輝度信号期間では輝度信号サンプリング動作が実行され、同様に実施の形態１でも図２に示した動作波形図の輝度信号期間に図３(Ｂ)で説明した輝度信号サンプリング動作(１)が実行されるものである。その結果、図１に示した実施の形態１の相関二重サンプリング回路(ＣＤＳ)２１によれば、図２(Ｇ)に示すようにホールド動作期間(Ｈ)のタイムスロットとサンプリング動作期間(Ｓ)のタイムスロットの差を小さくすることが可能となるものである。

《実施の形態１の作用・効果》
図１乃至図３を参照して説明した実施の形態１によれば、以下の作用・効果を奏することが可能となる。

ＣＣＤイメージセンサ１等の固体撮像デバイスの高速化により輝度信号期間が短縮されたとしても、図１の実施の形態１の相関二重サンプリング回路(ＣＤＳ)２１によれば、ホールド動作期間(Ｈ)のタイムスロットとサンプリング動作期間(Ｓ)のタイムスロットとの差を小さくすることが可能となるものである。その結果、高速化されたＣＣＤイメージセンサ１等の固体撮像デバイスの短縮された輝度信号期間に対応することが、容易となる。

特に、相関二重サンプリング回路(ＣＤＳ)２１に接続されるアナログ・デジタル変換器(ＡＤＣ)２２を高速と中間的な解像度とするために、従属接続された複数のＡ／Ｄ変換ステージを含むパイプラインＡ／Ｄ変換器が使用される場合に、パイプラインＡ／Ｄ変換器の消費電力を削減することが可能となる。

［実施の形態２］
《インターリーブ動作可能なパイプライン型Ａ／Ｄ変換器》
図４は、図１に示した実施の形態１の半導体集積回路２に内蔵されたアナログ・デジタル変換器(ＡＤＣ)２２として使用される初段のＡ／Ｄ変換ステージがインターリーブ動作可能な実施の形態２のパイプライン型Ａ／Ｄ変換器を示す図である。

すなわち、図４に示す実施の形態２のパイプライン型Ａ／Ｄ変換器は、図１に示した実施の形態１による半導体集積回路２に内蔵されたアナログフロントエンド(ＡＦＥ)のアナログ・デジタル変換器(ＡＤＣ)２２として使用されることが可能なものである。

図４に示したパイプライン型Ａ／Ｄ変換器は、従属接続された複数のＡ／Ｄ変換ステージ１(Stage 1)、２(Stage 2)、…、ｊ(Stage j)、(ｊ＋１)(Stage (j+1))と、エンコーダＥＮＣとによって構成されている。初段のＡ／Ｄ変換ステージ１と最終段のＡ／Ｄ変換ステージ(ｊ＋１)とは３ビットの分解能を持ち、他の中間段のＡ／Ｄ変換ステージ２、…、ｊは１．５ビットの分解能を持っている。

初段のＡ／Ｄ変換ステージ１(Stage 1)は、サブＡ／Ｄ変換器１０と、サブＤ／Ａ変換器１１と、スイッチドキャパシタ回路１２(Ｓｃｏｄ、Ｓｃｅｖ)と、差動増幅器１３(ＡＭＰ)とを含んでいる。

３ビットサブＡ／Ｄ変換器１０にはアナログ入力信号Ｖｉが供給されることによって、エンコーダ１００(ＥＮＣ)と次段とに供給されるデジタル信号が生成される。サブＤ／Ａ変換器１１にはサブＡ／Ｄ変換器１０からのデジタル信号が供給され、サブＤ／Ａ変換器１１は量子化アナログ電圧を生成する。スイッチドキャパシタ回路１２(Ｓｃｏｄ、Ｓｃｅｖ)はアナログ入力信号と量子化アナログ電圧を減算することによって、量子化アナログ誤差を生成する。スイッチドキャパシタ回路１２(Ｓｃｏｄ、Ｓｃｅｖ)によって生成される量子化アナログ誤差は差動増幅器１３(ＡＭＰ)によって増幅され、差動増幅器１３(ＡＭＰ)の出力から次段のＡ／Ｄ変換ステージ２への剰余信号Ｖｒｅｓが形成される。

このように、初段のＡ／Ｄ変換ステージ１(Stage 1)は、３ビットサブＡ／Ｄ変換器１０と、１．５ビットサブＤ／Ａ変換器１１と、加算器を内蔵するスイッチドキャパシタ回路１２と、増幅器１３(ＡＭＰ)とを含んでいる。初段のステージ１のアナログ入力信号ＶｉはサブＡ／Ｄ変換器１０により粗く量子化され、サブＡ／Ｄ変換器１０のデジタル信号からサブＤ／Ａ変換器Ｄ１１によって量子化アナログ電圧が生成される。スイッチドキャパシタ回路１２の加算器によって原アナログ入力信号Ｖｉから量子化アナログ電圧が減算されることにより、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Ｖｒｅｓを生成するため量子化アナログ誤差は増幅器１３(ＡＭＰ)により増幅され、量子化アナログ誤差はフルスケール範囲に回復される。特に初段のＡ／Ｄ変換ステージ１のスイッチドキャパシタ回路１２は、第１スイッチドキャパシタ回路Ｓｃｏｄと第２スイッチドキャパシタ回路Ｓｃｅｖを含んでいる。従って、第１スイッチドキャパシタ回路Ｓｃｏｄはパイプラインの奇数番目のパイプライン期間のサンプル動作(Ｓ)と偶数番目のパイプライン期間のホールド動作(Ｈ)とを行って、第２スイッチドキャパシタ回路Ｓｃｅｖはパイプラインの偶数番目のパイプライン期間のサンプル動作(Ｓ)との奇数番目のパイプライン期間ホールド動作(Ｈ)とを行う。それによって、初段のＡ／Ｄ変換の高精度化と低消費電力化とが実現できる。

第２段のＡ／Ｄ変換ステージ２(Stage 2)は、１．５ビットサブＡ／Ｄ変換器２０と、１．５ビットサブＤ／Ａ変換器２１と、加算器を内蔵するスイッチドキャパシタ回路２２と、増幅器２３(ＡＭＰ)とを含むものである。１．５ビットサブＡ／Ｄ変換器２０には初段のＡ／Ｄ変換ステージ１からのアナログ信号の段間剰余信号Ｖｒｅｓが供給されることによって、エンコーダ１００(ＥＮＣ)と次段とに供給される１．５ビットのデジタル信号が生成される。１．５ビットサブＤ／Ａ変換器２１には初段のＡ／Ｄ変換ステージ１からの１．５ビットのデジタル信号が供給されることにより、サブＤ／Ａ変換器２１は量子化アナログ電圧を生成する。スイッチドキャパシタ回路２２の加算器によって初段ステージ１からのアナログ信号の段間剰余信号ＶｒｅｓからサブＤ／Ａ変換器２１の量子化アナログ電圧が減算されることによって、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Ｖｒｅｓを生成するために、スイッチドキャパシタ回路２２の量子化アナログ誤差は増幅器２３(ＡＭＰ)により増幅され、量子化アナログ誤差はフルスケール範囲に回復される。第２段Ａ／Ｄ変換ステージ２の１．５ビットサブＡ／Ｄ変換器２０からの１．５ビットのデジタル信号と増幅器２３(ＡＭＰ)からのアナログ信号の段間剰余信号Ｖｒｅｓとは、第３段Ａ／Ｄ変換ステージ３に供給される。同様にして、最終段Ａ／Ｄ変換ステージ(ｊ＋１)まで、１．５ビットのデジタル信号と段間剰余信号Ｖｒｅｓとが前段から後段に伝達される。

《パイプライン型Ａ／Ｄ変換器を内蔵する半導体集積回路２の動作説明波形図》
図５は、図４に示した初段のＡ／Ｄ変換ステージがインターリーブ動作可能な実施の形態２によるパイプライン型Ａ／Ｄ変換器２２を内蔵する図１の半導体集積回路２の動作説明のための波形図である。

図５(Ａ)には図２(Ａ)と全く同様にＣＣＤイメージセンサ１のイメージ・センサ出力信号ＣＣＤｉｎの波形が示され、図５(Ｂ)には図２(Ｂ)と全く同様に図１の半導体集積回路２の制御ゲートＣＧの論理和ゲートＯＲ１とスイッチＳＷ１１、ＳＷ２１…に供給される第１パルスφ１の波形が示されている。

図５(Ｃ)には図２(Ｃ)と全く同様に図１の半導体集積回路２の制御ゲートＣＧの排他的論理和ゲートＥＸＯＲ１とスイッチＳＷ３１、３２に供給される第２パルスφ２の波形が示され、図５(Ｄ)には図２(Ｄ)と全く同様に図１の半導体集積回路２の制御ゲートＣＧの排他的論理和ゲートＥＸＯＲ１とスイッチＳＷ６に供給されるバッファ制御信号ＢＵＦＦ＿ＯＮの波形が示されている。

図５(Ｅ)には、図２(Ｅ)と全く同様に図１の半導体集積回路２の相関二重サンプリング回路(ＣＤＳ)２１の差動増幅出力信号が示されている。

図５(Ｆ)には、図２(Ｆ)と全く同様にノーオペレーション(ＮＯＰ)と輝度信号サンプリング動作(１)とリセット期間の相関二重サンプリング回路・増幅動作(２)とフィードスルー期間サンプリング動作と相関二重サンプリング回路・増幅動作(３)とが反復される様子が示されている。

図５(Ｇ)には、図２(Ｇ)と全く同様に図１の実施の形態１による相関二重サンプリング回路(ＣＤＳ)２１がホールド動作(Ｈ)とサンプリング動作(Ｓ)とを反復する様子が示されている。

図５(Ｈ)には、図１の実施の形態１の半導体集積回路２に内蔵されたパイプライン型Ａ／Ｄ変換器２２の初段のＡ／Ｄ変換ステージ１の第１スイッチドキャパシタ回路Ｓｃｏｄがパイプラインの１番目と３番目と５番目の奇数番目のパイプライン期間のサンプル動作(Ｓ)を行いパイプラインの２番目と４番目の偶数番目のパイプライン期間のホールド動作(Ｈ)を行う様子が示されている。

１番目のパイプライン期間の前半で図５(Ｇ)に示した相関二重サンプリング回路(ＣＤＳ)２１のサンプリング動作(Ｓ)でのアナログ増幅出力信号が、図５(Ｈ)に示すように１番目のパイプライン期間のサンプル動作(Ｓ)によって初段のＡ／Ｄ変換ステージ１の第１スイッチドキャパシタ回路Ｓｃｏｄにサンプリングされる。

１番目のパイプライン期間の後半で図５(Ｇ)に示した相関二重サンプリング回路(ＣＤＳ)２１のホールド動作(Ｈ)でのアナログ増幅出力信号が、図５(Ｈ)に示すように２番目のパイプライン期間のホールド動作(Ｈ)によって初段のＡ／Ｄ変換ステージ１の第１スイッチドキャパシタ回路Ｓｃｏｄにホールドされる。

図５(Ｉ)には、図１の実施の形態１の半導体集積回路２に内蔵されたパイプライン型Ａ／Ｄ変換器２２の初段のＡ／Ｄ変換ステージ１の第２スイッチドキャパシタ回路Ｓｃｅｖがパイプラインの２番目と４番目の偶数番目のパイプライン期間のサンプル動作(Ｓ)を行いパイプラインの１番目と３番目と５番目の奇数番目のパイプライン期間のホールド動作(Ｈ)を行う様子が示されている。

２番目のパイプライン期間の前半で図５(Ｇ)に示した相関二重サンプリング回路(ＣＤＳ)２１のサンプリング動作(Ｓ)でのアナログ増幅出力信号が、図５(Ｉ)に示すように２番目のパイプライン期間のサンプル動作(Ｓ)によって初段のＡ／Ｄ変換ステージ１の第２スイッチドキャパシタ回路Ｓｃｅｖにサンプリングされる。

２番目のパイプライン期間の後半で図５(Ｇ)に示した相関二重サンプリング回路(ＣＤＳ)２１のホールド動作(Ｈ)でのアナログ増幅出力信号が、図５(Ｉ)に示すように３番目のパイプライン期間のホールド動作(Ｈ)によって初段のＡ／Ｄ変換ステージ１の第２スイッチドキャパシタ回路Ｓｃｅｖにホールドされる。

図５(Ｊ)には、図１の実施の形態１の半導体集積回路２に内蔵されたパイプライン型Ａ／Ｄ変換器２２の第２段Ａ／Ｄ変換ステージ２がサンプリング動作(Ｓ)とホールド動作(Ｈ)とを反復する様子が示されている。

図５(Ｈ)に示した１番目のパイプライン期間のサンプル動作(Ｓ)における初段のＡ／Ｄ変換ステージ１の第１スイッチドキャパシタ回路Ｓｃｏｄのアナログ剰余信号に応答して、図５(Ｊ)に示したように２番目のパイプライン期間の前半に第２段Ａ／Ｄ変換ステージ２がサンプル動作(Ｓ)を行う。

図５(Ｈ)に示した２番目のパイプライン期間のホールド動作(Ｈ)における初段のＡ／Ｄ変換ステージ１の第１スイッチドキャパシタ回路Ｓｃｏｄのアナログ剰余信号に応答して、図５(Ｊ)に示したように２番目のパイプライン期間の後半に第２段Ａ／Ｄ変換ステージ２がホールド動作(Ｈ)を行う。

図５(Ｉ)に示した２番目のパイプライン期間のサンプル動作(Ｓ)における初段のＡ／Ｄ変換ステージ１の第２スイッチドキャパシタ回路Ｓｃｅｖのアナログ剰余信号に応答して、図５(Ｊ)に示したように３番目のパイプライン期間の前半に第２段Ａ／Ｄ変換ステージ２がサンプル動作(Ｓ)を行う。

図５(Ｉ)に示した３番目のパイプライン期間のホールド動作(Ｈ)における初段のＡ／Ｄ変換ステージ１の第２スイッチドキャパシタ回路Ｓｃｅｖのアナログ剰余信号に応答して、図５(Ｊ)に示したように３番目のパイプライン期間の後半に第２段Ａ／Ｄ変換ステージ２がホールド動作(Ｈ)を行う。

《実施の形態２の作用・効果》
図４乃至図５を参照して説明した実施の形態２によれば、以下の作用・効果を奏することが可能となる。

特に、相関二重サンプリング回路(ＣＤＳ)２１に接続されるアナログ・デジタル変換器(ＡＤＣ)２２を高速と中間的な解像度とするためにパイプラインＡ／Ｄ変換器を使用する場合に、初段のＡ／Ｄ変換ステージをインターリーブ動作させることにより、初段のＡ／Ｄ変換ステージの高精度化と低消費電力化とを実現することが可能となる。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、図１に示した相関二重サンプリング回路(ＣＤＳ)２１の差動増幅器Ａｍｐの差動入力端子と差動出力端子との間に接続された可変容量Ｃ２、Ｃ２ａを固定容量として、差動増幅器Ａｍｐの差動出力端子とアナログ・デジタル変換器(ＡＤＣ)の差動入力端子との間に可変利得増幅器(ＰＧＡ)を接続することが可能である。尚、可変利得増幅器(ＰＧＡ)の増幅ゲインは、ゲイン制御部２４の出力信号によって可変設定されるものである。

更に、図１に示したアナログフロントエンド(ＡＦＥ)に内蔵される相関二重サンプリング回路(ＣＤＳ)２１の入力端子に供給されるイメージ・センサ出力信号ＣＣＤｉｎを生成する固体撮像デバイスとしては、ＣＣＤイメージセンサ１にのみ限定されるものではない。

すなわち、固体撮像デバイスとしては、ＣＣＤイメージセンサ１以外にも、ＣＭＯＳイメージセンサ等のシリコン半導体基板の主表面にフォト・ダイオード等の撮像セルを２次元マトリックス配置したソリッド・ステート・イメージセンサを使用することが可能である。

１…ＣＣＤイメージセンサ
２…半導体集積回路
３…デジタルシグナルプロセッサ
２１…相関二重サンプリング回路(ＣＤＳ)
２２…アナログ・デジタル変換器(ＡＤＣ)
２３…クランプ制御部
２４…ゲイン制御部
２１１…アナログ信号処理ユニット
２１２…デジタル・アナログ変換器(ＤＡＣ)
ＣＧ…制御ゲート
ＥＸＯＲ１…排他的論理和ゲート
ＯＲ１…論理和ゲート
Ｃ１、Ｃ１ａ…固定容量
Ｃ２、Ｃ２ａ…可変容量
Ａｍｐ…差動増幅器
ＳＷ１１、ＳＷ２１、ＳＷ３１、ＳＷ１２、ＳＷ２２、ＳＷ３２…スイッチ
Ｃ３…容量
ＢＵＦＦ…バッファ増幅器
ＳＷ４、ＳＷ５、ＳＷ６…スイッチ
φ１…第１パルス
φ２…第２パルス
ＢＵＦＦ＿ＯＮ…バッファ制御信号

Claims (20)

1. 半導体集積回路は、相関二重サンプリング回路とアナログ・デジタル変換器とを具備して、
   前記相関二重サンプリング回路は、アナログ信号処理回路と差動増幅器とを含み、
   前記アナログ信号処理回路の入力端子には、固体撮像デバイスからのイメージ・センサ出力信号が供給され、
   前記アナログ信号処理回路の出力端子の信号処理出力信号が前記差動増幅器の入力端子に供給されることによって、前記差動増幅器の出力端子から増幅出力信号が生成され、
   前記差動増幅器の前記出力端子の前記増幅出力信号が前記アナログ・デジタル変換器のアナログ入力端子に供給されることによって、前記アナログ・デジタル変換器のデジタル出力端子からデジタル変換出力信号が生成され、
   前記固体撮像デバイスの前記イメージ・センサ出力信号のフィードスルー期間に、前記アナログ信号処理回路は前記フィードスルー期間における前記イメージ・センサ出力信号のフィードスルー期間信号レベルをサンプリングして、
   前記フィードスルー期間の経過後には、前記アナログ信号処理回路は前記フィードスルー期間にサンプリングした前記フィードスルー期間信号レベルをホールドして、
   前記フィードスルー期間の前記経過後の前記固体撮像デバイスの前記イメージ・センサ出力信号の輝度信号期間に、前記相関二重サンプリング回路は前記輝度信号期間における前記イメージ・センサ出力信号の輝度信号レベルをサンプリングして、
   前記輝度信号期間の経過後の前記固体撮像デバイスの前記イメージ・センサ出力信号のリセット期間には、前記アナログ信号処理回路はホールドされた前記フィードスルー期間信号レベルを前記差動増幅器の前記入力端子に供給するものであり、
   前記リセット期間において、前記アナログ信号処理回路から供給される前記フィードスルー期間信号レベルと前記輝度信号期間にサンプリングされた前記輝度信号レベルとの差電圧が、前記差動増幅器によって増幅される
   半導体集積回路。
2. 請求項１において、
   前記リセット期間には、前記アナログ信号処理回路の前記入力端子から前記アナログ信号処理回路の前記出力端子への入力信号伝達が実質的に禁止され、前記リセット期間の前記固体撮像デバイスのリセット・ノイズが前記相関二重サンプリング回路の前記差動増幅器の前記入力端子に伝達されることが防止される
   半導体集積回路。
3. 請求項２において、
   前記リセット期間の経過後の前記フィードスルー期間には、前記アナログ信号処理回路の前記入力端子に供給される前記フィードスルー期間信号レベルと前記輝度信号期間にサンプリングされた前記輝度信号レベルとの差電圧が、前記差動増幅器によって増幅される
   半導体集積回路。
4. 請求項３において、
   前記相関二重サンプリング回路の前記増幅出力信号が供給される前記アナログ・デジタル変換器は、従属接続された複数のＡ／Ｄ変換ステージを含むパイプライン型Ａ／Ｄ変換器によって構成された
   半導体集積回路。
5. 請求項４において、
   前記相関二重サンプリング回路は、第１入力容量と、第２入力容量と、第１帰還容量と、第２帰還容量とを更に含み、
   前記第１入力容量の一端に前記アナログ信号処理回路の前記出力端子の前記信号処理出力信号が供給され、前記第２入力容量の一端にクランプレベル制御用デジタル・アナログ変換器の出力電圧が供給され、
   前記第１入力容量の他端と前記第２入力容量の他端とは、前記差動増幅器の反転入力端子と非反転入力端子とにそれぞれ接続され、
   前記第１帰還容量の一端と他端とはそれぞれ前記差動増幅器の前記反転入力端子と非反転出力端子と接続され、前記第２帰還容量の一端と他端とはそれぞれ前記差動増幅器の前記非反転入力端子と反転出力端子と接続された
   半導体集積回路。
6. 請求項５において、
   前記アナログ信号処理回路は、信号伝達スイッチとサンプリングスイッチとバッファ増幅器とサンプリング容量とホールド出力スイッチを含み、
   前記信号伝達スイッチは、前記アナログ信号処理回路の前記入力端子から前記アナログ信号処理回路の前記出力端子への前記入力信号伝達の許可と禁止とを制御して、
   前記サンプリングスイッチは、前記アナログ信号処理回路の前記入力端子から前記サンプリング容量および前記バッファ増幅器の入力端子へのサンプリング信号伝達の許可と禁止とを制御して、
   前記ホールド出力スイッチは、前記バッファ増幅器の出力端子から前記アナログ信号処理回路の前記出力端子へのホールド信号伝達の許可と禁止とを制御して、
   前記フィードスルー期間には、前記信号伝達スイッチは前記入力信号伝達を許可して、前記サンプリングスイッチは前記サンプリング信号伝達を許可して、
   前記輝度信号期間には、前記信号伝達スイッチは前記入力信号伝達を許可して、前記サンプリングスイッチは前記サンプリング信号伝達を禁止して、
   前記リセット期間には、前記信号伝達スイッチは前記入力信号伝達を禁止して、前記ホールド出力スイッチは前記ホールド信号伝達を許可する
   半導体集積回路。
7. 請求項６において、
   前記アナログ・デジタル変換器を構成する前記パイプライン型Ａ／Ｄ変換器の前記複数のＡ／Ｄ変換ステージの初段Ａ／Ｄ変換ステージは、サブＡ／Ｄ変換器とサブＤ／Ａ変換器とスイッチドキャパシタ回路と誤差差動増幅器とにより構成されたものであり、
   前記スイッチドキャパシタ回路は、第１スイッチドキャパシタ回路と第２スイッチドキャパシタ回とを含むものであり、
   前記第１スイッチドキャパシタ回路は、パイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作とを行うものであり、
   前記第２スイッチドキャパシタ回路は、前記パイプラインの前記偶数番目のパイプライン期間のサンプル動作と前記奇数番目のパイプライン期間のホールド動作とを行うものであり、
   前記偶数番目のパイプライン期間での前記初段Ａ／Ｄ変換ステージの前記ホールド動作での前記第１スイッチドキャパシタ回路のアナログ剰余信号に応答して、前記複数のＡ／Ｄ変換ステージの第２段Ａ／Ｄ変換ステージがホールド動作を行うものであり、
   前記奇数番目のパイプライン期間での前記初段Ａ／Ｄ変換ステージの前記ホールド動作での前記第２スイッチドキャパシタ回路のアナログ剰余信号に応答して、前記第２段Ａ／Ｄ変換ステージがホールド動作を行う
   半導体集積回路。
8. 請求項６において、
   前記相関二重サンプリング回路は、第１制御スイッチと、第２制御スイッチと、第３制御スイッチと、第４制御スイッチと、第５制御スイッチと、第６制御スイッチとを含み、
   前記第１制御スイッチは前記第１帰還容量の前記一端と前記基準電圧との間に接続され、前記第２制御スイッチは前記第１帰還容量の前記他端と前記基準電圧との間に接続され、前記第３制御スイッチは前記第１帰還容量の前記他端と前記差動増幅器の前記非反転出力端子との間に接続され、
   前記第４制御スイッチは前記第２帰還容量の前記一端と前記基準電圧との間に接続され、前記第５制御スイッチは前記第２帰還容量の前記他端と前記基準電圧との間に接続され、前記第６制御スイッチは前記第２帰還容量の前記他端と前記差動増幅器の前記反転出力端子との間に接続され、
   前記第１制御スイッチと前記第２制御スイッチと前記第４制御スイッチと前記第５制御スイッチとは第１制御信号によって制御され、前記第３制御スイッチと前記第６制御スイッチとは第２制御信号によって制御され、
   前記輝度信号期間の期間中に、前記第１制御信号は、前記第１制御スイッチと前記第２制御スイッチと前記第４制御スイッチと前記第５制御スイッチとをオン状態とするオン状態信号レベルとされ、
   前記リセット期間と前記フィードスルー期間とでは、前記第２制御信号は、前記第３制御スイッチと前記第６制御スイッチとをオン状態とする前記オン状態信号レベルとされる
   半導体集積回路。
9. 請求項８において、
   前記アナログ信号処理回路の前記ホールド出力スイッチは、第３制御信号によって制御され、
   前記リセット期間に、前記第３制御信号は、前記ホールド出力スイッチをオン状態とする前記オン状態信号レベルとされる
   半導体集積回路。
10. 請求項９において、
    前記アナログ信号処理回路は、制御ゲートを更に含み、
    前記制御ゲートの複数の入力端子に前記第１制御信号と前記第２制御信号と前記第３制御信号とが供給され、前記制御ゲートの出力信号によって前記信号伝達スイッチの前記入力信号伝達の前記許可と前記禁止とが制御され、
    前記フィードスルー期間には、前記オン状態信号レベルの前記第２制御信号に応答して、前記制御ゲートは前記信号伝達スイッチの前記入力信号伝達を前記許可に制御するものであり、
    前記輝度信号期間の前記期間中に、前記オン状態信号レベルの前記第１制御信号に応答して、前記制御ゲートは前記信号伝達スイッチの前記入力信号伝達を前記許可に制御するものであり、
    前記リセット期間には、前記オン状態信号レベルの前記第１制御信号と前記オン状態信号レベルの前記第３制御信号との排他的論理和に応答して、前記制御ゲートは前記信号伝達スイッチの前記入力信号伝達を前記禁止に制御する
    半導体集積回路。
11. 請求項１０において、
    前記半導体集積回路は、クランプレベルを示すクランプレベルデジタル信号が供給され更にオプティカルブラック期間に前記アナログ・デジタル変換器の前記デジタル出力端子から生成される前記デジタル変換出力信号が供給されるクランプ制御部を更に具備して、
    前記オプティカルブラック期間に前記デジタル出力端子から生成される前記デジタル変換出力信号が前記クランプレベルデジタル信号と一致するように、前記クランプ制御部は前記クランプレベル制御用デジタル・アナログ変換回路の入力値を設定する
    半導体集積回路。
12. 請求項１１において、
    前記半導体集積回路は、目標ゲインを示す目標ゲインデジタル信号が供給され前記相関二重サンプリング回路の前記第１帰還容量および前記第２帰還容量の容量値を制御するゲイン制御部を更に具備して、
    前記デジタル出力端子から生成される前記デジタル変換出力信号が前記目標ゲインデジタル信号と一致するように、前記ゲイン制御部は前記第１帰還容量と前記第２帰還容量の各可変容量の容量値を設定する
    半導体集積回路。
13. 請求項９において、
    前記フィードスルー期間の経過直後の前記輝度信号期間の前半において、前記第１制御信号と前記第２制御信号と前記第３制御信号とは前記オン状態信号レベルと異なったオフ状態信号レベルとされ、
    前記第１制御信号と前記第２制御信号と前記第３制御信号が前記オフ状態信号レベルとされることにより、前記アナログ信号処理回路と前記相関二重サンプリング回路とは実質的にノーオペレーションの状態に制御され、
    前記実質的にノーオペレーションの状態では、前記第１制御スイッチと前記第２制御スイッチと前記第３制御スイッチと前記第４制御スイッチと前記第５制御スイッチと前記第６制御スイッチと前記サンプリングスイッチと前記ホールド出力スイッチとはオフ状態に制御される
    半導体集積回路。
14. 相関二重サンプリング回路とアナログ・デジタル変換器とを具備する半導体集積回路の動作方法であって、
    前記相関二重サンプリング回路は、アナログ信号処理回路と差動増幅器とを含み、
    前記アナログ信号処理回路の入力端子には、固体撮像デバイスからのイメージ・センサ出力信号が供給され、
    前記アナログ信号処理回路の出力端子の信号処理出力信号が前記差動増幅器の入力端子に供給されることによって、前記差動増幅器の出力端子から増幅出力信号が生成され、
    前記差動増幅器の前記出力端子の前記増幅出力信号が前記アナログ・デジタル変換器のアナログ入力端子に供給されることによって、前記アナログ・デジタル変換器のデジタル出力端子からデジタル変換出力信号が生成され、
    前記固体撮像デバイスの前記イメージ・センサ出力信号のフィードスルー期間に、前記アナログ信号処理回路は前記フィードスルー期間における前記イメージ・センサ出力信号のフィードスルー期間信号レベルをサンプリングして、
    前記フィードスルー期間の経過後には、前記アナログ信号処理回路は前記フィードスルー期間にサンプリングした前記フィードスルー期間信号レベルをホールドして、
    前記フィードスルー期間の前記経過後の前記固体撮像デバイスの前記イメージ・センサ出力信号の輝度信号期間に、前記相関二重サンプリング回路は前記輝度信号期間における前記イメージ・センサ出力信号の輝度信号レベルをサンプリングして、
    前記輝度信号期間の経過後の前記固体撮像デバイスの前記イメージ・センサ出力信号のリセット期間には、前記アナログ信号処理回路はホールドされた前記フィードスルー期間信号レベルを前記差動増幅器の前記入力端子に供給するものであり、
    前記リセット期間において、前記アナログ信号処理回路から供給される前記フィードスルー期間信号レベルと前記輝度信号期間にサンプリングされた前記輝度信号レベルとの差電圧が、前記差動増幅器によって増幅される
    半導体集積回路の動作方法。
15. 請求項１４において、
    前記リセット期間には、前記アナログ信号処理回路の前記入力端子から前記アナログ信号処理回路の前記出力端子への入力信号伝達が実質的に禁止され、前記リセット期間の前記固体撮像デバイスのリセット・ノイズが前記相関二重サンプリング回路の前記差動増幅器の前記入力端子に伝達されることが防止される
    半導体集積回路の動作方法。
16. 請求項１５において、
    前記リセット期間の経過後の前記フィードスルー期間には、前記アナログ信号処理回路の前記入力端子に供給される前記フィードスルー期間信号レベルと前記輝度信号期間にサンプリングされた前記輝度信号レベルとの差電圧が、前記差動増幅器によって増幅される
    半導体集積回路の動作方法。
17. 請求項１６において、
    前記相関二重サンプリング回路の前記増幅出力信号が供給される前記アナログ・デジタル変換器は、従属接続された複数のＡ／Ｄ変換ステージを含むパイプライン型Ａ／Ｄ変換器によって構成された
    半導体集積回路の動作方法。
18. 請求項１７において、
    前記相関二重サンプリング回路は、第１入力容量と、第２入力容量と、第１帰還容量と、第２帰還容量とを更に含み、
    前記第１入力容量の一端に前記アナログ信号処理回路の前記出力端子の前記信号処理出力信号が供給され、前記第２入力容量の一端にクランプレベル制御用デジタル・アナログ変換器の出力電圧が供給され、
    前記第１入力容量の他端と前記第２入力容量の他端とは、前記差動増幅器の反転入力端子と非反転入力端子とにそれぞれ接続され、
    前記第１帰還容量の一端と他端とはそれぞれ前記差動増幅器の前記反転入力端子と非反転出力端子と接続され、前記第２帰還容量の一端と他端とはそれぞれ前記差動増幅器の前記非反転入力端子と反転出力端子と接続された
    半導体集積回路の動作方法。
19. 請求項１８において、
    前記アナログ信号処理回路は、信号伝達スイッチとサンプリングスイッチとバッファ増幅器とサンプリング容量とホールド出力スイッチを含み、
    前記信号伝達スイッチは、前記アナログ信号処理回路の前記入力端子から前記アナログ信号処理回路の前記出力端子への前記入力信号伝達の許可と禁止とを制御して、
    前記サンプリングスイッチは、前記アナログ信号処理回路の前記入力端子から前記サンプリング容量および前記バッファ増幅器の入力端子へのサンプリング信号伝達の許可と禁止とを制御して、
    前記ホールド出力スイッチは、前記バッファ増幅器の出力端子から前記アナログ信号処理回路の前記出力端子へのホールド信号伝達の許可と禁止とを制御して、
    前記フィードスルー期間には、前記信号伝達スイッチは前記入力信号伝達を許可して、前記サンプリングスイッチは前記サンプリング信号伝達を許可して、
    前記輝度信号期間には、前記信号伝達スイッチは前記入力信号伝達を許可して、前記サンプリングスイッチは前記サンプリング信号伝達を禁止して、
    前記リセット期間には、前記信号伝達スイッチは前記入力信号伝達を禁止して、前記ホールド出力スイッチは前記ホールド信号伝達を許可する
    半導体集積回路の動作方法。
20. 請求項１９において、
    前記アナログ・デジタル変換器を構成する前記パイプライン型Ａ／Ｄ変換器の前記複数のＡ／Ｄ変換ステージの初段Ａ／Ｄ変換ステージは、サブＡ／Ｄ変換器とサブＤ／Ａ変換器とスイッチドキャパシタ回路と誤差差動増幅器とにより構成されたものであり、
    前記スイッチドキャパシタ回路は、第１スイッチドキャパシタ回路と第２スイッチドキャパシタ回とを含むものであり、
    前記第１スイッチドキャパシタ回路は、パイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作とを行うものであり、
    前記第２スイッチドキャパシタ回路は、前記パイプラインの前記偶数番目のパイプライン期間のサンプル動作と前記奇数番目のパイプライン期間のホールド動作とを行うものであり、
    前記偶数番目のパイプライン期間での前記初段Ａ／Ｄ変換ステージの前記ホールド動作での前記第１スイッチドキャパシタ回路のアナログ剰余信号に応答して、前記複数のＡ／Ｄ変換ステージの第２段Ａ／Ｄ変換ステージがホールド動作を行うものであり、
    前記奇数番目のパイプライン期間での前記初段Ａ／Ｄ変換ステージの前記ホールド動作での前記第２スイッチドキャパシタ回路のアナログ剰余信号に応答して、前記第２段Ａ／Ｄ変換ステージがホールド動作を行う
    半導体集積回路の動作方法。

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