JP2014011389A - Method for manufacturing semiconductor device, and semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device which can obtain stable characteristics of a vertical transistor, and to provide the semiconductor device.SOLUTION: The method for manufacturing the semiconductor device comprises the steps of: forming a first insulation film on a side wall of a hole which penetrates a laminate having a selection gate and an insulation layer provided on the selection gate; and forming a channel body on the side wall of the first insulation film. The method for manufacturing the semiconductor device also comprises a step of forming a second insulation film which is provided at the side wall of the channel body with a space left in the hole above the selection gate, while blocking the hole in the vicinity of the end at the insulation layer side of the selection gate, and in which the film thickness at the side wall part surrounding the space is thinner than that at the bottom part blocking the hole.

Description

本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。   Embodiments described herein relate generally to a semiconductor device manufacturing method and a semiconductor device.

メモリセルにおけるコントロールゲートとして機能する導電層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。   A memory hole is formed in a stacked body in which a plurality of conductive layers functioning as control gates in a memory cell and insulating layers are alternately stacked, and a silicon body serving as a channel is provided on the side wall of the memory hole via a charge storage film. A memory device having a three-dimensional structure has been proposed.

そのような３次元積層メモリでは、メモリセルの上方に設けられた縦型トランジスタの制御により、チャネルボディの電位が制御される。   In such a three-dimensional stacked memory, the potential of the channel body is controlled by controlling a vertical transistor provided above the memory cell.

特開２０１０−２２５９４６号公報JP 2010-225946 A

本発明の実施形態は、縦型トランジスタの安定した特性が得られる半導体装置の製造方法及び半導体装置を提供する。   Embodiments of the present invention provide a method for manufacturing a semiconductor device and a semiconductor device in which stable characteristics of a vertical transistor can be obtained.

実施形態によれば、半導体装置の製造方法は、基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記積層体を貫通するホールを形成する工程を備えている。前記ホールの側壁に第１の絶縁膜を形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記第１の絶縁膜の側壁に、チャネルボディを形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞しつつ、前記選択ゲートより上の前記ホール内に空隙を残して前記チャネルボディの側壁に設けられ、前記ホールを閉塞する底部よりも、前記空隙を囲む側壁部のほうが膜厚が薄い第２の絶縁膜を形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記空隙に半導体膜を埋め込む工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接する導電膜を形成する工程を備えている。   According to the embodiment, the method for manufacturing a semiconductor device includes a step of forming a stacked body including a selection gate and an insulating layer provided on the selection gate on a substrate. According to the embodiment, the method for manufacturing a semiconductor device includes a step of forming a hole that penetrates the stacked body. Forming a first insulating film on the side wall of the hole; According to the embodiment, the method for manufacturing a semiconductor device includes a step of forming a channel body on the side wall of the first insulating film. According to the embodiment, the method of manufacturing a semiconductor device closes the hole in the vicinity of the end of the selection gate on the insulating layer side, and leaves the void in the hole above the selection gate. A step of forming a second insulating film that is provided on the side wall of the channel body and has a thinner film thickness on the side wall portion surrounding the gap than on the bottom portion closing the hole is provided. According to the embodiment, the method for manufacturing a semiconductor device includes a step of embedding a semiconductor film in the gap. According to the embodiment, the method for manufacturing a semiconductor device includes a step of forming a conductive film in contact with the channel body inside the channel body in the hole on the semiconductor film.

実施形態の半導体装置の模式断面図。1 is a schematic cross-sectional view of a semiconductor device according to an embodiment. 実施形態の半導体装置の模式斜視図。1 is a schematic perspective view of a semiconductor device according to an embodiment. 実施形態の半導体装置の一部の模式拡大断面図。FIG. 3 is a schematic enlarged cross-sectional view of a part of the semiconductor device according to the embodiment. 実施形態の半導体装置の一部の模式拡大断面図。FIG. 3 is a schematic enlarged cross-sectional view of a part of the semiconductor device according to the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the semiconductor device of the embodiment. 実施形態の半導体装置の他の製造方法を示す模式断面図。FIG. 9 is a schematic cross-sectional view showing another method for manufacturing the semiconductor device of the embodiment.

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。   Hereinafter, embodiments will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same element in each drawing.

図１は実施形態の半導体装置におけるメモリセルアレイ１の模式断面図であり、図２はメモリセルアレイ１の模式斜視図である。なお、図２においては、図を見易くするために、絶縁部分については図示を省略している。   FIG. 1 is a schematic cross-sectional view of a memory cell array 1 in the semiconductor device of the embodiment, and FIG. 2 is a schematic perspective view of the memory cell array 1. In FIG. 2, the illustration of the insulating portion is omitted for the sake of easy understanding.

図２において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。図１は、図２におけるＸＺ面に平行な断面を表す。   In FIG. 2, an XYZ orthogonal coordinate system is introduced. Two directions that are parallel to the main surface of the substrate 10 and are orthogonal to each other are defined as an X direction (first direction) and a Y direction (second direction). The direction perpendicular to each other is taken as the Z direction (third direction or stacking direction). FIG. 1 shows a cross section parallel to the XZ plane in FIG.

メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。   The memory cell array 1 has a plurality of memory strings MS. One memory string MS is formed in a U shape having a pair of columnar portions CL extending in the Z direction and a connecting portion JP connecting the lower ends of the pair of columnar portions CL.

図３は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図である。   FIG. 3 is an enlarged cross-sectional view of the columnar portion CL in the memory string MS.

図１に示すように、基板１０上には、絶縁層４０を介してバックゲートＢＧが設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。   As shown in FIG. 1, a back gate BG is provided on the substrate 10 via an insulating layer 40. The back gate BG is a conductive film, for example, a silicon film to which impurities are added.

バックゲートＢＧ上には、絶縁層４１が設けられている。絶縁層４１上には、導電層ＷＬと絶縁層４２とが交互に複数積層されている。図１及び２では、例えば４層の導電層ＷＬが図示されているが、導電層の層数は任意である。   An insulating layer 41 is provided on the back gate BG. A plurality of conductive layers WL and insulating layers 42 are alternately stacked on the insulating layer 41. 1 and 2, for example, four conductive layers WL are illustrated, but the number of conductive layers is arbitrary.

導電層ＷＬは、不純物として例えばボロンが添加された多結晶シリコン膜であり、メモリセルのゲート電極として機能するのに十分な導電性を有する。   The conductive layer WL is a polycrystalline silicon film to which, for example, boron is added as an impurity, and has sufficient conductivity to function as a gate electrode of a memory cell.

絶縁層４０〜４２は、例えばシリコン酸化物を主に含む膜である。あるいは、絶縁層４０〜４２として、シリコン窒化物を主に含む膜を用いてもよい。   The insulating layers 40 to 42 are films mainly containing silicon oxide, for example. Alternatively, as the insulating layers 40 to 42, a film mainly containing silicon nitride may be used.

Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の導電層ＷＬ上に絶縁層４２を介して設けられている。   A drain-side selection gate SGD is provided at one upper end portion of the pair of columnar portions CL in the U-shaped memory string MS, and a source-side selection gate SGS is provided at the other upper end portion. The drain side selection gate SGD and the source side selection gate SGS are provided on the uppermost conductive layer WL via the insulating layer 42.

なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別せずに、単に選択ゲートＳＧと総称する場合もある。   In the following description, the drain side selection gate SGD and the source side selection gate SGS may be simply referred to as the selection gate SG without being distinguished from each other.

ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電層ＷＬと同様に、不純物として例えばボロンが添加された多結晶シリコン膜であり、選択トランジスタのゲート電極として機能するのに十分な導電性を有する。ドレイン側選択ゲートＳＧＤの厚さ及びソース側選択ゲートＳＧＳの厚さは、導電層ＷＬの各々の厚さよりも厚い。   Like the conductive layer WL, the drain side selection gate SGD and the source side selection gate SGS are polycrystalline silicon films to which, for example, boron is added as an impurity, and have sufficient conductivity to function as the gate electrode of the selection transistor. Have. The thickness of the drain side select gate SGD and the thickness of the source side select gate SGS are larger than the thickness of each of the conductive layers WL.

ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳは、図１に示す絶縁膜６２によって、Ｘ方向に分断されている。ドレイン側選択ゲートＳＧＤの下に積層された導電層ＷＬと、ソース側選択ゲートＳＧＳの下に積層された導電層ＷＬも、絶縁膜６２によってＸ方向に分断されている。Ｘ方向で隣り合うメモリストリングＭＳ間の積層体も、絶縁膜６２によってＸ方向に分断されている。   The drain side selection gate SGD and the source side selection gate SGS are divided in the X direction by the insulating film 62 shown in FIG. The conductive layer WL stacked under the drain side select gate SGD and the conductive layer WL stacked under the source side select gate SGS are also divided in the X direction by the insulating film 62. The stacked body between the memory strings MS adjacent in the X direction is also divided in the X direction by the insulating film 62.

ソース側選択ゲートＳＧＳ上には、図１に示す絶縁層４３を介して、図２に示すソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属膜である。ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、絶縁層４３を介して、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＸ方向に延在している。   On the source side select gate SGS, the source line SL shown in FIG. 2 is provided via the insulating layer 43 shown in FIG. The source line SL is a metal film, for example. On the drain side selection gate SGD and the source line SL, a plurality of bit lines BL which are metal wirings are provided via an insulating layer 43. Each bit line BL extends in the X direction.

メモリストリングＭＳは、バックゲートＢＧ、複数の導電層ＷＬ、絶縁層４１〜４３、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む積層体に形成されたＵ字状のメモリホール内に設けられたチャネルボディ２０を有する。   The memory string MS is provided in a U-shaped memory hole formed in a stacked body including the back gate BG, the plurality of conductive layers WL, the insulating layers 41 to 43, the drain side selection gate SGD, and the source side selection gate SGS. Channel body 20.

チャネルボディ２０は、Ｕ字状のメモリホール内に、メモリ膜３０を介して設けられている。チャネルボディ２０は、例えばノンドープシリコン膜である。ここで、ノンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。   The channel body 20 is provided in the U-shaped memory hole via the memory film 30. The channel body 20 is, for example, a non-doped silicon film. Here, the term “non-doped” means that no impurity imparting conductivity is intentionally added to the silicon film, and substantially no impurities other than elements derived from the source gas at the time of film formation are included.

メモリ膜３０は、図３に示すように、メモリホールＭＨの側壁とチャネルボディ２０との間に設けられている。メモリホールＭＨの中心軸側には空洞部が残され、チャネルボディ２０はその空洞部を筒状に囲んでいる。あるいは、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁物を埋め込んだ構造であってもよい。   As shown in FIG. 3, the memory film 30 is provided between the sidewall of the memory hole MH and the channel body 20. A cavity is left on the central axis side of the memory hole MH, and the channel body 20 surrounds the cavity in a cylindrical shape. Alternatively, the entire memory hole MH may be filled with the channel body 20, or an insulating material may be buried in the cavity inside the channel body 20.

メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各導電層ＷＬとチャネルボディ２０との間に、導電層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は各導電層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。   The memory film 30 includes a block film 31, a charge storage film 32, and a tunnel film 33. Between each conductive layer WL and the channel body 20, a block film 31, a charge storage film 32, and a tunnel film 33 are provided in this order from the conductive layer WL side. The block film 31 is in contact with each conductive layer WL, the tunnel film 33 is in contact with the channel body 20, and the charge storage film 32 is provided between the block film 31 and the tunnel film 33.

チャネルボディ２０はメモリセルにおけるチャネルとして機能し、導電層ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。   The channel body 20 functions as a channel in the memory cell, the conductive layer WL functions as a control gate of the memory cell, and the charge storage film 32 functions as a data storage layer that stores charges injected from the channel body 20. That is, a memory cell having a structure in which the control gate surrounds the periphery of the channel is formed at the intersection between the channel body 20 and each conductive layer WL.

実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。   The semiconductor device according to the embodiment is a nonvolatile semiconductor memory device that can electrically and freely erase and write data and can retain stored contents even when the power is turned off.

メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。   The memory cell is, for example, a charge trap type memory cell. The charge storage film 32 has a large number of trap sites for trapping charges, and is a silicon nitride film, for example.

トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。   The tunnel film 33 is, for example, a silicon oxide film, and serves as a potential barrier when charges are injected from the channel body 20 into the charge storage film 32 or when charges accumulated in the charge storage film 32 diffuse into the channel body 20. Become.

ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。   The block film 31 is, for example, a silicon oxide film, and prevents the charges accumulated in the charge accumulation film 32 from diffusing into the conductive layer WL.

ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤ（図２に示す）を構成する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０はビット線ＢＬと電気的に接続されている。   The drain side select gate SGD, the channel body 20 and the memory film 30 therebetween constitute a drain side select transistor STD (shown in FIG. 2). Above the drain-side selection gate SGD, the channel body 20 is electrically connected to the bit line BL.

ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ソース側選択トランジスタＳＴＳ（図２に示す）を構成する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０はソース線ＳＬと電気的に接続されている。   The source side select gate SGS, the channel body 20 and the memory film 30 therebetween constitute a source side select transistor STS (shown in FIG. 2). Above the source-side selection gate SGS, the channel body 20 is electrically connected to the source line SL.

なお、以下の説明において、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとを区別せずに、単に選択トランジスタＳＴと総称する場合もある。   In the following description, the drain side selection transistor STD and the source side selection transistor STS may be simply referred to as a selection transistor ST without being distinguished from each other.

バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴ（図２に示す）を構成する。   The back gate BG, the channel body 20 and the memory film 30 provided in the back gate BG constitute a back gate transistor BGT (shown in FIG. 2).

ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。   Between the drain side select transistor STD and the back gate transistor BGT, a plurality of memory cells having each conductive layer WL as a control gate are provided. Similarly, a plurality of memory cells having each conductive layer WL as a control gate are provided between the back gate transistor BGT and the source side select transistor STS.

それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。   The plurality of memory cells, the drain side select transistor STS, the back gate transistor BGT, and the source side select transistor STS are connected in series through the channel body 20 to constitute one U-shaped memory string MS. By arranging a plurality of memory strings MS in the X direction and the Y direction, a plurality of memory cells MC are provided three-dimensionally in the X direction, the Y direction, and the Z direction.

図４は、選択ゲートＳＧおよびその上の絶縁層４３を含む積層体の拡大模式断面図である。   FIG. 4 is an enlarged schematic cross-sectional view of a stacked body including the selection gate SG and the insulating layer 43 thereon.

後述するように、前述した積層体にはその積層体を貫通するホール６５が形成される。ホール６５を形成した後、後述するように、ホール６５における絶縁層４３に囲まれた部分の孔径は広げられる。これにより、選択ゲートＳＧの上端と絶縁層４３の側壁との間に段差６８が形成される。   As will be described later, a hole 65 penetrating the stacked body is formed in the above-described stacked body. After the hole 65 is formed, the hole diameter of the portion surrounded by the insulating layer 43 in the hole 65 is expanded as will be described later. As a result, a step 68 is formed between the upper end of the select gate SG and the side wall of the insulating layer 43.

ホール６５の側壁には、第１の絶縁膜としてメモリ膜３０が設けられている。選択ゲートＳＧ間のメモリ膜３０は、選択トランジスタＳＴのゲート絶縁膜として機能する。メモリ膜３０の側壁には、チャネルボディ２０が設けられている。   A memory film 30 is provided on the sidewall of the hole 65 as a first insulating film. The memory film 30 between the select gates SG functions as a gate insulating film of the select transistor ST. A channel body 20 is provided on the side wall of the memory film 30.

チャネルボディ２０の側壁には、第２の絶縁膜としてコア絶縁膜７１が設けられている。コア絶縁膜７１は、例えばシリコン酸化膜である。コア絶縁膜７１は、選択ゲートＳＧにおける絶縁層４３側の端部（図において上端部）近傍でホール６５を閉塞している。すなわち、コア絶縁膜７１は、選択ゲートＳＧにおける絶縁層４３側の端部近傍でホール６５を閉塞する底部７１ａを有する。   A core insulating film 71 is provided on the side wall of the channel body 20 as a second insulating film. The core insulating film 71 is, for example, a silicon oxide film. The core insulating film 71 closes the hole 65 in the vicinity of the end portion (upper end portion in the drawing) of the select gate SG on the insulating layer 43 side. That is, the core insulating film 71 has a bottom 71a that closes the hole 65 in the vicinity of the end of the select gate SG on the insulating layer 43 side.

その底部７１ａより上のホール６５内におけるコア絶縁膜７１の内側に半導体膜７５が設けられている。半導体膜７５は、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないノンドープシリコン膜である。   A semiconductor film 75 is provided inside the core insulating film 71 in the hole 65 above the bottom 71a. The semiconductor film 75 is a non-doped silicon film which is not intentionally added with an impurity imparting conductivity to the silicon film and does not substantially contain any impurities other than the elements caused by the source gas at the time of film formation.

半導体膜７５は、選択ゲートＳＧより上のホール６５内におけるコア絶縁膜７１の側壁部７１ｂの内側に設けられている。コア絶縁膜７１の側壁部７１ｂは、ホール６５を閉塞する底部７１ａより上でチャネルボディ２０の側壁に接して設けられ、半導体膜７５の周囲を囲んでいる。コア絶縁膜７１において、側壁部７１ｂの膜厚は、底部７１ａの膜厚よりも薄い。   The semiconductor film 75 is provided inside the side wall 71b of the core insulating film 71 in the hole 65 above the selection gate SG. The side wall 71 b of the core insulating film 71 is provided in contact with the side wall of the channel body 20 above the bottom 71 a that closes the hole 65 and surrounds the semiconductor film 75. In the core insulating film 71, the side wall 71b is thinner than the bottom 71a.

半導体膜７５上およびコア絶縁膜７１の側壁部７１ｂの上端上には、導電膜７７が設けられている。導電膜７７は、半導体膜７５より上のホール６５内のチャネルボディ２０の内側に設けられ、チャネルボディ２０の側壁に接している。導電膜７７は、不純物として例えばリン（Ｐ）がドープされたシリコン膜である。   A conductive film 77 is provided on the semiconductor film 75 and on the upper end of the side wall 71 b of the core insulating film 71. The conductive film 77 is provided inside the channel body 20 in the hole 65 above the semiconductor film 75 and is in contact with the side wall of the channel body 20. The conductive film 77 is a silicon film doped with, for example, phosphorus (P) as an impurity.

チャネルボディ２０における導電膜７７と接する部分には、後述するように、不純物が注入され、導電性が付与されている。導電膜７７上には、図１１（ｃ）に示すように配線ＷＲ（ビット線ＢＬまたはソース線ＳＬ）が設けられ、チャネルボディ２０は、導電膜７７を介して配線ＷＲと接続される。   As will be described later, an impurity is implanted into a portion of the channel body 20 in contact with the conductive film 77 to impart conductivity. A wiring WR (bit line BL or source line SL) is provided on the conductive film 77 as shown in FIG. 11C, and the channel body 20 is connected to the wiring WR through the conductive film 77.

実施形態の半導体装置において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き、あるいは、電荷蓄積膜３２への正孔の注入を行う動作である。導電層ＷＬをコントロールゲートとするメモリセルを構成するトランジスタは、しきい値電圧が相対的に低い状態（消去状態）と、しきい値電圧が相対的に高い状態（書き込み状態）とを有する。そして、消去動作は、メモリセルのしきい値電圧を低い側の状態に設定する動作である。   In the semiconductor device of the embodiment, the data erasing operation is an operation of extracting electrons from the charge storage film 32 or injecting holes into the charge storage film 32. A transistor included in the memory cell using the conductive layer WL as a control gate has a state in which the threshold voltage is relatively low (erase state) and a state in which the threshold voltage is relatively high (write state). The erase operation is an operation for setting the threshold voltage of the memory cell to a lower state.

一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、実施形態のような３次元構造の半導体装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。   In a general two-dimensional memory, electrons written in the floating gate are extracted by raising the substrate potential. However, in the semiconductor device having the three-dimensional structure as in the embodiment, the channel of the memory cell is not directly connected to the substrate. Therefore, a method for boosting the channel potential of the memory cell using a GIDL (Gate Induced Drain Leakage) current generated in the channel at the selected gate end has been proposed.

すなわち、選択ゲートＳＧの上端部近傍（段差６８近傍）のチャネルボディ２０には、後述するように高濃度に不純物が添加され、その不純物拡散領域に高電圧を印加することで、選択ゲートＳＧと不純物拡散領域との間に形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ２０に供給することでチャネル電位を上昇させる。導電層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と導電層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。   That is, the channel body 20 in the vicinity of the upper end portion of the selection gate SG (in the vicinity of the step 68) is doped with an impurity at a high concentration as will be described later, and a high voltage is applied to the impurity diffusion region, whereby the selection gate SG and A high electric field is generated in a depletion layer formed between the impurity diffusion regions. As a result, band-to-band tunneling occurs, and the channel potential is raised by supplying the generated holes to the channel body 20. By setting the potential of the conductive layer WL to, for example, the ground potential (0 V), electrons in the charge storage film 32 are extracted or a hole is injected into the charge storage film 32 due to the potential difference between the channel body 20 and the conductive layer WL. Then, an erase operation is performed.

次に、図５（ａ）〜図１１（ｃ）を参照して、実施形態の半導体装置の製造方法について説明する。   Next, with reference to FIGS. 5A to 11C, a method for manufacturing the semiconductor device of the embodiment will be described.

図５（ａ）に示すように、基板１０上には、絶縁層（例えば酸化シリコン）４０を介してバックゲートＢＧが形成される。バックゲートＢＧは、ボロン（Ｂ）が添加された多結晶シリコン膜である。なお、図５（ｂ）以降の図では、基板１０及び絶縁層４０の図示を省略している。   As shown in FIG. 5A, a back gate BG is formed on the substrate 10 via an insulating layer (for example, silicon oxide) 40. The back gate BG is a polycrystalline silicon film to which boron (B) is added. In FIG. 5B and subsequent figures, illustration of the substrate 10 and the insulating layer 40 is omitted.

バックゲートＢＧには、図示しないマスクを用いたエッチングにより、図５（ｂ）に示すように、複数の溝１１が形成される。   A plurality of grooves 11 are formed in the back gate BG by etching using a mask (not shown) as shown in FIG.

溝１１内には、図５（ｃ）に示すように、犠牲膜１２が埋め込まれる。犠牲膜１２は、ノンドープシリコン膜である。   A sacrificial film 12 is buried in the trench 11 as shown in FIG. The sacrificial film 12 is a non-doped silicon film.

溝１１と溝１１との間のバックゲートＢＧの凸部上面は露出される。バックゲートＢＧの凸部上面と犠牲膜１２の上面とは、面一な平坦面である。その平坦面上には、図６（ａ）に示すように、絶縁層４１が形成される。絶縁層４１は、バックゲートＢＧと、最下層の導電層ＷＬとの間の耐圧確保に十分な膜厚を有する。   The upper surface of the convex portion of the back gate BG between the grooves 11 is exposed. The upper surface of the convex portion of the back gate BG and the upper surface of the sacrificial film 12 are flush flat surfaces. On the flat surface, an insulating layer 41 is formed as shown in FIG. The insulating layer 41 has a film thickness sufficient to ensure a withstand voltage between the back gate BG and the lowermost conductive layer WL.

絶縁層４１上には、導電層ＷＬと、ノンドープシリコン膜５１が交互に複数積層される。導電層ＷＬは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。ノンドープシリコン膜５１は、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まない。   On the insulating layer 41, a plurality of conductive layers WL and non-doped silicon films 51 are alternately stacked. The conductive layer WL is a polycrystalline silicon film to which, for example, boron (B) is added as an impurity. The non-doped silicon film 51 does not intentionally add an impurity imparting conductivity to the silicon film, and does not substantially contain any impurities other than elements caused by the source gas at the time of film formation.

ノンドープシリコン膜５１は、後述する工程で最終的には図１に示す絶縁層４２に置き換えられる。そのノンドープシリコン膜５１は、各導電層ＷＬ間の耐圧確保に十分な膜厚を有する。   The non-doped silicon film 51 is finally replaced with an insulating layer 42 shown in FIG. The non-doped silicon film 51 has a film thickness sufficient for ensuring a withstand voltage between the conductive layers WL.

さらに、最上層のノンドープシリコン膜５１上には、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる選択ゲートＳＧが形成され、選択ゲートＳＧ上には絶縁層４３が形成される。選択ゲートＳＧは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。   Further, a selection gate SG to be a drain side selection gate SGD or a source side selection gate SGS is formed on the uppermost non-doped silicon film 51, and an insulating layer 43 is formed on the selection gate SG. The selection gate SG is a polycrystalline silicon film to which, for example, boron (B) is added as an impurity.

バックゲートＢＧおよびバックゲートＢＧ上の上記積層体は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。   The back gate BG and the stacked body on the back gate BG are formed by, for example, a CVD (Chemical Vapor Deposition) method.

図６（ａ）に示す積層体を形成した後、フォトリソグラフィとエッチングにより、図６（ｂ）に示すように、積層体を分断し絶縁層４１に達する複数の溝６１を形成する。溝６１は、犠牲膜１２上、および隣り合う犠牲膜１２と犠牲膜１２との間の上で、上記積層体を図１におけるＸ方向に分断する。   After the stacked body shown in FIG. 6A is formed, a plurality of grooves 61 reaching the insulating layer 41 are formed by dividing the stacked body by photolithography and etching, as shown in FIG. 6B. The trench 61 divides the stacked body in the X direction in FIG. 1 on the sacrificial film 12 and between the adjacent sacrificial film 12 and the sacrificial film 12.

溝６１内には、図７（ａ）に示すように、絶縁膜６２が埋め込まれる。絶縁膜６２は、例えばシリコン酸化膜あるいはシリコン窒化膜である。   An insulating film 62 is embedded in the trench 61 as shown in FIG. The insulating film 62 is, for example, a silicon oxide film or a silicon nitride film.

絶縁膜６２は絶縁層４３上にも堆積されるが、絶縁層４３上の絶縁膜６２は除去され、絶縁層４３は露出される。絶縁層４３の上面及び絶縁膜６２の上面は、面一に平坦化される。   The insulating film 62 is also deposited on the insulating layer 43, but the insulating film 62 on the insulating layer 43 is removed and the insulating layer 43 is exposed. The upper surface of the insulating layer 43 and the upper surface of the insulating film 62 are planarized.

絶縁膜６２を形成した後、図７（ｂ）に示すように、上記積層体に、複数のホール６５を形成する。ホール６５は、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。   After the insulating film 62 is formed, a plurality of holes 65 are formed in the stacked body as shown in FIG. The holes 65 are formed by, for example, RIE (Reactive Ion Etching) using a mask (not shown).

絶縁層４１と絶縁層４３との間の積層体は、すべてシリコン膜であるので、ＲＩＥの条件設定およびホール６５の形状制御性が容易である。   Since the laminated body between the insulating layer 41 and the insulating layer 43 is entirely a silicon film, the RIE condition setting and the shape controllability of the hole 65 are easy.

ホール６５のボトムは犠牲膜１２に達し、ホール６５のボトムに犠牲膜１２が露出する。１つの犠牲膜１２上には、絶縁膜６２を挟むように、一対のホール６５が形成される。また、ホール６５の側壁には、導電層ＷＬおよびノンドープシリコン膜５１が露出する。   The bottom of the hole 65 reaches the sacrificial film 12, and the sacrificial film 12 is exposed at the bottom of the hole 65. A pair of holes 65 is formed on one sacrificial film 12 so as to sandwich the insulating film 62. Further, the conductive layer WL and the non-doped silicon film 51 are exposed on the side wall of the hole 65.

ホール６５を形成した後、例えばウェットエッチングにより、犠牲膜１２及びノンドープシリコン膜５１を除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ薬液を用いる。このウェットエッチング後の状態を、図８（ａ）に示す。   After forming the hole 65, the sacrificial film 12 and the non-doped silicon film 51 are removed by wet etching, for example. As an etching solution at this time, an alkaline chemical solution such as a KOH (potassium hydroxide) solution is used. The state after this wet etching is shown in FIG.

アルカリ薬液に対するシリコン膜のエッチングレートは、シリコン膜中にドープされたボロンの濃度に依存する。特に、ボロン濃度が１×１０２０（ｃｍ−３）以上になるとエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。 The etching rate of the silicon film with respect to the alkaline chemical solution depends on the concentration of boron doped in the silicon film. In particular, when the boron concentration is 1 × 10 20 (cm −3 ) or more, the etching rate decreases rapidly, and becomes several tenths when the boron concentration is 1 × 10 19 (cm −3 ) or less.

実施形態によれば、バックゲートＢＧ、導電層ＷＬおよび選択ゲートＳＧのボロン濃度は、１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）である。アルカリ薬液を使ったウェットエッチングにおいて、ボロン濃度が１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）のシリコン膜の、ノンドープシリコン膜に対するエッチング選択比は、１／１０００〜１／１００である。 According to the embodiment, the boron concentration of the back gate BG, the conductive layer WL, and the selection gate SG is 1 × 10 21 (cm −3 ) to 2 × 10 21 (cm −3 ). In wet etching using an alkaline chemical solution, the etching selectivity of a silicon film having a boron concentration of 1 × 10 21 (cm −3 ) to 2 × 10 21 (cm −3 ) with respect to a non-doped silicon film is 1/1000 to 1 / 100.

したがって、上記ウェットエッチングにより、ノンドープシリコン膜５１および同じくノンドープシリコン膜である犠牲膜１２は、ホール６５を通じて除去される。一方、バックゲートＢＧ、導電層ＷＬおよび選択ゲートＳＧは残される。   Therefore, the non-doped silicon film 51 and the sacrificial film 12 that is also a non-doped silicon film are removed through the holes 65 by the wet etching. On the other hand, the back gate BG, the conductive layer WL, and the selection gate SG are left.

犠牲膜１２の除去により、先の工程でバックゲートＢＧに形成された溝１１が現れる。一対のホール６５のそれぞれのボトムが１つの共通の溝１１とつながり、１つのＵ字状のメモリホールＭＨが形成される。   By removing the sacrificial film 12, the groove 11 formed in the back gate BG in the previous process appears. The bottoms of the pair of holes 65 are connected to one common groove 11 to form one U-shaped memory hole MH.

ノンドープシリコン膜５１の除去により、導電層ＷＬ間に空隙６３が形成される。空隙６３は、メモリホールＭＨとつながっている。   By removing the non-doped silicon film 51, a gap 63 is formed between the conductive layers WL. The air gap 63 is connected to the memory hole MH.

導電層ＷＬ及び選択ゲートＳＧは、絶縁膜６２によって支えられ、空隙６３を隔てて導電層ＷＬ及び選択ゲートＳＧが積層された状態が保持される。   The conductive layer WL and the selection gate SG are supported by the insulating film 62, and the state where the conductive layer WL and the selection gate SG are stacked with the gap 63 therebetween is maintained.

上記ウェットエッチングの後、図８（ｂ）に示すように、メモリホールＭＨの側壁にメモリ膜３０を形成するとともに、空隙６３に絶縁層４２を形成する。   After the wet etching, as shown in FIG. 8B, the memory film 30 is formed on the side wall of the memory hole MH, and the insulating layer 42 is formed in the gap 63.

メモリ膜３０は、図３を参照して前述したように、メモリホールＭＨの側壁側から順に積層されたブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む。メモリホールＭＨの側壁へのメモリ膜３０の形成と同時に空隙６３にも絶縁層４２が形成される。したがって、絶縁層４２は、メモリ膜３０の一部である少なくともブロック膜３１を含む。   As described above with reference to FIG. 3, the memory film 30 includes the block film 31, the charge storage film 32, and the tunnel film 33 that are sequentially stacked from the side wall side of the memory hole MH. The insulating layer 42 is also formed in the gap 63 simultaneously with the formation of the memory film 30 on the side wall of the memory hole MH. Therefore, the insulating layer 42 includes at least the block film 31 that is a part of the memory film 30.

空隙６３の高さや、メモリ膜３０を構成する各膜の膜厚に応じて、空隙６３がブロック膜３１のみで埋まる場合もあるし、空隙６３にブロック膜３１と電荷蓄積膜３２を含む積層膜、あるいはブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む積層膜が絶縁膜４２として埋め込まれる場合もある。   Depending on the height of the gap 63 and the thickness of each film constituting the memory film 30, the gap 63 may be filled only with the block film 31, or a laminated film including the block film 31 and the charge storage film 32 in the gap 63. Alternatively, a laminated film including the block film 31, the charge storage film 32, and the tunnel film 33 may be embedded as the insulating film 42.

その後、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。   Thereafter, the channel body 20 is formed inside the memory film 30 in the memory hole MH.

以上の説明では、メモリセルが形成される、導電層ＷＬを含む積層体についてのプロセスを中心に説明したが、次に、図９（ａ）〜図１１（ｃ）を参照して、選択ゲートＳＧおよびその上の絶縁層４３を含む積層体に対してのプロセスについて説明する。   In the above description, the process for the stacked body including the conductive layer WL in which the memory cell is formed has been mainly described. Next, with reference to FIG. 9A to FIG. A process for a stacked body including SG and the insulating layer 43 thereon will be described.

図９（ａ）は、ホール６５が形成された後の、前述した図７（ｂ）に示す状態を表す。   FIG. 9A shows the state shown in FIG. 7B described above after the hole 65 is formed.

ホール６５は、例えばＲＩＥ法で形成される。上記積層体が形成されたウェーハは、処理室内のウェーハ保持部に保持される。そして、処理室内に所望のガスが導入され、下部電極として機能するウェーハ保持部と、ウェーハ保持部に対向する上部電極との間に電力を印加し、処理室内に放電を生じさせる。   The hole 65 is formed by, for example, the RIE method. The wafer on which the laminate is formed is held by a wafer holding unit in the processing chamber. Then, a desired gas is introduced into the processing chamber, and electric power is applied between the wafer holding portion functioning as the lower electrode and the upper electrode facing the wafer holding portion, thereby causing discharge in the processing chamber.

ホール６５を形成した後、フッ酸処理（ウェットエッチング）により、導電層ＷＬの側壁の自然酸化膜および選択ゲートＳＧの側壁の自然酸化膜を除去する。このフッ酸処理により、絶縁層（シリコン酸化膜）４３を貫通するホール６５の孔径が例えば５ｎｍほど広がり、図９（ｂ）に示すように、選択ゲートＳＧの上端と絶縁層４３の側壁との間に段差６８が形成される。   After the hole 65 is formed, the natural oxide film on the side wall of the conductive layer WL and the natural oxide film on the side wall of the select gate SG are removed by hydrofluoric acid treatment (wet etching). By this hydrofluoric acid treatment, the hole diameter of the hole 65 penetrating the insulating layer (silicon oxide film) 43 is increased by about 5 nm, for example, and as shown in FIG. 9B, the upper end of the selection gate SG and the side wall of the insulating layer 43 A step 68 is formed between them.

上記フッ酸処理の後、ホール６５の側壁にメモリ膜３０を形成し、さらにメモリ膜３０の側壁にチャネルボディ２０を形成する。メモリ膜３０およびチャネルボディ２０は、例えばＣＶＤ法で形成される。メモリ膜３０およびチャネルボディ２０は、絶縁層４３の上面上にも堆積する。   After the hydrofluoric acid treatment, the memory film 30 is formed on the sidewall of the hole 65, and the channel body 20 is formed on the sidewall of the memory film 30. The memory film 30 and the channel body 20 are formed by, for example, a CVD method. The memory film 30 and the channel body 20 are also deposited on the upper surface of the insulating layer 43.

その後、ホール６５内にレジスト９１を埋め込んだ後、レジスト９１をＲＩＥ法でエッチバックする。レジスト９１は、選択ゲートＳＧの上端よりも下方の位置まで後退させられ、チャネルボディ２０の段差６８を被覆する部分が露出される。そして、イオン注入法により、チャネルボディ２０に対して、不純物として例えばヒ素（Ａｓ）を注入する。   Thereafter, after filling the resist 91 in the hole 65, the resist 91 is etched back by the RIE method. The resist 91 is retracted to a position below the upper end of the selection gate SG, and a portion covering the step 68 of the channel body 20 is exposed. Then, for example, arsenic (As) is implanted as an impurity into the channel body 20 by ion implantation.

チャネルボディ２０の、段差６８を被覆する部分は段差６８に沿うように形成され、ホール６５の中心軸側に出っ張っている。そのため、チャネルボディ２０において、ホール６５の中心軸に平行な側壁に対するよりも、段差６８を被覆する部分に対する不純物注入効率が高くなる。したがって、チャネルボディ２０において、段差６８を被覆する部分は他の部分よりも高濃度に不純物を含む。これにより、前述したＧＩＤＬ電流を利用してチャネルボディ２０の電位をブーストすることが可能となる。   A portion of the channel body 20 covering the step 68 is formed along the step 68 and protrudes toward the center axis of the hole 65. Therefore, in the channel body 20, the impurity injection efficiency for the portion covering the step 68 is higher than for the side wall parallel to the central axis of the hole 65. Therefore, in the channel body 20, the portion covering the step 68 contains impurities at a higher concentration than the other portions. As a result, the potential of the channel body 20 can be boosted using the GIDL current described above.

上記イオン注入の後、レジスト９１を除去してから、再度、ホール６５内にレジスト９２を埋め込み、そのレジスト９２を図９（ｃ）に示す位置までＲＩＥ法でエッチバックする。レジスト９２の上面高さは、図９（ｂ）の工程におけるレジスト９１の上面高さよりも高く、レジスト９２は、チャネルボディ２０が段差６８を被覆する部分を覆う。   After the ion implantation, the resist 91 is removed, and then the resist 92 is buried again in the hole 65, and the resist 92 is etched back to the position shown in FIG. 9C by the RIE method. The upper surface height of the resist 92 is higher than the upper surface height of the resist 91 in the step of FIG. 9B, and the resist 92 covers a portion where the channel body 20 covers the step 68.

そして、ホール６５の中心軸に対して例えば５度の傾きを持ったイオン注入法により、チャネルボディ２０における段差被覆部より上の側壁に、不純物として例えばヒ素（Ａｓ）を注入する。   Then, for example, arsenic (As) is implanted as an impurity into the side wall of the channel body 20 above the step covering portion by an ion implantation method having an inclination of, for example, 5 degrees with respect to the central axis of the hole 65.

上記チャネルボディ２０に対する不純物注入の後、レジスト９２を除去してから、熱処理（アニール）が行われる。   After the impurity implantation into the channel body 20, the resist 92 is removed, and then heat treatment (annealing) is performed.

その後、再度、ホール６５内に図示しないレジストを埋め込み、絶縁層４３の上面上のメモリ膜３０およびチャネルボディ２０を除去する。   Thereafter, a resist (not shown) is buried in the hole 65 again, and the memory film 30 and the channel body 20 on the upper surface of the insulating layer 43 are removed.

そして、ホール６５内におけるチャネルボディ２０の側壁に、図１０（ａ）に示すコア絶縁膜７１を形成する。コア絶縁膜７１は、プラズマＣＶＤ法、特にＨＤＰ（High Density Plasma）ＣＶＤ法により形成されたシリコン酸化膜である。この成膜方法による特性から、ホール６５の中心軸に沿った方向（縦方向）へのシリコン酸化膜の堆積量のほうが、ホール６５の直径方向（横方向）へのシリコン酸化膜の堆積量よりも多くなる。   Then, the core insulating film 71 shown in FIG. 10A is formed on the side wall of the channel body 20 in the hole 65. The core insulating film 71 is a silicon oxide film formed by plasma CVD, particularly HDP (High Density Plasma) CVD. Due to the characteristics of this film formation method, the deposition amount of the silicon oxide film in the direction along the central axis of the hole 65 (longitudinal direction) is larger than the deposition amount of the silicon oxide film in the diameter direction (lateral direction) of the hole 65. Will also increase.

したがって、チャネルボディ２０が段差６８を被覆する部分の上のコア絶縁膜７１の膜厚が、段差被覆部より上のチャネルボディ２０の側壁に形成されるコア絶縁膜７１の膜厚よりも厚くなる。   Therefore, the thickness of the core insulating film 71 on the portion where the channel body 20 covers the step 68 is thicker than the thickness of the core insulating film 71 formed on the side wall of the channel body 20 above the step covering portion. .

また、チャネルボディ２０が段差６８を被覆する部分は、ホール６５の中心軸側に出っ張るように形成され、その段差被覆部におけるホール６５の孔径は、段差被覆部より上のホール６５の孔径よりも狭くなっている。このことから、コア絶縁膜７１は、段差６８近傍でホール６５を閉塞する。   The portion of the channel body 20 covering the step 68 is formed so as to protrude toward the center axis side of the hole 65, and the hole diameter of the hole 65 in the step covering portion is larger than the hole diameter of the hole 65 above the step covering portion. It is narrower. For this reason, the core insulating film 71 closes the hole 65 in the vicinity of the step 68.

すなわち、コア絶縁膜７１は、ホール６５を閉塞する底部７１ａと、その底部７１ａより上でチャネルボディ２０の側壁に形成された側壁部７１ｂとを有し、側壁部７１ｂの膜厚のほうが底部７１ａの膜厚よりも薄くなっている。   That is, the core insulating film 71 has a bottom portion 71a that closes the hole 65 and a side wall portion 71b that is formed on the side wall of the channel body 20 above the bottom portion 71a, and the thickness of the side wall portion 71b is lower than the bottom portion 71a. It is thinner than the film thickness.

側壁部７１ｂの内側のホール６５は閉塞されず、空隙６５ａが確保される。コア絶縁膜７１は、側壁部７１ｂの内側に空隙６５ａを残しつつ、選択ゲートＳＧにおける絶縁層４３側の端部近傍でホール６５を閉塞する。   The hole 65 inside the side wall 71b is not closed, and a gap 65a is secured. The core insulating film 71 closes the hole 65 in the vicinity of the end of the select gate SG on the insulating layer 43 side while leaving the gap 65a inside the side wall 71b.

コア絶縁膜７１がホール６５を閉塞する底部７１ａより下のホール６５内におけるチャネルボディ２０の側壁にもコア絶縁膜７１が形成される。選択ゲートＳＧを貫通するホール６５内のチャネルボディ２０の側壁に設けられたコア絶縁膜７１の内側には、空隙が残される。   The core insulating film 71 is also formed on the side wall of the channel body 20 in the hole 65 below the bottom 71 a where the core insulating film 71 closes the hole 65. An air gap is left inside the core insulating film 71 provided on the side wall of the channel body 20 in the hole 65 penetrating the selection gate SG.

コア絶縁膜７１を形成した後、図１０（ｂ）に示すように、コア絶縁膜７１の底部７１ａ上であって、側壁部７１ｂで囲まれた空隙６５ａ内に、半導体膜７５を例えばＣＶＤ法で埋め込む。半導体膜７５は、ノンドープシリコン膜である。   After the core insulating film 71 is formed, as shown in FIG. 10B, the semiconductor film 75 is formed on the bottom portion 71a of the core insulating film 71 and in the gap 65a surrounded by the side wall portion 71b by, for example, the CVD method. Embed with The semiconductor film 75 is a non-doped silicon film.

ホール６５は、選択ゲートＳＧにおける絶縁層４３側の端部近傍で、コア絶縁膜７１の底部７１ａによって閉塞されているため、選択ゲートＳＧ内のホール６５内に半導体膜７５が入り込まない。   Since the hole 65 is closed by the bottom portion 71a of the core insulating film 71 in the vicinity of the end portion on the insulating layer 43 side in the selection gate SG, the semiconductor film 75 does not enter the hole 65 in the selection gate SG.

また、コア絶縁膜７１における底部７１ａより上の側壁部７１ｂの膜厚は、底部７１ａの膜厚よりも薄いため、空隙６５ａへの半導体膜７５の埋め込み性を妨げない。さらに、ノンドープシリコン膜は、不純物をドープしたシリコン膜よりも、ホールや空隙内への埋め込み性に優れる。   Further, since the film thickness of the side wall portion 71b above the bottom portion 71a in the core insulating film 71 is smaller than the film thickness of the bottom portion 71a, the embedding property of the semiconductor film 75 in the gap 65a is not hindered. Furthermore, a non-doped silicon film is more excellent in embedding in holes and voids than a silicon film doped with impurities.

半導体膜７５を形成した後、半導体膜７５の全面をＲＩＥ法でエッチバックし、半導体膜７５の上面を、図１０（ｃ）に示すように、空隙６５ａ内における所望の高さまで後退させる。   After the semiconductor film 75 is formed, the entire surface of the semiconductor film 75 is etched back by RIE, and the upper surface of the semiconductor film 75 is retracted to a desired height in the gap 65a as shown in FIG.

半導体膜７５は、シリコン酸化膜であるコア絶縁膜７１に対して選択比をもってエッチングされ、半導体膜７５の上のホール６５の側壁にはコア絶縁膜７１の側壁部７１ｂが露出する。その側壁部７１ｂは、例えばフッ酸処理（ウェットエッチング）により、除去される。また、絶縁層４３の上面上に堆積していたコア絶縁膜７１も除去される。   The semiconductor film 75 is etched with a selectivity with respect to the core insulating film 71 which is a silicon oxide film, and the side wall portion 71 b of the core insulating film 71 is exposed on the side wall of the hole 65 on the semiconductor film 75. The side wall 71b is removed by, for example, hydrofluoric acid treatment (wet etching). Further, the core insulating film 71 deposited on the upper surface of the insulating layer 43 is also removed.

これにより、図１１（ａ）に示すように、半導体膜７５の上のホール６５の側壁にチャネルボディ２０が露出する。このチャネルボディ２０の露出した部分には、図９（ｃ）に示す前述したイオン注入で不純物が導入されている。   As a result, the channel body 20 is exposed on the side wall of the hole 65 on the semiconductor film 75 as shown in FIG. Impurities are introduced into the exposed portion of the channel body 20 by the above-described ion implantation shown in FIG.

半導体膜７５上のホール６５内には、例えばＣＶＤ法により導電膜７７が埋め込まれる。導電膜７７は、不純物として例えばリンがドープされたシリコン膜である。導電膜７７を形成した後、導電膜７７をＲＩＥ法でエッチバックして、導電膜７７の上面を、図１１（ｂ）に示すように、ホール６５内における所望の高さまで後退させる。   A conductive film 77 is buried in the hole 65 on the semiconductor film 75 by, for example, a CVD method. The conductive film 77 is a silicon film doped with, for example, phosphorus as an impurity. After the conductive film 77 is formed, the conductive film 77 is etched back by the RIE method, and the upper surface of the conductive film 77 is retracted to a desired height in the hole 65 as shown in FIG.

その後、ビット線ＢＬまたはソース線ＳＬとなる配線ＷＲを、図１１（ｃ）に示すように、導電膜７７上および絶縁層４３に形成する。これにより、チャネルボディ２０は、導電膜７７を通じて、配線ＷＲと接続される。   Thereafter, a wiring WR to be the bit line BL or the source line SL is formed on the conductive film 77 and the insulating layer 43 as shown in FIG. Thereby, the channel body 20 is connected to the wiring WR through the conductive film 77.

以上説明した実施形態によれば、図１１（ｃ）および図４に示すように、選択ゲートＳＧ上のホール６５内におけるチャネルボディ２０の内側に、コア絶縁膜７１と半導体膜７５とからなるコア材が設けられ、そのコア材の上に、チャネルボディ２０と配線（ビット線ＢＬまたはソース線ＳＬ）との接続を担う導電膜７７が設けられている。導電膜７７を設ける位置が、コア材によって決められている。   According to the embodiment described above, as shown in FIG. 11C and FIG. 4, the core made of the core insulating film 71 and the semiconductor film 75 is formed inside the channel body 20 in the hole 65 on the selection gate SG. A material is provided, and a conductive film 77 for connecting the channel body 20 and the wiring (bit line BL or source line SL) is provided on the core material. The position where the conductive film 77 is provided is determined by the core material.

このような構造を形成するにあたって、コア絶縁膜７１の膜厚が薄いと、半導体膜７５が選択ゲートＳＧ内のホール６５に入り込み、選択トランジスタＳＴの閾値を低下させてしまう懸念がある。   In forming such a structure, if the thickness of the core insulating film 71 is small, the semiconductor film 75 may enter the hole 65 in the selection gate SG, which may reduce the threshold value of the selection transistor ST.

これを防ぐためには、例えばコア絶縁膜７１を厚くすることが考えられるが、コア絶縁膜７１の膜厚の増大は、半導体膜７５を埋め込む空隙６５ａのアスペクト比の増大をまねき、半導体膜７５の埋め込み性の低下が懸念される。   In order to prevent this, for example, it is conceivable to increase the thickness of the core insulating film 71. However, an increase in the thickness of the core insulating film 71 leads to an increase in the aspect ratio of the gap 65a in which the semiconductor film 75 is embedded. There is a concern about deterioration of embedding property.

半導体膜７５の埋め込み性が悪いと、半導体膜７５内にシームやボイドが生じやすく、それらシームやボイドの存在は、半導体膜７５のエッチバックの制御性を悪化させる。半導体膜７５に対するエッチングがシームやボイドにまで達してしまうとそれらが拡がり、そこに導電膜７７が入り込みやすくなり、選択トランジスタＳＴの閾値変動や耐圧不良を起こす原因となり得る。   When the embedding property of the semiconductor film 75 is poor, seams and voids are likely to occur in the semiconductor film 75, and the presence of these seams and voids deteriorates the controllability of the etch back of the semiconductor film 75. When the etching on the semiconductor film 75 reaches seams and voids, they spread, and the conductive film 77 easily enters there, which may cause threshold voltage fluctuations and breakdown voltage defects of the select transistor ST.

本実施形態では、前述したように、ホール６５の縦方向に堆積する膜の成膜レートの方が、横方向に堆積する膜の成膜レートよりも高くなる成膜方法でコア絶縁膜７１を形成している。これにより、側壁部７１ｂよりも膜厚の厚い底部７１ａで確実にホール６５を閉塞しつつ、側壁部７１ｂの膜厚増大を抑えて、半導体膜７５が埋め込まれる空隙６５ａのアスペクト比の増大を抑えることができる。   In the present embodiment, as described above, the core insulating film 71 is formed by the film forming method in which the film formation rate of the film deposited in the vertical direction of the hole 65 is higher than the film formation rate of the film deposited in the horizontal direction. Forming. Accordingly, the hole 65 is reliably closed by the bottom portion 71a having a thickness larger than that of the side wall portion 71b, and an increase in the film thickness of the side wall portion 71b is suppressed, and an increase in the aspect ratio of the gap 65a in which the semiconductor film 75 is embedded is suppressed. be able to.

すなわち、選択ゲートＳＧの上端部近傍でホール６５を閉塞させるようにコア絶縁膜７１を形成しつつ、その閉塞部より上の空隙６５ａの幅の狭まりを抑制して、半導体膜７５の埋め込み性を向上できる。この結果、導電膜７７を選択ゲートＳＧ上の所望の位置に精度良く形成することができ、選択トランジスタＳＴの安定した特性を実現することができる。   That is, while the core insulating film 71 is formed so as to close the hole 65 in the vicinity of the upper end portion of the select gate SG, the narrowing of the width of the gap 65a above the closed portion is suppressed, and the embeddability of the semiconductor film 75 is improved. It can be improved. As a result, the conductive film 77 can be accurately formed at a desired position on the selection gate SG, and the stable characteristics of the selection transistor ST can be realized.

前述した図１１（ａ）に示すように、チャネルボディ２０の側壁を露出させるために、フッ酸処理（ウェットエッチング）で、コア絶縁膜７１の側壁部７１ｂの上部は除去される。コア絶縁膜７１の側壁部７１ｂの膜厚の増大を抑えることで、そのフッ酸処理の際のエッチング液が選択ゲートＳＧ側に侵入可能となる経路幅を小さくすることができる。これにより、コア絶縁膜７１によるホール６５の閉塞状態を安定して維持でき、半導体膜７５や導電膜７７が選択トランジスタＳＴのホール６５内に入り込むことを防ぐことができる。   As shown in FIG. 11A described above, in order to expose the side wall of the channel body 20, the upper portion of the side wall 71b of the core insulating film 71 is removed by hydrofluoric acid treatment (wet etching). By suppressing the increase in the thickness of the side wall portion 71b of the core insulating film 71, the path width that allows the etchant during the hydrofluoric acid treatment to enter the selection gate SG side can be reduced. Thereby, the closed state of the hole 65 by the core insulating film 71 can be stably maintained, and the semiconductor film 75 and the conductive film 77 can be prevented from entering the hole 65 of the selection transistor ST.

図１２（ａ）は、コア絶縁膜７１の他の形成方法を示す。   FIG. 12A shows another method for forming the core insulating film 71.

図１２（ａ）に示すコア絶縁膜７１は、前述したプラズマＣＶＤ法に比べて底部７１ａと側壁部７１ｂとの間に膜厚差がつきにくいＡＬＤ（Atomic Layer Deposition）法で形成される。   The core insulating film 71 shown in FIG. 12A is formed by an ALD (Atomic Layer Deposition) method in which a difference in film thickness is less likely to occur between the bottom portion 71a and the side wall portion 71b as compared with the plasma CVD method described above.

コア絶縁膜７１を形成した後、コア絶縁膜７１の全面をＲＩＥ法でエッチバックし、図１２（ｂ）に示すように、選択ゲートＳＧ上端部近傍でホール６５を閉塞する底部７１ａを残しつつ、絶縁層４３の上端とチャネルボディ２０の側壁との角部を覆っていたコア絶縁膜７１の上部を除去する。   After forming the core insulating film 71, the entire surface of the core insulating film 71 is etched back by the RIE method, leaving a bottom 71a that closes the hole 65 in the vicinity of the upper end of the select gate SG, as shown in FIG. Then, the upper portion of the core insulating film 71 covering the corners between the upper end of the insulating layer 43 and the side wall of the channel body 20 is removed.

ＲＩＥの指向性のため、コア絶縁膜７１に対して、その上部の角部が落ちるようにエッチングが進み、側壁部７１ｂがテーパー形状にされる。すなわち、側壁部７１ｂで囲まれた空隙６５ａの孔径は底部７１ａ側よりも上部の開口端側で広くされる。このため、空隙６５ａへの半導体膜７５の埋め込み性に優れる。   Due to the directivity of RIE, etching proceeds so that the upper corner of the core insulating film 71 falls, and the side wall 71b is tapered. In other words, the hole diameter of the gap 65a surrounded by the side wall 71b is made wider on the upper opening end side than on the bottom 71a side. For this reason, the embedding property of the semiconductor film 75 in the gap 65a is excellent.

空隙６５ａに半導体膜７５を埋め込んだ後、図１２（ｃ）に示すように、半導体膜７５は所望の位置までエッチバックされ、以降、前述した図１１（ａ）〜（ｃ）に示す工程が続けられる。   After the semiconductor film 75 is embedded in the gap 65a, as shown in FIG. 12C, the semiconductor film 75 is etched back to a desired position. Thereafter, the steps shown in FIGS. 11A to 11C described above are performed. You can continue.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１…メモリセルアレイ、１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４０〜４３…絶縁層、６５…ホール、７１…コア絶縁膜、７５…半導体膜、７７…導電膜、ＳＧ…選択ゲート、ＷＬ…導電層   DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 10 ... Substrate, 20 ... Channel body, 30 ... Memory film, 32 ... Charge storage film, 40-43 ... Insulating layer, 65 ... Hole, 71 ... Core insulating film, 75 ... Semiconductor film, 77 ... Conductive Film, SG ... selection gate, WL ... conductive layer

Claims (6)

基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程と、
前記積層体を貫通するホールを形成する工程と、
前記ホールを形成した後、ウェットエッチングにより、前記ホールにおける前記絶縁層に囲まれた部分の孔径を広げ、前記選択ゲートの上端と前記絶縁層の側壁との間に段差を形成する工程と、
前記ホールの側壁に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の側壁に、チャネルボディを形成する工程と、
前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞しつつ、前記選択ゲートより上の前記ホール内に空隙を残して前記チャネルボディの側壁に設けられ、前記ホールを閉塞する底部よりも、前記空隙を囲む側壁部のほうが膜厚が薄い第２の絶縁膜をプラズマＣＶＤ（Chemical Vapor Deposition）法で形成する工程と、
前記空隙に、ノンドープシリコン膜である半導体膜を埋め込む工程と、
前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接する導電膜を形成する工程と、
を備えた半導体装置の製造方法。 Forming a stack having a selection gate and an insulating layer provided on the selection gate on a substrate;
Forming a hole penetrating the laminate;
Forming a step between the upper end of the selection gate and the side wall of the insulating layer by forming the hole and then expanding the hole diameter of the hole surrounded by the insulating layer by wet etching;
Forming a first insulating film on the sidewall of the hole;
Forming a channel body on a side wall of the first insulating film;
From the bottom part that is provided on the side wall of the channel body while closing the hole in the vicinity of the end of the selection gate on the insulating layer side, leaving a gap in the hole above the selection gate, and closing the hole. A step of forming a second insulating film having a smaller thickness on the side wall surrounding the gap by a plasma CVD (Chemical Vapor Deposition) method;
Embedding a semiconductor film that is a non-doped silicon film in the void;
Forming a conductive film in contact with the channel body inside the channel body in the hole on the semiconductor film;
A method for manufacturing a semiconductor device comprising: 基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程と、
前記積層体を貫通するホールを形成する工程と、
前記ホールの側壁に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の側壁に、チャネルボディを形成する工程と、
前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞しつつ、前記選択ゲートより上の前記ホール内に空隙を残して前記チャネルボディの側壁に設けられ、前記ホールを閉塞する底部よりも、前記空隙を囲む側壁部のほうが膜厚が薄い第２の絶縁膜を形成する工程と、
前記空隙に半導体膜を埋め込む工程と、
前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接する導電膜を形成する工程と、
を備えた半導体装置の製造方法。 Forming a stack having a selection gate and an insulating layer provided on the selection gate on a substrate;
Forming a hole penetrating the laminate;
Forming a first insulating film on the sidewall of the hole;
Forming a channel body on a side wall of the first insulating film;
From the bottom part that is provided on the side wall of the channel body while closing the hole in the vicinity of the end of the selection gate on the insulating layer side, leaving a gap in the hole above the selection gate, and closing the hole. A step of forming a second insulating film having a thinner film thickness on the side wall surrounding the gap;
Embedding a semiconductor film in the gap;
Forming a conductive film in contact with the channel body inside the channel body in the hole on the semiconductor film;
A method for manufacturing a semiconductor device comprising: 基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程と、
前記積層体を貫通するホールを形成する工程と、
前記ホールの側壁に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の側壁に、チャネルボディを形成する工程と、
前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞しつつ、前記選択ゲートより上の前記ホール内に空隙を残して前記チャネルボディの側壁に設けられた第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチバックし、前記ホールを閉塞する底部を残しつつ、前記絶縁層の上端と前記チャネルボディの側壁との角部を覆う前記第２の絶縁膜の上部を除去する工程と、
前記第２の絶縁膜のエッチバックの後、前記空隙に半導体膜を埋め込む工程と、
前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接する導電膜を形成する工程と、
を備えた半導体装置の製造方法。 Forming a stack having a selection gate and an insulating layer provided on the selection gate on a substrate;
Forming a hole penetrating the laminate;
Forming a first insulating film on the sidewall of the hole;
Forming a channel body on a side wall of the first insulating film;
Forming a second insulating film provided on the side wall of the channel body while closing the hole in the vicinity of the insulating layer side end of the selection gate and leaving a void in the hole above the selection gate And a process of
Etching back the second insulating film and removing an upper portion of the second insulating film covering a corner portion between the upper end of the insulating layer and the side wall of the channel body while leaving a bottom portion closing the hole. When,
A step of embedding a semiconductor film in the gap after the etch back of the second insulating film;
Forming a conductive film in contact with the channel body inside the channel body in the hole on the semiconductor film;
A method for manufacturing a semiconductor device comprising: 前記第２の絶縁膜を、プラズマＣＶＤ（Chemical Vapor Deposition）法で形成する請求項２記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 2, wherein the second insulating film is formed by a plasma CVD (Chemical Vapor Deposition) method. 前記半導体膜は、ノンドープシリコン膜である請求項２〜４のいずれか１つに記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 2, wherein the semiconductor film is a non-doped silicon film. 基板と、
前記基板上に設けられた選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体と、
前記積層体を貫通するホールの側壁に設けられた第１の絶縁膜と、
前記第１の絶縁膜の側壁に設けられたチャネルボディと、
前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、前記選択ゲートより上の前記チャネルボディの側壁に設けられた第２の絶縁膜と、
前記選択ゲートより上の前記ホール内における前記第２の絶縁膜の内側に埋め込まれた半導体膜と、
前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接して設けられた導電膜と、
を備え、
前記第２の絶縁膜は、前記ホールを閉塞する底部と、前記半導体膜の周囲を囲み、前記底部よりも膜厚が薄い側壁部とを有する半導体装置。 A substrate,
A stack having a selection gate provided on the substrate and an insulating layer provided on the selection gate;
A first insulating film provided on a sidewall of a hole penetrating the stacked body;
A channel body provided on a sidewall of the first insulating film;
Closing the hole in the vicinity of the end of the select gate on the insulating layer side, a second insulating film provided on the side wall of the channel body above the select gate;
A semiconductor film embedded inside the second insulating film in the hole above the select gate;
A conductive film provided on and in contact with the channel body inside the channel body in the hole on the semiconductor film;
With
The second insulating film has a bottom portion that closes the hole, and a sidewall portion that surrounds the periphery of the semiconductor film and has a smaller thickness than the bottom portion.
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