JP2014003469A - Wireless signal transmission system for vehicle - Google Patents
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Abstract
Description
本発明は、車両用無線信号送信システムに関する。 The present invention relates to a vehicle radio signal transmission system.
従来、例えばＭＯＳトランジスタを用いたＨブリッジ回路に送信用アンテナを接続し、無線信号を送信する無線信号送信システムが提供されている。このようなシステムは、波形整形した疑似正弦波や、台形波信号、立上り／立下り遅延信号などの駆動信号をＭＯＳトランジスタのゲートに印加することによって送信用アンテナに電流を供給する。これは、矩形波信号をトランジスタの制御端子に印加し送信用アンテナに電流供給してしまうと高調波成分がラジオノイズとして送信用アンテナから放射されるためである。 2. Description of the Related Art Conventionally, a radio signal transmission system that transmits a radio signal by connecting a transmission antenna to an H bridge circuit using, for example, a MOS transistor has been provided. Such a system supplies a current to the transmitting antenna by applying a drive signal such as a waveform-shaped pseudo sine wave, a trapezoidal wave signal, or a rising / falling delay signal to the gate of the MOS transistor. This is because harmonic components are radiated from the transmitting antenna as radio noise when a rectangular wave signal is applied to the control terminal of the transistor and current is supplied to the transmitting antenna.
しかし、疑似正弦波駆動する手法を採用すると、定電流源やＬＣ回路などを必要とするため駆動回路の規模が大きくなってしまう。台形波駆動する手法は、ブリッジ出力をＭＯＳトランジスタのゲートにフィードバックする方法であり、ＭＯＳトランジスタのターンオン時間／ターンオフ時間を線形性良く制御できる。しかしながら、先行した技術ではロウサイドＭＯＳトランジスタに関するオンオフ制御については考慮されておらず、このため、貫通電流、デッドタイムの観点で考慮されている文献は存在しない。 However, if the pseudo sine wave driving method is adopted, a constant current source, an LC circuit, and the like are required, so that the size of the drive circuit becomes large. The trapezoidal wave driving method is a method in which the bridge output is fed back to the gate of the MOS transistor, and the turn-on time / turn-off time of the MOS transistor can be controlled with good linearity. However, the prior art does not consider on / off control related to the low-side MOS transistor, and therefore, there is no literature that is considered from the viewpoint of through current and dead time.
所定の時定数を伴うオンオフ駆動信号（立上り／立下り遅延波）で駆動する手法では、特許文献１に示されるように、全ての駆動用のトランジスタをオフすることで貫通電流を防止することは考慮されているものの、この特許文献１の技術を適用したとしても、全てのトランジスタをオフし出力がハイインピーダンスになる期間では、送信用アンテナの駆動電圧にノイズを生じてしまい、これがラジオノイズを生じる要因となっている。
In the method of driving with an on / off drive signal (rising / falling delay wave) with a predetermined time constant, as shown in
本発明の目的は、所定の時定数を伴うオンオフ駆動信号を互いにオーバーラップするよう駆動する手法を適用しつつ、駆動出力がハイインピーダンスになる期間が存在したとしても駆動出力に生じやすい高調波を抑制し送信用アンテナから発生するラジオノイズを極力抑制できるようにした車両用無線信号送信システムを提供することにある。 An object of the present invention is to apply a method of driving on / off drive signals with a predetermined time constant so as to overlap each other, and to generate harmonics that are likely to be generated in the drive output even if there is a period in which the drive output becomes high impedance. An object of the present invention is to provide a vehicular radio signal transmission system capable of suppressing radio noise generated from an antenna for transmission as much as possible.
請求項１記載の発明によれば、Ｈブリッジ回路は第１電源線および第２電源線間に第１直列回路と第２直列回路とを並列接続して構成されている。送信用アンテナはこのＨブリッジ回路の第１直列回路と第２直列回路との間に接続され当該Ｈブリッジ回路により駆動される。送信用アンテナを駆動するとき、駆動回路が基本サイクルの立上りタイミングと立下りタイミングの間、および、立下りタイミングと立上りタイミングの間の間隔を互いに等しくしつつ、当該基本サイクルの立上りタイミング及び立下りタイミングに同期して駆動しているため、高調波を抑制できる。 According to the first aspect of the present invention, the H bridge circuit is configured by connecting the first series circuit and the second series circuit in parallel between the first power supply line and the second power supply line. The transmitting antenna is connected between the first series circuit and the second series circuit of the H bridge circuit and is driven by the H bridge circuit. When driving the transmitting antenna, the drive circuit makes the interval between the rising timing and falling timing of the basic cycle and the interval between the falling timing and the rising timing equal to each other, and the rising timing and falling timing of the basic cycle. Since driving is performed in synchronization with the timing, harmonics can be suppressed.
第１直列回路をオンオフ駆動するときのデッドタイム期間を第１デッドタイム期間とすると共に第２直列回路をオンオフ駆動するときのデッドタイム期間を第２デッドタイム期間としたとき、駆動回路は通常時に所定の時定数を伴うオンオフ駆動信号を互いにオーバーラップするよう印加することで第１および第２デッドタイム期間中のそれぞれの出力インピーダンスを低下させるように駆動するため、送信用アンテナから出力される高調波を抑制できる。 When the dead time period when the first series circuit is driven on / off is the first dead time period and the dead time period when the second series circuit is driven on / off is the second dead time period, In order to drive to reduce the respective output impedances during the first and second dead times by applying ON / OFF drive signals having a predetermined time constant so as to overlap each other, harmonics output from the transmitting antenna are output. Waves can be suppressed.
また、駆動回路は、第２デッドタイム期間を第１デッドタイム期間とは異なるタイミングとしつつ、第１直列回路をオンオフ駆動する第１デッドタイム期間中には送信用アンテナを挟んだ逆側の第２直列回路による駆動出力電圧を安定電圧としている。 In addition, the drive circuit sets the second dead time period to be different from the first dead time period, and the first circuit on the opposite side across the transmission antenna during the first dead time period for driving the first series circuit on and off. The drive output voltage by the two series circuit is a stable voltage.
例えば素子値のバラつき等に応じて第１および第２直列回路のオンオフ駆動信号が互いにオーバーラップせずにずれてしまうと端子出力がハイインピーダンスになる期間が存在する。第１デッドタイム期間において第１直列回路の出力インピーダンスがハイインピーダンスになると、第２直列回路の出力駆動電圧変動が送信用アンテナの無線信号出力に影響することになるが、第１デッドタイム期間では第２直列回路の出力駆動電圧が安定電圧とされているため、第２直列回路の出力駆動電圧はほぼ変動することはなく、第２直列回路の出力駆動電圧変動に応じた無線信号が送信用アンテナから出力される虞を極力抑制できる。これにより、送信用アンテナに生じるラジオノイズを極力抑制できる。 For example, there is a period in which the terminal output becomes high impedance when the ON / OFF drive signals of the first and second series circuits are shifted without overlapping each other due to variations in element values. If the output impedance of the first series circuit becomes high impedance in the first dead time period, the output drive voltage fluctuation of the second series circuit will affect the radio signal output of the transmitting antenna. In the first dead time period, Since the output drive voltage of the second series circuit is a stable voltage, the output drive voltage of the second series circuit hardly varies, and a radio signal corresponding to the output drive voltage fluctuation of the second series circuit is used for transmission. The possibility of being output from the antenna can be suppressed as much as possible. Thereby, the radio noise generated in the transmitting antenna can be suppressed as much as possible.
なお、本発明における「基本サイクルの立上りタイミングと立下りタイミングの間、および、立下りタイミングと立上りタイミングの間の間隔を互いに等しくするように駆動信号を印加する」という要件は、送信用アンテナの駆動周波数を規定するシステムの構成要件の素子値のバラつきやその他システム要件のマージンを見込んだ場合に当該基本サイクルの立上りタイミングから立下りタイミング間、立下りタイミングから立上りタイミング間が互いにほぼ等しくなるという意を示しており立上りタイミングから立下りタイミング間、立下りタイミングから立上りタイミング間の間隔が互いに厳密に等しくなるという意ではない。この要件は、厳密な標準基本サイクルに比較して高調波が生じにくい程度の基本サイクル（例えば±数％程度のマージンを見込んだ基本サイクル：基本サイクルのデューティ＝ほぼ５０％）であるという意味を示すものである。 In the present invention, the requirement that “the drive signal is applied so that the intervals between the rising timing and falling timing of the basic cycle and the interval between the falling timing and the rising timing are equal to each other” is the requirement of the transmitting antenna. When the variation of the element value of the system configuration requirement that defines the drive frequency and the margin of other system requirements are expected, the rise timing from the basic cycle to the fall timing, and the fall timing to the rise timing are almost equal to each other. It does not mean that the interval between the rising timing and the falling timing and the interval between the falling timing and the rising timing are strictly equal to each other. This requirement means that the basic cycle is such that harmonics are less likely to occur compared to a strict standard basic cycle (for example, a basic cycle with a margin of about ± several percent: the duty of the basic cycle = almost 50%). It is shown.
（第１実施形態）
以下、第１実施形態について図１〜図１７を参照しながら説明する。
図１は車両用無線送信システムの構成図であり、図２はドライバ回路の内部電気的構成を示す。図３および図４は基本的動作を示す。本実施形態では無線施解錠システムにおける無線送信回路の一実施形態を示すが特に無線施解錠システムに限定されるものではなく他のシステムに適用しても良い。無線施解錠システムは、ユーザが無線電子キーを所持し車載器がこの無線電子キーとの間で無線通信によりＩＤ認証し、ドアロックの施錠／開場やエンジン始動などの制御を可能とするものである。なお、以下の説明では各実施形態の特徴部分を中心に説明し、無線施解錠システムの変調／復調、システムデータの送受信等の説明については従来技術と同様のためその説明を省略する。
(First embodiment)
The first embodiment will be described below with reference to FIGS.
FIG. 1 is a configuration diagram of a vehicle radio transmission system, and FIG. 2 shows an internal electrical configuration of a driver circuit. 3 and 4 show the basic operation. In the present embodiment, an embodiment of a wireless transmission circuit in a wireless locking / unlocking system is shown, but the present invention is not particularly limited to the wireless locking / unlocking system and may be applied to other systems. The wireless locking / unlocking system allows the user to have a wireless electronic key, and the vehicle-mounted device performs ID authentication by wireless communication with the wireless electronic key, and enables control such as door lock locking / opening and engine start. is there. In the following description, the features of each embodiment will be mainly described, and description of modulation / demodulation of the wireless locking / unlocking system, transmission / reception of system data, and the like will be omitted because they are the same as in the prior art.
図１に示すように、車載器となる無線送信回路１は、ＭＯＳトランジスタＭ１〜Ｍ４、ドライバ回路Ｄ１〜Ｄ４、論理回路ＬＣ、チャージポンプ回路ＣＰ、抵抗Ｒｂ１、Ｒｂ２、送信用アンテナＡ、を接続して構成される。送信用アンテナＡは、アンテナコイルＡａと、このアンテナコイルＡａに直列共振するキャパシタＡｂを有する共振アンテナを含む。
As shown in FIG. 1, a
ＭＯＳトランジスタＭ１〜Ｍ４としては、例えばＮチャネル電圧制御型のＭＯＳトランジスタが用いられており、Ｈブリッジ回路２として構成されている。ドライバ回路Ｄ１〜Ｄ４は、それぞれＭＯＳトランジスタＭ１〜Ｍ４のゲート（制御端子）に駆動信号を出力する。ＭＯＳトランジスタＭ１およびＭ２は第１直列回路３を構成し、ＭＯＳトランジスタＭ３およびＭ４は第２直列回路４を構成する。
As the MOS transistors M <b> 1 to M <b> 4, for example, N-channel voltage control type MOS transistors are used, and the H-
論理回路ＬＣはドライバ回路Ｄ１〜Ｄ４に駆動タイミング信号を出力する。チャージポンプ回路ＣＰはハイサイド側のドライバ回路Ｄ１およびＤ３に駆動用電源を昇圧して供給する。抵抗Ｒｂ１、Ｒｂ２および送信用アンテナＡは、ＭＯＳトランジスタＭ１およびＭ２の共通接続ノードとＭＯＳトランジスタＭ３およびＭ４の共通接続ノードとの間に直列接続されている。 The logic circuit LC outputs a drive timing signal to the driver circuits D1 to D4. The charge pump circuit CP boosts and supplies driving power to the high-side driver circuits D1 and D3. The resistors Rb1 and Rb2 and the transmitting antenna A are connected in series between the common connection node of the MOS transistors M1 and M2 and the common connection node of the MOS transistors M3 and M4.
図２にはドライバ回路Ｄ１の構成例を示す。他のドライバ回路Ｄ２〜Ｄ４はドライバ回路Ｄ１と同様の構成であるため他のドライバ回路Ｄ２〜Ｄ４の構成説明は省略する。図２に示すように、ドライバ回路Ｄ１〜Ｄ４は、それぞれ、ＭＯＳトランジスタＭ５〜Ｍ７、ターンオン時間制御用の抵抗Ｒon、ターンオフ時間制御用の抵抗Ｒoff、電圧変換用の抵抗Ｒva，Ｒvb、インバータＧ１、Ｇ２などを備える。インバータＧ１、Ｇ２は、論理回路ＬＣから与えられる制御信号に応じて、ＭＯＳトランジスタＭ５、Ｍ６に相補的にオンオフ駆動信号を印加する。インバータＧ１がＨレベル、インバータＧ２がＬレベルを出力するときには、ＭＯＳトランジスタＭ５がオン、ＭＯＳトランジスタＭ６はオフする。したがって、ＭＯＳトランジスタＭ７はそのゲートソース間電圧がほぼ０となるためオフし、ドライバ回路Ｄ１はＬレベルを出力する。 FIG. 2 shows a configuration example of the driver circuit D1. Since the other driver circuits D2 to D4 have the same configuration as the driver circuit D1, description of the configuration of the other driver circuits D2 to D4 is omitted. As shown in FIG. 2, the driver circuits D1 to D4 include MOS transistors M5 to M7, a turn-on time control resistor Ron, a turn-off time control resistor Roff, voltage conversion resistors Rva and Rvb, an inverter G1, respectively. G2 etc. are provided. The inverters G1 and G2 apply ON / OFF drive signals to the MOS transistors M5 and M6 in a complementary manner in accordance with a control signal supplied from the logic circuit LC. When the inverter G1 outputs H level and the inverter G2 outputs L level, the MOS transistor M5 is turned on and the MOS transistor M6 is turned off. Therefore, the MOS transistor M7 is turned off because its gate-source voltage is almost 0, and the driver circuit D1 outputs L level.
逆に、インバータＧ１がＬレベル、インバータＧ２がＨレベルを出力するときには、ＭＯＳトランジスタＭ５がオフ、ＭＯＳトランジスタＭ６はオンする。したがって、ＭＯＳトランジスタＭ７はそのゲートソース間に接続された抵抗Ｒvaにより生じた電位差でオンし、ドライバ回路Ｄ１はＨレベルを出力する。 Conversely, when the inverter G1 outputs L level and the inverter G2 outputs H level, the MOS transistor M5 is turned off and the MOS transistor M6 is turned on. Therefore, the MOS transistor M7 is turned on by the potential difference generated by the resistor Rva connected between its gate and source, and the driver circuit D1 outputs H level.
ターンオン時間制御用の抵抗Ｒonは、ＭＯＳトランジスタＭ７がオフ状態からオン状態に遷移するときドレインソース間の電流の立上り時間を制限する。したがって、抵抗Ｒonの抵抗値を変更することでターンオン時間を制御できる。また、ターンオフ時間制御用の抵抗Ｒoffは、ＭＯＳトランジスタＭ５がオフ状態からオン状態に遷移するときドレインソース間に流れる電流の立下り時間を制限する。したがって、抵抗Ｒoffの抵抗値を変更することによってターンオフ時間を制御できる。 The turn-on time control resistor Ron limits the rise time of the current between the drain and source when the MOS transistor M7 changes from the off state to the on state. Therefore, the turn-on time can be controlled by changing the resistance value of the resistor Ron. The turn-off time control resistor Roff limits the fall time of the current flowing between the drain and source when the MOS transistor M5 transitions from the off state to the on state. Therefore, the turn-off time can be controlled by changing the resistance value of the resistor Roff.
前述した構成の動作について図３〜図６をも参照しながら説明する。
図３は、本実施形態に係る駆動タイミングと各ＭＯＳトランジスタＭ１〜Ｍ４の駆動信号について正常時における各ノードの信号波形を示す。ＬＨゲート駆動タイミングは、左ハイサイド（Left High-side）側のＭＯＳトランジスタＭ１の駆動タイミングを示し、ＬＬゲート駆動タイミングは左ロウサイド（Left Low-side）側のＭＯＳトランジスタＭ２の駆動タイミングを示す。また、ＲＨゲート駆動タイミングは右ハイサイド（Right High-side）側のＭＯＳトランジスタＭ３の駆動タイミングを示し、ＲＬゲート駆動タイミングは右ロウサイド（Right Low-side）側のＭＯＳトランジスタＭ４の駆動タイミングを示す。
The operation of the above configuration will be described with reference to FIGS.
FIG. 3 shows signal waveforms at the respective nodes when the drive timing and the drive signals of the MOS transistors M1 to M4 according to the present embodiment are normal. The LH gate drive timing indicates the drive timing of the left high-side MOS transistor M1, and the LL gate drive timing indicates the drive timing of the left low-side MOS transistor M2. The RH gate drive timing indicates the drive timing of the right high-side MOS transistor M3, and the RL gate drive timing indicates the drive timing of the right low-side MOS transistor M4. .
Ｍ１＝オフ、Ｍ２＝オン、Ｍ３＝オン、Ｍ４＝オフを動作始点として説明する。基本サイクルの立上りタイミングに同期して、（１）ＬＬゲートにオフ駆動信号印加、（２）ＬＨゲートにオン駆動信号印加、（３）ＲＨゲートにオフ駆動信号印加、（４）ＲＬゲートにオン駆動信号印加、という（１）〜（４）の順でゲート駆動する。これらの各駆動信号の印加タイミング間には所定のデッドタイムＴｄを設けている。 The operation will be described with M1 = off, M2 = on, M3 = on, and M4 = off. In synchronization with the rise timing of the basic cycle, (1) an off drive signal is applied to the LL gate, (2) an on drive signal is applied to the LH gate, (3) an off drive signal is applied to the RH gate, and (4) the RL gate is on. Gate drive is performed in the order of (1) to (4), ie, drive signal application. A predetermined dead time Td is provided between the application timings of these drive signals.
その後、基本サイクルの立下りタイミングに同期して、（５）ＬＨゲートにオフ駆動信号印加、（６）ＬＬゲートにオン駆動信号印加、（７）ＲＬゲートにオフ駆動信号印加、（８）ＲＨゲートにオン駆動信号印加、という（５）〜（８）のサイクルを行う。これらの各駆動信号印加タイミング間にも所定のデッドタイムＴｄを設けている。そしてこれらの（１）〜（８）を基本サイクルに同期して繰り返している。 Then, in synchronization with the falling timing of the basic cycle, (5) off drive signal application to the LH gate, (6) on drive signal application to the LL gate, (7) off drive signal application to the RL gate, (8) RH A cycle of (5) to (8) is performed in which an ON drive signal is applied to the gate. A predetermined dead time Td is also provided between these drive signal application timings. These (1) to (8) are repeated in synchronization with the basic cycle.
本実施形態では、オン駆動信号の出力タイミング、オフ駆動信号の出力タイミングの全てを互いに異なるタイミングとしている。ＭＯＳトランジスタＭ１およびＭ２によって構成されるハーフブリッジをＬブリッジ３（第１直列回路）、ＭＯＳトランジスタＭ３およびＭ４によって構成されるハーフブリッジをＲブリッジ４（第２直列回路）と称すれば、Ｌブリッジ３のデッドタイム期間Ｔｄ１とＲブリッジ４のデッドタイム期間Ｔｄ２とを互いに異なる期間（異位相）としている。この手法ではＬブリッジ３とＲブリッジ４のゲート駆動信号の上昇開始タイミング、下降開始タイミングをずらしている。
In the present embodiment, the output timing of the on drive signal and the output timing of the off drive signal are all different timings. The half bridge constituted by the MOS transistors M1 and M2 is referred to as an L bridge 3 (first series circuit), and the half bridge constituted by the MOS transistors M3 and M4 is referred to as an R bridge 4 (second series circuit). 3 dead time period Td1 and
ゲート駆動信号の上昇開始初期、下降開始初期は、当該駆動信号の変化が特に激しいため主に高調波が強く出力されやすい。その後のゲート駆動信号は信号変化が緩やかになる。なお、デッドタイムＴｄはこのゲート駆動信号の整定時間に応じて決定されるものであり、各ＭＯＳトランジスタＭ１〜Ｍ４のオン抵抗値、抵抗Ｒon、Ｒoffの抵抗値、浮遊容量Ｃ（図１のＣgd,Ｃgs参照）の容量値に応じて設定され、特に抵抗Ｒon、Ｒoffを含むＣＲ時定数により信号波形が変化する。 At the beginning of the rise of the gate drive signal and at the beginning of the fall, the change in the drive signal is particularly severe, so that the harmonics are mainly output strongly. Subsequent gate drive signals change gradually. The dead time Td is determined in accordance with the settling time of the gate drive signal. The on resistance values of the MOS transistors M1 to M4, the resistance values of the resistors Ron and Roff, the stray capacitance C (Cgd in FIG. 1). , Cgs), and the signal waveform varies depending on the CR time constant including the resistors Ron and Roff.
ここで、一の側（例えばハイサイド側、ロウサイド側）のＭＯＳトランジスタのゲート駆動信号の立下り波形と、他の側（例えばロウサイド側、ハイサイド側）のＭＯＳトランジスタのゲート駆動信号の立上り波形とをオーバーラップさせている。これにより、各ＭＯＳトランジスタＭ１〜Ｍ４が素子破壊に至らない程度のオン抵抗の設定条件において、ハイサイド側、ロウサイド側の各ＭＯＳトランジスタＭ１〜Ｍ４のオンオフ状態を切替えることができる。 Here, the falling waveform of the gate drive signal of the MOS transistor on one side (for example, the high side and the low side) and the rising waveform of the gate drive signal of the MOS transistor on the other side (for example, the low side and the high side) And overlap. As a result, the on / off states of the high-side and low-side MOS transistors M1 to M4 can be switched under the on-resistance setting conditions such that the MOS transistors M1 to M4 do not cause element breakdown.
このように時定数を伴う駆動信号を送信用アンテナＡに印加することによって送信用アンテナＡには徐々に通電されるようになり、送信用アンテナＡに通電する駆動電流の変化が緩やかになる。これによりノイズ要因となる高調波成分を制限して送信用アンテナＡに駆動電流を供給できる。理想的には立下り波形と立上り波形をオーバーラップさせることができるためハイインピーダンスとなる期間をなくして送信用アンテナＡを駆動できる。 Thus, by applying a drive signal with a time constant to the transmitting antenna A, the transmitting antenna A is gradually energized, and the change in the driving current energized to the transmitting antenna A becomes moderate. As a result, it is possible to supply a drive current to the transmitting antenna A while limiting the harmonic components that cause noise. Ideally, since the falling waveform and the rising waveform can be overlapped, the transmitting antenna A can be driven without a period of high impedance.
図４は比較例における正常時の波形を示す。ＬＬゲート駆動タイミングとＲＨゲート駆動タイミングとを一致させると共に、ＬＨゲート駆動タイミングとＲＬゲート駆動タイミングとを一致させている。このとき、正常時においては前述の図３とほぼ同様に信号出力できることがわかる。 FIG. 4 shows a normal waveform in the comparative example. The LL gate drive timing and the RH gate drive timing are matched, and the LH gate drive timing and the RL gate drive timing are matched. At this time, it can be seen that the signal can be output in substantially the same manner as in FIG.
しかし、ドライバ回路Ｄ１〜Ｄ４は、各トランジスタＭ５〜Ｍ７および抵抗Ｒon、Ｒoffなどの素子を備える。例えばこれらのドライバ回路Ｄ１〜Ｄ４内の各素子値のバラつきに応じてゲート駆動信号の時定数が小さくなると、時定数の小さなゲート駆動信号は他のゲート駆動信号に比較して急激に変化する。また逆に、ゲート駆動信号の時定数が大きくなったときには時定数の大きなゲート駆動信号が他のゲート駆動信号に比較して緩やかに変化する。以下、この場合を異常な場合の例として挙げて説明を行う。 However, the driver circuits D1 to D4 include elements such as the transistors M5 to M7 and resistors Ron and Roff. For example, when the time constant of the gate drive signal is reduced in accordance with the variation of the element values in the driver circuits D1 to D4, the gate drive signal having a small time constant changes abruptly as compared with other gate drive signals. Conversely, when the time constant of the gate drive signal increases, the gate drive signal having a large time constant changes more slowly than the other gate drive signals. Hereinafter, this case will be described as an example of an abnormal case.
＜ＬＬゲート駆動信号の異常時（立下りＣＲ時定数小）＞
以下、ＬＬゲート駆動信号のみ素子値等のバラつきに応じて立下りＣＲ時定数が小さくなり、ＬＬゲート駆動信号の立下りが素早くなる場合について説明する。ＬＬゲート駆動信号が素早く立下がると、ＭＯＳトランジスタＭ１およびＭ２が双方同時にオフとなる期間がある。このとき、ＭＯＳトランジスタＭ１およびＭ２の相互接続ノードの出力インピーダンスはハイインピーダンスとなる。この場合、送信用アンテナＡの他端に接続されたＲｏｕｔ端子の出力駆動電圧（Ｒｏｕｔ信号相当）が、ＭＯＳトランジスタＭ１およびＭ２の相互接続ノード（開放端）の電圧変動に影響する。
<When LL gate drive signal is abnormal (falling CR time constant is small)>
Hereinafter, a case will be described in which only the LL gate drive signal has a falling CR time constant that decreases according to variations in element values and the like, and the LL gate drive signal falls quickly. When the LL gate drive signal falls quickly, there is a period in which both MOS transistors M1 and M2 are simultaneously turned off. At this time, the output impedance of the interconnection node of the MOS transistors M1 and M2 is high impedance. In this case, the output drive voltage (corresponding to the Rout signal) of the Rout terminal connected to the other end of the transmitting antenna A affects the voltage fluctuation of the interconnection node (open end) of the MOS transistors M1 and M2.
図４の比較例に示す駆動タイミングを採用したときには、例えば図５に示すように異常信号波形が得られる。図５に示すように、ＬＬゲート駆動信号が通常より素早く立ち下がると（図５の符号Ｚ１参照）、このタイミングではＲＨゲート駆動信号が低下しつつあるもののＲＨゲート駆動信号は低下しきっていないため、送信用アンテナＡの逆側ノードＮ２（図１参照）に発生する電圧は未だ大きい（図５の符号Ｚ３参照）。この影響に応じてＬｏｕｔ端子電圧（Ｌｏｕｔ信号）が一旦上昇する（図５のＺ２参照）。 When the drive timing shown in the comparative example of FIG. 4 is employed, an abnormal signal waveform is obtained, for example, as shown in FIG. As shown in FIG. 5, when the LL gate drive signal falls faster than usual (see Z1 in FIG. 5), although the RH gate drive signal is decreasing at this timing, the RH gate drive signal is not fully decreased. The voltage generated at the reverse node N2 (see FIG. 1) of the transmitting antenna A is still large (see Z3 in FIG. 5). In response to this influence, the Lout terminal voltage (Lout signal) temporarily rises (see Z2 in FIG. 5).
しかし、Ｒｏｕｔ端子電圧が徐々に低下し続けているため（図５のＺ３参照）、これに合わせてＬｏｕｔ端子電圧も僅かに低下する（図５の符号Ｚ２参照）。この後、ＬＨゲート駆動信号が上昇するためＬｏｕｔ端子電圧が再度上昇する（図５の符号Ｚ２参照）。この一連の流れに応じて、ＲＨゲート駆動信号の影響を受けてＬｏｕｔ端子に短いプリパルス電圧を生じてしまう（図５の符号Ｚ２参照）。プリパルス電圧発生の影響により高調波を生じ、これがラジオノイズを発生させる要因となる。 However, since the Rout terminal voltage continues to gradually decrease (see Z3 in FIG. 5), the Lout terminal voltage also slightly decreases (see reference numeral Z2 in FIG. 5). Thereafter, since the LH gate drive signal rises, the Lout terminal voltage rises again (see symbol Z2 in FIG. 5). In accordance with this series of flows, a short pre-pulse voltage is generated at the Lout terminal due to the influence of the RH gate drive signal (see symbol Z2 in FIG. 5). Harmonics are generated by the influence of pre-pulse voltage generation, and this becomes a factor that generates radio noise.
図６は、本実施形態の回路構成を用いた場合の異常時における各ノードの信号波形を示す。前述の比較例の図５に示したように、ＬＬゲート駆動信号の立下りＣＲ時定数がドライバ回路Ｄ２内の各素子値のバラつきによって小さくなるときには、ＬＬゲート駆動信号が急速に立下がる（図６の符号Ｚ１参照）。ＬＬゲート駆動信号が素早く立下がると、前述と同様にＬブリッジ３の出力はハイインピーダンス（開放状態）となる。したがって前述と同様にＲｏｕｔ端子の駆動電圧がＭＯＳトランジスタＭ１およびＭ２の相互接続ノード（開放端）の電圧変動に影響される。
FIG. 6 shows a signal waveform of each node at the time of abnormality when the circuit configuration of the present embodiment is used. As shown in FIG. 5 of the above-described comparative example, when the falling CR time constant of the LL gate drive signal becomes small due to variations in the element values in the driver circuit D2, the LL gate drive signal falls rapidly (FIG. 5). 6 reference Z1). When the LL gate drive signal falls quickly, the output of the
しかし、図６に示すように、このタイミングではＲｏｕｔ端子電圧（Ｒｏｕｔ信号）は高レベルのまま維持されている（図６の符号Ｚ４参照）ため、前述のプリパルス電圧を生じることはない。これは、Ｌブリッジ３のデッドタイム期間Ｔｄ１とＲブリッジ４のデッドタイム期間Ｔｄ２をずらしていることに起因する。
However, as shown in FIG. 6, at this timing, the Rout terminal voltage (Rout signal) is maintained at a high level (see Z4 in FIG. 6), and thus the pre-pulse voltage described above is not generated. This is because the dead time period Td1 of the
以下、詳細に説明する。ＬＬゲート駆動信号が素早く立下がると、ＭＯＳトランジスタＭ１およびＭ２の出力インピーダンスがハイインピーダンス（開放状態）となる。この場合、送信用アンテナＡの他端に接続されたＲｏｕｔ端子の駆動電圧が送信用アンテナＡの開放端に影響する。 Details will be described below. When the LL gate drive signal falls quickly, the output impedances of the MOS transistors M1 and M2 become high impedance (open state). In this case, the driving voltage of the Rout terminal connected to the other end of the transmitting antenna A affects the open end of the transmitting antenna A.
図６に示すように、このタイミングではＲＨゲート駆動信号が最高レベルのまま安定して維持されていると共に、ＲＬゲート駆動信号が最低レベルのまま安定して維持されているため、送信用アンテナＡの開放端の電圧変動の影響は前述の図５に比較して滑らかになり（図６の符号Ｚ５参照）プリパルス電圧も生じない。その後もＲｏｕｔ端子電圧が最高レベルのまま保持されているため、これに伴いＬｏｕｔ端子電圧も上昇する（図６のタイミング（２）の符号Ｚ５参照）。 As shown in FIG. 6, at this timing, the RH gate drive signal is stably maintained at the highest level, and the RL gate drive signal is stably maintained at the lowest level. The influence of the voltage fluctuation at the open end of the circuit becomes smoother than that of FIG. After that, since the Rout terminal voltage is held at the highest level, the Lout terminal voltage also rises accordingly (see reference sign Z5 in timing (2) in FIG. 6).
その後、ＬＨゲート駆動信号が上昇するとＭＯＳトランジスタＭ１がターンオンするため、これに応じてＬｏｕｔ端子電圧が上昇する（図６の期間（２）〜（３）参照）。このようにしてＬｏｕｔ端子電圧は最大レベルまで上昇し続けることになり、前述の比較例の説明で示したプリパルス電圧を生じる虞はない。 Thereafter, when the LH gate drive signal rises, the MOS transistor M1 is turned on, and accordingly, the Lout terminal voltage rises (see the periods (2) to (3) in FIG. 6). In this way, the Lout terminal voltage continues to rise to the maximum level, and there is no possibility of generating the prepulse voltage shown in the description of the comparative example.
その後、ＲＨゲート駆動信号を低下させた後にＲＬゲート駆動信号を上昇させるときには、Ｌｏｕｔ端子電圧は最高レベルまで上昇しきっている。このためＲｏｕｔ端子電圧が低下したとしてもこの影響を受けることはない（図６の期間（３）〜（４）参照）。このため、ＬＬゲート駆動信号が標準より素早く低下したとしても、Ｌｏｕｔ端子電圧の変化中にＲｏｕｔ端子電圧を変化させないようにしているため、プリパルス電圧の発生を抑制できる。 Thereafter, when the RL gate drive signal is raised after the RH gate drive signal is lowered, the Lout terminal voltage has been raised to the maximum level. For this reason, even if the Rout terminal voltage is lowered, it is not affected by this (see periods (3) to (4) in FIG. 6). For this reason, even if the LL gate drive signal drops more quickly than the standard, the Rout terminal voltage is not changed during the change of the Lout terminal voltage, so that the generation of the prepulse voltage can be suppressed.
＜ＲＬゲート駆動信号の異常時（立下りＣＲ時定数小）＞
図７は、ＲＬゲート駆動信号のみ立下りＣＲ時定数が標準より小さい値となる場合の本実施形態のタイミングチャートを示し、図８はその比較例を示す（比較例の駆動タイミングは図４と同様）。
<When RL gate drive signal is abnormal (falling CR time constant is small)>
FIG. 7 shows a timing chart of the present embodiment when the falling CR time constant of the RL gate driving signal is smaller than the standard value, and FIG. 8 shows a comparative example (the driving timing of the comparative example is the same as that of FIG. 4). The same).
図８に示す比較例では、ＲＬゲート駆動信号が素早く立下ると（図８の符号Ｚ１１参照）、前述説明と同様の作用によってＲｏｕｔ端子にプリパルス電圧を生じてしまう（図８の符号Ｚ１２参照）。 In the comparative example shown in FIG. 8, when the RL gate drive signal falls quickly (see symbol Z11 in FIG. 8), a pre-pulse voltage is generated at the Rout terminal by the same operation as described above (see symbol Z12 in FIG. 8). .
これに対し図７に示す本実施形態のタイミングでは、ＲＬゲート駆動信号が素早く立ち下がったとしても（図７の符号Ｚ１１参照）、Ｌｏｕｔ端子電圧が既に低下しきって安定しており（図７の符号Ｚ１３参照）、このタイミングではＬｏｕｔ端子電位はＲｏｕｔ端子電位とほぼ同電位となっている。この影響を受けてＲｏｕｔ端子電位はほぼ最低レベルに保持される（図７の符号Ｚ１４参照）。その後、ＲＨゲート駆動信号が上昇するため、これに伴いＲｏｕｔ端子電圧も同様に上昇する（図７の期間（８）〜（９）参照）。このようにしてＲｏｕｔ端子電圧は上昇することになり、図８に示すプリパルス電圧を生じさせる虞を抑制できる。 On the other hand, at the timing of the present embodiment shown in FIG. 7, even if the RL gate drive signal falls quickly (see Z11 in FIG. 7), the Lout terminal voltage has already dropped and is stable (see FIG. 7). At this timing, the Lout terminal potential is substantially the same as the Rout terminal potential. Under this influence, the potential of the Rout terminal is maintained at the almost lowest level (see Z14 in FIG. 7). Thereafter, since the RH gate drive signal rises, the Rout terminal voltage rises accordingly (see periods (8) to (9) in FIG. 7). In this way, the Rout terminal voltage rises, and the possibility of generating the prepulse voltage shown in FIG. 8 can be suppressed.
このため、ＲＬゲート駆動信号が標準より素早く低下したとしても、このタイミングではＬｏｕｔ端子電圧がＲｏｕｔ端子電圧とほぼ同一の電位となっているため、Ｒｏｕｔ端子電圧の変動を阻害することができ、プリパルス電圧の発生を抑制できる。 For this reason, even if the RL gate drive signal drops more quickly than the standard, the Lout terminal voltage is almost the same potential as the Rout terminal voltage at this timing, so that fluctuations in the Rout terminal voltage can be inhibited, and the prepulse Generation of voltage can be suppressed.
＜ＬＬゲート駆動信号の異常時（立上りＣＲ時定数大）＞
図９はＬＬゲート駆動信号のみ立上りＣＲ時定数が標準より大きい値となり、ＬＨゲート駆動信号が立下がっている最中にＬＬゲート駆動信号が通常より遅く立上る場合の本実施形態のタイミングチャートを示し、図１０はその比較例を示す（比較例の駆動タイミングは図５と同様）。
<When LL gate drive signal is abnormal (rising CR time constant is large)>
FIG. 9 is a timing chart of the present embodiment when only the LL gate drive signal has the rising CR time constant larger than the standard value, and the LL gate drive signal rises later than usual while the LH gate drive signal falls. FIG. 10 shows a comparative example (the driving timing of the comparative example is the same as that of FIG. 5).
ＬＨゲート駆動信号が立下がっている最中にＬＬゲート駆動信号が標準より遅く立上がると、ＭＯＳトランジスタＭ１およびＭ２のゲートに印加する駆動信号が双方共にオン閾値電圧を下回る期間が存在し、ＭＯＳトランジスタＭ１およびＭ２の双方が同時にオフとなる期間が存在する。このときＭＯＳトランジスタＭ１およびＭ２の相互接続ノードの出力インピーダンスはハイインピーダンス（開放状態）となる。この場合、前述と同様に送信用アンテナＡの他端に接続されたＲｏｕｔ端子の出力駆動電圧がＭＯＳトランジスタＭ１およびＭ２の相互接続ノードの開放端の電圧変動に影響する。 If the LL gate drive signal rises later than the standard while the LH gate drive signal is falling, there is a period in which both drive signals applied to the gates of the MOS transistors M1 and M2 are below the ON threshold voltage. There is a period in which both transistors M1 and M2 are simultaneously off. At this time, the output impedance of the interconnection node of the MOS transistors M1 and M2 becomes high impedance (open state). In this case, as described above, the output drive voltage at the Rout terminal connected to the other end of the transmitting antenna A affects the voltage fluctuation at the open end of the interconnection node of the MOS transistors M1 and M2.
図１０の比較例に示すように、ＬＨゲート駆動信号が立下がっている最中にＬＬゲート駆動信号が標準より遅く立上がると、このタイミングではＲＨゲート駆動信号が上昇しつつあるためＲｏｕｔ端子電圧が上昇しつつあり、送信用アンテナＡの開放端のＬｏｕｔ端子電圧はこの影響を受けて一旦上昇する（図１０の符号Ｚ１６参照）。その後も、Ｒｏｕｔ端子電圧が徐々に上昇し続け、これに伴いＬｏｕｔ端子電圧も徐々に上昇する。この間、ＬＬゲート駆動信号は上昇し続けるが、立上り時定数が低いため十分に上昇していない間、ＭＯＳトランジスタＭ２はオフ状態のままでありＬｏｕｔ端子電圧は下降することはない。 As shown in the comparative example of FIG. 10, if the LL gate drive signal rises later than the standard while the LH gate drive signal is falling, the RH gate drive signal is increasing at this timing, so the Rout terminal voltage The Lout terminal voltage at the open end of the transmitting antenna A temporarily rises due to this influence (see symbol Z16 in FIG. 10). Thereafter, the Rout terminal voltage continues to rise gradually, and the Lout terminal voltage also gradually rises accordingly. During this time, the LL gate drive signal continues to rise, but while the rise time constant is low, the MOS transistor M2 remains off and the Lout terminal voltage does not fall while it is not sufficiently raised.
ＬＬゲート駆動信号の立上り時定数が低いものの当該ＬＬゲート駆動信号がさらに上昇すればＭＯＳトランジスタＭ２がターンオンしＬｏｕｔ端子電圧は下降する（図１０の符号Ｚ１６参照）。したがって、この一連の流れに応じて、ＲＨゲート駆動信号の影響を受けてＬｏｕｔ端子に短いポストパルス電圧を生じる。このポストパルス電圧の影響により高調波を生じ、これがラジオノイズを生じさせる要因となる。 Although the rise time constant of the LL gate drive signal is low, when the LL gate drive signal further rises, the MOS transistor M2 is turned on and the Lout terminal voltage falls (see reference numeral Z16 in FIG. 10). Therefore, according to this series of flows, a short post pulse voltage is generated at the Lout terminal under the influence of the RH gate drive signal. Harmonics are generated by the influence of the post-pulse voltage, which causes radio noise.
図９は本実施形態の回路構成を適用した場合の異常時における各ノードの信号波形を示す。ＬＬゲート駆動信号の立上りＣＲ時定数がドライバ回路Ｄ２内の各素子値のバラつきに応じて標準より大きいときには、ＬＬゲート駆動信号が遅く立上がる（図９の符号Ｚ１５参照）。ＬＨゲート駆動信号が立下がっている最中にＬＬゲート駆動信号が遅く立上がると、前述と同様にＬブリッジ３の出力はハイインピーダンス（ほぼ開放状態）となる。したがって前述と同様にＲｏｕｔ端子の駆動電圧がＭＯＳトランジスタＭ１およびＭ２の相互接続ノード（開放端）の電圧変動に影響する。
FIG. 9 shows a signal waveform of each node at the time of abnormality when the circuit configuration of this embodiment is applied. When the rising CR time constant of the LL gate drive signal is larger than the standard according to the variation of each element value in the driver circuit D2, the LL gate drive signal rises late (see reference numeral Z15 in FIG. 9). If the LL gate drive signal rises late while the LH gate drive signal is falling, the output of the
しかし、図９の符号Ｚ１５に示すタイミングでは、Ｒｏｕｔ端子電圧は最低レベルのまま維持されているため、前述のポストパルス電圧を生じる虞を抑制できる。これもまた、Ｌブリッジ３のデッドタイム期間Ｔｄ１とＲブリッジ４のデッドタイム期間Ｔｄ２をずらしていることに起因する。
However, since the Rout terminal voltage is maintained at the lowest level at the timing indicated by reference numeral Z15 in FIG. 9, the possibility of generating the aforementioned post-pulse voltage can be suppressed. This is also due to the fact that the dead time period Td1 of the
以下、詳細に説明する。ＬＬゲート駆動信号が遅く立上がると、ＭＯＳトランジスタＭ１およびＭ２の出力インピーダンスがハイインピーダンス（開放状態）となる。この場合、送信用アンテナＡの他端に接続されたＲｏｕｔ端子の駆動電圧が送信用アンテナＡの開放端に影響する。 Details will be described below. When the LL gate drive signal rises late, the output impedances of the MOS transistors M1 and M2 become high impedance (open state). In this case, the driving voltage of the Rout terminal connected to the other end of the transmitting antenna A affects the open end of the transmitting antenna A.
図９に示すように、このタイミングではＲＨゲート駆動信号が最低レベルのまま維持されているため、Ｒｏｕｔ端子電圧は安定電圧になっており（図９の符号Ｚ１７参照）、送信用アンテナＡのハイインピーダンス端に対する電圧変動の影響は緩やかになる（図９の符号Ｚ１８参照）。その後も、Ｒｏｕｔ端子電圧が最低レベルのまま維持されているため、これに伴いＬｏｕｔ端子電圧も緩やかに下降する（図９の符号Ｚ１８参照）。 As shown in FIG. 9, at this timing, the RH gate drive signal is maintained at the lowest level, so the Rout terminal voltage is a stable voltage (see symbol Z17 in FIG. 9). The influence of the voltage fluctuation on the impedance end becomes moderate (see symbol Z18 in FIG. 9). After that, since the Rout terminal voltage is maintained at the lowest level, the Lout terminal voltage gradually decreases accordingly (see Z18 in FIG. 9).
その後、ＬＬゲート駆動信号がさらに上昇すると、ＭＯＳトランジスタＭ２がターンオンするため、これに応じてＬｏｕｔ端子電圧がさらに下降する（図９の符号Ｚ１８参照）。このようにしてＬｏｕｔ端子電圧は下降し続けることになり、前述の比較例の説明で示したポストパルス電圧を生じる虞を抑制できる。 Thereafter, when the LL gate drive signal further rises, the MOS transistor M2 is turned on, and accordingly, the Lout terminal voltage further falls (see symbol Z18 in FIG. 9). In this manner, the Lout terminal voltage continues to decrease, and the possibility of generating the post pulse voltage shown in the description of the comparative example can be suppressed.
その後、ＲＬゲート駆動信号を低下させた後にＲＨゲート駆動信号を上昇させるときには、Ｌｏｕｔ端子電圧は最低レベルまで下降しきっている。このため、Ｒｏｕｔ端子電圧が上昇したとしてもこの影響を受けることはない（図９の（８）〜（９）期間参照）。このため、ＬＬゲート駆動信号が標準より遅く上昇したとしても、Ｌｏｕｔ端子電圧の変化中にＲｏｕｔ端子電圧を変化させないようにしているため、ポストパルス電圧の発生を抑制できる。 Thereafter, when the RH gate drive signal is raised after the RL gate drive signal is lowered, the Lout terminal voltage has been lowered to the lowest level. For this reason, even if the Rout terminal voltage rises, it is not affected by this (refer to the periods (8) to (9) in FIG. 9). For this reason, even if the LL gate drive signal rises later than the standard, since the Rout terminal voltage is not changed during the change of the Lout terminal voltage, the generation of the post pulse voltage can be suppressed.
＜ＲＬゲート駆動信号の異常時（立上りＣＲ時定数大）＞
図１１はＲＬゲート駆動信号の立上りＣＲ時定数が標準より大きな値となる場合の本実施形態のタイミングチャートを示す。ＲＬゲート駆動信号が立上り始めたときには、Ｌｏｕｔ端子の駆動電圧が既に上昇しきって安定電圧となっている（図１１の符号Ｚ１９，Ｚ２０参照）。したがって、Ｌブリッジ３の出力端子の電圧変化の影響を受けることがなくなり、プリパルス電圧を生じる虞を抑制できる。
<When RL gate drive signal is abnormal (rising CR time constant is large)>
FIG. 11 shows a timing chart of the present embodiment when the rising CR time constant of the RL gate drive signal is larger than the standard value. When the RL gate drive signal starts to rise, the drive voltage at the Lout terminal has already increased to a stable voltage (see symbols Z19 and Z20 in FIG. 11). Therefore, it is not affected by the voltage change of the output terminal of the
＜ＬＨゲート駆動信号の異常時（立下りＣＲ時定数小）＞
図１２は、ＬＨゲート駆動信号の立下りＣＲ時定数が標準より小さな値となる場合の本実施形態のタイミングチャートを示す。図１３は比較例を示す（比較例の駆動タイミングは図４と同様）。
<When the LH gate drive signal is abnormal (falling CR time constant is small)>
FIG. 12 shows a timing chart of the present embodiment when the falling CR time constant of the LH gate drive signal is smaller than the standard value. FIG. 13 shows a comparative example (the driving timing of the comparative example is the same as that of FIG. 4).
図１３に示す比較例では、ＬＨゲート駆動信号が素早く立下ると（図１３の符号Ｚ２１参照）、ＭＯＳトランジスタＭ１およびＭ２の相互接続ノードの出力インピーダンスがハイインピーダンス（開放状態）となる期間が存在するため、Ｒｏｕｔ端子の電圧変化の影響を受けてＬｏｕｔ端子にポストパルス電圧を生じてしまう（図１３の符号Ｚ２２参照）。 In the comparative example shown in FIG. 13, there is a period in which the output impedance of the interconnection node of the MOS transistors M1 and M2 becomes high impedance (open state) when the LH gate drive signal quickly falls (see Z21 in FIG. 13). Therefore, a post-pulse voltage is generated at the Lout terminal due to the influence of the voltage change at the Rout terminal (see Z22 in FIG. 13).
これに対し、図１２に示す本実施形態ではＬＨゲート駆動信号が素早く立ち下がったとしてもＲｏｕｔ端子電圧は最低レベルで安定している（図１２の符号Ｚ２３参照）。したがって、このＲｏｕｔ端子電圧の影響を受けてＬｏｕｔ端子電圧は緩やかに低下し続ける。 On the other hand, in the present embodiment shown in FIG. 12, even if the LH gate drive signal falls quickly, the Rout terminal voltage is stable at the lowest level (see symbol Z23 in FIG. 12). Therefore, the Lout terminal voltage continues to decrease gradually under the influence of the Rout terminal voltage.
その後、ＬＬゲート駆動信号が上昇するためＭＯＳトランジスタＭ２がオンし、これに伴いＬｏｕｔ端子電圧がさらに下降する。Ｌｏｕｔ端子電圧は徐々に下降することになるため、図１３に示すポストパルス電圧を生じる虞を抑制できる。 Thereafter, since the LL gate drive signal rises, the MOS transistor M2 is turned on, and the Lout terminal voltage further falls accordingly. Since the Lout terminal voltage gradually decreases, the possibility of generating the post-pulse voltage shown in FIG. 13 can be suppressed.
このため、ＬＨゲート駆動信号が標準より素早く立ち下がったとしても、このタイミングではＲｏｕｔ端子電圧が最低レベルとなっているため、当該Ｒｏｕｔ端子電圧に合わせてＬｏｕｔ端子電圧を下降させることができ、これによりポストパルス電圧を生じる虞を抑制できる。 For this reason, even if the LH gate drive signal falls faster than the standard, the Rout terminal voltage is at the lowest level at this timing, so the Lout terminal voltage can be lowered in accordance with the Rout terminal voltage. Therefore, the possibility of generating a post pulse voltage can be suppressed.
＜ＲＨゲート駆動信号の異常時（立下りＣＲ時定数小）＞
図１４はＲＨゲート駆動信号の立下りＣＲ時定数が標準より小さな値となる場合の本実施形態のタイミングチャートを示す。ＲＬゲート駆動信号が立上る前にＲＨゲート駆動信号が素早く立下がると、ＭＯＳトランジスタＭ３およびＭ４の双方が同時にオフ状態となる期間が存在する。するとＭＯＳトランジスタＭ３およびＭ４の相互接続ノードの出力インピーダンスがハイインピーダンス（開放状態）となる。
<When RH gate drive signal is abnormal (falling CR time constant is small)>
FIG. 14 shows a timing chart of the present embodiment when the falling CR time constant of the RH gate drive signal is smaller than the standard value. If the RH gate drive signal falls quickly before the RL gate drive signal rises, there is a period in which both MOS transistors M3 and M4 are simultaneously turned off. Then, the output impedance of the interconnection node of MOS transistors M3 and M4 becomes high impedance (open state).
ＲＨゲート駆動信号が素早く立下がったとしても、Ｌｏｕｔ端子電圧が既に上昇し最高レベルで安定電圧となっている（図１４の符号Ｚ２５参照）。この影響を受けてＲｏｕｔ端子電圧は最高レベルに保持される（図１４の符号Ｚ２６参照）。その後、ＲＬゲート駆動信号が上昇するためＭＯＳトランジスタＭ４がターンオンし、これに応じてＲｏｕｔ端子電圧が下降する（図１４の符号Ｚ２７参照）。したがって、プリパルス電圧を生じる虞を抑制できる。 Even if the RH gate drive signal falls quickly, the Lout terminal voltage has already risen to a stable voltage at the highest level (see symbol Z25 in FIG. 14). Under this influence, the Rout terminal voltage is held at the highest level (see reference numeral Z26 in FIG. 14). Thereafter, since the RL gate drive signal rises, the MOS transistor M4 is turned on, and the Rout terminal voltage falls accordingly (see symbol Z27 in FIG. 14). Accordingly, it is possible to suppress the possibility of generating a prepulse voltage.
＜ＬＨゲート駆動信号の異常時（立上りＣＲ時定数大）＞
図１５は、ＬＨゲート駆動信号の立上りＣＲ時定数が標準より大きい値となり、ＬＬゲート駆動信号が立下がっている最中にＬＨゲート駆動信号が通常より遅く立上る場合の本実施形態のタイミングチャートを示し、図１６はその比較例を示す（比較例の駆動タイミングは図４と同様）。
<When the LH gate drive signal is abnormal (rising CR time constant is large)>
FIG. 15 is a timing chart of the present embodiment when the rise CR time constant of the LH gate drive signal is larger than the standard value, and the LH gate drive signal rises later than usual while the LL gate drive signal is falling. FIG. 16 shows a comparative example (the driving timing of the comparative example is the same as that of FIG. 4).
ＬＬゲート駆動信号が立下がっている最中にＬＨゲート駆動信号が標準より遅く立上がると、ＭＯＳトランジスタＭ１およびＭ２の双方が同時にオフとなる期間が存在する。この期間では、ＭＯＳトランジスタＭ１およびＭ２の相互接続ノードの出力インピーダンスはハイインピーダンス（開放状態）となる。この場合、送信用アンテナＡの他端に接続されたＲｏｕｔ端子の出力駆動電圧がＭＯＳトランジスタＭ１およびＭ２の相互接続ノードの開放端の電圧変動に影響する。 If the LH gate drive signal rises later than the standard while the LL gate drive signal is falling, there is a period in which both MOS transistors M1 and M2 are simultaneously turned off. During this period, the output impedance of the interconnection node of the MOS transistors M1 and M2 is high impedance (open state). In this case, the output drive voltage at the Rout terminal connected to the other end of the transmitting antenna A affects the voltage fluctuation at the open end of the interconnection node of the MOS transistors M1 and M2.
図１６の比較例に示すように、このタイミングではＲＨゲート駆動信号が下降しつつあるためＲｏｕｔ端子電圧も下降しつつあるものの低下しきっていないため（図１６の符号Ｚ２９参照）、送信用アンテナＡの開放端のＬｏｕｔ端子電圧はこの影響を受けて変動する（図１６の符号Ｚ３０参照）。その後も、Ｒｏｕｔ端子電圧が徐々に下降し続けるため、この影響を受けてＬｏｕｔ端子電圧も変動する（図１６の符号Ｚ３０参照）。この間、ＬＨゲート駆動信号は上昇し続けるが立上り時定数が低いため十分に上昇せずＭＯＳトランジスタＭ１はオフ状態のままでありＬｏｕｔ端子電圧は安定して上昇しない。 As shown in the comparative example of FIG. 16, at this timing, since the RH gate drive signal is decreasing, the Rout terminal voltage is also decreasing but not fully decreasing (see Z29 in FIG. 16). The Lout terminal voltage at the open end of the circuit fluctuates under this influence (see symbol Z30 in FIG. 16). After that, since the Rout terminal voltage continues to decrease gradually, the Lout terminal voltage also fluctuates due to this influence (see symbol Z30 in FIG. 16). During this time, the LH gate drive signal continues to rise, but the rise time constant is low, so that it does not rise sufficiently and the MOS transistor M1 remains off, and the Lout terminal voltage does not rise stably.
ＬＨゲート駆動信号の立上り時定数が低いものの、当該ＬＨゲート駆動信号がさらに上昇すればＭＯＳトランジスタＭ１がターンオンすることで、Ｌｏｕｔ端子電圧は上昇する（図１６の符号Ｚ３０の後部分参照）。したがって、このＬｏｕｔ端子に短い期間のプリパルス電圧が発生する。このプリパルス電圧の影響により高調波を生じ、これがラジオノイズの発生要因となる。 Although the rise time constant of the LH gate drive signal is low, if the LH gate drive signal further rises, the MOS transistor M1 is turned on, and the Lout terminal voltage rises (see the rear portion of the symbol Z30 in FIG. 16). Therefore, a pre-pulse voltage for a short period is generated at the Lout terminal. Harmonics are generated by the influence of the pre-pulse voltage, and this becomes a cause of generation of radio noise.
図１５は本実施形態の回路構成を適用した場合の異常時における各ノードの信号波形を示す。ＬＨゲート駆動信号が遅く立上がると（図１５の符号Ｚ２８参照）、Ｌブリッジ３の出力はハイインピーダンス(開放状態）となる。しかし、この期間中はＲｏｕｔ端子電圧が最高レベルに保持されているため（図１５の符号Ｚ３１参照）、前述のプリパルス電圧を生じる虞を抑制できる。
FIG. 15 shows signal waveforms of the respective nodes at the time of abnormality when the circuit configuration of the present embodiment is applied. When the LH gate drive signal rises late (see Z28 in FIG. 15), the output of the
＜ＲＨゲート駆動信号の異常時（立上りＣＲ時定数大）＞
図１７はＲＨゲート駆動信号の立上りＣＲ時定数が標準より大きい値となりＲＬゲート駆動信号が立下がる最中にＲＨゲート駆動信号が通常より遅く立上がる場合の本実施形態のタイミングチャートを示す。
<When the RH gate drive signal is abnormal (rising CR time constant is large)>
FIG. 17 shows a timing chart of this embodiment when the rising CR time constant of the RH gate drive signal is larger than the standard value and the RH gate drive signal rises later than usual while the RL gate drive signal falls.
ＲＬゲート駆動信号が立下がる最中にＲＬゲート駆動信号が標準より遅く立上がると、ＭＯＳトランジスタＭ３およびＭ４の双方が同時にオフとなる期間が存在する。このときＭＯＳトランジスタＭ３およびＭ４の相互接続ノードの出力インピーダンスはハイインピーダンス（開放状態）となる。この場合、前述と同様に、送信用アンテナＡの他端に接続されたＬｏｕｔ端子の出力駆動電圧がＭＯＳトランジスタＭ３およびＭ４の相互接続ノードの開放端の電圧変動に影響する。 If the RL gate drive signal rises later than the standard while the RL gate drive signal falls, there is a period in which both the MOS transistors M3 and M4 are simultaneously turned off. At this time, the output impedance of the interconnection node of the MOS transistors M3 and M4 becomes high impedance (open state). In this case, as described above, the output drive voltage at the Lout terminal connected to the other end of the transmitting antenna A affects the voltage fluctuation at the open end of the interconnection node of the MOS transistors M3 and M4.
しかし、ＲＨゲート駆動信号を立上げるタイミングにおいては（図１７の符号Ｚ３１参照）、すでにＬｏｕｔ端子電圧が最低レベルに低下しきって安定した電圧となっているため（図１７の符号Ｚ３２参照）、Ｌｏｕｔ端子の出力駆動電圧がＲｏｕｔ端子に影響する虞を小さくできる（図１７の符号Ｚ３３参照）。ＲＨゲート駆動信号の上昇に応じてＲｏｕｔ端子電圧が上昇し続けることになりプリパルス電圧を生じる虞を抑制できる。 However, at the timing when the RH gate drive signal rises (see symbol Z31 in FIG. 17), the Lout terminal voltage has already dropped to the lowest level and has become a stable voltage (see symbol Z32 in FIG. 17). The possibility that the output drive voltage of the terminal affects the Rout terminal can be reduced (see reference numeral Z33 in FIG. 17). As the RH gate drive signal rises, the Rout terminal voltage continues to rise and the possibility of generating a prepulse voltage can be suppressed.
以上説明したように本実施形態によれば、何らかの影響により、ＬＨゲート駆動信号、ＬＬゲート駆動信号、ＲＨゲート駆動信号または／およびＲＬゲート駆動信号について、その立上りまたは／および立下りの時定数が標準より高くなったり低くなったりしたとしても、Ｌブリッジ３のデッドタイム区間Ｔｄ１とＲブリッジ４のデッドタイム区間Ｔｄ２とを互いに異なるタイミングにしているため、一方のブリッジの出力を切替えるときには他方のブリッジの出力駆動電圧を安定電圧にすることができ、他方のブリッジの出力端電圧変動の影響を極力受けないようにすることができる。これにより波形歪（プリパルス電圧または／およびポストパルス電圧）を生じる虞を極力抑制できる。これにより、送信用アンテナＡから発生するラジオノイズを極力抑制できる。
As described above, according to the present embodiment, the rise or / and fall time constants of the LH gate drive signal, the LL gate drive signal, the RH gate drive signal, and / or the RL gate drive signal are affected by some influence. Even if it becomes higher or lower than the standard, the dead time interval Td1 of the
例えばデッドタイム期間Ｔｄ１、Ｔｄ２を互いに同一長とすれば、ドライバ回路Ｄ１〜Ｄ４の構成素子の値設計を容易にできる。
各デッドタイム期間Ｔｄ１、Ｔｄ２の間に当該デッドタイム期間Ｔｄ１、Ｔｄ２と同等の期間となる時間Ｔｄを設けているためタイミング制御を容易にできる。なお前述の時間Ｔｄを設けても良いし設けなくても良い。
For example, if the dead time periods Td1 and Td2 are set to the same length, the value design of the constituent elements of the driver circuits D1 to D4 can be facilitated.
Since the time Td that is equivalent to the dead time periods Td1 and Td2 is provided between the dead time periods Td1 and Td2, timing control can be facilitated. Note that the time Td described above may or may not be provided.
（第２実施形態）
図１８〜図１９は第２実施形態を示すもので、前述実施形態と異なるところはＬブリッジ３、Ｒブリッジ４の各駆動タイミングを変更しているところにある。前述実施形態と同一又は類似部分については同一又は類似符号を付して説明を省略し、以下異なる部分について説明する。
(Second Embodiment)
18 to 19 show the second embodiment. The difference from the previous embodiment is that the drive timings of the
前述実施形態に示したＬブリッジ３およびＲブリッジ４の各駆動タイミングは、ＬＨ＝オフ、ＬＬ＝オン、ＲＨ＝オン、ＲＬ＝オフを初期状態とすると、基本サイクルの立上りタイミングに同期してＬＬオフ→ＬＨオン→ＲＨオフ→ＲＬオンの順、基本サイクルの立下りタイミングに同期してＬＨオフ→ＬＬオン→ＲＬオフ→ＲＨオンの順、にＬブリッジ３とＲブリッジ４の駆動制御を交代で行っている。
The drive timings of the
しかし、この制御手法に代えて図１８〜図１９に示す制御手法を適用しても良い。すなわち、図１８に示すように、ＬＨ＝オフ、ＬＬ＝オン、ＲＨ＝オン、ＲＬ＝オフを初期状態としたとき、基本サイクルの立上りタイミングに同期して、ＬＬオフ→ＬＨオン及びＲＨオフ→ＲＬオンの順で駆動制御を行い、基本サイクルの立下りタイミングに同期して、ＬＨオフ→ＬＬオン及びＲＬオフ→ＲＨオンの順、に駆動制御を行っても良い。 However, instead of this control method, the control method shown in FIGS. 18 to 19 may be applied. That is, as shown in FIG. 18, when LH = off, LL = on, RH = on, and RL = off are in the initial state, in synchronization with the rising timing of the basic cycle, LL off → LH on and RH off → The drive control may be performed in the order of RL ON, and the drive control may be performed in the order of LH OFF → LL ON and RL OFF → RH ON in synchronization with the falling timing of the basic cycle.
つまり、基本サイクルの立上りタイミングに同期してＬＨオン及びＲＨオフを同時に行っており、基本サイクルの立下りタイミングに同期してＬＬオン及びＲＬオフを同時に行っているため、各デッドタイム期間Ｔｄ１およびＴｄ２を連続させることができる。また、Ｌブリッジ３のデッドタイム期間Ｔｄ１と、Ｒブリッジ４のデッドタイム期間Ｔｄ２とを入れ替えて設定しても良い。このように入れ替えても前述実施形態とほぼ同様の効果が得られる。
That is, since LH on and RH off are simultaneously performed in synchronization with the rising timing of the basic cycle, and LL on and RL off are simultaneously performed in synchronization with the falling timing of the basic cycle, each dead time period Td1 and Td2 can be made continuous. Further, the dead time period Td1 of the
要は、送信用アンテナＡを挟んで他方の端子の出力駆動電圧を安定化した状態で一方の端子の制御電圧を切換えると良い。すると、他方の端子の出力駆動電圧の影響が一方の端子電圧に過渡的に影響する虞がなくなり送信用アンテナＡを通じて高調波を生じる虞を抑制できる。 In short, it is preferable to switch the control voltage of one terminal in a state where the output drive voltage of the other terminal is stabilized across the transmitting antenna A. Then, there is no possibility that the influence of the output drive voltage of the other terminal will transiently affect the one terminal voltage, and the possibility of generating harmonics through the transmitting antenna A can be suppressed.
（他の実施形態）
本発明は、前記した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。前述した車両用無線信号送信システムの態様は、スマートキー、タイヤプレッシャー（タイヤ空気圧モニタシステム）などに適用できる。
(Other embodiments)
The present invention is not limited to the above-described embodiments, and for example, the following modifications or expansions are possible. The above-described aspect of the vehicle radio signal transmission system can be applied to smart keys, tire pressure (tire pressure monitoring system), and the like.
図面中、２はＨブリッジ回路、３はＬブリッジ（第１直列回路）、４はＲブリッジ（第２直列回路）、Ｍ１はＭＯＳトランジスタ（第１トランジスタ）、Ｍ２はＭＯＳトランジスタ（第２トランジスタ）、Ｍ３はＭＯＳトランジスタ（第３トランジスタ）、Ｍ４はＭＯＳトランジスタ（第４トランジスタ）、Ｄ１〜Ｄ４はドライバ回路（駆動回路）、Ａは送信用アンテナ、Ａａはアンテナコイル、Ａｂはキャパシタ、を示す。 In the drawings, 2 is an H bridge circuit, 3 is an L bridge (first series circuit), 4 is an R bridge (second series circuit), M1 is a MOS transistor (first transistor), and M2 is a MOS transistor (second transistor). , M3 is a MOS transistor (third transistor), M4 is a MOS transistor (fourth transistor), D1 to D4 are driver circuits (drive circuits), A is a transmitting antenna, Aa is an antenna coil, and Ab is a capacitor.
Claims (5)
前記Ｈブリッジ回路（２）の第１直列回路（３）と第２直列回路（４）との間に接続され当該Ｈブリッジ回路（２）によって駆動される送信用アンテナ（Ａ）と、
前記Ｈブリッジ回路（２）の第１および第２トランジスタ（Ｍ１，Ｍ２）並びに第３および第４トランジスタ（Ｍ３，Ｍ４）に対し、基本サイクルの立上りタイミングと立下りタイミングの間、および、立下りタイミングと立上りタイミングの間の間隔を互いに等しくするように駆動信号を印加する駆動回路（Ｄ１〜Ｄ４）と、を備え、
前記第１直列回路（３）をオンオフ駆動するときのデッドタイム期間を第１デッドタイム期間とすると共に前記第２直列回路（４）をオンオフ駆動するときのデッドタイム期間を第２デッドタイム期間としたとき、
前記駆動回路（Ｄ１〜Ｄ４）は、前記基本サイクルの立上りタイミング及び立下りタイミングに同期して、通常時には前記第１直列回路（３）および第２直列回路（４）に対し所定の時定数を伴うオンオフ駆動信号を互いにオーバーラップするよう印加することで前記第１および第２デッドタイム期間中のそれぞれの出力インピーダンスを低下させるように駆動し、
前記第１直列回路（３）をオンオフ駆動する前記第１デッドタイム期間中には前記送信用アンテナ（Ａ）を挟んだ逆側の前記第２直列回路（４）による駆動出力電圧を安定電圧とするように、前記第２デッドタイム期間を前記第１デッドタイム期間とは異なるタイミングとすることを特徴とする車両用無線信号送信システム。 Between the first power supply line and the second power supply line, a first series circuit (3) of the first and second transistors (M1, M2) and a second series circuit (4 of the third and fourth transistors (M3, M4)) H-bridge circuit (2) that is connected in parallel,
A transmitting antenna (A) connected between the first series circuit (3) and the second series circuit (4) of the H bridge circuit (2) and driven by the H bridge circuit (2);
For the first and second transistors (M1, M2) and the third and fourth transistors (M3, M4) of the H-bridge circuit (2), between the rising timing and falling timing of the basic cycle, and falling A drive circuit (D1 to D4) for applying a drive signal so as to make the interval between the timing and the rise timing equal to each other;
A dead time period when the first series circuit (3) is driven on / off is a first dead time period, and a dead time period when the second series circuit (4) is driven on / off is a second dead time period. When
The drive circuits (D1 to D4) have a predetermined time constant for the first series circuit (3) and the second series circuit (4) in a normal state in synchronization with the rising timing and falling timing of the basic cycle. By driving the on-off driving signals involved so as to overlap each other to reduce the respective output impedances during the first and second dead times,
During the first dead time period during which the first series circuit (3) is driven on and off, the drive output voltage by the second series circuit (4) on the opposite side across the transmitting antenna (A) is set as a stable voltage. As described above, the vehicular radio signal transmission system is characterized in that the second dead time period is set to a timing different from the first dead time period.
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