JP2013537363A - 犠牲材料を使用して半導体構造体中にウェーハ貫通相互接続部を形成する方法、及びかかる方法により形成される半導体構造体 - Google Patents

犠牲材料を使用して半導体構造体中にウェーハ貫通相互接続部を形成する方法、及びかかる方法により形成される半導体構造体 Download PDF

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Abstract

半導体構造体を製造する方法は、バイア凹部（１１２）内に犠牲（１３２）材料を設けるステップと、半導体構造体中にウェーハ貫通相互接続部の第１の部分（１７４）を形成するステップと、導電性材料で犠牲材料を置き換えることによりウェーハ貫通相互接続部の第２の部分（２１２）を形成するステップとを含む。半導体構造体は、かかる方法により形成される。例えば、半導体構造体は、バイア凹部内の犠牲材料と、バイア凹部に位置合わせされたウェーハ貫通相互接続部の第１の部分とを備えてもよい。半導体構造体は、間に境界を有する２つ以上の部分を備えるウェーハ貫通相互接続部を備える。
【選択図】 図１３

Description

[0001]本発明は、一般的には、ウェーハ貫通相互接続部を備える半導体構造体を形成する方法と、かかる方法により形成される半導体構造体に関する。
[0002]半導体構造体は、電子信号プロセッサ、メモリデバイス、光電デバイス（例えば発光ダイオード（ＬＥＤ）、レーザダイオード、太陽電池、等）、マイクロ電気機械デバイス、及びナノ電気機械デバイス等の、半導体材料を使用したデバイス（すなわち半導体デバイス）を備え、このデバイスの製造時に形成される。かかる半導体構造体においては、ある半導体構造体を別のデバイス又は構造体（例えば別の半導体構造体）に電気的に及び／又は構造的に結合することが、しばしば必要となり、又は望ましいものとなる。半導体構造体を別のデバイス又は構造体に結合するかかるプロセスは、三次元（３Ｄ）集積化プロセスと呼ばれることが多い。
[0003]２つ以上の半導体構造体の３Ｄ集積化は、超小型電子機器の用途に多数の利点をもたらすことが可能である。例えば、超小型電子機器の構成要素を３Ｄ集積化することにより、電気性能及び電力消費における改善をもたらすことが可能となり、それと同時にデバイスのフットプリント面積の縮小が得られる。例えば、Ｐ．Ｇａｒｒｏｕ等「Ｔｈｅ Ｈａｎｄｂｏｏｋ ｏｆ ３Ｄ Ｉｎｔｅｇｒａｔｉｏｎ」、Ｗｉｌｅｙ−ＶＣＨ（２００８）を参照されたい。
[0004]半導体構造体の３Ｄ集積化は、１つ又は複数の追加の半導体チップに対する半導体チップの装着（すなわちチップ−チップ間（Ｄ２Ｄ：ｄｉｅ−ｔｏ−ｄｉｅ））、１つ又は複数の追加の半導体ウェーハに対する半導体チップの装着（すなわちチップ−ウェーハ間（Ｄ２Ｗ：ｄｉｅ−ｔｏ−ｗａｆｅｒ））、及び１つ又は複数の追加の半導体ウェーハに対する半導体ウェーハの装着（すなわちウェーハ−ウェーハ間（Ｗ２Ｗ：ｗａｆｅｒ−ｔｏ−ｗａｆｅｒ））、又はそれらの組合せにより行うことができる。
[0005]しばしば、個々の半導体チップ又は半導体ウェーハは、比較的薄く、それらのチップ又はウェーハを処理するために装置で取り扱うことが困難となり得る。したがって、いわゆる「キャリア」チップ又は「キャリア」ウェーハが、作動半導体デバイスの能動構成要素及び受動構成要素を中に備える実際のチップ又は実際のウェーハに対して装着される場合がある。典型的には、キャリアチップ又はキャリアウェーハは、形成すべき半導体デバイスの能動構成要素又は受動構成要素を含まない。かかるキャリアチップ及びキャリアウェーハは、本明細書においては「キャリア基板」と呼ぶ。このキャリア基板により、チップ又はウェーハの全体の厚さが増大し、半導体デバイスの能動構成要素及び受動構成要素が上に製造されることとなる、このキャリア基板に対して装着されたチップ又はウェーハの中の、能動構成要素及び／又は受動構成要素を処理するために使用される処理装置によるこのチップ又はウェーハの取り扱いが、容易になる。
[0006]半導体構造体中の能動構成要素と、半導体構造体が装着される別のデバイス又は構造体の導電性特徴部との間における電気的接続を確立するために、「ウェーハ貫通相互接続部」又は「ＴＷＩ」と本明細書において呼ぶものを使用することが知られている。ウェーハ貫通相互接続部は、半導体構造体の少なくとも一部分を貫通して延在する導電性バイアである。
[0007]いくつかの実施形態においては、本発明は、半導体構造体を製造する方法を含む。犠牲材料が、半導体構造体を部分的に貫通して延在する少なくとも１つのバイア凹部内に施されてもよい。少なくとも１つのウェーハ貫通相互接続部の第１の部分が、半導体構造体中に形成されてもよい。少なくとも１つのウェーハ貫通相互接続部の第１の部分は、少なくとも１つのバイア凹部と整列されてもよい。少なくとも１つのバイア凹部内の犠牲材料は、導電性材料で置き換えられることにより、少なくとも１つのウェーハ貫通相互接続部の第１の部分と電気接触状態にある少なくとも１つのウェーハ貫通相互接続部の第２の部分を形成する。
[0008]また、本発明は、半導体構造体を製造する方法のさらなる実施形態を含む。かかる方法によれば、犠牲材料が、半導体構造体の表面中に延在する少なくとも１つのバイア凹部内に施される。半導体材料の層が、半導体構造体の表面を覆って設けられてもよく、少なくとも１つのデバイス構造体が、半導体材料の層を使用して製造されてもよい。半導体材料の層を貫通して延在する少なくとも１つのウェーハ貫通相互接続部の第１の部分が、形成される。半導体構造体は、半導体材料の層の反対側の側部から薄化されてもよい。犠牲材料は、半導体構造体中の少なくとも１つのバイア凹部内から除去されてもよく、少なくとも１つのウェーハ貫通相互接続部の第１の部分は、バイア凹部内において露出されてもよく、導電性材料が、バイア凹部内に施されることにより、少なくとも１つのウェーハ貫通相互接続部の第２の部分が形成されてもよい。
[0009]さらに他の実施形態においては、本発明は、本明細書において開示される方法により形成された半導体構造体を含む。例えば、いくつかの実施形態においては、半導体構造体が、半導体構造体の表面から半導体構造体を部分的に貫通して延在する少なくとも１つのバイア凹部内の犠牲材料と、半導体構造体の表面を覆って配置された半導体材料と、半導体構造体の表面を覆って配置された半導体材料の少なくとも一部分を含む少なくとも１つのデバイス構造体とを備える。少なくとも１つのウェーハ貫通相互接続部の第１の部分が、半導体構造体の表面を覆って配置された半導体材料を貫通して延在し、少なくとも１つのウェーハ貫通相互接続部の第１の部分が、少なくとも１つのバイア凹部と整列される。
[0010]さらなる実施形態においては、本発明は、活性表面と、裏側表面と、活性表面と裏側表面との間の半導体構造体内に位置する少なくとも１つのトランジスタと、活性表面及び裏側表面の少なくとも一方から半導体構造体を少なくとも部分的に貫通して延在する少なくとも１つのウェーハ貫通相互接続部とを備える、半導体構造体を含む。この少なくとも１つのウェーハ貫通相互接続部は、第１の部分、第２の部分、及び第１の部分のマイクロ構造体と第２の部分のマイクロ構造体との間の識別可能な境界を備える。
[0011]本明細書は、本発明の実施形態と見なすものを特に指摘し明確に特許請求する特許請求の範囲を結びとして示すが、本発明の実施形態の利点は、添付の図面と組み合わせて本発明の実施形態のいくつかの例の説明を読むことによって、より容易に把握されよう。
[0012] 半導体構造体の一部分の概略断面側面図である。 [0013] 図１の半導体構造体を部分的に貫通するバイア凹部を設けることにより形成され得る、別の半導体構造体の一部分の概略断面側面図である。 [0014] 図２の半導体構造体中のバイア凹部内において、この半導体構造体の露出表面の上に又は露出表面を覆って誘電体材料を施すことにより形成され得る、別の半導体構造体の一部分の概略断面側面図である。 [0015] 図３の半導体構造体のバイア凹部内にポリシリコンなどの材料を施すことにより形成され得る、別の半導体構造体の一部分の概略断面側面図である。 [0016] 図４の半導体構造体に対して別の半導体構造体を接合することにより形成され得る、接合された半導体構造体の一部分の概略断面側面図である。 [0017] 図５の接合された半導体構造体中の別の半導体構造体を薄化することにより形成され得る、別の半導体構造体の一部分の概略断面側面図である。 [0018] 図６の接合された半導体構造体の一部分の中及び／又は上にトランジスタ及びシャロートレンチアイソレーション構造体を製造することにより形成され得る、別の半導体構造体の一部分の拡大図である。 [0019] 図７の半導体構造を覆う誘電体材料層を設けることにより、及び半導体構造体を貫通するウェーハ貫通相互接続部の一部分を設けることにより形成され得る、別の半導体構造体の一部分の拡大図である。 [0020] 図８の半導体構造体の表面を覆う、導電性構造体を備える１つ又は複数の層を製造することにより形成され得る、別の半導体構造体の一部分の拡大図である。 [0021] キャリア基板に対して図９の半導体構造体を接合することにより形成され得る、別の半導体構造体の一部分の拡大図である。 [0022] 図１０の半導体構造体のバイア凹部の中からポリシリコン材料を除去することにより形成され得る、別の半導体構造体の一部分の拡大図である。 [0023] 図１１の半導体構造体のバイア凹部内に導電性材料を施すことによりこのバイア凹部内にウェーハ貫通相互接続部の追加的部分を形成することによって形成され得る、別の半導体構造体の一部分の拡大図である。 [0024] 図１２の半導体構造体からキャリア基板を除去し、ウェーハ貫通相互接続部の露出端部を覆って導電性バンプを設けることにより形成され得る、別の半導体構造体の一部分の拡大図である。 [0025] 図１０に示すような半導体を図１１に示すような半導体構造体へと処理するために利用され得る別の方法を示す図である。 図１０に示すような半導体を図１１に示すような半導体構造体へと処理するために利用され得る別の方法を示す図である。 図１０に示すような半導体を図１１に示すような半導体構造体へと処理するために利用され得る別の方法を示す図である。 [0026] 図１０に示すような半導体を図１１に示すような半導体構造体へと処理するために利用され得るさらに他の方法を示す図である。 図１０に示すような半導体を図１１に示すような半導体構造体へと処理するために利用され得るさらに他の方法を示す図である。 図１０に示すような半導体を図１１に示すような半導体構造体へと処理するために利用され得るさらに他の方法を示す図である。 図１０に示すような半導体を図１１に示すような半導体構造体へと処理するために利用され得るさらに他の方法を示す図である。
[0027]以下の説明は、本開示の実施形態及びその実装を十分に説明するために、材料タイプ及び処理条件などの具体的詳細を提示する。しかし、当業者には理解されるであろうが、本開示の実施形態は、これらの具体的詳細の使用を伴わずに、及び従来の製造技術と組み合わせて、実施されてもよい。さらに、本明細書において提示する説明は、半導体デバイス又は半導体システムを製造するための完全なプロセスフローを成すものではない。本明細書においては、本発明の実施形態を理解するために必要なプロセス行為及び構造体を詳細に説明するに過ぎない。本明細書において説明される材料は、スピン塗布、ブランケット塗布、Ｂｒｉｄｇｅｍａｎ ａｎｄ Ｃｚｏｃｈｒａｌｓｋｉプロセス、化学気相成長（「ＣＶＤ」）、プラズマ化学気相成長（「ＰＥＣＶＤ」）、原子層堆積（「ＡＬＤ」）、プラズマ原子層堆積（ＰＥＡＬＤ）、又は物理気相成長（「ＰＶＤ」）を含むがそれらに限定されない任意の適切な技術により形成（例えば堆積又は成長）され得る。本明細書において説明及び例示される材料は、層として形成され得るが、これらの材料は、層には限定されず、他の三次元構成において形成されてもよい。
[0028]本明細書において使用される「水平の」及び「垂直の」という用語は、半導体構造体の配向にかかわらず、半導体構造体（例えばウェーハ、チップ、基板、等）の主要平面又は主要表面に対する要素又は構造体の相対位置を規定するものであり、説明されている構造体の配向に対する垂直次元において解釈される。本明細書において使用される「垂直の」という用語は、半導体構造体の主要表面に対して実質的に垂直である次元を意味すると共に含み、「水平の」という用語は、半導体構造体の主要表面に対して実質的に平行な次元を意味する。
[0029]本明細書において使用される「半導体構造体」という用語は、半導体デバイスの形成において使用される任意の構造体を意味すると共に含む。半導体構造体は、例えば、チップ及びウェーハ（例えばキャリア基板及びデバイス基板）、並びに相互に三次元集積化された２つ以上のチップ及び／又はウェーハを備えるアセンブリ又は複合構造体を含む。また、半導体構造体は、完成した半導体デバイス、及び半導体デバイスの製造中に形成される中間構造体を含む。半導体構造体は、導電性材料、半導体材料、及び／又は非導電性材料を含んでもよい。
[0030]本明細書において使用される「処理された半導体構造体」という用語は、１つ又は複数の少なくとも部分的に形成されたデバイス構造体を備える任意の半導体構造体を意味すると共に含む。処理された半導体構造体は、半導体構造体の小部分であり、処理された半導体構造体は全て、半導体構造体である。
[0031]本明細書において使用される「接合された半導体構造体」という用語は、一体的に装着された２つ以上の半導体構造体を備える任意の構造体を意味すると共に含む。接合された半導体構造体は、半導体構造体の小部分であり、接合された半導体構造体は全て、半導体構造体である。さらに１つ又は複数の処理された半導体構造体を備える接合された半導体構造体もまた、処理された半導体構造体である。
[0032]本明細書において使用される「デバイス構造体」という用語は、半導体構造体の上又は中に形成すべき半導体デバイスの能動構成要素又は受動構成要素の少なくとも一部分であるか、それを備えるか、又はそれを画成する、処理された半導体構造体の任意の部分を意味すると共に含む。例えば、デバイス構造体は、例えばトランジスタ、変換機、コンデンサ、抵抗、導電性ライン、導電性バイア、及び導電性接触パッドなどの、集積回路の能動構成要素及び受動構成要素を含む。
[0033]本明細書において使用される「ウェーハ貫通相互接続部」又は「ＴＷＩ」という用語は、第１の半導体構造体と第２の半導体構造体との間に第１の半導体構造体と第２の半導体構造体との間の界面を横断する構造的相互接続部及び／又は電気的相互接続部を設けるために使用される第１の半導体構造体の少なくとも一部分を貫通して延在する任意の導電性バイアを意味すると共に含む。また、ウェーハ貫通相互接続部は、当技術においては「シリコン貫通バイア」又は「基板貫通バイア」（ＴＳＶ）及び「ウェーハ貫通バイア」又は「ＴＷＶ」などの他の用語によっても示される。典型的には、ＴＷＩは、半導体構造体の概して平坦な主要表面に対してほぼ垂直な方向において（すなわち「Ｚ」軸に対して平行な方向において）半導体構造体を貫通して延在する。
[0034]本明細書において使用される「活性表面」という用語は、処理された半導体構造体に関連して使用される場合に、処理された半導体構造体の露出された主要表面の中及び／又は上に１つ又は複数のデバイス構造体を形成するように処理された、或いは処理されることとなる、処理された半導体構造体の露出された主要表面を意味すると共に含む。
[0035]本明細書において使用される「裏側表面」という用語は、処理された半導体構造体に関連して使用される場合に、処理された半導体構造体の活性表面の反対側の側部の、処理された半導体構造体の露出された主要表面を意味し、それを含む。
[0036]本明細書において使用される「ＩＩＩ−Ｖタイプ半導体材料」という用語は、周期表のＩＩＩＡ族の１つ又は複数の元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、及びＴｉ）並びに周期表のＶＡ族の１つ又は複数の元素（Ｎ、Ｐ、Ａｓ、Ｓｂ、及びＢｉ）から主に構成される任意の材料を意味すると共に含む。
[0037]本明細書において使用される「熱膨張率」という用語は、材料又は構造体に関して使用される場合に、室温における材料又は構造体の平均線形熱膨張率を意味する。
[0038]以下においてさらに詳細に論じるように、いくつかの実施形態においては、本発明は、１つ又は複数のウェーハ貫通相互接続部を中に備える半導体構造体を形成する方法を含む。ウェーハ貫通相互接続部は、別個のプロセスにおいて形成される２つ以上の部分を備えてもよい。
[0039]図１は、第１の半導体構造体１００の一部分の概略断面側面図である。第１の半導体構造体１００は、材料１０２の層又は基板を備えてもよい。例えば、材料１０２は、酸化物（例えば二酸化ケイ素（ＳｉＯ２）若しくは酸化アルミニウム（Ａｌ２Ｏ３））又は窒化物（例えば窒化ケイ素（Ｓｉ３Ｎ４）若しくは窒化ホウ素（ＢＮ））などのセラミックを含んでもよい。別の例としては、第１の半導体材料１００は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ−Ｖ族半導体材料、等の半導体材料を含んでもよい。さらに、材料１０２は、単結晶半導体材料又は半導体材料のエピタキシャル層を含んでもよい。１つの非限定的な例としては、第１の半導体構造体１００の材料１０２は、単結晶バルクシリコン材料を含んでもよい。
[0040]図２は、図１の半導体構造体１００の中にバイア凹部１１２を設けることにより形成され得る、別の半導体構造体１１０を示す。バイア凹部１１２は、以下においてさらに詳細に説明するように、ウェーハ貫通相互接続部の一部分を形成するために使用され得る。図２に示すように、バイア凹部１１２は、半導体構造体１１０の第１の主要表面１０４からこの半導体構造体１１０の材料１０２の中に及び少なくとも部分的に貫通して延在してもよい。いくつかの実施形態においては、バイア凹部１１２は、半導体構造体１１０の材料１０２を部分的にのみ通り延在するブラインドバイア凹部を備えてもよい。
[0041]バイア凹部１１２は、ほぼ円筒状の断面形状又は任意の他の断面形状を有してもよい。バイア凹部１１２は、約１マイクロメートル（１μｍ）以下、又は約１０マイクロメートル（１０μｍ）以下、又はさらには５０マイクロメートル（５０μｍ）以下の平均断面寸法（例えば平均直径）を有してもよい。さらに、バイア凹部１１２は、約０．５〜約１０．０に及ぶ範囲の平均アスペクト比（すなわち平均高さ対平均断面寸法の比）を有してもよい。
[0042]図３は、バイア凹部１１２内において材料１０２の表面に誘電体材料１２２を施すことにより形成され得る、別の半導体構造体１２０を示す。例として、またそれに限定されないが、誘電体材料１２２は、酸化物（例えば二酸化ケイ素（ＳｉＯ２）若しくは酸化アルミニウム（Ａｌ２Ｏ３））、窒化物（例えば窒化ケイ素（Ｓｉ３Ｎ４）若しくは窒化ホウ素（ＢＮ））、又はオキシナイトライド（例えばシリコンオキシナイトライド）などのセラミックを含んでもよい。誘電体材料１２２は、バイア凹部１１２内の材料１０２の露出表面の上又は中にｉｎ ｓｉｔｕ形成されてもよい。さらなる実施形態においては、誘電体材料１２２は、バイア凹部１１２内の材料１０２の露出表面を覆って堆積されてもよい。１つの特定の非限定的な例としては、材料１０２は、バルクシリコン材料を含んでもよく、誘電体材料１２２は、酸化ケイ素を含んでもよく、誘電体材料１２２は、バイア凹部１１２内の材料１０２の露出表面を酸化することにより形成されてもよい。また、いくつかの実施形態においては、誘電体材料１２２は、図３に示すように、半導体構造体１１０（図２）の第１の主要表面１０４を覆って堆積されてもよい。
[0043]図４を参照すると、バイア凹部１１２（図３）は、犠牲材料１３２で充填されてもよい。犠牲材料１３２は、以下において論じるように、最終的に除去され別の材料で置き換えられることとなる材料を含む。犠牲材料１３２は、例えば多結晶シリコン材料を含んでもよい。換言すれば、犠牲材料１３２は、マイクロ構造体内において不規則に配向された複数の相互接合されたシリコン粒子を含むマイクロ構造体を有するシリコンを含んでもよい。かかるシリコン材料は、当技術においては「ポリシリコン」材料と通常呼ばれる。さらなる実施形態においては、犠牲材料１３２は、セラミック、半導体材料（例えば多結晶ＳｉＧｅ）、ポリマー材料、金属、等の、材料１０２（及びオプションの誘電体材料１２２）よりも選択的にエッチングされ得る任意の他の材料を含んでもよい。いくつかの実施形態においては、犠牲材料１３２は、酸化物、窒化物、又はオキシナイトライド（例えば二酸化ケイ素）などの、１つ又は複数の追加の誘電体材料を含んでもよい。犠牲材料１３２は、以下においてさらに詳細に説明するように、トランジスタ又は他のデバイス構造体の製造の際に半導体構造体がさらされ得る温度である約４００℃超の温度にて半導体構造体を処理する際に、犠牲材料１３２の原子が半導体構造体の周囲領域内に有意な態様で拡散することがないように選択された成分、又は高温でのかかるプロセスの際に有意量の原子が周囲の構造体中に拡散した場合でも半導体構造体に対して有害な影響を及ぼさない成分を有してもよい。いくつかの実施形態においては、犠牲材料１３２は、材料１０２が示す熱膨張率の約４０パーセント（４０％）の範囲内、材料１０２が示す熱膨張率の約２０パーセント（２０％）の範囲内、又はさらには材料１０２が示す熱膨張率の約５パーセント（５％）の範囲内である熱膨張率を示してもよい。さらに、いくつかの実施形態においては、犠牲材料１３２は、約５．０×１０−６℃−１以下、約３．０×１０−６℃−１以下、又はさらには約１．０×１０−６℃−１以下である熱膨張率を有する材料を含んでもよい。
[0044]バイア凹部１１２（図３）内に犠牲材料１３２を施した後に、半導体構造体１３０の表面１３４は、犠牲材料１３２の露出表面が、半導体構造体１３０の表面１３４において材料１０２の露出表面と少なくとも実質的に同一平面及び同一外延を有するように、平坦化されてもよい。さらに詳細には、犠牲材料１３２は、例えばＣＶＤ法などを利用して、第１の主要表面１０４（及びオプションの誘電体材料１２２）を覆って共形的に形成されてもよい。犠牲材料１３２は、バイア凹部１１２が犠牲材料１３２で少なくとも実質的に完全に充填されるような厚さにまで形成されてもよい。次いで、余剰の犠牲材料１３２（及びオプションの誘電体材料１３２）が、半導体構造体１３０の表面１３４を平坦化するために除去されてもよい。例えば、半導体構造体１３０の表面１３４は、化学プロセス（例えば湿式化学エッチングプロセス若しくは乾式化学エッチングプロセス）又は機械プロセス（例えば研磨プロセス若しくはラッピングプロセス）を利用して、或いは化学機械研磨（ＣＭＰ）プロセスにより、平坦化されてもよい。
[0045]上述のようにバイア凹部１１２（図３）内に犠牲材料１３２を施した後に、半導体材料の薄層が、半導体構造体１３０の表面１３４を覆って設けられてもよい。非限定的な例としては、半導体材料の薄層は、図５及び図６を参照として以下において説明するように、半導体構造体１３０の表面１３４を覆って設けられてもよい。
[0046]図５は、図４の半導体構造体１３０の表面１３４に対して基板１４２を備える別の半導体構造体を接合することにより形成され得る、接合された半導体構造体を示す。基板１４２は、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ−Ｖ族半導体材料、等の半導体材料を含んでもよい。さらに、基板１４２の材料は、単結晶半導体材料又は半導体材料のエピタキシャル層を含んでもよい。非限定的な例としては、基板１４２の材料は、単結晶バルクシリコン材料を含んでもよい。
[0047]基板１４２は、半導体構造体１３０の接合表面と基板１４２の接合表面との間の接合界面に沿って半導体構造体１３０の接合表面と基板１４２の接合表面との間に直接原子結合又は直接分子結合を生じさせることにより、基板１４２が半導体構造体１３０（図４）に対して直接的に接合される、直接接合プロセスを利用して、表面１３４に対して接合されてもよい。換言すれば、基板１４２は、基板１４２と半導体構造体１３０との間に接着剤又はいかなる他の中間接合材料を使用することもなく、半導体構造体１３０に対して直接的に接合されてもよい。基板１４２と半導体構造体１３０との間における原子結合又は分子結合の性質は、基板１４２及び半導体構造体１３０のそれぞれの材料成分により決定される。したがって、いくつかの実施形態によれば、直接原子結合又は直接分子結合は、例えば酸化ケイ素及び酸化ゲルマニウムの少なくとも一方と、シリコン、ゲルマニウム、酸化ケイ素、及び酸化ゲルマニウムの中の少なくとも１つとの間において生じるものであってもよい。
[0048]例として、またそれに限定されないが、基板１４２の接合表面は、酸化物材料（例えば二酸化ケイ素（ＳｉＯ２））を含んでもよく、半導体構造体１３０の接合表面は、同じ酸化物材料（例えば二酸化ケイ素（ＳｉＯ２））から少なくとも実質的に構成されてもよい。かかる実施形態においては、半導体構造体１３０の接合表面に対して基板１４２の接合表面を接合するために、酸化ケイ素−酸化ケイ素間の表面直接接合プロセスが利用されてもよい。かかる実施形態においては、図５に示すように、接合材料１４８（例えば二酸化ケイ素などの酸化物の層）が、基板１４２と半導体構造体１３０（図４）との間の接合界面において、基板１４２と半導体構造体１３０との間に配置されてもよい。接合材料１４８は、例えば約１，０００Åの平均厚さを有してもよい。
[0049]さらなる実施形態においては、基板１４２の接合表面は、半導体材料（例えばシリコン）を含んでもよく、半導体構造体１３０の接合表面は、同じ半導体材料（例えばシリコン）から少なくとも実質的に構成されてもよい。かかる実施形態においては、半導体構造体１３０の接合表面に対して基板１４２の接合表面を接合するために、シリコン−シリコン間の表面直接接合プロセスが利用されてもよい。
[0050]いくつかの実施形態においては、基板１４２のそれぞれの接合表面と半導体構造体１３０のそれぞれの接合表面との間の直接接合は、比較的平滑な表面を有するように基板１４２の接合表面及び半導体構造体１３０の接合表面を形成し、その後これらの接合表面を一体的に当接させ、アニールプロセスの際にこれらの接合表面間の接触を維持することにより、確立されてもよい。
[0051]例えば、基板１４２の接合表面及び半導体構造体１３０の接合表面はそれぞれ、約２ナノメートル（２．０ｎｍ）以下、約１ナノメートル（１．０ｎｍ）以下、又はさらには約１／４ナノメートル（０．２５ｎｍ）以下の二乗平均平方根表面粗度（ＲＲＭＳ）を有するように形成されてもよい。いくつかの実施形態においては、基板１４２の接合表面及び半導体構造体１３０の接合表面はそれぞれ、約１／４ナノメートル（０．２５ｎｍ）〜約２ナノメートル（２．０ｎｍ）、又はさらには約１／２ナノメートル（０．５ｎｍ）〜約１ナノメートル（１．０ｎｍ）の二乗平均平方根表面粗度（ＲＲＭＳ）を有するように形成されてもよい。
[0052]アニールプロセスは、摂氏約１００度（１００℃）〜摂氏約４００度（４００℃）の温度にて約２分〜約１５時間の時間にわたり、炉内にて基板１４２及び半導体構造体１３０を加熱することを含んでもよい。
[0053]基板１４２の接合表面及び半導体構造体１３０の接合表面はそれぞれ、機械研磨プロセス及び化学エッチングプロセスの少なくとも一方を利用して、上述のように比較的平滑になるように形成されてもよい。例えば、基板１４２の接合表面及び半導体構造体１３０の接合表面のそれぞれを平坦化する及び／又はそれぞれの表面粗度を低減させるために、化学機械研磨（ＣＭＰ）プロセスが利用されてもよい。
[0054]基板１４２の第１の部分１４４が、図５の半導体構造体１４０から除去されることにより、表面１３４を覆う基板１４２の第２の部分１４６が後に残され、図６の接合された半導体構造体１５０が形成されてもよい。換言すれば、基板１４２の第１の部分１４４は、基板１４２の第２の部分１４６から分離されてもよい。図６の半導体構造体１５０は、表面１３４を覆う半導体材料の薄層１５２を備える。この半導体材料の薄層１５２は、基板１４２（図５）の第２の部分１４４により形成される。
[0055]再び図５を参照すると、例として、またそれに限定されないが、基板１４２の第２の部分１４６から基板１４２の第１の部分１４４を分離させるために、スマートカット（ＳＭＡＲＴ−ＣＵＴ）（登録商標）プロセスとして当業界で知られているプロセスが利用されてもよい。かかるプロセスは、例えば、Ｂｒｕｅｌの米国再発行特許第３９，４８４号（２００７年２月６日発行）、Ａｓｐａｒ等の米国特許第６，３０３，４６８号（２００１年１０月１６日発行）、Ａｓｐａｒ等の米国特許第６，３３５，２５８号（２００２年１月１日発行）、Ｍｏｒｉｃｅａｕ等の米国特許第６，７５６，２８６号（２００４年６月２９日発行）、Ａｓｐａｒ等の米国特許第６，８０９，０４４号（２００４年１０月２６日発行）、及びＡｓｐａｒ等の米国特許第６，９４６，３６５号（２００５年９月２０日発行）において詳細に記載されている。
[0056]複数のイオン（例えば水素、ヘリウム、又は不活性ガスイオン）が、基板１４２中に注入されてもよい。イオンは、上述のように図４の半導体１３０に対して基板１４２を装着する前又は後に、基板１４２中に注入されてもよい。例えば、イオンは、基板１４２の側部に位置決めされたイオン源（図示せず）から基板１４２中に注入されてもよい。イオンは、基板１４２の主要表面に対して実質的に垂直な方向に沿って基板１４２中に注入されてもよい。当技術において周知のように、イオンが基板中に注入される深さは、イオンが基板中に注入されるエネルギーに少なくとも部分的に相関する。一般的には、より低いエネルギーで注入されるイオンは、比較的より浅い深さに注入され、より高いエネルギーで注入されるイオンは、比較的深い深さに注入されることとなる。
[0057]イオンは、基板１４２内において所望の深さにイオンを注入するように選択された所定のエネルギーで、基板１４２内に注入されてもよい。ある特定の非限定的な例としては、イオンは、基板１４２の第２の部分１４６の平均厚さＴが約３００ナノメートル（３００ｎｍ）以下又はさらには約１００ナノメートル（１００ｎｍ）以下となるように選択された深さにて、基板１４２内に配置されてもよい。当技術において周知のように、不可避にも少なくともいくつかのイオンが、所望の注入深さ以外の深さに注入されてもよく、基板１４２の表面からの基板１４２中への深さに対するイオンの濃度のグラフが、所望の注入深さにて最大値を有するほぼベル形の（対称又は非対称の）曲線を呈してもよい。
[0058]基板１４２中への注入時に、イオンは、基板１４２内において破断面１４３（図５において破線として示す）を画定してもよい。破断面１４３は、基板１４２の最大イオン濃度平面と共に直線を成す（例えばこの平面を中心とする）基板１４２内の層又は領域を含んでもよい。破断面１４３は、後のプロセスにおいて基板１４２がその区域に沿って劈開又は破断し得る脆弱区域を、基板１４２内に画定し得る。基板１４２は、基板１４２を加熱することにより、基板１４２に対して機械力を印加することにより、又は基板１４２に対して別の態様でエネルギーを印加することにより、この破断面１４３に沿って劈開又は破断されてもよい。
[0059]さらなる実施形態においては、基板１４２の第２の部分１４６は、基板１４２などの材料の比較的厚い層（例えば約３００ミクロン超の平均厚さを有する層）を接合し、その後表面１３４の反対側の基板１４２の側部１４９から比較的厚い基板１４２を薄化することにより、図４の半導体構造体１３０の表面１３４を覆って設けられてもよい。例えば、基板１４２は、化学プロセス（例えば湿式化学エッチングプロセス若しくは乾式化学エッチングプロセス）、機械プロセス（例えば研磨プロセス若しくはラッピングプロセス）、又は化学機械研磨（ＣＭＰ）プロセスを利用して薄化されてもよい。
[0060]さらに他の実施形態においては、半導体材料（基板１４２の第２の部分１４６と成分及び構成において少なくとも実質的に同様であってもよい）の比較的薄い層が、図４の半導体構造体１３０の表面１３４を覆って（例えば上に）ｉｎ ｓｉｔｕ形成されてもよい。例えば、シリコン材料の比較的薄い層が、図４の半導体構造体１３０の表面１３４を覆って所望の厚さにまでシリコンなどの材料を堆積することにより、形成されてもよい。
[0061]図３の半導体構造体１３０の表面１３４を覆って半導体材料の薄層１５２を設けた後に、１つ又は複数のデバイス構造体が、半導体材料の薄層１５２の上及び／又は中に形成されてもよい。換言すれば、１つ又は複数のデバイス構造体が、半導体材料の薄層１５２を使用して形成されてもよい。例として、またそれに限定されないが、複数のトランジスタが、半導体材料の薄層１５２を使用して作製されてもよい。
[0062]図７は、半導体構造体１５０を処理することにより図７の接合され処理された半導体構造体１６０を形成した後の、破線１５８内に囲まれた図６の接合された半導体デバイス１５０の一部分を示す。半導体構造体１６０は、１つ又は複数のトランジスタ１６２を備える。明瞭化のため、図７においては１つのトランジスタ１６２のみを示す。図７に示すように、各トランジスタ１６２は、ソース領域１６３Ａ及びソース接触子１６３Ｂを備えるソースと、ドレイン領域１６４Ａ及びドレイン接触子１６４Ｂを備えるドレインと、ゲート構造体１６５とを備えてもよい。ソース領域１６３Ａ及びドレイン領域１６４Ａはそれぞれ、１つ又は複数のドーパントでドープされて導電性を与えられた、半導体材料の薄層１５２の領域を含んでもよい。ソース領域１６３Ａ及びドレイン領域１６４Ａは、半導体材料の薄層１５２の非ドープ領域を含み得るチャネル領域１６６により、相互に分離されてもよい。ゲート構造体１６５は、トランジスタ１６２のソースとドレインとの間においてチャネル領域１６６を覆って横方向に配設されてもよい。ソース接触子１６３Ｂ、ドレイン接触子１６４Ｂ、及びゲート構造体１６５はそれぞれ、１つ又は複数の金属などの導電性材料、又はドープされたポリシリコン材料を含んでもよい。ゲート構造体１６５の導電性材料は、１つ又は複数の誘電体材料（例えば酸化物、窒化物、オキシナイトライド、等）により、半導体材料の薄層１５２から電気的に隔離されてもよい。
[0063]図７に示すように、１つ又は複数のシャロートレンチアイソレーション構造体１６８が、トランジスタ１６２の近位において半導体材料の薄層１５２の中に及びそれを貫通して形成されてもよい。シャロートレンチアイソレーション構造体１６８は、誘電体材料を含んでもよく、半導体構造体１６０の他のトランジスタ又は他のデバイス構造体から各トランジスタ１６２を電気的に隔離するために使用されてもよい。例として、またそれに限定されないが、シャロートレンチアイソレーション構造体１６８は、酸化物、窒化物、オキシナイトライド、等の誘電体材料を含んでもよい。シャロートレンチアイソレーション構造体１６８は、バイア凹部１１２及びバイア凹部１１２内に収容された犠牲材料１３２と垂直方向に整列されてもよい（すなわち表面１３４などの半導体構造体１６０の主要表面に対して垂直な方向に沿って整列されてもよい）。換言すれば、バイア凹部１１２及び犠牲材料１３２は、シャロートレンチアイソレーション構造体１６８及びバイア凹部１１２の中の１つの中の犠牲材料１３２を通過する直線が、表面１３４などの半導体構造体１６０の主要表面に対して少なくとも実質的に垂直に引かれ得るように、相互に対して位置決めされてもよい。
[0064]図８を参照すると、接合され処理された半導体構造体１７０が、１つ又は複数のトランジスタ１６２及びシャロートレンチアイソレーション構造体１６８が中及び／又は上に形成された図７の半導体構造体１６０の露出表面１６９を覆って誘電体材料（例えば層間誘電体材料）の層１７２を設け、シャロートレンチアイソレーション構造体１６８の中にウェーハ貫通相互接続部の第１の部分１７４を形成することにより、形成されてもよい。
[0065]誘電体材料の層１７２は、表面１６９の上に形成されるか又は表面１６９を覆って配設されてもよく、図８に示すようにトランジスタ１６２のゲート構造体１６５を覆うのに十分な大きさの平均厚さを有してもよい。誘電体材料の層１７２は、酸化物、窒化物、オキシナイトライド、等の誘電体材料を含んでもよい。
[0066]図８を引き続き参照すると、ウェーハ貫通相互接続部の第１の部分１７４は、半導体構造体１７０中に形成されてもよい。ウェーハ貫通相互接続部の第１の部分１７４は、１つ又は複数の金属、ドープされたポリシリコン、等の導電性材料を含んでもよい。ウェーハ貫通相互接続部の第１の部分１７４は、誘電体材料の層１７２を貫通し、シャロートレンチアイソレーション構造体１６８を貫通し、任意の接合材料１４８を貫通して、材料１０２内のバイア凹部１１２中の犠牲材料１３２にバイア凹部１７６を形成することにより、形成されてもよい。いくつかの実施形態においては、シャロートレンチアイソレーション構造体１６８は、半導体材料の薄層１５２を完全に貫通して延在しなくてもよく、またバイア凹部１７６は、半導体材料の薄層１５２の少なくとも一部分を貫通して延在してもよい。バイア凹部１７６は、例えばマスキングプロセス及びエッチングプロセスを利用して形成されてもよい。マスク層が、誘電体材料の層１７２の露出された主要表面１７８を覆って設けられてもよい。このマスク層は、バイア凹部１７６を形成することが求められる位置においてマスク層を貫通して延在する穴又は孔を形成するように、パターニングされてもよい。マスク層中の孔は、形成すべきバイア凹部１７６の所望の断面サイズ及び断面形状に対応する断面サイズ及び断面形状を有してもよい。次いで、半導体構造体１７０は、マスク層を（有意な速度で）エッチングすることなくバイア凹部１７６を貫通して延在させることとなる様々な材料をエッチングするための、１つ又は複数のエッチング液にさらされてもよい。例えば、湿式化学エッチングプロセス又は乾式化学エッチングプロセスが、誘電体材料の層１７２、シャロートレンチアイソレーション構造体１６８、及び任意の接合材料１４８を貫通して犠牲材料１３２までのバイア凹部１７６を形成するために、利用されてもよい。
[0067]いくつかの実施形態においては、バイア凹部１７６は、約０．５〜約１０．０に及ぶ範囲内の平均アスペクト比（すなわち平均高さ対平均断面寸法の比）を有してもよい。
[0068]バイア凹部１７６の形成後に、導電性材料が、バイア凹部１７６内に施されてもよい。例えば、１つ又は複数の金属材料が、無電解めっきプロセス及び／又は電解めっきプロセスを利用してバイア凹部１７６内に配置されてもよい。
[0069]ウェーハ貫通相互接続部の第１の部分１７４は、それが貫通して延在するシャロートレンチアイソレーション構造体１６８と同様に、バイア凹部１１２及びバイア凹部１１２内に収容された犠牲材料１３２と垂直方向に整列されてもよい（すなわち表面１３４などの半導体構造体１７０の主要表面に対して垂直な方向に沿って整列されてもよい）。換言すれば、ウェーハ貫通相互接続部の第１の部分１７４及び犠牲材料１３２は、ウェーハ貫通相互接続部の第１の部分１７４及びバイア凹部１１２の１つの内の犠牲材料１３２の体積部分を通過する直線が、表面１３４などの半導体構造体１７０の主要表面に対して少なくとも実質的に垂直に引かれ得るように、相互に対して位置決めされてもよい。
[0070]ウェーハ貫通相互接続部の第１の部分１７４の形成後に、追加の処理が、誘電体材料の層１７２の露出された主要表面１７８を覆って導電性バイア、導電性ライン、導電性トレース、及び導電性パッドなどの追加のデバイス構造体を形成するために実施されてもよい。かかるプロセスは、当技術において「バックエンドオブライン」（ＢＥＯＬ）プロセスと呼ばれるものを含んでもよい。
[0071]例えば、図９は、１つ又は複数の周囲の誘電体材料１８４内に複数のデバイス構造体１８２を製造することにより形成され得る、接合され処理された半導体構造体１８０を示す。デバイス構造体１８２は、１つ又は複数の金属又はドープされたポリシリコンなどの導電性材料を含む導電性バイア、導電性ライン、導電性トレース、及び導電性パッドの中の１つ又は複数を備えてもよい。１つ又は複数の周囲の誘電体材料１８４は、酸化物、窒化物、オキシナイトライド、等を含んでもよい。様々なデバイス構造体１８２及び周囲の誘電体材料１８４は、当技術において公知のプロセスを利用して誘電体材料の層１７２の主要表面１７８を覆ってリソグラフィにより（すなわち層ごとに）形成されてもよい。
[0072]図９に関連して上記で論じたような誘電体材料の層１７２を覆うデバイス構造体１８２の形成後に、材料１０２の一部分が、半導体構造体１８０から除去されて、図１０の接合され処理された半導体構造体１９０に示すように、材料１０２を貫通する犠牲材料１３２が露出されるようにしてもよい。材料１０２のこの一部分は、活性表面１８６の反対側の半導体構造体１８０の側部の材料１０２の露出された主要表面１０３（図９）から除去されてもよい。例として、またそれに限定されないが、材料１０２のこの一部分は、例えば化学エッチングプロセス、機械研磨プロセス、又は化学機械研磨（ＣＭＰ）プロセスの中の１つ又は複数などを利用して除去されてもよい。また、誘電体材料１２２が、図９に図示するように犠牲材料１３２と材料１０２との間に配設される場合には、誘電体材料１２２の一部分が除去されて、図１０に図示するように、半導体構造体１９０の外側に犠牲材料１３２が露出されてもよい。
[0073]任意には、図９の半導体構造体１８０の活性表面１８６は、材料１０２の除去の際の半導体構造体の取り扱いを支援するために、材料１０２を除去して犠牲材料１３２を露出させる前に、図１０に図示するようにキャリア基板１９２に対して接合されてもよい。
[0074]図１０に図示するように半導体構造体１９０の外側に犠牲材料１３２を露出させた後に、犠牲材料１３２は、図１１に図示する接合され処理された半導体構造体２００を形成するために、バイア凹部１１２内から除去されてもよい。例として、またそれに限定されないが、湿式化学エッチングプロセスが、バイア凹部１１２内から犠牲材料１３２を除去するために利用されてもよい。誘電体材料１２２及び任意の接合材料１４８を除去する速度よりも速い速度で半導体構造体２００から犠牲材料１３２をエッチング（例えば除去）するエッチング液が、犠牲材料１３２を除去するために使用されてもよい。換言すれば、犠牲材料１３２（及び任意にはオプションの誘電体材料１２２に対して）並びに接合材料１４８に対して選択性を有するエッチング液が、犠牲材料１３２を除去するために使用されてもよい。犠牲材料がポリシリコン材料を含む実施形態においては、エッチング液は、硝酸、フッ酸、及び水の混合物を含んでもよい。犠牲材料１３２が例えば二酸化ケイ素などの他の誘電体材料を含む実施形態においては、犠牲材料１３２は、フッ酸を含むエッチ溶液又はプラズマエッチングプロセス（例えば六フッ化硫黄ＳＦ６エッチ化学成分を使用する）の利用により、選択的にエッチングされてもよい。
[0075]図１２に図示するように、導電性材料が、ウェーハ貫通相互接続部２１４の第２の部分２１２を形成するために、バイア凹部１１２内（犠牲材料１３２の除去により空所となる空間内）に施されてもよい。ウェーハ貫通相互接続部２１４は、第１の部分１７４及び第２の部分２１２を備える。直接的な物理的及び電気的接触が、ウェーハ貫通相互接続部２１４の第１の部分１７４と第２の部分２１２との間に確立されてもよい。
[0076]ウェーハ貫通相互接続部２１４の第２の部分２１２の導電性材料は、１つ又は複数の金属、ドープされたポリシリコン、等の導電性材料を含んでもよい。いくつかの実施形態においては、ウェーハ貫通相互接続部２１４の第２の部分２１２の導電性材料は、ウェーハ貫通相互接続部２１４の第１の部分１７４の導電性材料と少なくとも実質的に同一であってもよい。この導電性材料は、バイア凹部１１２、１７６内に施されてもよい。例えば、１つ又は金属材料が、無電解めっきプロセス及び／又は電解めっきプロセスを利用してバイア凹部１７６内に配置されてもよい。
[0077]ウェーハ貫通相互接続部２１４は、第１の部分１７４及び第２の部分２１２を備える。半導体構造体２１０の製造の際に異なる連続的な時間にて別個のプロセスにおいて第１の部分１７４及び第２の部分２１２を形成することにより、本発明のいくつかの実施形態においては、ウェーハ貫通相互接続部２１４の第１の部分１７４と第２の部分２１２との間にマイクロ構造の明確な識別可能な境界２１６が存在する場合がある。この識別可能な境界２１６は、半導体材料の薄層１５２の主要表面の近位に位置し得る。例えば、識別可能な境界２１６は、半導体材料の薄層１５２の主要表面に配置された接合材料１４８と同一平面を成してもよい。さらに、半導体構造体２１０は、図１２に図示するように、活性表面１８６に対して平行に配向されてもよい。
[0078]いくつかの実施形態においては、ウェーハ貫通相互接続部２１４は、約０．５〜約１０．０に及ぶ範囲内の平均アスペクト比（すなわち平均高さ対平均断面寸法の比）を有してもよい。
[0079]上述のようにウェーハ貫通相互接続部２１４を形成した後に、キャリア基板１９２が、図１３の接合され処理された半導体構造体２２０を形成するために、図１２の接合され処理された半導体構造体２１０から除去されてもよい。図１３に図示するように、導電性バンプ２２２が、活性表面１８６の反対側の半導体構造体２２０の裏側表面２２４にて、ウェーハ貫通相互接続部２１４の第２の部分２１２の露出端部と構造的に及び電気的に結合されてもよい。導電性バンプ２２２は、例えば導電性はんだ合金などの導電性材料を含んでもよい。
[0080]任意には、図１３に示す半導体構造体２２０は、必要又は所望に応じてさらに処理及びパッケージングされてもよい。引き続いて半導体構造体２２０は、導電性バンプ２２２を使用してプリント回路基板、別の半導体構造体（例えば別のチップ若しくはウェーハ）、等の別の構造体に構造的に及び機械的に結合されてもよい。さらなる実施形態においては、半導体構造体２２０は、例えば導電性リード、異方性導電性膜、等の使用などの当技術において公知である他のデバイス及び技術を使用して、別の構造体に構造的に及び電気的に結合されてもよい。
[0081]再び図１０を参照すると、本発明のいくつかの実施形態においては、半導体構造体１９０の他の材料をエッチングすることなくバイア凹部１１２内の犠牲材料１３２を選択的にエッチングすることが比較的困難となる場合がある。かかる実施形態においては、本明細書において上述したように、犠牲材料１３２のエッチングの前に半導体構造体１９０の他の材料を保護することが望ましい場合がある。
[0082]例えば、図１４は、場合によってはキャリア基板１９２のある表面を除いて、半導体構造体２３０の全ての露出表面を少なくとも実質的に覆うような態様で、図１０の半導体構造体１９０の表面を覆うマスク層２３２を堆積することにより形成され得る、半導体構造体２３０を図示する。マスク層２３２は、酸化物（例えば二酸化ケイ素（ＳｉＯ２）若しくは酸化アルミニウム（Ａｌ２Ｏ３））、窒化物（例えば窒化ケイ素（Ｓｉ３Ｎ４）若しくは窒化ホウ素（ＢＮ））、又はオキシナイトライドなどのセラミック材料を含んでもよい。
[0083]図１５に図示するように、マスク層２３２は、マスク層２３２を貫通して延在して最終的に図１５の接合され処理された半導体構造体２４０をもたらす開口２４２を形成するようにパターニングされてもよい。当技術において公知であるようなフォトリソグラフィマスキング及びエッチングプロセスが、マスク層２３２を貫通する開口２４２を形成するために利用されてもよい。開口２４２は、バイア凹部１１２内の犠牲材料１３２が開口２４２を通して露出されるようにサイズ設定、形状設定、及び位置決めされてもよい。次いで、半導体構造体２４０は、マスク層２３２の材料よりも犠牲材料１３２に対して選択性を有するエッチング液を使用して湿式エッチングプロセス又は乾式エッチングプロセスを受けてもよい。かかるエッチングプロセスは、バイア凹部１１２内から犠牲材料１３２を除去させて、図１６の半導体構造体２５０をもたらす。次いで、マスク層２３２は、図１１の半導体構造体２００と少なくとも実質的に同一である半導体構造体を形成するために、図１６の半導体構造体２５０から除去されてもよい。
[0084]さらなる方法においては、図９及び図１０に関連して先に論じたような材料１０２の薄化時に、材料１０２が、図１７の半導体構造体２６０を形成するように、犠牲材料１３２及び／又はオプションの誘電体材料１２２よりも窪まされてもよい。例として、またそれに限定されないが、材料１０２は、約２，０００Åだけ、犠牲材料１３２及び／又はオプションの誘電体材料１２２よりも窪まされてもよい。図１７の半導体構造体２６０を形成した後に、マスク層２７２が、図１８の半導体構造体２７０を形成するように半導体構造体２６０を覆って堆積されてもよい。マスク層２７２は、酸化物（例えば二酸化ケイ素（ＳｉＯ２）若しくは酸化アルミニウム（Ａｌ２Ｏ３））、窒化物（例えば窒化ケイ素（Ｓｉ３Ｎ４）若しくは窒化ホウ素（ＢＮ））、又はオキシナイトライドなどのセラミック材料を含んでもよい。図１８に図示するように、半導体構造体２７０は、キャリア基板１９２の反対側の側部に主要表面２７４を備えてもよい。
[0085]図１８の半導体構造体２７０の主要表面２７４は、バイア凹部１１２内の犠牲材料１３２の体積部分を覆うマスク層２７２の部分（及び任意の誘電体材料１２２の部分）を除去して図１９の接合され処理された半導体構造体２８０を形成するために、化学機械研磨（ＣＭＰ）プロセスなどの平坦化プロセスを受けてもよい。図１９に図示するように、犠牲材料１３２は、主要表面２７４（図１８）の平坦化の後に、マスク層２７２を貫通して露出され得る。次いで、犠牲材料１３２の露出後に、半導体構造体２８０は、マスク層２７２の材料よりも犠牲材料１３２に対して選択性を有するエッチング液を使用した湿式エッチングプロセス又は乾式エッチングプロセスを受けてもよい。かかるエッチングプロセスは、バイア凹部１１２内からの犠牲材料１３２の除去をもたらし、その結果として図２０の接合され処理された半導体構造体２９０が得られる。次いで、マスク層２７２は、図１１の半導体構造体２００と少なくとも実質的に同一である半導体構造体を形成するために、図２０の半導体構造体２９０から除去されてもよく、次いで、この形成された半導体構造体は、先述のようにさらに処理されてもよい。
[0086]ウェーハ貫通相互接続部２１４に関連して上述したようなマルチステッププロセス（例えば２ステッププロセス）におけるウェーハ貫通相互接続部の形成は、ウェーハ貫通相互接続部の個々の部分のアスペクト比が、ウェーハ貫通相互接続部全体のアスペクト比よりも小さく、それにより、ウェーハ貫通相互接続部の個々の部分が中に形成されるバイア凹部のエッチングがより容易になり、バイア凹部内の露出表面を覆う絶縁誘電体材料の被覆が向上し、ウェーハ貫通相互接続部の個々のセクションを形成するためのバイア凹部内の導電性材料のめっき加工が向上するため、製造時の適切に作動する半導体構造体の歩留まりを向上させることができる。さらに、本明細書において説明したようなトランジスタ１６２などのトランジスタの製造により、半導体構造体は、約４００℃超の温度にさらされる場合がある。導電性金属が、かかる高温で半導体構造体の処理中にバイア凹部内に配置された場合には、金属原子は、半導体構造体の他の領域中に拡散し、これが、半導体構造体の作動に悪影響を及ぼし得る。さらに、かかる金属材料の熱膨張率と周囲の誘電体材料及び半導体材料の熱膨張率との間の不整合は、半導体構造体に対して構造的損傷をもたらすおそれがある。したがって、トランジスタの製造前に半導体構造体中のバイア凹部内に犠牲材料を施し、トランジスタの製造後に別の導電性材料で犠牲材料を置き換えることにより、かかる構造的損傷を回避させるか、又はかかる構造的損傷を引き起こし得る可能性を低減させることができる。
[0087]本発明のさらなる非限定的な実施形態を以下において説明する。
[0088]実施形態１：半導体構造体を製造する方法であって、半導体構造体を部分的に貫通して延在する少なくとも１つのバイア凹部内に犠牲材料を設けることと、半導体構造体中に少なくとも１つのウェーハ貫通相互接続部の第１の部分を形成することと、少なくとも１つのバイア凹部に少なくとも１つのウェーハ貫通相互接続部の第１の部分を位置合わせさせることと、少なくとも１つのバイア凹部内の犠牲材料を導電性材料で置き換え、少なくとも１つのウェーハ貫通相互接続部の第１の部分と電気接触状態にある少なくとも１つのウェーハ貫通相互接続部の第２の部分を形成することとを含む、方法。
[0089]実施形態２：実施形態１の方法であって、半導体構造体中に少なくとも１つのウェーハ貫通相互接続部の第１の部分を形成することが、誘電体材料を貫通して少なくとも１つのウェーハ貫通相互接続部の第１の部分を延在させることをさらに含む、方法。
[0090]実施形態３：実施形態１の方法であって、半導体構造体を部分的に貫通して延在する少なくとも１つのバイア凹部内に犠牲材料を設けることが、半導体構造体の表面から半導体構造体を部分的に貫通して延在する少なくとも１つのブラインドバイア凹部を形成することと、少なくとも１つのブラインドバイア凹部内にポリシリコン材料、ＩＩＩ−Ｖ半導体材料、及び誘電体材料の中の少なくとも１つを設けることとを含む、方法。
[0091]実施形態４：実施形態３の方法であって、少なくとも１つのブラインドバイア凹部内にポリシリコン材料、ＩＩＩ−Ｖ半導体材料、及び誘電体材料の中の少なくとも１つを設けることが、少なくとも１つのブラインドバイア凹部内にポリシリコン材料を設けることを含む、方法。
[0092]実施形態５：実施形態３の方法であって、バルクシリコン材料を貫通する少なくとも１つのバイア凹部を形成することをさらに含む、方法。
[0093]実施形態６：実施形態４の方法であって、少なくとも１つのブラインドバイア凹部内の、バルクシリコン材料とポリシリコン材料との間に誘電体材料を設けることをさらに含む、方法。
[0094]実施形態７：実施形態３の方法であって、少なくとも１つのブラインドバイア凹部内にポリシリコン材料を設けた後に、半導体構造体の表面を覆う半導体材料の薄層を設けることをさらに含む、方法。
[0095]実施形態８：実施形態７の方法であって、半導体構造体の表面を覆う半導体材料の薄層を設けることが、半導体材料を含む基板中にイオンを注入することにより基板中に破断面を形成することと、半導体構造体の表面に対して基板を接合することと、破断面に沿って基板を破断し、基板の残りの部分から、前記半導体構造体の前記表面に対して接合された状態に留まる半導体材料の前記薄層を分離させることとを含む、方法。
[0096]実施形態９：実施形態８の方法であって、半導体構造体の表面に対して基板を接合することが、半導体構造体の表面に対して基板を直接的に接合することを含む、方法。
[0097]実施形態１０：実施形態７の方法であって、半導体材料の薄層を使用してデバイス構造体の少なくとも一部分を形成することをさらに含む、方法。
[0098]実施形態１１：実施形態１０の方法であって、半導体材料の薄層を使用してデバイス構造体の少なくとも一部分を形成することが、半導体材料の薄層を使用してトランジスタの少なくとも一部分を形成することを含む、方法。
[0099]実施形態１２：実施形態７の方法であって、半導体構造体の表面を覆う半導体材料の薄層を設けることが、約３００ナノメートル（３００ｎｍ）以下の平均厚さを有する薄層を形成することを含む、方法。
[0100]実施形態１３：実施形態１２の方法であって、半導体構造体の表面を覆う半導体材料の薄層を設けることが、約１００ナノメートル（１００ｎｍ）以下の平均厚さを有する薄層を形成することを含む、方法。
[0101]実施形態１４：実施形態１〜３のいずれか１つの方法であって、少なくとも１つのウェーハ貫通相互接続部の第１の部分を形成した後に、及び導電性材料で犠牲材料を置き換え、少なくとも１つのウェーハ貫通相互接続部の第２の部分を形成する前に、半導体構造体を薄化することをさらに含む、方法。
[0102]実施形態１５：実施形態１４の方法であって、半導体構造体を薄化することが、半導体構造体の外側に犠牲材料を露出させることを含む、方法。
[0103]実施形態１６：実施形態１４の方法であって、半導体構造体を薄化する前にキャリア基板に対して半導体構造体を装着することと、半導体構造体を薄化した後に半導体構造体からキャリア基板を除去することとをさらに含む、方法。
[0104]実施形態１７：半導体構造体を製造する方法であって、半導体構造体の表面中に延在する少なくとも１つのバイア凹部内に犠牲材料を設けることと、半導体構造体の表面を覆って半導体材料の層を設けることと、半導体材料の層を使用して少なくとも１つのデバイス構造体を製造することと、半導体材料の層を貫通して延在する少なくとも１つのウェーハ貫通相互接続部の第１の部分を形成することと、半導体材料の層の反対側の側部から半導体構造体を薄化することと、半導体構造体中の少なくとも１つのバイア凹部内から犠牲材料を除去し、バイア凹部内の少なくとも１つのウェーハ貫通相互接続部の第１の部分を露出させることと、バイア凹部内に導電性材料を設け、少なくとも１つのウェーハ貫通相互接続部の第２の部分を形成することとを含む、方法。
[0105]実施形態１８：実施形態１７の方法であって、少なくとも１つのバイア凹部内に犠牲材料を設けることが、少なくとも１つのバイア凹部内にポリシリコン材料を設けることを含む、方法。
[0106]実施形態１９：実施形態１７又は実施形態１８の方法であって、犠牲材料と少なくとも１つのバイア凹部内の半導体構造体との間に誘電体材料を設けることをさらに含む、方法。
[0107]実施形態２０：実施形態１７〜１９のいずれか１つの方法であって、半導体構造体の表面を覆って半導体材料の層を設けることが、基板から半導体構造体に半導体材料の層を転写することを含む、方法。
[0108]実施形態２１：実施形態２０の方法であって、基板から半導体構造体に半導体材料の層を転写することが、基板中にイオンを注入することと、半導体構造体に対して基板を接合することと、基板内に注入されたイオンにより画定される面に沿って基板を破断し、基板の残りの部分から半導体材料の層を分離させることとを含む、方法。
[0109]実施形態２２：実施形態１７〜２１のいずれか１つの方法であって、半導体構造体の表面を覆って半導体材料の層を設けることが、約１００ナノメートル（１００ｎｍ）以下の平均厚さを有するように半導体材料の層を選択することを含む、方法。
[0110]実施形態２３：実施形態１７〜２２のいずれか１つの方法であって、半導体構造体を薄化する前にキャリア基板に対して半導体構造体を装着することと、半導体構造体を薄化した後に半導体構造体からキャリア基板を除去することとをさらに含む、方法。
[0111]実施形態２４：実施形態１７〜２３のいずれか１つの方法であって、少なくとも１つのウェーハ貫通相互接続部の上に導電性バンプを形成することをさらに含む、方法。
[0112]実施形態２５：半導体構造体の表面から半導体構造体を部分的に貫通して延在する少なくとも１つのバイア凹部内の犠牲材料と、半導体構造体の表面を覆って配置される半導体材料と、半導体構造体の表面を覆って配置される半導体材料の少なくとも一部分を含む少なくとも１つのデバイス構造体と、半導体構造体の表面を覆って配置される半導体材料を貫通して延在する少なくとも１つのウェーハ貫通相互接続部の第１の部分であって、少なくとも１つのウェーハ貫通相互接続部の第１の部分が、少なくとも１つのバイア凹部と位置合わせされている、第１の部分とを備える、半導体構造体。
[0113]実施形態２６：実施形態２５の半導体構造体であって、半導体構造体の表面を覆って配置される半導体材料により少なくとも部分的に囲まれる誘電体材料の体積部分であって、少なくとも１つのウェーハ貫通相互接続部の第１の部分が、誘電体材料の体積部分に貫通して延在し、直接的に接触する、誘電体材料の体積部分をさらに備える、半導体構造体。
[0114]実施形態２７：実施形態２６の半導体構造体であって、誘電体材料の体積部分が、シャロートレンチアイソレーション構造体を含む、半導体構造体。
[0115]実施形態２８：実施形態２５〜２７のいずれか１つの半導体構造体であって、犠牲材料が、ポリシリコン材料を含む、半導体構造体。
[0116]実施形態２９：実施形態２５〜２８のいずれか１つの半導体構造体であって、少なくとも１つのデバイス構造体が、少なくとも１つのトランジスタを備える、半導体構造体。
[0117]実施形態３０：実施形態２５〜２９のいずれか１つの半導体構造体であって、犠牲材料が、半導体構造体の表面を覆って配置される半導体材料の反対側の側部において半導体構造体の外側に露出される、半導体構造体。
[0118]実施形態３１：実施形態２５〜３０のいずれか１つの半導体構造体であって、半導体構造体に装着されたキャリア基板をさらに備える、半導体構造体。
[0119]実施形態３２：実施形態２５〜３１のいずれか１つの半導体構造体であって、半導体構造体の表面を覆って配置される半導体材料が、約３００ナノメートル（３００ｎｍ）以下の平均厚さを有する半導体材料の層を備える、半導体構造体。
[0120]実施形態３３：実施形態３２の半導体構造体であって、半導体材料の層が、約１００ナノメートル（１００ｎｍ）以下の平均厚さを有する、半導体構造体。
[0121]実施形態３４：活性表面と、裏側表面と、活性表面と裏側表面との間の半導体構造体内に位置する少なくとも１つのトランジスタと、活性表面及び裏側表面の少なくとも一方から半導体構造体を少なくとも部分的に貫通して延在する少なくとも１つのウェーハ貫通相互接続部であって、第１の部分、第２の部分、及び第１の部分のマイクロ構造体と第２の部分のマイクロ構造体との間の識別可能な境界を備える、少なくとも１つのウェーハ貫通相互接続部とを備える、半導体構造体。
[0122]実施形態３５：実施形態３４の半導体構造体であって、少なくとも１つのトランジスタが、半導体材料の薄層の少なくとも一部分を含む、半導体構造体。
[0123]実施形態３６：実施形態３５の半導体構造体であって、半導体材料の薄層が、約１００ナノメートル（１００ｎｍ）以下の平均厚さを有する、半導体構造体。
[0124]実施形態３７：実施形態３５又は３６の半導体構造体であって、識別可能な境界が、半導体材料の薄層の主要表面の近位に位置する、半導体構造体。
[0125]実施形態３８：実施形態３４〜３７のいずれか１つの半導体構造体であって、識別可能な境界が、活性表面及び裏側表面の少なくとも一方に対して平行に配向される、半導体構造体。

Claims (25)

  1. 半導体構造体を製造する方法であって、
    半導体構造体を部分的に貫通して延在する少なくとも１つのバイア凹部内に犠牲材料を設けるステップと、
    前記半導体構造体中に少なくとも１つのウェーハ貫通相互接続部の第１の部分を形成し、前記少なくとも１つのバイア凹部に前記少なくとも１つのウェーハ貫通相互接続部の前記第１の部分を位置合わせさせるステップと、
    前記少なくとも１つのバイア凹部内の前記犠牲材料を導電性材料で置き換え、前記少なくとも１つのウェーハ貫通相互接続部の前記第１の部分と電気接触状態にある前記少なくとも１つのウェーハ貫通相互接続部の第２の部分を形成するステップと、
    を含む、方法。
  2. 前記半導体構造体中に少なくとも１つのウェーハ貫通相互接続部の第１の部分を形成する前記ステップが、誘電体材料を貫通して前記少なくとも１つのウェーハ貫通相互接続部の前記第１の部分を延在させるステップをさらに含む、請求項１に記載の方法。
  3. 前記半導体構造体を部分的に貫通して延在する前記少なくとも１つのバイア凹部内に前記犠牲材料を設ける前記ステップが、
    前記半導体構造体の表面から前記半導体構造体を部分的に貫通して延在する少なくとも１つのブラインドバイア凹部を形成するステップと、
    前記少なくとも１つのブラインドバイア凹部内にポリシリコン材料、シリコンゲルマニウム（ＳｉＧｅ）、ＩＩＩ−Ｖ族半導体材料、及び誘電体材料の中の少なくとも１つを設けるステップと、
    を含む、請求項１に記載の方法。
  4. 前記少なくとも１つのブラインドバイア凹部内にポリシリコン材料、シリコンゲルマニウム（ＳｉＧｅ）、ＩＩＩ−Ｖ族半導体材料、及び誘電体材料の中の少なくとも１つを設ける前記ステップが、前記少なくとも１つのブラインドバイア凹部内にポリシリコン材料を施すことを含む、請求項３に記載の方法。
  5. バルクシリコン材料を貫通する前記少なくとも１つのバイア凹部を形成するステップをさらに含む、請求項３に記載の方法。
  6. 前記バルクシリコン材料と前記少なくとも１つのブラインドバイア凹部内の前記ポリシリコン材料との間に誘電体材料を設けるステップをさらに含む、請求項５に記載の方法。
  7. 前記少なくとも１つのブラインドバイア凹部内に前記ポリシリコン材料を設ける前記ステップの後に、前記半導体構造体の表面を覆う半導体材料の薄層を設けるステップをさらに含む、請求項３に記載の方法。
  8. 前記半導体構造体の前記表面を覆う半導体材料の前記薄層を設ける前記ステップが、
    半導体材料を含む基板中にイオンを注入することにより前記基板中に破断面を形成することと、
    前記半導体構造体の前記表面に対して前記基板を接合することと、
    前記破断面に沿って前記基板を破断し、前記基板の残りの部分から、前記半導体構造体の前記表面に対して接合された状態に留まる半導体材料の前記薄層を分離させることと、
    を含む、請求項７に記載の方法。
  9. 前記半導体構造体の前記表面に対して前記基板を接合することが、前記半導体構造体の前記表面に対して前記基板を直接的に接合することを含む、請求項８に記載の方法。
  10. 半導体材料の前記薄層を使用してデバイス構造体の少なくとも一部分を形成することをさらに含む、請求項７に記載の方法。
  11. 半導体材料の前記薄層を使用して前記デバイスの前記少なくとも一部分を形成することが、半導体材料の前記薄層を使用してトランジスタの少なくとも一部分を形成することを含む、請求項１０に記載の方法。
  12. 前記半導体構造体の前記表面を覆う半導体材料の前記薄層を設ける前記ステップが、約３００ナノメートル（３００ｎｍ）以下の平均厚さを有する前記薄層を形成することを含む、請求項７に記載の方法。
  13. 前記半導体構造体の前記表面を覆う半導体材料の前記薄層を設ける前記ステップが、約１００ナノメートル（１００ｎｍ）以下の平均厚さを有する前記薄層を形成することを含む、請求項１２に記載の方法。
  14. 前記少なくとも１つのウェーハ貫通相互接続部の前記第１の部分を形成するステップの後に、及び前記導電性材料で前記犠牲材料を置き換え、前記少なくとも１つのウェーハ貫通相互接続部の前記第２の部分を形成するステップの前に、前記半導体構造体を薄化するステップをさらに含む、請求項１に記載の方法。
  15. 前記半導体構造体を薄化するステップが、前記半導体構造体の外側に前記犠牲材料を露出させるステップを含む、請求項１４に記載の方法。
  16. 前記半導体構造体を薄化するステップの前に、キャリア基板に対して前記半導体構造体を装着するステップと、
    前記半導体構造体を薄化するステップの後に、前記半導体構造体から前記キャリア基板を除去するステップと、
    をさらに含む、請求項１４に記載の方法。
  17. 半導体構造体の表面から半導体構造体を部分的に貫通して延在する少なくとも１つのバイア凹部内の犠牲材料と、
    前記半導体構造体の前記表面を覆って配置された半導体材料と、
    前記半導体構造体の前記表面を覆って配置された前記半導体材料の少なくとも一部分を含む少なくとも１つのデバイス構造体と、
    前記半導体構造体の前記表面を覆って配置された前記半導体材料を貫通して延在する少なくとも１つのウェーハ貫通相互接続部の第１の部分であって、前記少なくとも１つのバイア凹部と位置合わせされている、少なくとも１つのウェーハ貫通相互接続部の第１の部分と、
    を備える、半導体構造体。
  18. 前記半導体構造体の前記表面を覆って配置された前記半導体材料により少なくとも部分的に囲まれた誘電体材料の体積部分をさらに備え、前記少なくとも１つのウェーハ貫通相互接続部の前記第１の部分が、誘電体材料の前記体積部分を貫通して延在し、誘電体材料の前記体積部分に直接的に接触する、請求項１７に記載の半導体構造体。
  19. 誘電体材料の前記体積部分が、シャロートレンチアイソレーション構造体を備える、請求項１８に記載の半導体構造体。
  20. 前記犠牲材料が、ポリシリコン材料を含む、請求項１７に記載の半導体構造体。
  21. 前記少なくとも１つのデバイス構造体が、少なくとも１つのトランジスタを備える、請求項１７に記載の半導体構造体。
  22. 前記犠牲材料が、前記半導体構造体の前記表面を覆って配置された前記半導体材料の反対側の側部において前記半導体構造体の外側に露出される、請求項１７に記載の半導体構造体。
  23. 前記半導体構造体に装着されたキャリア基板をさらに備える、請求項２２に記載の半導体構造体。
  24. 前記半導体構造体の前記表面を覆って配置された前記半導体材料が、約３００ナノメートル（３００ｎｍ）以下の平均厚さを有する前記半導体材料の層を備える、請求項１７に記載の半導体構造体。
  25. 前記半導体材料の前記層が、約１００ナノメートル（１００ｎｍ）以下の平均厚さを有する、請求項１９に記載の半導体構造体。
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