JP2013522779A - 誤り訂正を有する複合半導体メモリデバイス - Google Patents
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Abstract
Description
ここで、本発明の実施形態は、付属の図を参照して、例示としてのみ、説明される。
・ 入力/出力(I/O)ポート(I/O0〜I/O7):I/Oポートは、デバイス602Aに、およびデバイス602Aから、アドレス、コマンド、および入力/出力データを転送するために使用される。具体的には、デバイス602Aに書き込まれるデータは、I/OポートI/O0〜I/O7に到達し、メモリセルアレイ902に格納される前に1組のグローバルバッファ916に一時的に配置される。デバイス602Aから読み出されるデータは、メモリセルアレイ902から抽出され、I/OポートI/O0〜I/O7にリリースされる前にグローバルバッファ916の組に配置される。
・ ライトイネーブルポート(WE#):WE#ポートは、I/Oポートからのデータの取得を制御するために使用されるWE#信号を受け取る。
・ コマンドラッチイネーブルポート(CLE):CLEポートは、コマンドレジスタ910内への動作モードコマンドの読み込みを制御するために使用されるCLE信号を受け取る。CLE信号がアサートしている間に、コマンドは、WE#信号の立ち上がりエッジでI/Oポートからコマンドレジスタ910内へラッチされる。
・ アドレスラッチイネーブル(ALE)ポート:ALEポートは、内部アドレスレジスタ912内へのアドレス情報の読み込みを制御するために使用されるALE信号を受け取る。ALE信号がアサートしている間に、アドレス情報は、WE#信号の立ち上がりエッジでI/Oポートからアドレスレジスタ912内へラッチされる。
・ レディ/ビジー(R/B#)ポート:R/B#ポートはオープンドレインピンであって、出力R/B#信号は、デバイス602Aによって使用され、デバイス602Aの動作状態を示す。具体的には、R/B#信号は、デバイスが実行可能(ready)か使用中(busy)かを示す。デバイス602Aが使用状態(読み出し、プログラムおよび消去動作のような)にあるとき、デバイス602A内のR/B#回路914は、R/B#信号をアサート停止にする。動作完了の後、R/B#回路914は、R/B#信号を再アサートして、デバイス602Aが実行可能状態にあることを示す。
・ チップイネーブル(CE#)ポート:CE#ポートはCE#信号を受け取る。CE#信号がアサート停止され、デバイス602Aが実行可能状態にある場合(R/B#信号がアサートされている場合)、デバイス602Aは低電力待機モードに入る。しかし、デバイス602Aが、読み出し、プログラム、消去動作などの使用状態にある場合(R/B#信号がアサート停止されている場合)、CE#信号は無視される。換言すると、デバイス602Aが使用状態にある場合、デバイス602Aは、CE#信号がアサート停止されているかどうかに関わらず待機モードには入らない。
・ リードイネーブル(RE#)ポート:RE#ポートは、シリアルデータ出力を制御するために使用されるRE#信号を受け取る。具体的には、デバイス602によって出力されるデータは、RE#信号立ち下がりエッジ後に(すなわち、RE#信号がアサートされたときに)、I/OポートI/O0〜IO7に配置される。内部列アドレスカウンタもRE#信号の立ち下がりエッジでインクリメントされる(アドレス=アドレス+1)。
・ 書き込み禁止(WP#)ポート:WP#ポートは、偶発的プログラミングまたは消去からデバイス602Aを保護するために使用されるWP#信号を受け取る。WP#信号がアサートされると、内部電圧レギュレータ(読み出し、プログラム、消去動作中に必要な高電圧および基準電圧を提供する高電圧発生器918)がリセットされる。WP#信号は、入力信号が無効の場合に、電源オン/オフシーケンス中にメモリセルアレイ902に保存されたデータを保護するために使用することができる。
102 メモリコントローラ
104 通信リンク
106 複合半導体メモリデバイス
108 通信リンク
302 インターフェースチャンネル
406 インターフェースチャンネル
506 インターフェースチャンネル
602A 不揮発性メモリデバイス
602B 不揮発性メモリデバイス
602C 不揮発性メモリデバイス
602D 不揮発性メモリデバイス
604 インターフェースデバイス
606 ECCエンジン
702 ワイヤボンド
704 筐体
706 基板
708 ボンディングパッド
802 直接接続
1202 データフィールド
1204 予備のフィールド
1802A インターフェースチャンネル
1802B インターフェースチャンネル
1802C インターフェースチャンネル
1802D インターフェースチャンネル
1902 インターフェースチャンネル
1904 インターフェースチャンネル
2002 内部インターフェースブロック
2004 外部インターフェースブロック
2006 バッファメモリ
2008 制御ブロックおよびタイミング制御信号発生器
2102 ECCエンジン
2104 ECCエンジン
2106 メモリ格納部
2108 メモリ格納部
2202 内部インターフェースブロック
2204 内部インターフェースブロック
2302 入力データ
2304 パリティ発生器
2306 パリティデータ
2402 出力データ
2404 パリティデータ
2412 データ訂正器ブロック
2414 データ
2602 予備のフィールド
2706 CPU
2710 デバイス管理ブロック
2712 ファイルならびにメモリ管理のブロック
2716 ECCエンジン
2718 ディスエーブル信号
Claims (58)
- 複数の不揮発性メモリデバイスと、
前記複数の不揮発性メモリデバイスに接続された、メモリコントローラに接続するためのインターフェースデバイスとを備え、前記インターフェースデバイスが誤り訂正符号化(ECC)エンジンを有する、
複合半導体メモリデバイス。 - 前記誤り訂正符号化(ECC)エンジンが、前記メモリコントローラから受け取ったデータを前記不揮発性メモリデバイスのいずれかに書き込む前に、前記受け取ったデータの誤り訂正符号化を行い、前記ECCエンジンが、前記不揮発性メモリデバイスのいずれかから読み出されたデータを前記メモリコントローラに送る前に、前記読み出されたデータの誤り訂正復号化をさらに行う、請求項1に記載の複合半導体メモリデバイス。
- 前記インターフェースデバイスが、
前記ECCエンジンに接続されたバッファメモリと、
前記ECCエンジンと前記不揮発性メモリデバイス間に接続された第1のインターフェースと、
前記バッファメモリに接続された、前記メモリコントローラに接続するための第2のインターフェースと、
前記ECCエンジン、前記バッファメモリ、前記第1のインターフェース、および前記第2のインターフェースを制御するための制御信号生成器と
を備える、請求項2に記載の複合半導体メモリデバイス。 - 前記第1のインターフェースを前記不揮発性メモリデバイスのそれぞれと接続するための並列バスをさらに備える、請求項3に記載の複合半導体メモリデバイス。
- 前記第1のインターフェースが、第1の内部インターフェース回路および第2の内部インターフェース回路を備え、前記複合半導体メモリデバイスが、前記第1の内部インターフェース回路を前記不揮発性メモリデバイスの第1のサブセット内の各デバイスに接続するための第1の並列バスをさらに備え、前記複合半導体メモリデバイスが、前記第2の内部インターフェース回路を前記不揮発性メモリデバイスの第2のサブセット内の各デバイスに接続するための第2の並列バスをさらに備える、請求項3に記載の複合半導体メモリデバイス。
- 前記複合半導体メモリデバイスが、前記第1のインターフェースと前記不揮発性メモリデバイスのそれぞれとの間に専用の接続部をさらに備える、請求項3に記載の複合半導体メモリデバイス。
- 前記ECCエンジンが、第1のECCエンジンおよび第2のECCエンジンを備え、前記第1のECCエンジンおよび前記第2のECCが、並列に動作して、前記誤り訂正符号化および前記誤り訂正復号化を行う、請求項2に記載の複合半導体メモリデバイス。
- 前記インターフェースデバイスが、
前記ECCエンジンに接続されたバッファメモリと、
前記ECCエンジンと前記不揮発性メモリデバイスとの間に接続された第1のインターフェースと、
前記バッファメモリに接続された、前記メモリコントローラに接続するための第2のインターフェースと、
前記第1のECCエンジン、前記第2のECCエンジン、前記バッファメモリ、前記第1のインターフェース、および前記第2のインターフェースを制御するための制御信号生成器と
を備える、請求項7に記載の複合半導体メモリデバイス。 - 前記第1のインターフェースを前記不揮発性メモリデバイスのそれぞれと接続するための並列バスをさらに備える、請求項8に記載の複合半導体メモリデバイス。
- 前記第1のインターフェースが、第1の内部インターフェース回路および第2の内部インターフェース回路を備え、前記複合半導体メモリデバイスが、前記第1の内部インターフェース回路を前記不揮発性メモリデバイスの第1のサブセット内の各デバイスに接続するための第1の並列バスをさらに備え、前記複合半導体メモリデバイスが、前記第2の内部インターフェース回路を前記不揮発性メモリデバイスの第2のサブセット内の各デバイスに接続するための第2の並列バスをさらに備える、請求項8に記載の複合半導体メモリデバイス。
- 前記複合半導体メモリデバイスが、前記第1のインターフェースと前記不揮発性メモリデバイスのそれぞれとの間に専用の接続部をさらに備える、請求項8に記載の複合半導体メモリデバイス。
- 前記ECCエンジンが、第1のECCエンジンおよび第2のECCエンジンを備え、前記第1のECCエンジンが、前記メモリコントローラから受け取った書き込みデータを前記不揮発性メモリデバイスの第1のサブセット内のいずれかのデバイスに書き込む前に、この受け取った書き込みデータの誤り訂正符号化を行うとともに、前記不揮発性メモリデバイスの第1のサブセット内のいずれかのデバイスから受け取った読み出しデータを前記メモリコントローラに送る前に、この受け取った読み出しデータの誤り訂正復号化をさらに行い、前記第2のECCエンジンが、前記メモリコントローラから受け取った書き込みデータを前記不揮発性メモリデバイスの第2のサブセット内のいずれかのデバイスに書き込む前に、この受け取った書き込みデータの誤り訂正符号化を行うとともに、前記不揮発性メモリデバイスの第2のサブセット内のいずれかのデバイスから受け取った読み出しデータを前記メモリコントローラに送る前に、この受け取った読み出しデータの誤り訂正復号化をさらに行う、請求項2に記載の複合半導体メモリデバイス。
- 前記インターフェースデバイスが、
前記ECCエンジンに接続されたバッファメモリと、
前記ECCエンジンと前記不揮発性メモリデバイスとの間に接続された第1のインターフェースと、
前記バッファメモリに接続された、前記メモリコントローラに接続するための第2のインターフェースと、
前記第1のECCエンジン、前記第2のECCエンジン、前記バッファメモリ、前記第1のインターフェース、および前記第2のインターフェースを制御するための制御信号生成器と
を備える、請求項12に記載の複合半導体メモリデバイス。 - 前記第1のインターフェースを前記不揮発性メモリデバイスのそれぞれと接続するための並列バスをさらに備える、請求項13に記載の複合半導体メモリデバイス。
- 前記第1のインターフェースが、第1の内部インターフェース回路および第2の内部インターフェース回路を備え、前記複合半導体メモリデバイスが、前記第1の内部インターフェース回路を前記不揮発性メモリデバイスの前記第1のサブセット内の各デバイスに接続するための第1の並列バスをさらに備え、前記複合半導体メモリデバイスが、前記第2の内部インターフェース回路を前記不揮発性メモリデバイスの前記第2のサブセット内の各デバイスに接続するための第2の並列バスをさらに備える、請求項13に記載の複合半導体メモリデバイス。
- 前記複合半導体メモリデバイスが、前記第1のインターフェースと前記不揮発性メモリデバイスのそれぞれとの間に専用の接続部をさらに備える、請求項13に記載の複合半導体メモリデバイス。
- 前記バッファメモリが、前記第1のECCエンジンと前記第2のインターフェースとの間に接続された第1のメモリ格納部、および前記第2のECCエンジンと前記第2のインターフェースとの間に接続された第2のメモリ格納部を備える、請求項13に記載の複合半導体メモリデバイス。
- 前記メモリコントローラから受け取り、前記不揮発性メモリデバイスのうちの特定の1つに向けられたあるデータの誤り訂正符号化が、制御データを生成し、さらに前記インターフェースデバイスによって、前記あるデータおよび前記制御データが前記特定のメモリデバイスに書き込まれるようにする、請求項2に記載の複合半導体メモリデバイス。
- 前記制御データが、パリティビットを備える、請求項18に記載の複合半導体メモリデバイス。
- 前記不揮発性メモリデバイスのそれぞれが、各ページがデータフィールドをおよび予備のフィールドを有する複数のページを備え、前記インターフェースデバイスによって、前記あるデータが前記特定のメモリデバイスの特定のページの前記データフィールドに書き込まれるようにし、また前記制御データが前記特定のメモリデバイスの前記特定のページの前記予備のフィールドに書き込まれるようにする、請求項18に記載の複合半導体メモリデバイス。
- 前記メモリコントローラから受け取った前記あるデータが、メタデータを伴う、請求項20に記載の複合半導体メモリデバイス。
- 前記メタデータが、消去サイクル数、アドレス情報、および不良ブロック情報のうちの少なくとも1つを含む、請求項21に記載の複合半導体メモリデバイス。
- 前記インターフェースデバイスによって、前記メタデータが前記特定のメモリデバイスの前記特定のページの前記データフィールドに書き込まれるようにする、請求項21に記載の複合半導体メモリデバイス。
- 前記インターフェースデバイスによって、前記メタデータが前記特定のメモリデバイスの前記特定のページの前記予備のフィールドに書き込まれるようにする、請求項21に記載の複合半導体メモリデバイス。
- 前記メモリコントローラから受け取った前記あるデータが、前記あるデータのいずれかの部分に対して誤り訂正符号化を予め行ったことに起因する制御データを含まない、請求項18に記載の複合半導体メモリデバイス。
- 前記不揮発性メモリデバイスの特定の1つから読み出されたあるデータの誤り訂正復号化のステップが、
前記あるデータから制御データを生成するステップと、
前記あるデータに関連づけられた予め生成された制御データを読み出すステップと、
前記生成された制御データと前記予め生成された制御データとの間に不整合がある場合、前記あるデータを前記メモリコントローラに送信する前に前記あるデータを修正するステップと
を含む、請求項2に記載の複合半導体メモリデバイス。 - 前記特定のメモリデバイスが、各ページがデータフィールドおよび予備のフィールドを有する複数のページを備え、前記あるデータが、前記ページの特定の1つの前記データフィールド内にあり、前記あるデータに関連づけられた予め生成された制御データを読み出すステップが、前記特定のページの前記予備のフィールドから前記予め生成された制御データを読み出すステップを含む、請求項26に記載の複合半導体メモリデバイス。
- 前記不揮発性メモリデバイスの特定の1つからメタデータを読み出すステップおよび前記メタデータを前記メモリコントローラに送信するステップをさらに含む、請求項27に記載の複合半導体メモリデバイス。
- 前記メタデータが、消去サイクル数、アドレス情報、および不良ブロック情報のうちの少なくとも1つを含む、請求項28に記載の複合半導体メモリデバイス。
- 前記メタデータが、前記特定のページの前記データフィールド内にある、請求項28に記載の複合半導体メモリデバイス。
- 前記メタデータが、前記特定のページの前記予備のフィールド内にある、請求項28に記載の複合半導体メモリデバイス。
- 前記不揮発性メモリデバイスが、互いに積み重ねられている、請求項2に記載の複合半導体メモリデバイス。
- 前記インターフェースデバイスおよび前記不揮発性メモリデバイスが、基板上に互いに積み重ねられている、請求項2に記載の複合半導体メモリデバイス。
- 前記インターフェースデバイスと前記不揮発性メモリデバイスのそれぞれとの間に電気的な接続部をさらに備える、請求項33に記載の複合半導体メモリデバイス。
- 前記接続部が、前記基板を貫通して作製されている、請求項34に記載の複合半導体メモリデバイス。
- 前記不揮発性メモリデバイスの少なくとも1つが、複数の積み重ねられた不揮発性メモリデバイスを含むマルチチップパッケージを備える、請求項2に記載の複合半導体メモリデバイス。
- 前記不揮発性メモリデバイスが、フラッシュメモリデバイスである、請求項1に記載の複合半導体メモリデバイス。
- 前記不揮発性メモリデバイスが、相変化メモリデバイスである、請求項1に記載の複合半導体メモリデバイス。
- 前記ECCエンジンによって、前記複合半導体メモリデバイスが、前記メモリコントローラの視点から判断して、エラーなしの書き込みおよび読み出しを実行するようにする、請求項1に記載の複合半導体メモリデバイス。
- メモリコントローラと、
前記メモリコントローラによって、書き込まれ、また読み出されるように構成された、内蔵の誤り訂正符号化(ECC)エンジンを含む、少なくとも1つの複合半導体メモリデバイスと
を備えるメモリシステム。 - 前記メモリコントローラが、制御信号を印加することによって無効にされるように構成された誤り制御符号化回路を備える、請求項40に記載のメモリシステム。
- 前記メモリコントローラに、誤り制御符号化回路がない、請求項40に記載のメモリシステム。
- 前記少なくとも1つの複合半導体メモリデバイスのうちの少なくとも1つが、
複数の不揮発性メモリデバイスと、
前記メモリコントローラと前記不揮発性メモリデバイスとの間でインターフェースするためのインターフェースデバイスとを備え、前記インターフェースデバイスが前記内蔵のECCエンジンを備える、請求項40に記載のメモリシステム。 - 前記内蔵のECCエンジンが、前記メモリコントローラから受け取ったデータを前記不揮発性メモリデバイスのいずれかに書き込む前に、この受け取ったデータの誤り訂正符号化を行い、前記内蔵のECCエンジンが、前記不揮発性メモリデバイスのいずれかから読み出されたデータを前記メモリコントローラに送る前に、この読み出されたデータの誤り訂正復号化をさらに行う、請求項43に記載のメモリシステム。
- 前記複数の不揮発性メモリデバイスおよび前記インターフェースデバイスが、基板上で互いに積み重ねられている、請求項43に記載のメモリシステム。
- 前記複数の不揮発性メモリデバイスが、フラッシュメモリデバイスである、請求項45に記載のメモリシステム。
- 前記メモリコントローラが、フラッシュコントローラである、請求項46に記載のメモリシステム。
- 前記少なくとも1つの複合半導体メモリデバイスが、複数の複合半導体メモリデバイスを備え、前記複数の複合半導体メモリデバイスのそれぞれが、前記メモリコントローラによって書き込まれ、および読み出されるように構成され、さらにそれぞれの内蔵ECCエンジンを有する、請求項40に記載のメモリシステム。
- 複数の不揮発性メモリデバイスを備える複合半導体メモリデバイスと、
前記複合半導体メモリデバイスに接続され、前記複合半導体メモリデバイスに読み出しおよび書き込みコマンドを発行して、データが、前記不揮発性メモリデバイスのそれぞれに書き込まれる、または前記不揮発性メモリデバイスのそれぞれから読み出されるようにするメモリコントローラとを備え、前記複合半導体メモリデバイスが、前記メモリコントローラの視点から、前記データのエラーなしの書き込みおよび読み出しを行う、メモリシステム。 - 前記メモリコントローラが、少なくとも2つのコマンドを発行して、前記それぞれのコマンドに関連するデータが、前記メモリコントローラを通って同時に流れるように構成された、請求項49に記載のメモリシステム。
- 前記複合半導体メモリデバイスが、
複数の不揮発性メモリデバイスと、
前記メモリコントローラと前記不揮発性メモリデバイスとの間でインターフェースするためのインターフェースデバイスとを備え、前記インターフェースデバイスがECCエンジンを備える、請求項50に記載のメモリシステム。 - 前記ECCエンジンが、前記メモリコントローラから受け取ったデータを前記不揮発性メモリデバイスのいずれかに書き込む前に、この受け取ったデータの誤り訂正符号化を行い、前記ECCエンジンが、前記不揮発性メモリデバイスのいずれかから読み出されたデータを前記メモリコントローラに送る前に、この読み出されたデータの誤り訂正復号化をさらに行う、請求項51に記載のメモリシステム。
- 前記少なくとも2つのコマンドが、(i)前記不揮発性メモリデバイスのうちの所与の第1の不揮発性メモリデバイスからデータ読み出し、または前記不揮発性メモリデバイスのうちの所与の第1の不揮発性メモリデバイスにデータを書き込む第1のコマンド、および(ii)前記不揮発性メモリデバイスのうちの前記所与の第1の不揮発性メモリデバイスとは異なる、前記不揮発性メモリデバイスのうちの所与の第2の不揮発性メモリデバイスからデータを読み出し、または前記不揮発性メモリデバイスのうちの所与の第2の不揮発性メモリデバイスにデータを書き込む第2のコマンドを含む、請求項51に記載のメモリシステム。
- 前記複数の不揮発性メモリデバイスおよび前記インターフェースデバイスが、基板上で互いに積み重ねられている、請求項51に記載のメモリシステム。
- 前記複数の不揮発性メモリデバイスが、フラッシュメモリデバイスである、請求項51に記載のメモリシステム。
- 前記メモリコントローラが、フラッシュコントローラである、請求項55に記載のメモリシステム。
- 前記メモリコントローラが、制御信号を印加することによって無効にされるように構成された誤り制御符号化回路を備える、請求項49に記載のメモリシステム。
- 前記メモリコントローラに、誤り訂正制御符号化回路がない、請求項49に記載のメモリシステム。
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