JP2013257939A - Semiconductor device, information processing system, and memory device - Google Patents
Semiconductor device, information processing system, and memory device Download PDFInfo
- Publication number
- JP2013257939A JP2013257939A JP2013204417A JP2013204417A JP2013257939A JP 2013257939 A JP2013257939 A JP 2013257939A JP 2013204417 A JP2013204417 A JP 2013204417A JP 2013204417 A JP2013204417 A JP 2013204417A JP 2013257939 A JP2013257939 A JP 2013257939A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory
- write
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
Description
本発明は半導体装置に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を識別するメモリセルを用いた相変化メモリを含む記憶装置と、それを制御する制御装置を含む情報処理システムに適用して有効な技術に関する。 The present invention relates to a semiconductor device, and more particularly to a memory device including a memory cell composed of elements that can differ in resistance value in accordance with memory information, and in particular, stores information using a state change of a chalcogenide material, and a resistance value based on the information The present invention relates to a technique effective when applied to an information processing system including a storage device including a phase change memory using a memory cell that detects a difference and identifies information and a control device that controls the storage device.
本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。また、選択素子はダイオードを用いている。このように、カルコゲナイド材料とダイオードを用いた相変化メモリの特性は、例えば、非特許文献１で述べられている。
As a technique studied by the present inventors, for example, the following techniques are conceivable in a semiconductor device including a phase change memory. The memory element uses a chalcogenide material (or phase change material) such as Ge—Sb—Te system or Ag—In—Sb—Te system containing at least antimony (Sb) and tellurium (Te) as a material of the recording layer. Yes. The selection element uses a diode. Thus, the characteristics of a phase change memory using a chalcogenide material and a diode are described in
図３は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。この記憶素子に記憶情報‘０’を書き込む場合、図３に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。 FIG. 3 is a diagram showing the relationship between the pulse width and temperature required for the phase change of the resistive memory element using the phase change material. When the storage information ‘0’ is written in the storage element, as shown in FIG. 3, a reset pulse is applied so that the element is heated to a melting point Ta or higher of the chalcogenide material and then rapidly cooled. By setting the cooling time t1 to a short value, for example, about 1 ns, the chalcogenide material becomes a high-resistance amorphous state.
逆に、記憶情報‘１’を書き込む場合、記憶素子を融点Ｔａよりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なる。図３に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。 On the contrary, when the memory information '1' is written, by applying a set pulse that keeps the memory element in a temperature region lower than the melting point Ta and higher than the crystallization temperature Tx equal to or higher than the glass transition point. The chalcogenide material is in a low resistance polycrystalline state. The time t2 required for crystallization varies depending on the composition of the chalcogenide material. The temperature of the element shown in FIG. 3 depends on Joule heat generated by the memory element itself and thermal diffusion to the surroundings.
また、非特許文献２に記載されているように、相変化メモリは抵抗素子構造を小さくすると、相変化膜の状態変化に必要な電力が小さくなる。このため、原理上、微細化に向かっており、研究が盛んに行われている。
Further, as described in
また、非特許文献３には、カルコゲナイド材料の低抵抗化に１２０ｎｓ、高抵抗化に５００ｎｓ程度の時間を要する相変化メモリが記載されている。 Non-Patent Document 3 describes a phase change memory that requires about 120 ns for reducing the resistance of a chalcogenide material and about 500 ns for increasing the resistance.
また、特許文献１〜３には、相変化メモリ装置のプログラム方法が示されている。
本願発明者等は、本願に先立ち、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）やメモリカードなどのストレージへ利用されているＮＡＮＤ型フラッシュメモリの制御方法について検討した。さらに、カルコゲナイド材料からなる記録層とダイオードを用いた相変化メモリの抵抗値の特性について検討した。 Prior to the present application, the inventors of the present application examined a method for controlling a NAND flash memory used for storage such as an SSD (Solid State Drive) or a memory card. Furthermore, the resistance characteristics of the phase change memory using a recording layer made of a chalcogenide material and a diode were investigated.
＜＜ＮＡＮＤ型フラッシュメモリの検討＞＞
４ＧｂｉｔのＮＡＮＤ型フラッシュメモリは、（２０４８＋６４）バイトからなるページと、６４個のページからなるブロックと、４０９６ブロックからなるチップとで構成されている。
<< Study of NAND flash memory >>
The 4 Gbit NAND flash memory is composed of pages composed of (2048 + 64) bytes, blocks composed of 64 pages, and chips composed of 4096 blocks.
また、ＳＳＤは、複数のＮＡＮＤ型フラッシュメモリと、これらフラッシュメモリを制御するフラッシュコントローラとで構成されている。また、ホストコントローラとＳＳＤは、ＳＡＴＡインターフェースによって接続され、ホストコントローラはＳＳＤに保存されているデータを最小５１２バイト単位の論理アドレス（ＬＢＡ：Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）にて管理している。 The SSD is composed of a plurality of NAND flash memories and a flash controller that controls these flash memories. In addition, the host controller and the SSD are connected by a SATA interface, and the host controller manages data stored in the SSD by a logical address (LBA: Logical Block Address) in a minimum 512-byte unit.
ホストコントローラからＳＳＤへ５１２バイト分のデータ書き込み命令が生じた場合の書き込み動作を説明する。 A write operation when a data write command for 512 bytes is generated from the host controller to the SSD will be described.
ＮＡＮＤ型フラッシュメモリへデータを書き込む場合は、ＮＡＮＤ型フラッシュメモリ中の消去状態にあるブロックへページ単位で書き込む必要がある。 When writing data to the NAND flash memory, it is necessary to write data in units of pages to the erased block in the NAND flash memory.
もし、消去状態にあるブロックが存在すれば、そのブロックへ書き込むことができる。ただし、５１２バイトは１ページ分のデータより小さいため、フラッシュコントローラは以下の手順で、フラッシュメモリへ５１２バイトのデータを書き込む。 If there is an erased block, it can be written to that block. However, since 512 bytes is smaller than one page of data, the flash controller writes 512 bytes of data to the flash memory according to the following procedure.
（１）フラッシュコントローラは一旦、１ページ分のデータをフラッシュメモリから読み出す（読み出し時間：８２．８μｓ＝３０μｓ＋（２５ｎｓ×２１１２））。 (1) The flash controller once reads data for one page from the flash memory (reading time: 82.8 μs = 30 μs + (25 ns × 2112)).
（２）読み出した１ページ分のデータへ５１２バイトのデータを書き込む（更新時間：１０ｎｓ）。 (2) Write 512-byte data to the read data for one page (update time: 10 ns).
（３）更新された１ページ分のデータをフラッシュメモリへ書き込む（書き込み時間：３５２．８μｓ＝（２５ｎｓ×２１１２）＋３００μｓ）。 (3) The updated data for one page is written to the flash memory (writing time: 352.8 μs = (25 ns × 2112) +300 μs).
およそ、この書き込み処理に、４３５μｓかかる。 This writing process takes about 435 μs.
もし、消去状態にあるブロックが存在しなければ、一旦、１ブロックを消去し、ページ単位でデータを書き込む必要がある。ただし、５１２バイトは１ページ分のデータより小さいため、フラッシュコントローラは以下の手順で、フラッシュメモリへ５１２バイトのデータを書き込む。 If there is no block in the erased state, it is necessary to once erase one block and write data in page units. However, since 512 bytes is smaller than one page of data, the flash controller writes 512 bytes of data to the flash memory according to the following procedure.
（１）１ブロックのデータを読み出す（５．３ｍｓ＝８２．８μｓ×６４）。 (1) Read out one block of data (5.3 ms = 82.8 μs × 64).
（２）読み出した１ブロックのデータを他のブロックへ書き込む（２２．６ｍｓ＝３５２．８μｓ×６４）。 (2) One block of read data is written to another block (22.6 ms = 352.8 μs × 64).
（３）１ブロックを消去する（２．５ｍｓ）。 (3) One block is erased (2.5 ms).
（４）フラッシュコントローラは一旦、１ページ分のデータをフラッシュメモリから読み出す（読み出し時間：８２．８μｓｅｃ＝３０μｓｅｃ＋（２５ｎｓ×２１１２））。 (4) The flash controller once reads data for one page from the flash memory (reading time: 82.8 μsec = 30 μsec + (25 ns × 2112)).
（５）読み出した１ページ分のデータへ５１２バイトのデータを書き込む（更新時間：１０ｎｓ）。 (5) Write 512-byte data to the read data for one page (update time: 10 ns).
（６）更新された１ページ分のデータをフラッシュメモリへ書き込む（書き込み時間：３５２．８μｓ＝（２５ｎｓ×２１１２）＋３００μｓ）。 (6) The updated data for one page is written to the flash memory (writing time: 352.8 μs = (25 ns × 2112) +300 μs).
およそ、この書き込み処理に、３０．８ｍｓかかる。 This writing process takes approximately 30.8 ms.
このように、ＮＡＮＤ型フラッシュメモリは、ホストからストレージとして管理しやすいデータ単位で動作しないため、ストレージとして使いにくいメモリとなっており、ＮＡＮＤ型フラッシュメモリの消去データサイズと、ページサイズと、ホストからの書き込みたいデータのサイズが一致しないため、書き込み時間が極端に長くなるという問題があることが判明した。 As described above, the NAND flash memory does not operate in units of data that can be easily managed as storage from the host, and thus is a memory that is difficult to use as storage. The NAND flash memory erase data size, page size, and host Since the size of the data to be written does not match, it has been found that there is a problem that the writing time becomes extremely long.
＜＜相変化メモリの検討＞＞
相変化メモリへの書き込みは、電流により発生するジュール熱を制御することによりメモリセルの抵抗値を制御する。このジュール熱による熱履歴のために生じたメモリセルの電気特性の差によって、通常の書き換え動作後の抵抗値にばらつきが発生するという問題があることが判明した。
<< Examination of phase change memory >>
In writing to the phase change memory, the resistance value of the memory cell is controlled by controlling the Joule heat generated by the current. It has been found that there is a problem that the resistance value after the normal rewriting operation varies due to the difference in the electrical characteristics of the memory cell caused by the thermal history due to the Joule heat.
また、相変化メモリセルへデータを上書きする場合においては、書き換え後の状態の差異によって、抵抗値が変動するため、メモリセル間の抵抗ばらつきが大きくなり、特性に大きな影響を及ぼすことが判明した。 In addition, when the data is overwritten in the phase change memory cell, the resistance value fluctuates due to the difference in the state after rewriting, so that the resistance variation between the memory cells becomes large and the characteristics are greatly affected. .
そこで、本発明の目的の一つは、高速動作可能な使い勝手の良い相変化メモリを提供することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Accordingly, one of the objects of the present invention is to provide an easy-to-use phase change memory that can operate at high speed. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
すなわち、相変化メモリに関して、Ｍビット（８ビット＝１バイト）のデータの書き込みを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で消去動作とプログラム動作を行うことを特徴とする。また、Ｍビットのデータの書き込みを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位でプログラム動作を行うことを特徴とする。また、メモリセルからＭビットのデータの読み出しを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で読み出し動作を行うことを特徴とする。 That is, with respect to the phase change memory, when writing M-bit (8 bits = 1 byte) data, an erase operation and a program operation are performed in units of n-bit (M> n) data. . Further, when M-bit data is written, a program operation is performed in units of n-bit (M> n) data. Further, when M-bit data is read from the memory cell, a read operation is performed in units of n-bit (M> n) data.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高速動作可能な使い勝手の良い相変化メモリを提供することができる。 To briefly explain the effects obtained by typical inventions among inventions disclosed in the present application, it is possible to provide an easy-to-use phase change memory capable of operating at high speed.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
また、実施の形態において、各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、これらのメモリセルは、相変化メモリやＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｍｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような抵抗性記憶素子を用いている。特に相変化メモリの場合の構成は、図２や図３に代表されるものである。 In the embodiment, the circuit elements constituting each block are not particularly limited, but may be formed on a single semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as CMOS (complementary MOS transistor). It is formed. Furthermore, these memory cells use resistive memory elements such as phase change memory and ReRAM (Resistive Random Access Memory). Particularly, the configuration in the case of the phase change memory is represented by FIG. 2 or FIG.
また、具体的な数値は、特に言及がない限り、本発明を説明するにあたって用いた数値であって、特にそれに限定されるものではない。 Further, the specific numerical values are those used in explaining the present invention unless otherwise specified, and are not particularly limited thereto.
＜＜本実施の形態の概要＞＞
本実施の形態の代表的な目的は、半導体装置である相変化メモリへの書き込みは、データの上書きを行うのではなく、相変化メモリセルの状態を一旦、アモルファス状態あるいは結晶状態のいずれかの状態へ設定し、その後、所望のデータを書き込むことである。さらに、ホストからストレージとして管理しやすいデータ単位で動作する使い勝手の良い相変化メモリを提供することである。
<< Overview of the present embodiment >>
A typical purpose of the present embodiment is that writing to the phase change memory which is a semiconductor device does not overwrite data, but temporarily changes the state of the phase change memory cell to either the amorphous state or the crystalline state. Set to state, then write the desired data. It is another object of the present invention to provide an easy-to-use phase change memory that operates in data units that can be easily managed as storage from the host.
上記本実施の形態の代表的な目的を達成するために、本実施の形態の代表的な特徴は、半導体装置である相変化メモリに関して、相変化メモリセルへのＭバイト（１バイト＝８ビット）データの書き込み方法は、ライト命令を受け取った後に、ｎバイト分のメモリセルを一括消去（ｎビット分を“０”高抵抗状態）し、プログラム（“１”のデータのみを低抵抗状態）し、これをＭ／ｎ回繰り返す。 In order to achieve the representative object of the present embodiment, a typical feature of the present embodiment is that M phase (1 byte = 8 bits) to the phase change memory cell in the phase change memory which is a semiconductor device. ) The method of writing data is to erase the n bytes of memory cells at once after receiving a write command (n bits are "0" high resistance state) and program (only "1" data is in low resistance state) This is repeated M / n times.
相変化メモリは、複数のデータバッファを装備し、データバッファを指定したデータバッファへの書き込みコマンドにより、指定されたデータバッファへデータを書き込む。 The phase change memory includes a plurality of data buffers, and writes data to the designated data buffer by a write command to the designated data buffer.
相変化メモリは、複数のデータバッファを装備し、データバッファを指定したデータバッファからメモリセルへのプログラムコマンドにより、指定されたデータバッファからメモリセルへデータを書き込む。 The phase change memory includes a plurality of data buffers, and writes data from the designated data buffer to the memory cell by a program command from the designated data buffer to the memory cell.
相変化メモリは、ページ、セクター、ブロック、バンクから構成され、消去コマンドにより選択されたメモリセルの全データを“０”または“１”へ設定する。相変化メモリがサポートする消去コマンドは、ページ消去、セクター消去、ブロック消去、バンク消去、チップ消去である。 The phase change memory is composed of pages, sectors, blocks, and banks, and sets all data in the memory cell selected by the erase command to “0” or “1”. Erase commands supported by the phase change memory are page erase, sector erase, block erase, bank erase, and chip erase.
相変化メモリに関して、相変化メモリセルからのＭバイト（１バイト＝８ビット）データの読み出し方法は、読み出し命令を受け取った後に、ｎバイト分毎にメモリセルを選択し、ｎバイト毎にデータを読み出し、これをＭ／ｎ回繰り返す。 Regarding the phase change memory, the M byte (1 byte = 8 bits) data read method from the phase change memory cell selects the memory cell every n bytes after receiving the read command, and stores the data every n bytes. Read and repeat this M / n times.
相変化メモリは、複数のデータバッファを装備し、データバッファを指定したデータバッファへのロードコマンドにより、メモリセルからデータを読み出し指定されたデータバッファへデータを転送する。相変化メモリがサポートするロードコマンドは、セクターロード、マルチセクターロードである。 The phase change memory includes a plurality of data buffers, and reads data from the memory cell and transfers the data to the designated data buffer by a load command to the data buffer designating the data buffer. The load commands supported by the phase change memory are sector load and multi-sector load.
相変化メモリは、複数のデータバッファを装備し、データバッファを指定したデータバッファからの読み出しコマンドにより、指定されたデータバッファからデータを読み出す。 The phase change memory includes a plurality of data buffers, and reads data from the designated data buffer by a read command from the data buffer that designates the data buffer.
上記本実施の形態の代表的な特徴により、本実施の形態の代表的な効果は、半導体装置である相変化メモリに関して、相変化メモリセルの状態を一旦、アモルファス状態あるいは結晶状態のいずれかの状態へ設定し、その後、所望のデータを書き込み、さらに、ホストからストレージとして管理しやすいデータ単位で動作し、ホストからの書き込みや読み出し要求時のデータサイズに合わせて、書き込みおよび読み出し動作が行われるため、高速なデータ転送が可能な、ストレージに適した使い勝手の良い相変化メモリを実現できる。 Due to the typical feature of the present embodiment, the typical effect of the present embodiment is that the phase change memory cell in the phase change memory which is a semiconductor device is temporarily set in either an amorphous state or a crystalline state. Set to the state, then write the desired data, operate in units of data easy to manage as storage from the host, and write and read operations are performed according to the data size at the time of write and read requests from the host Therefore, an easy-to-use phase change memory suitable for storage capable of high-speed data transfer can be realized.
以上の本実施の形態の概要に基づいた、本発明を適用した一実施の形態である情報処理システムについて、以下において具体的に説明する。 An information processing system which is an embodiment to which the present invention is applied based on the outline of the above embodiment will be specifically described below.
＜＜情報処理システム＞＞
本発明を適用した一実施の形態である情報処理システムについて、図１〜図２０を用いて説明する。
<< Information processing system >>
An information processing system according to an embodiment to which the present invention is applied will be described with reference to FIGS.
図１は、本発明を適用した一実施の形態である情報処理システムにおいて、その構成の一例を示すブロック図である。 FIG. 1 is a block diagram showing an example of the configuration of an information processing system according to an embodiment to which the present invention is applied.
本実施の形態である情報処理システムは、ホストとして機能する情報処理装置ＣＰＵ＿ＣＨＩＰと、この情報処理装置ＣＰＵ＿ＣＨＩＰからストレージとして機能するメモリモジュールＮＶＭＳＴＲとから構成される。 The information processing system according to the present embodiment includes an information processing device CPU_CHIP that functions as a host and a memory module NVMSTR that functions as storage from the information processing device CPU_CHIP.
図１に示されるように、情報処理装置ＣＰＵ＿ＣＨＩＰは、特に限定しないが、メモリモジュールＮＶＭＳＴＲへ保存されているデータを最小５１２バイト単位の論理アドレス（ＬＢＡ：Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）にて管理するホストコントローラであり、このメモリモジュールＮＶＭＳＴＲへデータの読み出しや書き込みを行う。 As shown in FIG. 1, the information processing device CPU_CHIP is a host controller that manages data stored in the memory module NVMSTR with a minimum logical address (LBA: Logical Block Address), although not particularly limited. Yes, data is read from and written to the memory module NVMSTR.
情報処理装置ＣＰＵ＿ＣＨＩＰとメモリモジュールＮＶＭＳＴＲとを接続し、これらの間にてデータを伝送する代表的なインターフェース技術には、ＳＤカードインターフェース、ＵＳＢインターフェース、ＳＡＴＡインターフェース、ＳＡＳインターフェース、ＳＣＳＩインターフェース、ＰＣＩ Ｅｘｐｒｅｓｓインターフェースなどの電気信号でデータを伝送するシリアルインターフェース技術や、Ｌｉｇｈｔ Ｐｅａｋインターフェースなどの光信号でデータを伝送する光インターフェース技術があり、いずれのインターフェース技術も利用できる。さらに、ＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）などのパラレルインターフェース技術も利用できることは言うまでもない。 Typical interface technologies for connecting the information processing device CPU_CHIP and the memory module NVMSTR and transmitting data between them include an SD card interface, USB interface, SATA interface, SAS interface, SCSI interface, PCI Express interface, and the like. There are a serial interface technology for transmitting data using an electrical signal and an optical interface technology for transmitting data using an optical signal such as a Light Peak interface, and any of these interface technologies can be used. Furthermore, it goes without saying that parallel interface technology such as DIMM (Dual Inline Memory Module) can also be used.
メモリモジュールＮＶＭＳＴＲは、メモリ装置ＮＶＭ１０〜ＮＶＭ１４と、これらメモリ装置を制御する制御回路ＳＴＲＣＴ０から構成されている。 The memory module NVMSTR includes memory devices NVM10 to NVM14 and a control circuit STRCT0 that controls these memory devices.
制御回路ＳＴＲＣＴ０は、インターフェース回路ＨＯＳＴ＿ＩＦと、メモリ装置ＲＡＭと、調停回路ＡＲＢと、情報処理回路ＳＴＣＯＮ（ＣＰＵ）と、メモリ装置ＮＶＭ１０〜ＮＶＭ１４をそれぞれ直接制御するメモリ制御装置ＮＶＣＴ０〜ＮＶＣＴ４にて構成される。メモリ装置ＲＡＭは揮発性メモリであっても不揮発性メモリであっても良い。 The control circuit STRCT0 includes an interface circuit HOST_IF, a memory device RAM, an arbitration circuit ARB, an information processing circuit STCON (CPU), and memory control devices NVCT0 to NVCT4 that directly control the memory devices NVM10 to NVM14, respectively. . The memory device RAM may be a volatile memory or a non-volatile memory.
メモリ装置ＮＶＭ１０〜ＮＶＭ１４は、同じ構成および性能を持つ不揮発性メモリの半導体装置である。 Memory devices NVM10 to NVM14 are non-volatile memory semiconductor devices having the same configuration and performance.
以上の情報処理システムを構成する各装置・回路の機能は、後述する各動作で記載する通りである。 The functions of the devices and circuits constituting the information processing system described above are as described in the operations described later.
また、図２は、メモリ装置ＮＶＭ１０〜ＮＶＭ１４として利用されている不揮発性メモリＮＶＭＥＭの回路構成の一例を示すブロック図であり、相変化型の不揮発メモリを例に示してある。（ａ）は不揮発性メモリＮＶＭＥＭの回路構成、（ｂ）はメモリセルｃｅｌの回路構成をそれぞれ示す。 FIG. 2 is a block diagram illustrating an example of a circuit configuration of the nonvolatile memory NVMEM used as the memory devices NVM10 to NVM14, and illustrates a phase change nonvolatile memory as an example. (A) shows the circuit configuration of the nonvolatile memory NVMEM, and (b) shows the circuit configuration of the memory cell cel.
不揮発性メモリＮＶＭＥＭは、クロック生成回路ＳＹＭＤ、ステータスレジスタＳＴＲＥＧ、アドレスおよびコマンド（アドレス・コマンド）インターフェース回路ＡＤＣＭＤＩＦ、ＩＯバッファＩＯＢＵＦ、制御回路ＣＯＮＴＬＯＧＩＣ、温度センサＴＨＭＯ、データ制御回路ＤＡＴＡＣＴＬ、メモリバンクＢＫ０〜ＢＫ３から構成される。 The nonvolatile memory NVMEM includes a clock generation circuit SYMD, a status register STREG, an address and command (address / command) interface circuit ADCMDIF, an IO buffer IOBUF, a control circuit CONLOGIC, a temperature sensor THMO, a data control circuit DATACTL, and memory banks BK0 to BK3. Composed.
各メモリバンクＢＫ０〜ＢＫ３には、メモリアレイＡＲＹｘ（ｘ＝０〜ｍ）、ロウアドレスラッチ回路ＲＡＤＬＴ、カラムアドレスラッチ回路ＣＡＤＬＴ、ロウデコーダＲＯＷＤＥＣ、カラムデコーダＣＯＬＤＥＣ、データ選択回路ＤＳＷ１、データバッファＤＢＵＦ０およびデータバッファＤＢＵＦ１が含まれる。 In each of the memory banks BK0 to BK3, a memory array ARYx (x = 0 to m), a row address latch circuit RADLT, a column address latch circuit CADLT, a row decoder ROWDEC, a column decoder COLDEC, a data selection circuit DSW1, a data buffer DBUF0, and data A buffer DBUF1 is included.
各メモリアレイＡＲＹｘ（ｘ＝０〜ｍ）には、複数のメモリセルｃｅｌと、ビット線選択回路ＢＳＷｘ（ｘ＝０〜ｍ）、センスアンプＳＡｘ（ｘ＝０〜ｍ）およびライトドライバＷＤＲｘ（ｘ＝０〜ｍ）が含まれる。 Each memory array ARYx (x = 0 to m) includes a plurality of memory cells cel, a bit line selection circuit BSWx (x = 0 to m), a sense amplifier SAx (x = 0 to m), and a write driver WDRx (x = 0 to m).
各メモリセルｃｅｌは、複数のワード線ＷＬ０〜ＷＬｉと、複数のワード線と交差する複数のビット線ＢＬ０〜ＢＬｉとの交点に配置された書き換え可能な抵抗性記憶素子（抵抗：Ｒ＋ダイオード：Ｄ）を含むメモリセルである。各ビット線選択回路ＢＳＷ０〜ＢＳＷｍとセンスアンプＳＡ０〜ＳＡｍおよびライトドライバＷＤＲ０〜ＷＤＲｍとの間は、データ線ＤＴ０〜ＤＴｍで接続されている。 Each memory cell cel includes a rewritable resistive memory element (resistor: R + diode: D) arranged at the intersection of a plurality of word lines WL0 to WLi and a plurality of bit lines BL0 to BLi intersecting the plurality of word lines. ). The bit line selection circuits BSW0 to BSWm and the sense amplifiers SA0 to SAm and the write drivers WDR0 to WDRm are connected by data lines DT0 to DTm.
不揮発性メモリＮＶＭＥＭには、クロック信号ＣＬＫ、リセット信号ＲＳＴ、制御信号ＣＴＬが外部から入力され、Ｉ／Ｏ信号ＩＯ［７：０］が外部との間で入出力される。 The nonvolatile memory NVMEM receives a clock signal CLK, a reset signal RST, and a control signal CTL from the outside, and inputs / outputs an I / O signal IO [7: 0] to / from the outside.
制御信号ＣＴＬは、コマンド・ラッチイネーブル信号ＣＬＥ、チップイネーブル信号ＣＥＢ、アドレス・ラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢ、レディビジー信号ＲＢＢから構成される。 The control signal CTL includes a command / latch enable signal CLE, a chip enable signal CEB, an address / latch enable signal ALE, a write enable signal WEB, a read enable signal REB, and a ready / busy signal RBB.
Ｉ／Ｏ信号ＩＯ［７：０］は入出力信号であり、コマンド、アドレスおよび書き込みデータが入力され、読み出しデータが出力される。 The I / O signal IO [7: 0] is an input / output signal, and a command, an address, and write data are input, and read data is output.
以上の不揮発性メモリＮＶＭＥＭを構成する各回路の機能は、後述する各動作で記載する通りである。 The function of each circuit constituting the nonvolatile memory NVMEM is as described in each operation described later.
＜＜不揮発性メモリＮＶＭＥＭのメモリマップ＞＞
図１４は、図２で示す不揮発性メモリＮＶＭＥＭのメモリマップの一例を示す。特に限定はしないが、不揮発性メモリＮＶＭＥＭは、ページと、ページが複数集まったセクターと、セクターが複数集まったブロックから構成される。
<< Memory map of nonvolatile memory NVMEM >>
FIG. 14 shows an example of a memory map of the nonvolatile memory NVMEM shown in FIG. Although not particularly limited, the nonvolatile memory NVMEM is composed of a page, a sector in which a plurality of pages are collected, and a block in which a plurality of sectors are collected.
図１４（ｂ）は、ページが複数集まった１セクターの構成を示している。特に限定しないが、１ページは、５１２バイトのデータ領域（ＤＡ０〜ＤＡ１５）と１６バイトの冗長領域（ＲＡ０〜ＲＡ１５）から構成されており、このページが１６個集まり１セクターを構成している。 FIG. 14B shows a configuration of one sector in which a plurality of pages are collected. Although not particularly limited, one page is composed of a 512-byte data area (DA0 to DA15) and a 16-byte redundant area (RA0 to RA15), and 16 pages are collected to constitute one sector.
データ領域はプログラムやデータを格納し、冗長領域には、エラーを検出しデータを修正するために必要なＥＣＣパリティ情報や、ページが不良となったことを示す不良ページ情報などを格納する。 The data area stores a program and data, and the redundant area stores ECC parity information necessary for detecting an error and correcting the data, defective page information indicating that a page is defective, and the like.
ＤＡ０〜ＤＡ１５はそれぞれ、５１２バイトのデータ領域であり、ＲＡ０〜ＲＡ１５はそれぞれ、１６バイトの冗長領域である。 DA0 to DA15 are 512-byte data areas, and RA0 to RA15 are 16-byte redundant areas.
ページ０番地はデータ領域ＤＡ０と冗長領域ＲＡ０とで構成され、ページ１番地はデータ領域ＤＡ１と冗長領域ＲＡ１とで構成され、ページ２番地はデータ領域ＤＡ２と冗長領域ＲＡ２とで構成され、ページ３番地はデータ領域ＤＡ３と冗長領域ＲＡ３とで構成され、ページ４番地はデータ領域ＤＡ４と冗長領域ＲＡ４とで構成され、ページ５番地はデータ領域ＤＡ５と冗長領域ＲＡ５とで構成され、ページ６番地はデータ領域ＤＡ６と冗長領域ＲＡ６とで構成され、ページ７番地はデータ領域ＤＡ７と冗長領域ＲＡ７とで構成され、ページ８番地はデータ領域ＤＡ８と冗長領域ＲＡ８とで構成され、ページ９番地はデータ領域ＤＡ９と冗長領域ＲＡ９とで構成され、ページ１０番地はデータ領域ＤＡ１０と冗長領域ＲＡ１０とで構成され、ページ１１番地はデータ領域ＤＡ１１と冗長領域ＲＡ１１とで構成され、ページ１２番地はデータ領域ＤＡ１２と冗長領域ＲＡ１２とで構成され、ページ１３番地はデータ領域ＤＡ１３と冗長領域ＲＡ１３とで構成され、ページ１４番地はデータ領域ＤＡ１４と冗長領域ＲＡ１４とで構成され、ページ１５番地はデータ領域ＤＡ１５と冗長領域ＲＡ１５とで構成される。
The
図１４（ａ）は、複数のセクターから構成される不揮発性メモリＮＶＭＥＭ全体のメモリマップを示している。 FIG. 14A shows a memory map of the entire nonvolatile memory NVMEM composed of a plurality of sectors.
セクターアドレスは、１６進数で００００００番地〜３ＦＦＦＦＦ番地まであり、１２８個のセクターが集まり１ブロックを構成している。 Sector addresses are hexadecimal numbers from 000000 to 3FFFFF, and 128 sectors gather to form one block.
また、セクターアドレス００００００番地から０ＦＦＦＦＦ番地までがバンク０（Ｂａｎｋ０）の領域を示し、セクターアドレス１０００００番地から１ＦＦＦＦＦ番地までがバンク１（Ｂａｎｋ１）の領域を示し、セクターアドレス２０００００番地から２ＦＦＦＦＦ番地までがバンク２（Ｂａｎｋ２）の領域を示し、セクターアドレス３０００００番地から３ＦＦＦＦＦ番地までがバンク３（Ｂａｎｋ３）の領域を示す。 The sector addresses 000000 to 0FFFFF indicate the area of bank 0 (Bank 0), the sector addresses 100000 to 1FFFFF indicate the area of bank 1 (Bank 1), and the sector addresses 200000 to 2FFFFF correspond to the bank. 2 (Bank 2), and sector addresses 300000 to 3FFFFF indicate bank 3 (Bank 3).
＜＜電源投入直後の動作＞＞
図１３は、情報処理装置ＣＰＵ＿ＣＨＩＰおよびメモリモジュールＮＶＭＳＴＲへの電源投入直後の初期化動作の一例を示している。図１５は、図１３の初期化動作時に、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成する情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲへ入力する論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表ＴＬＴＢＬである。
<< Operation immediately after power-on >>
FIG. 13 shows an example of an initialization operation immediately after power-on to the information processing device CPU_CHIP and the memory module NVMSTR. FIG. 15 shows the logical address LAD input from the information processing device CPU_CHIP created by the information processing circuit STCON (CPU) to the memory module NVMSTR and the physical addresses PAD (sector addresses NSAD +) of the memory devices NVM10 to NVM14 during the initialization operation of FIG. Table TLTBL corresponding to page address NPAD).
Ｔ１（ＰｗＯｎ）の期間に電源が投入されると、Ｔ２（Ｒｅｓｅｔ）のリセット期間で制御回路ＳＴＲＣＴ０内の全回路が初期化され、メモリ装置ＮＶＭ１０〜ＮＶＭ１４も初期化される。 When power is turned on during the period T1 (PwOn), all the circuits in the control circuit STRCT0 are initialized during the reset period T2 (Reset), and the memory devices NVM10 to NVM14 are also initialized.
次のＴ３（ＲｄＮＶＭ１）の期間で、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は調停回路ＡＲＢおよびメモリ制御回路ＮＶＣＴ０〜ＮＶＣＴ４を通じて、メモリ装置ＮＶＭ１０〜ＮＶＭ１４内の全てのページに対応する冗長領域を読み出し、正常ページか不良ページかを判定する。 During the next period T3 (RdNVM1), the information processing circuit STCON (CPU) reads out the redundant areas corresponding to all the pages in the memory devices NVM10 to NVM14 through the arbitration circuit ARB and the memory control circuits NVCT0 to NVCT4. Or bad page.
次のＴ４（ＴＢＬ）の期間で、Ｔ３の判定結果に基づいて、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は論理アドレスＬＡＤと物理アドレスＰＡＤとの対応表ＴＬＴＢＬを作成し、メモリ装置ＲＡＭへ保存する。 In the next T4 (TBL) period, based on the determination result of T3, the information processing circuit STCON (CPU) creates a correspondence table TLTBL between the logical address LAD and the physical address PAD and stores it in the memory device RAM.
次のＴ５（Ｂｏｏｔ）の期間で、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、特に限定しないが、メモリ装置ＮＶＭ１４のブート領域ＢｔＡｒｅａへ格納されているブートプログラムを読み出し、メモリ装置ＲＡＭへ格納する。 In the next T5 (Boot) period, the information processing circuit STCON (CPU) reads the boot program stored in the boot area BtArea of the memory device NVM 14 and stores it in the memory device RAM, although not particularly limited.
次のＴ５が終了したＴ６（Ｉｄｌｅ）の期間では、メモリモジュールＮＶＭＳＴＲはアイドル状態となり、情報処理装置ＣＰＵ＿ＣＨＩＰからのアクセスを受け付けることが可能となる。 In the period of T6 (Idle) when the next T5 is completed, the memory module NVMSTR is in an idle state and can accept access from the information processing device CPU_CHIP.
情報処理装置ＣＰＵ＿ＣＨＩＰがメモリモジュールＮＶＭＳＴＲ内のブートプログラムを利用し、自らを立ち上げる場合は、情報処理装置ＣＰＵ＿ＣＨＩＰは論理アドレスＬＡＤ（Ｈｅｘ１０００００００〜１０００００１Ｆ）をメモリモジュールＮＶＭＳＴＲへ入力すると、メモリ装置ＲＡＭへ格納されているブートプログラムが読み出され、情報処理装置ＣＰＵ＿ＣＨＩＰへ転送される。 When the information processing device CPU_CHIP uses the boot program in the memory module NVMSTR to start itself up, the information processing device CPU_CHIP inputs the logical address LAD (Hex10000000-1000001F) to the memory module NVMSTR and is stored in the memory device RAM. The boot program being read is read out and transferred to the information processing device CPU_CHIP.
図１３のＴ４（ＴＢＬ）の期間で、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成した対応表ＴＬＴＢＬは、メモリ装置ＲＡＭへ保存する実施例を示したが、この対応表ＴＬＴＢＬは、メモリ装置ＮＶＭ１０〜ＮＶＭ１４へ保存できることは言うまでもない。 Although the correspondence table TLTBL created by the information processing circuit STCON (CPU) during the period T4 (TBL) in FIG. 13 is stored in the memory device RAM, the correspondence table TLTBL is stored in the memory devices NVM10 to NVM14. Needless to say, it can be saved.
＜＜論理アドレスＬＡＤと物理アドレスＰＡＤとの対応表＞＞
図１５は、図１３の初期化動作時に、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成する情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲへ入力する論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表ＴＬＴＢＬである。
<< Correspondence table between logical address LAD and physical address PAD >>
FIG. 15 shows the logical address LAD input from the information processing device CPU_CHIP created by the information processing circuit STCON (CPU) to the memory module NVMSTR and the physical addresses PAD (sector addresses NSAD +) of the memory devices NVM10 to NVM14 during the initialization operation of FIG. Table TLTBL corresponding to page address NPAD).
特に限定しないが、論理アドレスＬＡＤは、５１２バイトのデータを一つの単位とした論理ページアドレスで表される。論理アドレスＬＡＤは、１６進数で０番地から１０００００１Ｆ番地まであり、０番地からＦＦＦＦＦＦＦ番地にはＯＳやアプリケーションプログラムやデータが格納され、１０００００００番地から１０００００１Ｆ番地には、ブートプログラムが格納されている。
Although not particularly limited, the logical address LAD is represented by a logical page address with 512-byte data as one unit. The logical address LAD is a hexadecimal number from
特に限定しないが、物理アドレスＰＡＤ（セクターアドレスＮＡＳＤと、ページアドレスＮＰＡＤにて指定されたアドレス）は、５１２バイトのデータを一つの単位とした物理ページアドレスで表される。 Although not particularly limited, the physical address PAD (address specified by the sector address NASD and the page address NPAD) is represented by a physical page address with 512-byte data as one unit.
具体的には、８Ｋバイトのデータを一つの単位としたセクターアドレスＮＡＳＤと、セクターアドレスＮＡＳＤ内の５１２バイトのデータを一つの単位としたページアドレスＮＰＡＤにて指定された物理アドレスである。 Specifically, it is a physical address specified by a sector address NASD with 8 Kbytes of data as one unit and a page address NPAD with 512 bytes of data in the sector address NASD as one unit.
情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御回路ＮＶＣＴ０を通じてメモリ装置ＮＶＭ１０〜ＮＶＭ１４の全ページに対応する冗長領域を読み出し、それぞれのページが正常か不良かを判断する。この判断の結果、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、以下の様に論理アドレスＬＡＤと物理アドレスＰＡＤの対応付けを行う。 The information processing circuit STCON (CPU) reads the redundant areas corresponding to all the pages of the memory devices NVM10 to NVM14 through the arbitration circuit ARB and the memory control circuit NVCT0, and determines whether each page is normal or defective. As a result of this determination, the information processing circuit STCON (CPU) associates the logical address LAD and the physical address PAD as follows.
（１）メモリ装置ＮＶＭ１０の全物理アドレスＰＡＤが正常であるため、論理アドレスＬＡＤの０番地から０３ＦＦＦＦＦＦ番地は、メモリ装置ＮＶＭ１０の物理アドレスＰＡＤの０番地から３ＦＦＦＦＦＦ番地へ対応する。
(1) Since all physical addresses PAD of the memory device NVM10 are normal, addresses 0 to 03FFFFFF of the logical address LAD correspond to
（２）メモリ装置ＮＶＭ１１の物理アドレスＰＡＤの０番地から３ＦＦＦＦＦＥ番地までは正常であり、３ＦＦＦＦＦＦ番地が不良のため、論理アドレスＬＡＤの０４００００００番地から０７ＦＦＦＦＦＥ番地は、メモリ装置ＮＶＭ１１の物理アドレスＰＡＤの０００００００番地から３ＦＦＦＦＦＥ番地へ対応し、論理アドレスＬＡＤの０７ＦＦＦＦＦＦ番地は、メモリ装置ＮＶＭ１４の代替領域ＰｖＡｒｅａ内の物理アドレスＰＡＤの００００２０Ｆへ対応する。
(2) Since the
（３）メモリ装置ＮＶＭ１２の全物理アドレスＰＡＤが正常であるため、論理アドレスＬＡＤの０８００００００番地から０ＢＦＦＦＦＦＦ番地は、メモリ装置ＮＶＭ１２の物理アドレスＰＡＤの０番地から３ＦＦＦＦＦＦ番地へ対応する。
(3) Since all the physical addresses PAD of the memory device NVM12 are normal, addresses 08000000 to 0BFFFFFF of the logical address LAD correspond to
（４）メモリ装置ＮＶＭ１３の物理アドレスＰＡＤの０番地から３ＦＦＦＦＦＥ番地までは正常であり、３ＦＦＦＦＦＦ番地が不良のため、論理アドレスＬＡＤの０Ｃ００００００番地から０ＦＦＦＦＦＦＥ番地は、メモリ装置ＮＶＭ１３の物理アドレスＰＡＤの０００００００番地から３ＦＦＦＦＦＥ番地へ対応し、論理アドレスＬＡＤの０ＦＦＦＦＦＦＦ番地は、メモリ装置ＮＶＭ１４の代替領域ＰｖＡｒｅａ内の物理アドレスＰＡＤの００００２１Ｆへ対応する。
(4) Since the
（５）メモリ装置ＮＶＭ１４の全物理アドレスＰＡＤが正常であるため、論理アドレスＬＡＤの１０００００００番地から１０００００１Ｆ番地は、メモリ装置ＮＶＭ１４の物理アドレスＰＡＤの０００００００番地から００００１ＦＦ番地へ対応しており、ブートプログラムが格納されている。 (5) Since all the physical addresses PAD of the memory device NVM14 are normal, addresses 10000000 to 1000001F of the logical address LAD correspond to addresses 0000000 to 00001FF of the physical address PAD of the memory device NVM14, and the boot program is Stored.
また、メモリ装置ＮＶＭ１４の物理アドレスＰＡＤの００００２００〜３ＦＦＦＦＦＦへは代替領域ＰｖＡｒｅａが確保される。 An alternative area PvArea is reserved in the physical address PAD 0000100 to 3FFFFFF of the memory device NVM14.
相変化メモリやＲｅＲＡＭには、書き換え回数の制限があり、書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。 Phase change memory and ReRAM have a limit on the number of rewrites, and repetitive rewrites reduce reliability, so that data written at the time of writing becomes different data at the time of reading or data is not written at the time of rewriting. There is rarely to do.
代替領域ＰｖＡｒｅａは、このように不良となったアドレス（メモリ装置ＮＶＭ１１の物理アドレスＰＡＤの３ＦＦＦＦＦＦ番地、メモリ装置ＮＶＭ１３の物理アドレスＰＡＤの３ＦＦＦＦＦＦ番地）のデータを、新たな領域へ置き換えるために設けられている。代替領域の大きさは、特に限定しないが、相変化メモリやＲｅＲＡＭが保証する信頼性が確保できるように決めると良い。 The replacement area PvArea is provided to replace the data of the address thus defective (address 3FFFFFF of the physical address PAD of the memory device NVM11 and address 3FFFFFF of the physical address PAD of the memory device NVM13) with a new area. Yes. The size of the alternative area is not particularly limited, but may be determined so as to ensure the reliability guaranteed by the phase change memory or the ReRAM.
特に限定しないが、論理アドレスＬＡＤの０番地からＦＦＦＦＦＦＦ番地にはＯＳやアプリケーションプログラムやデータが格納され、１０００００００番地から１０００００１Ｆ番地には、ブートプログラムが格納される。
Although not particularly limited, the OS, application program, and data are stored in
＜＜書き込み動作＞＞
図４は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）がＭバイトのデータを、データバッファＤＢＵＦ０を介してメモリセルｃｅｌへ書き込む際の書き込み動作の例を示している。なお、図４や以降の各図における「ｍ＊ｎ」等の「＊」は「×」（乗算）を意味するものである。
<< Write operation >>
FIG. 4 shows an example of a write operation when the nonvolatile memory device NVM1x (x = 0 to 4) writes M-byte data to the memory cell cel via the data buffer DBUF0. Note that “*” such as “m * n” in FIG. 4 and subsequent figures means “x” (multiplication).
ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、書き込みコマンドＷ１０を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって書き込みコマンドＷ１０がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。また、コマンドＷ１０には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図４の例ではデータバッファＤＢＵＦ０を指定している。 The low level command latch enable signal CLE is driven to a high level, and the high level chip enable signal CEB and the address latch enable signal ALE are driven to a low level. Thereafter, when the write command W10 is input via the input / output line I / Ox (x = 0 to 7), the write command W10 is taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded. The The command W10 also includes information for designating the data buffer DBUF0 or DBUF1, and the data buffer DBUF0 is designated in the example of FIG.
次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, the command latch enable signal CLE that is at a high level is driven to a low level, the address latch enable signal ALE that is at a low level is driven to a high level, and the column address is set to 2 The row address is divided into three times (RA1, RA2, RA3) and inputted in order. These addresses are taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded.
アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス、コマンドＷ１０を解読した結果、メモリバンクＢＫ０への読み出し命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０からデータを読み出すため、メモリバンクＢＫ０を活性化する。 As a result of decoding the address and command W10 by the address / command interface circuit ADCMDIF, if the control circuit CONTLOGIC is informed that it is a read command to the memory bank BK0, the control circuit CONTLOGIC reads data from the memory bank BK0. The bank BK0 is activated.
アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ入力されたロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）およびカラム・アドレスを（ＣＡ１、ＣＡ２）は制御回路ＣＯＮＴＬＯＧＩＣを通じて、それぞれ、活性化されたメモリバンクＢＫ０のロウアドレスラッチ回路ＲＡＤＬＴへ転送され、カラムアドレスラッチ回路ＣＡＤＬＴへ転送される。この書き込み動作は最初に入力されたカラムアドレスから開始される。 The row address (RA1, RA2, RA3) and the column address (CA1, CA2) input to the address / command interface circuit ADCMDIF are supplied to the row address latch circuit RADLT of the activated memory bank BK0 through the control circuit CONTLOGIC. And transferred to the column address latch circuit CADLT. This write operation starts from the column address that is input first.
ロウアドレスラッチ回路ＲＡＤＬＴからロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）がロウデコーダＲＯＷＤＥＣへ転送され、ロウデコーダＲＯＷＤＥＣによってロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）に対応したワード線ＷＬｎが選択される。 The row address (RA1, RA2, RA3) is transferred from the row address latch circuit RADLT to the row decoder ROWDEC, and the word line WLn corresponding to the row address (RA1, RA2, RA3) is selected by the row decoder ROWDEC.
次に、カラムアドレスラッチ回路ＣＡＤＬＴからカラム・アドレス（ＣＡ１、ＣＡ２）がカラムデコーダＣＯＬＤＥＣへ転送され、解読される。 Next, the column address (CA1, CA2) is transferred from the column address latch circuit CALLT to the column decoder COLDEC and decoded.
カラムデコーダＣＯＬＤＥＣからの解読結果は、各メモリアレイ（ＡＲＹ０−ｎ）のビット線選択回路ＢＳＷ０−ｎへ入力され、メモリアレイ毎に一つのビット線ＢＬが選択され、データ線ＤＴ０−ｎを介して書き込み（ライト）ドライバＷＤＲ０−ｎへ接続される。 The decoding result from the column decoder COLDEC is input to the bit line selection circuits BSW0-n of each memory array (ARY0-n), and one bit line BL is selected for each memory array, and the data lines DT0-n are passed through. Connected to write drivers WDR0-n.
書き込みドライバＷＤＲ０−ｎは、データ線ＤＴ０−ｎを介して、図３のような電流パルスによって、選択されたメモリセルｃｅｌを低抵抗状態や高抵抗状態にするための電流供給回路である。 The write drivers WDR0-n are current supply circuits for setting a selected memory cell cel to a low resistance state or a high resistance state by a current pulse as shown in FIG. 3 via the data lines DT0-n.
メモリセルｃｅｌを高抵抗状態にする、すなわち記憶情報“０”を書き込む場合に、データ線ＤＴ０−ｎを介して印加するメモリセル電流Ｉｃｅｌｌをリセット動作に必要な値Ｉｒｅｓｅｔに制御する。 When the memory cell cel is brought into a high resistance state, that is, when memory information “0” is written, the memory cell current Icell applied via the data lines DT0-n is controlled to a value Ireset necessary for the reset operation.
メモリセルｃｅｌを低抵抗状態にする、すなわち記憶情報“１”を書き込む場合に、データ線ＤＴ０−ｎを介して印加するメモリセル電流Ｉｃｅｌｌをセット動作に必要な値Ｉｓｅｔに制御する。 When the memory cell cel is brought into a low resistance state, that is, when memory information “1” is written, the memory cell current Icell applied via the data lines DT0-n is controlled to a value Iset necessary for the set operation.
一つのメモリバンクの中に、書き込みドライバＷＤＲは合計ｎ×８個存在するため、一つのメモリバンクの中で、同時にｎバイトのメモリセルｃｅｌを書き込むことができる。 Since there are a total of n × 8 write drivers WDR in one memory bank, n bytes of memory cells cel can be simultaneously written in one memory bank.
次に、ハイ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動して、ライトイネーブル信号ＷＥＢの立ち上がりエッジに同期して、記憶情報ＤＩ（１）〜ＤＩ（Ｍ）が入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して、１バイト分のデータが順次データバッファＤＢＵＦ０へ入力される。 Next, the address latch enable signal ALE which is at the high level is driven to the low level, and the storage information DI (1) to DI (M) is input in synchronization with the rising edge of the write enable signal WEB. One byte of data is sequentially input to the data buffer DBUF0 via the output line I / Ox (x = 0 to 7).
データバッファＤＢＵＦ０へｎバイト分のデータが入力するたびに、ｎ×８個分の書き込みドライバＷＤＲを通じて、ｎバイト分のデータが書き込まれる。以下に、その動作を示す。 Each time n bytes of data are input to the data buffer DBUF0, n bytes of data are written through the n × 8 write drivers WDR. The operation is shown below.
先ず、最初のｎバイト分のデータの書き込み動作を説明する。 First, a data write operation for the first n bytes will be described.
データバッファＤＢＵＦ０へ最初のｎバイト分のデータの中で、最初の１バイト分のデータが入力した時点で、書き込みドライバＷＤＲを通じて、カラム・アドレス｛ＣＡ１、ＣＡ２｝によって選択された最初のｎバイト分のメモリセルを高抵抗状態（消去：ＥＲＳ０）する。次に、データバッファＤＢＵＦ０へ最初のｎバイト分のデータがすべて入力した時点で、データバッファＤＢＵＦ０に保持されているデータの中で“１”のデータのみを書き込みドライバＷＤＲによってメモリセルを低抵抗状態（プログラム：ＰＲＯＧ１）にする。これによって、最初のｎバイト分のデータ書き込みが行われる。 Of the first n bytes of data input to the data buffer DBUF0, the first n bytes of data selected by the column address {CA1, CA2} through the write driver WDR when the first 1 bytes of data are input. These memory cells are brought into a high resistance state (erase: ERS0). Next, when all of the first n bytes of data are input to the data buffer DBUF0, only the data "1" among the data held in the data buffer DBUF0 is set in the low resistance state by the write driver WDR. (Program: PROG1). As a result, the first n bytes of data are written.
次に、２番目のｎバイト分のデータの書き込み動作を説明する。 Next, a data write operation for the second n bytes will be described.
データバッファＤＢＵＦ０へ２番目のｎバイト分のデータの中で、最初の１バイト分のデータが入力した時点で、書き込みドライバＷＤＲを通じて、カラム・アドレス｛｛ＣＡ１、ＣＡ２｝＋（ｎ）｝によって選択された２番目のｎバイト分のメモリセルを高抵抗状態（消去：ＥＲＳ０）にする。次に、データバッファＤＢＵＦ０へ２番目のｎバイト分のデータがすべて入力した時点で、データバッファＤＢＵＦ０に保持されているデータの中で“１”のデータのみを書き込みドライバＷＤＲによってメモリセルを低抵抗状態（プログラム：ＰＲＯＧ１）にする。これによって、２番目のｎバイト分のデータ書き込みが行われる。 Select the column address {{CA1, CA2} + (n)} through the write driver WDR when the first 1 byte of data is input to the data buffer DBUF0. The memory cells for the second n bytes thus set are brought into a high resistance state (erase: ERS0). Next, when all of the second n bytes of data are input to the data buffer DBUF0, only the data "1" is stored in the data buffer DBUF0, and the memory cell is reduced in resistance by the write driver WDR. The state (program: PROG1) is set. As a result, the second n bytes of data are written.
３番目のｎバイト分のデータの書き込み動作も、上記の動作と同様に行われ、その際のカラム・アドレスは｛｛ＣＡ１、ＣＡ２｝＋（２ｎ）｝となる。 The third n-byte data write operation is performed in the same manner as described above, and the column address at that time is {{CA1, CA2} + (2n)}.
このように、開始カラムアドレス｛ＣＡ１、ＣＡ２｝へ順にｎの倍数を加算したカラムアドレスによって選択されたｎバイト分のメモリセルｃｅｌへ消去（ＥＲＳ０）とプログラム（ＰＲＯＧ１）が実行される。 As described above, the erase (ERS0) and the program (PROG1) are executed on the memory cells cel for n bytes selected by the column address obtained by sequentially adding a multiple of n to the start column address {CA1, CA2}.
Ｍバイトのデータを書き込む際は、消去（ＥＲＳ０）とプログラム（ＰＲＯＧ１）がＭ／ｎ回生じる。 When writing M bytes of data, erasure (ERS0) and program (PROG1) occur M / n times.
また、書き込みコマンドＷ１０にてデータバッファＤＢＵＦ１を指定した場合は、入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介してデータバッファＤＢＵＦ１へ入力され、データバッファＤＢＵＦ１に保持されたデータがメモリセルｃｅｌへ書き込まれる。 When the data buffer DBUF1 is specified by the write command W10, the data is input to the data buffer DBUF1 via the input / output line I / Ox (x = 0 to 7), and the data held in the data buffer DBUF1 is stored in the memory cell. written to cel.
以上説明したように不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）はＭバイトのデータを書き込む際には、要求されたＭバイトデータサイズだけの消去（ＥＲＳ０）とプログラム（ＰＲＯＧ１）動作を行う。 As described above, the non-volatile memory device NVM1x (x = 0 to 4) performs the erase (ERS0) and program (PROG1) operations of only the requested Mbyte data size when writing Mbytes of data.
つまり、消去（ＥＲＳ０）のデータサイズとプログラム（ＰＲＯＧ１）のデータサイズは等しいため、余分なアドレスのデータを消去（ＥＲＳ０）する必要な無いため、高速な書き込みを実現できる。 That is, since the data size of the erase (ERS0) and the data size of the program (PROG1) are equal, it is not necessary to erase the data at the extra address (ERS0), so that high-speed writing can be realized.
さらに、この書き込み動作において、上書きはせず、一旦、対象となるメモリセルｃｅｌを消去状態とすることで、メモリセルの抵抗値の均一化を図ることができ、安定した書き込みや読み出し動作を実現できる。 Furthermore, in this write operation, the target memory cell cel is once erased without being overwritten, so that the resistance value of the memory cell can be made uniform, and stable write and read operations are realized. it can.
＜＜データバッファへの書き込み動作＞＞
図５は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）がＭバイトのデータを、データバッファＤＢＵＦ０へ書き込む際の書き込み動作の例を示している。
<< Write operation to data buffer >>
FIG. 5 shows an example of a write operation when the nonvolatile memory device NVM1x (x = 0 to 4) writes M-byte data to the data buffer DBUF0.
ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、書き込みコマンドＷＦ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによってデータバッファ書き込みコマンドＷＦ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。また、コマンドＷＦ１には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図５の例ではデータバッファＤＢＵＦ０を指定している。 The low level command latch enable signal CLE is driven to a high level, and the high level chip enable signal CEB and the address latch enable signal ALE are driven to a low level. Thereafter, when the write command WF1 is input via the input / output line I / Ox (x = 0 to 7), the data buffer write command WF1 is taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB. Decrypted. The command WF1 also includes information for designating the data buffer DBUF0 or DBUF1, and the data buffer DBUF0 is designated in the example of FIG.
次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, the command latch enable signal CLE that is at a high level is driven to a low level, the address latch enable signal ALE that is at a low level is driven to a high level, and the column address is set to 2 The row address is divided into three times (RA1, RA2, RA3) and inputted in order. These addresses are taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded.
アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス（ＣＡ１、ＣＡ２、ＲＡ１、ＲＡ２、ＲＡ３）およびコマンドＷＦ１を解読した結果、メモリバンクＢＫ０のデータバッファＤＢＵＦ０への書き込み命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０のデータバッファＤＢＵＦ０を活性化する。 As a result of decoding the address (CA1, CA2, RA1, RA2, RA3) and the command WF1 in the address / command interface circuit ADCMDIF, it is transmitted to the control circuit CONTLOGIC that it is a write command to the data buffer DBUF0 of the memory bank BK0. The control circuit CONTLOGIC activates the data buffer DBUF0 of the memory bank BK0.
次に、ハイ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動して、ライトイネーブル信号ＷＥＢの立ち上がりエッジに同期して、記憶情報ＤＩ（１）〜ＤＩ（Ｍ）が入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して、１バイト分のデータが順次データバッファＤＢＵＦ０へ入力される。 Next, the address latch enable signal ALE which is at the high level is driven to the low level, and the storage information DI (1) to DI (M) is input in synchronization with the rising edge of the write enable signal WEB. One byte of data is sequentially input to the data buffer DBUF0 via the output line I / Ox (x = 0 to 7).
ＭバイトのデータをデータバッファＤＢＵＦ０へ書き込む際は、書き込み動作がＭ回行われる。 When writing M bytes of data into the data buffer DBUF0, the write operation is performed M times.
また、書き込みコマンドＷＦ１にてデータバッファＤＢＵＦ１を指定した場合は、データバッファＤＢＵＦ１へ同様の書き込み動作が生じる。 When the data buffer DBUF1 is designated by the write command WF1, a similar write operation to the data buffer DBUF1 occurs.
＜＜データバッファからメモリセルへの書き込み動作＞＞
図６の（ａ）および（ｂ）は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）のデータバッファＤＢＵＦ０へ保持されているＭバイトのデータをメモリセルへ書き込む際の書き込み動作の例を示している。
<< Write operation from data buffer to memory cell >>
FIGS. 6A and 6B show an example of a write operation when writing M bytes of data held in the data buffer DBUF0 of the nonvolatile memory device NVM1x (x = 0 to 4) to the memory cell. ing.
先ず、図６（ａ）の書き込み動作について説明する。 First, the write operation of FIG. 6A will be described.
ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、書き込みコマンドＰＧ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによってデータバッファ書き込みコマンドＰＧ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。また、コマンドＰＧ１には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図６（ａ）の例ではデータバッファＤＢＵＦ０を指定している。 The low level command latch enable signal CLE is driven to a high level, and the high level chip enable signal CEB and the address latch enable signal ALE are driven to a low level. Thereafter, when the write command PG1 is input via the input / output line I / Ox (x = 0 to 7), the data buffer write command PG1 is taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB. Decrypted. The command PG1 also includes information for designating the data buffer DBUF0 or DBUF1, and the data buffer DBUF0 is designated in the example of FIG.
次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, the command latch enable signal CLE that is at a high level is driven to a low level, the address latch enable signal ALE that is at a low level is driven to a high level, and the column address is set to 2 The row address is divided into three times (RA1, RA2, RA3) and inputted in order. These addresses are taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded.
アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス（ＣＡ１、ＣＡ２、ＲＡ１、ＲＡ２、ＲＡ３）およびコマンドＰＧ１を解読した結果、メモリバンクＢＫ０のデータバッファＤＢＵＦ０からメモリセルｃｅｌへの書き込み命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０のデータバッファＤＢＵＦ０を活性化する。 As a result of decoding the address (CA1, CA2, RA1, RA2, RA3) and the command PG1 by the address / command interface circuit ADCMDIF, the control circuit CONTLOGIC indicates that the instruction is a write command from the data buffer DBUF0 of the memory bank BK0 to the memory cell cel. Then, the control circuit CONTLOGIC activates the data buffer DBUF0 of the memory bank BK0.
次に、第２のコマンドＰＧ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のコマンドＰＧ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, when the second command PG11 is input via the input / output line I / Ox (x = 0 to 7), the second command PG11 is sent to the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB. Captured and decrypted.
その後、図４で示したメモリセルへの書き込み動作と同様に、メモリバンクＢＫ０のデータバッファＤＢＵＦ０からｎバイト分毎にデータを読み出し、メモリセルを高抵抗状態（消去：ＥＲＳ０）にした後、低抵抗状態（プログラム：ＰＲＯＧ１）にする。 Thereafter, similarly to the write operation to the memory cell shown in FIG. 4, data is read from the data buffer DBUF0 of the memory bank BK0 every n bytes, the memory cell is brought into a high resistance state (erase: ERS0), The resistance state (program: PROG1) is set.
メモリバンクＢＫ０のデータバッファＤＢＵＦ０に保持されたＭバイトのデータを書き込む際は、消去（ＥＲＳ０）とプログラム（ＰＲＯＧ１）がＭ／ｎ回行われる。 When writing M bytes of data held in the data buffer DBUF0 of the memory bank BK0, erasure (ERS0) and program (PROG1) are performed M / n times.
また、書き込みコマンドＰＧ１にてデータバッファＤＢＵＦ１を指定した場合は、同様にデータバッファＤＢＵＦ１へ保持されているＭバイトのデータをメモリセルへ書き込む動作が生じる。 In addition, when the data buffer DBUF1 is designated by the write command PG1, similarly, an operation of writing M bytes of data held in the data buffer DBUF1 to the memory cell occurs.
次に、図６（ｂ）の消去動作が必要の無い書き込み動作について説明する。 Next, a write operation that does not require the erase operation of FIG. 6B will be described.
消去動作が必要の無い書き込み動作の第１のコマンドがＰＧ２であり、第２のコマンドがＰＧ２１である場合、図６（ａ）のコマンドＰＧ１の代わりにコマンドＰＧ２が、コマンドＰＧ１１の代わりにコマンドＰＧ２１が入力される。 When the first command of the write operation that does not require the erase operation is PG2 and the second command is PG21, the command PG2 is substituted for the command PG1 in FIG. 6A, and the command PG21 is substituted for the command PG11. Is entered.
また、コマンドＰＧ２には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図６（ｂ）の例ではデータバッファＤＢＵＦ０を指定している。 The command PG2 also includes information for designating the data buffer DBUF0 or DBUF1, and in the example of FIG. 6B, the data buffer DBUF0 is designated.
第２のコマンドＰＧ２１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のコマンドＰＧ２１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれると、メモリバンクＢＫ０のデータバッファＤＢＵＦ０からｎバイト分毎にデータを読み出し、低抵抗状態（プログラム：ＰＲＯＧ１）にする。 When the second command PG21 is input via the input / output line I / Ox (x = 0 to 7), the second command PG21 is taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB. Then, data is read from the data buffer DBUF0 of the memory bank BK0 every n bytes, and is brought into a low resistance state (program: PROG1).
メモリバンクＢＫ０のデータバッファＤＢＵＦ０に保持されたＭバイトのデータを書き込む際はプログラム（ＰＲＯＧ１）がＭ／ｎ回行われる。 When writing M bytes of data held in the data buffer DBUF0 of the memory bank BK0, the program (PROG1) is executed M / n times.
また、コマンドＰＧ２にてデータバッファＤＢＵＦ１を指定した場合は、同様にデータバッファＤＢＵＦ１へ保持されているＭバイトのデータをメモリセルへ書き込む動作が生じる。 Further, when the data buffer DBUF1 is designated by the command PG2, an operation for writing the M-byte data held in the data buffer DBUF1 to the memory cell similarly occurs.
書き込みを行うセクターが予め消去状態であれば、これらのコマンド（ＰＧ２およびＰＧ２１）を利用することによって消去動作が不要となり、書き込み時間を短縮できる。 If the sector to be written is in the erased state in advance, the erase operation becomes unnecessary by using these commands (PG2 and PG21), and the write time can be shortened.
＜＜消去動作＞＞
図７の（ａ）、（ｂ）および（ｃ）は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）の消去動作である。図７の（ａ）はセクター消去動作、（ｂ）はブロック消去動作、（ｃ）はチップ消去動作の一例を示す。
<< Erase Operation >>
(A), (b), and (c) of FIG. 7 are erase operations of the nonvolatile memory device NVM1x (x = 0 to 4). 7A shows an example of a sector erase operation, FIG. 7B shows an example of a block erase operation, and FIG. 7C shows an example of a chip erase operation.
先ず、図７（ａ）のセクター消去動作について説明する。 First, the sector erase operation of FIG. 7A will be described.
ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、第１のセクター消去コマンドＳＥ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって第１のセクター消去コマンドＳＥ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 The low level command latch enable signal CLE is driven to a high level, and the high level chip enable signal CEB and the address latch enable signal ALE are driven to a low level. Thereafter, when the first sector erase command SE1 is input via the input / output line I / Ox (x = 0 to 7), the first sector erase command SE1 is addressed by the rising edge of the write enable signal WEB. It is taken into circuit ADCMDIF and decoded.
次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, the command latch enable signal CLE that is at a high level is driven to a low level, the address latch enable signal ALE that is at a low level is driven to a high level, and the column address is set to 2 The row address is divided into three times (RA1, RA2, RA3) and inputted in order. These addresses are taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded.
次に、第２のセクター消去コマンドＳＥ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のセクター消去コマンドＳＥ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, when the second sector erase command SE11 is input via the input / output line I / Ox (x = 0 to 7), the second sector erase command SE11 is changed to the address command by the rising edge of the write enable signal WEB. The data is taken into the interface circuit ADCMDIF and decoded.
その後、図４で示したメモリセルへの消去動作と同様に、選択されたワード線ＷＬに接続されたメモリセルｃｅｌを、ビット線ＢＬによってｎバイト分毎に選択して高抵抗状態（消去：ＥＲＳ０）にする。 After that, similarly to the erase operation to the memory cell shown in FIG. 4, the memory cell cel connected to the selected word line WL is selected every n bytes by the bit line BL and is in a high resistance state (erase: ERS0).
１セクターのデータサイズをＭバイトとすると、消去動作（ＥＲＳ０）がＭ／ｎ回行われる。 If the data size of one sector is M bytes, the erase operation (ERS0) is performed M / n times.
次に、図７（ｂ）のブロック消去動作について説明する。 Next, the block erase operation of FIG. 7B will be described.
ブロック消去動作の第１のコマンドがＢＥ１であり、第２のコマンドがＢＥ１１である場合、図７（ａ）のコマンドＳＥ１の代わりにコマンドＢＥ１が、コマンドＳＥ１１の代わりにコマンドＢＥ１１が入力される。 When the first command of the block erase operation is BE1 and the second command is BE11, the command BE1 is input instead of the command SE1 in FIG. 7A, and the command BE11 is input instead of the command SE11.
第２のコマンドＢＥ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のコマンドＢＥ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれる。 When the second command BE11 is input via the input / output line I / Ox (x = 0 to 7), the second command BE11 is taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB.
その後、１ブロックがＱ個のセクターにて構成される場合、図７（ａ）で示したセクター消去動作をＱ回行う。 Thereafter, when one block is composed of Q sectors, the sector erase operation shown in FIG. 7A is performed Q times.
ブロック消去動作では、一つのブロック消去コマンドによって連続的に複数セクターを消去することができるため、高速消去が実現できる。 In the block erase operation, a plurality of sectors can be erased continuously by one block erase command, so that high speed erase can be realized.
次に、図７（ｃ）のチップ消去動作について説明する。 Next, the chip erase operation of FIG. 7C will be described.
チップ消去動作の第１のコマンドがＣＥ１であり、第２のコマンドがＣＥ１１である場合、図７（ａ）のコマンドＳＥ１の代わりにコマンドＣＥ１が、コマンドＳＥ１１の代わりにコマンドＣＥ１１が入力される。 When the first command for the chip erase operation is CE1 and the second command is CE11, the command CE1 is input instead of the command SE1 in FIG. 7A, and the command CE11 is input instead of the command SE11.
第２のコマンドＣＥ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のコマンドＣＥ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれる。 When the second command CE11 is input via the input / output line I / Ox (x = 0 to 7), the second command CE11 is taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB.
その後、１チップがＲ個のブロックにて構成される場合、図７（ｂ）で示したブロック消去動作をＲ回行う。 Thereafter, when one chip is composed of R blocks, the block erase operation shown in FIG. 7B is performed R times.
チップ消去動作では、一つのチップ消去コマンドによって連続的に複数ブロックを消去することができるため、高速消去が実現できる。 In the chip erase operation, a plurality of blocks can be erased continuously by one chip erase command, so that high speed erase can be realized.
＜＜１セクターデータ読み出し動作＞＞
図８は、メモリ制御装置ＮＶＣＴｘ（ｘ＝０〜４）が不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）から１セクター分（Ｍバイト）のデータを、データバッファＤＢＵＦ０を介して読み出す際の読み出し動作の例を示している。
<< 1 sector data read operation >>
FIG. 8 shows reading when the memory control device NVCTx (x = 0 to 4) reads data for one sector (M bytes) from the nonvolatile memory device NVM1x (x = 0 to 4) through the data buffer DBUF0. An example of the operation is shown.
ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。 The low level command latch enable signal CLE is driven to a high level, and the high level chip enable signal CEB and the address latch enable signal ALE are driven to a low level.
次に、セクターデータ読み出しコマンドＲＤ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第１のセクター読み出しコマンドＲＤ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, when the sector data read command RD1 is input via the input / output line I / Ox (x = 0 to 7), the first sector read command RD1 is changed to the address / command interface circuit by the rising edge of the write enable signal WEB. Imported into the ADCMDIF and decrypted.
次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, the command latch enable signal CLE that is at a high level is driven to a low level, the address latch enable signal ALE that is at a low level is driven to a high level, and the column address is set to 2 The row address is divided into three times (RA1, RA2, RA3) and inputted in order. These addresses are taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded.
次に、ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。 Next, the low level command latch enable signal CLE is driven to a high level, and the high level chip enable signal CEB and the address latch enable signal ALE are driven to a low level.
次に、第２のセクターデータ読み出しコマンドＲＤ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のセクターデータ読み出しコマンドＲＤ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, when the second sector data read command RD11 is input via the input / output line I / Ox (x = 0 to 7), the second sector data read command RD11 is addressed by the rising edge of the write enable signal WEB. The data is taken into the command interface circuit ADCMDIF and decoded.
コマンドＲＤ１およびＲＤ１１には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図８の例ではデータバッファＤＢＵＦ０を指定している。 The commands RD1 and RD11 also include information for designating the data buffer DBUF0 or DBUF1, and the data buffer DBUF0 is designated in the example of FIG.
アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス、コマンドＲＤ１およびコマンドＲＤ１１を解読した結果、メモリバンクＢＫ０への読み出し命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０からデータを読み出すため、メモリバンクＢＫ０を活性化する。 As a result of decoding the address, command RD1 and command RD11 by the address / command interface circuit ADCMDIF, when the control circuit CONTLOGIC is informed that it is a read command to the memory bank BK0, the control circuit CONTLOGIC reads data from the memory bank BK0. Therefore, the memory bank BK0 is activated.
アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ入力されたロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）およびカラム・アドレス（ＣＡ１、ＣＡ２）は制御回路ＣＯＮＴＬＯＧＩＣを通じて、それぞれ、活性化されたメモリバンクＢＫ０のロウアドレスラッチ回路ＲＡＤＬＴへ転送され、カラムアドレスラッチ回路ＣＡＤＬＴへ転送される。 The row address (RA1, RA2, RA3) and the column address (CA1, CA2) input to the address / command interface circuit ADCMDIF are respectively sent to the activated row address latch circuit RADLT of the memory bank BK0 through the control circuit CONTLOGIC. Then, the data is transferred to the column address latch circuit CADLT.
ロウアドレスラッチ回路ＲＡＤＬＴからロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）がロウデコーダＲＯＷＤＥＣへ転送され、ロウデコーダＲＯＷＤＥＣによってロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）に対応したワード線ＷＬｉが選択される。 The row address (RA1, RA2, RA3) is transferred from the row address latch circuit RADLT to the row decoder ROWDEC, and the word line WLi corresponding to the row address (RA1, RA2, RA3) is selected by the row decoder ROWDEC.
次に、カラムアドレスラッチ回路ＣＡＤＬＴからカラム・アドレス（ＣＡ１、ＣＡ２）がカラムデコーダＣＯＬＤＥＣへ転送され、解読される。 Next, the column address (CA1, CA2) is transferred from the column address latch circuit CALLT to the column decoder COLDEC and decoded.
カラムデコーダＣＯＬＤＥＣからの解読結果は、各メモリアレイ（ＡＲＹ０−ｍ）のビット線選択回路ＢＳＷ０−ｍへ入力され、メモリアレイ毎に一つのビット線ＢＬｉが選択され、データ線ＤＴ０−ｍを介してセンスアンプＳＡ０−ｍへ接続される。 The decoding result from the column decoder COLDEC is input to the bit line selection circuit BSW0-m of each memory array (ARY0-m), one bit line BLi is selected for each memory array, and the data line DT0-m is passed through. Connected to sense amplifier SA0-m.
これによって、メモリアレイ（ＡＲＹ０−ｍ）毎に１ビットのメモリセルｃｅｌが選択されるため、一つのメモリバンクの中で同時に合計（ｍ＋１）ビットのメモリセルｃｅｌ（０ビット目からｍビット目）が選択される。 As a result, a 1-bit memory cell cel is selected for each memory array (ARY0-m), and therefore a total of (m + 1) -bit memory cells cel (from 0th bit to mth bit) in one memory bank. Is selected.
メモリアレイ毎に選択されたメモリセルｃｅｌ（０ビット目からｍビット目）から、データ線を介してそれぞれのメモリアレイに設けられたセンスアンプＳＡ０−ｎへ電流が流れ、その際の電圧を計測し、参照電圧と比較することによってメモリセルｃｅｌへ記録されたデータｍ＋１ビット分のデータＤｎｂｙｔｅを検出する。 Current flows from the memory cell cel (0th bit to mth bit) selected for each memory array to the sense amplifiers SA0-n provided in each memory array via the data line, and the voltage at that time is measured. Then, the data Dnbyte for the data m + 1 bits recorded in the memory cell cel is detected by comparing with the reference voltage.
つまり、カラム・アドレス｛ＣＡ１、ＣＡ２｝によって選択された最初のｎバイト（＝（ｍ＋１）／８）分のデータＤｎｂｙｔｅがメモリセルｃｅｌから同時に検出される。 That is, the first n bytes (= (m + 1) / 8) worth of data Dnbyte selected by the column address {CA1, CA2} are simultaneously detected from the memory cell cel.
例えば、メモリアレイＡＲＹ０のワード線ＷＬｎとのビット線ＢＬ０上のメモリセルｃｅｌが情報“１”を記憶しており、低抵抗状態にある場合は、ビット線ＢＬ０及びデータ線ＤＴ０が充電され、センスアンプＳＡへその電圧が伝えられ、データ“１”が検出される。 For example, when the memory cell cel on the bit line BL0 with the word line WLn of the memory array ARY0 stores information “1” and is in a low resistance state, the bit line BL0 and the data line DT0 are charged and sensed. The voltage is transmitted to the amplifier SA, and data “1” is detected.
一方、メモリアレイＡＲＹ１のワード線ＷＬｎとのビット線ＢＬ０上のメモリセルｃｅｌが情報“０”を記憶しており、高抵抗状態にある場合は、ビット線ＢＬ０及びデータ線ＤＴ１は、ほぼ接地電圧ＶＳＳに保持され、センスアンプＳＡへその電圧が伝えられ、データ“０”が検出される。 On the other hand, when the memory cell cel on the bit line BL0 with the word line WLn of the memory array ARY1 stores information “0” and is in a high resistance state, the bit line BL0 and the data line DT1 are substantially at the ground voltage. The voltage is held at VSS, the voltage is transmitted to the sense amplifier SA, and data “0” is detected.
検出された１番目のｎバイト（＝（ｍ＋１）／８）分のデータＤｎｂｙｔｅはデータ選択回路ＤＳＷ１を介して、コマンドＲＤ１およびＲＤ１１によって指定されたデータバッファＤＢＵＦ０へ転送される。 The detected data Dnbyte for the first n bytes (= (m + 1) / 8) is transferred to the data buffer DBUF0 designated by the commands RD1 and RD11 via the data selection circuit DSW1.
次のｎバイト分のデータは、カラム・アドレス｛｛ＣＡ１、ＣＡ２｝＋（ｎ）｝によって選択され、データバッファＤＢＵＦ０へ転送される。 The next n bytes of data are selected by the column address {{CA1, CA2} + (n)} and transferred to the data buffer DBUF0.
このように、メモリセルｃｅｌから開始カラムアドレス｛ＣＡ１、ＣＡ２｝へ順にｎの倍数を加算したカラムアドレスによって選択されたｎバイト分のデータが順にデータバッファＤＢＵＦ０へ転送される。 In this way, n bytes of data selected by the column address obtained by adding multiples of n in order from the memory cell cel to the start column address {CA1, CA2} are sequentially transferred to the data buffer DBUF0.
セクターデータ読み出し動作では、セクターサイズをＭバイトとすると、メモリアレイＡＲＹからデータバッファＤＢＵＦ０へのデータ転送がＭ／ｎ回生じる。 In the sector data read operation, if the sector size is M bytes, data transfer from the memory array ARY to the data buffer DBUF0 occurs M / n times.
メモリセルｃｅｌからデータバッファＤＢＵＦ０へセクターサイズ分のデータ転送が行われている期間は、ハイ・レベルとなっているレディビジー信号ＲＢＢはロウ・レベルとなる。 During a period in which data transfer for the sector size is performed from the memory cell cel to the data buffer DBUF0, the ready / busy signal RBB that is at the high level is at the low level.
このデータ転送が終了した時点で、ロウ・レベルとなっているレディビジー信号ＲＢＢがハイ・レベルとなる。 At the time when the data transfer is completed, the ready / busy signal RBB which is at the low level becomes the high level.
入出力信号ＩＯの信号数が８ビット（１バイト）の場合、データバッファＤＢＵＦ０へ格納されたセクターサイズ分（Ｍバイト）のデータはリードイネーブル信号ＲＥＢの立ち下がりエッジに同期して、入出力信号ＩＯからＤＯ（１）〜ＤＯ（Ｍ／１）の順に出力される。 When the number of signals of the input / output signal IO is 8 bits (1 byte), the data corresponding to the sector size (M bytes) stored in the data buffer DBUF0 is synchronized with the falling edge of the read enable signal REB. IO is output in the order of DO (1) to DO (M / 1).
例えば、１セクターのデータサイズが２０４８バイトで、同時に選択されるメモリセルｃｅｌのデータサイズが１６バイト（１２８ｂｉｔ）で、入出力信号ＩＯの信号数が８ビット（１バイト）の場合は、メモリセルｃｅｌからデータバッファＤＢＵＦ０へは合計１２８回（＝２０４８／１６）のデータ転送が行われ、データバッファＤＢＵＦ０から入出力信号ＩＯを介してデータを出力する回数は、２０４８回（＝２０４８／１）となる。 For example, if the data size of one sector is 2048 bytes, the data size of the simultaneously selected memory cell cel is 16 bytes (128 bits), and the number of signals of the input / output signal IO is 8 bits (1 byte), the memory cell A total of 128 times (= 2048/16) data transfer is performed from cel to the data buffer DBUF0, and the number of times data is output from the data buffer DBUF0 via the input / output signal IO is 2048 times (= 2048/1). Become.
また、コマンドＲＤ１およびＲＤ１１にてデータバッファＤＢＵＦ１を指定した場合は、同様に、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）のメモリアレイから１セクター分（Ｍバイト）のデータが、データバッファＤＢＵＦ１を介して読み出される。 When the data buffer DBUF1 is designated by the commands RD1 and RD11, similarly, data for one sector (M bytes) from the memory array of the nonvolatile memory device NVM1x (x = 0 to 4) is transferred to the data buffer DBUF1. Is read through.
＜＜データサイズを指定した読み出し動作＞＞
図９は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）から、指定されたデータサイズ分のデータを、データバッファＤＢＵＦ０を介して読み出す際の読み出し動作の例を示している。
<< Read operation with specified data size >>
FIG. 9 shows an example of a read operation when data of a specified data size is read from the nonvolatile memory device NVM1x (x = 0 to 4) via the data buffer DBUF0.
コマンドおよびアドレスを入力する動作タイミングは図８と同様である。 The operation timing for inputting a command and an address is the same as in FIG.
データサイズを指定してデータを読み出すための第１の読み出しコマンドがＲＤ４であり、第２の読み出しコマンドがＲＤ４１である場合、図８のコマンドＲＤ１の代わりにコマンドＲＤ４が、コマンドＲＤ１１の代わりにコマンドＲＤ４１が入力される。 When the first read command for specifying the data size and reading data is RD4 and the second read command is RD41, the command RD4 instead of the command RD1 in FIG. RD41 is input.
コマンドＲＤ４およびＲＤ４１には、読み出し命令の他にデータサイズおよびデータバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれている。図９の例ではデータサイズがｋ×ｎバイトで、データバッファＤＢＵＦ０を指定している。 The commands RD4 and RD41 include information specifying the data size and the data buffer DBUF0 or DBUF1 in addition to the read command. In the example of FIG. 9, the data size is k × n bytes and the data buffer DBUF0 is designated.
また、メモリセルｃｅｌからデータバッファＤＢＵＦ０への転送動作および入出力信号ＩＯからの読み出し動作は図８と同様に行われる。 The transfer operation from the memory cell cel to the data buffer DBUF0 and the read operation from the input / output signal IO are performed in the same manner as in FIG.
１番目のｎバイト分のデータＤｎｂｙｔｅはカラム・アドレス｛ＣＡ１、ＣＡ２｝によって選択され、データバッファＤＢＵＦ０へ転送される。 The first n bytes of data Dnbyte are selected by the column address {CA1, CA2} and transferred to the data buffer DBUF0.
２番目のｎバイト分のデータは、カラム・アドレス｛｛ＣＡ１、ＣＡ２｝＋（ｎ）｝によって選択され、データバッファＤＢＵＦ０へ転送される。 The second n bytes of data are selected by the column address {{CA1, CA2} + (n)} and transferred to the data buffer DBUF0.
このように、メモリセルｃｅｌから開始カラムアドレス｛ＣＡ１、ＣＡ２｝へ順にｎの倍数を加算したカラムアドレスによって選択されたｎバイト分のデータが順にデータバッファＤＢＵＦ０へ転送される。 In this way, n bytes of data selected by the column address obtained by adding multiples of n in order from the memory cell cel to the start column address {CA1, CA2} are sequentially transferred to the data buffer DBUF0.
指定したデータサイズがｋ×ｎバイトの時、メモリアレイＡＲＹからデータバッファＤＢＵＦ０へのデータ転送がｋ回生じる。 When the designated data size is k × n bytes, data transfer from the memory array ARY to the data buffer DBUF0 occurs k times.
入出力信号ＩＯの信号数が８ビット（１バイト）の場合、データバッファＤＢＵＦ０へ格納されたｋ×ｎバイト分のデータはリードイネーブル信号ＲＥＢの立ち下がりエッジに同期して、入出力信号ＩＯからＤＯ（１）〜ＤＯ（ｋ×ｎ／１）の順に出力される。 When the number of signals of the input / output signal IO is 8 bits (1 byte), the data of k × n bytes stored in the data buffer DBUF0 is synchronized with the falling edge of the read enable signal REB from the input / output signal IO. It is output in the order of DO (1) to DO (k × n / 1).
例えば、指定されたデータサイズが５１２バイトで、同時に選択されるメモリセルｃｅｌのデータサイズが１６バイトで、入出力信号ＩＯの信号数が８ビット（１バイト）の場合は、メモリセルｃｅｌからデータバッファＤＢＵＦ０へは合計３２回（＝５１２／１６）のデータ転送が行われ、データバッファＤＢＵＦ０から入出力信号ＩＯを介してデータを出力する回数は５１２回となる。 For example, when the designated data size is 512 bytes, the data size of the memory cell cel selected at the same time is 16 bytes, and the number of signals of the input / output signal IO is 8 bits (1 byte), the data from the memory cell cel A total of 32 times (= 512/16) of data transfer is performed to the buffer DBUF0, and the number of times data is output from the data buffer DBUF0 via the input / output signal IO is 512 times.
また、コマンドＲＤ４およびＲＤ４１にてデータバッファＤＢＵＦ１を指定した場合は、同様に、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）のメモリアレイから、指定したデータサイズ（ｋ×ｎバイト）分のデータが、データバッファＤＢＵＦ１を介して読み出される。 Similarly, when the data buffer DBUF1 is specified by the commands RD4 and RD41, similarly, data corresponding to the specified data size (k × n bytes) is obtained from the memory array of the nonvolatile memory device NVM1x (x = 0 to 4). Are read out via the data buffer DBUF1.
このように、任意のデータサイズを指定した読み出し動作では、必要なサイズ分のデータのみを効率的に読み出すことができるため、高速読み出しが実現できる。 As described above, in a read operation in which an arbitrary data size is specified, only data of a necessary size can be read efficiently, so that high-speed reading can be realized.
＜＜１セクターデータロード動作＞＞
図１０は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）のメモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータを、データバッファＤＢＵＦ０へ転送するロード動作の例を示している。
<< 1 sector data load operation >>
FIG. 10 shows an example of a load operation for transferring data for one sector (M bytes) in the memory array ARY of the nonvolatile memory device NVM1x (x = 0 to 4) to the data buffer DBUF0.
コマンドおよびアドレスを入力する動作タイミングは図８と同様である。 The operation timing for inputting a command and an address is the same as in FIG.
メモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータをデータバッファへ転送するための第１のロードコマンドがＬＤ１であり、第２のロードコマンドがＬＤ１１である場合、図８のコマンドＲＤ１の代わりにコマンドＬＤ１が、コマンドＲＤ１１の代わりにコマンドＬＤ１１が入力される。また、コマンドＬＤ１およびＬＤ１１にはデータバッファＤＢＵＦ０も指定される。 When the first load command for transferring data of one sector (M bytes) in the memory array ARY to the data buffer is LD1, and the second load command is LD11, the command RD1 in FIG. The command LD1 is input, and the command LD11 is input instead of the command RD11. Further, the data buffer DBUF0 is also specified for the commands LD1 and LD11.
このデータバッファの指定をデータバッファＤＢＵＦ１へ変更することで、メモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータはデータバッファＤＢＵＦ１へ転送される。 By changing the designation of the data buffer to the data buffer DBUF1, data for one sector (M bytes) in the memory array ARY is transferred to the data buffer DBUF1.
１セクターデータのロード動作は、図８に示したメモリセルｃｅｌからデータバッファＤＢＵＦ０への転送動作と同じです。 The 1-sector data load operation is the same as the transfer operation from the memory cell cel shown in FIG. 8 to the data buffer DBUF0.
セクターサイズをＭバイト、同時に選択されたｎバイト分のメモリセルｃｅｌがデータバッファＤＢＵＦ０へ一度に転送されるデータサイズをｎバイトとした際に、メモリアレイＡＲＹからデータバッファＤＢＵＦ０へデータ転送がｍ回（＝Ｍ／ｎ）生じる。 Data transfer from the memory array ARY to the data buffer DBUF0 is performed m times when the sector size is M bytes and the simultaneously selected n bytes of memory cells cel are transferred to the data buffer DBUF0 at n bytes. (= M / n) occurs.
メモリセルｃｅｌからデータバッファＤＢＵＦ０へ１セクターサイズ分のデータ転送が行われている期間は、ハイ・レベルとなっているレディビジー信号ＲＢＢはロウ・レベルとなる。このデータ転送が終了した時点で、ロウ・レベルとなっているレディビジー信号ＲＢＢがハイ・レベルとなる。 During a period in which data of one sector size is transferred from the memory cell cel to the data buffer DBUF0, the ready / busy signal RBB that is at a high level is at a low level. At the time when the data transfer is completed, the ready / busy signal RBB which is at the low level becomes the high level.
＜＜マルチセクターデータロード動作＞＞
図１１は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）の、同時に全バンクのメモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータを、各バンクのデータバッファＤＢＵＦ０へ転送するロード動作の例を示している。
<< Multi-sector data load operation >>
FIG. 11 shows a load operation of the non-volatile memory device NVM1x (x = 0 to 4) for simultaneously transferring data of one sector (M bytes) in the memory array ARY of all banks to the data buffer DBUF0 of each bank. An example is shown.
コマンドおよびアドレスを入力する動作タイミングは図１０と同様である。 The operation timing for inputting a command and an address is the same as in FIG.
各バンクのメモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータをデータバッファへ転送するための第１のロードコマンドがＬＤ５であり、第２のロードコマンドがＬＤ５１である場合、図１０のコマンドＬＤ１の代わりにコマンドＬＤ５が、コマンドＬＤ１１の代わりにコマンドＬＤ５１が入力される。また、コマンドＬＤ５およびＬＤ５１にはデータバッファＤＢＵＦ０も指定される。 When the first load command for transferring the data of one sector (M bytes) in the memory array ARY of each bank to the data buffer is LD5 and the second load command is LD51, the command of FIG. A command LD5 is input instead of LD1, and a command LD51 is input instead of the command LD11. Further, the data buffer DBUF0 is also specified for the commands LD5 and LD51.
このデータバッファの指定をデータバッファＤＢＵＦ１へ変更することで、各バンクのメモリアレイＡＲＹ内の１セクター分（Ｍバイト）のデータはデータバッファＤＢＵＦ１へ転送される。 By changing the designation of the data buffer to the data buffer DBUF1, data of one sector (M bytes) in the memory array ARY of each bank is transferred to the data buffer DBUF1.
マルチセクターデータのロード動作は、図１０に示した１セクターデータのロード動作を全バンク同時に実行する動作である。 The multi-sector data loading operation is an operation in which the loading operation of one sector data shown in FIG.
このマルチセクターデータのロード動作により、一度にメモリアレイＡＲＹからデータバッファＤＢＵＦ０へ転送されるデータが８倍（８バンク分）となるため、データ転送速度の向上が図れる。 By this multi-sector data loading operation, data transferred from the memory array ARY to the data buffer DBUF0 at a time becomes eight times (eight banks), so that the data transfer speed can be improved.
＜＜データバッファからの読み出し動作＞＞
図１２は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）からＭバイト分のデータを、データバッファＤＢＵＦ０から読み出す際の読み出し動作の例を示している。
<< Read operation from data buffer >>
FIG. 12 shows an example of a read operation when reading M bytes of data from the nonvolatile memory device NVM1x (x = 0 to 4) from the data buffer DBUF0.
ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。 The low level command latch enable signal CLE is driven to a high level, and the high level chip enable signal CEB and the address latch enable signal ALE are driven to a low level.
次に、第１のデータバッファ読み出しコマンドＲＦ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第１のデータバッファ読み出しコマンドＲＦ１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, when the first data buffer read command RF1 is input via the input / output line I / Ox (x = 0 to 7), the first data buffer read command RF1 is addressed by the rising edge of the write enable signal WEB. The data is taken into the command interface circuit ADCMDIF and decoded.
次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、バンク・アドレスを１回（ＢＡ１）を入力する。このバンクアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, the command latch enable signal CLE that is at the high level is driven to the low level, and the address latch enable signal ALE that is at the low level are driven to the high level, respectively. Enter times (BA1). This bank address is taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded.
次に、ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。 Next, the low level command latch enable signal CLE is driven to a high level, and the high level chip enable signal CEB and the address latch enable signal ALE are driven to a low level.
次に、第２のデータバッファ読み出しコマンドＲＦ１１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、第２のデータバッファ読み出しコマンドＲＦ１１がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, when the second data buffer read command RF11 is input via the input / output line I / Ox (x = 0 to 7), the second data buffer read command RF11 is addressed by the rising edge of the write enable signal WEB. The data is taken into the command interface circuit ADCMDIF and decoded.
また、コマンドＲＦ１およびＲＦ１１には、データバッファＤＢＵＦ０を指定する情報も含まれる。このデータバッファを指定する情報をデータバッファＤＢＵＦ１へ変更することで、データバッファＤＢＵＦ１からデータを読み出すことができる。 The commands RF1 and RF11 also include information for designating the data buffer DBUF0. By changing the information specifying the data buffer to the data buffer DBUF1, data can be read from the data buffer DBUF1.
アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス、コマンドＲＦ１およびコマンドＲＦ１１を解読した結果、メモリバンクＢＫ０のデータバッファＤＢＵＦ０への読み出し命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０のデータバッファＤＢＵＦ０からデータを読み出すため、このデータバッファＤＢＵＦ０を活性化する。 When the address / command interface circuit ADCMDIF decodes the address, the command RF1 and the command RF11, the control circuit CONTLOGIC notifies the control circuit CONLOGIC that it is a read command to the data buffer DBUF0 of the memory bank BK0. In order to read data from the data buffer DBUF0, the data buffer DBUF0 is activated.
次に、入出力信号ＩＯの信号数が８ビット（１バイト）の場合、メモリバンクＢＫ０のデータバッファＤＢＵＦ０へ格納されたＭバイト分のデータは、リードイネーブル信号ＲＥＢの立ち下がりエッジに同期して、入出力信号ＩＯからＤＯ（１）〜ＤＯ（Ｍ／１）の順に出力される。 Next, when the number of signals of the input / output signal IO is 8 bits (1 byte), the M bytes of data stored in the data buffer DBUF0 of the memory bank BK0 are synchronized with the falling edge of the read enable signal REB. The input / output signal IO is output in the order of DO (1) to DO (M / 1).
メモリバンクＢＫ０のデータバッファＤＢＵＦ０から入出力信号ＩＯの信号を通じてＮＥバイト分のデータのみを読み出す場合は、リードイネーブル信号ＲＥＢの立ち下がりエッジの回数をＮＥ回とすればよい。 When only NE bytes of data are read from the data buffer DBUF0 of the memory bank BK0 through the input / output signal IO, the number of falling edges of the read enable signal REB may be set to NE.
このように、リードイネーブル信号ＲＥＢを必要な回数分ハイ・レベルからロウ・レベルへ変化させることで、必要なデータのみを出力することができる。 In this way, only necessary data can be output by changing the read enable signal REB from the high level to the low level as many times as necessary.
＜＜メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）の同一バンク内の並列同時動作＞＞
図１８（ａ），（ｂ）は、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）の同一バンク内の並列同時動作可能な動作を示している。また、図１８（ａ），（ｂ）は、図２にて記載されているメモリ装置を簡略化して示してある。
<< Simultaneous parallel operation in the same bank of memory devices (NVM10 to NVM13) >>
FIGS. 18A and 18B show operations that can be performed simultaneously in parallel within the same bank of the memory devices (NVM10 to NVM13). FIGS. 18A and 18B show the memory device shown in FIG. 2 in a simplified manner.
図１８（ａ）に示すように、データバッファＤＢＵＦ０およびＤＢＵＦ１は、それぞれ独立にメモリバンク０（ＢＫ０）とデータ制御回路ＤＡＴＡＣＴＬへ接続されているため、メモリバンク０（ＢＫ０）内のデータバッファＤＢＵＦ０およびＤＢＵＦ１へ既に格納されているそれぞれのデータＤａｔａ０およびＤａｔａ１があれば、データバッファＤＢＵＦ０へ格納されているデータＤａｔａ０のメモリバンク０へのプログラム動作（ＰＧ１、ＰＧ２）と、他方のデータバッファＤＢＵＦ１へ格納されているデータＤａｔａ１の読み出し動作（ＲＦ１）は同時に実行できる。また、データバッファＤＢＵＦ１に格納されているデータＤａｔａ１のメモリバンク０へのプログラム動作（ＰＧ１、ＰＧ２）と、他方のデータバッファＤＢＵＦ０に格納されているへデータＤａｔａ０の読み出し動作（ＲＦ１）も同時に実行できることは言うまでもない。
As shown in FIG. 18 (a), the data buffers DBUF0 and DBUF1 are independently connected to the memory bank 0 (BK0) and the data control circuit DATACTL, and therefore, the data buffers DBUF0 and DBUF0 in the memory bank 0 (BK0) If there is each data Data0 and Data1 already stored in DBUF1, the program operation (PG1, PG2) of data Data0 stored in data buffer DBUF0 to
図１８（ｂ）に示すように、データバッファＤＢＵＦ０およびＤＢＵＦ１は、それぞれ独立にメモリバンク０（ＢＫ０）とデータ制御回路ＤＡＴＡＣＴＬへ接続されているため、データバッファＤＢＵＦ０への書き込み動作（ＷＦ１）と、他方のデータバッファＤＢＵＦ１へのメモリバンク０（ＢＫ０）からの読み出し動作（ＬＤ１）は同時に実行できる。また、データバッファＤＢＵＦ１への書き込み動作（ＷＦ１）と、他方のデータバッファＤＢＵＦ０へのメモリバンク０（ＢＫ０）からの読み出し動作（ＬＤ１）も同時に実行できることは言うまでもない。 As shown in FIG. 18B, since the data buffers DBUF0 and DBUF1 are independently connected to the memory bank 0 (BK0) and the data control circuit DATACTL, the write operation (WF1) to the data buffer DBUF0, The read operation (LD1) from the memory bank 0 (BK0) to the other data buffer DBUF1 can be executed simultaneously. It goes without saying that the write operation (WF1) to the data buffer DBUF1 and the read operation (LD1) from the memory bank 0 (BK0) to the other data buffer DBUF0 can be executed simultaneously.
以上説明したように、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）では、同一メモリバンク内での同時動作が可能となるため、読み出し、書き込み及び消去動作が高速に実行できる。 As described above, since the memory devices (NVM10 to NVM13) can operate simultaneously in the same memory bank, read, write, and erase operations can be executed at high speed.
＜＜メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）の異なるバンク内間の並列同時動作＞＞
図１９（ａ）〜（ｃ）および図２０（ａ）〜（ｃ）は、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）の異なるバンク間での並列同時動作可能な動作を示している。また、図１９（ａ）〜（ｃ）および図２０（ａ）〜（ｃ）は、図２にて記載されているメモリ装置を簡略化して示してある。
<< Simultaneous parallel operation between different banks of memory devices (NVM10 to NVM13) >>
FIGS. 19A to 19C and FIGS. 20A to 20C show operations that allow parallel simultaneous operation between different banks of the memory devices (NVM10 to NVM13). FIGS. 19A to 19C and FIGS. 20A to 20C illustrate the memory device described in FIG. 2 in a simplified manner.
図１９（ａ）〜（ｃ）および図２０（ａ）〜（ｃ）に示すように、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）は、メモリバンク毎にデータバッファＤＢＵＦ０およびＤＢＵＦ１を備えており、各データバッファは独立に各メモリバンクとデータ制御回路ＤＡＴＡＣＴＬへ接続されている。 As shown in FIGS. 19A to 19C and FIGS. 20A to 20C, the memory devices (NVM10 to NVM13) include data buffers DBUF0 and DBUF1 for each memory bank. Are independently connected to each memory bank and the data control circuit DATACTL.
このため、図１９（ａ）に示すように、メモリバンク０（ＢＫ０）が備えているデータバッファ（ＤＢＵＦ０およびＤＢＵＦ１）へ格納されているデータのメモリバンク０（ＢＫ０）へのプログラム動作（ＰＧ１、ＰＧ２）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）からの読み出し動作（ＲＤ１、ＲＤ４）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータの読み出し動作（ＲＦ１）は同時に実行できる。
For this reason, as shown in FIG. 19A, the program operation (PG1,...) Of data stored in the data buffer (DBUF0 and DBUF1) provided in the memory bank 0 (BK0) to the memory bank 0 (BK0) is performed. PG2) and a read operation (RD1, RD4) from a memory bank 1 (BK1) different from the
また、図１９（ｂ）に示すように、メモリバンク０（ＢＫ０）での消去動作（ＳＥ０，ＢＥ１）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）からの読み出し動作（ＲＤ１、ＲＤ４）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータの読み出し動作（ＲＦ１）は同時に実行できる。
Further, as shown in FIG. 19B, the erase operation (SE0, BE1) in the memory bank 0 (BK0) and the read operation (RD1, RD4) from the memory bank 1 (BK1) different from the
また、図１９（ｃ）に示すように、メモリバンク０（ＢＫ０）が備えているデータバッファ（ＤＢＵＦ０およびＤＢＵＦ１）へのメモリバンク０（ＢＫ０）からの読み出し動作（ＬＤ１）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）からの読み出し動作（ＲＤ１、ＲＤ４）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータの読み出し動作（ＲＦ１）は同時に実行できる。 Further, as shown in FIG. 19C, the read operation (LD1) from the memory bank 0 (BK0) to the data buffer (DBUF0 and DBUF1) included in the memory bank 0 (BK0), Can simultaneously execute a read operation (RD1, RD4) from different memory banks 1 (BK1) and a read operation (RF1) of data stored in the data buffer (DBUF1 (DBUF0)) of the memory bank 1 (BK1). .
また、図２０（ａ）に示すように、メモリバンク０（ＢＫ０）が備えているデータバッファ（ＤＢＵＦ０およびＤＢＵＦ１）へ格納されているデータのメモリバンク０（ＢＫ０）へのプログラム動作（ＰＧ１、ＰＧ２）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）への書き込み動作（Ｗ１０）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータのメモリバンク１（ＢＫ１）への書き込み動作（ＷＦ１）は同時に実行できる。
Further, as shown in FIG. 20A, the program operation (PG1, PG2) of the data stored in the data buffer (DBUF0 and DBUF1) included in the memory bank 0 (BK0) to the memory bank 0 (BK0) is performed. ) And a write operation (W10) to the memory bank 1 (BK1) different from the
また、図２０（ｂ）に示すように、メモリバンク０（ＢＫ０）での消去動作（ＳＥ０，ＢＥ１）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）への書き込み動作（Ｗ１０）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータのメモリバンク１（ＢＫ１）への書き込み動作（ＷＦ１）は同時に実行できる。
As shown in FIG. 20B, the erase operation (SE0, BE1) in the memory bank 0 (BK0), the write operation (W10) to the memory bank 1 (BK1) different from the
また、図２０（ｃ）に示すように、メモリバンク０（ＢＫ０）が備えているデータバッファ（ＤＢＵＦ０およびＤＢＵＦ１）へのメモリバンク０（ＢＫ０）からの読み出し動作（ＬＤ１）と、メモリバンク０とは異なるメモリバンク１（ＢＫ１）への書き込み動作（Ｗ１０）や、メモリバンク１（ＢＫ１）のデータバッファ（ＤＢＵＦ１（ＤＢＵＦ０））へ格納されているデータのメモリバンク１（ＢＫ１）への書き込み動作（ＷＦ１）は同時に実行できる。 Further, as shown in FIG. 20C, the read operation (LD1) from the memory bank 0 (BK0) to the data buffer (DBUF0 and DBUF1) included in the memory bank 0 (BK0), Is a write operation (W10) to a different memory bank 1 (BK1), or a write operation to the memory bank 1 (BK1) of data stored in the data buffer (DBUF1 (DBUF0)) of the memory bank 1 (BK1) ( WF1) can be executed simultaneously.
以上説明したように、メモリ装置（ＮＶＭ１０〜ＮＶＭ１３）では、異なるメモリバンク間での同時動作が可能となるため、読み出し、書き込み及び消去動作が高速に実行できる。 As described above, in the memory devices (NVM10 to NVM13), simultaneous operation between different memory banks is possible, so that read, write, and erase operations can be executed at high speed.
＜＜メモリモジュールＮＶＭＳＴＲの書き込み動作＞＞
図１６（ａ）〜（ｅ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから様々なデータサイズの書き込み要求がメモリモジュールＮＶＭＳＴＲへ入力した際の、制御回路ＳＴＲＣＴ０およびメモリ装置ＮＶＭ１０〜ＮＶＭ１３の動作を示す。
<< Write operation of memory module NVMSTR >>
16A to 16E show operations of the control circuit STRCT0 and the memory devices NVM10 to NVM13 when a write request with various data sizes is input from the information processing device CPU_CHIP to the memory module NVMSTR.
図１６（ａ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして５１２バイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。 FIG. 16A shows an operation when writing 512-byte data from the information processing device CPU_CHIP to the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address.
情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトの書き込みデータＤ５１２Ｂを含む書き込み要求ＷＲＱ０５がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 When a write request WRQ05 including a write command W, a logical address LAD Hex03FFFFF0, and 512-byte write data D512B is input from the information processing device CPU_CHIP to the information processing circuit STCON (CPU) via the interface circuit HOST_IF of the memory module NVMSTR The information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
図１５に示す対応表ＴＬＴＢＬがメモリ装置ＲＡＭへ保存されていれば、情報処理回路ＳＴＣＯＮ（ＣＰＵ）はメモリ装置ＲＡＭから対応表ＴＬＴＢＬを読み出し、論理アドレスＬＡＤを物理アドレスＰＡＤへ変換する。また、図１５に示す対応表ＴＬＴＢＬがメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ保存されていれば、情報処理回路ＳＴＣＯＮ（ＣＰＵ）はメモリ装置ＮＶＭ１０〜ＮＶＭ１３から対応表ＴＬＴＢＬを読み出し、論理アドレスＬＡＤを物理アドレスＰＡＤへ変換する。 If the correspondence table TLTBL shown in FIG. 15 is stored in the memory device RAM, the information processing circuit STCON (CPU) reads the correspondence table TLTBL from the memory device RAM and converts the logical address LAD into the physical address PAD. If the correspondence table TLTBL shown in FIG. 15 is stored in the memory devices NVM10 to NVM13, the information processing circuit STCON (CPU) reads the correspondence table TLTBL from the memory devices NVM10 to NVM13, and converts the logical address LAD to the physical address PAD. Convert.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトの書き込みデータＤ５１２Ｂを出力する。 Since the physical address PAD Hex03FFFFF0 is allocated to the address Hex03FFFFF of the sector address NSAD of the memory device NVM10 and the address Hex0 of the page address NPAD in the address Hex03FFFFF of the sector address NSAD, the information processing circuit STCON (CPU) is an arbitration circuit Outputs write command W10 only to memory device NVM10 via ARB and memory controller NVCT0, Hex03FFFFF address of sector address NSAD, Hex0 address of page address NPAD in Hex03FFFFF address of sector address NSAD, 512-byte write data D512B To do.
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤの０番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスへ５１２バイトのデータを書き込む。
Thereafter, the memory device NVM10 writes 512-byte data to the address specified by the sector
図１６（ｂ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして１Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。 FIG. 16B shows an operation when writing 1-Kbyte data from the information processing device CPU_CHIP to the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address.
情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、１Ｋバイトの書き込みデータＤ１ＫＢを含む書き込み要求ＷＲＱ１がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して制情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 A write command WRQ1 including a write command W, a logical address LAD Hex03FFFFF0, and 1 Kbytes of write data D1KB is input from the information processing device CPU_CHIP to the control information processing circuit STCON (CPU) via the interface circuit HOST_IF of the memory module NVMSTR Then, the information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ Ｈｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、１Ｋバイトの書き込みデータＤ１ＫＢを出力する。 Since the physical address PAD Hex03FFFFF0 is assigned to the Hex03FFFFF address of the sector address NSAD of the memory device NVM10 and the Hex0 address of the page address NPAD in the Hex Hex03FFFFF address of the sector address NSAD, the information processing circuit STCON (CPU) Write instruction W10 to only memory device NVM10 via circuit ARB and memory controller NVCT0, address Hex03FFFFF of sector address NSAD, page address NPAD Hex0 of sector address NSAD at address Hex03FFFFF, 1-Kbyte write data D1KB Output.
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ１番地へそれぞれ５１２バイトのデータを書き込む。 Thereafter, the memory device NVM10 starts from the address specified at the Hex03FFFFF address of the sector address NSAD and the Hex0 address of the page address NPAD in the Hex03FFFFF address of the sector address NSAD from the Hex0 address of the page address NPAD to the Hex1 address. Write 512 bytes of data respectively.
図１６（ｃ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして２Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。 FIG. 16C shows an operation when writing 2 Kbytes of data from the information processing device CPU_CHIP to the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address.
情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、２Ｋバイトの書き込みデータＤ２ＫＢを含む書き込み要求ＷＲＱ２がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 When a write request WRQ2 including a write command W, a logical address LAD Hex03FFFFF0, and 2 Kbytes of write data D2KB is input from the information processing device CPU_CHIP to the information processing circuit STCON (CPU) via the interface circuit HOST_IF of the memory module NVMSTR The information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤの０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、２Ｋバイトの書き込みデータＤ２ＫＢを出力する。 Since the physical address PAD Hex03FFFFF0 is assigned to the Hex03FFFFF address of the sector address NSAD of the memory device NVM10 and the Hex0 address of the page address NPAD in the address 03FFFFF of the sector address NSAD, the information processing circuit STCON (CPU) is an arbitration circuit. Write command W10 to only memory device NVM10 via ARB and memory controller NVCT0, and output Hex03FFFFF address of sector address NSAD, Hex0 address of page address NPAD in Hex03FFFFF address of sector address NSAD, and 2K bytes of write data D2KB To do.
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ３番地へそれぞれ５１２バイトのデータを書き込む。 Thereafter, the memory device NVM10 starts from the address specified at the Hex03FFFFF address of the sector address NSAD and the Hex0 address of the page address NPAD in the Hex03FFFFF address of the sector address NSAD from the Hex0 address of the page address NPAD to the Hex3 address. Write 512 bytes of data respectively.
図１６（ｄ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして８Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。 FIG. 16D shows an operation when writing 8 Kbytes of data from the information processing device CPU_CHIP to the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address.
情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、８Ｋバイトの書き込みデータＤ８ＫＢを含む書き込み要求ＷＲＱ８がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 When a write request WRQ8 including a write command W, a logical address LAD Hex03FFFFF0, and 8 Kbytes of write data D8KB is input from the information processing device CPU_CHIP to the information processing circuit STCON (CPU) via the interface circuit HOST_IF of the memory module NVMSTR The information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤの０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、８Ｋバイトの書き込みデータＤ８ＫＢを出力する。 Since the physical address PAD Hex03FFFFF0 is assigned to the Hex03FFFFF address of the sector address NSAD of the memory device NVM10 and the Hex0 address of the page address NPAD in the address 03FFFFF of the sector address NSAD, the information processing circuit STCON (CPU) is an arbitration circuit. Write command W10 to only memory device NVM10 via ARB and memory control device NVCT0, output address Hex03FFFFF of sector address NSAD, address Hex0 of page address NPAD in Hex03FFFFF address of sector address NSAD, and 8K bytes of write data D8KB To do.
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ１５番地へそれぞれ５１２バイトのデータを書き込む。 Thereafter, the memory device NVM10 starts from the address specified at the Hex03FFFFF address of the sector address NSAD and the Hex0 address of the page address NPAD in the Hex03FFFFF address of the sector address NSAD from the Hex0 address of the page address NPAD to the Hex15 address. Write 512 bytes of data respectively.
図１６（ｅ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして１０Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ書き込む際の動作を示している。 FIG. 16E shows the operation when writing 10 Kbytes of data from the information processing device CPU_CHIP to the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address.
情報処理装置ＣＰＵ＿ＣＨＩＰから、書き込み命令Ｗと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、１０Ｋバイトの書き込みデータＤ１０ＫＢを含む書き込み要求ＷＲＱ１０がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 When a write request WRQ10 including a write command W, a logical address LAD Hex03FFFFF0, and 10 Kbytes of write data D10KB is input from the information processing device CPU_CHIP to the information processing circuit STCON (CPU) via the interface circuit HOST_IF of the memory module NVMSTR The information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
さらに、制御回路ＳＴＲＣＴ０は、書き込みデータが８Ｋバイト（１セクター分＝５１２バイト×１６ページ）を超えているので、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０から１６ページを超える最初の論理アドレスＬＡＤ Ｈｅｘ０４００００００を求め、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０４００００００を物理アドレスＰＡＤ Ｈｅｘ０４００００００へ変換する。 Further, since the write data exceeds 8 Kbytes (one sector = 512 bytes × 16 pages), the control circuit STRCT0 obtains the first logical address LAD Hex04000000 exceeding 16 pages from the logical address LAD Hex03FFFFF0, and FIG. The logical address LAD Hex04000000 is converted into the physical address PAD Hex04000000 by the correspondence table TLTBL shown.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤの０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられており、また、物理アドレスＰＡＤ Ｈｅｘ０４００００００は、メモリ装置ＮＶＭ１１のセクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられている。 The physical address PAD Hex03FFFFF0 is assigned to the address Hex03FFFFF of the sector address NSAD of the memory device NVM10 and the address Hex0 of the page address NPAD in the address 03FFFFF of the sector address NSAD, and the physical address PAD Hex04000000 is assigned to the memory device NVM11. It is assigned to Hex0 address of sector address NSAD and Hex0 address of page address NPAD in Hex0 address of sector address NSAD.
情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０へ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、８Ｋバイトの書き込みデータ（１０Ｋバイトの書き込みデータＤ１０ＫＢの中の最初にメモリモジュールＮＶＭＳＴＲへ入力した８Ｋバイト分の書き込みデータ）を出力する。さらにその後、制御回路ＳＴＲＣＴ０は、メモリ制御装置ＮＶＣＴ１を介してメモリ装置ＮＶＭ１１へ書き込み命令Ｗ１０と、セクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地、２Ｋバイトの書き込みデータ（１０Ｋバイトの書き込みデータＤ１０ＫＢの中の最後にメモリモジュールＮＶＭＳＴＲへ入力した２Ｋバイト分の書き込みデータ）を出力する。 The information processing circuit STCON (CPU) writes the write command W10 to the memory device NVM10 via the arbitration circuit ARB and the memory control device NVCT0, the Hex03FFFFF address of the sector address NSAD, and the Hex0 of the page address NPAD in the Hex03FFFFF address of the sector address NSAD. Address, 8 Kbytes of write data (8 Kbytes of write data first input to the memory module NVMSTR in the 10 Kbytes of write data D10KB) are output. Thereafter, the control circuit STRCT0 writes the write command W10 to the memory device NVM11 via the memory control device NVCT1, the Hex0 address of the sector address NSAD, the Hex0 address of the page address NPAD in the Hex0 address of the sector address NSAD, and a 2K byte Write data (2 Kbytes of write data input to the memory module NVMSTR at the end of the 10 Kbytes of write data D10KB) is output.
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ１５番地へそれぞれ５１２バイトのデータを書き込み、メモリ装置ＮＶＭ１１は、セクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地からＨｅｘ１番地へそれぞれ５１２バイトのデータを書き込む。 Thereafter, the memory device NVM10 starts from the address specified at the Hex03FFFFF address of the sector address NSAD and the Hex0 address of the page address NPAD in the Hex03FFFFF address of the sector address NSAD from the Hex0 address of the page address NPAD to the Hex15 address. Each of the 512 bytes of data is written, and the memory device NVM11 starts with the address specified at the Hex0 address of the sector address NSAD and the page address NPAD at the address Hex0 of the sector address NSAD as the start address. Write 512-byte data from Hex0 address to Hex1 address.
以上説明したように、制御回路ＳＴＲＣＴ０は、情報処理装置ＣＰＵ＿ＣＨＩＰの最小データ管理単位（５１２バイト）にあわせて、メモリ装置ＮＶＭ１０〜ＮＶＭ１３を５１２バイトのデータ単位にて管理することができるため、情報処理装置ＣＰＵ＿ＣＨＩＰからのあらゆるサイズの書き込み要求に対し、最短時間で書き込みを行い、柔軟に対応できる。さらに、書き込み動作に必要とするメモリ装置（ＮＶＭ１０〜ＮＶＭ１３）のみを駆動することにより、動作時の消費電力を低減できる。 As described above, the control circuit STRCT0 can manage the memory devices NVM10 to NVM13 in 512-byte data units in accordance with the minimum data management unit (512 bytes) of the information processing device CPU_CHIP. In response to a write request of any size from the device CPU_CHIP, writing can be performed in the shortest time and can be flexibly handled. Furthermore, by driving only the memory devices (NVM10 to NVM13) required for the write operation, power consumption during operation can be reduced.
さらに、メモリ装置ＮＶＭ１０へ書込み動作を行っている最中に、他のメモリ装置（ＮＶＭ１１〜ＮＶＭ１３）への読み出し動作を行うことができる。つまり書込み動作と読み出し動作を同時に実行することができ高速なデータ転送が可能となる。 Further, during the write operation to the memory device NVM10, the read operation to other memory devices (NVM11 to NVM13) can be performed. That is, the write operation and the read operation can be performed simultaneously, and high-speed data transfer is possible.
＜＜メモリモジュールＮＶＭＳＴＲの読み出し動作＞＞
図１７（ａ）〜（ｅ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから様々なデータサイズの読み出し要求がメモリモジュールＮＶＭＳＴＲへ入力した際の、制御回路ＳＴＲＣＴ０およびメモリ装置ＮＶＭ１０〜ＮＶＭ１３の動作を示す。
<< Read operation of memory module NVMSTR >>
FIGS. 17A to 17E show operations of the control circuit STRCT0 and the memory devices NVM10 to NVM13 when read requests of various data sizes are input from the information processing device CPU_CHIP to the memory module NVMSTR.
図１７（ａ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして５１２バイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。 FIG. 17A shows an operation when reading 512-byte data from the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address from the information processing device CPU_CHIP.
情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ１（１回）を含む読み出し要求ＲＲＱ０５がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 From the information processing device CPU_CHIP, a read request RRQ05 including a read command R, a logical address LAD Hex03FFFFF0, and a 512-byte data read count C1 (one time) is sent via the information processing circuit STCON (via the interface circuit HOST_IF of the memory module NVMSTR). When the data is input to the CPU, the information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
図１５に示す対応表ＴＬＴＢＬがメモリ装置ＲＡＭへ保存されていれば、情報処理回路ＳＴＣＯＮ（ＣＰＵ）はメモリ装置ＲＡＭから対応表ＴＬＴＢＬを読み出し、論理アドレスＬＡＤを物理アドレスＰＡＤへ変換する。また、図１５に示す対応表ＴＬＴＢＬがメモリ装置ＮＶＭ１０〜ＮＶＭ１３へ保存されていれば、情報処理回路ＳＴＣＯＮ（ＣＰＵ）はメモリ装置ＮＶＭ１０〜ＮＶＭ１３から対応表ＴＬＴＢＬを読み出し、論理アドレスＬＡＤを物理アドレスＰＡＤへ変換する。 If the correspondence table TLTBL shown in FIG. 15 is stored in the memory device RAM, the information processing circuit STCON (CPU) reads the correspondence table TLTBL from the memory device RAM and converts the logical address LAD into the physical address PAD. If the correspondence table TLTBL shown in FIG. 15 is stored in the memory devices NVM10 to NVM13, the information processing circuit STCON (CPU) reads the correspondence table TLTBL from the memory devices NVM10 to NVM13, and converts the logical address LAD to the physical address PAD. Convert.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトデータの読み出し回数Ｃ１（１回）を出力する。 Since the physical address PAD Hex03FFFFF0 is allocated to the address Hex03FFFFF of the sector address NSAD of the memory device NVM10 and the address Hex0 of the page address NPAD in the address Hex03FFFFF of the sector address NSAD, the information processing circuit STCON (CPU) is an arbitration circuit Read command RD4 to only memory device NVM10 via ARB and memory controller NVCT0, address Hex03FFFFF of sector address NSAD, address Hex0 of page address NPAD in address Hex03FFFFF of sector address NSAD, and 512-byte data read count C1 ( Output once).
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスから５１２バイトのデータを読み出す。 Thereafter, the memory device NVM10 reads 512-byte data from the address specified at the Hex03FFFFF address of the sector address NSAD and the Hex0 address of the page address NPAD in the Hex03FFFFF address of the sector address NSAD.
図１７（ｂ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして１Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。 FIG. 17B shows an operation when reading 1 Kbyte of data from the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address from the information processing device CPU_CHIP.
情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ２（２回）を含む読み出し要求ＲＲＱ１がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 A read request RRQ1 including a read command R, a logical address LAD Hex03FFFFF0, and a 512-byte data read count C2 (2 times) is sent from the information processing device CPU_CHIP via the interface circuit HOST_IF of the memory module NVMSTR via the information processing circuit STCON ( When the data is input to the CPU, the information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、制御回路ＳＴＲＣＴ０は、メモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトデータの読み出し回数Ｃ２（２回）を出力する。 Since the physical address PAD Hex03FFFFF0 is assigned to the Hex03FFFFF address of the sector address NSAD of the memory device NVM10 and the Hex0 address of the page address NPAD in the Hex03FFFFF address of the sector address NSAD, the control circuit STRCT0 is connected to the memory control device NVCT0. Thus, the read command RD4, the sector address NSAD at the address Hex03FFFFF, the page address NPAD at the address Hex03FFFFF at the address of the sector address NSAD, and the 512-byte data read count C2 (twice) are output to only the memory device NVM10.
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地〜Ｈｅｘ１番地からそれぞれ５１２バイトのデータを読み出す。 Thereafter, the memory device NVM10 starts from the addresses specified by the Hex03FFFFF address of the sector address NSAD and the Hex0 address of the page address NPAD in the Hex03FFFFF address of the sector address NSAD from the Hex0 address to the Hex1 address of the page address NPAD. Read 512 bytes of data respectively.
図１７（ｃ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして２Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。 FIG. 17C shows an operation when reading 2 Kbytes of data from the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address from the information processing device CPU_CHIP.
情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ４（４回）を含む読み出し要求ＲＲＱ２がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 From the information processing device CPU_CHIP, the read request RRQ2 including the read command R, the logical address LAD Hex03FFFFF0, and the 512-byte data read count C4 (four times) is sent via the information processing circuit STCON ( When the data is input to the CPU, the information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトデータの読み出し回数Ｃ４（４回）を出力する。
Since the physical address PAD Hex03FFFFF0 is allocated to the address Hex03FFFFF of the sector address NSAD of the memory device NVM10 and the address Hex0 of the page address NPAD in the address Hex03FFFFF of the sector address NSAD, the information processing circuit STCON (CPU) is an arbitration circuit Read instruction RD4 to only memory device NVM10 via ARB and memory controller NVCT0, address Hex03FFFFF of sector address NSAD, address Hex0 of page address NPAD in address Hex03FFFFF of sector address NSAD, and the number of read times C4 of 512-
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地〜Ｈｅｘ３番地からそれぞれ５１２バイトのデータを読み出す。 Thereafter, the memory device NVM10 starts from the addresses specified by the Hex03FFFFF address of the sector address NSAD and the Hex0 address of the page address NPAD in the Hex03FFFFF address of the sector address NSAD from the Hex0 address to the Hex3 address of the page address NPAD. Read 512 bytes of data respectively.
図１７（ｄ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして８Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。 FIG. 17D shows an operation when reading 8 Kbytes of data from the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address from the information processing device CPU_CHIP.
情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ１６（１６回）を含む読み出し要求ＲＲＱ８がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 From the information processing device CPU_CHIP, a read request RRQ8 including a read command R, a logical address LAD Hex03FFFFF0, and a 512-byte data read count C16 (16 times) is sent via the information processing circuit STCON ( When the data is input to the CPU, the information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０のみへ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地、５１２バイトデータの読み出し回数Ｃ１６（１６回）を出力する。 Since the physical address PAD Hex03FFFFF0 is allocated to the address Hex03FFFFF of the sector address NSAD of the memory device NVM10 and the address Hex0 of the page address NPAD in the address Hex03FFFFF of the sector address NSAD, the information processing circuit STCON (CPU) is an arbitration circuit Read command RD4 to only memory device NVM10 via ARB and memory controller NVCT0, address Hex03FFFFF of sector address NSAD, address Hex0 of page address NPAD in address Hex03FFFFF of sector address NSAD, and 512-byte data read count C16 ( 16 times) is output.
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＰＡＤのＨｅｘ０番地〜ＨｅｘＦ番地からそれぞれ５１２バイトのデータを読み出す。 Thereafter, the memory device NVM10 starts from the addresses specified by the Hex03FFFFF address of the sector address NSAD and the Hex0 address of the page address NPAD in the Hex03FFFFF address of the sector address NSAD from the Hex0 address to the HexF address of the page address PAD. Read 512 bytes of data respectively.
図１７（ｅ）は、情報処理装置ＣＰＵ＿ＣＨＩＰから論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地を開始アドレスとして１０Ｋバイトのデータをメモリ装置ＮＶＭ１０〜ＮＶＭ１３から読み出す際の動作を示している。 FIG. 17E shows an operation when reading 10 Kbytes of data from the memory devices NVM10 to NVM13 using the logical address LAD Hex03FFFFF0 as the start address from the information processing device CPU_CHIP.
情報処理装置ＣＰＵ＿ＣＨＩＰから、読み出し命令Ｒと、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０番地と、５１２バイトデータの読み出し回数Ｃ２０（２０回）を含む読み出し要求ＲＲＱ１０がメモリモジュールＮＶＭＳＴＲのインターフェース回路ＨＯＳＴ＿ＩＦを介して情報処理回路ＳＴＣＯＮ（ＣＰＵ）へ入力すると、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０を物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０へ変換する。 From the information processing device CPU_CHIP, a read request RRQ10 including a read command R, a logical address LAD Hex03FFFFF0, and a 512-byte data read count C20 (20 times) is transmitted via the interface circuit HOST_IF of the memory module NVMSTR via the information processing circuit STCON ( When the data is input to the CPU, the information processing circuit STCON (CPU) converts the logical address LAD Hex03FFFFF0 into the physical address PAD Hex03FFFFF0 using the correspondence table TLTBL shown in FIG.
さらに、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、読み出しデータが８Ｋバイト（１セクター分＝５１２バイト×１６ページ）を超えているので、論理アドレスＬＡＤ Ｈｅｘ０３ＦＦＦＦＦ０から１６ページを超える最初の論理アドレスＬＡＤ Ｈｅｘ０４００００００を求め、図１５に示す対応表ＴＬＴＢＬによって論理アドレスＬＡＤ Ｈｅｘ０４００００００を物理アドレスＰＡＤ Ｈｅｘ０４００００００へ変換する。 Further, the information processing circuit STCON (CPU) obtains the first logical address LAD Hex04000000 exceeding 16 pages from the logical address LAD Hex03FFFFF0 because the read data exceeds 8 Kbytes (one sector = 512 bytes × 16 pages). The logical address LAD Hex04000000 is converted into the physical address PAD Hex04000000 by the correspondence table TLTBL shown in FIG.
物理アドレスＰＡＤ Ｈｅｘ０３ＦＦＦＦＦ０は、メモリ装置ＮＶＭ１０のセクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤの０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられており、また，物理アドレスＰＡＤ Ｈｅｘ０４００００００は、メモリ装置ＮＶＭ１１のセクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地へ割り当てられているので、情報処理回路ＳＴＣＯＮ（ＣＰＵ）は、調停回路ＡＲＢおよびメモリ制御装置ＮＶＣＴ０を介してメモリ装置ＮＶＭ１０へ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地と、５１２バイトデータの読み出し回数Ｃ１６（１６回）を出力し、同時にメモリ制御装置ＮＶＣＴ１を介してメモリ装置ＮＶＭ１１へ読み出し命令ＲＤ４と、セクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地と、５１２バイトデータの読み出し回数Ｃ４（４回）を出力する。 The physical address PAD Hex03FFFFF0 is allocated to the address Hex03FFFFF of the sector address NSAD of the memory device NVM10 and the address Hex0 of the page address NPAD in the address 03FFFFF of the sector address NSAD, and the physical address PAD Hex04000000 is assigned to the memory device NVM11. Since the sector address NSAD is assigned to the Hex0 address and the page address NPAD within the Hex0 address of the sector address NSAD is assigned to the Hex0 address, the information processing circuit STCON (CPU) stores the memory via the arbitration circuit ARB and the memory control device NVCT0. Read command RD4 to device NVM10, address Hex03FFFFF of sector address NSAD, and Hex0 of sector address NSAD Outputs the Hex0 address of the page address NPAD in the address 3FFFFF and the read count C16 (16 times) of 512-byte data, and simultaneously reads the read instruction RD4 and the Hex0 address of the sector address NSAD to the memory device NVM11 via the memory controller NVCT1. The address Hex0 of the page address NPAD in the address Hex0 of the sector address NSAD and the read count C4 (4 times) of 512-byte data are output.
その後、メモリ装置ＮＶＭ１０は、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地と、セクターアドレスＮＳＡＤのＨｅｘ０３ＦＦＦＦＦ番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地〜１５番地からそれぞれ５１２バイトのデータを読み出し、また、同時に、メモリ装置ＮＶＭ１１は、セクターアドレスＮＳＡＤのＨｅｘ０番地と、セクターアドレスＮＳＡＤのＨｅｘ０番地内のページアドレスＮＰＡＤのＨｅｘ０番地にて指定されたアドレスを開始アドレスとして、ページアドレスＮＰＡＤのＨｅｘ０番地〜１番地からそれぞれ５１２バイトのデータを読み出す。
Thereafter, the memory device NVM10 starts from addresses Hex0 to 15 of the page address NPAD, starting from addresses specified at the Hex03FFFFF address of the sector address NSAD and the Hex0 address of the page address NPAD in the address Hex03FFFFF of the sector address NSAD. Each of the 512 bytes of data is read out, and at the same time, the memory device NVM11 uses the address specified at the Hex0 address of the sector address NSAD and the Hex0 address of the page address NPAD in the Hex0 address of the sector address NSAD as a start address. Read 512-byte data from
以上説明したように、制御回路ＳＴＲＣＴ０は、情報処理装置ＣＰＵ＿ＣＨＩＰの最小データ管理単位（５１２バイト）にあわせて、メモリ装置ＮＶＭ１０〜ＮＶＭ１３を５１２バイトのデータ単位にて管理することができるため、情報処理装置ＣＰＵ＿ＣＨＩＰからのあらゆるサイズの読み出し要求に対し、最短時間で読み出しを行い、柔軟に対応できる。さらに、読み出し動作に必要とするメモリ装置（ＮＶＭ１０〜ＮＶＭ１３）のみを駆動することにより、動作時の消費電力を低減できる。 As described above, the control circuit STRCT0 can manage the memory devices NVM10 to NVM13 in 512-byte data units in accordance with the minimum data management unit (512 bytes) of the information processing device CPU_CHIP. In response to a read request of any size from the device CPU_CHIP, the read can be performed in the shortest time and can be flexibly handled. Furthermore, by driving only the memory devices (NVM10 to NVM13) required for the read operation, power consumption during operation can be reduced.
さらに、メモリ装置ＮＶＭ１０へ読み出し動作を行っている最中に、他のメモリ装置（ＮＶＭ１１〜ＮＶＭ１３）への書込み動作を行うことができる。つまり読み出し動作と書き込み動作を同時に実行することができ高速なデータ転送が可能となる。 Further, during the read operation to the memory device NVM10, the write operation to the other memory devices (NVM11 to NVM13) can be performed. That is, the read operation and the write operation can be performed simultaneously, and high-speed data transfer is possible.
＜＜本実施の形態の効果＞＞
以上説明した本実施の形態によれば、上記したような各動作における各効果が得られるとともに、情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲとして管理しやすいデータ単位で動作し、情報処理装置ＣＰＵ＿ＣＨＩＰからの書き込みや読み出し要求時のデータサイズに合わせて、書き込みおよび読み出し動作が行われるため、高速なデータ転送が可能な、メモリモジュールＮＶＭＳＴＲに適した使い勝手の良い相変化メモリを含む情報処理システムを実現できる。
<< Effects of the present embodiment >>
According to the present embodiment described above, each effect in each operation as described above can be obtained, the data module can operate as a memory module NVMSTR from the information processing device CPU_CHIP, and can be written in the data unit. In addition, since write and read operations are performed in accordance with the data size at the time of a read request, an information processing system including an easy-to-use phase change memory suitable for the memory module NVMSTR can be realized.
＜＜本実施の形態の変形例＞＞
図２１は、メモリ装置ＮＶＭ１０〜ＮＶＭ１４として利用されている不揮発性メモリＮＶＭＥＭ１の回路構成の別の例を示すブロック図であり、相変化型の不揮発メモリを例に示してある。（ａ）は不揮発性メモリＮＶＭＥＭ１の回路構成、（ｂ）はメモリセルｃｅｌの回路構成をそれぞれ示す。
<< Modification of this Embodiment >>
FIG. 21 is a block diagram illustrating another example of the circuit configuration of the nonvolatile memory NVMEM1 used as the memory devices NVM10 to NVM14, and illustrates a phase change nonvolatile memory as an example. (A) shows the circuit configuration of the nonvolatile memory NVMEM1, and (b) shows the circuit configuration of the memory cell cel.
図２１に示す不揮発性メモリＮＶＭＥＭ１は、図２で示した不揮発性メモリＮＶＭＥＭの各メモリバンクＢＫ０〜ＢＫ３へ、電流センサＭｘ（ｘ＝０〜ｍ）が搭載されている点だけが異なる。以下に、不揮発性メモリＮＶＭＥＭ１の書込み動作を説明する。 The nonvolatile memory NVMEM1 shown in FIG. 21 is different only in that a current sensor Mx (x = 0 to m) is mounted on each of the memory banks BK0 to BK3 of the nonvolatile memory NVMEM shown in FIG. Hereinafter, the write operation of the nonvolatile memory NVMEM1 will be described.
図４は、不揮発性メモリ装置ＮＶＭ１ｘ（ｘ＝０〜４）がＭバイトのデータを、データバッファＤＢＵＦ０を介してメモリセルｃｅｌへ書き込む際の書き込み動作の例を示している。なお、図４や以降の各図における「ｍ＊ｎ」等の「＊」は「×」（乗算）を意味するものである。 FIG. 4 shows an example of a write operation when the nonvolatile memory device NVM1x (x = 0 to 4) writes M-byte data to the memory cell cel via the data buffer DBUF0. Note that “*” such as “m * n” in FIG. 4 and subsequent figures means “x” (multiplication).
ロウ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップイネーブル信号ＣＥＢ及びアドレス・ラッチイネーブル信号ＡＬＥをロウ・レベルに駆動する。この後、書き込みコマンドＷ１０を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって書き込みコマンドＷ１０がアドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。また、コマンドＷ１０には、データバッファＤＢＵＦ０あるいはＤＢＵＦ１を指定する情報も含まれており、図４の例ではデータバッファＤＢＵＦ０を指定している。 The low level command latch enable signal CLE is driven to a high level, and the high level chip enable signal CEB and the address latch enable signal ALE are driven to a low level. Thereafter, when the write command W10 is input via the input / output line I / Ox (x = 0 to 7), the write command W10 is taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded. The The command W10 also includes information for designating the data buffer DBUF0 or DBUF1, and the data buffer DBUF0 is designated in the example of FIG.
次に、ハイ・レベルとなっているコマンド・ラッチイネーブル信号ＣＬＥをロウ・レベルへ、ロウ・レベルとなっているアドレス・ラッチイネーブル信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライトイネーブル信号ＷＥＢの立ち上がりエッジによって、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ取り込まれ、解読される。 Next, the command latch enable signal CLE that is at a high level is driven to a low level, the address latch enable signal ALE that is at a low level is driven to a high level, and the column address is set to 2 The row address is divided into three times (RA1, RA2, RA3) and inputted in order. These addresses are taken into the address / command interface circuit ADCMDIF by the rising edge of the write enable signal WEB and decoded.
アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦにてアドレス、コマンドＷ１０を解読した結果、メモリバンクＢＫ０への読み出し命令であることを制御回路ＣＯＮＴＬＯＧＩＣへ伝えると、制御回路ＣＯＮＴＬＯＧＩＣは、メモリバンクＢＫ０からデータを読み出すため、メモリバンクＢＫ０を活性化する。 As a result of decoding the address and command W10 by the address / command interface circuit ADCMDIF, if the control circuit CONTLOGIC is informed that it is a read command to the memory bank BK0, the control circuit CONTLOGIC reads data from the memory bank BK0. The bank BK0 is activated.
アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦへ入力されたロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）およびカラム・アドレスを（ＣＡ１、ＣＡ２）は制御回路ＣＯＮＴＬＯＧＩＣを通じて、それぞれ、活性化されたメモリバンクＢＫ０のロウアドレスラッチ回路ＲＡＤＬＴへ転送され、カラムアドレスラッチ回路ＣＡＤＬＴへ転送される。この書き込み動作は最初に入力されたカラムアドレスから開始される。 The row address (RA1, RA2, RA3) and the column address (CA1, CA2) input to the address / command interface circuit ADCMDIF are supplied to the row address latch circuit RADLT of the activated memory bank BK0 through the control circuit CONTLOGIC. And transferred to the column address latch circuit CADLT. This write operation starts from the column address that is input first.
ロウアドレスラッチ回路ＲＡＤＬＴからロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）がロウデコーダＲＯＷＤＥＣへ転送され、ロウデコーダＲＯＷＤＥＣによってロウアドレス（ＲＡ１、ＲＡ２、ＲＡ３）に対応したワード線ＷＬｎが選択される。 The row address (RA1, RA2, RA3) is transferred from the row address latch circuit RADLT to the row decoder ROWDEC, and the word line WLn corresponding to the row address (RA1, RA2, RA3) is selected by the row decoder ROWDEC.
次に、カラムアドレスラッチ回路ＣＡＤＬＴからカラム・アドレス（ＣＡ１、ＣＡ２）がカラムデコーダＣＯＬＤＥＣへ転送され、解読される。 Next, the column address (CA1, CA2) is transferred from the column address latch circuit CALLT to the column decoder COLDEC and decoded.
カラムデコーダＣＯＬＤＥＣからの解読結果は、各メモリアレイ（ＡＲＹ０−ｎ）のビット線選択回路ＢＳＷ０−ｎへ入力され、メモリアレイ毎に一つのビット線ＢＬが選択され、データ線ＤＴ０−ｎを介して書き込み（ライト）ドライバＷＤＲ０−ｎへ接続される。 The decoding result from the column decoder COLDEC is input to the bit line selection circuits BSW0-n of each memory array (ARY0-n), and one bit line BL is selected for each memory array, and the data lines DT0-n are passed through. Connected to write drivers WDR0-n.
書き込みドライバＷＤＲ０−ｎと、電流は、データ線ＤＴ０−ｎを介して、図３のような電流パルスによって、選択されたメモリセルｃｅｌを低抵抗状態や高抵抗状態にするための電流供給回路である。 The write driver WDR0-n is a current supply circuit for setting the selected memory cell cel to a low resistance state or a high resistance state by a current pulse as shown in FIG. 3 via the data lines DT0-n. is there.
書き込みドライバＷＤＲ０−ｎから選択されたメモリセルｃｅｌへ供給された電流は電流センサＭ０−ｎによって計測される。また、電流センサＭ０−ｎには、選択されたメモリセルｃｅｌの低抵抗状態時の電流値ＩＣ０と、高抵抗状態の電流値ＩＣ１が設定されている。 The current supplied from the write driver WDR0-n to the selected memory cell cel is measured by the current sensor M0-n. In the current sensor M0-n, the current value IC0 in the low resistance state and the current value IC1 in the high resistance state of the selected memory cell cel are set.
メモリセルｃｅｌを高抵抗状態にする、すなわち記憶情報“０”を書き込む場合に、書き込みドライバＷＤＲ０−ｎから、選択されたメモリセルｃｅｌへ供給された電流は電流センサＭ０−ｎによって計測され、その電流値が高抵抗状態の電流値ＩＣ１以下となると、電流センサＭ０−ｎは書き込みドライバＷＤＲ０−ｎに対して、電流供給の停止を指示し、書き込みドライバＷＤＲ０−ｎは、この電流供給停止指示に従い、電流供給を停止する。 When the memory cell cel is brought into a high resistance state, that is, when the storage information “0” is written, the current supplied from the write driver WDR0-n to the selected memory cell cel is measured by the current sensor M0-n. When the current value is equal to or lower than the current value IC1 in the high resistance state, the current sensor M0-n instructs the write driver WDR0-n to stop the current supply, and the write driver WDR0-n follows the current supply stop instruction. , Stop supplying current.
メモリセルｃｅｌを低抵抗状態にする、すなわち記憶情報“１”を書き込む場合に、書き込みドライバＷＤＲ０−ｎから、選択されたメモリセルｃｅｌへ供給された電流は電流センサＭ０−ｎによって計測され、その電流値が低抵抗状態の電流値ＩＣ０以上となると、電流センサＭ０−ｎは書き込みドライバＷＤＲ０−ｎに対して、電流供給の停止を指示し、書き込みドライバＷＤＲ０−ｎは、この電流供給停止指示従い、電流供給を停止する。 When the memory cell cel is brought into the low resistance state, that is, when the memory information “1” is written, the current supplied from the write driver WDR0-n to the selected memory cell cel is measured by the current sensor M0-n, When the current value is equal to or higher than the current value IC0 in the low resistance state, the current sensor M0-n instructs the write driver WDR0-n to stop the current supply, and the write driver WDR0-n follows this current supply stop instruction. , Stop supplying current.
このように、メモリセルｃｅｌへデータを書き込む際に、メモリセルｃｅｌへ流れる電流を常に計測することにより、必要最小限の電流供給時間で、メモリセルｃｅｌを書き換えることができるため、高速かつ低消費電流の書込み動作が実現できる。 As described above, when data is written to the memory cell cel, the memory cell cel can be rewritten with a minimum necessary current supply time by always measuring the current flowing to the memory cell cel, so that high speed and low consumption are achieved. Current write operation can be realized.
＜＜本実施の形態の別の変形例＞＞
図２２は、図１３の初期化動作時に、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成する情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲへ入力する論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表の別の例である。
<< Another Modification of this Embodiment >>
FIG. 22 shows the logical address LAD input from the information processing device CPU_CHIP created by the information processing circuit STCON (CPU) to the memory module NVMSTR and the physical addresses PAD (sector addresses NSAD +) of the memory devices NVM10 to NVM14 during the initialization operation of FIG. It is another example of a correspondence table with page address NPAD).
図２２が図１５と異なる点は、情報処理回路ＳＴＣＯＮ（ＣＰＵ）が作成する情報処理装置ＣＰＵ＿ＣＨＩＰからメモリモジュールＮＶＭＳＴＲへ入力する論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表が、メモリ装置ＮＶＭ１４へ格納されている点である。 FIG. 22 differs from FIG. 15 in that the logical address LAD inputted from the information processing device CPU_CHIP created by the information processing circuit STCON (CPU) to the memory module NVMSTR and the physical address PAD (sector address NSAD + page address) of the memory devices NVM10 to NVM14 (NPAD) is stored in the memory device NVM14.
メモリ装置ＮＶＭ１４の物理アドレスＰＡＤの３００００００〜３ＦＦＦＦＦＦへは、上記に示す対応表が格納されている。 The correspondence table shown above is stored in 300000 to 3FFFFFF of the physical address PAD of the memory device NVM14.
このように、論理アドレスＬＡＤと物理アドレスＰＡＤの対応表をメモリ装置ＮＶＭ１４へ格納することにより、制御回路ＳＴＲＣＴ０に含まれるメモリ装置ＲＡＭの記憶容量を小さくでき、制御回路ＳＴＲＣＴ０およびメモリモジュールＮＶＭＳＴＲの低コスト化を実現できる。 Thus, by storing the correspondence table between the logical address LAD and the physical address PAD in the memory device NVM14, the storage capacity of the memory device RAM included in the control circuit STRCT0 can be reduced, and the cost of the control circuit STRCT0 and the memory module NVMSTR can be reduced. Can be realized.
さらに、メモリ装置ＮＶＭ１４は不揮発性メモリであるため、論理アドレスＬＡＤとメモリ装置ＮＶＭ１０〜ＮＶＭ１４の物理アドレスＰＡＤ（セクターアドレスＮＳＡＤ＋ページアドレスＮＰＡＤ）との対応表がメモリ装置ＮＶＭ１４へ保存されていることによって、突然の電源遮断がメモリモジュールＮＶＭＳＴＲへ生じても、この対応表の情報が失われることがないため、高信頼なメモリモジュールＮＶＭＳＴＲを実現できる。 Further, since the memory device NVM14 is a nonvolatile memory, a correspondence table between the logical address LAD and the physical addresses PAD (sector address NSAD + page address NPAD) of the memory devices NVM10 to NVM14 is stored in the memory device NVM14. Even if a sudden power shutdown occurs in the memory module NVMSTR, the information in the correspondence table is not lost, so that a highly reliable memory module NVMSTR can be realized.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
＜＜付記＞＞
本発明は、半導体装置（不揮発性メモリ）、情報処理システム、メモリモジュール、制御装置などに関し、以下のような特徴を有するものである。
<< Appendix >>
The present invention relates to a semiconductor device (nonvolatile memory), an information processing system, a memory module, a control device, and the like, and has the following features.
（１）複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された書き換え可能な抵抗性記憶素子を含む複数のメモリセルと、
前記メモリセルへデータを書き込むための書き込みドライバとを含む半導体装置であって、
前記書き込みドライバは、Ｍビットのデータの書き込みを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で、Ｍ／ｎ回消去動作とプログラム動作を行うことを特徴とする半導体装置。
(1) a plurality of memory cells including a rewritable resistive memory element disposed at intersections of a plurality of word lines and a plurality of bit lines intersecting with the plurality of word lines;
A semiconductor device including a write driver for writing data to the memory cell,
The write driver performs an erase operation and a program operation M / n times in units of n-bit (M> n) data when writing M-bit data.
（２）前記（１）記載の半導体装置において、
前記消去動作と前記プログラム動作の対象となるデータのサイズは等しいことを特徴とする半導体装置。
(2) In the semiconductor device according to (1),
2. A semiconductor device according to
（３）前記（１）記載の半導体装置において、
前記消去動作は書き換え対象となるｎビットの前記メモリセルの抵抗を全ビット高抵抗に設定し、前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“１”のデータのみ低抵抗に設定することを特徴とする半導体装置。
(3) In the semiconductor device according to (1),
In the erase operation, the resistance of the n-bit memory cell to be rewritten is set to a high resistance for all bits, and in the program operation, the write data is “1” in the n-bit memory cell to be rewritten. A semiconductor device, wherein only data is set to a low resistance.
（４）前記（１）記載の半導体装置において、
前記消去動作は書き換え対象となるｎビットの前記メモリセルの抵抗を全ビット低抵抗に設定し、前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“０”のデータのみ高抵抗に設定することを特徴とする半導体装置。
(4) In the semiconductor device according to (1),
In the erase operation, the resistance of the n-bit memory cell to be rewritten is set to a low resistance for all bits, and in the program operation, the write data is “0” in the n-bit memory cell to be rewritten. A semiconductor device, wherein only data is set to a high resistance.
（５）前記（１）記載の半導体装置において、
前記メモリセルは不揮発性の記憶素子を備えていることを特徴とする半導体装置。
(5) In the semiconductor device according to (1),
The semiconductor device, wherein the memory cell includes a nonvolatile memory element.
（６）前記（５）記載の半導体装置において、
前記メモリセルは抵抗変化型の記憶素子を備えていることを特徴とする半導体装置。
(6) In the semiconductor device according to (5),
2. The semiconductor device according to
（７）前記（６）記載の半導体装置において、
前記メモリセルは相変化型の記憶素子を備えていることを特徴とする半導体装置。
(7) In the semiconductor device according to (6),
2. The semiconductor device according to
（８）複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された書き換え可能な抵抗性記憶素子を含む複数のメモリセルと、
前記メモリセルへデータを書き込むための書き込みドライバとを含む半導体装置であって、
前記書き込みドライバは、Ｍビットのデータの書き込みを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位でプログラム動作を行うことを特徴とする半導体装置。
(8) a plurality of memory cells including a rewritable resistive memory element disposed at intersections of the plurality of word lines and the plurality of bit lines intersecting the plurality of word lines;
A semiconductor device including a write driver for writing data to the memory cell,
The write driver performs a program operation in units of n-bit (M> n) data when writing M-bit data.
（９）前記（８）記載の半導体装置において、
前記プログラム動作は書き換え対象となるｎビットの前記メモリセルの中で、書き込みデータが“１”のデータのみ低抵抗に設定することを特徴とする半導体装置。または、書き込みデータが“０”のデータのみ高抵抗に設定することを特徴とする半導体装置。
(9) In the semiconductor device according to (8),
In the programming operation, only the data having the write data “1” in the n-bit memory cell to be rewritten is set to a low resistance. Alternatively, the semiconductor device is characterized in that only data with write data “0” is set to a high resistance.
（１０）複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された書き換え可能な抵抗性記憶素子を含む複数のメモリセルと、
前記メモリセルに保持されているデータを読み出すための回路とを含む半導体装置であって、
前記回路は、前記メモリセルからＭビットのデータの読み出しを行う際には、ｎビット（Ｍ＞ｎ）のデータの単位で、Ｍ／ｎ回の読み出し動作を行うことを特徴とする半導体装置。
(10) A plurality of memory cells including a rewritable resistive memory element disposed at an intersection of a plurality of word lines and a plurality of bit lines intersecting the plurality of word lines;
A semiconductor device including a circuit for reading data held in the memory cell,
The circuit performs a read operation M / n times in units of n-bit (M> n) data when reading M-bit data from the memory cell.
（１１）前記（１０）記載の半導体装置において、
さらに、前記メモリセルから読み出したデータを保持するための複数のバッファを含み、
前記メモリセルからＭビットのデータを前記バッファへ転送する際には、前記半導体装置へ入力する読み出し命令にて指定した前記バッファへ、ｎビット（Ｍ＞ｎ）のデータの単位で、Ｍ／ｎ回転送動作を行うことを特徴とする半導体装置。
(11) In the semiconductor device according to (10),
And a plurality of buffers for holding data read from the memory cell,
When transferring M-bit data from the memory cell to the buffer, M / n in units of n-bit (M> n) data is supplied to the buffer specified by the read command input to the semiconductor device. A semiconductor device characterized in that a single transfer operation is performed.
（１２）前記（１１）記載の半導体装置において、
前記半導体装置へ入力する読み出し命令にて指定した前記バッファから直接データを読み出すことを特徴とする半導体装置。
(12) In the semiconductor device according to (11),
A semiconductor device, wherein data is directly read from the buffer specified by a read command input to the semiconductor device.
（１３）情報処理装置と、制御装置と、メモリ装置とから構成される情報処理システムであって、
前記制御装置は、前記情報処理装置からの書き込み要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記書き込み要求は、書き込み命令と、第１の書き込みアドレスと、書き込みデータサイズと、書き込みデータとを含んでおり、
前記制御装置は、前記情報処理装置からの書き込み命令に従い、前記第１の書き込みアドレスを利用し、前記書き込みデータサイズ分の前記書き込みデータのみを、前記バッファへ転送して後、前記メモリバンクへ書き込むことを特徴とする情報処理システム。
(13) An information processing system including an information processing device, a control device, and a memory device,
The control device is a control device that controls the memory device in response to a write request from the information processing device,
The memory device includes a memory bank and a buffer,
The write request includes a write command, a first write address, a write data size, and write data.
In accordance with a write command from the information processing device, the control device uses the first write address, transfers only the write data for the write data size to the buffer, and then writes it to the memory bank. An information processing system characterized by this.
（１４）前記（１３）記載の情報処理システムにおいて、
さらに、前記制御装置は、前記情報処理装置からの読み出し要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファを含んでおり、
前記読み出し要求は、読み出し命令と、第１の読み出しアドレスと、読み出しデータサイズとを含んでおり、
前記制御装置は、前記情報処理装置からの読み出し命令に従い、前記第１の読み出しアドレスを利用し、前記読み出しデータサイズ分のデータのみを、前記メモリバンクから前記バッファへ転送して後、前記メモリ装置から読み出し、前記情報処理装置へ転送することを特徴とする情報処理システム。
(14) In the information processing system according to (13),
Furthermore, the control device is a control device that controls the memory device in response to a read request from the information processing device,
The memory device includes a memory bank and a buffer,
The read request includes a read command, a first read address, and a read data size.
The control device uses the first read address in accordance with a read command from the information processing device and transfers only the data corresponding to the read data size from the memory bank to the buffer, and then the memory device. An information processing system comprising: reading from the information processing apparatus and transferring the information to the information processing apparatus.
（１５）前記（１４）記載の情報処理システムにおいて、
さらに、前記制御装置は、前記メモリ装置へ消去要求を出力する制御装置であり、
前記消去要求は、消去命令と、消去アドレスと、消去データサイズとを含んでおり、
前記メモリ装置は、前記制御装置からの消去命令に従い、前記消去アドレスを利用し、前記消去データサイズ分のデータのみを、前記メモリバンクから消去することを特徴とする情報処理システム。
(15) In the information processing system according to (14),
Further, the control device is a control device that outputs an erasure request to the memory device,
The erase request includes an erase command, an erase address, and an erase data size.
The information processing system, wherein the memory device uses the erase address and erases only the data corresponding to the erase data size from the memory bank in accordance with an erase command from the control device.
（１６）前記（１３）記載の情報処理システムにおいて、
さらに、前記制御装置は、前記第１の書き込みアドレスと、前記メモリ装置の第２の書き込みアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の書き込みアドレスを前記第２の書き込みアドレスへ変換して後、前記第２の書き込みアドレスを利用し、前記メモリ装置への書き込み動作を行うことを特徴とする情報処理システム。
(16) In the information processing system according to (13),
Furthermore, the control device includes correspondence information that associates the first write address with the second write address of the memory device,
Using the correspondence information, the control device converts the first write address to the second write address, and then uses the second write address to perform a write operation to the memory device. An information processing system characterized by this.
（１７）前記（１４）記載の情報処理システムにおいて、
さらに、前記制御装置は、前記第１の読み出しアドレスと、前記メモリ装置の第２の読み出しアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の読み出しアドレスを前記第２の読み出しアドレスへ変換して後、前記第２の読み出しアドレスを利用し、前記メモリ装置への読み出し動作を行うことを特徴とする情報処理システム。
(17) In the information processing system according to (14),
Furthermore, the control device includes correspondence information that associates the first read address with the second read address of the memory device,
Using the correspondence information, the control device converts the first read address to the second read address, and then uses the second read address to perform a read operation to the memory device. An information processing system characterized by this.
（１８）データを記憶する複数の記憶素子を備える第１のメモリバンクと第２のメモリバンクと、制御回路とを備え、
前記第１のメモリバンクは第１のバッファと第２のバッファとを備え、
前記第２のメモリバンクは第３のバッファと第４のバッファとを備える半導体装置であって、
前記制御回路は、前記第１のバッファへの書き込み動作中に、前記第１のメモリバンクから前記第２のバッファへの読み出し動作を行うことを特徴とする半導体装置。
(18) A first memory bank, a second memory bank, and a control circuit, each including a plurality of storage elements for storing data,
The first memory bank comprises a first buffer and a second buffer;
The second memory bank is a semiconductor device comprising a third buffer and a fourth buffer,
The semiconductor device, wherein the control circuit performs a read operation from the first memory bank to the second buffer during a write operation to the first buffer.
（１９）前記（１８）記載の半導体装置において、
前記制御回路は、前記第１のバッファへ保持されている第１のデータを前記第１のメモリバンクへ書き込んでいる期間中に、前記第２のバッファへ保持されている第２のデータを読み出すことを特徴とする半導体装置。
(19) In the semiconductor device according to (18),
The control circuit reads out second data held in the second buffer during a period in which the first data held in the first buffer is written to the first memory bank. A semiconductor device.
（２０）データを記憶する複数の記憶素子を備える第１のメモリバンクと第２のメモリバンクと、制御回路とを備え、
前記第１のメモリバンクは第１のバッファと第２のバッファとを備え、
前記第２のメモリバンクは第３のバッファと第４のバッファとを備える半導体装置であって、
前記制御回路は、前記第１のバッファへ保持されているデータの前記第１のメモリバンクへの書き込み動作中に、前記第２のメモリバンクへ保持されているデータの読み出し動作を行うことを特徴とする半導体装置。
(20) a first memory bank, a second memory bank including a plurality of storage elements for storing data, and a control circuit;
The first memory bank comprises a first buffer and a second buffer;
The second memory bank is a semiconductor device comprising a third buffer and a fourth buffer,
The control circuit performs a read operation of data held in the second memory bank during a write operation of data held in the first buffer to the first memory bank. A semiconductor device.
（２１）前記（２０）記載の半導体装置において、
前記制御回路は、前記第１のメモリバンクに保持されているデータの消去動作中に、前記第２のメモリバンクへ保持されているデータの読み出し動作を行うことを特徴とする半導体装置。
(21) In the semiconductor device according to (20),
The semiconductor device according to
（２２）前記（２１）記載の半導体装置において、
前記制御回路は、前記第１のメモリバンクから、前記第１のバッファへのデータ読み出し動作中に、前記第２のメモリバンクへ保持されているデータの読み出し動作を行うことを特徴とする半導体装置。
(22) In the semiconductor device according to (21),
The control circuit performs a read operation of data held in the second memory bank during a data read operation from the first memory bank to the first buffer. .
（２３）データを記憶する複数の記憶素子を備える第１のメモリバンクと第２のメモリバンクと、制御回路とを備え、
前記第１のメモリバンクは第１のバッファと第２のバッファとを備え、
前記第２のメモリバンクは第３のバッファと第４のバッファとを備える半導体装置であって、
前記制御回路は、前記第１のバッファへ保持されているデータの前記第１のメモリバンクへの書き込み動作中に、前記第２のメモリバンクへのデータの書き込み動作を行うことを特徴とする半導体装置。
(23) comprising a first memory bank, a second memory bank, and a control circuit, each having a plurality of storage elements for storing data;
The first memory bank comprises a first buffer and a second buffer;
The second memory bank is a semiconductor device comprising a third buffer and a fourth buffer,
The control circuit performs a data write operation to the second memory bank during a write operation to the first memory bank of data held in the first buffer. apparatus.
（２４）前記（２３）記載の半導体装置において、
前記制御回路は、前記第１のメモリバンクに保持されているデータの消去動作中に、前記第２のメモリバンクへ保持されているデータの書き込み動作を行うことを特徴とする半導体装置。
(24) In the semiconductor device according to (23),
2. The semiconductor device according to
（２５）前記（２４）記載の半導体装置において、
前記制御回路は、前記第１のメモリバンクから、前記第１のバッファへのデータ読み出し動作中に、前記第２のメモリバンクへ保持されているデータの書き込み動作を行うことを特徴とする半導体装置。
(25) In the semiconductor device according to (24),
The control circuit performs a write operation of data held in the second memory bank during a data read operation from the first memory bank to the first buffer. .
（２６）制御装置と、メモリ装置とから構成されるメモリモジュールであって、
前記制御装置は、前記制御装置へ入力する書き込み要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記書き込み要求は、書き込み命令と、第１の書き込みアドレスと、書き込みデータサイズと、書き込みデータとを含んでおり、
前記制御装置は、前記書き込み命令に従い、前記第１の書き込みアドレスを利用し、前記書き込みデータサイズ分の前記書き込みデータのみを、前記バッファへ転送して後、前記メモリバンクへ書き込むことを特徴とするメモリモジュール。
(26) A memory module including a control device and a memory device,
The control device is a control device that controls the memory device according to a write request input to the control device,
The memory device includes a memory bank and a buffer,
The write request includes a write command, a first write address, a write data size, and write data.
In accordance with the write command, the control device uses the first write address, transfers only the write data corresponding to the write data size to the buffer, and then writes the write data to the memory bank. Memory module.
（２７）前記（２６）記載のメモリモジュールにおいて、
さらに、前記制御装置は、前記制御装置へ入力する読み出し要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記読み出し要求は、読み出し命令と、第１の読み出しアドレスと、読み出しデータサイズとを含んでおり、
前記制御装置は、前記読み出し命令に従い、前記第１の読み出しアドレスを利用し、前記読み出しデータサイズ分のデータのみを、前記メモリバンクから前記バッファへ転送して後、前記メモリ装置から読み出すことを特徴とするメモリモジュール。
(27) In the memory module according to (26),
Furthermore, the control device is a control device that controls the memory device according to a read request input to the control device,
The memory device includes a memory bank and a buffer,
The read request includes a read command, a first read address, and a read data size.
In accordance with the read command, the control device uses the first read address, transfers only the data corresponding to the read data size from the memory bank to the buffer, and then reads the data from the memory device. Memory module.
（２８）前記（２７）記載のメモリモジュールにおいて、
さらに、前記制御装置は、前記メモリ装置へ消去要求を出力する制御装置であり、
前記消去要求は、消去命令と、消去アドレスと、消去データサイズとを含んでおり、
前記メモリ装置は、前記制御装置からの消去命令に従い、前記消去アドレスを利用し、前記消去データサイズ分のデータのみを、前記メモリバンクから消去することを特徴とするメモリモジュール。
(28) In the memory module according to (27),
Further, the control device is a control device that outputs an erasure request to the memory device,
The erase request includes an erase command, an erase address, and an erase data size.
The memory device, according to an erase command from the control device, uses the erase address and erases only the data corresponding to the erase data size from the memory bank.
（２９）前記（２６）記載のメモリモジュールにおいて、
さらに、前記制御装置は、前記第１の書き込みアドレスと、前記メモリ装置の第２の書き込みアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の書き込みアドレスを前記第２の書き込みアドレスへ変換して後、前記第２の書き込みアドレスを利用し、前記メモリ装置への書き込み動作を行うことを特徴とするメモリモジュール。
(29) In the memory module according to (26),
Furthermore, the control device includes correspondence information that associates the first write address with the second write address of the memory device,
Using the correspondence information, the control device converts the first write address to the second write address, and then uses the second write address to perform a write operation to the memory device. A memory module characterized by that.
（３０）前記（２７）記載のメモリモジュールにおいて、
さらに、前記制御装置は、前記第１の読み出しアドレスと、前記メモリ装置の第２の読み出しアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の読み出しアドレスを前記第２の読み出しアドレスへ変換して後、前記第２の読み出しアドレスを利用し、前記メモリ装置への読み出し動作を行うことを特徴とするメモリモジュール。
(30) In the memory module according to (27),
Furthermore, the control device includes correspondence information that associates the first read address with the second read address of the memory device,
Using the correspondence information, the control device converts the first read address to the second read address, and then uses the second read address to perform a read operation to the memory device. A memory module characterized by that.
（３１）前記（２６）記載のメモリモジュールにおいて、
前記メモリ装置は不揮発性メモリであることを特徴とするメモリモジュール。
(31) In the memory module according to (26),
The memory module is a non-volatile memory.
（３２）前記（３１）記載のメモリモジュールにおいて、
前記メモリ装置は抵抗変化型メモリであることを特徴とするメモリモジュール。
(32) In the memory module according to (31),
The memory module is a resistance change type memory.
（３３）前記（３２）記載のメモリモジュールにおいて、
前記メモリ装置は相変化型メモリであることを特徴とするメモリモジュール。
(33) In the memory module according to (32),
The memory module is a phase change memory.
（３４）制御装置へ入力する書き込み要求によって、メモリ装置を制御する制御装置であって、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記書き込み要求は、書き込み命令と、第１の書き込みアドレスと、書き込みデータサイズと、書き込みデータとを含んでおり、
前記制御装置は、前記書き込み命令に従い、前記第１の書き込みアドレスを利用し、前記書き込みデータサイズ分の前記書き込みデータのみを、前記バッファへ転送して後、前記メモリバンクへ書き込むことを特徴とする制御装置。
(34) A control device that controls the memory device according to a write request input to the control device,
The memory device includes a memory bank and a buffer,
The write request includes a write command, a first write address, a write data size, and write data.
In accordance with the write command, the control device uses the first write address, transfers only the write data corresponding to the write data size to the buffer, and then writes the write data to the memory bank. Control device.
（３５）前記（３４）記載の制御装置において、
さらに、前記制御装置は、前記制御装置へ入力する読み出し要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記読み出し要求は、読み出し命令と、第１の読み出しアドレスと、読み出しデータサイズとを含んでおり、
前記制御装置は、前記読み出し命令に従い、前記第１の読み出しアドレスを利用し、前記読み出しデータサイズ分のデータのみを、前記メモリバンクから前記バッファへ転送して後、前記メモリ装置から読み出すことを特徴とする制御装置。
(35) In the control device according to (34),
Furthermore, the control device is a control device that controls the memory device according to a read request input to the control device,
The memory device includes a memory bank and a buffer,
The read request includes a read command, a first read address, and a read data size.
In accordance with the read command, the control device uses the first read address, transfers only the data corresponding to the read data size from the memory bank to the buffer, and then reads the data from the memory device. Control device.
（３６）前記（３５）記載の制御装置おいて、
さらに、前記制御装置は、前記メモリ装置へ消去要求を出力する制御装置であり、
前記消去要求は、消去命令と、消去アドレスと、消去データサイズとを含んでおり、
前記メモリ装置は、前記制御装置からの消去命令に従い、前記消去アドレスを利用し、前記消去データサイズ分のデータのみを、前記メモリバンクから消去することを特徴とする制御装置。
(36) In the control device according to (35),
Further, the control device is a control device that outputs an erasure request to the memory device,
The erase request includes an erase command, an erase address, and an erase data size.
The memory device, according to an erase command from the control device, uses the erase address and erases only the data corresponding to the erase data size from the memory bank.
（３７）前記（３４）記載の制御装置において、
さらに、前記制御装置は、前記第１の書き込みアドレスと、前記メモリ装置の第２の書き込みアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の書き込みアドレスを前記第２の書き込みアドレスへ変換して後、前記第２の書き込みアドレスを利用し、前記メモリ装置への書き込み動作を行うことを特徴とする制御装置。
(37) In the control device according to (34),
Furthermore, the control device includes correspondence information that associates the first write address with the second write address of the memory device,
Using the correspondence information, the control device converts the first write address to the second write address, and then uses the second write address to perform a write operation to the memory device. A control device characterized by that.
（３８）前記（３５）記載の制御装置において、
さらに、前記制御装置は、前記第１の読み出しアドレスと、前記メモリ装置の第２の読み出しアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の読み出しアドレスを前記第２の読み出しアドレスへ変換して後、前記第２の読み出しアドレスを利用し、前記メモリ装置への読み出し動作を行うことを特徴とする制御装置。
(38) In the control device according to (35),
Furthermore, the control device includes correspondence information that associates the first read address with the second read address of the memory device,
Using the correspondence information, the control device converts the first read address to the second read address, and then uses the second read address to perform a read operation to the memory device. A control device characterized by that.
（３９）前記（３４）記載の制御装置において、
前記メモリ装置は不揮発性メモリであることを特徴とする制御装置。
(39) In the control device according to (34),
The control device, wherein the memory device is a non-volatile memory.
（４０）前記（３９）記載の制御装置において、
前記メモリ装置は抵抗変化型メモリであることを特徴とする制御装置。
(40) In the control device according to (39),
The memory device is a resistance change type memory.
（４１）前記（４０）記載の制御装置において、
前記メモリ装置は相変化型メモリであることを特徴とする制御装置。
(41) In the control device according to (40),
The control device, wherein the memory device is a phase change type memory.
本発明の半導体装置は、ホストからストレージとして管理しやすいデータ単位で動作し、ホストからの書き込みや読み出し要求時のデータサイズに合わせて、書き込みおよび読み出し動作が行われ、さらに、メモリ装置では、異なるメモリバンク間や同一メモリバンク内での同時動作が可能となるため、高速なデータ転送が可能な、ストレージに適した使い勝手の良い半導体装置へ適用できる。 The semiconductor device of the present invention operates in units of data that can be easily managed as storage from the host, and performs write and read operations according to the data size at the time of a write or read request from the host. Since simultaneous operation between memory banks or within the same memory bank is possible, it can be applied to an easy-to-use semiconductor device suitable for storage and capable of high-speed data transfer.
ＣＰＵ＿ＣＨＩＰ…情報処理装置
ＮＶＭＳＴＲ…メモリモジュール
ＮＶＭ１０〜ＮＶＭ１４、ＲＡＭ…メモリ装置
ＳＴＲＣＴ０…制御回路
ＨＯＳＴ＿ＩＦ…インターフェース回路
ＡＲＢ…調停回路
ＳＴＣＯＮ（ＣＰＵ）…情報処理回路
ＮＶＣＴ０〜ＮＶＣＴ４…メモリ制御装置
ＳＹＭＤ…クロック生成回路
ＳＴＲＥＧ…ステータスレジスタ
ＡＤＣＭＤＩＦ…アドレス・コマンドインターフェース回路
ＩＯＢＵＦ…ＩＯバッファ
ＣＯＮＴＬＯＧＩＣ…制御回路
ＴＨＭＯ…温度センサ
ＤＡＴＡＣＴＬ…データ制御回路
ＢＫ０〜ＢＫ３…メモリバンク
ＡＲＹ０〜ＡＲＹｍ…メモリアレイ
ＲＡＤＬＴ…ロウアドレスラッチ回路
ＣＡＤＬＴ…カラムアドレスラッチ回路
ＲＯＷＤＥＣ…ロウデコーダ
ＣＯＬＤＥＣ…カラムデコーダ
ＤＳＷ１…データ選択回路
ＤＢＵＦ０、ＤＢＵＦ１…データバッファ
ｃｅｌ…メモリセル
ＢＳＷ０〜ＢＳＷｍ…ビット線選択回路
ＳＡ０〜ＳＡｍ…センスアンプ
ＷＤＲ０〜ＷＤＲｍ…ライトドライバ
ＷＬ０〜ＷＬｉ…ワード線
ＢＬ０〜ＢＬｉ…ビット線
ＤＴ０〜ＤＴｍ…データ線
ＣＬＫ…クロック信号
ＲＳＴ…リセット信号
ＣＴＬ…制御信号
ＣＬＥ…コマンド・ラッチイネーブル信号
ＣＥＢ…チップイネーブル信号
ＡＬＥ…アドレス・ラッチイネーブル信号
ＷＥＢ…ライトイネーブル信号
ＲＥＢ…リードイネーブル信号
ＲＢＢ…レディビジー信号
ＩＯ［７：０］…入出力信号
CPU_CHIP ... Information processing device NVMSTR ... Memory modules NVM10-NVM14, RAM ... Memory device STRCT0 ... Control circuit HOST_IF ... Interface circuit ARB ... Arbitration circuit STCON (CPU) ... Information processing circuit NVCT0-NVCT4 ... Memory control device SYMD ... Clock generation circuit STREG ... Status register ADCMDIF ... Address / command interface circuit IOBUF ... IO buffer CONTLOGIC ... Control circuit THMO ... Temperature sensor DATACTL ... Data control circuit BK0-BK3 ... Memory bank ARY0-ARYm ... Memory array RADLT ... Row address latch circuit CADLT ... Column address latch Circuit ROWDEC ... row decoder COLDEC ... column decoder DSW1 ... data selection times DBUF0, DBUF1 ... data buffer cel ... memory cells BSW0 to BSWm ... bit line selection circuits SA0 to SAm ... sense amplifiers WDR0 to WDRm ... write drivers WL0 to WLi ... word lines BL0 to BLi ... bit lines DT0 to DTm ... data lines CLK ... Clock signal RST ... Reset signal CTL ... Control signal CLE ... Command latch enable signal CEB ... Chip enable signal ALE ... Address latch enable signal WEB ... Write enable signal REB ... Read enable signal RBB ... Ready busy signal IO [7: 0] ... I / O signal
Claims (20)
前記制御装置は、前記情報処理装置からの書き込み要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファとを含んでおり、
前記書き込み要求は、書き込み命令と、第１の書き込みアドレスと、書き込みデータサイズと、書き込みデータとを含んでおり、
前記制御装置は、前記情報処理装置からの書き込み命令に従い、前記第１の書き込みアドレスを開始アドレスとし、前記書き込みデータサイズ分の前記書き込みデータのみを、前記バッファへ転送した後、前記メモリバンクへ書き込み、
さらに、前記制御装置は、前記情報処理装置からの読み出し要求によって、前記メモリ装置を制御する制御装置であり、
前記メモリ装置は、メモリバンクとバッファを含んでおり、
前記読み出し要求は、読み出し命令と、第１の読み出しアドレスと、読み出しデータサイズとを含んでおり、
前記制御装置は、前記情報処理装置からの読み出し命令に従い、前記第１の読み出しアドレスを開始アドレスとし、前記読み出しデータサイズ分のデータのみを、前記メモリバンクから前記バッファへ転送した後、前記メモリ装置から読み出し、前記情報処理装置へ転送することを特徴とする情報処理システム。 An information processing system having an information processing device, a control device, and a memory device,
The control device is a control device that controls the memory device in response to a write request from the information processing device,
The memory device includes a memory bank and a buffer,
The write request includes a write command, a first write address, a write data size, and write data.
In accordance with a write command from the information processing device, the control device uses the first write address as a start address, transfers only the write data corresponding to the write data size to the buffer, and then writes it to the memory bank. ,
Furthermore, the control device is a control device that controls the memory device in response to a read request from the information processing device,
The memory device includes a memory bank and a buffer,
The read request includes a read command, a first read address, and a read data size.
In accordance with a read command from the information processing device, the control device uses the first read address as a start address and transfers only the data corresponding to the read data size from the memory bank to the buffer. An information processing system comprising: reading from the information processing apparatus and transferring the information to the information processing apparatus.
さらに、前記制御装置は、前記メモリ装置へ消去要求を出力する制御装置であり、
前記消去要求は、消去命令と、消去アドレスと、消去データサイズとを含んでおり、
前記メモリ装置は、前記制御装置からの消去命令に従い、前記消去アドレスを開始アドレスとし、前記消去データサイズ分のデータのみを、前記メモリバンクから消去することを特徴とする情報処理システム。 The information processing system according to claim 1,
Further, the control device is a control device that outputs an erasure request to the memory device,
The erase request includes an erase command, an erase address, and an erase data size.
The information processing system, wherein the memory device erases only the data corresponding to the erase data size from the memory bank using the erase address as a start address in accordance with an erase command from the control device.
さらに、前記制御装置は、前記第１の書き込みアドレスと、前記メモリ装置の第２の書き込みアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の書き込みアドレスを前記第２の書き込みアドレスへ変換した後、前記第２の書き込みアドレスを開始アドレスとし、前記メモリ装置への書き込み動作を行い、
さらに、前記制御装置は、前記第１の読み出しアドレスと、前記メモリ装置の第２の読み出しアドレスとを対応付ける対応情報を備えており、
前記対応情報を利用し、前記制御装置は、前記第１の読み出しアドレスを前記第２の読み出しアドレスへ変換した後、前記第２の読み出しアドレスを開始アドレスとし、前記メモリ装置への読み出し動作を行うことを特徴とする情報処理システム。 The information processing system according to claim 1,
Furthermore, the control device includes correspondence information that associates the first write address with the second write address of the memory device,
Using the correspondence information, the control device converts the first write address to the second write address, and then performs a write operation to the memory device using the second write address as a start address. ,
Furthermore, the control device includes correspondence information that associates the first read address with the second read address of the memory device,
Using the correspondence information, the control device converts the first read address to the second read address, and then performs a read operation to the memory device using the second read address as a start address. An information processing system characterized by this.
前記第１のメモリバンクは第１のバッファと第２のバッファとを備え、
前記第２のメモリバンクは第３のバッファと第４のバッファとを備える半導体装置であって、
前記制御回路は、
前記第１のバッファへの書き込み動作中に、前記第１のメモリバンクから前記第２のバッファへの読み出し動作を行うか、
または、前記第１のバッファへ保持されている第１のデータを前記第１のメモリバンクへ書き込んでいる期間中に、前記第２のバッファへ保持されている第２のデータを読み出すことを特徴とする半導体装置。 A first memory bank and a second memory bank each including a plurality of storage elements for storing data, and a control circuit;
The first memory bank comprises a first buffer and a second buffer;
The second memory bank is a semiconductor device comprising a third buffer and a fourth buffer,
The control circuit includes:
Performing a read operation from the first memory bank to the second buffer during a write operation to the first buffer;
Alternatively, the second data held in the second buffer is read during a period in which the first data held in the first buffer is written to the first memory bank. A semiconductor device.
さらに、前記制御回路は、
前記第１のバッファへ保持されているデータの前記第１のメモリバンクへの書き込み動作中に、前記第２のメモリバンクへ保持されているデータの読み出し動作を行うか、
または、前記第１のメモリバンクに保持されているデータの消去動作中に、前記第２のメモリバンクへ保持されているデータの読み出し動作を行うか、
または、前記第１のメモリバンクから、前記第１のバッファへのデータ読み出し動作中に、前記第２のメモリバンクへ保持されているデータの読み出し動作を行うことを特徴とする半導体装置。 The semiconductor device according to claim 4.
Further, the control circuit includes:
Performing a read operation of data held in the second memory bank during a write operation of the data held in the first buffer to the first memory bank;
Or, during the erasing operation of the data held in the first memory bank, a read operation of the data held in the second memory bank is performed,
Alternatively, the semiconductor device is configured to perform a read operation of data held in the second memory bank during a data read operation from the first memory bank to the first buffer.
さらに、前記制御回路は、
前記第１のバッファへ保持されているデータの前記第１のメモリバンクへの書き込み動作中に、前記第２のメモリバンクへのデータの書き込み動作を行うか、
または、前記第１のメモリバンクに保持されているデータの消去動作中に、前記第２のメモリバンクへ保持されているデータの書き込み動作を行うか、
または、前記第１のメモリバンクから、前記第１のバッファへのデータ読み出し動作中に、前記第２のメモリバンクへ保持されているデータの書き込み動作を行うことを特徴とする半導体装置。 The semiconductor device according to claim 4.
Further, the control circuit includes:
Performing a data write operation to the second memory bank during a write operation to the first memory bank of data held in the first buffer;
Or, during the erasing operation of the data held in the first memory bank, the write operation of the data held in the second memory bank is performed,
Alternatively, the semiconductor device performs a write operation of data held in the second memory bank during a data read operation from the first memory bank to the first buffer.
前記複数のメモリセルへの書き込みデータを格納するデータバッファと、
前記複数のメモリセルのそれぞれへデータを書き込むための書き込みドライバとを含む半導体装置であって、
前記半導体装置へは書き込み命令と、前記書き込み命令の対象となる第１データが入力し、
前記第１データは前記データバッファが格納できる最大データサイズより小さなサイズの第２データおよび第３データを含み、前記第２データを前記データバッファへ入力した後に、前記第２データを前記メモリセルへ書き込むことを特徴とする半導体装置。 A plurality of memory cells including a plurality of word lines and a rewritable resistive memory element disposed at intersections of the plurality of bit lines intersecting the plurality of word lines;
A data buffer for storing write data to the plurality of memory cells;
A semiconductor device including a write driver for writing data to each of the plurality of memory cells,
A write command and first data that is a target of the write command are input to the semiconductor device,
The first data includes second data and third data having a size smaller than a maximum data size that can be stored in the data buffer. After the second data is input to the data buffer, the second data is transferred to the memory cell. A semiconductor device for writing.
前記第３データを前記データバッファへ転送する動作と、前記第２データを前記メモリセルへ書き込む動作を並列に行うことを特徴とする半導体装置。 The semiconductor device according to claim 7.
An operation of transferring the third data to the data buffer and an operation of writing the second data to the memory cell are performed in parallel.
前記メモリセルからの読み出しデータを格納するデータバッファを含む半導体装置であって、
前記半導体装置に入力した読み出し命令によって、読み出し対象となるデータを、
前記メモリセルから前記データバッファへ、前記データバッファが格納できるデータサイズ分のデータを転送した後に、前記データバッファから読み出すことを特徴とする半導体装置。 The semiconductor device according to claim 7.
A semiconductor device including a data buffer for storing read data from the memory cell,
Data to be read is read by a read command input to the semiconductor device.
A semiconductor device, wherein data corresponding to a data size that can be stored in the data buffer is transferred from the memory cell to the data buffer, and then read from the data buffer.
前記メモリセルは相変化型の記憶素子を備えていることを特徴とする半導体装置。 The semiconductor device according to claim 8.
2. The semiconductor device according to claim 1, wherein the memory cell includes a phase change memory element.
前記半導体装置はＮＡＮＤ型フラッシュメモリと互換の入出力インターフェースを備えることを特徴とする半導体装置。 The semiconductor device according to claim 7.
The semiconductor device includes an input / output interface compatible with a NAND flash memory.
前記複数のメモリセルへの書き込みデータを格納するデータバッファとを含む半導体装置であって、
第１書き込み命令により、書き込み対象となるデータを前記データバッファへ書き込み、
第２書き込み命令により、前記書き込み対象となるデータを前記データバッファを介して、前記メモリセルへ書き込み、
第３書き込み命令により、予め前記データバッファへ格納された前記書き込み対象となるデータを、前記メモリセルへ書き込み、
第４書き込み命令により、前記書き込み対象となるデータを前記メモリセルへ書き込む際は、一旦、前記メモリセルを消去状態にした後に、前記書き込み対象となるデータを前記メモリセルへ書き込むことを特徴とする半導体装置。 A plurality of memory cells including a plurality of word lines and a rewritable resistive memory element disposed at intersections of the plurality of bit lines intersecting the plurality of word lines;
A semiconductor device including a data buffer for storing write data to the plurality of memory cells,
Write the data to be written to the data buffer by the first write command,
A second write command to write the data to be written to the memory cell via the data buffer;
By the third write command, the data to be written that has been stored in the data buffer in advance is written to the memory cell,
When writing the data to be written to the memory cell by a fourth write command, the data to be written is written to the memory cell after the memory cell is once erased. Semiconductor device.
前記メモリセルからの読み出しデータを格納するデータバッファを含む半導体装置であって、
第１読み出し命令により、前記読み出し対象となるデータを前記メモリセルから読み出し、前記データバッファへ転送した後、前記データバッファから前記読み出し対象となるデータを読み出し、
第２読み出し命令により、前記読み出し対象となるデータを前記メモリセルから読み出し、前記データバッファへ転送し、
第３読み出し命令により、予め前記データバッファへ格納された前記読み出し対象となるデータを読み出すことを特徴とする半導体装置。 The semiconductor device according to claim 12, wherein
A semiconductor device including a data buffer for storing read data from the memory cell,
According to a first read instruction, the data to be read is read from the memory cell, transferred to the data buffer, and then the data to be read is read from the data buffer.
According to a second read command, the data to be read is read from the memory cell, transferred to the data buffer,
A semiconductor device, wherein the data to be read is stored in advance in the data buffer by a third read command.
第１消去命令と消去サイズと消去開始アドレスにより、前記消去開始アドレスから前記消去サイズ分の前記メモリセルへ格納されているデータを消去し、
第２消去命令とセクタアドレスにより、前記セクタアドレスで指定されたセクタ内の全メモリセルへ格納されているデータを消去し、
第３消去命令とブロックアドレスにより、前記ブロックアドレスで指定されたブロック内の全メモリセルへ格納されているデータを消去し、
第４消去命令とバンクアドレスにより、前記バンクアドレスで指定されたバンク内の全メモリセルへ格納されているデータを消去し、
第５消去命令により、前記半導体装置内の全メモリセルへ格納されているデータを消去することを特徴とする半導体装置。 The semiconductor device according to claim 12, wherein
The first erase command, the erase size, and the erase start address erase the data stored in the memory cell for the erase size from the erase start address,
The second erase command and the sector address erase data stored in all memory cells in the sector specified by the sector address,
The data stored in all the memory cells in the block designated by the block address is erased by the third erase command and the block address,
The data stored in all the memory cells in the bank designated by the bank address is erased by the fourth erase command and the bank address,
A semiconductor device, wherein data stored in all memory cells in the semiconductor device is erased by a fifth erase command.
前記制御装置は、前記記憶装置の外部からの書き込み要求および第１書き込みアドレスによって、前記半導体装置を制御する制御装置であり、
前記半導体装置は、請求項７記載の半導体装置であって、
前記制御装置は、アドレス変換テーブルを利用し、前記第１書き込みアドレスを、前記半導体装置への第２書き込みアドレスへ変換し、前記アドレス変換テーブルは前記半導体装置へ格納されることを特徴とする記憶装置。 A storage device having a control device and a plurality of semiconductor devices,
The control device is a control device that controls the semiconductor device according to a write request and a first write address from the outside of the storage device,
The semiconductor device according to claim 7, wherein:
The control device uses an address conversion table to convert the first write address into a second write address to the semiconductor device, and the address conversion table is stored in the semiconductor device. apparatus.
前記メモリセルは相変化型の記憶素子を備えていることを特徴とする記憶装置。 The storage device according to claim 15, wherein
The memory device includes a phase change memory element.
前記半導体装置は、請求項１２、請求項１３および請求項１４のいずれかであることを特徴とする記憶装置。 The storage device according to claim 15, wherein
The storage device according to claim 12, wherein the semiconductor device is any one of claims 12, 13, and 14.
前記半導体装置は電流センサを装備しており、前記電流センサは前記書き込みドライバから選択された前記メモリセルへ供給された電流値を計測することを特徴とする半導体装置。 The semiconductor device according to claim 7.
The semiconductor device includes a current sensor, and the current sensor measures a current value supplied to the memory cell selected from the write driver.
前記電流センサへは、前記メモリセルが低抵抗状態時の第１電流値、高抵抗状態時の第２電流値が設定されていることを特徴とする半導体装置。 The semiconductor device according to claim 18.
The semiconductor device, wherein the current sensor is set with a first current value when the memory cell is in a low resistance state and a second current value when the memory cell is in a high resistance state.
前記メモリセルを低抵抗状態にする際に、前記電流センサによって計測された電流値が前記第１電流値以上となった場合、前記書き込みドライバは前記メモリセルへの電流供給を停止し、
前記メモリセルを高抵抗状態にする際に、前記電流センサによって計測された電流値が前記第２電流値以下となった場合、前記書き込みドライバは前記メモリセルへの電流供給を停止することを特徴とする半導体装置。 The semiconductor device according to claim 19, wherein
When the current value measured by the current sensor is equal to or higher than the first current value when the memory cell is in a low resistance state, the write driver stops supplying current to the memory cell,
When the current value measured by the current sensor becomes equal to or lower than the second current value when the memory cell is brought into a high resistance state, the write driver stops supplying current to the memory cell. A semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013204417A JP5620557B2 (en) | 2013-09-30 | 2013-09-30 | Information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013204417A JP5620557B2 (en) | 2013-09-30 | 2013-09-30 | Information processing system |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010266343A Division JP5756622B2 (en) | 2010-11-30 | 2010-11-30 | Semiconductor device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014094822A Division JP2014139862A (en) | 2014-05-01 | 2014-05-01 | Semiconductor device and storage device |
| JP2014190401A Division JP5807103B2 (en) | 2014-09-18 | 2014-09-18 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013257939A true JP2013257939A (en) | 2013-12-26 |
| JP5620557B2 JP5620557B2 (en) | 2014-11-05 |
Family
ID=49954245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013204417A Expired - Fee Related JP5620557B2 (en) | 2013-09-30 | 2013-09-30 | Information processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5620557B2 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002207708A (en) * | 2001-01-12 | 2002-07-26 | Mitsubishi Electric Corp | Arithmetic unit |
| JP2005038454A (en) * | 2003-07-15 | 2005-02-10 | Renesas Technology Corp | Memory module and memory system |
| JP2006302465A (en) * | 2005-04-25 | 2006-11-02 | Elpida Memory Inc | Semiconductor memory device and writing method thereto |
| JP2010097662A (en) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | Nonvolatile semiconductor memory device |
| WO2010061760A1 (en) * | 2008-11-26 | 2010-06-03 | シャープ株式会社 | Nonvolatile semiconductor memory device and driving method thereof |
-
2013
- 2013-09-30 JP JP2013204417A patent/JP5620557B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002207708A (en) * | 2001-01-12 | 2002-07-26 | Mitsubishi Electric Corp | Arithmetic unit |
| JP2005038454A (en) * | 2003-07-15 | 2005-02-10 | Renesas Technology Corp | Memory module and memory system |
| JP2006302465A (en) * | 2005-04-25 | 2006-11-02 | Elpida Memory Inc | Semiconductor memory device and writing method thereto |
| US20060250863A1 (en) * | 2005-04-25 | 2006-11-09 | Elpida Memory, Inc. | Semiconductor memory apparatus and method for writing in the memory |
| JP2010097662A (en) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | Nonvolatile semiconductor memory device |
| WO2010061760A1 (en) * | 2008-11-26 | 2010-06-03 | シャープ株式会社 | Nonvolatile semiconductor memory device and driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5620557B2 (en) | 2014-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5756622B2 (en) | Semiconductor device | |
| US9286212B2 (en) | Semiconductor device and method of controlling non-volatile memory device | |
| JP5792019B2 (en) | Semiconductor device | |
| US7889544B2 (en) | High-speed controller for phase-change memory peripheral device | |
| US10303617B2 (en) | Storage device supporting byte accessible interface and block accessible interface and electronic system including the same | |
| JP5847940B2 (en) | Semiconductor device | |
| JP6073495B2 (en) | Semiconductor device | |
| JP5281163B2 (en) | Semiconductor device and memory module | |
| JP6360627B2 (en) | Nonvolatile memory control method, control device, and semiconductor memory device | |
| JP5807103B2 (en) | Semiconductor device | |
| JP5620557B2 (en) | Information processing system | |
| JP2014139862A (en) | Semiconductor device and storage device | |
| JP6145227B2 (en) | Semiconductor device | |
| JPWO2016042665A1 (en) | Semiconductor memory device and storage device using the same | |
| WO2017017842A1 (en) | Memory control device, storage device, and memory write method | |
| JP7349565B2 (en) | Exclusive OR engine for random access memory | |
| JP5889462B2 (en) | Method for controlling semiconductor device and nonvolatile memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130930 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140501 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140624 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140826 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140918 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5620557 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |