JP2013255304A

JP2013255304A - 異常検出装置

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Publication number: JP2013255304A
Application number: JP2012127956A
Authority: JP
Inventors: Shuichi Nakamura; 修一中村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2012-06-05
Filing date: 2012-06-05
Publication date: 2013-12-19

Abstract

【課題】スイッチング素子のオンオフ駆動に応じて誘導性負荷に通電するときに当該通電ノードの検出電圧に基づいて充分な異常検出を行うことでデバイスを保護できるようにした異常検出装置を提供する。
【解決手段】制御回路１１は、ＭＯＳＦＥＴ４がオフ駆動されている期間中にＭＯＳＦＥＴ４のドレイン電圧に基づいて過電流異常および／または短絡異常を検出する。このとき、マスク期間生成回路１１ｂが生成するマスク期間を除いて異常を検出する。また、ＭＯＳＦＥＴ４のドレイン電圧が最低値付近から上昇変化するオフ駆動期間中の過電流検出期間（Ｂ）に閾値電圧Ｖｔｈを超えることを条件として短絡異常と見做す。
【選択図】図６

Description

本発明は、スイッチング素子の過電流や短絡等の異常を検出する異常検出装置に関する。

一般に、各種の駆動回路にスイッチング素子（例えばパワーＭＯＳＦＥＴ）を用いるときにはデバイス保護機能を設ける。このデバイス保護機能は、過電流を検出する過電流検出機能の他、スイッチング機能の短絡異常を検出する短絡検出機能なども挙げられる。この短絡検出機能は過電流検出回路に僅かな変更を施すだけで実装できる。

通常、例えばパワーＭＯＳＦＥＴに流れる過電流を検出する手法としてシャント抵抗による電流検出方法が挙げられるが、その他、センシングミラー回路を設け検出対象のパワーＭＯＳＦＥＴの通電電流をミラーする方法も実用化されている。その中で、回路素子を削減する目的でパワーＭＯＳＦＥＴのドレイン電圧を検出して過電流保護を行う方法が提案されている（例えば、特許文献１参照）。

実公平８−７８３１号公報

特許文献１記載の方法によれば、パワーＭＯＳＦＥＴのドレイン電圧が所定電圧より上昇したときにドレインに過電流が流れたと判定してゲート電圧を低下させるなどの処理を行うが、この特許文献１記載の異常検出処理では充分な異常検出処理を行っているとはいえない。パワーＭＯＳＦＥＴに代えて各種スイッチング素子を採用したときにも同様の課題を生じる。

本発明の目的は、スイッチング素子のオンオフ駆動に応じて誘導性負荷に通電するときに当該通電ノードの検出電圧に基づいて充分な異常検出を行うことでデバイスを保護できるようにした異常検出装置を提供することにある。

請求項１記載の発明によれば、異常検出手段は、スイッチング素子のオンオフ駆動に応じて誘導性負荷に通電する通電ノードの検出電圧に基づいて異常を検出するが、この異常検出手段はスイッチング素子がオフ駆動されている期間中において通電ノードの検出電圧に基づいて異常を検出する。このため、従来スイッチング素子のオン駆動期間中に行われていた異常検出について、オフ駆動期間中にも異常検出でき充分に異常検出できデバイスを保護できるようになる。

請求項２記載の発明によれば、スイッチング素子のオンオフ駆動タイミングに応じた通電ノードの検出電圧変化を無効化して異常を検出できる。
請求項３記載の発明によれば、異常検出手段は、通電ノードの検出電圧が過電流検出用の閾値電圧を跨ぐことを条件として過電流異常と見做している。このため過電流異常を検出できる。

請求項４記載の発明によれば、異常検出手段は、スイッチング素子のオフ駆動タイミングにおいて通電ノードの検出電圧の変化が所定の第１勾配より急峻に変化しないことを条件として異常と見做している。このため異常を充分に検出できる。

請求項５記載の発明によれば、異常検出手段は、スイッチング素子のオフ駆動期間中において、前記スイッチング素子のオフ駆動タイミングの検出電圧変化とは逆方向に検出される通電ノードの検出電圧変化が所定の第２勾配より急峻となることを条件としてスイッチング素子の短絡異常と見做している。このためスイッチング素子の短絡異常を検出できる。

請求項６記載の発明によれば、異常検出手段は、無効化手段によるマスク期間を無視して通電ノードの検出電圧の変化が所定の第２勾配より急峻であることを条件として短絡異常と見做している。このためスイッチング素子の短絡異常を検出できる。

本発明の第１実施形態における電気的構成を概略的に示すブロック図制御回路の内部電気的構成を概略的に示すブロック図正常動作時の要部の波形を示すタイミングチャートマスク期間の生成例（その１）マスク期間の生成例（その２）過電流検出時の要部の波形を示すタイミングチャートオン駆動期間中にスイッチング素子が短絡した場合の異常検出の態様を示すタイミングチャートオフ駆動期間中にスイッチング素子が短絡した場合の異常検出の態様を示すタイミングチャート本発明の第２実施形態について示す図３相当図（その１）図３相当図（その２）

（第１実施形態）
以下、異常検出装置Ｘの第１実施形態について図１〜図８を参照しながら説明する。図１に異常検出装置の電気的構成を示す。ここでは、昇圧型のＤＣＤＣコンバータ１内に構成される誘導性負荷を駆動するための駆動回路を例に挙げて説明を行う。

電源回路２の出力電圧ＶｃｃとグランドＧＮＤとの間には、低電位側が二次側と共通接続されたトランス３の一次側をハイサイド側に接続すると共に、Ｎチャネル型のパワーＭＯＳＦＥＴ（スイッチング素子：以下、単にＭＯＳＦＥＴと称す）４のドレインソース間をロウサイド側に接続して構成されている。

トランス３の二次側にはダイオード５とコンデンサ６とが直列接続されると共に、コンデンサ６の端子電圧ＨＶが負荷７に与えられている。このような非絶縁型トランス３を用いたＤＣＤＣコンバータ１を適用し、トランス３の一次側／二次側の巻線比を調整して電圧増幅率を高くすることで、一般的なブースト型ＤＣＤＣコンバータより昇圧電圧を高くできる。

ＭＯＳＦＥＴ４のドレイン電圧（通電ノードの電圧相当）は、電流制限抵抗８を通じてコンバレータ９の非反転入力端子に与えられている。このコンパレータ９の反転入力端子には基準電圧源１０が接続されており、コンパレータ９は当該基準電圧源１０とＭＯＳＦＥＴ４のドレイン電圧とを比較し、この比較結果を制御回路１１に出力する。

また、ＭＯＳＦＥＴ４のドレイン電圧はハイパスフィルタ１２にも与えられている。このハイパスフィルタ１２はＭＯＳＦＥＴ４のドレイン電圧の急峻な変化のみを通過するフィルタであり、このドレイン電圧の急峻な変化をパルスとして出力する。このハイパスフィルタ１２の出力はパルス整形回路１３に与えられる。パルス整形回路１３は、ハイパスフィルタ１２の出力を矩形波状に波形整形し制御回路１１に出力される。

図２は制御回路１１の内部電気的構成をブロック図によって概略的に示す。制御回路１１は、ゲート駆動タイミング生成回路１１ａ、マスク期間生成回路１１ｂ、ゲート駆動マスク回路１１ｃ、電源制御回路１１ｄを備え、異常検出部（異常検出手段）として構成される。ゲート駆動タイミング生成回路１１ａは、クロック発生回路（図示せず）により生成される所定周波数のクロックに応じて所定周波数および所定デューティ比のＰＷＭ信号を生成する。

マスク期間生成回路１１ｂは、例えば抵抗及びコンデンサを組み合わせて構成され、パルス整形回路１３が出力するパルス信号を長期化する。この長期化されたパルス信号は後述のマスク期間となる。ゲート駆動マスク回路１１ｃは、コンパレータ９の出力信号、ゲート駆動タイミング生成回路１１ａの出力信号、およびマスク期間生成回路１１ｂの出力信号に基づいて、マスク期間生成回路１１ｂが出力するマスク期間を除いて、ゲート駆動回路１４にオン／オフタイミングの制御信号を出力する。

ゲート駆動回路１４は与えられた制御信号に基づいてＰＷＭ信号のデューティ比を制御し、ＭＯＳＦＥＴ４のゲートにＰＷＭ電圧を印加する。これによりＤＣＤＣコンバータ１は制御回路１１に基づいて電源回路２の電源電圧Ｖｃｃを昇圧し直流電圧ＨＶを出力する。他方、制御回路１１の電源制御回路１１ｄは、ゲート駆動タイミング生成回路１１ａの出力信号、マスク期間生成回路１１ｂの出力信号、およびコンパレータ９の出力信号に基づいて電源回路２の電源電圧Ｖｃｃをオンオフ出力制御可能になっている。

図３に正常動作時の波形例を示すように、制御回路１１がゲート駆動回路１４を通じて所定の周波数およびデューティ比のＰＷＭ信号でＭＯＳＦＥＴ４を駆動制御する。このとき、ＭＯＳＦＥＴ４をターンオンするときに当該ＭＯＳＦＥＴ４のドレイン電圧が急激に低下する。

ＭＯＳＦＥＴ４のドレイン電圧が急峻に低下すると、ハイパスフィルタ１２はこのドレイン電圧の急峻な変化をパルス信号とし、パルス整形回路１３がこの検出パルスを立下り矩形波状に整形する（タイミング（Ａ）の検出パルス参照）。制御回路１１のマスク期間生成回路１１ｂは、この立下り矩形波信号を入力し、この矩形波パルス期間を含む所定期間Ｔのマスク信号を生成する（タイミング（Ａ）のマスク期間参照）。マスク信号を生成する理由は、通常動作時などに、ＭＯＳＦＥＴ４のドレイン電圧がリンギングし急峻変化したときの信号急峻変化期間における判定を無効化するためである。なお、前述の所定期間Ｔは予め定められた期間を示すがこれは一定期間でなくても良い。

図４および図５はマスク期間の設定例を示す。図３に示す例ではＭＯＳＦＥＴ４のオンオフ制御信号の印加タイミングとドレイン電圧の低下タイミングとはほぼ同時となる模式的な例を示しているが、ＭＯＳＦＥＴ４はそのゲート容量の充放電時間を要するため、ＭＯＳＦＥＴ４のオンオフ制御信号印加タイミングとドレイン電圧の低下／上昇タイミングとは若干のタイミングずれ（数μｓ程度）を生じる。

そこで、図４に示すようにＭＯＳＦＥＴ４のオン制御信号又はオフ制御信号に応じてマスク期間生成回路１１ｂがマスク期間を生成しても良いし、図５に示すようにドレイン電圧の立上りタイミング又は立下りタイミングに応じてマスク期間生成回路１１ｂがマスク期間を生成しても良い。すると、マスク期間を状況に応じて変更できる。なお、マスク期間中は、通常コンパレータ９の出力が無効化される。

参照図面を図３に戻して説明する。ＭＯＳＦＥＴ４をターンオンしたときにはトランス３の一次側には電源電圧Ｖｃｃ近傍の電圧が印加される。このときトランス３の一次側の印加電圧に遅れて一次側に電流が流れる。トランス３の一次側に電流が流れるとＭＯＳＦＥＴ４のドレイン電流が流れる。トランス３の一次側はインダクタであるためドレイン電流は単調増加する。ドレイン電流が単調増加するとＭＯＳＦＥＴ４のドレイン電圧も単調増加する。

ＭＯＳＦＥＴ４のドレイン電圧の最高値（ＭＡＸ：≒電源電圧Ｖｃｃ）と最低値（ＭＩＮ：≒０Ｖ）との間には過電流検出用の閾値電圧Ｖｔｈが予め設定され、基準電圧源１０が閾値電圧Ｖｔｈを出力することで、コンパレータ９がこの基準電圧源１０の出力閾値電圧ＶｔｈとＭＯＳＦＥＴ４のドレイン電圧とを比較する。

コンパレータ９はこの比較結果を制御回路１１のゲート駆動マスク回路１１ｃおよび電源制御回路１１ｄに出力するが、制御回路１１のゲート駆動マスク回路１１ｃは前記したマスク期間を除いたＭＯＳＦＥＴ４のオン駆動期間中にドレイン電圧が閾値電圧Ｖｔｈを超えたか否かを判定する。通常、ＭＯＳＦＥＴ４のオン駆動期間中に過電流異常を生じる。ＭＯＳＦＥＴ４のドレイン電圧が閾値電圧Ｖｔｈを超えると、ドレイン電流Ｉｄもこれに応じて閾値電流Ｉｔｈを超えたと見做して過電流と判定する（図３の過電流検出期間（Ｂ）参照）。

図３に示す正常時のタイミングチャートでは、過電流検出期間（Ｂ）においてＭＯＳＦＥＴ４のドレイン電圧は過電流検出用の閾値電圧Ｖｔｈを超えていないため、ドレイン電流は正常範囲（閾値電流Ｉｔｈ未満）に維持されている。しかし、異常時（誘導性負荷の過電流検出時）の動作を示す図６のタイミングチャートでは、ドレイン電流Ｉｄが何らかの影響で閾値電流Ｉｔｈを超えると、このタイミングでＭＯＳＦＥＴ４のドレイン電圧が閾値電圧Ｖｔｈを超える。

過電流検出期間（Ｂ）中にＭＯＳＦＥＴ４のドレイン電圧が閾値電圧Ｖｔｈを超えたことを検出すると、制御回路１１がＭＯＳＦＥＴ４のドレイン電流が閾値電流Ｉｔｈを超えたと見做し、これに伴い、ＭＯＳＦＥＴ４のゲートにオフ駆動制御信号を印加し、ＭＯＳＦＥＴ４を強制的にオフ駆動制御する（図６の（Ｃ）のタイミング参照）。

制御回路１１がＭＯＳＦＥＴ４を強制的にオフ駆動制御すると、ＭＯＳＦＥＴ４のドレイン電圧は急峻に最高値（ＭＡＸ）まで上昇し、過電流が検出されている限り、ドレイン電圧が閾値電圧Ｖｔｈを超えなくなるまでこの過電流検出動作は継続する。

また、本形態の異常検出装置は、このような過電流検出機能に加えてＭＯＳＦＥＴ４のドレインソース間短絡異常の検出機能を備える。ここではＭＯＳＦＥＴ４のドレインソース間が何らかの影響でオン駆動期間中またはオフ駆動期間中に短絡した場合を想定して説明する。

＜ＭＯＳＦＥＴ４のオン駆動期間中における短絡異常＞
ＭＯＳＦＥＴ４のオン駆動期間中にドレインソース間が何らかの影響で短絡異常を起こすと、制御回路１１がＭＯＳＦＥＴ４のゲート制御信号をオンからオフに変化させても、ＭＯＳＦＥＴ４はオンし続けることになる。

すると図７のタイミングチャートに示すように、ＭＯＳＦＥＴ４のドレイン電圧はオン通電時のまま上昇し続ける。この間トランス３の一次側には電圧が印加され続けるため、当該一次側電圧はそのまま上昇し続ける（図７の（Ｄ）のタイミング以降参照）。

このとき、制御回路１１がＭＯＳＦＥＴ４のドレインソース間短絡異常を検出する方法は２種類あり、その方法は（１）ＭＯＳＦＥＴ４のドレイン電圧が過電流検出用の閾値電圧Ｖｔｈを超えることを検出する方法、（２）ＭＯＳＦＥＴ４のゲート制御信号をオンからオフにするタイミングでドレイン電圧が急峻に変化しないことを検出する方法、である。

（１）の方法では、制御回路１１は、ＭＯＳＦＥＴ４のゲート制御信号をオンからオフにしても、ＭＯＳＦＥＴ４のドレインソース間に短絡異常を生じると、ハイパスフィルタ１２を通じたドレイン電圧の急峻変化がパルスとして検出されることはない。このため図７の（Ｄ）タイミングにおいてマスク期間が存在しない。

通常、ＭＯＳＦＥＴ４をオフ駆動する期間中はドレイン電圧の立上りエッジに応じてコンパレータ９の出力が無効化（マスク期間）されるが、短絡異常を生じたときにはエッジを生じないため、コンパレータ９の出力が有効化されたままとなり、過電流検出期間（Ｂ）が継続される。したがって、過電流検出期間（Ｂ）が（Ｄ）のタイミング以降も継続する。

この後、ＭＯＳＦＥＴ４のドレイン電流Ｉｄが閾値電流Ｉｔｈを超えるとドレイン電圧も閾値電圧Ｖｔｈを超えるためコンパレータ９が出力反転する。このタイミングではマスク期間となっていないため、ドレイン電圧が閾値電圧Ｖｔｈを超えるタイミングでドレイン電流が閾値電流Ｉｔｈを超えたことを検出できる。これにより、オン駆動期間中に生じた短絡異常をオフ駆動期間中に検出できる。

また、前述の（２）の方法において、制御回路１１はＭＯＳＦＥＴ４をターンオフすると、ゲート駆動回路１４を通じてオフ制御信号をＭＯＳＦＥＴ４に印加するものの、その後もドレイン電圧が急峻に変化（所定の第１勾配より高勾配で変化）しないため、異常を生じていると判定できる。制御回路１１は、このような短絡異常を検出すると、電源制御回路１１ｄにより電源回路２の電源電圧Ｖｃｃ出力を強制的にオフするなどの異常対応措置を行う。

＜ＭＯＳＦＥＴ４のオフ駆動期間中における短絡異常＞
ＭＯＳＦＥＴ４がオフするとＭＯＳＦＥＴ４のドレイン電圧は最高値（ＭＡＸ）まで上昇するが、このとき、ＭＯＳＦＥＴ４が耐圧破壊を生じ、ドレインソース間が短絡異常した場合について説明する。このとき、耐圧破壊等の理由でドレインソース間短絡異常を生じると、図８に示すように、ドレイン電圧が急激に低下する（図８の（Ｅ）のタイミング参照）。

すると立下りパルスがハイパスフィルタ１２を通じて検出され、制御回路１１はこの立下りパルスを検出することで短絡異常であることを判定できる。通常立下りエッジはオフからオンに遷移させた後に生じるため、オフ駆動期間中に立下りエッジを生じること自体が異常である。このため制御回路１１は短絡異常を検出できる。なお、オフ駆動期間（オフ制御信号出力）中には、マスク期間を無視して立下りエッジを検出したときに短絡異常と見做しても良い。このようにして、ＭＯＳＦＥＴ４のドレインソース間が短絡異常を生じたとしても、ＭＯＳＦＥＴ４のオフ駆動期間中にこの異常を検出できる。

以上説明したように、本実施形態によれば、制御回路１１は、ＭＯＳＦＥＴ４がオフ駆動されている期間中にＭＯＳＦＥＴ４のドレイン電圧に基づいて過電流異常および／または短絡異常を検出できる。

また、制御回路１１は、マスク期間生成回路１１ｂが生成するマスク期間を除いて異常を検出しているため、ＭＯＳＦＥＴ４のドレイン電圧のリンギングの影響を排除できる。ドレイン電圧が最低値（ＭＩＮ）付近から上昇変化するオフ駆動期間中の過電流検出期間（Ｂ）において閾値電圧Ｖｔｈを超えることを条件として短絡異常と見做している。このため、たとえオン駆動期間中に短絡異常を生じたとしても、この短絡異常をオフ駆動期間中に検出できる。

特に、制御回路１１がＭＯＳＦＥＴ４をオン制御する期間からオフ制御に遷移させるときに立下りエッジに応じたマスク期間を用い、また、トランジスタ４をオフ制御する期間からオン制御に遷移させるときに、立上りエッジに応じたマスク期間を用い、このマスク期間を除いて異常検出を行うと良い。すると誤検出を極力防止できる。

ゲート駆動マスク回路１１ｃがオフ駆動制御信号をゲート駆動回路１４に出力するときには、ドレイン電圧の変化が所定の第１勾配より急峻に変化せず、ハイパスフィルタ１２を通じて検出パルスが検出されないことを条件として異常が存在すると見做している。このためオフ駆動期間中に異常を検出できる。

また、トランジスタ４のオフ駆動期間中において、トランジスタ４のオフ駆動タイミングの検出電圧変化とは逆方向（低下方向）に検出されるドレイン電圧の変化が第２勾配より急峻となり、ハイパスフィルタ１２を通じて検出パルスが検出されたことを条件としてトランジスタ４の短絡異常が存在すると見做している。これにより、オフ駆動期間中に短絡異常を検出できる。

（第２実施形態）
図９〜図１０は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、過電流検出に用いる閾値電圧と短絡検出に用いる閾値電圧とを切替えて過電流異常および短絡異常を検出しているところにある。前述実施形態と同一または類似の部分については同一符号または類似の符号を付して説明を省略し、以下異なる部分を中心に説明する。

図９は、各閾値電圧Ｖｔｈ１，Ｖｔｈ２の設定例を示している。制御回路１１は基準電圧源１０に制御線を接続して構成され、当該制御線を通じて基準電圧源１０に制御信号を出力することによって基準電圧源１０の出力閾値電圧を切替える。この場合、制御回路１１は、以下の２つの方法で２種類の閾値電圧Ｖｔｈ１、Ｖｔｈ２を互いに切り替える。

その方法は、（１）トランジスタ４のゲート制御信号をオンからオフ、または、オフからオンに切り替える度に、過電流検出用の閾値電圧Ｖｔｈ１と短絡検出用の閾値電圧Ｖｔｈ２とを切替える方法、（２）トランジスタ４のドレイン電圧が過電流検出用の閾値電圧Ｖｔｈ１を跨いだときに短絡検出用の閾値電圧Ｖｔｈ２に切替え、短絡検出用の閾値電圧Ｖｔｈ２を跨いだときに過電流検出用の閾値電圧Ｖｔｈ１に切替える方法、を用いる。

（１）の方法の場合、制御回路１１はゲート駆動マスク回路１１ｃからオン、オフ駆動制御信号を出力する度に閾値電圧Ｖｔｈ１、Ｖｔｈ２を切り替える。（２）の方法の場合、制御回路１１は、コンパレータ９の出力変換タイミングで閾値電圧Ｖｔｈ１、Ｖｔｈ２を切り替える。

図９に示す例は、（１）の方法における正常動作時の信号波形を示しており、トランジスタ４のオン駆動期間中にはトランジスタ４のドレイン電圧は通常０Ｖに近い電圧となるが、この場合、例えば過電流異常の検出用の閾値電圧Ｖｔｈ１が設定される。また、トランジスタ４のオフ駆動期間中には例えば短絡異常の検出用の閾値電圧Ｖｔｈ２が設定される。

閾値電圧Ｖｔｈ１、Ｖｔｈ２の互いの大小関係は特に何れに設定しても良いが、図９に示すように、オン駆動期間中に比較的低い閾値電圧Ｖｔｈ１にすると共に、オフ駆動期間中に比較的高い閾値電圧Ｖｔｈ２を設定すると良い。すると、通常動作時の電圧に近い側に閾値電圧Ｖｔｈ１、Ｖｔｈ２を設定できる。

すなわち、トランジスタ４のオン駆動期間中には、トランジスタ４のドレイン電圧は通常最高値ＭＡＸよりも最低値ＭＩＮに近い側で変動するため、閾値電圧Ｖｔｈ１を最低値ＭＩＮ側に近い側に設定すると良い。また、トランジスタ４のオフ駆動期間中には、トランジスタ４のドレイン電圧は、通常最高値ＭＡＸ側でほぼ一定となるため、当該最高値ＭＡＸに近い側に設定すると良い。

また、図１０に示す例は（２）の方法における正常動作時の信号波形を示している。異常動作時においては、前述実施形態に示した図７と同様にオフ駆動期間中に異常を検出できる。図１０に異常動作例を示すように、オフ駆動期間中に過電流検出用の閾値電圧Ｖｔｈ１を上回ると異常と見做し、閾値電圧Ｖｔｈ１を超えるタイミングで異常を検出できる。

（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張することができる。例えば、ソレノイド、リレー、モータ等のコイル（誘導性負荷）をハイサイド側に配置し、ロウサイド側に配置したスイッチング素子で駆動する態様を適用しても良い。すなわち、ロウサイド側にスイッチング素子を配置しハイサイド側の誘導性負荷を駆動する構成であれば、回路構成は前述実施形態に示したＤＣＤＣコンバータ１の構成に限られるものではない。非絶縁型トランス３を用いた例を示したが、絶縁型トランスを用いたフライバック式のＤＣＤＣコンバータを適用しても良い。またブースト型のＤＣＤＣコンバータを用いても良い。

図面中、３は非絶縁型トランス（誘導性負荷）、４はパワーＭＯＳＦＥＴ（スイッチング素子）、１１は制御回路（異常検出手段）を示す。

Claims

第１および第２電源線間のロウサイド側にスイッチング素子（４）が配置されると共にハイサイド側に誘導性負荷（３）を接続した回路において前記スイッチング素子（４）および前記誘導性負荷（３）間に設けられた通電ノードであって前記スイッチング素子（４）のオンオフ駆動に応じて前記誘導性負荷（３）に通電する通電ノードの検出電圧に基づいて異常を検出する異常検出手段（１１）を備え、
前記異常検出手段（１１）は、前記スイッチング素子（４）がオフ駆動されている期間中において前記通電ノードの検出電圧に基づいて異常を検出することを特徴とする異常検出装置。
前記スイッチング素子（４）のオンオフ駆動タイミングに応じた前記通電ノードの検出電圧変化をマスクする無効化手段（１１ｂ）を備え、
前記異常検出手段（１１）は、前記無効化手段（１１ｂ）によるマスク期間を除いて異常を検出することを特徴とする請求項１記載の異常検出装置。
前記通電ノードの検出電圧は前記スイッチング素子をオン駆動するときに最低値付近まで低下しその後上昇変化する電圧であって、
前記異常検出手段（１１）は、前記スイッチング素子がオン駆動開始されてから通電ノードの検出電圧が上昇変化し前記オフ駆動期間中の過電流検出期間において閾値電圧を超えることを条件として短絡異常と見做すことを特徴とする請求項１または２記載の異常検出装置。
前記異常検出手段（１１）は、前記スイッチング素子（４）のオフ駆動タイミングにおいて前記通電ノードの検出電圧の変化が所定の第１勾配より急峻に変化しないことを条件として異常が存在すると見做すことを特徴とする請求項１〜３の何れかに記載の異常検出装置。
前記異常検出手段（１１）は、前記スイッチング素子（４）のオフ駆動期間中において、前記スイッチング素子（４）のオフ駆動タイミングの検出電圧変化とは逆方向に検出される前記通電ノードの検出電圧の変化が所定の第２勾配より急峻となることを条件として前記スイッチング素子の短絡異常と見做すことを特徴とする請求項１〜４の何れかに記載の異常検出装置。
前記スイッチング素子（４）のオンオフ駆動タイミングに応じた前記通電ノードの検出電圧変化をマスクする無効化手段（１１ｂ）を備え、
前記異常検出手段（１１）は、前記無効化手段（１１ｂ）によるマスク期間を無視して前記通電ノードの検出電圧の変化が所定の第２勾配より急峻であることを条件として短絡異常と見做すことを特徴とする請求項５記載の異常検出装置。
前記異常検出手段（１１）は、過電流検出時に用いる閾値電圧と短絡検出時に用いる閾値電圧とを切替えて当該過電流異常および短絡異常を検出することを特徴とする請求項１〜７の何れかに記載の異常検出装置。