JP2013254789A - Wide band gap semiconductor device and method for manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a technique for materialization of a wide band gap semiconductor device which has a reduced channel resistance and is improved in the instability of a threshold voltage.SOLUTION: The method comprises: introducing an n-type impurity into a p-type well region 5 of a SiC power MOSFET to form a channel neutral layer 7 for a channel. The average value of the concentration of the n-type impurity in a region ranging from the interface of a gate insulative film 8 and the channel neutral layer 7 up to 200 nm in a direction of the depth is twice or smaller than the average value of the concentration of a p-type impurity in the same region.

Description

本発明は、ワイドバンドギャップ半導体装置およびその製造方法に関し、特に、ワイドバンドギャップ半導体材料として炭化珪素を用いたパワー半導体デバイスにより構成されるワイドバンドギャップ半導体装置およびその製造に適用して有効な技術に関するものである。   The present invention relates to a wide bandgap semiconductor device and a method for manufacturing the same, and more particularly to a wide bandgap semiconductor device constituted by a power semiconductor device using silicon carbide as a wide bandgap semiconductor material, and a technique effective when applied to the manufacturing thereof. It is about.

パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）においては、従来は、珪素（Ｓｉ）基板を用いたパワーＭＯＳＦＥＴ（以下、ＳｉパワーＭＯＳＦＥＴと記す）が主流であった。   Conventionally, a power metal insulating semiconductor field effect transistor (MOSFET), which is one of power semiconductor devices, is a power MOSFET using a silicon (Si) substrate (hereinafter referred to as a Si power MOSFET). ) Was mainstream.

しかし、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＯＳＦＥＴ（以下、ＳｉＣパワーＭＯＳＦＥＴと記す）はＳｉパワーＭＯＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。   However, a power MOSFET using a silicon carbide (SiC) substrate (hereinafter referred to as a SiC substrate) (hereinafter referred to as a SiC power MOSFET) can have higher breakdown voltage and lower loss than a Si power MOSFET. . For this reason, particular attention is focused in the field of power-saving or environment-friendly inverter technology.

ＳｉＣパワーＭＯＳＦＥＴは、一般的に、熱酸化法等によりＳｉＣ基板の表面に形成した二酸化珪素（ＳｉＯ２）膜をゲート絶縁膜としている。しかし、ゲート絶縁膜とＳｉＣ基板との界面に発生した界面準位は、直接的または間接的にＳｉＣパワーＭＯＳＦＥＴのチャネル移動度を低下させる。そこで、例えばG. Y. Chung et al., “Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide”, IEEE Electron Device Let., Vol. 22, No. 4, 176 (2001)（非特許文献１）に記載されているように、ゲート絶縁膜とＳｉＣ基板との界面近傍に窒素を導入することにより、界面準位を低減し、チャネル移動度を向上させる技術が検討されている。 A SiC power MOSFET generally uses a silicon dioxide (SiO 2 ) film formed on the surface of a SiC substrate by a thermal oxidation method or the like as a gate insulating film. However, the interface state generated at the interface between the gate insulating film and the SiC substrate directly or indirectly reduces the channel mobility of the SiC power MOSFET. Therefore, for example, GY Chung et al., “Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide”, IEEE Electron Device Let., Vol. 22, No. 4, 176 (2001) (non-patent literature) As described in 1), a technique for reducing the interface state and improving the channel mobility by introducing nitrogen near the interface between the gate insulating film and the SiC substrate has been studied.

また、例えばK. Ueno and T. Oikawa, “Counter-Doped MOSFET’s of 4H-SiC”, IEEE Electron Device Let., Vol. 20, No. 12, 624 (1999)（非特許文献２）に記載されているように、チャネルをゲート絶縁膜とＳｉＣ基板との界面から離した埋め込みチャネルを用いることによって、チャネル移動度の劣化を抑える方法も検討されている。埋め込みチャネルは、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの場合、チャネルとなる界面近傍のｐ型基板のみにｎ型不純物を導入することで実現される。チャネルに導入されるｎ型不純物の導入量が多いほど、チャネル移動度は向上する。   Also, for example, as described in K. Ueno and T. Oikawa, “Counter-Doped MOSFET's of 4H-SiC”, IEEE Electron Device Let., Vol. 20, No. 12, 624 (1999) (Non-patent Document 2). As described above, a method of suppressing the deterioration of channel mobility by using a buried channel in which the channel is separated from the interface between the gate insulating film and the SiC substrate has been studied. In the case of an n-channel SiC power MOSFET, the buried channel is realized by introducing an n-type impurity only into a p-type substrate in the vicinity of the interface serving as the channel. As the amount of n-type impurities introduced into the channel increases, the channel mobility improves.

また、例えば特開２０１１−８２４５４号公報（特許文献１）には、ワイドバンドギャップ半導体材料の基板上に９０％以上の二酸化珪素（ＳｉＯ２）膜を母体とし、かつ１０％以下の窒素（Ｎ）で構成される絶縁膜を形成し、絶縁膜と基板との界面近傍において、珪素（Ｓｉ）組成比および炭素（Ｃ）組成比が急激に変化する遷移領域を有する半導体素子が開示されている。この半導体素子により、チャネル抵抗の増加の抑制と、しきい値電圧の変動量の抑制とが実現できることが記載されている。 Further, for example, in Japanese Patent Application Laid-Open No. 2011-82454 (Patent Document 1), 90% or more of a silicon dioxide (SiO 2 ) film is used as a base material on a substrate of a wide band gap semiconductor material, and 10% or less of nitrogen (N ) And a semiconductor element having a transition region in which the silicon (Si) composition ratio and the carbon (C) composition ratio change abruptly in the vicinity of the interface between the insulating film and the substrate is disclosed. . It is described that this semiconductor element can realize an increase in channel resistance and an amount of fluctuation in threshold voltage.

特開２０１１−８２４５４号公報JP 2011-82454 A

G. Y. Chung, C. C. Tin, J. R. Williams, K. McDonald, R. K. Chanana, and R. A. Weller, “Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide”, IEEE Electron Device Let., Vol. 22, No. 4, 176 (2001)GY Chung, CC Tin, JR Williams, K. McDonald, RK Chanana, and RA Weller, “Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide”, IEEE Electron Device Let., Vol. 22, No .4, 176 (2001) K. Ueno and T. Oikawa, “Counter-Doped MOSFET’s of 4H-SiC”, IEEE Electron Device Let., Vol. 20, No. 12, 624 (1999)K. Ueno and T. Oikawa, “Counter-Doped MOSFET ’s of 4H-SiC”, IEEE Electron Device Let., Vol. 20, No. 12, 624 (1999)

スイッチングデバイスとして使用されるＳｉＣパワーＭＯＳＦＥＴは、オン（ＯＮ）電圧とオフ（ＯＦＦ）電圧の指標となるしきい値電圧（Ｖｔｈ）が一定であることが求められる。   An SiC power MOSFET used as a switching device is required to have a constant threshold voltage (Vth) as an index of an on (ON) voltage and an off (OFF) voltage.

しかしながら、本発明者が検討したところ、埋め込みチャネルを適用したＳｉＣパワーＭＯＳＦＥＴでは、以下に説明する種々の技術的課題が存在する。   However, as a result of investigation by the present inventors, there are various technical problems described below in the SiC power MOSFET to which the buried channel is applied.

図３１（ａ）は、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図、図３１（ｂ）は、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。埋め込みチャネルを適用することにより、ＳｉＣパワーＭＯＳＦＥＴの移動度は向上するが、図３１（ａ）に示すように、ＣＶ波形にヒステリシスが生じ、また、図３１（ｂ）に示すように、Ｉｄ−Ｖｇ特性にもヒステリシスが生じる。これは、ゲート電極に印加されたバイアスの履歴によって、しきい値電圧が変動することを意味する。   FIG. 31A is a graph showing the relationship between the gate capacitance (C) and the gate voltage (Vg) of the n-channel SiC power MOSFET, and FIG. 31B is the drain of the n-channel SiC power MOSFET. It is a graph which shows the relationship between electric current (Id) and gate voltage (Vg). By applying the buried channel, the mobility of the SiC power MOSFET is improved, but hysteresis occurs in the CV waveform as shown in FIG. 31 (a), and Id− as shown in FIG. 31 (b). Hysteresis also occurs in the Vg characteristic. This means that the threshold voltage varies depending on the history of the bias applied to the gate electrode.

例えば駆動電圧が±１０Ｖで駆動するＳｉＣパワーＭＯＳＦＥＴでは、しきい値電圧は通常３Ｖで設計されるが、しきい値電圧の変動幅が３Ｖを超えると、安定した動作は得られなくなる。特に、しきい値電圧が３Ｖ低下すると、ゲート電圧が０Ｖでもソースとドレインとの間に電流が流れるため、ノーマリーオフ動作を保障できなくなる。   For example, in a SiC power MOSFET that is driven at a drive voltage of ± 10 V, the threshold voltage is normally designed at 3 V. However, if the fluctuation range of the threshold voltage exceeds 3 V, stable operation cannot be obtained. In particular, when the threshold voltage is reduced by 3V, a normally-off operation cannot be ensured because a current flows between the source and drain even when the gate voltage is 0V.

本発明の目的は、チャネル抵抗を低減し、かつしきい値電圧の不安定性を低減したワイドバンドギャップ半導体装置を実現することのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of realizing a wide band gap semiconductor device with reduced channel resistance and reduced threshold voltage instability.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in this application, an embodiment of a representative one will be briefly described as follows.

この実施の形態は、ＳｉＣパワーＭＯＳＦＥＴにより構成されるワイドバンドギャップ半導体装置である。ｎ＋型のＳｉＣ基板の表面側に形成されたｎ−型のドリフト層にｐ型のウェル領域が形成され、ｐ型のウェル領域内にｎ＋型のソース領域が形成され、ｐ型のウェル領域の端部とｎ＋型のソース領域との間のｐ型のウェル領域内にｎ型不純物を含むチャネル中性層が形成されている。さらに、チャネル中性層に接してゲート絶縁膜が形成され、ゲート絶縁膜に接してゲート電極が形成され、ｎ＋型のＳｉＣ基板の裏面側にｎ＋型のドレイン領域が形成されている。そして、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度の平均値は，同領域のｐ型不純物濃度の平均値の２倍以下である。 This embodiment is a wide bandgap semiconductor device composed of SiC power MOSFETs. A p-type well region is formed in an n − -type drift layer formed on the surface side of the n + -type SiC substrate, an n + -type source region is formed in the p-type well region, and a p-type well is formed. A channel neutral layer containing an n-type impurity is formed in a p-type well region between the end of the region and the n + -type source region. Further, the gate insulating film in contact with the channel neutral layer is formed, a gate electrode is formed in contact with the gate insulating film, the n + -type n + -type drain region on the back side of the SiC substrate is formed. The average value of the n-type impurity concentration in the region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the depth direction is not more than twice the average value of the p-type impurity concentration in the same region.

また、この実施の形態は、以下の工程を含むＳｉＣパワーＭＯＳＦＥＴにより構成されるワイドバンドギャップ半導体装置の製造方法である。ｎ＋型のＳｉＣ基板の表面側にｎ−型のドリフト層を形成し、ｎ＋型のＳｉＣ基板の裏面側にｎ＋型のドレイン領域を形成する。続いて、ｎ−型のドリフト層にｐ型不純物をイオン注入してｐ型のウェル領域をｎ−型のドリフト層内に形成した後、ｎ−型のドリフト層にｎ型不純物をイオン注入してｎ＋型のソース領域をｐ型のウェル領域内に形成する。さらに、ｎ−型のドリフト層にｎ型不純物をイオン注入してチャネル中性層をｐ型ウェル領域の端部とｎ型のソース領域との間に形成する。その後、チャネル中性層に接するゲート絶縁膜を形成し、ゲート絶縁膜に接するゲート電極を形成する。ここで、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度の平均値は，同領域のｐ型不純物濃度の平均値の２倍以下である。 In addition, this embodiment is a method for manufacturing a wide bandgap semiconductor device including a SiC power MOSFET including the following steps. n + -type n on the surface side of the SiC substrate - -type drift layer is formed of, forming a drain region of the n + -type on the back side of the n + -type SiC substrate. Subsequently, n - after forming the mold in the drift layer, n - - type p-type well region by ion-implanting a p-type impurity in the drift layer of n-type n-type impurities are ion-implanted into the drift layer An n + type source region is formed in the p type well region. Further, an n-type impurity is ion-implanted into the n − -type drift layer to form a channel neutral layer between the end portion of the p-type well region and the n-type source region. Thereafter, a gate insulating film in contact with the channel neutral layer is formed, and a gate electrode in contact with the gate insulating film is formed. Here, the average value of the n-type impurity concentration in the region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the depth direction is not more than twice the average value of the p-type impurity concentration in the same region.

本発明によれば、チャネル抵抗を低減し、かつしきい値電圧の不安定性を低減したワイドバンドギャップ半導体装置を実現することができる。   According to the present invention, it is possible to realize a wide bandgap semiconductor device with reduced channel resistance and reduced threshold voltage instability.

本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of SiC power MOSFET by Embodiment 1 of this invention. 本発明の実施の形態１によるチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が異なるＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。（ａ）はｎ型不純物濃度がｐ型不純物濃度よりも低い場合のＣＶ特性、（ｂ）はｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合のＣＶ特性、（ｃ）はｎ型不純物濃度がｐ型不純物濃度よりも高い場合（チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）が２．０の場合）のＣＶ特性を示す。FIG. 6 is a graph showing the relationship between the gate capacitance (C) and the gate voltage (Vg) of an SiC power MOSFET in which the ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer according to the first embodiment of the present invention is different. is there. (A) is a CV characteristic when the n-type impurity concentration is lower than the p-type impurity concentration, (b) is a CV characteristic when the n-type impurity concentration is substantially equal to the p-type impurity concentration, and (c) is an n-type impurity concentration. Is higher than the p-type impurity concentration (the ratio of the n-type impurity concentration to the p-type impurity concentration in the channel neutral layer (n in the region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the depth direction). CV characteristics in the case where the average value of the type impurity concentration / p-type impurity concentration ratio is 2.0). 本発明の実施の形態１によるチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が異なるＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。（ａ）はｎ型不純物濃度がｐ型不純物濃度よりも低い場合のＩｄ−Ｖｇ特性、（ｂ）はｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合のＩｄ−Ｖｇ特性、（ｃ）はｎ型不純物濃度がｐ型不純物濃度よりも高い場合（チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）が２．０の場合）のＩｄ−Ｖｇ特性を示す。FIG. 6 is a graph showing the relationship between the drain current (Id) and the gate voltage (Vg) of an SiC power MOSFET in which the ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer according to the first embodiment of the present invention is different. is there. (A) is the Id-Vg characteristic when the n-type impurity concentration is lower than the p-type impurity concentration, (b) is the Id-Vg characteristic when the n-type impurity concentration is substantially equal to the p-type impurity concentration, and (c) is When the n-type impurity concentration is higher than the p-type impurity concentration (ratio of n-type impurity concentration and p-type impurity concentration in the channel neutral layer (from the interface between the gate insulating film and the channel neutral layer to 200 nm in the depth direction) The Id-Vg characteristic when the average value of the n-type impurity concentration / p-type impurity concentration ratio in the region is 2.0). 本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図、およびこのＣＶ特性に現れるヒステリシスを説明する模式図である。It is the graph which shows the relationship between the gate capacity | capacitance (C) of the SiC power MOSFET by Embodiment 1 of this invention, and gate voltage (Vg), and the schematic diagram explaining the hysteresis which appears in this CV characteristic. 本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴのしきい値電圧の変動量（ΔＶｔｈ）と、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）との関係を示すグラフ図である。Ratio of variation in threshold voltage (ΔVth) of SiC power MOSFET according to the first embodiment of the present invention and ratio of n-type impurity concentration and p-type impurity concentration in channel neutral layer (gate insulating film and channel neutral layer) 5 is a graph showing the relationship between the n-type impurity concentration / p-type impurity concentration ratio in the region from the interface to 200 nm in the depth direction. 本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。（ａ）はチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）が２．２の場合のＩｄ−Ｖｇ特性、（ｂ）はチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）が３．２の場合のＩｄ−Ｖｇ特性を示す。It is a graph which shows the relationship between the drain current (Id) and gate voltage (Vg) of SiC power MOSFET by Embodiment 1 of this invention. (A) is the ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer (n-type impurity concentration / p-type in the region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the depth direction). Id-Vg characteristics when the average value of the impurity concentration ratio is 2.2, (b) is the ratio of the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer (the gate insulating film and the channel neutral layer) The Id-Vg characteristics when the average value of the n-type impurity concentration / p-type impurity concentration ratio in the region from the interface to the depth of 200 nm in the depth direction is 3.2 are shown. 本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程を説明するＳｉＣパワーＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of SiC power MOSFET explaining the manufacturing process of SiC power MOSFET by Embodiment 1 of this invention. 図７に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 8 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 during the manufacturing process of the SiC power MOSFET, following FIG. 7; 図８に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 9 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 in the manufacturing process of the SiC power MOSFET, following FIG. 8; 図９に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 10 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 in the manufacturing process of the SiC power MOSFET, following FIG. 9; 本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴのゲート絶縁膜とチャネル中性層との界面から深さ方向の不純物濃度分布を示すグラフ図である。It is a graph which shows the impurity concentration distribution of the depth direction from the interface of the gate insulating film and channel neutral layer of SiC power MOSFET by Embodiment 1 of this invention. 図１０に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 11 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 in the manufacturing process of the SiC power MOSFET, following FIG. 10; 図１２に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 13 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 in the manufacturing process of the SiC power MOSFET, following FIG. 12; 図１３に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 14 is a principal part cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 in the process for manufacturing the SiC power MOSFET, following FIG. 13; 図１４に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 15 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 in the manufacturing process of the SiC power MOSFET, following FIG. 14; 図１５に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 16 is a principal part cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 in the process for manufacturing the SiC power MOSFET, following FIG. 15; 図１６に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 17 is a principal part cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 in the process for manufacturing the SiC power MOSFET, following FIG. 16; 図１７に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 18 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 7 in the manufacturing process of the SiC power MOSFET, following FIG. 17; 本発明の実施の形態２によるトレンチ構造のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of SiC power MOSFET of the trench structure by Embodiment 2 of this invention. 本発明の実施の形態２によるトレンチ構造のＳｉＣパワーＭＯＳＦＥＴの製造工程を説明するＳｉＣパワーＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of SiC power MOSFET explaining the manufacturing process of SiC power MOSFET of the trench structure by Embodiment 2 of this invention. 図２０に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 21 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the manufacturing process of the SiC power MOSFET, following FIG. 20; 図２１に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 22 is a principal part cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the process for manufacturing the SiC power MOSFET, following FIG. 21; 図２２に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 23 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the manufacturing process of the SiC power MOSFET, following FIG. 22; 図２３に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 24 is a principal part cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the process of manufacturing the SiC power MOSFET, following FIG. 23; 図２４に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 25 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the manufacturing process of the SiC power MOSFET, following FIG. 24; 図２５に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 26 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the manufacturing process of the SiC power MOSFET, following FIG. 25; 図２６に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 27 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the manufacturing process of the SiC power MOSFET, following FIG. 26; 図２７に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 28 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the manufacturing process of the SiC power MOSFET, following FIG. 図２８に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 29 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the manufacturing process of the SiC power MOSFET, following FIG. 28; 図２９に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。FIG. 30 is a main-portion cross-sectional view of the SiC power MOSFET in the same place as in FIG. 20 in the manufacturing process of the SiC power MOSFET, following FIG. 29; 本発明に先駆けて本発明者が検討した埋め込みチャネルを適用したＳｉＣパワーＭＯＳＦＥＴの動作特性である。（ａ）はゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図、（ｂ）はドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。It is an operating characteristic of the SiC power MOSFET to which the buried channel studied by the present inventor prior to the present invention is applied. (A) is a graph showing the relationship between the gate capacitance (C) and the gate voltage (Vg), and (b) is a graph showing the relationship between the drain current (Id) and the gate voltage (Vg).

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In the following embodiments, when necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other, and one is the other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

また、以下の実施の形態において、ワイドバンドギャップ半導体材料とは、珪素のバンドギャップ（１．１２ｅＶ）の２倍程度である２．２０ｅＶ程度以上のバンドギャップを持つ半導体材料を言い、例えば炭化珪素（２．２０〜３．０２ｅＶ）、窒化ガリウム（３．３９ｅＶ）、ダイヤモンド（５．４７ｅＶ）などである。ワイドバンドギャップ半導体装置とは、このようなワイドバンドギャップ半導体材料を基板とした半導体装置を言う。   In the following embodiments, a wide band gap semiconductor material refers to a semiconductor material having a band gap of about 2.20 eV or more, which is about twice the band gap of silicon (1.12 eV), for example, silicon carbide. (2.20 to 3.02 eV), gallium nitride (3.39 eV), diamond (5.47 eV), and the like. A wide band gap semiconductor device refers to a semiconductor device using such a wide band gap semiconductor material as a substrate.

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。   Further, in the drawings used in the following embodiments, hatching may be added to make the drawings easy to see even if they are plan views. In all the drawings for explaining the following embodiments, components having the same function are denoted by the same reference numerals in principle, and repeated description thereof is omitted. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
≪ＳｉＣパワーＭＯＳＦＥＴ≫
本発明の実施の形態１によるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について図１を用いて説明する。図１はＳｉＣパワーＭＯＳＦＥＴの要部断面図である。 (Embodiment 1)
≪SiC power MOSFET≫
A structure of an n-channel SiC power MOSFET constituting the wide bandgap semiconductor device according to the first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a cross-sectional view of the main part of a SiC power MOSFET.

図１に示すように、炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板（基板）１の表面（第１主面）上に、ｎ＋型のＳｉＣ基板１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のドリフト層２が形成されている。ｎ−型のドリフト層２の厚さは、例えば５〜２０μｍ程度である。 As shown in FIG. 1, silicon carbide having a lower impurity concentration than n + type SiC substrate 1 is formed on the surface (first main surface) of n + type SiC substrate (substrate) 1 made of silicon carbide (SiC). An n − type drift layer 2 made of (SiC) is formed. The thickness of the n − type drift layer 2 is, for example, about 5 to 20 μm.

ｎ−型のドリフト層２内には、ｎ−型のドリフト層２の表面から所定の深さを有してｐ型のウェル領域（ボディ層）５が形成されている。さらに、ｐ型のウェル領域５内には、ｎ−型のドリフト層２の表面から所定の深さを有し、ｐ型のウェル領域５の端部と離間してｎ＋型のソース領域６が形成されている。 n - -type The drift layer 2, the n - -type well region of the p-type from the surface of the drift layer 2 having a predetermined depth (body layer) 5 is formed. Further, in the p-type well region 5, the n + -type source region 6 has a predetermined depth from the surface of the n − -type drift layer 2 and is separated from the end of the p-type well region 5. Is formed.

ｐ型のウェル領域５の、ｎ−型のドリフト層２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋型のソース領域６の、ｎ−型のドリフト層２の表面からの深さ（第２深さ）は、例えば０．１〜０．４μｍ程度である。 The depth (first depth) of the p-type well region 5 from the surface of the n − -type drift layer 2 is, for example, about 0.5 to 2.0 μm. The depth of the n + -type source region 6 from the surface of the n − -type drift layer 2 (second depth) is, for example, about 0.1 to 0.4 μm.

さらに、平面視におけるｐ型のウェル領域５の端部とｎ＋型のソース領域６との間のｐ型のウェル領域５内には、ｎ−型のドリフト層２の表面から所定の深さを有し、ｎ＋型のソース領域６と接してチャネル中性層７が形成されている。チャネル中性層７のｎ−型のドリフト層２の表面からの深さ（第３深さ）は、例えば５〜４０ｎｍ程度である。 Further, a predetermined depth from the surface of the n − type drift layer 2 is formed in the p type well region 5 between the end of the p type well region 5 and the n + type source region 6 in plan view. A channel neutral layer 7 is formed in contact with the n + -type source region 6. The depth (third depth) of the channel neutral layer 7 from the surface of the n − -type drift layer 2 is, for example, about 5 to 40 nm.

さらに、ｎ−型のドリフト層２の表面から所定の深さを有して、ｐ型のボディ層５内にはｐ型のボディ層５の電位を固定するｐ＋＋型の電位固定層３が形成されている。ｐ＋＋型の電位固定層３の、ｎ−型のドリフト層２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。 Further, a p ++ type potential fixing layer 3 having a predetermined depth from the surface of the n − type drift layer 2 and fixing the potential of the p type body layer 5 is provided in the p type body layer 5. Is formed. The depth (fourth depth) of the p ++ type potential fixing layer 3 from the surface of the n − type drift layer 2 is, for example, about 0.05 to 0.2 μm.

さらに、ｎ＋型のＳｉＣ基板１の裏面（第２主面）から所定の深さ（第５深さ）を有して、ｎ＋型のドレイン領域４が形成されている。 Further, the n + -type rear surface of the SiC substrate 1 (second principal surface) having a predetermined depth (fifth depth), n + -type drain region 4 are formed.

なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。 Note that “ − ” and “ + ” are signs representing the relative impurity concentration of the n-type or p-type conductivity, for example, “n − ”, “n”, “n + ”, “n ++ ”. The impurity concentration of the n-type impurity increases in this order.

ｎ＋型のＳｉＣ基板１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３、ｎ−型のドリフト層２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、ｐ＋＋型の電位固定層３の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３、ｐ型のウェル領域５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋型のソース領域６の不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０２１ｃｍ−３、チャネル中性層７の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１８ｃｍ−３である。 A preferable range of the impurity concentration of the n + -type SiC substrate 1 is, for example, 1 × 10 18 to 1 × 10 21 cm −3 , and a preferable range of the impurity concentration of the n − -type drift layer 2 is, for example, 1 × 10 14 to 1 × 10 17 cm −3 . In addition, a preferable range of the impurity concentration of the p ++ type potential fixing layer 3 is, for example, 1 × 10 19 to 1 × 10 21 cm −3 , and a preferable range of the impurity concentration of the p-type well region 5 is, for example, 1 × 10. 16 to 1 × 10 19 cm −3 . The preferable range of the impurity concentration of the n + -type source region 6 is, for example, 1 × 10 17 to 1 × 10 21 cm −3 , and the preferable range of the impurity concentration of the channel neutral layer 7 is, for example, 1 × 10 16 to 1 × 10 18 cm −3 .

チャネル中性層７上にはゲート絶縁膜８が形成され、ゲート絶縁膜８上にはゲート電極９が形成されており、これらゲート絶縁膜８およびゲート電極９は層間絶縁膜１０により覆われている。さらに、層間絶縁膜１０に形成された開口部ＣＮＴの底面ではｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３が露出し、これら表面に金属シリサイド層１１が形成されている。さらに、ｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３は、金属シリサイド層１１を介してソース電極１２と電気的に接続され、ｎ＋型のドレイン領域４は、金属シリサイド層１３を介してドレイン電極１４と電気的に接続されている。ゲート電極９には外部からゲート電位が印加され、ソース電極１２には外部からソース電位が印加され、ドレイン電極１４には外部からドレイン電位が印加される。 A gate insulating film 8 is formed on the channel neutral layer 7, and a gate electrode 9 is formed on the gate insulating film 8. The gate insulating film 8 and the gate electrode 9 are covered with an interlayer insulating film 10. Yes. Further, a part of the n + -type source region 6 and the p + + -type potential fixing layer 3 are exposed at the bottom surface of the opening CNT formed in the interlayer insulating film 10, and a metal silicide layer 11 is formed on these surfaces. Yes. Further, a part of the n + -type source region 6 and the p + + -type potential fixing layer 3 are electrically connected to the source electrode 12 through the metal silicide layer 11, and the n + -type drain region 4 is formed of a metal The drain electrode 14 is electrically connected through the silicide layer 13. A gate potential is applied to the gate electrode 9 from the outside, a source potential is applied to the source electrode 12 from the outside, and a drain potential is applied to the drain electrode 14 from the outside.

≪ＳｉＣパワーＭＯＳＦＥＴの構成の特徴≫
次に、本実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの構成の特徴を、図２〜図６を用いて説明する。図２はＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。図３はＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。図４はＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図、およびこのＣＶ特性に現れるヒステリシスを説明する模式図である。図５はＳｉＣパワーＭＯＳＦＥＴのしきい値電圧の変動量（ΔＶｔｈ）と、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率との関係を示すグラフ図である。図６はＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。 <Features of SiC power MOSFET configuration>
Next, characteristics of the configuration of the SiC power MOSFET according to the first embodiment will be described with reference to FIGS. FIG. 2 is a graph showing the relationship between the gate capacitance (C) and the gate voltage (Vg) of the SiC power MOSFET. FIG. 3 is a graph showing the relationship between the drain current (Id) and the gate voltage (Vg) of the SiC power MOSFET. FIG. 4 is a graph showing the relationship between the gate capacitance (C) and the gate voltage (Vg) of the SiC power MOSFET, and a schematic diagram for explaining the hysteresis appearing in this CV characteristic. FIG. 5 is a graph showing the relationship between the fluctuation amount (ΔVth) of the threshold voltage of the SiC power MOSFET and the ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer. FIG. 6 is a graph showing the relationship between the drain current (Id) and the gate voltage (Vg) of the SiC power MOSFET.

ＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極９の電圧を制御することにより、ソース電極１２とドレイン電極１４との間を流れる電流を制御するスイッチ動作が得られる。すなわち、ゲート電極９にオン電圧を印加することによって、ｐ型のウェル領域５の表面が反転すると（チャネル中性層７がｎ型層となると）、ソース電極１２から、ｐ型のウェル領域５の表面反転層（ｎ型層）とｎ−型のドリフト層２とを介して、ｎ＋型のＳｉＣ基板１の裏面に形成されたドレイン電極１４へと抜ける電流経路が発生する。ゲートオフ時には、ｐ型のウェル領域５が反転しないため、ソース電極１２とドレイン電極１４との間には電流は流れない。 In the SiC power MOSFET, a switching operation for controlling the current flowing between the source electrode 12 and the drain electrode 14 is obtained by controlling the voltage of the gate electrode 9. That is, when the surface of the p-type well region 5 is inverted by applying an on voltage to the gate electrode 9 (when the channel neutral layer 7 becomes an n-type layer), the p-type well region 5 is supplied from the source electrode 12. A current path is formed through the surface inversion layer (n-type layer) and the n − -type drift layer 2 to the drain electrode 14 formed on the back surface of the n + -type SiC substrate 1. Since the p-type well region 5 is not inverted when the gate is turned off, no current flows between the source electrode 12 and the drain electrode 14.

なお、ゲートオフ時には、ｐ型のウェル領域５とｎ−型のドリフト層２との間のｐｎ接合部に逆方向電界がかかるように設計される。ｎ−型のドリフト層２の不純物濃度を低く設定し、ｐ型のウェル領域５とｎ−型のドリフト層２との間のｐｎ接合部の空乏層の幅を広げることにより、ゲートオフ時にドレイン電極１４に高い逆方向バイアスがかかった際の耐圧を確保することができる。このときの耐圧は、バンドギャップが広いほど高い。このため、パワーデバイス用途の半導体装置には、ワイドバンドギャップ半導体材料の適用が好ましい。 It is designed that a reverse electric field is applied to the pn junction between the p-type well region 5 and the n − -type drift layer 2 when the gate is turned off. By setting the impurity concentration of the n − type drift layer 2 to be low and increasing the width of the depletion layer at the pn junction between the p type well region 5 and the n − type drift layer 2, The breakdown voltage when a high reverse bias is applied to 14 can be ensured. The breakdown voltage at this time is higher as the band gap is wider. For this reason, it is preferable to apply a wide band gap semiconductor material to a semiconductor device for power devices.

しかしながら、ＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極９に印加されたバイアスの履歴によって生じるしきい値電圧の変動は、ワイドバンドギャップ半導体材料を用いたことにより生じる可能性が高い。本発明者が検討したところ、特に、チャネル中性層７におけるｎ型不純物濃度とｐ型不純物濃度との比率が、上記しきい値電圧の変動に大きく影響を及ぼすことが明らかとなった。   However, in the SiC power MOSFET, the fluctuation of the threshold voltage caused by the history of the bias applied to the gate electrode 9 is likely to be caused by using a wide band gap semiconductor material. As a result of studies by the present inventor, it has become clear that the ratio of the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer 7 has a great influence on the threshold voltage fluctuation.

図２に、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が異なるＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示す。また、図３に、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が異なるＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示す。   FIG. 2 shows the relationship between the gate capacitance (C) and the gate voltage (Vg) of an SiC power MOSFET in which the ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer is different. FIG. 3 shows the relationship between the drain current (Id) and the gate voltage (Vg) of an SiC power MOSFET having a different ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer.

ここで、「チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率」とは、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍ離れたところまでの間のチャネル中性層内およびｐ型のウェル領域内におけるｐ型不純物濃度に対するｎ型不純物濃度の比率を言う。すなわち、チャネル中性層だけでなく、ｐ型のウェル領域５の一定領域も含めたｎ型不純物濃度とｐ型不純物濃度との比率を言う。また、「チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率」を「ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比」と言う場合もある。また、「深さ方向」とはｎ＋型のＳｉＣ基板の表面（第１主面）側から裏面（第２主面）側へ向く方向を言う。 Here, the “ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer” means the channel between the interface between the gate insulating film and the channel neutral layer and a distance of 200 nm in the depth direction. The ratio of the n-type impurity concentration to the p-type impurity concentration in the neutral layer and the p-type well region. That is, it refers to the ratio between the n-type impurity concentration and the p-type impurity concentration including not only the channel neutral layer but also the constant region of the p-type well region 5. Further, “the ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer” is set to “the n-type impurity concentration / p in the region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the depth direction. Sometimes referred to as “type impurity concentration ratio”. The “depth direction” refers to a direction from the front surface (first main surface) side to the back surface (second main surface) side of the n + -type SiC substrate.

図２（ａ）および図３（ａ）はそれぞれｎ型不純物濃度がｐ型不純物濃度よりも低い場合のＣＶ特性およびＩｄ−Ｖｇ特性を示す。図２（ｂ）および図３（ｂ）はそれぞれｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合のＣＶ特性およびＩｄ−Ｖｇ特性を示す。さらに、図２（ｃ）および図３（ｃ）はそれぞれｎ型不純物濃度がｐ型不純物濃度よりも高い場合（チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）が２．０の場合）のＣＶ特性およびＩｄ−Ｖｇ特性を示す。   2A and 3A show CV characteristics and Id-Vg characteristics when the n-type impurity concentration is lower than the p-type impurity concentration, respectively. FIGS. 2B and 3B show CV characteristics and Id-Vg characteristics when the n-type impurity concentration is substantially equal to the p-type impurity concentration, respectively. Further, FIG. 2C and FIG. 3C each show a case where the n-type impurity concentration is higher than the p-type impurity concentration (ratio of n-type impurity concentration to p-type impurity concentration in the channel neutral layer (gate insulating film). CV characteristics and Id-Vg characteristics in the case where the n-type impurity concentration / p-type impurity concentration ratio) in the region from the interface between the channel neutral layer and the channel neutral layer in the depth direction to 200 nm is 2.0.

ＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係（ＣＶ特性）は以下の通りである。図２（ａ）に示すように、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低いときは、正孔蓄積の立ち上がり（ゲート電圧負側）のところでＣＶ特性のヒステリシスが現れる。また、図２（ｃ）に示すように、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも高いときは、電子蓄積の立ち上がり（ゲート電圧正側）のところでＣＶ特性のヒステリシスが現れる。これらに対して、図２（ｂ）に示すように、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度とがほぼ等しいときは、正孔蓄積の立ち上がり（ゲート電圧負側）、電子蓄積の立ち上がり（ゲート電圧正側）共にＣＶ特性のヒステリシスは小さい。   The relationship (CV characteristics) between the gate capacitance (C) and the gate voltage (Vg) of the SiC power MOSFET is as follows. As shown in FIG. 2A, when the n-type impurity concentration in the channel neutral layer is lower than the p-type impurity concentration, hysteresis of CV characteristics appears at the rising edge of the hole accumulation (gate voltage negative side). Further, as shown in FIG. 2C, when the n-type impurity concentration in the channel neutral layer is higher than the p-type impurity concentration, hysteresis of CV characteristics appears at the rise of electron accumulation (gate voltage positive side). . On the other hand, as shown in FIG. 2B, when the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer are substantially equal, the rise of hole accumulation (gate voltage negative side), electron accumulation The hysteresis of the CV characteristic is small at both the rising edge (gate voltage positive side).

ＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係（Ｉｄ−Ｖｇ特性）は以下の通りである。図３（ｃ）に示すように、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも高いときは、電子蓄積の立ち上がり（ゲート電圧正側）のところでＩｄ−Ｖｇ特性のヒステリシスが現れる。これに対して、図３（ａ）および図３（ｂ）に示すように、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低いとき、およびチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度とがほぼ等しいときは、Ｉｄ−Ｖｇ特性のヒステリシスは現れない。   The relationship (Id-Vg characteristic) between the drain current (Id) and the gate voltage (Vg) of the SiC power MOSFET is as follows. As shown in FIG. 3C, when the n-type impurity concentration in the channel neutral layer is higher than the p-type impurity concentration, hysteresis of the Id-Vg characteristic appears at the rise of electron accumulation (gate voltage positive side). . In contrast, as shown in FIGS. 3A and 3B, when the n-type impurity concentration in the channel neutral layer is lower than the p-type impurity concentration, and when the n-type impurity concentration in the channel neutral layer is When the p-type impurity concentration is substantially equal to the p-type impurity concentration, no hysteresis of the Id-Vg characteristic appears.

従って、ＳｉＣパワーＭＯＳＦＥＴのしきい値電圧の変動量を抑えるためには、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度とほぼ等しいか、またはそれ以下であることが望ましいことが分かる。   Therefore, it can be seen that it is desirable that the n-type impurity concentration in the channel neutral layer is substantially equal to or lower than the p-type impurity concentration in order to suppress the fluctuation amount of the threshold voltage of the SiC power MOSFET.

次に、ＳｉＣパワーＭＯＳＦＥＴにおいて現れる前述の図２に示したＣＶ特性のメカニズムについて図４を用いて説明する。   Next, the mechanism of the CV characteristic shown in FIG. 2 that appears in the SiC power MOSFET will be described with reference to FIG.

（１）チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低い場合（前述の図２（ａ）参照）
図４のバンド図に示すように、チャネル中性層のゲート絶縁膜界面においては、ゲート電圧負側では多数キャリアである正孔の蓄積が生じ、ゲート電圧正側では少数キャリアである電子の蓄積が反転によって生じる。 (1) When the n-type impurity concentration in the channel neutral layer is lower than the p-type impurity concentration (see FIG. 2A)
As shown in the band diagram of FIG. 4, at the gate insulating film interface of the channel neutral layer, accumulation of holes that are majority carriers occurs on the negative side of the gate voltage, and accumulation of electrons that are minority carriers on the positive side of the gate voltage. Is caused by inversion.

ＣＶ測定を図４の経路（Ｉ）、すなわち多数キャリアが蓄積された状態から空乏化する方向にゲート電圧を変化させる経路で実施した場合、フェルミエネルギー（ＥＦ）は価電子帯側から伝導帯側へとバンドを横断する。このとき、バンドギャップが１ｅＶ程度の珪素（Ｓｉ）であれば、僅かではあるが少数キャリアである電子が発生するので、フェルミエネルギー（ＥＦ）より価電子帯側に存在する界面準位は上記電子により埋められていく。 When the CV measurement is performed in the path (I) of FIG. 4, that is, the path in which the gate voltage is changed in the direction of depletion from the accumulated state of majority carriers, the Fermi energy (E F ) is the conduction band from the valence band side. Cross the band to the side. At this time, if silicon (Si) has a band gap of about 1 eV, a small number of electrons are generated as minority carriers. Therefore, the interface state existing on the valence band side from Fermi energy (E F ) is It will be filled with electrons.

しかし、バンドギャップが３ｅＶ程度の炭化珪素（ＳｉＣ）では、少数キャリアの発生確率が珪素（Ｓｉ）と比べて、例えば室温では３０桁程度低いので、実質的に少数キャリアは発生しない。そのため、ＣＶ測定を図４の経路（Ｉ）で実施した場合は、フェルミエネルギー（ＥＦ）より価電子帯側に存在する界面準位は、電子で埋まることはない。 However, in silicon carbide (SiC) having a band gap of about 3 eV, the generation probability of minority carriers is lower than that of silicon (Si), for example, by about 30 digits at room temperature, so that minority carriers are not substantially generated. Therefore, when the CV measurement is performed by the path (I) in FIG. 4, the interface state existing on the valence band side from the Fermi energy (E F ) is not filled with electrons.

図４の経路（Ｉ）において、フェルミエネルギー（ＥＦ）より価電子帯側に存在する界面準位が電子で埋まるのは、反転によって、ｎ＋型のソース領域またはｎ−型のドリフト層からチャネル中性層へ電子が供給されるようにゲート電圧が印加されたときである。 In the path (I) of FIG. 4, the interface states existing on the valence band side from the Fermi energy (E F ) are filled with electrons from the n + type source region or the n − type drift layer by inversion. This is when a gate voltage is applied so that electrons are supplied to the channel neutral layer.

一方、ＣＶ測定を図４の経路（ＩＩ）、すなわち反転によって少数キャリアが蓄積された状態から空乏化する方向にゲート電圧を変化させる経路で実施した場合、フェルミエネルギー（ＥＦ）は伝導帯側から価電子帯側へとバンドを横断する。このとき、反転した状態から空乏化、さらに空乏化から多数キャリアが蓄積された状態に至るまでのいずれの過程においても、フェルミエネルギー（ＥＦ）より伝導帯側に存在する界面準位は、順次多数キャリアである正孔で埋められていく。 On the other hand, when the CV measurement is performed in the path (II) of FIG. 4, that is, the path in which the gate voltage is changed in the direction of depletion from the state where minority carriers are accumulated by inversion, the Fermi energy (E F ) is on the conduction band side. Cross the band from the valence band side to the valence band side. At this time, in any process from the inverted state to the depletion and further from the depletion to the accumulation of majority carriers, the interface states existing on the conduction band side from the Fermi energy (E F ) It is filled with holes that are majority carriers.

従って、図４に示したＣＶ測定においては、経路（Ｉ）における空乏から反転への過程と、経路（ＩＩ）における反転から空乏への過程は、共に、界面準位への電子・正孔の埋まり方がゲート電圧で決定されるフェルミエネルギー（ＥＦ）のレベルによって決定される。このため、同一のゲート電圧では、界面準位への電子・正孔の埋まり方は経路（経路（Ｉ）、経路（ＩＩ））に依らずほぼ一致する。 Therefore, in the CV measurement shown in FIG. 4, the process from depletion to inversion in the path (I) and the process from inversion to depletion in the path (II) are both performed. The filling method is determined by the Fermi energy (E F ) level determined by the gate voltage. For this reason, at the same gate voltage, the way in which electrons and holes are buried in the interface state substantially matches regardless of the path (path (I), path (II)).

一方、経路（Ｉ）における蓄積から空乏への過程と、経路（ＩＩ）における空乏から蓄積への過程は、経路（Ｉ）ではフェルミエネルギー（ＥＦ）のレベルに依らず界面準位へは正孔が埋まるのに対し、経路（ＩＩ）ではフェルミエネルギーより価電子側の界面準位は電子で埋まる状態となる。このため、同一のゲート電圧では、界面準位への電子・正孔の埋まり方は経路（経路（Ｉ）、経路（ＩＩ））によって異なり、これがＣＶ測定のヒステリシスとして現れる。 On the other hand, the process from accumulation to depletion in the path (I) and the process from depletion to accumulation in the path (II) are positive to the interface state in the path (I) regardless of the Fermi energy (E F ) level. Whereas the hole is filled, in the path (II), the interface state on the valence side from the Fermi energy is filled with electrons. For this reason, at the same gate voltage, the way in which electrons and holes are buried in the interface state differs depending on the path (path (I), path (II)), and this appears as hysteresis in CV measurement.

なお、図４に示したＣＶ測定においては、ゲート電圧正側でも若干のヒステリシスが現れている。これは、界面準位と比べてキャリアの捕獲・放出にトラップが関与した結果であると考えられる。このようなトラップへのキャリアの捕獲・放出は、ＣＶ測定におけるゲート電圧の変化に追随できず、結果としてトラップへのキャリア占有状態がゲート電圧の履歴に依存し、ヒステリシスとして現れると考えられる。   In the CV measurement shown in FIG. 4, some hysteresis appears even on the positive side of the gate voltage. This is considered to be a result of traps involved in carrier capture and emission compared to interface states. Such trapping / release of carriers into the trap cannot follow the change in the gate voltage in the CV measurement, and as a result, the carrier occupation state in the trap depends on the history of the gate voltage and appears as hysteresis.

（２）チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合（前述の図２（ｂ）参照）
前述したチャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低い場合と同様の考え方が適用できる。すなわち、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合には、ヒステリシスの原因である少数キャリアが発生しない、という状況が生じないため、大きなヒステリシスは生じないと考えられる。 (2) When the n-type impurity concentration in the channel neutral layer is substantially equal to the p-type impurity concentration (see FIG. 2B)
The same concept as in the case where the n-type impurity concentration in the channel neutral layer is lower than the p-type impurity concentration can be applied. That is, when the n-type impurity concentration in the channel neutral layer is substantially equal to the p-type impurity concentration, a situation in which minority carriers that cause hysteresis do not occur does not occur, so that it is considered that no large hysteresis occurs.

（３）チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも高い場合（前述の図２（ｃ）参照）
前述したチャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低い場合と同様の考え方が適用できる。すなわち、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも高い場合には、ゲート電圧負側で少数キャリアである正孔の蓄積が生じ、ゲート電圧正側で多数キャリアである電子の蓄積が生じる。このことから、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低い場合とは逆に、ゲート電圧正側で大きなヒステリシスが生じると考えられる。 (3) When the n-type impurity concentration in the channel neutral layer is higher than the p-type impurity concentration (see FIG. 2C)
The same concept as in the case where the n-type impurity concentration in the channel neutral layer is lower than the p-type impurity concentration can be applied. That is, when the n-type impurity concentration in the channel neutral layer is higher than the p-type impurity concentration, accumulation of holes that are minority carriers occurs on the negative side of the gate voltage, and the majority of electrons that are majority carriers on the positive side of the gate voltage. Accumulation occurs. From this, it is considered that a large hysteresis occurs on the positive side of the gate voltage, contrary to the case where the n-type impurity concentration in the channel neutral layer is lower than the p-type impurity concentration.

以上をまとめると、炭化珪素（ＳｉＣ）はバンドギャップが広いため、少数キャリアの発生が極めて少なく、その結果として界面準位へのキャリアの占有状態がゲート電圧の履歴に依存する状況が発生する。このことが、ＣＶ特性またはＩｇ−Ｖｇ特性におけるヒステリシスの本質的な要因と考えられる。これは炭化珪素（ＳｉＣ）のみならず、ワイドバンドギャップ半導体材料において共通した問題と考えられる。   In summary, since silicon carbide (SiC) has a wide band gap, the generation of minority carriers is extremely small, and as a result, a situation in which the state of carrier occupation at the interface state depends on the history of the gate voltage occurs. This is considered to be an essential factor of hysteresis in the CV characteristic or the Ig-Vg characteristic. This is considered to be a common problem not only in silicon carbide (SiC) but also in wide band gap semiconductor materials.

図５は、ＳｉＣパワーＭＯＳＦＥＴのしきい値電圧の変動量（ΔＶｔｈ）と、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）との関係を示すグラフ図である。図６（ａ）および（ｂ）はそれぞれチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）が２．２および３．２の場合のＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。   FIG. 5 shows the ratio between the threshold voltage variation (ΔVth) of the SiC power MOSFET and the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer (from the interface between the gate insulating film and the channel neutral layer). It is a graph which shows the relationship with the n-type impurity concentration / p-type impurity concentration ratio in the area | region to 200 nm in the depth direction. 6A and 6B show the ratio of the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer (the n-type impurity concentration in the region from the interface between the gate insulating film and the channel neutral layer to 200 nm). FIG. 5 is a graph showing the relationship between the drain current (Id) and gate voltage (Vg) of a SiC power MOSFET when the / p-type impurity concentration ratio is 2.2 and 3.2.

図５および図６に示すように、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が２．０より大きくなると、しきい値電圧の変動量は著しく増加する。しかし、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が２．０以下であれば、Ｉｄ−Ｖｇ特性におけるヒステリシスにより生じるしきい値電圧の変動量を３．０Ｖ以下に抑えることができるので、従来使用されているＳｉＣパワーＭＯＳＦＥＴにおいてノーマリーオフ設計を実現することができる。   As shown in FIGS. 5 and 6, when the ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer is larger than 2.0, the amount of fluctuation in the threshold voltage increases remarkably. However, if the ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer is 2.0 or less, the amount of variation in threshold voltage caused by hysteresis in the Id-Vg characteristic is suppressed to 3.0 V or less. Therefore, a normally-off design can be realized in the conventionally used SiC power MOSFET.

このように、炭化珪素（ＳｉＣ）を用いたｎチャネル型のＳｉＣパワーＭＯＳＦＥＴのＩｄ−Ｖｇ特性におけるヒステリシスを抑制し、しきい値電圧を安定化させるためには、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度とｐ型不純物濃度とがほぼ等しくなるようにチャネル中性層を形成することが最も好適と考えられる。また、製造工程における条件のばらつき等も考慮しても、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域においてｎ型不純物濃度の平均値が同領域のｐ型不純物濃度の平均値の２倍以下（ｎ型不純物濃度／ｐ型不純物濃度比の平均値が２．０以下）となるようにチャネル中性層を形成することが好ましい。   Thus, in order to suppress the hysteresis in the Id-Vg characteristic of the n-channel type SiC power MOSFET using silicon carbide (SiC) and stabilize the threshold voltage, the gate insulating film and the channel neutral layer It is considered most preferable to form the channel neutral layer so that the n-type impurity concentration and the p-type impurity concentration in the region from the interface to the depth direction up to 200 nm are substantially equal. In addition, even if the variation in conditions in the manufacturing process is taken into consideration, the average value of the n-type impurity concentration in the region up to 200 nm in the depth direction from the interface between the gate insulating film and the channel neutral layer is the p-type impurity in the same region. It is preferable to form the channel neutral layer so that the average value is not more than twice the average value (the average value of the n-type impurity concentration / p-type impurity concentration ratio is 2.0 or less).

また、本実施の形態１では、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴについて例示したが、ｐチャネル型のＳｉＣパワーＭＯＳＦＥＴにおいても同様である。すなわち、炭化珪素（ＳｉＣ）を用いたｐチャネル型のパワーＭＯＳＦＥＴのＩｄ−Ｖｇ特性におけるヒステリシスを抑制し、しきい値電圧を安定化させるためには、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｐ型不純物濃度とｎ型不純物濃度とがほぼ等しくなるようにチャネル中性層を形成することが最も好適と考えられる。また、製造工程における条件のばらつき等も考慮しても、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域においてｐ型不純物濃度の平均値が同領域のｎ型不純物濃度の平均値の２倍以下（ｐ型不純物濃度／ｎ型不純物濃度比の平均値が２．０以下）となるようにチャネル中性層を形成することが好ましい。   In the first embodiment, the n-channel type SiC power MOSFET is exemplified. However, the same applies to the p-channel type SiC power MOSFET. That is, in order to suppress the hysteresis in the Id-Vg characteristics of the p-channel power MOSFET using silicon carbide (SiC) and stabilize the threshold voltage, the interface between the gate insulating film and the channel neutral layer It is considered most preferable to form the channel neutral layer so that the p-type impurity concentration and the n-type impurity concentration in the region from 200 nm to 200 nm in the depth direction are almost equal. In addition, even in consideration of variation in conditions in the manufacturing process, the average value of the p-type impurity concentration in the region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the depth direction is the n-type impurity in the same region. It is preferable to form the channel neutral layer so as to be not more than twice the average value of concentration (average value of p-type impurity concentration / n-type impurity concentration ratio is 2.0 or less).

なお、ＣＶ特性およびＩｄ−Ｖｇ特性に現れるヒステリシスは、界面準位が少ないほど小さくなる。しかし、ＳｉパワーＭＯＳＦＥＴにおいても界面準位を１０１０ｃｍ−２以下に低減することは難しいことから、それ以上には低減できないことを想定して、ＳｉＣパワーＭＯＳＦＥＴのヒステリシス対策を行うことが望ましい。例えば前述の図５は、界面準位密度をＳｉパワーＭＯＳＦＥＴの界面準位密度にまで低減した場合の結果を示しており、現実的に許容し得る界面準位密度を想定した結果である。 Note that the hysteresis appearing in the CV characteristic and the Id-Vg characteristic becomes smaller as the interface state is smaller. However, since it is difficult to reduce the interface state to 10 10 cm −2 or less even in the Si power MOSFET, it is desirable to take a countermeasure against the hysteresis of the SiC power MOSFET on the assumption that it cannot be further reduced. For example, FIG. 5 described above shows the result when the interface state density is reduced to the interface state density of the Si power MOSFET, and is a result assuming an interface state density that can be practically allowed.

また、チャネル中性層を形成する方法としてはイオン注入法が用いられるが、イオン注入されるｎ型不純物またはｐ型不純物の深さを５ｎｍ以下に制御することは難しい。このため、ゲート絶縁膜とチャネル中性層との界面からのチャネル中性層の深さは、５ｎｍ〜４０ｎｍの範囲に設定される。   Further, an ion implantation method is used as a method for forming the channel neutral layer, but it is difficult to control the depth of the n-type impurity or the p-type impurity to be implanted to 5 nm or less. For this reason, the depth of the channel neutral layer from the interface between the gate insulating film and the channel neutral layer is set in the range of 5 nm to 40 nm.

≪ＳｉＣパワーＭＯＳＦＥＴの製造方法≫
本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造方法について図７〜図１８を用いて工程順に説明する。図７〜図１０および図１２〜図１８はＳｉＣパワーＭＯＳＦＥＴを示す要部断面図、図１１はゲート絶縁膜とチャネル中性層との界面から深さ方向における不純物濃度分布を示すグラフ図である。 ≪SiC power MOSFET manufacturing method≫
A method for manufacturing the SiC power MOSFET according to the first embodiment of the present invention will be described in the order of steps with reference to FIGS. FIGS. 7 to 10 and FIGS. 12 to 18 are main part sectional views showing the SiC power MOSFET, and FIG. 11 is a graph showing the impurity concentration distribution in the depth direction from the interface between the gate insulating film and the channel neutral layer. .

まず、図７に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板（基板）１を用意する。ｎ＋型のＳｉＣ基板１には、ｎ型不純物が導入されている、このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１はＳｉ面とＣ面との両面を有するが、ｎ＋型のＳｉＣ基板１の表面はＳｉ面またはＣ面のどちらでもよい。 First, as shown in FIG. 7, an n + type 4H—SiC substrate (substrate) 1 is prepared. An n-type impurity is introduced into the n + -type SiC substrate 1. The n-type impurity is, for example, nitrogen (N), and the impurity concentration of the n-type impurity is, for example, 1 × 10 18 to 1 ×. The range is 10 21 cm −3 . The n + type SiC substrate 1 has both a Si surface and a C surface, but the surface of the n + type SiC substrate 1 may be either an Si surface or a C surface.

次に、ｎ＋型のＳｉＣ基板１の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のドリフト層２を形成する。エピタキシャル成長法にかえて、イオン注入法によりｎ−型のドリフト層２を形成してもよい。ｎ−型のドリフト層２には、ｎ＋型のＳｉＣ基板１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のドリフト層２の不純物濃度はＳｉＣパワーＭＯＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のドリフト層２の厚さは、例えば５〜２０μｍである。 Next, an n − type drift layer 2 of silicon carbide (SiC) is formed on the surface (first main surface) of the n + type SiC substrate 1 by an epitaxial growth method. Instead of the epitaxial growth method, the n − type drift layer 2 may be formed by ion implantation. In the n − type drift layer 2, an n type impurity lower than the impurity concentration of the n + type SiC substrate 1 is introduced. Although the impurity concentration of the n − type drift layer 2 depends on the element rating of the SiC power MOSFET, it is, for example, in the range of 1 × 10 14 to 1 × 10 17 cm −3 . The thickness of the n − type drift layer 2 is, for example, 5 to 20 μm.

次に、ｎ＋型のＳｉＣ基板１の裏面（第２主面）から所定の深さ（第５深さ）を有して、ｎ＋型のＳｉＣ基板１の裏面にｎ＋型のドレイン領域４を形成する。ｎ＋型のドレイン領域４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。 Next, the n + -type drain region has a predetermined depth (fifth depth) from the back surface (second main surface) of the n + -type SiC substrate 1 and is formed on the back surface of the n + -type SiC substrate 1. 4 is formed. The impurity concentration of the n + -type drain region 4 is, for example, in the range of 1 × 10 19 to 1 × 10 21 cm −3 .

次に、図８に示すように、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ１を形成する。続いて、レジストパターンＲＰ１をマスクとして、ｎ−型のドリフト層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｎ−型のドリフト層２内にｐ型のウェル領域５を形成する。ｐ型のウェル領域５の、ｎ−型のドリフト層２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のウェル領域５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。 Next, as shown in FIG. 8, a resist pattern RP <b> 1 is formed on the surface of the n − -type drift layer 2. Subsequently, a resist pattern RP1 as a mask, n - -type p-type impurity in the drift layer 2, for example, aluminum atom (Al) is ion-implanted, n - -type well region 5 of the p-type drift layer 2 Form. The depth (first depth) of the p-type well region 5 from the surface of the n − -type drift layer 2 is, for example, about 0.5 to 2.0 μm. The impurity concentration of the p-type well region 5 is, for example, in the range of 1 × 10 16 to 1 × 10 19 cm −3 .

次に、図９に示すように、レジストパターンＲＰ１を除去した後、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ２を形成する。続いて、レジストパターンＲＰ２をマスクとして、ｐ型のウェル領域５にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｐ型のウェル領域５内にｎ＋型のソース領域６を形成する。ｎ＋型のソース領域６の、ｎ−型のドリフト層２の表面からの深さ（第２深さ）は、例えば０．１〜０．４μｍ程度である。 Next, as shown in FIG. 9, after removing the resist pattern RP <b> 1, a resist pattern RP <b> 2 is formed on the surface of the n − -type drift layer 2. Subsequently, using the resist pattern RP2 as a mask, an n-type impurity, for example, a nitrogen atom (N) or a phosphorus atom (P) is ion-implanted into the p-type well region 5, and the n + -type is implanted into the p-type well region 5. Source region 6 is formed. The depth (second depth) of the n + -type source region 6 from the surface of the n − -type drift layer 2 is, for example, about 0.1 to 0.4 μm.

ｐ型のウェル領域５にイオン注入されるｎ型不純物として、窒素原子（Ｎ）またはリン原子（Ｐ）を例示したが、ｎ＋型のソース領域６の、ｎ−型のドリフト層２の表面からの深さを浅くするために、浅い接合を形成することが容易であるｎ型不純物であればよい。例えば窒素分子（Ｎ２）、フッ化窒素（ＮＦ）、二フッ化窒素（ＮＦ２）、三フッ化窒素（ＮＦ３）、リン分子（Ｐ２）、ホスフィン（ＰＨ３）、フッ化リン（ＰＦ）、二フッ化リン（ＰＦ２）、または三フッ化リン（ＰＦ３）、あるいは上記ガス種の混合ガスを用いても良い。ｎ＋型のソース領域６の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲である。 Nitrogen atoms (N) or phosphorus atoms (P) are exemplified as n-type impurities ion-implanted into the p-type well region 5, but the surface of the n − -type drift layer 2 in the n + -type source region 6. In order to reduce the depth from the n-type impurity, any n-type impurity can be used as long as it is easy to form a shallow junction. For example, nitrogen molecule (N 2 ), nitrogen fluoride (NF), nitrogen difluoride (NF 2 ), nitrogen trifluoride (NF 3 ), phosphorus molecule (P 2 ), phosphine (PH 3 ), phosphorus fluoride ( PF), phosphorus difluoride (PF 2 ), phosphorus trifluoride (PF 3 ), or a mixed gas of the above gas species may be used. The impurity concentration of the n + -type source region 6 is, for example, in the range of 1 × 10 17 to 1 × 10 21 cm −3 .

次に、図１０に示すように、レジストパターンＲＰ２を除去した後、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ３を形成する。レジストパターンＲＰ３には、続く工程においてチャネル中性層７が形成される領域のみに開口部分が設けられている。続いて、レジストパターンＲＰ３をマスクにして、ｐ型のウェル領域５およびｎ−型のドリフト層２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｐ型のウェル領域５内にチャネル中性層７を形成する。チャネル中性層７のｎ−型のドリフト層２の表面からの深さ（第３深さ）は、例えば５〜４０ｎｍ程度である。チャネル中性層７の不純物濃度は、例えば１×１０１６〜１×１０１８ｃｍ−３の範囲である。 Next, as shown in FIG. 10, after removing the resist pattern RP <b> 2, a resist pattern RP <b> 3 is formed on the surface of the n − -type drift layer 2. The resist pattern RP3 is provided with an opening only in a region where the channel neutral layer 7 is formed in the subsequent process. Subsequently, using the resist pattern RP3 as a mask, an n-type impurity, for example, a nitrogen atom (N) or a phosphorus atom (P) is ion-implanted into the p-type well region 5 and the n − -type drift layer 2 to form the p-type. A channel neutral layer 7 is formed in the well region 5. The depth (third depth) of the channel neutral layer 7 from the surface of the n − -type drift layer 2 is, for example, about 5 to 40 nm. The impurity concentration of the channel neutral layer 7 is, for example, in the range of 1 × 10 16 to 1 × 10 18 cm −3 .

ｐ型のウェル領域５内にｎ型不純物を導入することにより、ｐ型のウェル領域５（ｎ−型のドリフト層２）の表面から深さ方向に２００ｎｍまでの領域においてｎ型不純物濃度がｐ型不純物濃度とほぼ等しいチャネル中性層７、またはｐ型のウェル領域５（ｎ−型のドリフト層２）の表面から深さ方向に２００ｎｍまでの領域においてｎ型不純物濃度の平均値が同領域のｐ型不純物濃度の平均値の２倍以下のチャネル中性層７を形成する。 By introducing an n-type impurity into the p-type well region 5, the n-type impurity concentration is p in the region from the surface of the p-type well region 5 (n − -type drift layer 2) to 200 nm in the depth direction. The average value of the n-type impurity concentration is the same in the region up to 200 nm in the depth direction from the surface of the channel neutral layer 7 or the p-type well region 5 (n − -type drift layer 2) substantially equal to the type impurity concentration. A channel neutral layer 7 having a p-type impurity concentration of less than twice the average value is formed.

図１１に、チャネル中性層７の深さ方向におけるｎ型不純物（窒素原子（Ｎ））の濃度分布およびｐ型不純物（アルミニウム原子（Ａｌ））の濃度分布の測定結果の一例を示す。ここで、ｐ型不純物の濃度分布は、例えば前述の図１０に示すｐ型のウェル領域５を形成するためにイオン注入されたアルミニウム原子（Ａｌ）の濃度分布であり、ｎ型不純物の濃度分布は、例えば前述の図１０に示すチャネル中性層７を形成するためにイオン注入された窒素原子（Ｎ）の濃度分布である。また、測定には２次イオン質量分析（（Secondary Ion-micriprobe Mass Spectrometry：ＳＩＭＳ）を用いた。   FIG. 11 shows an example of measurement results of the concentration distribution of the n-type impurity (nitrogen atom (N)) and the concentration distribution of the p-type impurity (aluminum atom (Al)) in the depth direction of the channel neutral layer 7. Here, the concentration distribution of the p-type impurity is, for example, the concentration distribution of aluminum atoms (Al) ion-implanted to form the p-type well region 5 shown in FIG. 10, and the concentration distribution of the n-type impurity. Is, for example, the concentration distribution of nitrogen atoms (N) ion-implanted to form the channel neutral layer 7 shown in FIG. In addition, secondary ion mass spectrometry ((Secondary Ion-micriprobe Mass Spectrometry: SIMS)) was used for the measurement.

チャネル中性層７のｎ−型のドリフト層２の表面からの深さ（上記第３深さ）は、４０ｎｍ程度である。界面から深さ方向に１００ｎｍまでの領域における窒素原子（Ｎ）の不純物濃度は１×１０１７ｃｍ−３程度、界面から深さ方向に１００ｎｍまでの領域におけるアルミニウム原子（Ａｌ）の不純物濃度も１×１０１７ｃｍ−３程度であり、両者の不純物濃度がほぼ等しくことが分かる。 The depth of the channel neutral layer 7 from the surface of the n − -type drift layer 2 (the third depth) is about 40 nm. The impurity concentration of nitrogen atoms (N) in the region from the interface to the depth of 100 nm is about 1 × 10 17 cm −3 , and the impurity concentration of aluminum atoms (Al) in the region from the interface to the depth of 100 nm is also 1 It is about × 10 17 cm −3 , and it can be seen that both impurity concentrations are almost equal.

ところで、図１１に示す窒素原子（Ｎ）の濃度分布およびアルミニウム原子（Ａｌ）の濃度分布では、界面近傍において不純物濃度の急激な増加がみられる。これは、ＳＩＭＳ分析時にチャージアップにより発生した電界によって界面に生じたパイルアップに起因する現象である。従って、この界面近傍における不純物濃度の増加は本来の不純物濃度ではないため考慮しない。   By the way, in the concentration distribution of nitrogen atoms (N) and the concentration distribution of aluminum atoms (Al) shown in FIG. 11, the impurity concentration rapidly increases in the vicinity of the interface. This is a phenomenon caused by pile-up generated at the interface due to an electric field generated by charge-up during SIMS analysis. Therefore, the increase in the impurity concentration in the vicinity of the interface is not considered because it is not the original impurity concentration.

次に、図１２に示すように、レジストパターンＲＰ３を除去した後、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ４を形成する。レジストパターンＲＰ４には、続く工程においてｐ＋＋型の電位固定層３が形成される領域のみに開口部分が設けられている。続いて、レジストパターンＲＰ４をマスクとして、ｐ型のウェル領域５にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ型のウェル領域５内にｐ＋＋型の電位固定層３を形成する。 Next, as shown in FIG. 12, after removing the resist pattern RP3, a resist pattern RP4 is formed on the surface of the n − type drift layer 2. The resist pattern RP4 is provided with an opening only in a region where the p ++ type potential fixing layer 3 is formed in the subsequent process. Subsequently, using the resist pattern RP4 as a mask, a p-type impurity, for example, aluminum atoms (Al) is ion-implanted into the p-type well region 5, and the p ++- type potential fixing layer 3 is formed in the p-type well region 5. Form.

ｐ＋＋型の電位固定層３の、ｎ−型のドリフト層２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。ｐ＋＋型の電位固定層３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。 The depth (fourth depth) of the p ++ type potential fixing layer 3 from the surface of the n − type drift layer 2 is, for example, about 0.05 to 0.2 μm. The impurity concentration of the p ++ type potential fixing layer 3 is, for example, in the range of 1 × 10 19 to 1 × 10 21 cm −3 .

次に、図１３に示すように、レジストパターンＲＰ４を除去した後、ｎ−型のドリフト層２の表面にゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば熱ＣＶＤ（Chemical Vapor Deposition）法により形成された酸化珪素（ＳｉＯ２）膜からなる。ゲート絶縁膜８の厚さは、例えば０．０５〜０．１５μｍ程度である。 Next, as shown in FIG. 13, after removing the resist pattern RP <b> 4, a gate insulating film 8 is formed on the surface of the n − -type drift layer 2. The gate insulating film 8 is made of, for example, a silicon oxide (SiO 2 ) film formed by a thermal CVD (Chemical Vapor Deposition) method. The thickness of the gate insulating film 8 is, for example, about 0.05 to 0.15 μm.

次に、ゲート絶縁膜８上に、ｎ型の多結晶珪素（Ｓｉ）膜９Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜９Ａの厚さは、例えば０．２〜０．５μｍ程度である。   Next, an n-type polycrystalline silicon (Si) film 9A is formed on the gate insulating film 8. The thickness of the n-type polycrystalline silicon (Si) film 9A is, for example, about 0.2 to 0.5 μm.

次に、図１４に示すように、ｎ型の多結晶珪素（Ｓｉ）膜９Ａ上にレジストパターンＲＰ５を形成する。続いて、レジストパターンＰＲ５をマスクとして、ｎ型の多結晶珪素（Ｓｉ）膜９Ａをドライエッチング法により加工して、ゲート電極９を形成する。   Next, as shown in FIG. 14, a resist pattern RP5 is formed on the n-type polycrystalline silicon (Si) film 9A. Subsequently, by using the resist pattern PR5 as a mask, the n-type polycrystalline silicon (Si) film 9A is processed by a dry etching method to form the gate electrode 9.

次に、図１５に示すように、レジストパターンＲＰ５を除去した後、ゲート絶縁膜８およびゲート電極９を覆うように、ｎ−型のドリフト層２の表面上に、例えばプラズマＣＶＤ法により層間絶縁膜１０を形成する。 Next, as shown in FIG. 15, after removing the resist pattern RP5, interlayer insulation is performed on the surface of the n − type drift layer 2 so as to cover the gate insulating film 8 and the gate electrode 9 by, for example, plasma CVD. A film 10 is formed.

次に、図１６に示すように、層間絶縁膜１０上にレジストパターンＲＰ６を形成する。続いて、レジストパターンＲＰ６をマスクとして、層間絶縁膜１０およびゲート絶縁膜８をドライエッチング法により加工して、ｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３に達する開口部ＣＮＴを形成する。 Next, as shown in FIG. 16, a resist pattern RP <b> 6 is formed on the interlayer insulating film 10. Subsequently, with the resist pattern RP6 as a mask, the interlayer insulating film 10 and the gate insulating film 8 are processed by a dry etching method, and an opening reaching a part of the n + type source region 6 and the p ++ type potential fixing layer 3 is formed. Part CNT is formed.

次に、図１７に示すように、レジストパターンＲＰ６を除去した後、開口部ＣＮＴの底面に露出しているｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３のそれぞれの表面に金属シリサイド層１１を形成する。 Next, as shown in FIG. 17, after removing the resist pattern RP6, a part of the n + -type source region 6 exposed on the bottom surface of the opening CNT and each of the p ++ -type potential fixing layer 3 A metal silicide layer 11 is formed on the surface.

まず、図示は省略するが、ｎ−型のドリフト層２の表面上に層間絶縁膜１０および開口部ＣＮＴの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、５００〜９００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴの底面において第１金属膜とｎ−型のドリフト層２とを反応させて、金属シリサイド層１１、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴの底面に露出しているｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。 First, although not shown in the drawing, the first metal film, for example, nickel, is formed by sputtering, for example, so as to cover the inside (side surface and bottom surface) of the interlayer insulating film 10 and the opening CNT on the surface of the n − type drift layer 2. (Ni) is deposited. The thickness of the first metal film is, for example, about 0.05 μm. Subsequently, by performing a silicidation heat treatment at 500 to 900 ° C., the first metal film reacts with the n − -type drift layer 2 at the bottom surface of the opening CNT, thereby causing a metal silicide layer 11 such as nickel silicide (NiSi). ) Layer is formed on a part of the n + -type source region 6 exposed on the bottom surface of the opening CNT and the surface of the p ++ -type potential fixing layer 3. Subsequently, the unreacted first metal film is removed by a wet etching method. In the wet etching method, for example, sulfuric acid / hydrogen peroxide is used.

次に、図示は省略するが、ｎ＋型のＳｉＣ基板１の裏面に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。 Next, although not shown, a second metal film is deposited on the back surface of the n + -type SiC substrate 1 by, for example, a sputtering method. The thickness of the second metal film is, for example, about 0.1 μm.

次に、図１８に示すように、８００〜１２００℃のシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のＳｉＣ基板１とを反応させて、ｎ＋型のＳｉＣ基板１の裏面側に形成されたｎ＋型のドレイン領域４を覆うように金属シリサイド層１３を形成する。続いて、金属シリサイド層１３を覆うように、ドレイン電極１４を形成する。ドレイン電極１４の厚さは、例えば０．４μｍ程度である。 Next, as shown in FIG. 18, by performing the silicidation heat treatment 800 to 1200 ° C., and a SiC substrate 1 of the second metal film and the n + -type by reacting, n + -type rear surface of the SiC substrate 1 A metal silicide layer 13 is formed so as to cover the n + -type drain region 4 formed on the side. Subsequently, a drain electrode 14 is formed so as to cover the metal silicide layer 13. The thickness of the drain electrode 14 is, for example, about 0.4 μm.

次に、図示は省略するが、レジストパターンをマスクとしたドライエッチング法により層間絶縁膜１０を加工して、ゲート電極９に達する開口部を形成する。   Next, although not shown, the interlayer insulating film 10 is processed by dry etching using a resist pattern as a mask to form an opening reaching the gate electrode 9.

次に、ｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３のそれぞれの表面に形成された金属シリサイド膜１１に達する開口部ＣＮＴ、ならびにゲート電極９に達する開口部（図示は省略）の内部を含む層間絶縁膜１０上に第３金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、金属シリサイド層１１を介してｎ＋型のソース領域６の一部と電気的に接続するソース電極１２、およびゲート電極９と電気的に接続するゲート電極用配線（図示は省略）を形成する。その後、ゲート電極９、ソース電極１２、およびドレイン電極１４にそれぞれ外部配線が電気的に接続される。 Next, an opening CNT reaching the metal silicide film 11 formed on a part of the n + -type source region 6 and the surface of the p ++ -type potential fixing layer 3 and an opening reaching the gate electrode 9 (illustrated). A laminated film made of a third metal film, for example, a titanium (Ti) film, a titanium nitride (TiN) film, and an aluminum (Al) film is deposited on the interlayer insulating film 10 including the inside of the film. The thickness of the aluminum (Al) film is preferably 2.0 μm or more, for example. Subsequently, the third metal film is processed to be electrically connected to the source electrode 12 and the gate electrode 9 that are electrically connected to a part of the n + -type source region 6 through the metal silicide layer 11. Gate electrode wiring (not shown) is formed. Thereafter, external wirings are electrically connected to the gate electrode 9, the source electrode 12, and the drain electrode 14, respectively.

このように、本実施の形態１によれば、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴにおいて、チャネル中性層７を設けることにより埋め込みチャネルが形成されるので、チャネル抵抗を低減することができる。さらに、ｎ型不純物濃度とｐ型不純物濃度とがほぼ等しいチャネル中性層７が形成されることにより、Ｉｄ−Ｖｇ特性におけるヒステリシスを抑制して、しきい値電圧を安定化させることができる。   Thus, according to the first embodiment, in the n-channel SiC power MOSFET, the buried channel is formed by providing the channel neutral layer 7, so that the channel resistance can be reduced. Furthermore, by forming the channel neutral layer 7 having substantially the same n-type impurity concentration and p-type impurity concentration, hysteresis in the Id-Vg characteristic can be suppressed and the threshold voltage can be stabilized.

（実施の形態２）
前述した実施の形態１と相違する点は、トレンチ構造を採用したことである。すなわち、前述した実施の形態１では、ゲート絶縁膜８はｎ−型のドリフト層２の表面に設けたが、本実施の形態２では、ゲート絶縁膜はｎ−型のドリフト層に設けられたトレンチの側面および底面に設けられる。 (Embodiment 2)
The difference from the first embodiment described above is that a trench structure is adopted. That is, in the first embodiment described above, the gate insulating film 8 is provided on the surface of the n − type drift layer 2. However, in the second embodiment, the gate insulating film is provided on the n − type drift layer 2. Provided on the side and bottom of the trench.

≪ＳｉＣパワーＭＯＳＦＥＴ≫
本発明の実施の形態２によるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について図１９を用いて説明する。図１９はＳｉＣパワーＭＯＳＦＥＴの要部断面図である。 ≪SiC power MOSFET≫
The structure of an n-channel SiC power MOSFET constituting the wide bandgap semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. FIG. 19 is a cross-sectional view of a main part of the SiC power MOSFET.

図１９に示すように、炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板（基板）２１の表面（第１主面）上に、ｎ＋型のＳｉＣ基板２１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のドリフト層２２が形成されている。ｎ−型のドリフト層２２の厚さは、例えば５〜２０μｍ程度である。 As shown in FIG. 19, silicon carbide having an impurity concentration lower than that of n + type SiC substrate 21 on the surface (first main surface) of n + type SiC substrate (substrate) 21 made of silicon carbide (SiC). An n − type drift layer 22 made of (SiC) is formed. The thickness of the n − type drift layer 22 is, for example, about 5 to 20 μm.

ｎ−型のドリフト層２２内には、ｎ−型のドリフト層２２の表面から所定の深さを有してｐ型のウェル領域（ボディ層）２５が形成されている。さらに、ｐ型のウェル領域２５の一部領域を貫通するトレンチＴＲが形成されている。また、ｐ型のウェル領域２５内には、ｎ−型のドリフト層２２の表面から所定の深さを有してｎ＋型のソース領域２６が形成されている。 the n - -type drift layer 22, n - type p-type well region (body layer) from the surface of the drift layer 22 having a predetermined depth of 25 is formed. Further, a trench TR penetrating a part of the p-type well region 25 is formed. In the p-type well region 25, an n + -type source region 26 having a predetermined depth from the surface of the n − -type drift layer 22 is formed.

ｐ型のウェル領域２５の、ｎ−型のドリフト層２２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋型のソース領域２６の、ｎ−型のドリフト層２２の表面からの深さ（第２深さ）は、例えば０．１〜０．４μｍ程度である。 The depth (first depth) of the p-type well region 25 from the surface of the n − -type drift layer 22 is, for example, about 0.5 to 2.0 μm. Further, the depth (second depth) of the n + type source region 26 from the surface of the n − type drift layer 22 is, for example, about 0.1 to 0.4 μm.

さらに、トレンチＴＲの側面のｐ型のウェル領域２５に、ｎ＋型のソース領域２６と接してチャネル中性層２７が形成されている。チャネル中性層２７のトレンチＴＲの側面からｎ＋型のＳｉＣ基板２１の表面と平行する方向の深さ（第３深さ）は、例えば５〜２０ｎｍ程度である。 Further, a channel neutral layer 27 is formed in the p-type well region 25 on the side surface of the trench TR in contact with the n + -type source region 26. The depth (third depth) in the direction parallel to the surface of the n + -type SiC substrate 21 from the side surface of the trench TR of the channel neutral layer 27 is, for example, about 5 to 20 nm.

さらに、ｎ−型のドリフト層２２の表面から所定の深さを有して、ｐ型のボディ層２５内にはｐ型のボディ層２５の電位を固定するｐ＋＋型の電位固定層２３が形成されている。ｐ＋＋型の電位固定層２３の、ｎ−型のドリフト層２２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。 Further, a p ++ type potential fixing layer 23 having a predetermined depth from the surface of the n − type drift layer 22 and fixing the potential of the p type body layer 25 is provided in the p type body layer 25. Is formed. The depth (fourth depth) of the p ++ type potential fixing layer 23 from the surface of the n − type drift layer 22 is, for example, about 0.05 to 0.2 μm.

さらに、ｎ＋型のＳｉＣ基板２１の裏面（第２主面）から所定の深さ（第５深さ）を有して、ｎ＋型のドレイン領域２４が形成されている。 Further, the n + -type rear surface of the SiC substrate 21 (second main surface) with a predetermined depth (fifth depth), n + -type drain region 24 are formed.

なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。 Note that “ − ” and “ + ” are signs representing the relative impurity concentration of the n-type or p-type conductivity, for example, “n − ”, “n”, “n + ”, “n ++ ”. The impurity concentration of the n-type impurity increases in this order.

ｎ＋型のＳｉＣ基板２１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３、ｎ−型のドリフト層２２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、ｐ＋＋型の電位固定層２３の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３、ｐ型のウェル領域２５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋型のソース領域２６の不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０２１ｃｍ−３、チャネル中性層２７の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１８ｃｍ−３である。 The preferable range of the impurity concentration of the n + -type SiC substrate 21 is, for example, 1 × 10 18 to 1 × 10 21 cm −3 , and the preferable range of the impurity concentration of the n − -type drift layer 22 is, for example, 1 × 10 14 to 1 × 10 17 cm −3 . Further, a preferable range of the impurity concentration of the p ++ type potential fixing layer 23 is, for example, 1 × 10 19 to 1 × 10 21 cm −3 , and a preferable range of the impurity concentration of the p-type well region 25 is, for example, 1 × 10. 16 to 1 × 10 19 cm −3 . In addition, a preferable range of the impurity concentration of the n + -type source region 26 is, for example, 1 × 10 17 to 1 × 10 21 cm −3 , and a preferable range of the impurity concentration of the channel neutral layer 27 is, for example, 1 × 10 16 to 1 × 10 18 cm −3 .

チャネル中性層２７上にはゲート絶縁膜２８が形成され、ゲート絶縁膜２８上にはゲート電極２９が形成されており、これらゲート絶縁膜２８およびゲート電極２９は層間絶縁膜３０により覆われている。さらに、層間絶縁膜３０に形成された開口部ＣＮＴの底面ではｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３が露出し、これら表面に金属シリサイド層３１が形成されている。さらに、ｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３は、金属シリサイド層３１を介してソース電極３２と電気的に接続され、ｎ＋型のドレイン領域２４は、金属シリサイド層３３を介してドレイン電極３４と電気的に接続されている。ゲート電極２９には外部からゲート電位が印加され、ソース電極３２には外部からソース電位が印加され、ドレイン電極３４には外部からドレイン電位が印加される。 A gate insulating film 28 is formed on the channel neutral layer 27, and a gate electrode 29 is formed on the gate insulating film 28. The gate insulating film 28 and the gate electrode 29 are covered with an interlayer insulating film 30. Yes. Further, a part of the n + -type source region 26 and the p + + -type potential fixing layer 23 are exposed at the bottom surface of the opening CNT formed in the interlayer insulating film 30, and a metal silicide layer 31 is formed on these surfaces. Yes. Further, a part of the n + -type source region 26 and the p + + -type potential fixing layer 23 are electrically connected to the source electrode 32 through the metal silicide layer 31, and the n + -type drain region 24 is formed of a metal The drain electrode 34 is electrically connected through the silicide layer 33. A gate potential is applied to the gate electrode 29 from the outside, a source potential is applied to the source electrode 32, and a drain potential is applied to the drain electrode 34 from the outside.

ＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極２９の電圧を制御することにより、ソース電極３２とドレイン電極３４との間を流れる電流を制御するスイッチ動作が得られる。すなわち、ゲート電極２９にオン電圧を印加することによって、トレンチＴＲの側面に位置するｐ型のウェル領域２５の表面が反転すると（チャネル中性層２７がｎ型層となると）、ソース電極３２から、ｐ型のウェル領域２５の表面反転層（ｎ型層）とｎ−型のドリフト層２２とを介して、ｎ＋型のＳｉＣ基板２１の裏面に形成されたドレイン電極３４へと抜ける電流経路が発生する。ゲートオフ時には、ｐ型のウェル領域２５が反転しないために、ソース電極３２とドレイン電極３４との間には電流は流れない。 In the SiC power MOSFET, a switching operation for controlling a current flowing between the source electrode 32 and the drain electrode 34 is obtained by controlling the voltage of the gate electrode 29. That is, when the surface of the p-type well region 25 located on the side surface of the trench TR is inverted by applying an on-voltage to the gate electrode 29 (when the channel neutral layer 27 becomes an n-type layer), the source electrode 32 , A current path that passes through the surface inversion layer (n-type layer) of the p-type well region 25 and the n − -type drift layer 22 to the drain electrode 34 formed on the back surface of the n + -type SiC substrate 21. Will occur. When the gate is turned off, the p-type well region 25 is not inverted, so that no current flows between the source electrode 32 and the drain electrode 34.

トレンチ構造のＳｉＣパワートランジスタでは、前述した実施の形態１のＳｉＣパワートランジスタと比べて、電流経路に含まれるｎ−型のドリフト層２２の距離が短くでき、その分、電流経路における抵抗が低減し、より高効率のパワーデバイスが得られる利点がある。 In the SiC power transistor having the trench structure, the distance of the n − type drift layer 22 included in the current path can be shortened as compared with the SiC power transistor of the first embodiment, and the resistance in the current path is reduced accordingly. There is an advantage that a more efficient power device can be obtained.

一方、ＣＶ特性およびＩｄ−Ｖｇ特性においてヒステリシスが生じる事情は、前述した実施の形態１のＳｉＣパワートランジスタと同様である。従って、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）が２．０より大きくなると、しきい値電圧の変動量は著しく増加する。しかし、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）が２．０以下であれば、Ｉｄ−Ｖｇ特性におけるヒステリシスにより生じるしきい値電圧の変動量を３．０Ｖ以下に抑えることができる。よって、従来使用されているＳｉＣパワーＭＯＳＦＥＴにおいてノーマリーオフ設計を実現することができる。 On the other hand, the situation in which hysteresis occurs in the CV characteristics and the Id-Vg characteristics is the same as in the SiC power transistor of the first embodiment described above. Therefore, the ratio between the n-type impurity concentration and the p-type impurity concentration in the channel neutral layer (the region extending from the interface between the gate insulating film and the channel neutral layer to 200 nm in the direction parallel to the surface of the n + -type SiC substrate 21. When the n-type impurity concentration / p-type impurity concentration ratio in () is greater than 2.0, the amount of fluctuation in the threshold voltage significantly increases. However, the ratio of the n-type impurity concentration to the p-type impurity concentration in the channel neutral layer (region up to 200 nm in the direction parallel to the surface of the n + -type SiC substrate 21 from the interface between the gate insulating film and the channel neutral layer) If the n-type impurity concentration / p-type impurity concentration ratio is 2.0 or less, the fluctuation amount of the threshold voltage caused by hysteresis in the Id-Vg characteristic can be suppressed to 3.0 V or less. Therefore, a normally-off design can be realized in a conventionally used SiC power MOSFET.

このように、トレンチ構造であっても、ゲート絶縁膜とチャネル中性層との界面からｎ＋型のＳｉＣ基板の表面と平行する方向に２００ｎｍまでの領域におけるｎ型不純物濃度とｐ型不純物濃度とがほぼ等しくなるようにチャネル中性層を形成することが最も好適と考えられる。これにより、炭化珪素（ＳｉＣ）を用いたｎチャネル型のＳｉＣパワーＭＯＳＦＥＴのＩｄ−Ｖｇ特性におけるヒステリシスを抑制し、しきい値電圧を安定化させることができる。また、製造工程における条件のばらつき等も考慮しても、ゲート絶縁膜とチャネル中性層との界面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域においてｎ型不純物濃度の平均値が同領域のｐ型不純物濃度の平均値の２倍以下（ｎ型不純物濃度／ｐ型不純物濃度比の平均値が２．０以下）となるようにチャネル中性層を形成することが好ましい。 As described above, even in the trench structure, the n-type impurity concentration and the p-type impurity concentration in the region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the direction parallel to the surface of the n + -type SiC substrate. It is considered most preferable to form the channel neutral layer so that is substantially equal. Thereby, the hysteresis in the Id-Vg characteristic of the n-channel type SiC power MOSFET using silicon carbide (SiC) can be suppressed, and the threshold voltage can be stabilized. In consideration of variations in conditions in the manufacturing process, the n-type impurity concentration is in a region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the direction parallel to the surface of the n + -type SiC substrate 21. The channel neutral layer is formed so that the average value of n is less than twice the average value of the p-type impurity concentration in the same region (the average value of the n-type impurity concentration / p-type impurity concentration ratio is 2.0 or less). Is preferred.

また、本実施の形態２では、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴについて例示したが、ｐチャネル型のＳｉＣパワーＭＯＳＦＥＴにおいても同様である。   In the second embodiment, the n-channel type SiC power MOSFET is exemplified. However, the same applies to the p-channel type SiC power MOSFET.

また、チャネル中性層を形成する方法としてはイオン注入法が用いられるが、イオン注入されるｎ型不純物またはｐ型不純物の深さを５ｎｍ以下に制御することは難しい。このため、ゲート絶縁膜とチャネル中性層との界面からのチャネル中性層の深さは、５ｎｍ〜２０ｎｍの範囲に設定される。   Further, an ion implantation method is used as a method for forming the channel neutral layer, but it is difficult to control the depth of the n-type impurity or the p-type impurity to be implanted to 5 nm or less. For this reason, the depth of the channel neutral layer from the interface between the gate insulating film and the channel neutral layer is set in the range of 5 nm to 20 nm.

≪ＳｉＣパワーＭＯＳＦＥＴの製造方法≫
本実施の形態２によるトレンチ構造のＳｉＣパワーＭＯＳＦＥＴの製造方法について、図２０〜図３０を用いて工程順に説明する。図２０〜図３０はトレンチ構造のＳｉＣパワーＭＯＳＦＥＴを示す要部断面図である。 ≪SiC power MOSFET manufacturing method≫
A method of manufacturing a SiC power MOSFET having a trench structure according to the second embodiment will be described in the order of steps with reference to FIGS. 20 to 30 are cross-sectional views showing the main part of a SiC power MOSFET having a trench structure.

まず、図２０に示すように、前述した実施の形態１と同様にして、ｎ＋型のＳｉＣ基板（基板）２１の表面（第１主面）上にｎ−型のドリフト層２２を形成する。ｎ＋型のＳｉＣ基板２１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のドリフト層２２の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。 First, as shown in FIG. 20, n − type drift layer 22 is formed on the surface (first main surface) of n + type SiC substrate (substrate) 21 in the same manner as in the first embodiment. . The impurity concentration of the n + -type SiC substrate 21 is, for example, in the range of 1 × 10 18 to 1 × 10 21 cm −3 , and the impurity concentration of the n − -type drift layer 22 is, for example, 1 × 10 14 to 1 ×. It is in the range of 10 17 cm −3 .

次に、ｎ＋型のＳｉＣ基板２１の裏面（第２主面）側に、ｎ＋型のＳｉＣ基板２１の表面から所定の深さ（第５深さ）を有するｎ＋型のドレイン領域２４を形成する。ｎ＋型のドレイン領域２４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。 Next, an n + -type drain region 24 having a predetermined depth (fifth depth) from the surface of the n + -type SiC substrate 21 on the back surface (second main surface) side of the n + -type SiC substrate 21. Form. The impurity concentration of the n + -type drain region 24 is, for example, in the range of 1 × 10 19 to 1 × 10 21 cm −3 .

次に、ｎ−型のドリフト層２２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のドリフト層２２の表面側にｐ型のウェル領域（ボディ層）２５を形成する。ｐ型のウェル領域２５の、ｎ−型のドリフト層２２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層２５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。 Next, p-type impurities such as aluminum atoms (Al) are ion-implanted into the n − -type drift layer 22. As a result, a p-type well region (body layer) 25 is formed on the surface side of the n − -type drift layer 22. The depth (first depth) of the p-type well region 25 from the surface of the n − -type drift layer 22 is, for example, about 0.5 to 2.0 μm. The impurity concentration of the p-type body layer 25 is, for example, in the range of 1 × 10 16 to 1 × 10 19 cm −3 .

次に、図２１に示すように、ｎ−型のドリフト層２２の表面上にレジストパターンＲＰ７を形成する。続いて、レジストパターンＲＰ７をマスクとして、ｎ−型のドリフト層２２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｐ型のウェル領域２５内にｎ＋型のソース領域２６を形成する。ｎ＋型のソース領域２６の、ｎ−型のドリフト層２２の表面からの深さ（第２深さ）は、例えば０．１〜０．４μｍ程度である。また、ｎ＋型のソース領域２６の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲である。 Next, as shown in FIG. 21, a resist pattern RP <b> 7 is formed on the surface of the n − -type drift layer 22. Subsequently, by using the resist pattern RP7 as a mask, an n-type impurity, for example, a nitrogen atom (N) or a phosphorus atom (P) is ion-implanted into the n − -type drift layer 22, and n + is implanted into the p-type well region 25. A source region 26 of the mold is formed. The depth (second depth) of the n + -type source region 26 from the surface of the n − -type drift layer 22 is, for example, about 0.1 to 0.4 μm. The impurity concentration of the n + -type source region 26 is, for example, in the range of 1 × 10 17 to 1 × 10 21 cm −3 .

次に、図２２に示すように、レジストパターンＲＰ７を除去した後、ｎ−型のドリフト層２２の表面上にレジストパターンＲＰ８を形成する。レジストパターンＲＰ８には、続く工程においてｐ＋＋型の電位固定層２３が形成される領域のみに開口部分が設けられている。続いて、レジストパターンＲＰ８をマスクとして、ｎ−型のドリフト層２２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ型のウェル領域２５内にｐ＋＋型の電位固定層２３を形成する。ｐ＋＋型の電位固定層２３の、ｎ−型のドリフト層２２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。ｐ＋＋型の電位固定層２３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。 Next, as shown in FIG. 22, after removing the resist pattern RP <b> 7, a resist pattern RP <b> 8 is formed on the surface of the n − -type drift layer 22. The resist pattern RP8 is provided with an opening only in a region where the p ++ type potential fixing layer 23 is formed in the subsequent process. Subsequently, using the resist pattern RP8 as a mask, a p-type impurity, for example, an aluminum atom (Al) is ion-implanted into the n − -type drift layer 22, and the p ++- type potential fixing layer 23 is implanted into the p-type well region 25. Form. The depth (fourth depth) of the p ++ type potential fixing layer 23 from the surface of the n − type drift layer 22 is, for example, about 0.05 to 0.2 μm. The impurity concentration of the p ++ type potential fixing layer 23 is, for example, in the range of 1 × 10 19 to 1 × 10 21 cm −3 .

次に、図２３に示すように、レジストパターンＲＰ８を除去した後、ｎ−型のドリフト層２２の表面上にレジストパターンＲＰ９を形成する。レジストパターンＲＰ９には、続く工程においてトレンチＴＲが形成される領域のみに開口部分が設けられている。続いて、レジストパターンＲＰ９をマスクとして、ｎ−型のドリフト層２２にトレンチＴＲを形成する。トレンチＴＲの深さは、ｐ型のウェル領域２５の、ｎ−型のドリフト層２２の表面からの深さ（第１深さ）と同じかそれよりも深くする必要がある。 Next, as shown in FIG. 23, after removing the resist pattern RP8, a resist pattern RP9 is formed on the surface of the n − -type drift layer 22. The resist pattern RP9 is provided with an opening only in a region where the trench TR is formed in the subsequent process. Subsequently, a trench TR is formed in the n − -type drift layer 22 using the resist pattern RP9 as a mask. The depth of the trench TR needs to be the same as or deeper than the depth (first depth) of the p-type well region 25 from the surface of the n − -type drift layer 22.

次に、図２４に示すように、レジストパターンＲＰ９を残したまま、ｎ−型のドリフト層２２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）を斜めイオン注入する。ｎ型不純物を斜めイオン注入して、トレンチＴＲの側面のｐ型のウェル領域２５にチャネル中性層２７を形成する。注入角度はｎ＋型のＳｉＣ基板２１の法線から１０〜４５度程度傾いた角度が望ましい。チャネル中性層２７のトレンチＴＲの側面からの深さ（ｎ＋型のＳｉＣ基板２１の表面と平行する方向の深さ）は、例えば５〜２０ｎｍ程度である。チャネル中性層２７の不純物濃度は、例えば１×１０１６〜１×１０１８ｃｍ−３の範囲である。 Next, as shown in FIG. 24, an n-type impurity, for example, a nitrogen atom (N) or a phosphorus atom (P) is obliquely ion-implanted into the n − -type drift layer 22 while leaving the resist pattern RP9. An n-type impurity is obliquely ion-implanted to form a channel neutral layer 27 in the p-type well region 25 on the side surface of the trench TR. The implantation angle is preferably an angle inclined by about 10 to 45 degrees from the normal line of the n + -type SiC substrate 21. The depth of channel neutral layer 27 from the side surface of trench TR (depth in a direction parallel to the surface of n + -type SiC substrate 21) is, for example, about 5 to 20 nm. The impurity concentration of the channel neutral layer 27 is, for example, in the range of 1 × 10 16 to 1 × 10 18 cm −3 .

ｎ型不純物を導入することにより、トレンチＴＲの側面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域においてｎ型不純物濃度がｐ型不純物濃度とほぼ等しいチャネル中性層２７を形成する。または、トレンチＴＲの側面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域においてｎ型不純物濃度の平均値が同領域のｐ型不純物濃度の平均値の２倍以下のチャネル中性層２７を形成する。 By introducing the n-type impurity, the channel neutral layer 27 in which the n-type impurity concentration is substantially equal to the p-type impurity concentration in a region from the side surface of the trench TR to 200 nm in a direction parallel to the surface of the n + -type SiC substrate 21. Form. Alternatively, in a region from the side surface of trench TR to 200 nm in a direction parallel to the surface of n + -type SiC substrate 21, a channel whose average n-type impurity concentration is twice or less than the average p-type impurity concentration in the same region A neutral layer 27 is formed.

次に、図２５に示すように、レジストパターンＲＰ９を除去した後、ｎ−型のドリフト層２２の表面、ならびにトレンチＴＲの側面および底面にゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、例えば熱ＣＶＤ法により形成された酸化珪素（ＳｉＯ２）膜からなる。ゲート絶縁膜２８の厚さは、例えば０．０５〜０．１５μｍ程度である。 Next, as shown in FIG. 25, after removing the resist pattern RP9, a gate insulating film 28 is formed on the surface of the n − -type drift layer 22 and on the side and bottom surfaces of the trench TR. The gate insulating film 28 is made of, for example, a silicon oxide (SiO 2 ) film formed by a thermal CVD method. The thickness of the gate insulating film 28 is, for example, about 0.05 to 0.15 μm.

次に、ゲート絶縁膜２８上に、ｎ型の多結晶珪素（Ｓｉ）膜２９Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜２９Ａの厚さは、例えば０．２〜０．５μｍ程度である。   Next, an n-type polycrystalline silicon (Si) film 29 </ b> A is formed on the gate insulating film 28. The thickness of the n-type polycrystalline silicon (Si) film 29A is, for example, about 0.2 to 0.5 μm.

次に、図２６に示すように、ｎ型の多結晶珪素（Ｓｉ）膜２９Ａ上にレジストパターンＲＰ１０を形成する。続いて、レジストパターンＰＲ１０をマスクとして、ｎ型の多結晶珪素（Ｓｉ）膜２９Ａをドライエッチング法により加工して、ゲート電極２９を形成する。   Next, as shown in FIG. 26, a resist pattern RP10 is formed on the n-type polycrystalline silicon (Si) film 29A. Subsequently, using the resist pattern PR10 as a mask, the n-type polycrystalline silicon (Si) film 29A is processed by a dry etching method to form the gate electrode 29.

次に、図２７に示すように、レジストパターンＲＰ１０を除去した後、ゲート絶縁膜２８およびゲート電極２９を覆うように、ｎ−型のドリフト層２２の表面上に、例えばプラズマＣＶＤ法により層間絶縁膜３０を形成する。 Next, as shown in FIG. 27, after removing the resist pattern RP10, an interlayer insulation is formed on the surface of the n − type drift layer 22 so as to cover the gate insulating film 28 and the gate electrode 29 by, for example, plasma CVD. A film 30 is formed.

次に、図２８に示すように、層間絶縁膜３０上にレジストパターンＲＰ１１を形成する。続いて、レジストパターンＲＰ１１をマスクとして、層間絶縁膜３０およびゲート絶縁膜２８をドライエッチング法により加工して、ｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３に達する開口部ＣＮＴを形成する。 Next, as shown in FIG. 28, a resist pattern RP <b> 11 is formed on the interlayer insulating film 30. Subsequently, using the resist pattern RP11 as a mask, the interlayer insulating film 30 and the gate insulating film 28 are processed by a dry etching method, and an opening reaching a part of the n + -type source region 26 and the p + + -type potential fixing layer 23 is obtained. Part CNT is formed.

次に、図２９に示すように、レジストパターンＲＰ１１を除去した後、開口部ＣＮＴの底面に露出しているｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３のそれぞれの表面に金属シリサイド層３１を形成する。続いて、ｎ＋型のＳｉＣ基板２１の裏面側に形成されたｎ＋型のドレイン領域２４を覆うように金属シリサイド層３３を形成する。 Next, as shown in FIG. 29, after removing the resist pattern RP11, a part of the n + -type source region 26 exposed on the bottom surface of the opening CNT and each of the p ++ -type potential fixing layer 23 are obtained. A metal silicide layer 31 is formed on the surface. Subsequently, a metal silicide layer 33 is formed so as to cover the n + type drain region 24 formed on the back surface side of the n + type SiC substrate 21.

次に、図３０に示すように、金属シリサイド層３３を覆うように、ドレイン電極３４を形成する。ドレイン電極３４の厚さは、例えば０．４μｍ程度である。   Next, as shown in FIG. 30, the drain electrode 34 is formed so as to cover the metal silicide layer 33. The thickness of the drain electrode 34 is, for example, about 0.4 μm.

次に、図示は省略するが、レジストパターンをマスクとしたドライエッチング法により層間絶縁膜３０を加工して、ゲート電極２９に達する開口部を形成する。   Next, although not shown, the interlayer insulating film 30 is processed by dry etching using a resist pattern as a mask to form an opening reaching the gate electrode 29.

次に、ｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３のそれぞれの表面に形成された金属シリサイド層３１に達する開口部ＣＮＴ、ならびにゲート電極２９に達する開口部（図示は省略）の内部を含む層間絶縁膜３０上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、上記金属膜を加工することにより、金属シリサイド層３１を介してｎ＋型のソース領域２６の一部と電気的に接続するソース電極３２、およびゲート電極２９と電気的に接続するゲート電極用配線（図示は省略）を形成する。その後、ゲート電極２９、ソース電極３２、およびドレイン電極３４にそれぞれ外部配線が電気的に接続される。 Next, an opening CNT reaching the metal silicide layer 31 formed on a part of the n + -type source region 26 and the surface of the p ++ -type potential fixing layer 23 and an opening reaching the gate electrode 29 (illustrated) A laminated film made of a metal film, for example, a titanium (Ti) film, a titanium nitride (TiN) film, and an aluminum (Al) film is deposited on the interlayer insulating film 30 including the inside of the film. The thickness of the aluminum (Al) film is preferably 2.0 μm or more, for example. Subsequently, by processing the metal film, a source electrode 32 that is electrically connected to a part of the n + -type source region 26 via the metal silicide layer 31 and a gate that is electrically connected to the gate electrode 29. Electrode wiring (not shown) is formed. Thereafter, external wirings are electrically connected to the gate electrode 29, the source electrode 32, and the drain electrode 34, respectively.

このように、本実施の形態２によれば、トレンチ構造を採用したＳｉＣパワーＭＯＳＦＥＴであっても、前述した実施の形態１と同様に、チャネル中性層２７を設けることにより埋め込みチャネルが形成されるので、チャネル抵抗を低減することができる。さらに、ｎ型不純物濃度とｐ型不純物濃度とがほぼ等しいチャネル中性層２７が形成されることにより、Ｉｄ−Ｖｇ特性におけるヒステリシスを抑制して、しきい値電圧を安定化させることができる。   As described above, according to the second embodiment, even in the SiC power MOSFET adopting the trench structure, the buried channel is formed by providing the channel neutral layer 27 as in the first embodiment. Therefore, channel resistance can be reduced. Furthermore, by forming the channel neutral layer 27 having substantially the same n-type impurity concentration and p-type impurity concentration, hysteresis in the Id-Vg characteristic can be suppressed and the threshold voltage can be stabilized.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。   For example, the material, conductivity type, manufacturing conditions, etc. of each part are not limited to those described in the above-described embodiments, and it goes without saying that many modifications can be made. Here, for convenience of explanation, the description has been made with the conductivity types of the semiconductor substrate and the semiconductor film being fixed. However, the conductivity types are not limited to those described in the above-described embodiments.

また、例えば、前述したＭＯＳＦＥＴは、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであるが、これに限定されるものではなく、ゲート絶縁膜が酸化シリコン膜以外の絶縁膜からなる構造の電界効果トランジスタ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））を除外するものではない。 For example, the MOSFET described above is a field effect transistor having a structure in which the gate insulating film is formed of a silicon oxide (SiO 2 or the like) film, but the present invention is not limited thereto, and the gate insulating film is not a silicon oxide film. The field effect transistor (MISFET (Metal Insulator Semiconductor Field Effect Transistor)) having a structure made of an insulating film is not excluded.

本発明は、高耐圧、大電流用に使用される炭化珪素からなるパワー半導体デバイスに適用することができる。   The present invention can be applied to a power semiconductor device made of silicon carbide used for high breakdown voltage and large current.

１ ｎ＋型の炭化珪素（ＳｉＣ）基板（基板）
２ ｎ−型のドリフト層
３ ｐ＋＋型の電位固定層
４ ｎ＋型のドレイン領域
５ ｐ型のウェル領域（ボディ層）
６ ｎ＋型のソース領域
７ チャネル中性層
８ ゲート絶縁膜
９ ゲート電極
９Ａ ｎ型の多結晶珪素（Ｓｉ）膜
１０ 層間絶縁膜
１１ 金属シリサイド層
１２ ソース電極
１３ 金属シリサイド層
１４ ドレイン電極
２１ ｎ＋型のＳｉＣ基板（基板）
２２ ｎ−型のドリフト層
２３ ｐ＋＋型の電位固定層
２４ ｎ＋型のドレイン領域
２５ ｐ型のウェル領域（ボディ層）
２６ ｎ＋型のソース領域
２７ チャネル中性層
２８ ゲート絶縁膜
２９ ゲート電極
２９Ａ ｎ型の多結晶珪素（Ｓｉ）膜
３０ 層間絶縁膜
３１ 金属シリサイド層
３２ ソース電極
３３ 金属シリサイド層
３４ ドレイン電極
ＣＮＴ 開口部
ＲＰ１〜ＲＰ１１ レジストパターン
ＴＲ トレンチ 1 n + type silicon carbide (SiC) substrate (substrate)
2 n − type drift layer 3 p ++ type potential fixing layer 4 n + type drain region 5 p type well region (body layer)
6 n + type source region 7 channel neutral layer 8 gate insulating film 9 gate electrode 9A n type polycrystalline silicon (Si) film 10 interlayer insulating film 11 metal silicide layer 12 source electrode 13 metal silicide layer 14 drain electrode 21 n + Type SiC substrate (substrate)
22 n − type drift layer 23 p ++ type potential fixing layer 24 n + type drain region 25 p type well region (body layer)
26 n + type source region 27 channel neutral layer 28 gate insulating film 29 gate electrode 29A n type polycrystalline silicon (Si) film 30 interlayer insulating film 31 metal silicide layer 32 source electrode 33 metal silicide layer 34 drain electrode CNT opening Part RP1-RP11 resist pattern TR trench

Claims (10)

第１主面および前記第１主面と反対面の第２主面を有し、ワイドバンドギャップ半導体材料からなる第１導電型の基板と、
前記基板の前記第１主面上に形成された前記第１導電型のドリフト層と、
前記ドリフト層の表面から第１深さを有し、前記ドリフト層内に前記第１導電型とは異なる第２導電型の第１不純物が導入されて形成された前記第２導電型のウェル領域と、
前記ドリフト層の表面から第２深さを有し、前記ウェル領域の端部と離間して、前記ウェル領域内に前記第１導電型の第２不純物が導入されて形成された前記第１導電型のソース領域と、
前記ドリフト層の表面から第３深さを有し、前記ウェル領域の端部と前記ソース領域との間の前記ウェル領域内に前記第１導電型の第３不純物が導入されて形成されたチャネル中性層と、
前記チャネル中性層に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記基板の前記第２主面側に形成された前記第１導電型のドレイン領域と、
を有し、
前記ゲート絶縁膜と前記チャネル中性層との界面から深さ方向に２００ｎｍまでの領域において、前記第１導電型の不純物濃度の平均値が同領域の前記第２導電型の不純物濃度の平均値の２倍以下であることを特徴とするワイドバンドギャップ半導体装置。 A first conductivity type substrate having a first main surface and a second main surface opposite to the first main surface and made of a wide band gap semiconductor material;
The first conductivity type drift layer formed on the first main surface of the substrate;
A well region of the second conductivity type having a first depth from the surface of the drift layer and formed by introducing a first impurity of a second conductivity type different from the first conductivity type into the drift layer. When,
The first conductivity formed by introducing a second impurity of the first conductivity type into the well region having a second depth from the surface of the drift layer and spaced apart from an end of the well region. The source area of the type;
A channel having a third depth from the surface of the drift layer and formed by introducing the first impurity of the first conductivity type into the well region between the end of the well region and the source region. The neutral layer,
A gate insulating film formed in contact with the channel neutral layer;
A gate electrode formed in contact with the gate insulating film;
A drain region of the first conductivity type formed on the second main surface side of the substrate;
Have
In the region from the interface between the gate insulating film and the channel neutral layer to a depth of 200 nm, the average value of the first conductivity type impurity concentration is the average value of the second conductivity type impurity concentration in the same region. A wide bandgap semiconductor device characterized in that the width is less than twice. 請求項１に記載のワイドバンドギャップ半導体装置において、
前記ワイドバンドギャップ半導体材料は炭化珪素であることを特徴とするワイドバンドギャップ半導体装置。 The wide band gap semiconductor device according to claim 1,
The wide band gap semiconductor device is characterized in that the wide band gap semiconductor material is silicon carbide. 請求項１に記載のワイドバンドギャップ半導体装置において、
前記ワイドバンドギャップ半導体材料は炭化珪素であり、前記第１導電型はｎ型、前記第２導電型はｐ型であり、前記第３不純物は窒素であることを特徴とするワイドバンドギャップ半導体装置。 The wide band gap semiconductor device according to claim 1,
The wide band gap semiconductor device is silicon carbide, the first conductivity type is n type, the second conductivity type is p type, and the third impurity is nitrogen. . 請求項１に記載のワイドバンドギャップ半導体装置において、
前記チャネル中性層の前記第３深さは５ｎｍ〜４０ｎｍであることを特徴とするワイドバンドギャップ半導体装置。 The wide band gap semiconductor device according to claim 1,
The third depth of the channel neutral layer is 5 nm to 40 nm. 請求項１に記載のワイドバンドギャップ半導体装置において、
前記ゲート絶縁膜と前記チャネル中性層との界面から深さ方向に２００ｎｍまでの領域において、前記第１導電型の不純物の濃度と前記第２導電型の不純物の濃度とが等しいことを特徴とするワイドバンドギャップ半導体装置。 The wide band gap semiconductor device according to claim 1,
The concentration of the first conductivity type impurity and the concentration of the second conductivity type impurity are equal in a region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the depth direction. Wide bandgap semiconductor device. （ａ）ワイドバンドギャップ半導体材料からなる第１導電型の基板の第１主面上に、前記第１導電型のドリフト層を形成する工程と、
（ｂ）前記基板の前記第１主面とは反対面の第２主面に前記第１導電型のドレイン領域を形成する工程と、
（ｃ）前記ドリフト層に、前記第１導電型とは異なる第２導電型の第１不純物をイオン注入して、前記ドリフト層の表面から第１深さを有する前記第２導電型のウェル領域を前記ドリフト層内に形成する工程と、
（ｄ）前記工程（ｃ）の後、前記ドリフト層に、前記第１導電型の第２不純物をイオン注入して、前記ドリフト層の表面から第２深さを有し、前記ウェル領域の端部と離間して、前記第１導電型のソース領域を前記ウェル領域内に形成する工程と、
（ｅ）前記工程（ｄ）の後、前記ドリフト層に、前記第１導電型の第３不純物をイオン注入して、前記ドリフト層の表面から第３深さを有するチャネル中性層を前記ウェル領域の端部と前記ソース領域との間の前記ウェル領域内に形成する工程と、
（ｆ）前記工程（ｅ）の後、前記チャネル中性層に接するゲート絶縁膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記ゲート絶縁膜に接するゲート電極を形成する工程と、を有し、
前記ゲート絶縁膜と前記チャネル中性層との界面から深さ方向に２００ｎｍまでの領域において、前記第１導電型の不純物の濃度が前記第２導電型の不純物の濃度の２倍以下となるように前記工程（ｄ）で第２不純物をイオン注入することを特徴とするワイドバンドギャップ半導体装置の製造方法。 (A) forming a drift layer of the first conductivity type on a first main surface of a first conductivity type substrate made of a wide band gap semiconductor material;
(B) forming a drain region of the first conductivity type on a second main surface opposite to the first main surface of the substrate;
(C) The second conductivity type well region having a first depth from the surface of the drift layer by ion-implanting a first impurity of a second conductivity type different from the first conductivity type into the drift layer. Forming in the drift layer;
(D) After the step (c), a second impurity of the first conductivity type is ion-implanted into the drift layer, and has a second depth from the surface of the drift layer, and the end of the well region Forming a source region of the first conductivity type in the well region apart from a portion;
(E) After the step (d), a third impurity of the first conductivity type is ion-implanted into the drift layer, and a channel neutral layer having a third depth from the surface of the drift layer is formed into the well. Forming in the well region between an edge of the region and the source region;
(F) after the step (e), forming a gate insulating film in contact with the channel neutral layer;
(G) after the step (f), forming a gate electrode in contact with the gate insulating film,
In a region extending from the interface between the gate insulating film and the channel neutral layer to a depth of 200 nm, the concentration of the first conductivity type impurity is less than or equal to twice the concentration of the second conductivity type impurity. A method of manufacturing a wide band gap semiconductor device, wherein the second impurity is ion-implanted in the step (d). 請求項６に記載のワイドバンドギャップ半導体装置の製造方法において、
前記ワイドバンドギャップ半導体材料は炭化珪素であることを特徴とするワイドバンドギャップ半導体装置の製造方法。 In the manufacturing method of the wide band gap semiconductor device according to claim 6,
The method for manufacturing a wide band gap semiconductor device, wherein the wide band gap semiconductor material is silicon carbide. 請求項６に記載のワイドバンドギャップ半導体装置の製造方法において、
前記ワイドバンドギャップ半導体材料は炭化珪素であり、前記第１導電型はｎ型、前記第２導電型はｐ型であり、前記第３不純物は窒素であることを特徴とするワイドバンドギャップ半導体装置の製造方法。 In the manufacturing method of the wide band gap semiconductor device according to claim 6,
The wide band gap semiconductor device is silicon carbide, the first conductivity type is n type, the second conductivity type is p type, and the third impurity is nitrogen. Manufacturing method. 請求項６に記載のワイドバンドギャップ半導体装置の製造方法において、
前記チャネル中性層の前記第３深さは５ｎｍ〜４０ｎｍであることを特徴とするワイドバンドギャップ半導体装置の製造方法。 In the manufacturing method of the wide band gap semiconductor device according to claim 6,
The method of manufacturing a wide bandgap semiconductor device, wherein the third depth of the channel neutral layer is 5 nm to 40 nm. 請求項６に記載のワイドバンドギャップ半導体装置の製造方法において、
前記ゲート絶縁膜と前記チャネル中性層との界面から深さ方向に２００ｎｍまでの領域において、前記第１導電型の不純物の濃度と前記第２導電型の不純物の濃度とが等しいことを特徴とするワイドバンドギャップ半導体装置の製造方法。 In the manufacturing method of the wide band gap semiconductor device according to claim 6,
The concentration of the first conductivity type impurity and the concentration of the second conductivity type impurity are equal in a region from the interface between the gate insulating film and the channel neutral layer to 200 nm in the depth direction. A method of manufacturing a wide band gap semiconductor device.
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