JP2013251513A - Semiconductor device - Google Patents

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秀幸 浦
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優 泉沢
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that allows preventing the occurrence of noise.SOLUTION: The semiconductor device includes: a first-conductivity-type semiconductor substrate having a first surface and a second surface; a first electrode provided on the first surface; a second gate electrode provided so as to be in contact with the semiconductor substrate and first semiconductor regions via an insulating film, including a region between the semiconductor substrate and a first gate electrode; and a second electrode provided on the first surface and the insulating film.

Description

本発明の実施形態は、半導体装置に関する。   Embodiments described herein relate generally to a semiconductor device.

パワースイッチ等に用いられるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）はスイッチング速度上昇が要求されている。しかしながら、スイッチング速度を上昇させると、ノイズの上昇も伴う可能性が生じるという問題点がある。   MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors) used for power switches and the like are required to increase the switching speed. However, when the switching speed is increased, there is a problem that noise may increase.

特開平７−２１１８９９号公報Japanese Patent Laid-Open No. 7-211899

本発明が解決しようとする課題は、ノイズの発生を抑制させることができる半導体装置を提供することである。   The problem to be solved by the present invention is to provide a semiconductor device capable of suppressing generation of noise.

実施形態の半導体装置は、第１面、及び第２面を有する第１導電型の半導体基板と、前記第１面に設けられた第１電極と、前記半導体基板の前記第２面側に設けられた第１半導体領域と、前記第１半導体領域の前記第２面上に選択的に設けられた第２半導体領域と、前記第１面上に設けられた絶縁膜と、前記絶縁膜上に設けられた第１ゲート電極と、前記半導体基板と前記第１ゲート電極の間も含めて、前記絶縁膜を介して前記半導体基板及び前記第１半導体領域に接するように設けられた第２ゲート電極と、前記第１面上及び前記絶縁膜上に設けられた第２電極と、を有する。   The semiconductor device of the embodiment includes a first conductive type semiconductor substrate having a first surface and a second surface, a first electrode provided on the first surface, and a second surface side of the semiconductor substrate. A first semiconductor region formed thereon, a second semiconductor region selectively provided on the second surface of the first semiconductor region, an insulating film provided on the first surface, and on the insulating film A first gate electrode provided, and a second gate electrode provided so as to be in contact with the semiconductor substrate and the first semiconductor region through the insulating film, including between the semiconductor substrate and the first gate electrode. And a second electrode provided on the first surface and the insulating film.

第１の実施形態に係る半導体装置１ａの平面構造を示す平面図。1 is a plan view showing a planar structure of a semiconductor device 1a according to a first embodiment. 図１のＡ−Ａ’線における断面を示す断面図。Sectional drawing which shows the cross section in the A-A 'line | wire of FIG. 図１のＢ−Ｂ’線における断面を示す断面図。Sectional drawing which shows the cross section in the B-B 'line | wire of FIG. 比較例に係る半導体装置１ｂの平面構造を示す平面図。The top view which shows the planar structure of the semiconductor device 1b which concerns on a comparative example. 図４のＡ−Ａ’線における断面を示す断面図。Sectional drawing which shows the cross section in the A-A 'line | wire of FIG. 第２の実施形態に係る半導体装置１ｃの平面構造を示す平面図。The top view which shows the planar structure of the semiconductor device 1c which concerns on 2nd Embodiment. 図６のＡ−Ａ’線における断面を示す断面図。Sectional drawing which shows the cross section in the A-A 'line of FIG. 第３の実施形態に係る半導体装置１ｄの平面構造を示す平面図。The top view which shows the planar structure of the semiconductor device 1d which concerns on 3rd Embodiment. 図８のＡ−Ａ’線における断面を示す断面図。Sectional drawing which shows the cross section in the A-A 'line of FIG. 第４の実施形態に係る半導体装置１ｅの平面構造を示す平面図。The top view which shows the planar structure of the semiconductor device 1e which concerns on 4th Embodiment. 図１０のＡ−Ａ’線における断面を示す断面図。Sectional drawing which shows the cross section in the A-A 'line | wire of FIG. 図１０のＢ−Ｂ’線における断面を示す断面図。Sectional drawing which shows the cross section in the B-B 'line | wire of FIG.

以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。なお、本実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は実施可能である。以下の説明において、Ｎ−、Ｎの表記は不純物濃度の相対的な高低を表す。すなわち、ＮはＮ−よりもＮ型の不純物濃度が相対的に高いことを示す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this description, common parts are denoted by common reference numerals throughout the drawings. In this embodiment, the first conductivity type is described as N-type and the second conductivity type is defined as P-type. However, the present invention can be implemented even when the first conductivity type is P-type and the second conductivity type is N-type. . In the following description, N − and N represent relative levels of impurity concentration. That is, N indicates that the N-type impurity concentration is relatively higher than N − . Further, the dimensional ratios in the drawings are not limited to the illustrated ratios. In addition, this embodiment does not limit this invention.

［第１の実施形態］
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１、図２及び図３を参照しながら説明する。図１は第１の実施形態に係る半導体装置１ａの平面構造を示す平面図、図２は図１のＡ−Ａ’線における断面を示す断面図、及び図３は図１のＢ−Ｂ’線における断面を示す断面図を示している。なお、図１に示す平面図は、図２及び図３で示すゲート酸化膜１３とソース電極１５を省略している。 [First Embodiment]
(Structure of the semiconductor device 1a)
The structure of the semiconductor device 1a according to the first embodiment will be described with reference to FIG. 1, FIG. 2, and FIG. 1 is a plan view showing a planar structure of a semiconductor device 1a according to the first embodiment, FIG. 2 is a sectional view showing a section taken along line AA 'in FIG. 1, and FIG. 3 is a sectional view taken along line BB' in FIG. FIG. 3 shows a cross-sectional view showing a cross-section along the line. In the plan view shown in FIG. 1, the gate oxide film 13 and the source electrode 15 shown in FIGS. 2 and 3 are omitted.

半導体装置１ａはＭＯＳＦＥＴ構造を有する。半導体装置１ａはＮ型ドリフト層１０（半導体基板）、Ｐ型ベース層１１（第１半導体領域）、Ｎ型ソース層１２（第２半導体領域）、ゲート酸化膜１３（絶縁膜）、ゲート電極１４（第２ゲート電極）、ソース電極１５（第２電極）、ドレイン電極１６（第１電極）、及びゲートパッド３０（第１ゲート電極）を有する。   The semiconductor device 1a has a MOSFET structure. The semiconductor device 1 a includes an N-type drift layer 10 (semiconductor substrate), a P-type base layer 11 (first semiconductor region), an N-type source layer 12 (second semiconductor region), a gate oxide film 13 (insulating film), and a gate electrode 14. (Second gate electrode), source electrode 15 (second electrode), drain electrode 16 (first electrode), and gate pad 30 (first gate electrode).

Ｎ型半導体基板１０は、第１面と、その第１面に対向する第２面を有する。また、Ｎ型半導体基板１０はＮ型ドリフト層２０を有する。本実施形態では、一例として、Ｎ型半導体基板１０にシリコン（Ｓｉ）を用いるが、第２の実施形態、第３の実施形態、及び第４の実施形態も含め、Ｎ型半導体基板１０に炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）等を用いた場合でも実施は可能である。   N-type semiconductor substrate 10 has a first surface and a second surface opposite to the first surface. The N-type semiconductor substrate 10 has an N-type drift layer 20. In this embodiment, silicon (Si) is used for the N-type semiconductor substrate 10 as an example, but the N-type semiconductor substrate 10 is carbonized including the second embodiment, the third embodiment, and the fourth embodiment. Implementation is possible even when silicon (SiC), gallium nitride (GaN), or the like is used.

半導体装置１ａの構成について説明する。まず、Ｎ型半導体基板１０の第２面側にＰ型ベース層１１が設けられる。Ｐ型ベース層１１に接し、Ｎ型半導体基板１０の第２面上において選択的にＮ型ソース層１２が設けられる。   The configuration of the semiconductor device 1a will be described. First, the P-type base layer 11 is provided on the second surface side of the N-type semiconductor substrate 10. An N-type source layer 12 is selectively provided on the second surface of the N-type semiconductor substrate 10 in contact with the P-type base layer 11.

前記Ｎ型半導体基板１０、Ｐ型ベース層１１、及びＮ型ソース層１２と接するようにＮ型半導体基板１０上にゲート酸化膜１３が設けられ、そのゲート酸化膜１３を介してゲート電極１４が設けられる。第１の実施形態の半導体装置１ａの場合、図１に示すようにゲート電極１４は複数並んで（以後、ストライプ状という）設けられる。なお、ゲート電極１４は例えばポリシリコン等が用いられるが、その材料は特に限定されない。   A gate oxide film 13 is provided on the N-type semiconductor substrate 10 so as to be in contact with the N-type semiconductor substrate 10, the P-type base layer 11, and the N-type source layer 12, and the gate electrode 14 is interposed through the gate oxide film 13. Provided. In the case of the semiconductor device 1a of the first embodiment, as shown in FIG. 1, a plurality of gate electrodes 14 are provided side by side (hereinafter referred to as stripes). The gate electrode 14 is made of, for example, polysilicon, but the material is not particularly limited.

そして、Ｎ型半導体基板１０の第２面上であり、Ｐ型ベース層１１、Ｎ型ソース層１２、及びゲート酸化膜１３に接するようにソース電極１５が設けられる。さらに、Ｎ型半導体基板１０の第１面にはドレイン電極１６が設けられる。以上の構成により、半導体装置１ａは図１、図２、及び図３に示すような平面構造及び断面構造を有する。   A source electrode 15 is provided on the second surface of the N-type semiconductor substrate 10 so as to be in contact with the P-type base layer 11, the N-type source layer 12, and the gate oxide film 13. Further, a drain electrode 16 is provided on the first surface of the N-type semiconductor substrate 10. With the above configuration, the semiconductor device 1a has a planar structure and a cross-sectional structure as shown in FIG. 1, FIG. 2, and FIG.

また、Ｎ型半導体基板１０の第２面上の一部にはゲートパッド３０（第１ゲート電極）が設けられ、前述したソース電極１５とは電気的に接続していない。このゲートパッド３０はゲート電極１４と、例えばボンディングワイヤ等によって電気的に接続され、ゲート電極１４の電源としての役割を有する。   Further, a gate pad 30 (first gate electrode) is provided on a part of the second surface of the N-type semiconductor substrate 10 and is not electrically connected to the source electrode 15 described above. The gate pad 30 is electrically connected to the gate electrode 14 by, for example, a bonding wire and serves as a power source for the gate electrode 14.

ここで、上記のような構成を有する第１の実施形態の半導体装置１ａのゲート電極１４は、図１及び図２に示すように、ゲートパッド３０の下、すなわち、Ｎ型半導体基板１０とゲートパッド３０の間に設けられたゲート酸化膜１３内にも、ストライプ状のゲート電極１４が設けられている。また、ゲートパッド３０下のＮ型半導体基板１０にもＰ型ベース層１１が設けられている。なお、ゲートパッド３０下は無効領域となるため、Ｎ型ソース層１２は形成されていないように図示しているが、Ｎ型ソース層１２は形成されていても実施は可能である。   Here, as shown in FIGS. 1 and 2, the gate electrode 14 of the semiconductor device 1a of the first embodiment having the above-described configuration is under the gate pad 30, that is, the N-type semiconductor substrate 10 and the gate. A striped gate electrode 14 is also provided in the gate oxide film 13 provided between the pads 30. A P-type base layer 11 is also provided on the N-type semiconductor substrate 10 below the gate pad 30. Since the N-type source layer 12 is not formed because the area under the gate pad 30 is an ineffective region, the N-type source layer 12 may be formed even if the N-type source layer 12 is formed.

なお、本実施形態ではＭＯＳＦＥＴ構造で説明しているが、それに限定されず例えば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以後、ＩＧＢＴという）構造であっても実施は可能である。その場合、Ｎ型半導体基板１０とドレイン電極１６の間にコレクタ領域となるＰ型半導体領域が設けられる。   In the present embodiment, the MOSFET structure has been described. However, the present invention is not limited to this. For example, an insulated gate bipolar transistor (hereinafter referred to as IGBT) structure can be used. In that case, a P-type semiconductor region serving as a collector region is provided between the N-type semiconductor substrate 10 and the drain electrode 16.

（半導体装置１ａの動作）
次に半導体装置１ａの動作について説明する。 (Operation of Semiconductor Device 1a)
Next, the operation of the semiconductor device 1a will be described.

半導体装置１ａはＭＯＳＦＥＴ構造を有しており、例えば、ソース電極１５に対して、ドレイン電極１６に正電位を印加した状態で、ゲート電極１４に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ型ベース層１１のゲート酸化膜１３に接する面に反転層が形成される。これにより、半導体装置１ａがオン状態になり、電子電流が流れる。   The semiconductor device 1a has a MOSFET structure. For example, a positive voltage larger than the threshold voltage is applied to the gate electrode 14 with a positive potential applied to the drain electrode 16 with respect to the source electrode 15. In this case, an inversion layer is formed on the surface of the P-type base layer 11 in contact with the gate oxide film 13. As a result, the semiconductor device 1a is turned on and an electronic current flows.

この電子電流は、Ｎ型ソース層１２、Ｐ型ベース層１１のゲート酸化膜１３に接する面に形成されるＮ型の反転層（すなわち半導体装置１ａのチャネル）、及びＮ型ドリフト層２０（すなわちＮ型半導体基板１０）を経て、ソース電極１５からドレイン電極１６へ流れる。   This electron current is generated by the N-type source layer 12, the N-type inversion layer (that is, the channel of the semiconductor device 1a) formed on the surface of the P-type base layer 11 in contact with the gate oxide film 13, and the N-type drift layer 20 (that is, It flows from the source electrode 15 to the drain electrode 16 through the N-type semiconductor substrate 10).

逆にゲート電極１４の印加電圧をゼロ、または負の電圧を印加することにより、電子の通路である反転層が無くなり、ソース電極１５からの電子電流が遮断され、半導体装置１ａはオフ状態（逆バイアス印加状態）となる。   Conversely, by applying zero or a negative voltage to the gate electrode 14, the inversion layer, which is an electron path, disappears, the electron current from the source electrode 15 is cut off, and the semiconductor device 1 a is turned off (reversely Bias application state).

以上のように、半導体装置１ａは、ゲート電極１８の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。   As described above, the semiconductor device 1 a operates by switching the on state and the off state by controlling the voltage of the gate electrode 18.

（半導体装置１ａの効果）
第１の実施形態の半導体装置１ａの効果について、比較例を参照して説明する。 (Effect of the semiconductor device 1a)
The effect of the semiconductor device 1a of the first embodiment will be described with reference to a comparative example.

図４は比較例に係る半導体装置１ｂの平面構造を示す平面図、図５は図４のＡ−Ａ’線における断面を示す断面図を示す断面図を示している。   4 is a plan view showing a planar structure of a semiconductor device 1b according to a comparative example, and FIG. 5 is a sectional view showing a sectional view taken along line A-A 'of FIG.

比較例が第１の実施形態と異なる点は、図４及び図５に示すように、半導体装置１ｂのゲートパッド３０下のゲート酸化膜１３内にはゲート電極１４が設けられていない点である。すなわち、ゲートパッド３０部の断面構造は図５に示すような構造であり、Ｎ型半導体基板１０とソース電極１５の間にはゲート酸化膜１３のみが形成されており、さらに、ゲートパッド３０下のＮ型半導体基板１０にはＰ型ベース層１１が設けられていない。ゲートパッド３０部以外の構造については第１の実施形態の場合と同様である。   The comparative example is different from the first embodiment in that the gate electrode 14 is not provided in the gate oxide film 13 under the gate pad 30 of the semiconductor device 1b as shown in FIGS. . That is, the cross-sectional structure of the gate pad 30 part is as shown in FIG. The N-type semiconductor substrate 10 is not provided with the P-type base layer 11. The structure other than the gate pad 30 is the same as that in the first embodiment.

ここで、例えばＭＯＳＦＥＴ構造を有する半導体装置のスイッチング速度を上昇させる際に生じる問題点と、その解決方法の一般的な一例について説明する。スイッチング速度を上昇させると、スイッチング時のノイズの発生が顕著になる傾向にあり、そのノイズは誤った情報伝達等の要因となる。半導体装置の容量を増加させるとノイズが抑制されることが経験的に分かっており、このようなノイズを低減させる方法の１つとして挙げられる。   Here, for example, a problem that occurs when the switching speed of a semiconductor device having a MOSFET structure is increased and a general example of a solution thereof will be described. When the switching speed is increased, the generation of noise at the time of switching tends to become prominent, and the noise causes erroneous information transmission and the like. It has been empirically found that increasing the capacitance of a semiconductor device suppresses noise, and this is one of the methods for reducing such noise.

平行電極板の容量は、電極面積に比例し、電極間距離に反比例する。従って、比較例の半導体装置１ｂにおいて、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させる、すなわち、ゲート酸化膜１３の膜厚を薄くすることにより、半導体装置１ｂ全体の容量を決める要素の１つであるＮ型半導体基板１０とゲートパッド３０間の容量（以後、ＣＧＤという）を増加させることが可能となる。前述したように、半導体装置１ｂの容量（すなわちＣＧＤ）を増加させることにより、ノイズの発生を抑制できる。 The capacity of the parallel electrode plate is proportional to the electrode area and inversely proportional to the distance between the electrodes. Therefore, in the semiconductor device 1b of the comparative example, the distance between the N-type semiconductor substrate 10 and the gate pad 30 is reduced, that is, the thickness of the gate oxide film 13 is reduced, thereby determining the capacity of the entire semiconductor device 1b. It is possible to increase the capacitance between the N-type semiconductor substrate 10 and the gate pad 30 (hereinafter referred to as CGD ). As described above, the generation of noise can be suppressed by increasing the capacitance (ie, C GD ) of the semiconductor device 1b.

しかしながら、Ｎ型半導体基板１０とゲートパッド３０の電極間距離を減少させるために、ゲート酸化膜１３を薄くすると、ゲート電極１４とゲートパッド３０とをボンディングワイヤ等でボンディングする際、Ｎ型半導体基板１０の第２面に物理的なダメージを与える可能性が生じ、結果として、半導体装置１ｂの信頼性の低下に繋がる。   However, if the gate oxide film 13 is made thin in order to reduce the distance between the electrodes of the N-type semiconductor substrate 10 and the gate pad 30, the N-type semiconductor substrate is bonded when bonding the gate electrode 14 and the gate pad 30 with a bonding wire or the like. 10 may cause physical damage to the second surface, resulting in a decrease in the reliability of the semiconductor device 1b.

第１の実施形態の半導体装置１ａの場合、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設け、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けている。ゲート電極１４はゲートパッド３０と同電位であるため、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けることは、事実上、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させることである。よって、半導体装置１ａではＣＧＤを上昇させることが可能となる。 In the case of the semiconductor device 1 a of the first embodiment, the gate electrode 14 is provided in the gate oxide film 13 under the gate pad 30, and the P-type base layer 11 is provided on the N-type semiconductor substrate 10 under the gate pad 30. . Since the gate electrode 14 is at the same potential as the gate pad 30, providing the gate electrode 14 in the gate oxide film 13 below the gate pad 30 effectively reduces the distance between the N-type semiconductor substrate 10 and the gate pad 30. That is. Therefore, C GD can be increased in the semiconductor device 1a.

加えて、ゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けることにより、Ｐ型ベース層１１とゲート電極１４間の容量（以後、ＣＧＳという）も形成される。従って、半導体装置１ａ全体としての容量をさらに上昇させることが可能である。 In addition, by providing the P-type base layer 11 on the N-type semiconductor substrate 10 under the gate pad 30, a capacitance (hereinafter referred to as CGS ) between the P-type base layer 11 and the gate electrode 14 is also formed. Therefore, it is possible to further increase the capacity of the entire semiconductor device 1a.

また、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けているのみであり、ゲート酸化膜１３の厚さ（Ｎ型半導体基板１０の第２面からゲートパッド３０までの長さ）は不変である。よって、比較例の半導体装置１ｂのように、ボンディングワイヤ等によるゲート電極１４とゲートパッド３０のボンディング時に、Ｎ型半導体基板１０の第２面への物理的なダメージは抑制できる。   Further, only the gate electrode 14 is provided in the gate oxide film 13 below the gate pad 30, and the thickness of the gate oxide film 13 (the length from the second surface of the N-type semiconductor substrate 10 to the gate pad 30). Is immutable. Therefore, physical damage to the second surface of the N-type semiconductor substrate 10 can be suppressed when the gate electrode 14 and the gate pad 30 are bonded by a bonding wire or the like as in the semiconductor device 1b of the comparative example.

以上のように、ゲートパッド３０下のゲート酸化膜１３内にもゲート電極１４を設けることによりＣＧＤを上昇させ、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層を設けることによりＣＧＳを形成し、半導体装置１ａ全体の容量を増加することが可能である。よって、半導体装置１ａは、スイッチング速度を上昇させた際に生じるノイズの発生を抑制することが可能である。 As described above, by providing the gate electrode 14 also in the gate oxide film 13 under the gate pad 30, the CGD is raised, and further, by providing the P-type base layer on the N-type semiconductor substrate 10 under the gate pad 30. C GS can be formed to increase the capacity of the entire semiconductor device 1a. Therefore, the semiconductor device 1a can suppress the generation of noise that occurs when the switching speed is increased.

［第２の実施形態］
以下に、図６及び図７を用いて第２の実施形態について説明する。なお、第２の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。 [Second Embodiment]
Hereinafter, the second embodiment will be described with reference to FIGS. 6 and 7. In addition, about 2nd Embodiment, description is abbreviate | omitted about the point similar to 1st Embodiment, and a different point is demonstrated.

（半導体装置１ｃの構造）
第２の実施形態に係る半導体装置１ｃの構造について、図６及び図７を参照しながら説明する。図６は第２の実施形態に係る半導体装置１ｃの平面構造を示す平面図、図７は図６のＡ−Ａ’線における断面を示す断面図を示している。 (Structure of the semiconductor device 1c)
The structure of the semiconductor device 1c according to the second embodiment will be described with reference to FIGS. FIG. 6 is a plan view showing a planar structure of the semiconductor device 1c according to the second embodiment, and FIG. 7 is a sectional view showing a section taken along line AA ′ of FIG.

半導体装置１ｃが第１の実施形態の半導体装置１ａと異なる点は、ゲートパッド３０下の隣接するＰ型ベース層１１間にＮ−型半導体層１７（第３半導体領域）が設けられている点である（図７）。すなわち、ゲートパッド３０下における、ゲート電極１３下のＮ型半導体基板１０にＮ−型半導体層１７が設けられている。 The semiconductor device 1 c is different from the semiconductor device 1 a of the first embodiment in that an N − type semiconductor layer 17 (third semiconductor region) is provided between adjacent P type base layers 11 under the gate pad 30. (FIG. 7). That is, the N − type semiconductor layer 17 is provided on the N type semiconductor substrate 10 below the gate electrode 13 under the gate pad 30.

その他の構造については、第１の実施形態の半導体装置１ａと同様であり、ＭＯＳＦＥＴ構造を有している。そして、平面視した際に、ゲートパッド３０の下、すなわち、Ｎ型半導体基板１０とゲートパッド３０の間に設けられたゲート酸化膜１３内にも、ストライプ状のゲート電極１４が設けられている。なお、ゲートパッド３０下は無効領域となるため、Ｎ型ソース層１２は形成されていないように図示しているが、Ｎ型ソース層１２は形成されていても実施は可能である。   The other structure is the same as that of the semiconductor device 1a of the first embodiment, and has a MOSFET structure. When viewed in a plan view, a stripe-shaped gate electrode 14 is also provided under the gate pad 30, that is, in the gate oxide film 13 provided between the N-type semiconductor substrate 10 and the gate pad 30. . Since the N-type source layer 12 is not formed because the area under the gate pad 30 is an ineffective region, the N-type source layer 12 may be formed even if the N-type source layer 12 is formed.

本実施形態でもＭＯＳＦＥＴ構造で説明しているが、それに限定されず例えばＩＧＢＴ構造であっても実施は可能である。その場合、Ｎ型半導体基板１０とドレイン電極１６の間にコレクタ領域となるＰ型半導体領域が設けられる。   Although the present embodiment has been described with a MOSFET structure, the present invention is not limited to this, and the present invention can be implemented even with an IGBT structure, for example. In that case, a P-type semiconductor region serving as a collector region is provided between the N-type semiconductor substrate 10 and the drain electrode 16.

（半導体装置１ｃの動作）
半導体装置１ｃの動作は半導体装置１ａと同様である。 (Operation of Semiconductor Device 1c)
The operation of the semiconductor device 1c is the same as that of the semiconductor device 1a.

半導体装置１ｃの動作時（オン状態）のみの説明をすると、まず、ソース電極１５に対して、ドレイン電極１６に正電位を印加した状態で、ゲート電極１４に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ型ベース層１１のゲート酸化膜１３に接する面に反転層が形成される。これにより、半導体装置１ｃがオン状態になり、電子電流が流れる。   When only the semiconductor device 1c is operated (ON state), first, a positive voltage higher than the threshold voltage is applied to the gate electrode 14 with a positive potential applied to the drain electrode 16 with respect to the source electrode 15. Apply. In this case, an inversion layer is formed on the surface of the P-type base layer 11 in contact with the gate oxide film 13. Thereby, the semiconductor device 1c is turned on and an electronic current flows.

この電子電流は、Ｎ型ソース層１２、Ｐ型ベース層１１のゲート酸化膜１３に接する面に形成されるＮ型の反転層（すなわち半導体装置１ｃのチャネル）、及びＮ型ドリフト層２０を経て、ソース電極１５からドレイン電極１６へ流れる。   This electron current passes through the N-type source layer 12, the N-type inversion layer (that is, the channel of the semiconductor device 1c) formed on the surface of the P-type base layer 11 in contact with the gate oxide film 13, and the N-type drift layer 20. , And flows from the source electrode 15 to the drain electrode 16.

以上のように、半導体装置１ｃも、ゲート電極１４の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。   As described above, the semiconductor device 1c also operates by switching the ON state and the OFF state by controlling the voltage of the gate electrode 14.

（半導体装置１ｃの効果）
第２の実施形態の半導体装置１ｃの効果について説明する。 (Effect of the semiconductor device 1c)
The effect of the semiconductor device 1c of the second embodiment will be described.

ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設け、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１及びＮ−型半導体層１７を設けている。ゲート電極１４はゲートパッド３０と同電位であるため、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けることは、事実上、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させることである。上述したように、平行電極板の容量は、電極面積に比例し電極間距離に反比例するので、Ｎ型半導体基板１０とゲートパッド３０（ゲート電極１４）の距離を減少させることによって、半導体装置１ｃではＣＧＤを上昇させることが可能となる。 A gate electrode 14 is provided in the gate oxide film 13 under the gate pad 30, and a P-type base layer 11 and an N − -type semiconductor layer 17 are provided on the N-type semiconductor substrate 10 under the gate pad 30. Since the gate electrode 14 is at the same potential as the gate pad 30, providing the gate electrode 14 in the gate oxide film 13 below the gate pad 30 effectively reduces the distance between the N-type semiconductor substrate 10 and the gate pad 30. That is. As described above, the capacitance of the parallel electrode plate is proportional to the electrode area and inversely proportional to the distance between the electrodes. Therefore, by reducing the distance between the N-type semiconductor substrate 10 and the gate pad 30 (gate electrode 14), the semiconductor device 1c is reduced. Then, it becomes possible to raise CGD .

第２の実施形態の半導体装置１ｃの場合、ゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１及びＮ−型半導体層１７を設けることにより、Ｐ型ベース層１１とゲート電極１４間の容量ＣＧＳ、及びＮ−型半導体層１７とゲート電極１４間の容量（以後、Ｃ’という）も形成される。従って、半導体装置１ｃ全体としての容量をさらに上昇させることが可能である。 In the case of the semiconductor device 1 c of the second embodiment, the P-type base layer 11 and the N − -type semiconductor layer 17 are provided on the N-type semiconductor substrate 10 below the gate pad 30, so that the distance between the P-type base layer 11 and the gate electrode 14 is increased. capacitance C GS, and N - capacitance between -type semiconductor layer 17 and the gate electrode 14 (hereinafter, referred to as C ') is also formed. Therefore, it is possible to further increase the capacity of the entire semiconductor device 1c.

加えて、隣接するＰ型ベース層１１間にＮ−型半導体層１７を設けることにより、逆バイアス印加時のＰ型ベース層１１間の空乏層形成を遅くすることができるため、逆バイアス印加電圧による容量変化を小さくすることが可能となる。結果として、スイッチング時の容量の変化も低減でき、スイッチングノイズ抑制が可能となる。 In addition, by providing the N − -type semiconductor layer 17 between the adjacent P-type base layers 11, the depletion layer formation between the P-type base layers 11 at the time of applying the reverse bias can be delayed. It is possible to reduce the change in capacity due to. As a result, a change in capacitance at the time of switching can be reduced, and switching noise can be suppressed.

また、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けているのみであり、ゲート酸化膜１３の厚さ（Ｎ型半導体基板１０の第２面からゲートパッド３０までの長さ）は不変である。よって、ボンディングワイヤ等によるゲート電極１４とゲートパッド３０のボンディング時に、Ｎ型半導体基板１０の第２面への物理的なダメージは抑制できる。   Further, only the gate electrode 14 is provided in the gate oxide film 13 below the gate pad 30, and the thickness of the gate oxide film 13 (the length from the second surface of the N-type semiconductor substrate 10 to the gate pad 30). Is immutable. Therefore, physical damage to the second surface of the N-type semiconductor substrate 10 can be suppressed when the gate electrode 14 and the gate pad 30 are bonded by a bonding wire or the like.

以上のように、ゲートパッド３０下のゲート酸化膜１３内にもゲート電極１４を設けることによりＣＧＤを上昇させ、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１及びＮ−型半導体層１７を設けることによりＣＧＳ及びＣ’を形成し、半導体装置１ｃ全体の容量を増加することが可能となる。従って、半導体装置１ｃは、スイッチング速度を上昇させた際に生じるノイズの発生を抑制することが可能である。 As described above, the CGD is raised by providing the gate electrode 14 also in the gate oxide film 13 under the gate pad 30, and the P-type base layer 11 and N − are formed on the N-type semiconductor substrate 10 under the gate pad 30. By providing the type semiconductor layer 17, C GS and C ′ can be formed, and the capacity of the entire semiconductor device 1 c can be increased. Therefore, the semiconductor device 1c can suppress the generation of noise that occurs when the switching speed is increased.

［第３の実施形態］
以下に、図８及び図９を用いて第３の実施形態について説明する。なお、第３の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。 [Third Embodiment]
The third embodiment will be described below with reference to FIGS. 8 and 9. In addition, about 3rd Embodiment, description is abbreviate | omitted about the point similar to 1st Embodiment, and a different point is demonstrated.

（半導体装置１ｄの構造）
第３の実施形態に係る半導体装置１ｄの構造について、図８及び図９を参照しながら説明する。図８は第３の実施形態に係る半導体装置１ｄの平面構造を示す平面図、図９は図８のＡ−Ａ’線における断面を示す断面図を示している。 (Structure of the semiconductor device 1d)
The structure of the semiconductor device 1d according to the third embodiment will be described with reference to FIGS. FIG. 8 is a plan view showing a planar structure of the semiconductor device 1d according to the third embodiment, and FIG. 9 is a sectional view showing a section taken along the line AA ′ of FIG.

半導体装置１ｄが第１の実施形態の半導体装置１ａと異なる点は、ゲートパッド３０下のゲート酸化膜１３内に設けられたゲート電極１４が板状に設けられている点である。なお、図８ではゲートパッド３０下の板状のゲート電極１４はゲートパッド３０よりも面積が大きいように図示しているが、ゲートパッド３０下の板状のゲート電極１４の面積は特に限定されない。また、ゲートパッド３０下は無効領域となるため、Ｎ型ソース層１２は形成されていないように図示しているが、Ｎ型ソース層１２は形成されていても実施は可能である。   The semiconductor device 1d is different from the semiconductor device 1a of the first embodiment in that the gate electrode 14 provided in the gate oxide film 13 under the gate pad 30 is provided in a plate shape. In FIG. 8, the plate-like gate electrode 14 under the gate pad 30 is shown to have a larger area than the gate pad 30, but the area of the plate-like gate electrode 14 under the gate pad 30 is not particularly limited. . Further, since the area under the gate pad 30 is an ineffective region, the N-type source layer 12 is not formed, but the N-type source layer 12 can be implemented even if it is formed.

本実施形態でもＭＯＳＦＥＴ構造で説明しているが、それに限定されず例えばＩＧＢＴ構造であっても実施は可能である。その場合、Ｎ型半導体基板１０とドレイン電極１６の間にコレクタ領域となるＰ型半導体領域が設けられる。   Although the present embodiment has been described with a MOSFET structure, the present invention is not limited to this, and the present invention can be implemented even with an IGBT structure, for example. In that case, a P-type semiconductor region serving as a collector region is provided between the N-type semiconductor substrate 10 and the drain electrode 16.

（半導体装置１ｄの動作）
半導体装置１ｄの動作は半導体装置１ａと同様である。 (Operation of Semiconductor Device 1d)
The operation of the semiconductor device 1d is the same as that of the semiconductor device 1a.

半導体装置１ｄの動作時（オン状態）のみの説明をすると、まず、ソース電極１５に対して、ドレイン電極１６に正電位を印加した状態で、ゲート電極１４に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ型ベース層１１のゲート酸化膜１３に接する面に反転層が形成される。これにより、半導体装置１ｄがオン状態になり、電子電流が流れる。   When only the semiconductor device 1d is operated (ON state), first, a positive voltage higher than the threshold voltage is applied to the gate electrode 14 with a positive potential applied to the drain electrode 16 with respect to the source electrode 15. Apply. In this case, an inversion layer is formed on the surface of the P-type base layer 11 in contact with the gate oxide film 13. Thereby, the semiconductor device 1d is turned on, and an electronic current flows.

この電子電流は、Ｎ型ソース層１２、Ｐ型ベース層１１のゲート酸化膜１３に接する面に形成されるＮ型の反転層（すなわち半導体装置１ｄのチャネル）、及びＮ型ドリフト層２０を経て、ソース電極１５からドレイン電極１６へ流れる。   This electron current passes through the N-type source layer 12, the N-type inversion layer (that is, the channel of the semiconductor device 1d) formed on the surface of the P-type base layer 11 in contact with the gate oxide film 13, and the N-type drift layer 20. , And flows from the source electrode 15 to the drain electrode 16.

以上のように、半導体装置１ｄも、ゲート電極１４の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。   As described above, the semiconductor device 1d also operates by switching between the on state and the off state by controlling the voltage of the gate electrode 14.

（半導体装置１ｄの効果）
第３の実施形態の半導体装置１ｄの効果について説明する。 (Effect of the semiconductor device 1d)
The effect of the semiconductor device 1d according to the third embodiment will be described.

ゲート電極１４の電位は、ゲートパッド３０の電位と等しい。よって、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けることは、事実上、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させることである。上述したように、平行電極板の容量は、電極面積に比例し電極間距離に反比例するので、Ｎ型半導体基板１０とゲートパッド３０（ゲート電極１４）の距離を減少させることによって、半導体装置１ｃではＣＧＤを上昇させることが可能となる。 The potential of the gate electrode 14 is equal to the potential of the gate pad 30. Therefore, providing the gate electrode 14 in the gate oxide film 13 under the gate pad 30 effectively reduces the distance between the N-type semiconductor substrate 10 and the gate pad 30. As described above, the capacitance of the parallel electrode plate is proportional to the electrode area and inversely proportional to the distance between the electrodes. Therefore, by reducing the distance between the N-type semiconductor substrate 10 and the gate pad 30 (gate electrode 14), the semiconductor device 1c is reduced. Then, it becomes possible to raise CGD .

第３の実施形態の半導体装置１ｄの場合、ゲートパッド３０下のゲート酸化膜１３内に設けたゲート電極１４を板状に設けることにより、第１の実施形態のようにゲートパッド３０下のゲート酸化膜１３内に設けたゲート電極１４をストライプ状に設けた場合よりも、平面視した際のゲート電極１４の表面積が大きくなっている。平行電極板の容量は電極面積に比例するため、第３の実施形態の半導体装置１ｄのＣＧＤは、第１の実施形態の半導体装置１ａのＣＧＤよりも大きくなる。従って、半導体装置１ｄ全体としての容量を増加させる効果をさらに得ることが可能となる。 In the case of the semiconductor device 1d of the third embodiment, the gate electrode 14 provided in the gate oxide film 13 under the gate pad 30 is provided in a plate shape, so that the gate under the gate pad 30 as in the first embodiment. The surface area of the gate electrode 14 in plan view is larger than when the gate electrode 14 provided in the oxide film 13 is provided in a stripe shape. Since the capacitance of the parallel electrode plate is proportional to the electrode area, the C GD of the semiconductor device 1d according to the third embodiment is larger than the C GD of the semiconductor device 1a according to the first embodiment. Therefore, it is possible to further obtain the effect of increasing the capacity of the entire semiconductor device 1d.

また、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けているのみであり、ゲート酸化膜１３の厚さ（Ｎ型半導体基板１０の第２面からゲートパッド３０までの長さ）は不変である。よって、ボンディングワイヤ等によるゲート電極１４とゲートパッド３０のボンディング時に、Ｎ型半導体基板１０の第２面への物理的なダメージは抑制できる。   Further, only the gate electrode 14 is provided in the gate oxide film 13 below the gate pad 30, and the thickness of the gate oxide film 13 (the length from the second surface of the N-type semiconductor substrate 10 to the gate pad 30). Is immutable. Therefore, physical damage to the second surface of the N-type semiconductor substrate 10 can be suppressed when the gate electrode 14 and the gate pad 30 are bonded by a bonding wire or the like.

以上のように、ゲートパッド３０下のゲート酸化膜１３内に板状のゲート電極１４を設けることによりＣＧＤを上昇させ、半導体装置１ｄ全体の容量を増加することが可能となる。従って、半導体装置１ｄは、スイッチング速度を上昇させた際に生じるノイズの発生を抑制することが可能である。 As described above, increases the C GD by providing a plate-shaped gate electrode 14 to the gate pad 30 under the gate oxide film 13, it becomes possible to increase the capacity of the entire semiconductor device 1d. Therefore, the semiconductor device 1d can suppress the generation of noise that occurs when the switching speed is increased.

［第４の実施形態］
以下に、図１０、図１１、及び図１２を用いて第４の実施形態について説明する。なお、第４の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。 [Fourth Embodiment]
Hereinafter, the fourth embodiment will be described with reference to FIGS. 10, 11, and 12. In addition, about 4th Embodiment, description is abbreviate | omitted about the point similar to 1st Embodiment, and a different point is demonstrated.

（半導体装置１ｅの構造）
第４の実施形態に係る半導体装置１ｅの構造について、図１０、図１１、及び図１２を参照しながら説明する。図１０は第４の実施形態に係る半導体装置１ｅの平面構造を示す平面図、図１１は図１０のＡ−Ａ’線における断面を示す断面図、及び図１２は図１０のＢ−Ｂ’線における断面を示す断面図を示している。 (Structure of the semiconductor device 1e)
The structure of the semiconductor device 1e according to the fourth embodiment will be described with reference to FIGS. 10, 11, and 12. FIG. FIG. 10 is a plan view showing a planar structure of a semiconductor device 1e according to the fourth embodiment, FIG. 11 is a sectional view showing a section taken along line AA ′ of FIG. 10, and FIG. 12 is BB ′ of FIG. FIG. 3 shows a cross-sectional view showing a cross-section along the line.

半導体装置１ｅが第１の実施形態の半導体装置１ａと異なる点は、ゲートパッド３０下のゲート酸化膜１３内にもゲート電極１４が設けられており、さらに平面視した際にゲート電極１４が互いに交差（以後、メッシュ状という）して設けられている点である（図１０及び図１１）。それ以外の構造については図１２に示すように、第１の実施形態の半導体装置１ａ等の構造と同様である。   The semiconductor device 1e differs from the semiconductor device 1a of the first embodiment in that a gate electrode 14 is also provided in the gate oxide film 13 below the gate pad 30, and the gate electrodes 14 are mutually connected when viewed in plan. It is a point provided by intersecting (hereinafter referred to as mesh shape) (FIGS. 10 and 11). Other structures are the same as those of the semiconductor device 1a and the like of the first embodiment as shown in FIG.

なお、ゲートパッド３０下は無効領域となるため、Ｎ型ソース層１２は形成されていないように図示しているが、Ｎ型ソース層１２は形成されていても実施は可能である。   Since the N-type source layer 12 is not formed because the area under the gate pad 30 is an ineffective region, the N-type source layer 12 may be formed even if the N-type source layer 12 is formed.

また、本実施形態でもＭＯＳＦＥＴ構造で説明しているが、それに限定されず例えばＩＧＢＴ構造であっても実施は可能である。その場合、Ｎ型半導体基板１０とドレイン電極１６の間にコレクタ領域となるＰ型半導体領域が設けられる。   Although the present embodiment has been described with the MOSFET structure, the present invention is not limited to this, and the present invention can be implemented even with an IGBT structure, for example. In that case, a P-type semiconductor region serving as a collector region is provided between the N-type semiconductor substrate 10 and the drain electrode 16.

（半導体装置１ｅの動作）
半導体装置１ｅの動作は半導体装置１ａと同様である。 (Operation of the semiconductor device 1e)
The operation of the semiconductor device 1e is the same as that of the semiconductor device 1a.

半導体装置１ｅの動作時（オン状態）のみの説明をすると、まず、ソース電極１５に対して、ドレイン電極１６に正電位を印加した状態で、ゲート電極１４に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ型ベース層１１のゲート酸化膜１３に接する面に反転層が形成される。これにより、半導体装置１ｅがオン状態になり、電子電流が流れる。   When only the semiconductor device 1e is in operation (on state), first, a positive voltage higher than the threshold voltage is applied to the gate electrode 14 with a positive potential applied to the drain electrode 16 with respect to the source electrode 15. Apply. In this case, an inversion layer is formed on the surface of the P-type base layer 11 in contact with the gate oxide film 13. As a result, the semiconductor device 1e is turned on, and an electronic current flows.

この電子電流は、Ｎ型ソース層１２、Ｐ型ベース層１１のゲート酸化膜１３に接する面に形成されるＮ型の反転層（すなわち半導体装置１ｄのチャネル）、及びＮ型ドリフト層２０を経て、ソース電極１５からドレイン電極１６へ流れる。   This electron current passes through the N-type source layer 12, the N-type inversion layer (that is, the channel of the semiconductor device 1d) formed on the surface of the P-type base layer 11 in contact with the gate oxide film 13, and the N-type drift layer 20. , And flows from the source electrode 15 to the drain electrode 16.

以上のように、半導体装置１ｅも、ゲート電極１４の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。   As described above, the semiconductor device 1e also operates by switching the on state and the off state by controlling the voltage of the gate electrode 14.

（半導体装置１ｅの効果）
第４の実施形態の半導体装置１ｅの効果について説明する。 (Effect of the semiconductor device 1e)
The effect of the semiconductor device 1e of the fourth embodiment will be described.

ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設け、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けている。ゲート電極１４はゲートパッド３０と同電位であるため、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けることは、事実上、Ｎ型半導体基板１０とゲートパッド３０の距離を減少させることである。上述したように、平行電極板の容量は、電極面積に比例し電極間距離に反比例するので、Ｎ型半導体基板１０とゲートパッド３０（ゲート電極１４）の距離を減少させることによって、半導体装置１ｄではＣＧＤを上昇させることが可能となる。 A gate electrode 14 is provided in the gate oxide film 13 under the gate pad 30, and a P-type base layer 11 is provided on the N-type semiconductor substrate 10 under the gate pad 30. Since the gate electrode 14 is at the same potential as the gate pad 30, providing the gate electrode 14 in the gate oxide film 13 below the gate pad 30 effectively reduces the distance between the N-type semiconductor substrate 10 and the gate pad 30. That is. As described above, the capacitance of the parallel electrode plate is proportional to the electrode area and inversely proportional to the distance between the electrodes. Therefore, by reducing the distance between the N-type semiconductor substrate 10 and the gate pad 30 (gate electrode 14), the semiconductor device 1d is reduced. Then, it becomes possible to raise CGD .

第４の実施形態の半導体装置１ｅの場合、ゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けることにより、Ｐ型ベース層１１とゲート電極１４間の容量ＣＧＳも形成される。従って、半導体装置１ｅ全体としての容量をさらに上昇させることが可能である。本実施形態の場合、ゲートパッド３０下のメッシュ状のゲート電極１４の空間部の面積が小さい、すなわち、ゲート電極１４の占める面積が大きくなり、板状に近いほど容量上昇の効果は得やすい。 In the case of the semiconductor device 1e of the fourth embodiment, by providing the P-type base layer 11 on the N-type semiconductor substrate 10 under the gate pad 30, the capacitance CGS between the P-type base layer 11 and the gate electrode 14 is also formed. The Therefore, it is possible to further increase the capacity of the entire semiconductor device 1e. In the case of the present embodiment, the effect of increasing the capacity is easier to obtain as the area of the space portion of the mesh-like gate electrode 14 below the gate pad 30 is smaller, that is, the area occupied by the gate electrode 14 is larger and closer to a plate shape.

さらに、第４の実施形態の半導体装置１ｅのように、平面視した際にゲート電極１４がメッシュ状となるように設けることにより、半導体装置として機能する有効領域がストライプ状の場合よりも広くなるという効果も有する。   Furthermore, as in the semiconductor device 1e of the fourth embodiment, by providing the gate electrode 14 in a mesh shape when viewed in plan, the effective region functioning as the semiconductor device becomes wider than in the case of the stripe shape. It also has the effect.

また、ゲートパッド３０下のゲート酸化膜１３内にゲート電極１４を設けているのみであり、ゲート酸化膜１３の厚さ（Ｎ型半導体基板１０の第２面からゲートパッド３０までの長さ）は不変である。よって、ボンディングワイヤ等によるゲート電極１４とゲートパッド３０のボンディング時に、Ｎ型半導体基板１０の第２面への物理的なダメージは抑制できる。   Further, only the gate electrode 14 is provided in the gate oxide film 13 below the gate pad 30, and the thickness of the gate oxide film 13 (the length from the second surface of the N-type semiconductor substrate 10 to the gate pad 30). Is immutable. Therefore, physical damage to the second surface of the N-type semiconductor substrate 10 can be suppressed when the gate electrode 14 and the gate pad 30 are bonded by a bonding wire or the like.

以上のように、平面視した際にメッシュ状となり、かつゲートパッド３０下のゲート酸化膜１３内にも位置するゲート電極１４を設けることによりＣＧＤを上昇させ、さらにゲートパッド３０下のＮ型半導体基板１０にＰ型ベース層１１を設けることによりＣＧＳを形成し、半導体装置１ｅ全体の容量を増加することが可能となる。従って、半導体装置１ｅは、スイッチング速度を上昇させた際に生じるノイズの発生を抑制することが可能である。 As described above, by providing the gate electrode 14 that is meshed when viewed in plan and is also located in the gate oxide film 13 under the gate pad 30, the CGD is raised, and further, the N-type under the gate pad 30 is increased. By providing the P-type base layer 11 on the semiconductor substrate 10, CGS can be formed, and the capacity of the entire semiconductor device 1e can be increased. Therefore, the semiconductor device 1e can suppress the generation of noise that occurs when the switching speed is increased.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and their modifications are included in the scope and gist of the invention, and are also included in the invention described in the claims and the equivalents thereof.

１ａ，１ｂ，１ｃ，１ｄ，１ｅ…半導体装置、１０…Ｎ型半導体基板（半導体基板）、１１…Ｐ型ベース層（第１半導体領域）、１２…Ｎ型ソース層（第２半導体領域）、１３…ゲート酸化膜（絶縁膜）、１４…ゲート電極（第２ゲート電極）、１５…ソース電極（第２電極）、１６…ドレイン電極（第１電極）、１７…Ｎ−型半導体層（第３半導体領域）、２０…Ｎ型ドリフト層、３０…ゲートパッド（第１ゲート電極） DESCRIPTION OF SYMBOLS 1a, 1b, 1c, 1d, 1e ... Semiconductor device, 10 ... N-type semiconductor substrate (semiconductor substrate), 11 ... P-type base layer (first semiconductor region), 12 ... N-type source layer (second semiconductor region), DESCRIPTION OF SYMBOLS 13 ... Gate oxide film (insulating film), 14 ... Gate electrode (second gate electrode), 15 ... Source electrode (second electrode), 16 ... Drain electrode (first electrode), 17 ... N - type semiconductor layer (first 3 semiconductor regions), 20... N-type drift layer, 30... Gate pad (first gate electrode)

Claims (5)

第１面、及び第２面を有する第１導電型の半導体基板と、
前記第１面に設けられた第１電極と、
前記半導体基板の前記第２面側に設けられた第１半導体領域と、
前記第１半導体領域の前記第２面上に選択的に設けられた第２半導体領域と、
前記第１面上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第１ゲート電極と、
前記半導体基板と前記第１ゲート電極の間も含めて、前記絶縁膜を介して前記半導体基板及び前記第１半導体領域に接するように設けられた第２ゲート電極と、
前記第１面上及び前記絶縁膜上に設けられた第２電極と、
を有する半導体装置。 A first conductivity type semiconductor substrate having a first surface and a second surface;
A first electrode provided on the first surface;
A first semiconductor region provided on the second surface side of the semiconductor substrate;
A second semiconductor region selectively provided on the second surface of the first semiconductor region;
An insulating film provided on the first surface;
A first gate electrode provided on the insulating film;
A second gate electrode provided so as to be in contact with the semiconductor substrate and the first semiconductor region through the insulating film, including between the semiconductor substrate and the first gate electrode;
A second electrode provided on the first surface and the insulating film;
A semiconductor device. 前記第２ゲート電極は平行に複数設けられた請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a plurality of the second gate electrodes are provided in parallel. 前記第２ゲート電極は互いに交差するように複数設けられた請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a plurality of the second gate electrodes are provided so as to cross each other. 前記半導体基板と前記第１ゲート電極の間に位置する前記第２ゲート電極が板状となるように設けられた請求項１乃至３のいずれか一に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the second gate electrode positioned between the semiconductor substrate and the first gate electrode is provided in a plate shape. 5. 前記第１ゲート電極下において、前記絶縁膜を介して前記第２ゲート電極と接するように前記第２面上に設けられた第１導電型の第３半導体領域を有する請求項１乃至４のいずれか一に記載の半導体装置。   5. The semiconductor device according to claim 1, further comprising: a third semiconductor region of a first conductivity type provided on the second surface so as to be in contact with the second gate electrode through the insulating film under the first gate electrode. A semiconductor device according to claim 1.
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