JP2013251460A

JP2013251460A - Semiconductor device

Info

Publication number: JP2013251460A
Application number: JP2012126492A
Authority: JP
Inventors: Shunsuke Ikeda; 俊介池田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-06-01
Filing date: 2012-06-01
Publication date: 2013-12-12

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that has high ESD resistance and is provided with an ESD protection circuit that does not affect the operation of an internal circuit.SOLUTION: A semiconductor device includes an internal circuit 3, an ESD protection circuit 2, and a terminal SIG. The ESD protection circuit 2 includes a first active clamp circuit 11 and a second active clamp circuit 12. The first active clamp circuit 11 is provided between the terminal SIG and the internal circuit 3 and short-circuits the terminal SIG to ground potential GND in response to an overvoltage. The second active clamp circuit 12 is connected in parallel to the first active clamp circuit 11 with respect to the terminal SIG and outputs a control signal SS in response to an overvoltage generating at the terminal SIG. The first active clamp circuit 11 changes an input and output path 21 of a signal between the internal circuit 3 and the terminal SIG from low resistance to high resistance on the basis of the control signal SS.

Description

本発明は、半導体装置に関し、特にＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）保護回路を備える半導体装置に好適に利用できるものである。 The present invention relates to a semiconductor device, and can be suitably used particularly for a semiconductor device including an ESD (ElectroStatic Discharge) protection circuit.

半導体装置においてＥＳＤ破壊から内部回路を保護する技術が知られている。その技術の一つとして、アクティブクランプ回路を用いる方法が知られている。アクティブクランプ回路は、半導体装置の端子（例示：電源端子、信号端子）にＥＳＤ信号が侵入した場合に、そのＥＳＤ信号が内部回路に達することを抑制する保護回路である。アクティブクランプ回路としては、様々な回路が提案されている。 A technique for protecting an internal circuit from ESD breakdown in a semiconductor device is known. As one of such techniques, a method using an active clamp circuit is known. An active clamp circuit is a protection circuit that suppresses an ESD signal from reaching an internal circuit when the ESD signal enters a terminal (eg, a power supply terminal or a signal terminal) of a semiconductor device. Various circuits have been proposed as active clamp circuits.

図１は、非特許文献１に開示されたアクティブクランプ回路を示す回路図である。このアクティブクランプ回路（Ａｃｔｉｖｅｃｌａｍｐ）は、トランジスタＴｒと、トランジスタＴｒのドレインとゲートとの間に接続されたダイオードＤと、ゲートとソースとの間に接続された抵抗Ｒ_０１、Ｒ_０２とを備えている。ゲート側の抵抗が抵抗Ｒ_０１であり、ソース側の抵抗が抵抗Ｒ_０２である。トランジスタＴｒのドレインは、１２Ｖの電源端子や信号端子（図示されず）に接続されている。トランジスタＴｒのソースは、接地に接続されている。トランジスタＴｒのゲートは、抵抗Ｒ_０１を介して、入力端子ＩＮに接続されている。入力端子ＩＮは、抵抗Ｒ_０３を介して、内部回路としてのＭＰＵに接続されている。 FIG. 1 is a circuit diagram showing an active clamp circuit disclosed in Non-Patent Document 1. This active clamp circuit (Active clamp) includes a transistor Tr, a diode D connected between the drain and gate of the transistor Tr, and resistors R ₀₁ and R ₀₂ connected between the gate and source. ing. The resistance on the gate side is the resistance R ₀₁ , and the resistance on the source side is the resistance R ₀₂ . The drain of the transistor Tr is connected to a 12V power supply terminal and a signal terminal (not shown). The source of the transistor Tr is connected to the ground. The gate of the transistor Tr via the resistor _{R 01,} is connected to the input terminal IN. Input terminal IN via the resistor _{R 03,} are connected to the MPU as an internal circuit.

このアクティブクランプ回路は、端子（電源端子や信号端子）からＥＳＤパルスが入ってきたとき、トランジスタＴｒをオンさせて、端子と接地との間にＥＳＤパルスの放電パスを形成する。その放電パスにＥＳＤパルスの電流を流すことにより、ＭＰＵを保護する。具体的には、以下のような動作になる。まず、トランジスタＴｒのドレイン側にＥＳＤパルスが入ってきたとき、ＥＳＤパルスによりダイオードＤがブレークダウンを起こす。それにより、ダイオードＤに電流が流れ始める。その電流は、ゲート−ソース間の抵抗Ｒ_０１を流れた後、抵抗Ｒ_０３ではなく、主に抵抗Ｒ_０２を介して接地へ流れる。その理由は後述される。これにより、（抵抗Ｒ_０１＋抵抗Ｒ_０２）で電圧降下が発生し、トランジスタＴｒのゲート電圧が増加する。そのとき、そのゲート電圧増加が十分に大きければ、トランジスタＴｒはオン状態になる。そして、トランジスタＴｒがオン状態になることにより、トランジスタＴｒのドレインと接地との間にＥＳＤパルスを放電するパスができる。その放電パスを介してＥＳＤパルスが接地に放電されことにより、ＭＰＵにＥＳＤパルスが侵入することが無くなる。すなわち、このアクティブクランプ回路により、ＭＰＵ（内部回路）が保護される。 In the active clamp circuit, when an ESD pulse enters from a terminal (a power supply terminal or a signal terminal), the transistor Tr is turned on to form an ESD pulse discharge path between the terminal and the ground. The MPU is protected by passing an ESD pulse current through the discharge path. Specifically, the operation is as follows. First, when an ESD pulse enters the drain side of the transistor Tr, the diode D breaks down due to the ESD pulse. As a result, current starts to flow through the diode D. Its current is gate - after flowing through resistor R ₀₁ between the source, the resistor R ₀₃ without flowing to the ground through the main resistor R _02. The reason will be described later. As a result, a voltage drop occurs at (resistance R ₀₁ + resistance R ₀₂ ), and the gate voltage of the transistor Tr increases. At that time, if the increase in the gate voltage is sufficiently large, the transistor Tr is turned on. When the transistor Tr is turned on, a path for discharging the ESD pulse is formed between the drain of the transistor Tr and the ground. Since the ESD pulse is discharged to the ground through the discharge path, the ESD pulse does not enter the MPU. That is, the MPU (internal circuit) is protected by the active clamp circuit.

ここで、抵抗Ｒ_０１は、主に、電圧降下によるゲート電圧を確保するために設けられている。抵抗Ｒ_０２は、ＥＳＤパルスによる電流の経路として設けられている。抵抗Ｒ_０３は、主に、ＥＳＤパルスによる電流がＭＰＵに侵入することを防止するために設けられている。そのため、ＥＳＤパルスによる電流がゲート−ソース間の抵抗Ｒ_０１を流れた後、抵抗Ｒ_０３ではなく、主に抵抗Ｒ_０２を介して接地へ流れるようにするべく、少なくともＲ_０３＞Ｒ_０２と設定されている。 Here, the resistor R ₀₁ is provided mainly for securing a gate voltage due to a voltage drop. The resistor _R02 is provided as a current path by an ESD pulse. The resistor R ₀₃ is provided mainly to prevent current due to the ESD pulse from entering the MPU. Therefore, at least R ₀₃ > R ₀₂ is set so that the current due to the ESD pulse flows through the resistor R ₀₁ between the gate and the source, and then flows mainly to the ground via the resistor R ₀₂ instead of the resistor R _03. Has been.

以上の構成を考慮すると、ＥＳＤ保護の観点から、抵抗Ｒ_０３、Ｒ_０１の抵抗値は高いほど好ましい。その理由は、抵抗Ｒ_０１については、ＥＳＤ信号が端子に侵入したとき、抵抗Ｒ_０１の抵抗値が高いほど、ゲート電圧が低電流でも高くなり、トランジスタを速く確実にオンさせることができるからである。また、抵抗Ｒ_０３については、抵抗Ｒ_０３の抵抗値が高いほど、電流がＭＰＵに侵入することを抑制することができるからである。逆に、抵抗Ｒ_０１の抵抗値が低いと、ゲート電圧が低くなるので、ＥＳＤ信号が端子に侵入したとき、トランジスタがオンするのに時間がかかったり、トラジスタがオンしなかったりすることが考えられる。また、抵抗Ｒ_０３の抵抗値が低いと、電流がＭＰＵに侵入することを抑制できなくなることが考えられる。 Considering the above configuration, the resistance values of the resistors R ₀₃ and R ₀₁ are preferably as high as possible from the viewpoint of ESD protection. The reason is that for the resistor R ₀₁ , when the ESD signal enters the terminal, the higher the resistance value of the resistor R ₀₁ , the higher the gate voltage becomes even at a low current, and the transistor can be turned on quickly and reliably. is there. Also, the resistors R _03, as the resistance value of the resistor R ₀₃ is high, it is possible to suppress a current from entering the MPU. On the contrary, if the resistance value of the resistor R ₀₁ is low, the gate voltage becomes low. Therefore, when the ESD signal enters the terminal, it may take time for the transistor to turn on or the transistor may not turn on. It is done. Further, the resistance value of the resistor R ₀₃ is low, the current that can not be prevented from entering the MPU considered.

ＥＳＤ破壊から内部回路を保護する技術として、特開２０１０−２７８１８８号公報（ＵＳ２０１０／０３０２６９３号公報）に半導体集積回路装置が開示されている。この半導体集積回路装置は、入出力端子にＥＳＤ保護用のＥＳＤ保護回路を備えている。前記ＥＳＤ保護回路は、第１のクランプ回路と、第２のクランプ回路と、第３のクランプ回路と、第１のトランジスタと、第２のトランジスタと、第１の抵抗と、第２の抵抗とよりなる。第１のクランプ回路は、一方の端子が、前記入出力端子に接続される。第２のクランプ回路は、一方の端子が、前記第１のクランプ回路の出力部に接続される。第３のクランプ回路は、一方の端子が、前記第２のクランプ回路の出力部に接続され、他方の端子が基準電位に接続される。第１のトランジスタは、一方の接続部が、前記入出力端子に接続され、他方の接続部が基準電位に接続され、ゲートが、前記第１のクランプ回路の他方の端子に接続される。第２のトランジスタは、一方の接続部が、前記入出力端子に接続され、他方の接続部が基準電位に接続され、ゲートが、前記第２のクランプ回路の他方の端子に接続される。第１の抵抗は、前記第１のトランジスタのゲートと基準電位との間に接続される。第２の抵抗は、前記第２のトランジスタのゲートと基準電位との間に接続される。 As a technique for protecting an internal circuit from ESD destruction, a semiconductor integrated circuit device is disclosed in Japanese Patent Application Laid-Open No. 2010-278188 (US2010 / 0302693). This semiconductor integrated circuit device includes an ESD protection circuit for ESD protection at an input / output terminal. The ESD protection circuit includes a first clamp circuit, a second clamp circuit, a third clamp circuit, a first transistor, a second transistor, a first resistor, and a second resistor. It becomes more. One terminal of the first clamp circuit is connected to the input / output terminal. One terminal of the second clamp circuit is connected to the output section of the first clamp circuit. The third clamp circuit has one terminal connected to the output part of the second clamp circuit and the other terminal connected to a reference potential. The first transistor has one connection portion connected to the input / output terminal, the other connection portion connected to a reference potential, and a gate connected to the other terminal of the first clamp circuit. The second transistor has one connection portion connected to the input / output terminal, the other connection portion connected to a reference potential, and a gate connected to the other terminal of the second clamp circuit. The first resistor is connected between the gate of the first transistor and a reference potential. The second resistor is connected between the gate of the second transistor and a reference potential.

また、特開２００５−２９５７５３号公報に端子保護回路および同期整流型のスイッチング電源が開示されている。この端子保護回路は、高電圧の電源入力が供給されている電源端子を過電圧から保護する。スイッチング手段は、前記電源端子を過電圧発生時に接地電位まで短絡するようにオンする。クランプ手段は、前記スイッチング手段と並列接続され、前記電源端子の入力電圧をクランプするとともに前記スイッチング手段のオンレベルを決定する。 Japanese Patent Laying-Open No. 2005-295753 discloses a terminal protection circuit and a synchronous rectification type switching power supply. This terminal protection circuit protects a power supply terminal to which a high voltage power input is supplied from overvoltage. The switching means is turned on so as to short-circuit the power supply terminal to the ground potential when an overvoltage is generated. The clamp means is connected in parallel with the switching means, clamps the input voltage of the power supply terminal, and determines the on level of the switching means.

また、特開２００８−３５０６７号公報に負荷駆動回路が開示されている。負荷駆動回路は、出力トランジスタと、アクティブクランプ回路と、第１抵抗と、シャント用トランジスタと、容量と、第２抵抗と、第１回路とを有する。出力トランジスタは、第１ノード、第２ノードおよび第１制御入力ノードを備え、前記第１制御入力ノードと前記第２ノードとの間の電位差に応じてオン／オフが制御され、このオン／オフの制御によって負荷を駆動する。アクティブクランプ回路は、前記第１ノードと前記第１制御入力ノードの間に設けられ、ダイオードおよびツェナーダイオードを含む。第１抵抗は、前記第１制御入力ノードと前記第２ノードの間に設けられている。シャント用トランジスタは、前記第１制御入力ノードと前記第２ノードの間に設けられ、第２制御入力ノードと前記第２ノードとの間の電位差に応じてオン／オフが制御される。容量は、前記第１ノードと前記第２制御入力ノードの間に設けられている。第２抵抗は、前記第２制御入力ノードと前記第２ノードの間に設けられている。第１回路は、前記アクティブクランプ回路からの帰還信号に応じて前記シャント用トランジスタのオン／オフを制御する。 Japanese Laid-Open Patent Publication No. 2008-35067 discloses a load driving circuit. The load drive circuit includes an output transistor, an active clamp circuit, a first resistor, a shunt transistor, a capacitor, a second resistor, and a first circuit. The output transistor includes a first node, a second node, and a first control input node, and is turned on / off according to a potential difference between the first control input node and the second node. The load is driven by the control. The active clamp circuit is provided between the first node and the first control input node, and includes a diode and a Zener diode. The first resistor is provided between the first control input node and the second node. The shunt transistor is provided between the first control input node and the second node, and on / off is controlled according to a potential difference between the second control input node and the second node. A capacitor is provided between the first node and the second control input node. The second resistor is provided between the second control input node and the second node. The first circuit controls on / off of the shunt transistor according to a feedback signal from the active clamp circuit.

特開２０１０−２７８１８８号公報JP 2010-278188 A 特開２００５−２９５７５３号公報JP-A-2005-295753 特開２００８−０３５０６７号公報JP 2008-035067 A

（株式会社東芝）セミコンダクター＆ストレージ社ホームページ；（製品情報）専用ＩＣ；（製品紹介）車載用：ディスクリート；インテリジェントパワーデバイス（ＩＰＤ）；ローサイドスイッチ使用例（ｈｔｔｐ：／／ｗｗｗ．ｓｅｍｉｃｏｎ．ｔｏｓｈｉｂａ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔ／ａｓｓｐ／ｓｅｌｅｃｔｉｏｎ／ａｕｔｏｍｏｔｉｖｅ／ｄｉｓｃｒｅｔｅ／ｉｐｄ／ｉｎｄｅｘ．ｈｔｍｌ；２０１２年４月１９日）。(Toshiba Corporation) Semiconductor & Storage Company website; (Product Information) Dedicated IC; (Product Introduction) Automotive: Discrete; Intelligent Power Device (IPD); Low-side switch usage example (http://www.semicon.toshiba.co .Jp / product / assp / selection / automotive / discrete / ipd / index.html; April 19, 2012).

ここで、アクティブクランプ回路は、通常動作をしているとき、内部回路の動作に影響を与えないことが好ましい。すなわち、上記の例では、アクティブクランプ回路は、通常動作における内部回路から抵抗Ｒ_０３、Ｒ_０１を介した信号の出力に対して悪影響を与えないことが好ましい。しかし、実際には、ＥＳＤ保護の観点から抵抗Ｒ_０３、Ｒ_０１の抵抗値を大きくしているため、内部回路の動作に影響を及ぼしてしまうおそれがある。それは、抵抗Ｒ_０３、Ｒ_０１と、そのトランジスタＴｒの寄生容量Ｃ（ゲート−ソース間、ゲート−ドレイン間、など）とによる時定数ＣＲが大きくなってしまうためである。具体例としては、高速信号（例示：クロックパルス）を端子に出力するとき、この時定数ＣＲが大きい場合、スイッチングスピードが遅くなってしまったり、信号波形がなまってしまったりといった問題が発生するおそれがある。 Here, the active clamp circuit preferably does not affect the operation of the internal circuit during normal operation. That is, in the above example, it is preferable that the active clamp circuit does not adversely affect the signal output from the internal circuit in the normal operation via the resistors R ₀₃ and R ₀₁ . However, actually, since the resistance values of the resistors R ₀₃ and R ₀₁ are increased from the viewpoint of ESD protection, the operation of the internal circuit may be affected. This is because the time constant CR due to the resistors R ₀₃ and R ₀₁ and the parasitic capacitance C (gate-source, gate-drain, etc.) of the transistor Tr becomes large. As a specific example, when a high-speed signal (example: clock pulse) is output to a terminal, if this time constant CR is large, there is a risk that problems such as a slow switching speed or a distorted signal waveform may occur. There is.

内部回路に影響を与えないようにするためには、抵抗Ｒ_０３、Ｒ_０１や、寄生容量Ｃを小さくすることが考えられる。しかし、上記の図１の例では、抵抗Ｒ_０３、Ｒ_０１の抵抗値を小さくすると、ＥＳＤパルスが入ってきたとき、トランジスタＴｒをオンさせるだけのゲート電圧が得られなくなるおそれがある。また、抵抗Ｒ_０１の抵抗値を小さくした状態で、トランジスタＴｒをオンさせるだけのゲート電圧を得ようとすれば、ＥＳＤ信号により流れる電流をより多くすることが必要となる。そのためには、ダイオードＤの電流能力を高める必要がある。その場合、そのダイオードＤのサイズを大きくすることが必要となり、チップ面積の増大につながってしまう。また、抵抗Ｒ_０３の抵抗値を小さくすると、抵抗Ｒ０２の経路だけでなく、抵抗０３の経路を介してＭＰＵにもＥＳＤパルスによる電流が侵入する可能性があり、ＥＳＤ耐性が低下するおそれがある。また、寄生容量Ｃを小さくするためには、トランジスタＴｒのサイズを小さくする必要がる。その場合、これはトランジスタのドライブ能力そのものを下げてしまう。 In order not to affect the internal circuit, it is conceivable to reduce the resistances R ₀₃ and R ₀₁ and the parasitic capacitance C. However, in the example of FIG. 1 described above, if the resistance values of the resistors R ₀₃ and R ₀₁ are reduced, there is a possibility that when an ESD pulse is input, a gate voltage sufficient to turn on the transistor Tr may not be obtained. Further, if it is desired to obtain a gate voltage sufficient to turn on the transistor Tr while the resistance value of the resistor R ₀₁ is small, it is necessary to increase the current flowing by the ESD signal. For this purpose, it is necessary to increase the current capability of the diode D. In that case, it is necessary to increase the size of the diode D, leading to an increase in the chip area. Further, if the resistance value of the resistor R ₀₃ is reduced, the current due to the ESD pulse may enter the MPU not only through the route of the resistor R 02 but also through the route of the resistor 03, and the ESD resistance may be reduced. . Further, in order to reduce the parasitic capacitance C, it is necessary to reduce the size of the transistor Tr. In that case, this reduces the drive capability of the transistor itself.

このように、アクティブクランプ回路は、抵抗Ｒ_０３、Ｒ_０１の大小について、相反する問題を抱えている。ＥＳＤ保護の観点では、抵抗Ｒ_０３、Ｒ_０１は大きな値、例えば数ｋ〜数十ｋΩが望ましいと考えられる。その一方で、内部回路の高速動作に影響を与えないようにするには、抵抗Ｒは小さい値が望ましいと考えられる。高いＥＳＤ耐性を有し、且つ内部回路の動作に影響を与えない、ＥＳＤパルスから内部回路を保護する技術が望まれる。 As described above, the active clamp circuit has conflicting problems with respect to the sizes of the resistors R ₀₃ and R ₀₁ . From the viewpoint of ESD protection, it is considered that resistances R ₀₃ and R ₀₁ are preferably large values, for example, several k to several tens kΩ. On the other hand, in order not to affect the high-speed operation of the internal circuit, a small value of the resistance R is considered desirable. A technique for protecting an internal circuit from an ESD pulse that has high ESD tolerance and does not affect the operation of the internal circuit is desired.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施の形態によれば、半導体装置は、ＥＳＤ保護用の第１アクティブクランプ回路と、その第１アクティブクランプ回路に対して並列に設けられたＥＳＤ検出用の第２アクティブクランプ回路を備える。第２アクティブクランプ回路からのＥＳＤ検出信号（制御信号）に基づいて、第１アクティブクランプ回路において、内部回路に接続されたゲート入力抵抗を切り替える。 According to one embodiment, the semiconductor device includes a first active clamp circuit for ESD protection and a second active clamp circuit for ESD detection provided in parallel to the first active clamp circuit. Based on the ESD detection signal (control signal) from the second active clamp circuit, the gate input resistance connected to the internal circuit is switched in the first active clamp circuit.

前記一実施の形態によれば、高いＥＳＤ耐性を有し、且つ内部回路の動作に影響を与えない、ＥＳＤパルスから内部回路を保護する技術を提供できる。 According to the embodiment, it is possible to provide a technique for protecting an internal circuit from an ESD pulse that has high ESD tolerance and does not affect the operation of the internal circuit.

図１は、非特許文献１に開示されたアクティブクランプ回路を示す回路図である。FIG. 1 is a circuit diagram showing an active clamp circuit disclosed in Non-Patent Document 1. 図２は、第１の実施の形態に係る半導体装置の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of the semiconductor device according to the first embodiment. 図３は、第１の実施の形態に係る半導体装置の構成の具体例を示すブロック図である。FIG. 3 is a block diagram showing a specific example of the configuration of the semiconductor device according to the first embodiment. 図４は、スイッチＳＷの一例を示す回路図である。FIG. 4 is a circuit diagram showing an example of the switch SW. 図５は、第１の実施の形態に半導体装置の動作を示すタイミングチャートである。FIG. 5 is a timing chart showing the operation of the semiconductor device according to the first embodiment. 図６は、第２の実施の形態に係る半導体装置の構成の具体例を示すブロック図である。FIG. 6 is a block diagram illustrating a specific example of the configuration of the semiconductor device according to the second embodiment. 図７は、第２の実施の形態に半導体装置の動作を示すタイミングチャートである。FIG. 7 is a timing chart showing the operation of the semiconductor device according to the second embodiment.

（第１の実施の形態）
以下、第１の実施の形態に係る半導体装置について説明する。 (First embodiment)
The semiconductor device according to the first embodiment will be described below.

図２は、第１の実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置１は、一つの半導体チップに形成され、内部回路３とＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）保護回路２とを具備している。内部回路３は、メモリやＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）やＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）やそれらを組み合わせた半導体集積回路に例示される。ＥＳＤ保護回路２は、ＥＳＤパルスから内部回路３を保護する。 FIG. 2 is a block diagram showing a configuration of the semiconductor device according to the first embodiment. The semiconductor device 1 is formed on one semiconductor chip and includes an internal circuit 3 and an ESD (ElectroStatic Discharge) protection circuit 2. The internal circuit 3 is exemplified by a memory, an MPU (Micro Processing Unit), a CPU (Central Processing Unit), or a semiconductor integrated circuit that combines them. The ESD protection circuit 2 protects the internal circuit 3 from the ESD pulse.

ＥＳＤ保護回路２は、第１アクティブクランプ回路１１と、第２アクティブクランプ回路１２とを具備している。第１アクティブクランプ回路１１は、端子ＳＩＧと内部回路３との間に設けられている。第２アクティブクランプ回路１２は、端子ＳＩＧに対して第１アクティブクランプ回路１１と並列に接続されている。第２アクティブクランプ回路１２は、端子ＳＩＧで発生するＥＳＤパルス（過電圧）に応答して、制御信号ＳＳ（ＥＳＤ検知信号）を出力する。第１アクティブクランプ回路１１は、制御信号ＳＳに基づいて、内部回路３に対する信号の入出力経路（２１）を、低抵抗から高抵抗に変更する。第１アクティブクランプ回路１１は、端子ＳＩＧで発生するＥＳＤパルスに応答して、端子ＳＩＧを接地電位ＧＮＤに短絡する。 The ESD protection circuit 2 includes a first active clamp circuit 11 and a second active clamp circuit 12. The first active clamp circuit 11 is provided between the terminal SIG and the internal circuit 3. The second active clamp circuit 12 is connected in parallel with the first active clamp circuit 11 with respect to the terminal SIG. The second active clamp circuit 12 outputs a control signal SS (ESD detection signal) in response to an ESD pulse (overvoltage) generated at the terminal SIG. The first active clamp circuit 11 changes the signal input / output path (21) for the internal circuit 3 from a low resistance to a high resistance based on the control signal SS. The first active clamp circuit 11 shorts the terminal SIG to the ground potential GND in response to the ESD pulse generated at the terminal SIG.

本実施の形態では、半導体装置が、ＥＳＤ保護用の第１アクティブクランプ回路と、その第１アクティブクランプ回路に対して並列に設けられたＥＳＤ検出用の第２アクティブクランプ回路を備えている。そして、ＥＳＤパルス（過電圧）が発生したとき、第２アクティブクランプ回路１２がそのＥＳＤパルスを検出して、第１アクティブクランプ回路１１へ活性電位（例示：Ｌｏｗレベル）の制御信号ＳＳ（ＥＳＤ検出信号）を出力する。それにより、内部回路３に対する信号の入出力経路（ゲート入力抵抗部２１：後述）を高抵抗に切り替えることができる。その結果、ＥＳＤ保護回路２は、ＥＳＤパルスに対して、高いＥＳＤ耐性を有することができる。一方ＥＳＤパルスが発生していない通常状態のとき、第２アクティブクランプ回路１２が非活性電位（例示：Ｈｉｇｈレベル）を第１アクティブクランプ回路１１へ出力する。それにより、第１アクティブクランプ回路１１は、内部回路３に対する信号の入出力経路を低抵抗にする。そのため、第１アクティブクランプ回路１１の時定数は小さくなり、第１アクティブクランプ回路１１は高速信号に対応可能になる。すなわち、ＥＳＤ保護回路２を内部回路３の動作に影響を与えない構成とすることができる。 In the present embodiment, the semiconductor device includes a first active clamp circuit for ESD protection and a second active clamp circuit for ESD detection provided in parallel to the first active clamp circuit. Then, when an ESD pulse (overvoltage) occurs, the second active clamp circuit 12 detects the ESD pulse and sends an active potential (eg, low level) control signal SS (ESD detection signal) to the first active clamp circuit 11. ) Is output. As a result, the signal input / output path (gate input resistor 21: described later) for the internal circuit 3 can be switched to a high resistance. As a result, the ESD protection circuit 2 can have high ESD tolerance with respect to the ESD pulse. On the other hand, in a normal state where no ESD pulse is generated, the second active clamp circuit 12 outputs an inactive potential (eg, high level) to the first active clamp circuit 11. As a result, the first active clamp circuit 11 makes the signal input / output path for the internal circuit 3 low resistance. Therefore, the time constant of the first active clamp circuit 11 becomes small, and the first active clamp circuit 11 can cope with a high-speed signal. That is, the ESD protection circuit 2 can be configured not to affect the operation of the internal circuit 3.

以下、ＥＳＤ保護回路２について更に説明する。 Hereinafter, the ESD protection circuit 2 will be further described.

図２において、第１アクティブクランプ回路１１は、第１トランジスタＭＮＮ１と、第１クランプ回路２２と、ゲート入力抵抗部２１とを備えている。第１トランジスタＭＮＮ１は、高耐圧のＮＭＯＳトランジスタである。ＤＭＯＳ（ＤｏｕｂｌｅｄｉｆｆｕｓｅｄＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタやＬＤＭＯＳ（ＬａｔｅｒａｌＤｉｆｆｕｓｅｄＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに例示される。第１トランジスタＭＮＮ１は、一方の接続部（例示：ドレイン）を端子ＳＩＧに、他方の接続部（例示：ソース）を接地電位ＧＮＤにそれぞれ接続されている。なお、この図において、端子ＳＩＧは信号端子であるが、他の種類の端子、例えば電源端子や兼用ピンであっても良い。第１トランジスタＭＮＮ１は、出力トランジスタとも見ることができる。 In FIG. 2, the first active clamp circuit 11 includes a first transistor MNN1, a first clamp circuit 22, and a gate input resistance unit 21. The first transistor MNN1 is a high voltage NMOS transistor. Examples thereof include DMOS (Double Diffused Metal-Oxide-Semiconductor) transistors and LDMOS (Lateral Diffused Metal-Oxide-Semiconductor) transistors. In the first transistor MNN1, one connection (example: drain) is connected to the terminal SIG, and the other connection (example: source) is connected to the ground potential GND. In this figure, the terminal SIG is a signal terminal, but other types of terminals such as a power supply terminal and a dual-purpose pin may be used. The first transistor MNN1 can also be viewed as an output transistor.

過電圧検出回路としての第１クランプ回路２２は、一方の接続部を端子ＳＩＧに、他方の接続部を第１トランジスタＭＮ１のゲートにそれぞれ接続されている。第１クランプ回路２２は、第１トランジスタＭＮ１のゲートから端子ＳＩＧへ向かう方向を順方向として、順方向に電流を流す。ただし、逆方向の閾値電圧以上の過電圧によりブレークダウンして、逆方向に電流を流す。例えば、上述のＥＳＤパルス（過電圧）でブレークダウンして、逆方向に電流を流す。言い換えると、第１クランプ回路２２は、ブレークダウンして逆方向に電流を流すことが可能になることで、過電圧（例示：ＥＳＤパルス）を検出している。 The first clamp circuit 22 as an overvoltage detection circuit has one connection portion connected to the terminal SIG and the other connection portion connected to the gate of the first transistor MN1. The first clamp circuit 22 allows a current to flow in the forward direction, with the direction from the gate of the first transistor MN1 toward the terminal SIG as the forward direction. However, breakdown occurs due to an overvoltage exceeding the reverse threshold voltage, and current flows in the reverse direction. For example, breakdown is caused by the above-described ESD pulse (overvoltage), and a current is passed in the reverse direction. In other words, the first clamp circuit 22 detects an overvoltage (eg, an ESD pulse) by allowing a current to flow in the reverse direction by breakdown.

ゲート入力抵抗部２１は、上述の内部回路３に対する信号の入出力経路として、第１トランジスタＭＮＮ１のゲートと内部回路３（のバッファＤ）との間に設けられている。ゲート入力抵抗部２１は、第２アクティブクランプ回路１２からの制御信号ＳＳにより抵抗が可変である。端子ＳＩＧと内部回路３との間で高速通信を行う場合、時定数を低減すべく低抵抗になるように制御信号ＳＳで制御される。一方、端子で発生するＥＳＤパルスから内部回路３を保護する場合、内部回路３を適切に保護すべく高抵抗になるように制御信号ＳＳで制御される。ゲート入力抵抗部２１は、制御信号ＳＳで抵抗を可変にできれば、その構成は任意である。ＥＳＤパルスによる電流は、ゲート入力抵抗部２１を介して、例えば、内部回路３の手前のバッファＤ（インバータ）に、その出力側から侵入して、そのインバータのＮＭＯＳトランジスタのソース側から接地電位へ流れ込む。ゲート入力抵抗２１は、図１における抵抗Ｒ_０１と抵抗Ｒ_０３とを合わせた機能を有していると見ることができる。 The gate input resistance portion 21 is provided between the gate of the first transistor MNN1 and the internal circuit 3 (buffer D thereof) as an input / output path for signals to the internal circuit 3 described above. The resistance of the gate input resistor unit 21 is variable by the control signal SS from the second active clamp circuit 12. When high-speed communication is performed between the terminal SIG and the internal circuit 3, the control signal SS is controlled so as to reduce the resistance so as to reduce the time constant. On the other hand, when protecting the internal circuit 3 from the ESD pulse generated at the terminal, the control signal SS is controlled so as to have a high resistance so as to appropriately protect the internal circuit 3. The configuration of the gate input resistance unit 21 is arbitrary as long as the resistance can be varied by the control signal SS. The current due to the ESD pulse enters the buffer D (inverter) in front of the internal circuit 3 from the output side through the gate input resistance unit 21 and goes from the source side of the NMOS transistor of the inverter to the ground potential. Flows in. It can be seen that the gate input resistor 21 has a function of combining the resistor R ₀₁ and the resistor R _{03 in} FIG.

第１アクティブクランプ回路１１は、更に、ゲートと接地電位ＧＮＤとの間に接続されたツェナーダイオードＤ４（ゲートに向かう方向が順方向）と、端子ＳＩＧと電源端子ＶＤＤとの間に接続されたダイオードＤ５（電源端子ＶＤＤに向かう方向が順方向）とを備えている。ツェナーダイオードＤ４は、ＮＭＯＳトランジスタＭＮ１のゲート電圧が高くなり過ぎないように所定の電圧にクランプする。 The first active clamp circuit 11 further includes a Zener diode D4 (forward direction toward the gate) connected between the gate and the ground potential GND, and a diode connected between the terminal SIG and the power supply terminal VDD. D5 (the direction toward the power supply terminal VDD is the forward direction). The Zener diode D4 clamps to a predetermined voltage so that the gate voltage of the NMOS transistor MN1 does not become too high.

第２アクティブクランプ回路１２は、第２トランジスタＭＮＮ２と、第２クランプ回路３１と、ゲートプルダウン抵抗Ｒ２とを備えている。第２トランジスタＭＮＮ２は、高耐圧のＮＭＯＳトランジスタである。ＤＭＯＳトランジスタやＬＤＭＯＳトランジスタに例示される。第２トランジスタＭＮＮ２は、一方の接続部（例示：ドレイン）を端子ＳＩＧ（に抵抗Ｒ３及びダイオードＤ５を介して間接的に）、電源端子ＶＤＤ（に抵抗Ｒ３を介して間接的に）及びゲート入力抵抗部２１に、他方の接続部（例示：ソース）を接地電位ＧＮＤにそれぞれ接続されている。 The second active clamp circuit 12 includes a second transistor MNN2, a second clamp circuit 31, and a gate pull-down resistor R2. The second transistor MNN2 is a high breakdown voltage NMOS transistor. Examples are DMOS transistors and LDMOS transistors. The second transistor MNN2 has one connection portion (example: drain) connected to the terminal SIG (indirectly through the resistor R3 and the diode D5), the power supply terminal VDD (indirectly through the resistor R3), and a gate input. The other connecting portion (example: source) is connected to the resistance portion 21 to the ground potential GND.

第２アクティブクランプ回路１２は、第１アクティブクランプ回路１１と少なくとも同時にＥＳＤパルスを検出することが好ましい。従って、第２アクティブクランプ回路１２の基本的な構成としては、上述のように第１アクティブクランプ回路１１と同じとする方法が一例として考えられる。ただし、第２アクティブクランプ回路１２は、ＥＳＤパルス（過電圧）を少なくとも同時に（又はより早期に）検出し、第１アクティブクランプ回路１１に制御信号ＳＳで伝達すること機能が重要であることから、当該機能を満たすものであれば、他の構成を有していても良い。 The second active clamp circuit 12 preferably detects an ESD pulse at least simultaneously with the first active clamp circuit 11. Therefore, as a basic configuration of the second active clamp circuit 12, the same method as the first active clamp circuit 11 as described above can be considered as an example. However, since the second active clamp circuit 12 has an important function of detecting an ESD pulse (overvoltage) at least simultaneously (or earlier) and transmitting it to the first active clamp circuit 11 with the control signal SS. Other structures may be used as long as the functions are satisfied.

過電圧検出回路としての第２クランプ回路３１は、一方の接続部を端子ＳＩＧに、他方の接続部を第２トランジスタＭＮ２のゲートにそれぞれ接続されている。第２クランプ回路３１は、第２トランジスタＭＮ２のゲートから端子ＳＩＧへ向かう方向を順方向として、順方向に電流を流す。ただし、逆方向の閾値電圧以上の過電圧によりブレークダウンして、逆方向に電流を流す。例えば、上述のＥＳＤパルス（過電圧）でブレークダウンして、逆方向に電流を流す。言い換えると、第２クランプ回路３１は、ブレークダウンして逆方向に電流を流すことが可能になることで、過電圧（例示：ＥＳＤパルス）を検出してしている。 In the second clamp circuit 31 as an overvoltage detection circuit, one connection portion is connected to the terminal SIG, and the other connection portion is connected to the gate of the second transistor MN2. The second clamp circuit 31 allows a current to flow in the forward direction with the direction from the gate of the second transistor MN2 toward the terminal SIG as the forward direction. However, breakdown occurs due to an overvoltage exceeding the reverse threshold voltage, and current flows in the reverse direction. For example, breakdown is caused by the above-described ESD pulse (overvoltage), and a current is passed in the reverse direction. In other words, the second clamp circuit 31 detects an overvoltage (example: ESD pulse) by allowing a current to flow in the reverse direction by breakdown.

ゲートプルダウン抵抗Ｒ２は、ゲートと接地電位（ＧＮＤ）との間に設けられている。第２アクティブクランプ回路１２は、更に、ゲートと接地電位ＧＮＤとの間に接続されたツェナーダイオードＤ９（ゲートに向かう方向が順方向）を備えている。ツェナーダイオードＤ９は、ＮＭＯＳトランジスタＭＮ２のゲート電圧が高くなり過ぎないように所定の電圧にクランプする。 The gate pull-down resistor R2 is provided between the gate and the ground potential (GND). The second active clamp circuit 12 further includes a Zener diode D9 (the direction toward the gate is the forward direction) connected between the gate and the ground potential GND. The Zener diode D9 clamps to a predetermined voltage so that the gate voltage of the NMOS transistor MN2 does not become too high.

このＥＳＤ保護回路２は、通常動作のときとＥＳＤパルスが入ったときとで、詳細には以下の動作を行う。 The ESD protection circuit 2 performs the following operations in detail during normal operation and when an ESD pulse is received.

（１）通常動作のとき
通常動作時では、第２トランジスタＭＮ２はオフ状態である。そのため、第２トランジスタＭＮ２のドレイン側のＢ点はＨｉｇｈレベル（ＶＤＤ側）になっている。従って、第２アクティブクランプ回路１２は、Ｂ点の電位として非活性電位（例示：Ｈｉｇｈ電位）を第１アクティブクランプ回路１１へ出力している。第１アクティブクランプ回路１１は、その非活性電位に応答して、内部回路３に対する信号の入出力経路（ゲート入力抵抗部２１）を、信号処理に影響しない低抵抗に制御する。 (1) During normal operation During normal operation, the second transistor MN2 is off. Therefore, the point B on the drain side of the second transistor MN2 is at a high level (VDD side). Therefore, the second active clamp circuit 12 outputs an inactive potential (eg, high potential) as the potential at the point B to the first active clamp circuit 11. In response to the inactive potential, the first active clamp circuit 11 controls the signal input / output path (gate input resistance unit 21) for the internal circuit 3 to a low resistance that does not affect signal processing.

（２）ＥＳＤパルスが入ったとき
端子ＳＩＧにＥＳＤパルス（過電圧）が発生したとき、第２アクティブクランプ回路１２の第２クランプ回路３１がブレークダウンを起こす。その結果、第２クランプ回路３１に電流が流れ始める。この電流がプルダウン抵抗Ｒ２に流れ込むことにより、抵抗Ｒ２に電圧降下が発生する。それにより、第２トランジスタＭＮ２のゲート電圧が上がる。その結果、第２トランジスタＭＮ２がオン状態になる。第２トランジスタＭＮ２がオン状態になることにより、そのドレイン側のＢ点の電位がＬｏｗ（接地電位ＧＮＤ）に降下する。その結果、活性（例示：Ｌｏｗ電位）な制御信号ＳＳが第１アクティブクランプ回路１１へ出力される。第２アクティブクランプ回路１２からの制御信号ＳＳに基づいて、第１アクティブクランプ回路１１のゲート入力抵抗部２１は、低抵抗から高抵抗に切り替わる。 (2) When an ESD pulse is input When an ESD pulse (overvoltage) occurs at the terminal SIG, the second clamp circuit 31 of the second active clamp circuit 12 breaks down. As a result, current starts to flow through the second clamp circuit 31. When this current flows into the pull-down resistor R2, a voltage drop occurs in the resistor R2. This increases the gate voltage of the second transistor MN2. As a result, the second transistor MN2 is turned on. When the second transistor MN2 is turned on, the potential at the point B on the drain side drops to Low (ground potential GND). As a result, an active (eg, low potential) control signal SS is output to the first active clamp circuit 11. Based on the control signal SS from the second active clamp circuit 12, the gate input resistance portion 21 of the first active clamp circuit 11 is switched from a low resistance to a high resistance.

一方、第２アクティブクランプ回路１２の第２クランプ回路３１がブレークダウンを起こすタイミングで、第１アクティブクランプ回路１１の第１クランプ回路２２がブレークダウンを起こす。その結果、第１クランプ回路２２に電流が流れ始める。この電流がゲート入力抵抗部２１に流れ込むことによって、ゲート入力抵抗部２１に電圧降下が発生する。その電流は例えば、内部回路３の手前のバッファＤ（インバータ）に、その出力側から侵入して、そのインバータのＮＭＯＳトランジスタのソース側から接地電位へ流れ込む。ただし、初期的には制御信号ＳＳが到達していないため、ゲート入力抵抗部２１の抵抗が低く（電圧降下が小さく）、第１トランジスタＭＮ１のゲート電圧はあまり上がらない。その後、制御信号ＳＳが到達して、ゲート入力抵抗部２１の抵抗が高くなると（電圧降下が大きくなると）、第１トランジスタＭＮ１のゲート電圧が急激に上がる。その結果、第１トランジスタＭＮ１がオン状態になる。第１トランジスタＭＮ１がオン状態になることにより、端子ＳＩＧ−端子ＧＮＤ（接地電位）間にＥＳＤパルスを放電するパスができる。その結果、ＥＳＤパルスから内部回路３が保護される。 On the other hand, at the timing when the second clamp circuit 31 of the second active clamp circuit 12 causes breakdown, the first clamp circuit 22 of the first active clamp circuit 11 causes breakdown. As a result, current starts to flow through the first clamp circuit 22. When this current flows into the gate input resistor 21, a voltage drop occurs in the gate input resistor 21. For example, the current enters the buffer D (inverter) before the internal circuit 3 from the output side, and flows from the source side of the NMOS transistor of the inverter to the ground potential. However, since the control signal SS does not reach initially, the resistance of the gate input resistance unit 21 is low (voltage drop is small), and the gate voltage of the first transistor MN1 does not increase so much. After that, when the control signal SS reaches and the resistance of the gate input resistance unit 21 increases (when the voltage drop increases), the gate voltage of the first transistor MN1 increases rapidly. As a result, the first transistor MN1 is turned on. When the first transistor MN1 is turned on, a path for discharging an ESD pulse can be made between the terminal SIG and the terminal GND (ground potential). As a result, the internal circuit 3 is protected from the ESD pulse.

本実施の形態では、ＥＳＤパルス（過電圧）が発生したとき、第２クランプ回路３１のブレークダウンに伴い第２トランジスタＭＮ２がオン状態になり、Ｂ点のＬｏｗ電位（活性レベル）である制御信号ＳＳ（ＥＳＤ検出信号）を第１アクティブクランプ回路１１へ出力する。それにより、内部回路３に対する信号の入出力経路（ゲート入力抵抗部２１）を高抵抗にすることができる。その結果、ＥＳＤ保護回路２は、ＥＳＤパルスに対して、高いＥＳＤ耐性を有することができる。一方、ＥＳＤパルスが発生しない通常状態のとき、第２クランプ回路３１のブレークダウンは発生せず第２トランジスタＭＮ２がオフ状態のままなので、Ｂ点のＨｉｇｈ電位（非活性レベル）が第１アクティブクランプ回路１１へ出力されている。すなわち、Ｂ点のＬｏｗ電位である制御信号ＳＳ（ＥＳＤ検出信号）を第１アクティブクランプ回路１１へ出力しない。それにより、第１アクティブクランプ回路１１は、内部回路３に対する信号の入出力経路（ゲート入力抵抗部２１）を低抵抗のまま維持する。そのため、第１アクティブクランプ回路１１の時定数は小さくなり、第１アクティブクランプ回路１１は高速信号に対応可能になる。その結果、ＥＳＤ保護回路２は、内部回路３の動作に影響を与えない構成となる。 In the present embodiment, when an ESD pulse (overvoltage) occurs, the second transistor MN2 is turned on in accordance with the breakdown of the second clamp circuit 31, and the control signal SS that is at the low potential (active level) at the point B (ESD detection signal) is output to the first active clamp circuit 11. As a result, the signal input / output path (gate input resistance portion 21) for the internal circuit 3 can be made high resistance. As a result, the ESD protection circuit 2 can have high ESD tolerance with respect to the ESD pulse. On the other hand, in the normal state in which no ESD pulse is generated, the second clamp circuit 31 is not broken down and the second transistor MN2 remains in the off state. Therefore, the High potential (inactive level) at point B is set to the first active clamp. It is output to the circuit 11. That is, the control signal SS (ESD detection signal) that is the low potential at the point B is not output to the first active clamp circuit 11. As a result, the first active clamp circuit 11 maintains the signal input / output path (gate input resistance unit 21) for the internal circuit 3 with a low resistance. Therefore, the time constant of the first active clamp circuit 11 becomes small, and the first active clamp circuit 11 can cope with a high-speed signal. As a result, the ESD protection circuit 2 has a configuration that does not affect the operation of the internal circuit 3.

なお、第２アクティブクランプ回路１２は、第１アクティブクランプ回路１１よりも端子ＳＩＧに近い位置に配置されることが好ましい。第１アクティブクランプ回路１１のＥＳＤ保護動作は、上述のように第２アクティブクランプ回路１２の制御信号ＳＳにより制御されるので、第２アクティブクランプ回路１２でのＥＳＤパルスの検知を少しでも早くするためである。 The second active clamp circuit 12 is preferably disposed at a position closer to the terminal SIG than the first active clamp circuit 11. Since the ESD protection operation of the first active clamp circuit 11 is controlled by the control signal SS of the second active clamp circuit 12 as described above, in order to make the detection of the ESD pulse in the second active clamp circuit 12 as early as possible. It is.

以下、ＥＳＤ保護回路２の具体例について更に説明する。
図３は、第１の実施の形態に係る半導体装置の構成の具体例を示すブロック図である。この図では、図２の半導体装置１における第１アクティブクランプ回路１１のゲート入力抵抗部２１と第１クランプ回路２２、及び、第２アクティブクランプ回路１２の第２クランプ回路３１の具体例が示されている。 Hereinafter, a specific example of the ESD protection circuit 2 will be further described.
FIG. 3 is a block diagram showing a specific example of the configuration of the semiconductor device according to the first embodiment. This figure shows a specific example of the gate input resistor 21 and the first clamp circuit 22 of the first active clamp circuit 11 and the second clamp circuit 31 of the second active clamp circuit 12 in the semiconductor device 1 of FIG. ing.

ゲート入力抵抗部２１は、並列接続された二つの入出力経路を備えている。二つの入出力経路のうちの第１経路（Ｒ１）は相対的に抵抗が高く、第２経路（ＳＷ１）は相対的に抵抗が低い。ゲート入力抵抗部２１は、制御信号ＳＳ（活性：Ｌｏｗ電位）に応答して、入出力経路を、低抵抗の第２経路（ＳＷ１）から高抵抗の第１経路（Ｒ１）に切り替える。また、非活性（Ｈｉｇｈ電位）に応答して、入出力経路を、高抵抗の第１経路（Ｒ１）から低抵抗の第２経路（ＳＷ１）に切り替える。端子ＳＩＧと内部回路３との間で高速通信を行う場合、低抵抗が好ましく、端子で発生するＥＳＤパルスから内部回路３を保護する場合、高抵抗が好ましいからである。 The gate input resistance unit 21 includes two input / output paths connected in parallel. Of the two input / output paths, the first path (R1) has a relatively high resistance, and the second path (SW1) has a relatively low resistance. The gate input resistance unit 21 switches the input / output path from the low resistance second path (SW1) to the high resistance first path (R1) in response to the control signal SS (activity: Low potential). Further, in response to inactivity (High potential), the input / output path is switched from the high resistance first path (R1) to the low resistance second path (SW1). This is because a low resistance is preferable when high-speed communication is performed between the terminal SIG and the internal circuit 3, and a high resistance is preferable when the internal circuit 3 is protected from an ESD pulse generated at the terminal.

この図の例では、第１経路は抵抗Ｒ１である。抵抗Ｒ１は例えば数ｋ〜数十ｋΩである。第２経路はスイッチＳＷ１（のオン状態）である。抵抗Ｒ１は、オン状態のスイッチＳＷ１よりも抵抗が高い。また、抵抗Ｒ１は、オフ状態のスイッチＳＷ１よりも抵抗が低い。すなわち、抵抗の関係は、オン状態のスイッチＳＷ１＜抵抗Ｒ１＜オフ状態のスイッチＳＷ１となる。従って、スイッチＳＷ１がオン状態の場合、入出力経路はスイッチＳＷ１になり、スイッチＳＷ１がオフ状態の場合、入出力経路は抵抗Ｒ１になる。 In the example of this figure, the first path is the resistor R1. The resistor R1 is, for example, several k to several tens kΩ. The second path is the switch SW1 (on state). The resistor R1 has a higher resistance than the switch SW1 in the on state. The resistor R1 has a lower resistance than the switch SW1 in the off state. In other words, the resistance relationship is such that the on-state switch SW1 <the resistance R1 <the off-state switch SW1. Therefore, when the switch SW1 is on, the input / output path is the switch SW1, and when the switch SW1 is off, the input / output path is the resistor R1.

ゲート入力抵抗部２１は、制御信号ＳＳ（Ｌｏｗ電位）に応答して、スイッチＳＷ１をオフ状態にする。それにより、入出力経路は、オン状態のスイッチＳＷ１（第２経路）から抵抗Ｒ１（第１経路）に切り替わる。すなわち、ゲート入力抵抗部２１は、制御信号ＳＳ（Ｌｏｗ電位）に応答して、入出力経路を、低抵抗のオン状態のスイッチＳＷ１から高抵抗の抵抗Ｒ１に切り替える。 The gate input resistance unit 21 turns off the switch SW1 in response to the control signal SS (Low potential). Thereby, the input / output path is switched from the switch SW1 (second path) in the ON state to the resistor R1 (first path). That is, the gate input resistance unit 21 switches the input / output path from the low-resistance on-state switch SW1 to the high-resistance resistor R1 in response to the control signal SS (Low potential).

スイッチＳＷ１の構成としては、例えば、図４に記載のＣＭＯＳトランスファゲートに例示される。少ない素子数（少ない面積増加）で安定的にスイッチのオン・オフが可能である。ただし、スイッチＳＷ１の構成はこの例に限定されるものではなく、上述の不等式の条件を満たす他の構成のスイッチであっても良い。また、例えば、第１経路を高抵抗の第１抵抗と第１スイッチとし、第２経路を低抵抗の第２抵抗と第２スイッチとし、制御信号ＳＳにより、第１スイッチと第２スイッチとを相補的にオン／オフする構成としても良い。この場合、上記例と比較してスイッチ数と抵抗数が１個ずつ多くなる。また、ゲート入力抵抗部２１は、従来知られた可変抵抗素子であっても良い。 An example of the configuration of the switch SW1 is a CMOS transfer gate illustrated in FIG. The switch can be stably turned on and off with a small number of elements (small area increase). However, the configuration of the switch SW1 is not limited to this example, and may be a switch having another configuration that satisfies the above inequality condition. Further, for example, the first path is a high resistance first resistor and the first switch, the second path is a low resistance second resistance and the second switch, and the first switch and the second switch are switched by the control signal SS. It may be configured to be turned on / off in a complementary manner. In this case, the number of switches and the number of resistors are increased by one compared to the above example. Further, the gate input resistance unit 21 may be a conventionally known variable resistance element.

第１クランプ回路２２は、直列接続されたダイオードＤ１〜Ｄ３を備えている。すなわち、ダイオードＤ１は、カソードを端子ＳＩＧに、アノードをダイオードＤ２のカソードにそれぞれ接続されている。ダイオードＤ３は、カソードを第１ダイオードＤ２のアノードに、アノードを第１トランジスタＭＮ１のゲートにそれぞれ接続されている。直列接続されたダイオードＤ１〜Ｄ３は、第１トランジスタＭＮ１のゲートから端子ＳＩＧへ向かう方向を順方向として、順方向に電流を流す。ただし、逆方向の閾値電圧以上の過電圧（例示：ＥＳＤパルス）によりブレークダウンして、逆方向に電流を流す。 The first clamp circuit 22 includes diodes D1 to D3 connected in series. That is, the diode D1 has a cathode connected to the terminal SIG and an anode connected to the cathode of the diode D2. The diode D3 has a cathode connected to the anode of the first diode D2 and an anode connected to the gate of the first transistor MN1. The diodes D1 to D3 connected in series pass a current in the forward direction with the direction from the gate of the first transistor MN1 toward the terminal SIG being the forward direction. However, breakdown is caused by an overvoltage (eg, ESD pulse) that is equal to or higher than the threshold voltage in the reverse direction, and a current flows in the reverse direction.

ここで、ダイオードＤ１〜Ｄ３が同一の構造を有し、ダイオードＤ１〜Ｄ３の各々のブレークダウン電圧が例えば１４Ｖであるとする。半導体装置１の耐圧を約６０Ｖと設定した場合、ダイオード３個を直列にすることは、第１クランプ回路２２のブレークダウン電圧を４２Ｖとすることを意味する。すなわち、ＥＳＤ保護機能を４２Ｖで機能させることになる。これは、半導体装置１の耐圧約６０Ｖに対して、１８Ｖのマージンを取っていることになる。一方、例えば、ダイオードを４個直列にすれば、第１クランプ回路２２のブレークダウン電圧は５６Ｖになる。この場合、ＥＳＤ保護機能は５６Ｖで機能することになるので、ＥＳＤパルスに対する許容度は高くなる。しかし、半導体装置１の耐圧に対するマージンは低くなる（４Ｖ）。これらの設定は、半導体装置１の設計内容に基づいて決定される。すなわち、ダイオードの個数は、３個に限定されるものではなく、半導体装置１の設計により任意に設定される。 Here, it is assumed that the diodes D1 to D3 have the same structure, and the breakdown voltage of each of the diodes D1 to D3 is, for example, 14V. When the breakdown voltage of the semiconductor device 1 is set to about 60V, connecting three diodes in series means that the breakdown voltage of the first clamp circuit 22 is set to 42V. That is, the ESD protection function is caused to function at 42V. This means that an 18V margin is provided for the breakdown voltage of the semiconductor device 1 of about 60V. On the other hand, for example, if four diodes are connected in series, the breakdown voltage of the first clamp circuit 22 becomes 56V. In this case, since the ESD protection function functions at 56V, the tolerance for the ESD pulse is increased. However, the margin for the breakdown voltage of the semiconductor device 1 is low (4V). These settings are determined based on the design contents of the semiconductor device 1. That is, the number of diodes is not limited to three, and can be arbitrarily set depending on the design of the semiconductor device 1.

第２クランプ回路３１は、直列接続されたダイオードＤ６〜Ｄ８を備えている。すなわち、ダイオードＤ６は、カソードを端子ＳＩＧに、アノードをダイオードＤ７のカソードにそれぞれ接続されている。ダイオードＤ８は、カソードをダイオードＤ７のアノードに、アノードを第２トランジスタＭＮ２のゲートにそれぞれ接続されている。直列接続されたダイオードＤ６〜Ｄ８は、第２トランジスタＭＮ２のゲートから端子ＳＩＧへ向かう方向を順方向として、順方向に電流を流す。ただし、逆方向の閾値電圧以上の過電圧（例示：ＥＳＤパルス）によりブレークダウンして、逆方向に電流を流す。 The second clamp circuit 31 includes diodes D6 to D8 connected in series. That is, the diode D6 has a cathode connected to the terminal SIG and an anode connected to the cathode of the diode D7. The diode D8 has a cathode connected to the anode of the diode D7 and an anode connected to the gate of the second transistor MN2. The diodes D6 to D8 connected in series pass a current in the forward direction, with the direction from the gate of the second transistor MN2 toward the terminal SIG being the forward direction. However, breakdown is caused by an overvoltage (eg, ESD pulse) that is equal to or higher than the threshold voltage in the reverse direction, and a current flows in the reverse direction.

ここで、ダイオードＤ６〜Ｄ８は、ダイオードＤ１〜Ｄ３と少なくとも同一のブレークダウン電圧を有していることが好ましい。第２クランプ回路３１は、少なくとも第１クランプ回路２２と同時にブレークダウンすることが好ましいからである。また、ダイオードＤ６〜Ｄ８の各々の構造及び耐圧に関しては、上記されたダイオードＤ１〜Ｄ３の場合と同様である。 Here, the diodes D6 to D8 preferably have at least the same breakdown voltage as the diodes D1 to D3. This is because the second clamp circuit 31 is preferably broken down at least simultaneously with the first clamp circuit 22. The structures and breakdown voltages of the diodes D6 to D8 are the same as those of the diodes D1 to D3 described above.

ゲートプルダウン抵抗Ｒ２の抵抗値は、ゲート入力抵抗部２１の抵抗Ｒ１の抵抗値よりも小さいことが好ましい。抵抗Ｒ２の値が小さいことは、早期にゲートプルダウン抵抗Ｒ２に電流を流し、早期に第２トランジスタＭＮ２のゲート電圧を上昇させ、早期に第２トランジスタＭＮ２をオン状態にし、早期に制御信号ＳＳを出力できるからである。また、第２アクティブクランプ回路１２でのＥＳＤパルスの処理を早期に終了させることができ、第２アクティブクランプ回路１２と第１アクティブクランプ回路１１でのＥＳＤパルスの処理が重なる場合と比較して発熱を低減できる。 The resistance value of the gate pull-down resistor R2 is preferably smaller than the resistance value of the resistor R1 of the gate input resistor unit 21. When the value of the resistor R2 is small, current flows through the gate pull-down resistor R2 at an early stage, the gate voltage of the second transistor MN2 is increased at an early stage, the second transistor MN2 is turned on at an early stage, and the control signal SS is transmitted at an early stage. It is because it can output. In addition, the processing of the ESD pulse in the second active clamp circuit 12 can be terminated early, and heat is generated as compared with the case where the processing of the ESD pulse in the second active clamp circuit 12 and the first active clamp circuit 11 overlaps. Can be reduced.

（１）通常動作のとき
通常動作時では、第２トランジスタＭＮ２はオフ状態である。そのため、第２トランジスタＭＮ２のドレイン側のＢ点はＨｉｇｈレベル（ＶＤＤ側）になっている。従って、第２アクティブクランプ回路１２は、Ｂ点の電位として非活性電位（例示：Ｈｉｇｈ電位）を第１アクティブクランプ回路１１へ出力している。第１アクティブクランプ回路１１は、その非活性電位に応答して、スイッチＳＷ１をオン状態に制御する。これにより、内部回路３に対する信号の入出力経路（ゲート入力抵抗部２１）として、低抵抗パス（オン状態のスイッチＳＷ１）が選択された状態になる。 (1) During normal operation During normal operation, the second transistor MN2 is off. Therefore, the point B on the drain side of the second transistor MN2 is at a high level (VDD side). Therefore, the second active clamp circuit 12 outputs an inactive potential (eg, high potential) as the potential at the point B to the first active clamp circuit 11. The first active clamp circuit 11 controls the switch SW1 to be turned on in response to the inactive potential. As a result, the low resistance path (on-state switch SW1) is selected as the signal input / output path (gate input resistance unit 21) for the internal circuit 3.

（２）ＥＳＤパルスが入ったとき
図５は、第１の実施の形態に半導体装置の動作を示すタイミングチャートである。ただし、一番上のチャートは第２アクティブクランプ回路１２のＡ点の電圧（第２トランジスタＭＮＮ２のゲート電圧）を示す。上から二番目のチャートは第２アクティブクランプ回路１２のＢ点の電圧（第２トランジスタＭＮＮ２のドレイン電圧）を示す。上から三番目のチャートは第１アクティブクランプ回路１１のＣ点の電圧（第１トランジスタＭＮＮ１のゲート電圧）を示す。一番下のチャートは第１アクティブクランプ回路１１の第１トランジスタＭＮＮ１を流れる電流Ｉを示す。 (2) When an ESD pulse is input FIG. 5 is a timing chart showing the operation of the semiconductor device according to the first embodiment. However, the top chart shows the voltage at the point A of the second active clamp circuit 12 (the gate voltage of the second transistor MNN2). The second chart from the top shows the voltage at the point B of the second active clamp circuit 12 (the drain voltage of the second transistor MNN2). The third chart from the top shows the voltage at the point C of the first active clamp circuit 11 (the gate voltage of the first transistor MNN1). The bottom chart shows the current I flowing through the first transistor MNN1 of the first active clamp circuit 11.

端子ＳＩＧにＥＳＤパルスが発生し（ｔ０）、ＥＳＤパルスが上昇して行く。そのとき、ＥＳＤパルスが低い場合には、第２クランプ回路３１のダイオードＤ６〜Ｄ８及び第１クランプ回路２２のＤ１〜Ｄ３はまだブレークダウンしない。そのため、Ａ点及びＣ点の電位は０Ｖである。一方、Ｂ点の電位は、ダイオードＤ５及び抵抗Ｒ５を介してＥＳＤパルスが侵入するので上昇して行く。
その後、ＥＳＤパルスが上昇してある大きさを超えると、ダイオードＤ６〜Ｄ８がブレークダウンを起こす（ｔ１）。その結果、ダイオードＤ６〜Ｄ８に電流が流れ始める。この電流がプルダウン抵抗Ｒ２に流れ込むことにより電圧降下が起こり、第２トランジスタＭＮ２のゲート電圧が上昇して行く。すなわち、Ａ点の電位が上昇して行く。Ｂ点の電位は、上昇し続けている。
ダイオードＤ６〜Ｄ８がブレークダウンを起こす時点で、ダイオードＤ１〜Ｄ３もブレークダウンを起こす（ｔ１）。その結果、ダイオードＤ１〜Ｄ３に電流が流れ始める。この電流がスイッチＳＷ１（オン状態）に流れ込むことにより電圧降下が起こり、第１トランジスタＭＮ１のゲート電圧が上昇して行く。（その電流は例えば、バッファＤを介して接地電位へ流れ込む。）すなわち、Ｃ点の電位が上昇して行く。ただし、スイッチＳＷ１のオン抵抗は低いため、その電位の上昇の程度は、Ａ点の電位の上昇の程度と比較して小さい。
その後、第２トランジスタＭＮ２のゲート電圧（Ａ点の電位）がある大きさを超えると、第２トランジスタＭＮ２がオン状態になる（ｔ２）。第２トランジスタＭＮ２がオン状態になることにより、そのドレイン側のＢ点の電位がＬｏｗ電位（接地電位ＧＮＤ）に落ちる（ｔ３）。その結果、活性（例示：Ｌｏｗ電位）な制御信号ＳＳが第１アクティブクランプ回路１１へ出力される。
第２アクティブクランプ回路１２からの制御信号ＳＳに基づいて、第１アクティブクランプ回路１１のゲート入力抵抗部２１のスイッチＳＷ１はオフ状態になる。その結果、ゲート入力抵抗部２１は、低抵抗のスイッチＳＷ１から高抵抗の抵抗Ｒ１に切り替わる（ｔ３）。
ゲート入力抵抗部２１が高抵抗に切り替わることにより、第１トランジスタＭＮ１のゲート電圧が急激に上昇して行く。すなわち、Ｃ点の電位が急激に上昇して行く。第１トランジスタＭＮ１のゲート電圧の急激な上昇に伴い、第１トランジスタＭＮ１に電流が流れ始める（ｔ３）。そして、ゲート電圧がある電圧に達したところで第１トランジスタＭＮ１がオン状態になる。第１トランジスタＭＮ１がオン状態になることにより、端子ＳＩＧ−端子ＧＮＤ（接地電位）間にＥＳＤパルスを放電するパスができる。その結果、ＥＳＤパルスによる電流Ｉが端子ＳＩＧ−第１トランジスタＭＮＮ１−端子ＧＮＤ（接地電位）のパスに流れることにより、内部回路３が保護される。 An ESD pulse is generated at the terminal SIG (t0), and the ESD pulse rises. At that time, when the ESD pulse is low, the diodes D6 to D8 of the second clamp circuit 31 and D1 to D3 of the first clamp circuit 22 are not yet broken down. Therefore, the potential at point A and point C is 0V. On the other hand, the potential at the point B rises because the ESD pulse enters through the diode D5 and the resistor R5.
Thereafter, when the ESD pulse rises and exceeds a certain magnitude, the diodes D6 to D8 break down (t1). As a result, current starts to flow through the diodes D6 to D8. When this current flows into the pull-down resistor R2, a voltage drop occurs, and the gate voltage of the second transistor MN2 increases. That is, the potential at point A increases. The potential at point B continues to rise.
When the diodes D6 to D8 cause breakdown, the diodes D1 to D3 also cause breakdown (t1). As a result, current starts to flow through the diodes D1 to D3. When this current flows into the switch SW1 (ON state), a voltage drop occurs, and the gate voltage of the first transistor MN1 increases. (The current flows into the ground potential through the buffer D, for example). That is, the potential at the point C rises. However, since the on-resistance of the switch SW1 is low, the degree of increase in the potential is small compared to the degree of increase in the potential at the point A.
Thereafter, when the gate voltage (potential at point A) of the second transistor MN2 exceeds a certain level, the second transistor MN2 is turned on (t2). When the second transistor MN2 is turned on, the potential at the point B on the drain side falls to the low potential (ground potential GND) (t3). As a result, an active (eg, low potential) control signal SS is output to the first active clamp circuit 11.
Based on the control signal SS from the second active clamp circuit 12, the switch SW1 of the gate input resistor portion 21 of the first active clamp circuit 11 is turned off. As a result, the gate input resistance unit 21 is switched from the low resistance switch SW1 to the high resistance resistor R1 (t3).
When the gate input resistance unit 21 is switched to a high resistance, the gate voltage of the first transistor MN1 rapidly increases. That is, the potential at point C increases rapidly. As the gate voltage of the first transistor MN1 rises rapidly, current starts to flow through the first transistor MN1 (t3). When the gate voltage reaches a certain voltage, the first transistor MN1 is turned on. When the first transistor MN1 is turned on, a path for discharging an ESD pulse can be made between the terminal SIG and the terminal GND (ground potential). As a result, the current I due to the ESD pulse flows through the path of terminal SIG−first transistor MNN1−terminal GND (ground potential), thereby protecting the internal circuit 3.

本実施の形態では、第２アクティブクランプ回路１２でスイッチＳＷ１のオン／オフの制御を行い、通常動作時とＥＳＤパルスが入った時とで信号の入出力経路（信号パス）の選択を行う。この構成により、通常動作時は、第１アクティブクランプ回路１１が内部回路３の動作に影響を与えないように、入出力経路として低抵抗パス（オン状態のスイッチＳＷ１）を選択することができる。また、ＥＳＤパルスが入った時は、第１アクティブクランプ回路１１がアクティブクランプ回路として望ましい動作をするように、入出力経路として高抵抗パス（抵抗Ｒ１：数ｋ〜数十ｋΩ）を選択することができる。その結果、内部回路３の動作に影響を与えず、十分なＥＳＤ耐量を有するＥＳＤ保護回路が提供できる。 In the present embodiment, the second active clamp circuit 12 controls on / off of the switch SW1, and selects a signal input / output path (signal path) between a normal operation and an ESD pulse. With this configuration, the low resistance path (on-state switch SW1) can be selected as an input / output path so that the first active clamp circuit 11 does not affect the operation of the internal circuit 3 during normal operation. Further, when an ESD pulse is input, a high resistance path (resistor R1: several k to several tens kΩ) is selected as an input / output path so that the first active clamp circuit 11 performs a desirable operation as an active clamp circuit. Can do. As a result, an ESD protection circuit having sufficient ESD tolerance without affecting the operation of the internal circuit 3 can be provided.

このように、本実施の形態によれば、高いＥＳＤ耐性を有し、且つ内部回路の動作に影響を与えない、ＥＳＤパルスから内部回路を保護するＥＳＤ保護回路を有する半導体装置を提供することができる。 Thus, according to the present embodiment, it is possible to provide a semiconductor device having an ESD protection circuit that protects an internal circuit from an ESD pulse that has high ESD tolerance and does not affect the operation of the internal circuit. it can.

（第２の実施の形態）
以下、第２の実施の形態に係る半導体装置について説明する。図６は、第２の実施の形態に係る半導体装置の構成の具体例を示すブロック図である。本実施の形態の半導体装置１ａは、ＥＳＤ保護回路２ａの第２クランプ回路３１ａが第１クランプ回路２２よりもブレークダウンし易い（ブレークダウン電圧が低い）という点で、第１の実施の形態の半導体装置１（図３）と相違する。以下、相違点について主に説明する。 (Second Embodiment)
The semiconductor device according to the second embodiment will be described below. FIG. 6 is a block diagram illustrating a specific example of the configuration of the semiconductor device according to the second embodiment. The semiconductor device 1a of the present embodiment is the same as that of the first embodiment in that the second clamp circuit 31a of the ESD protection circuit 2a is easier to break down than the first clamp circuit 22 (the breakdown voltage is low). This is different from the semiconductor device 1 (FIG. 3). Hereinafter, the difference will be mainly described.

第２クランプ回路３１ａは、直列接続された第２ダイオードＤ７〜Ｄ８を備えている。すなわち、第２ダイオードＤ７は、カソードを端子ＳＩＧに、アノードを第２ダイオードＤ８のカソードにそれぞれ接続されている。第２ダイオードＤ８は、アノードを第２トランジスタＭＮ２のゲートにそれぞれ接続されている。直列接続されたダイオードＤ７〜Ｄ８は、第２トランジスタＭＮ２のゲートから端子ＳＩＧへ向かう方向を順方向として、順方向に電流を流す。ただし、逆方向の閾値電圧以上の過電圧（例示：ＥＳＤパルス）によりブレークダウンして、逆方向に電流を流す。 The second clamp circuit 31a includes second diodes D7 to D8 connected in series. That is, the second diode D7 has a cathode connected to the terminal SIG and an anode connected to the cathode of the second diode D8. The second diode D8 has an anode connected to the gate of the second transistor MN2. The diodes D7 to D8 connected in series pass a current in the forward direction with the direction from the gate of the second transistor MN2 toward the terminal SIG as the forward direction. However, breakdown is caused by an overvoltage (eg, ESD pulse) that is equal to or higher than the threshold voltage in the reverse direction, and a current flows in the reverse direction.

ここで、第２クランプ回路３１ａは、第１の実施の形態の第２クランプ回路３１と比較して、ダイオードを１個（ここでは第２ダイオードＤ６）減らしている。従って、第２クランプ回路３１は、第１クランプ回路２２と比較して、ダイオード１個分だけブレークダウン電圧が小さくなっている。すなわち、第２クランプ回路３１は、第１クランプ回路２２と比較して早いタイミングでブレークダウンすることになる。その結果、第２アクティブクランプ回路１２ａから第１アクティブクランプ回路１１へより早いタイミングで制御信号ＳＳを出力することができる。すなわち、第１アクティブクランプ回路１１のゲート入力抵抗部２１での抵抗の切り替えをより早いタイミングで行うことができる。それにより、より確実にＥＳＤ破壊から内部回路３を保護することができる。 Here, the second clamp circuit 31a is reduced by one diode (here, the second diode D6) as compared with the second clamp circuit 31 of the first embodiment. Accordingly, the second clamp circuit 31 has a breakdown voltage lower than that of the first clamp circuit 22 by one diode. That is, the second clamp circuit 31 breaks down at an earlier timing than the first clamp circuit 22. As a result, the control signal SS can be output from the second active clamp circuit 12a to the first active clamp circuit 11 at an earlier timing. That is, it is possible to switch the resistance at the gate input resistance unit 21 of the first active clamp circuit 11 at an earlier timing. Thereby, the internal circuit 3 can be more reliably protected from ESD damage.

このＥＳＤ保護回路２ａは、通常動作のときとＥＳＤパルスが入ったときとで、詳細には以下の動作を行う。 The ESD protection circuit 2a performs the following operations in detail during normal operation and when an ESD pulse is input.

（１）通常動作のとき
通常動作時は、第１の実施の形態（図３）の場合と同様である。 (1) Normal operation The normal operation is the same as that in the first embodiment (FIG. 3).

（２）ＥＳＤパルスが入ったとき
図７は、第２の実施の形態に半導体装置の動作を示すタイミングチャートである。ただし、４つのチャートの示す内容については、図５の場合と同様である。また、各チャートにおける実線は本実施の形態の場合を示し、破線は第１の実施の形態の場合を示す。 (2) When an ESD pulse is input FIG. 7 is a timing chart showing the operation of the semiconductor device according to the second embodiment. However, the contents shown in the four charts are the same as in the case of FIG. Moreover, the solid line in each chart shows the case of this embodiment, and the broken line shows the case of the first embodiment.

端子ＳＩＧにＥＳＤパルスが発生し（ｔ０）、ＥＳＤパルスが上昇して行く。そのとき、ＥＳＤパルスが低い場合には、第２クランプ回路３１のダイオードＤ７〜Ｄ８及び第１クランプ回路２２のＤ１〜Ｄ３はまだブレークダウンしない。そのため、Ａ点及びＣ点の電位は０Ｖである。一方、Ｂ点の電位は、ダイオードＤ５及び抵抗Ｒ５を介してＥＳＤパルスが侵入するので上昇して行く。このとき、Ｂ点の電位の上昇の速度は、第１の実施の形態の場合と比較して同程度である。
その後、ＥＳＤパルスが上昇してある大きさを超えると、ダイオードＤ７〜Ｄ８がブレークダウンを起こす（ｔ１１）。このダイオードＤ７〜Ｄ８がブレークダウンを起こす時刻ｔ１１は、第１の実施の形態の場合の時刻ｔ１と比較して早くなる。ダイオードが少ないためである。その結果、ダイオードＤ７〜Ｄ８に電流が流れ始める。この電流がプルダウン抵抗Ｒ２に流れ込むことにより電圧降下が起こり、第２トランジスタＭＮＮのゲート電圧が上昇して行く。すなわち、Ａ点の電位が上昇して行く。Ｂ点の電位は、上昇し続けている。このとき、Ａ点の電位の上昇の速度は、第１の実施の形態の場合と比較して同程度である。
ダイオードＤ７〜Ｄ８がブレークダウンを起こしてから（ｔ１１）、一定時間経過後にダイオードＤ１〜Ｄ３がブレークダウンを起こす（ｔ１）。その結果、ダイオードＤ１〜Ｄ３に電流が流れ始める。この電流がスイッチＳＷ１（オン状態）に流れ込むことにより電圧降下が起こり、第１トランジスタＭＮ１のゲート電圧が上昇して行く。すなわち、Ｃ点の電位が上昇して行く。ただし、スイッチＳＷ１のオン抵抗は低いため、その電位の上昇の程度は、Ａ点の電位の上昇の程度と比較して小さい。
その後、第２トランジスタＭＮ２のゲート電圧（Ａ点の電位）がある大きさを超えると、第２トランジスタＭＮ２がオン状態になる（ｔ２１）。第２トランジスタＭＮ２がオン状態になることにより、そのドレイン側のＢ点の電位がＬｏｗ電位（接地電位ＧＮＤ）に落ちる（ｔ３１）。その結果、活性（例示：Ｌｏｗ電位）な制御信号ＳＳが第１アクティブクランプ回路１１へ出力される。この第２トランジスタＭＮ２がオン状態になる時刻ｔ２１及びＢ点の電位がＬｏｗ電位（接地電位ＧＮＤ）に落ちる時刻ｔ３１は、第１の実施の形態の場合の時刻ｔ２及びｔ３と比較して早くなる。
第２アクティブクランプ回路１２からの制御信号ＳＳに基づいて、第１アクティブクランプ回路１１のゲート入力抵抗部２１のスイッチＳＷ１はオフ状態になる。その結果、ゲート入力抵抗部２１は、低抵抗のスイッチＳＷ１から高抵抗の抵抗Ｒ１に切り替わる（ｔ３１）。
ゲート入力抵抗部２１が高抵抗に切り替わることにより、第１トランジスタＭＮ１のゲート電圧が急激に上昇して行く。すなわち、Ｃ点の電位が急激に上昇して行く。第１トランジスタＭＮ１のゲート電圧の急激な上昇に伴い、第１トランジスタＭＮ１に電流が流れ始める（ｔ３１）。そして、ゲート電圧がある電圧に達したところで第１トランジスタＭＮ１がオン状態になる。第１トランジスタＭＮ１がオン状態になることにより、端子ＳＩＧ−端子ＧＮＤ（接地電位）間にＥＳＤパルスを放電するパスができる。その結果、ＥＳＤパルスによる電流Ｉが端子ＳＩＧ−第１トランジスタＭＮＮ１−端子ＧＮＤ（接地電位）のパスに流れることにより、内部回路３が保護される。 An ESD pulse is generated at the terminal SIG (t0), and the ESD pulse rises. At that time, when the ESD pulse is low, the diodes D7 to D8 of the second clamp circuit 31 and D1 to D3 of the first clamp circuit 22 are not yet broken down. Therefore, the potential at point A and point C is 0V. On the other hand, the potential at the point B rises because the ESD pulse enters through the diode D5 and the resistor R5. At this time, the rate of increase of the potential at the point B is approximately the same as that in the first embodiment.
Thereafter, when the ESD pulse rises and exceeds a certain magnitude, the diodes D7 to D8 break down (t11). The time t11 at which the diodes D7 to D8 cause breakdown is earlier than the time t1 in the first embodiment. This is because there are few diodes. As a result, current starts to flow through the diodes D7 to D8. When this current flows into the pull-down resistor R2, a voltage drop occurs, and the gate voltage of the second transistor MNN increases. That is, the potential at point A increases. The potential at point B continues to rise. At this time, the rising speed of the potential at the point A is approximately the same as that in the first embodiment.
After the diodes D7 to D8 have broken down (t11), the diodes D1 to D3 have broken down after a lapse of a certain time (t1). As a result, current starts to flow through the diodes D1 to D3. When this current flows into the switch SW1 (ON state), a voltage drop occurs, and the gate voltage of the first transistor MN1 increases. That is, the potential at point C rises. However, since the on-resistance of the switch SW1 is low, the degree of increase in the potential is small compared to the degree of increase in the potential at the point A.
Thereafter, when the gate voltage (potential at point A) of the second transistor MN2 exceeds a certain level, the second transistor MN2 is turned on (t21). When the second transistor MN2 is turned on, the potential at the point B on the drain side falls to the low potential (ground potential GND) (t31). As a result, an active (eg, low potential) control signal SS is output to the first active clamp circuit 11. The time t21 when the second transistor MN2 is turned on and the time t31 when the potential at the point B falls to the low potential (ground potential GND) are earlier than the times t2 and t3 in the first embodiment. .
Based on the control signal SS from the second active clamp circuit 12, the switch SW1 of the gate input resistor portion 21 of the first active clamp circuit 11 is turned off. As a result, the gate input resistance unit 21 is switched from the low resistance switch SW1 to the high resistance resistor R1 (t31).
When the gate input resistance unit 21 is switched to a high resistance, the gate voltage of the first transistor MN1 rapidly increases. That is, the potential at point C increases rapidly. As the gate voltage of the first transistor MN1 rises rapidly, current starts to flow through the first transistor MN1 (t31). When the gate voltage reaches a certain voltage, the first transistor MN1 is turned on. When the first transistor MN1 is turned on, a path for discharging an ESD pulse can be made between the terminal SIG and the terminal GND (ground potential). As a result, the current I due to the ESD pulse flows through the path of the terminal SIG−the first transistor MNN1−the terminal GND (ground potential), thereby protecting the internal circuit 3.

本実施の形態は、第１の実施の形態と同様の効果を得ることができる。
加えて、本実施の形態では、第１の実施の形態と比較して、ＥＳＤパルスの入力からより短い時間（より早いタイミング）で、第２アクティブクランプ回路１２ａから第１アクティブクランプ回路１１へ制御信号ＳＳを出力することができる。それにより、第１アクティブクランプ回路１１がより短い時間（より早いタイミング）でＥＳＤ保護機能を発揮することができる。その結果、より確実にＥＳＤ破壊から内部回路３を保護することができる。 This embodiment can obtain the same effects as those of the first embodiment.
In addition, in the present embodiment, control from the second active clamp circuit 12a to the first active clamp circuit 11 is performed in a shorter time (earlier timing) from the input of the ESD pulse than in the first embodiment. The signal SS can be output. Thereby, the first active clamp circuit 11 can exhibit the ESD protection function in a shorter time (earlier timing). As a result, the internal circuit 3 can be more reliably protected from ESD destruction.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

１、１ａ半導体装置
２、２ａＥＳＤ保護回路
３内部回路
１１第１アクティブクランプ回路
１２、１２ａ第２アクティブクランプ回路
２１ゲート入力抵抗部
２２第１クランプ回路
３１、３１ａ第２クランプ回路 DESCRIPTION OF SYMBOLS 1, 1a Semiconductor device 2, 2a ESD protection circuit 3 Internal circuit 11 1st active clamp circuit 12, 12a 2nd active clamp circuit 21 Gate input resistance part 22 1st clamp circuit 31, 31a 2nd clamp circuit

Claims

内部回路と、
端子と、
前記端子と前記内部回路との間に設けられ、前記過電圧に応答して前記端子を接地電位に短絡する第１アクティブクランプ回路と、前記端子に対して前記第１アクティブクランプ回路と並列に接続された第２アクティブクランプ回路とを備えるＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）保護回路と
を具備し、
前記第２アクティブクランプ回路は、
前記端子で発生する所定の電圧以上の過電圧に応答して、制御信号を出力し、
前記第１アクティブクランプ回路は、
前記制御信号に基づいて、前記内部回路と前記端子との間の信号の入出力経路を、低抵抗から高抵抗に変更する
半導体装置。 Internal circuitry,
A terminal,
A first active clamp circuit provided between the terminal and the internal circuit and short-circuiting the terminal to a ground potential in response to the overvoltage; and the terminal is connected in parallel with the first active clamp circuit. An ESD (ElectroStatic Discharge) protection circuit comprising a second active clamp circuit,
The second active clamp circuit includes:
In response to an overvoltage greater than or equal to a predetermined voltage generated at the terminal, a control signal is output,
The first active clamp circuit includes:
A semiconductor device that changes a signal input / output path between the internal circuit and the terminal from a low resistance to a high resistance based on the control signal.

請求項１に記載の半導体装置において、
前記第１アクティブクランプ回路は、前記制御信号に基づいて、前記入出力経路を、低抵抗の第２経路から高抵抗の第１経路に切り替える
半導体装置。 The semiconductor device according to claim 1,
The first active clamp circuit switches the input / output path from a low-resistance second path to a high-resistance first path based on the control signal.

請求項２に記載の半導体装置において、
前記第１経路は、抵抗値が相対的に高抵抗な抵抗素子を含み、
前記第２経路は、前記抵抗素子に並列に接続され、オン抵抗値が相対的に低抵抗なスイッチを含み、
前記第１アクティブクランプ回路は、前記制御信号に基づいて、前記スイッチをオフする
半導体装置。 The semiconductor device according to claim 2,
The first path includes a resistance element having a relatively high resistance value;
The second path includes a switch connected in parallel to the resistance element and having a relatively low on-resistance value.
The first active clamp circuit turns off the switch based on the control signal. Semiconductor device.

請求項１に記載の半導体装置において、
前記第１アクティブクランプ回路は、
一方の接続部を前記端子に、他方の接続部を接地電位にそれぞれ接続された第１トランジスタと、
一方の接続部を前記端子に、他方の接続部を前記第１トランジスタの第１ゲートにそれぞれ接続され、所定の電圧でブレークダウンする第１過電圧検出回路と、
前記第１ゲートと前記内部回路との間に設けられた前記入出力経路としてのゲート入力抵抗部と
を備え、
前記第２アクティブクランプ回路は、
一方の接続部を電源電位と前記ゲート入力抵抗部と間接的に前記端子とに、他方の接続部を接地電位にそれぞれ接続された第２トランジスタと、
一方の接続部を前記端子に、他方の接続部を前記第２トランジスタの第２ゲートにそれぞれ接続され、所定の電圧でブレークダウンする第２過電圧検出回路と、
前記第２ゲートと前記接地電位との間に設けられたゲートプルダウン抵抗と
を備える
半導体装置。 The semiconductor device according to claim 1,
The first active clamp circuit includes:
A first transistor having one connection connected to the terminal and the other connection connected to a ground potential;
A first overvoltage detection circuit which has one connection portion connected to the terminal and the other connection portion connected to the first gate of the first transistor, and breaks down at a predetermined voltage;
A gate input resistance section as the input / output path provided between the first gate and the internal circuit;
The second active clamp circuit includes:
A second transistor in which one connection is indirectly connected to the terminal with the power supply potential and the gate input resistance, and the other connection is connected to the ground potential;
A second overvoltage detection circuit that has one connection portion connected to the terminal and the other connection portion connected to the second gate of the second transistor, and breaks down at a predetermined voltage;
A semiconductor device comprising: a gate pull-down resistor provided between the second gate and the ground potential.

請求項４に記載の半導体装置において、
前記ゲート入力抵抗部は、
抵抗値が相対的に高抵抗な抵抗素子と、
前記抵抗素子に並列に接続され、オン抵抗値が相対的に低抵抗なスイッチと
を含み、
前記第１アクティブクランプ回路は、前記制御信号に基づいて、前記スイッチをオフする
半導体装置。 The semiconductor device according to claim 4,
The gate input resistor section is
A resistance element having a relatively high resistance value;
A switch connected in parallel to the resistive element and having a relatively low on-resistance value,
The first active clamp circuit turns off the switch based on the control signal. Semiconductor device.

請求項４に記載の半導体装置において、
前記第１過電圧検出回路は、直列接続された複数の第１ダイオードを備え、
前記第２過電圧検出回路は、直列接続された複数の第２ダイオードを備え、
前記複数の第２ダイオードのブレークダウン電圧は、前記複数の第１ダイオードのブレークダウン電圧以下である
半導体装置。 The semiconductor device according to claim 4,
The first overvoltage detection circuit includes a plurality of first diodes connected in series,
The second overvoltage detection circuit includes a plurality of second diodes connected in series,
The breakdown voltage of the plurality of second diodes is equal to or lower than the breakdown voltage of the plurality of first diodes.

請求項４に記載の半導体装置において、
前記ゲートプルダウン抵抗の抵抗の値は、前記ゲート入力抵抗部における抵抗が高いときの値よりも小さい
半導体装置。 The semiconductor device according to claim 4,
The resistance value of the gate pull-down resistor is smaller than the value when the resistance in the gate input resistance portion is high.

請求項１に記載の半導体装置において、
前記第２アクティブクランプ回路は、前記第１アクティブクランプ回路よりも前記端子に近い位置に配置される
半導体装置。 The semiconductor device according to claim 1,
The second active clamp circuit is disposed closer to the terminal than the first active clamp circuit.

内部回路と、
端子と、
前記端子と前記内部回路との間に設けられ、前記過電圧に応答して前記端子を接地電位に短絡する第１アクティブクランプ回路と、前記端子に対して前記第１アクティブクランプ回路と並列に接続された第２アクティブクランプ回路とを備えるＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）保護回路と
を具備し、
前記第１アクティブクランプ回路は、
一方の接続部を前記端子に、他方の接続部を接地電位にそれぞれ接続された第１トランジスタと、
一方の接続部を前記端子に、他方の接続部を前記第１トランジスタの第１ゲートにそれぞれ接続され、所定の電圧でブレークダウンする第１過電圧検出回路と、
前記第１ゲートと前記内部回路との間に設けられたゲート入力抵抗部と
を備え、
前記第２アクティブクランプ回路は、
一方の接続部を電源電位と前記ゲート入力抵抗部と間接的に前記端子とに、他方の接続部を接地電位にそれぞれ接続された第２トランジスタと、
一方の接続部を前記端子に、他方の接続部を前記第２トランジスタの第２ゲートにそれぞれ接続され、所定の電圧でブレークダウンする第２過電圧検出回路と、
前記第２ゲートと前記接地電位との間に設けられたゲートプルダウン抵抗と
を備え、
前記ゲート入力抵抗部は、
抵抗値が相対的に高抵抗な抵抗素子と、
前記抵抗素子に並列に接続され、オン抵抗値が相対的に低抵抗であり、前記第２トランジスタの前記一方の接続部の電位でオン又はオフするスイッチと
を含む
半導体装置。 Internal circuitry,
A terminal,
A first active clamp circuit provided between the terminal and the internal circuit and short-circuiting the terminal to a ground potential in response to the overvoltage; and the terminal is connected in parallel with the first active clamp circuit. An ESD (ElectroStatic Discharge) protection circuit comprising a second active clamp circuit,
The first active clamp circuit includes:
A first transistor having one connection connected to the terminal and the other connection connected to a ground potential;
A first overvoltage detection circuit which has one connection portion connected to the terminal and the other connection portion connected to the first gate of the first transistor, and breaks down at a predetermined voltage;
A gate input resistor provided between the first gate and the internal circuit,
The second active clamp circuit includes:
A second transistor in which one connection is indirectly connected to the terminal with the power supply potential and the gate input resistance, and the other connection is connected to the ground potential;
A second overvoltage detection circuit that has one connection portion connected to the terminal and the other connection portion connected to the second gate of the second transistor, and breaks down at a predetermined voltage;
A gate pull-down resistor provided between the second gate and the ground potential;
The gate input resistor section is
A resistance element having a relatively high resistance value;
A semiconductor device comprising: a switch connected in parallel to the resistive element, having a relatively low on-resistance value, and being turned on or off at a potential of the one connection portion of the second transistor.

半導体装置の動作方法であって、
前記半導体装置は、
内部回路と、
端子と、
前記端子と前記内部回路との間に設けられた第１アクティブクランプ回路と、前記端子に対して前記第１アクティブクランプ回路と並列に接続された第２アクティブクランプ回路とを備えるＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）保護回路と
を具備し、
前記半導体装置の動作方法は、
前記第２アクティブクランプ回路が、前記端子で発生する過電圧に応答して、制御信号を出力するステップと、
前記第１アクティブクランプ回路が、前記制御信号に基づいて、前記内部回路と前記端子との間の信号の入出力経路を、低抵抗から高抵抗に変更するステップと、
前記第１アクティブクランプ回路が、前記端子で発生する過電圧に応答して、前記端子を接地電位に短絡するステップと
を具備する
半導体装置の動作方法。 A method for operating a semiconductor device, comprising:
The semiconductor device includes:
Internal circuitry,
A terminal,
An ESD (ElectroStatic Discharge) comprising a first active clamp circuit provided between the terminal and the internal circuit, and a second active clamp circuit connected in parallel with the first active clamp circuit with respect to the terminal. A protection circuit,
The operation method of the semiconductor device is as follows:
The second active clamp circuit outputs a control signal in response to an overvoltage generated at the terminal;
The first active clamp circuit changing a signal input / output path between the internal circuit and the terminal from a low resistance to a high resistance based on the control signal;
The first active clamp circuit includes a step of short-circuiting the terminal to a ground potential in response to an overvoltage generated at the terminal.