JP2013251382A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
シリコンを活性層とする薄膜トランジスタ（以下、ＴＦＴという）は、液晶や有機ＥＬ等の表示素子を駆動する回路に用いられており、ＴＦＴに関する技術はアクティブマトリクス型の表示装置の基盤技術となっている。多くの場合、ＴＦＴの活性層となるのはアモルファスシリコンである。ただしアモルファスシリコンはもともとキャリアの移動度が小さいので、これをレーザー光で溶融させ、再結晶化させて多結晶シリコン膜をつくり、これを活性層とするＴＦＴも広く用いられている。 Thin film transistors (hereinafter referred to as TFTs) using silicon as an active layer are used in circuits for driving display elements such as liquid crystal and organic EL, and the technology relating to TFTs is the basic technology of active matrix display devices. . In many cases, the active layer of the TFT is amorphous silicon. However, since amorphous silicon originally has low carrier mobility, TFTs are widely used in which a polycrystalline silicon film is formed by melting and recrystallizing it with a laser beam and using this as an active layer.
一方、レーザーアニールに寄らず、アモルファスシリコンを作るのと同様の成膜法であっても、成膜条件を調節することによって、微小な結晶シリコン粒からなる膜ができることも知られている。 On the other hand, it is also known that a film made of fine crystalline silicon grains can be formed by adjusting the film forming conditions even if the film forming method is the same as that for forming amorphous silicon without relying on laser annealing.
微結晶シリコン膜は、アモルファスシリコン膜と同様に、プラズマＣＶＤ法等の気相成長法により形成される。ここで微結晶シリコン膜は、成膜後、溶融再結晶化の工程を経ないで、そのままＴＦＴの一部材として加工することができる。そのため、これまでのＲＴＡ法やレーザーアニール法によって形成される低温ポリシリコン膜と比較して、大面積化に有利であり、さらに、高価な装置を使用する必要がないため、生産コストも低く抑えることができるという利点がある。 Similar to the amorphous silicon film, the microcrystalline silicon film is formed by a vapor deposition method such as a plasma CVD method. Here, the microcrystalline silicon film can be processed as it is as a member of the TFT without being subjected to a melt recrystallization step after being formed. Therefore, compared with conventional low-temperature polysilicon films formed by the RTA method or laser annealing method, it is advantageous for increasing the area, and further, it is not necessary to use an expensive apparatus, so that the production cost is also kept low. There is an advantage that you can.
また微結晶シリコン膜は、アモルファスシリコン膜と比較して電界効果移動度が大きいために、ＴＦＴとして優位な電気特性を有している。また微結晶シリコン膜は電流ストレス耐性が高いことから、長時間駆動してもＶthのシフトが小さいという特長がある。 In addition, the microcrystalline silicon film has superior electric characteristics as a TFT because it has a larger field-effect mobility than an amorphous silicon film. Further, since the microcrystalline silicon film has high resistance to current stress, it has a feature that the shift of V th is small even when driven for a long time.
微結晶シリコン膜は、以上説明した利点・特長を有しているため、薄膜トランジスタの他にも、半導体装置への広範囲の応用が期待されている。 Since the microcrystalline silicon film has the advantages and features described above, a wide range of applications to semiconductor devices is expected in addition to thin film transistors.
特許文献１には、微結晶シリコンの結晶化度を向上させる効果のあるＴＦＴとして、ゲート絶縁層と微結晶シリコン膜との界面の酸素原子濃度が１０20ａｔｏｍｓ・ｃｍ-3〜１０25ａｔｏｍｓ・ｃｍ-3であるＴＦＴが開示されている。その製造方法として、ゲート絶縁層の表面に酸化処理を行い、その表面に微結晶シリコン膜を形成する製法が開示されている。
In
ところでゲート絶縁層表面の酸化処理によって、微結晶シリコン膜に含まれる酸素原子が増加する。活性層として用いている微結晶シリコン膜に酸素原子が多く含まれていると、ＴＦＴの電気特性が低下する。特に、ＴＦＴのスイッチング特性を左右する特性、即ち、Ｓ値及び電界効果移動度が悪化する。この点、特許文献１においては、微結晶シリコン膜に含まれている酸素原子について何ら開示がされていない。
By the way, oxidation of the surface of the gate insulating layer increases oxygen atoms contained in the microcrystalline silicon film. If the microcrystalline silicon film used as the active layer contains a large amount of oxygen atoms, the electrical characteristics of the TFT deteriorate. In particular, the characteristics that affect the switching characteristics of the TFT, that is, the S value and the field effect mobility deteriorate. In this regard,
本発明は、上記の課題に鑑みてなされたものであり、その目的は、電気特性の優れた半導体装置を提供することにある。 The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device having excellent electrical characteristics.
本発明の半導体装置は、基板上に、ゲート電極と、窒化シリコンを含む絶縁層と、微結晶シリコンを含む第一シリコン層と、ソース・ドレイン電極と、がこの順に積層された半導体装置であって、
前記絶縁層と前記第一シリコン層との間に酸素を含む第二シリコン層が配置され、
前記第一シリコン層に含まれる酸素原子の濃度が１×１０20ａｔｏｍｓ・ｃｍ-3より低いことを特徴とする。
The semiconductor device of the present invention is a semiconductor device in which a gate electrode, an insulating layer containing silicon nitride, a first silicon layer containing microcrystalline silicon, and a source / drain electrode are stacked in this order on a substrate. And
A second silicon layer containing oxygen is disposed between the insulating layer and the first silicon layer;
The concentration of oxygen atoms contained in the first silicon layer is lower than 1 × 10 20 atoms · cm −3 .
本発明によれば、電気特性の優れた半導体装置を提供することができる。即ち、本発明では、ゲート絶縁層の表面に酸化処理を施した微結晶シリコンＴＦＴにおいて、微結晶シリコン含む第一シリコン層に含まれる酸素原子の濃度を１×１０20ａｔｏｍｓ・ｃｍ-3よりも低くする。こうすることで、特に、Ｓ値と電界効果移動度が改善されているＴＦＴを提供することができる。 According to the present invention, a semiconductor device having excellent electrical characteristics can be provided. That is, in the present invention, in the microcrystalline silicon TFT in which the surface of the gate insulating layer is oxidized, the concentration of oxygen atoms contained in the first silicon layer containing microcrystalline silicon is set to be higher than 1 × 10 20 atoms · cm −3. make low. By doing so, it is possible to provide a TFT having improved S value and field effect mobility.
本発明の半導体装置は、基板上に、ゲート電極と、窒化シリコンを含む絶縁層と、微結晶シリコンを含む第一シリコン層と、ソース・ドレイン電極と、がこの順に積層された半導体装置である。また本発明において、絶縁層と前記第一シリコン層との間に酸素を含む第二シリコン層が配置されている。また本発明において、第一シリコン層に含まれる酸素原子の濃度は１×１０20ａｔｏｍｓ・ｃｍ-3より低い。 The semiconductor device of the present invention is a semiconductor device in which a gate electrode, an insulating layer containing silicon nitride, a first silicon layer containing microcrystalline silicon, and a source / drain electrode are stacked in this order on a substrate. . In the present invention, a second silicon layer containing oxygen is disposed between the insulating layer and the first silicon layer. In the present invention, the concentration of oxygen atoms contained in the first silicon layer is lower than 1 × 10 20 atoms · cm −3 .
以下、図面を適宜参照しながら本発明の実施形態について説明する。 Embodiments of the present invention will be described below with reference to the drawings as appropriate.
図１は、本発明の半導体装置における実施形態の例を示す断面模式図である。尚、図１の半導体装置１は、ボトムゲート型のＴＦＴの層構造を示す断面図である。 FIG. 1 is a schematic cross-sectional view showing an example of an embodiment of a semiconductor device of the present invention. 1 is a cross-sectional view showing a layer structure of a bottom gate type TFT.
図１の半導体装置１は、ガラス基板１１上に、所望の形状にパターニングされた金属製のゲート電極１２が形成されており、このゲート電極１２はゲート絶縁層１３にて被覆されている。尚、ゲート絶縁層１３は、具体的には、窒化シリコン等の絶縁材料からなる薄膜である。
In the
ゲート電極１２上には、ゲート絶縁層１３を挟んで、第二シリコン層１４と第一シリコン層１５とがこの順に積層されるように形成されている。図１の半導体装置１において、第一シリコン層１５は、微結晶シリコンが含まれている層である。これに対して第二シリコン層１４は、第一シリコン層１５よりも層内に含まれる酸素原子の濃度が高いシリコン層である。また図１の半導体装置１において、第一シリコン層１５上であってチャネル部に相当する領域には、エッチングストップ層１６が形成されている。またこのエッチングストップ層１６の周辺には、コンタクト層１７と、ソース電極１８ａと、がこの順で積層されてなる積層体又はコンタクト層１７と、ドレイン電極１８ｂと、がこの順で積層されてなる積層体形成されている。尚、コンタクト層１７は、不純物含有半導体からなる層である。またソース電極１８ａ及びドレイン電極１８ｂは、いずれも金属製の電極薄膜である。
On the
ここで、二種類のシリコン層（１４、１５）について、特に、層内に含まれる酸素濃度について説明する。 Here, the oxygen concentration contained in the two types of silicon layers (14, 15) will be described in particular.
ゲート絶縁層１３の表面について酸化処理を行うことによって、酸素を含む第二シリコン層１４を形成することができる。この酸素を含む第二シリコン層１４を形成する理由については後ほど詳細に説明する。
By performing oxidation treatment on the surface of the
酸素を含む第二シリコン層上に第一シリコン層１５を形成すると、第二シリコン層１４が無い場合に比べて第一シリコン１５に含まれる酸素原子の濃度が増加する。ＴＦＴの活性層として用いられる微結晶シリコンを含む第一シリコン層１５に大量に酸素原子が含まれると、酸素原子が電荷トラップとして働き、キャリアがこの電荷トラップに捕獲される。このため、オン電流の立ち上がりが鈍くなる。即ち、Ｓ値が大きくなる。また第一シリコン層１５内に含まれる酸素原子は、第一シリコン層１５内において電子ドナーとして働くことがある。これにより、微結晶シリコンを有する第一シリコン層１５がｎ型化する。我々の知見によると、電子ドナーとして働く酸素は、シリコン膜中酸素濃度１×１０20ａｔｏｍｓ・ｃｍ-3以上でシリコン膜の導電率の増加として顕著に現れる。このため、第一シリコン層１５中のキャリア密度が増加し、ＴＦＴのＶthが負側へシフトする。シリコン膜中酸素濃度１×１０20ａｔｏｍｓ・ｃｍ-3以上ではＶth＜０Ｖとなる。また結晶シリコン中に酸素原子が存在すると、結晶に歪みが生じ結晶性が悪化する。その結果、電界効果移動度は酸素濃度の増加に応じて連続的に減少し、シリコン膜中酸素濃度が１×１０20ａｔｏｍｓ・ｃｍ-3以上では、電界効果移動度は０．７ｃｍ2／Ｖｓを下回り、アモルファスシリコンによるＴＦＴと同等又はそれ以下となる。以上を考慮すると、第一シリコン層１５中の酸素原子の濃度は１×１０20ａｔｏｍｓ・ｃｍ-3未満であることが望ましい。
When the
尚、第一シリコン層１５に含まれる酸素原子の濃度は、二次イオン質量分析（ＳＩＭＳ）によって測定することができる。ＳＩＭＳ測定によって、第一シリコン層１５及び第二シリコン層１４のそれぞれの酸素原子濃度及びの酸素原子濃度の膜厚方向の分布が把握できる。測定装置は、例えば、ＰＨＩ ＡＤＥＰＴ１０１０（アルバックファイ社製）が挙げられる。ちなみに、上述の測定装置（ＰＨＩ ＡＤＥＰＴ１０１０）を用いる場合、一次イオン種はＣｓ+、一次加速電圧は３．０ｋＶである。
The concentration of oxygen atoms contained in the
本発明において、第一シリコン層１５に含まれる酸素原子の濃度は、１×１０20ａｔｏｍｓ・ｃｍ-3未満である。ここで第一シリコン層１５に含まれる酸素原子の濃度が１×１０20ａｔｏｍｓ・ｃｍ-3以上では、シリコン原子１個に対して、およそ１／１００個の酸素原子が存在することになり、シリコン結晶に歪みが生じたり電荷がトラップされたりする。さらには、酸素が電子ドナーとして働き、第一シリコン層１５の導電率が上昇する。その結果、ＴＦＴの特性（特に、電界効果移動度、Ｓ値、オフ電流）が急激に悪化する。
In the present invention, the concentration of oxygen atoms contained in the
本発明において、第一シリコン層１５の酸素原子の濃度は低ければ低い方が好ましい。例えば、第一シリコン層１５の酸素原子の濃度が０．２４×１０20ａｔｏｍｓ・ｃｍ-3であるＴＦＴでは、移動度が２．２ｃｍ2／Ｖｓ、Ｓ値が０．６ｄｅｃ／Ｖであり、良好な特性を示す。
In the present invention, the lower the concentration of oxygen atoms in the
微結晶シリコンを有する第一シリコン層１５は、例えば、プラズマＣＶＤ法により形成される。ここでプラズマＣＶＤ法とは、シリコン原子を含む原料ガスを反応容器内に導入し、高周波パワーを印加することによりプラズマを発生させて原料ガスを分解し、気相から基板上に固相の膜を堆積させるものである。堆積するシリコン膜の構造は、原料ガスの濃度他の成膜条件により変化する。ＣＶＤ成膜の条件をコントロールすることにより、純粋なアモルファスシリコン膜から、結晶シリコンを多く含む膜まで、構成比率の異なる膜を形成ことができる。
The
第一シリコン層１５を形成する方法としては、具体的には、シリコンを堆積する工程とエッチングする工程とを交互に繰り返しながら微結晶状のシリコンを堆積する方法や、基板側で前記の繰り返し堆積法を用い、基板と反対側で連続して堆積する方法がある。
As a method for forming the
尚、プラズマＣＶＤ法を用いて微結晶シリコンを有する第一シリコン層１５を形成する際には、第一シリコン層１５自体を厚く形成することにより、第一シリコン層１５に含まれる微結晶シリコンの体積比率を向上させることができる。しかし、ＴＦＴ等の半導体装置の特性は、ゲート絶縁層１３近傍における活性層の結晶性に大きな影響を受ける。このため、第一シリコン層１５を形成する際には、ゲート絶縁層１３側の（第二シリコン層１４の）界面から膜厚１０ｎｍまでの領域において微結晶シリコンの体積比率を高くすることが望ましい。
When the
尚、第一シリコン層１５に含まれる微結晶シリコンの体積比率は、ラマン分光法を用いた結晶性の評価によって直接的に求めることができる。ラマン分光法では、５２０ｃｍ-1に観察される結晶性シリコンのラマンシフトと、４８０ｃｍ-1に観察されるアモルファスシリコンのラマンシフトとの両者のピーク強度比から、微結晶シリコンの体積比率を求める。この方法によって得られる結果は、第一シリコン層１５の厚さ方向に配向された微結晶シリコンの体積比率である。
Note that the volume ratio of microcrystalline silicon contained in the
ラマン分光の測定装置は、例えば、顕微レーザーラマンシステム Ｎｉｃｏｌｅｔ Ａｌｍｅｇａ ＸＲ（サーモフィッシャーサイエンティフィック社製）が挙げられる。また測定に使用される励起レーザーは、例えば、Ｎｄ−ＹＡＧレーザー（励起波長：５３２ｎｍ、レーザー出力：１００％）が挙げられる。 Examples of the Raman spectroscopic measurement apparatus include a microscopic laser Raman system Nicolet Almega XR (manufactured by Thermo Fisher Scientific). Examples of the excitation laser used for the measurement include an Nd-YAG laser (excitation wavelength: 532 nm, laser output: 100%).
ただし図１の半導体装置１を構成する第一シリコン層１５に含まれる微結晶シリコンは、第一シリコン層１５上であってゲート絶縁層１３が設けられている領域にエッチングストップ層１６が設けられている。このため、ゲート絶縁層１３が設けられている領域において、第一シリコン層１５に含まれる微結晶シリコンは直接的に測定することはできない。従って、ゲート絶縁層１３が設けられている領域にある微結晶シリコンを評価する際には、ＴＦＴを作製する際の条件と同一の条件下で、ガラス基板上に、ゲート絶縁層、第二シリコン層、第一シリコン層を、順次形成したサンプルを用いて測定する。
However, the microcrystalline silicon contained in the
本発明の半導体装置において、第一シリコン層１５における結晶体積比率は、厚さ方向に平均化した結晶シリコンの体積比率が５０％以上であるのが好ましい。ゲート絶縁層１３から１０ｎｍ離れた領域において、厚さ方向に平均化した結晶シリコンの体積比率が５０％以上であるのがより好ましい。
In the semiconductor device of the present invention, the crystal volume ratio in the
第一シリコン層１５に含まれる微結晶シリコンを構成する結晶粒の大きさは、結晶粒径で表される。また結晶粒と結晶粒との界面は結晶粒界と呼ばれる。第一シリコン層１５に含まれる微結晶シリコンを流れるキャリアにおいて、結晶性が連続でない結晶粒界では、結晶粒内に比べ電気抵抗が大きい。このため微結晶シリコンの各々の結晶粒径が小さい場合、単位体積当たりの結晶粒界が多くなるので、第一シリコン層１５内の電気抵抗が増加する。このため、第一シリコン層１５に含まれる微結晶シリコンを構成する結晶は、その粒径が大きいことが望ましい。
The size of the crystal grains constituting the microcrystalline silicon contained in the
ここで第一シリコン層１５に含まれる微結晶シリコンの結晶粒径を測定する方法として、例えば、ＵＶラマン分光法がある。この分析法は、ラマン分光法の励起波長をＵＶにした分光方法である。またこの分析法ではシリコンに対する励起光の侵入長を短くすることができるので、第一シリコン層１５表面における結晶性を測定・評価することができる。尚、ＵＶラマン分光法を利用する際に測定対象となる薄膜のサンプルを膜厚方向に斜めにカットすることで、測定位置から膜厚に対応した測定データが得られる。例えば、図２に示されるように、測定サンプルを断面から見て斜めにカットする。
Here, as a method of measuring the crystal grain size of the microcrystalline silicon contained in the
第一シリコン層１５に含まれる微結晶シリコンの結晶粒径は、３ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上５０ｎｍ以下がより好ましい。結晶粒径が１００ｎｍを超えると、ＴＦＴのチャネル領域に含まれる結晶粒の数が少なくなり、相対的に微結晶シリコンの結晶粒径のバラツキが大きくなる。その結果、ＴＦＴの電気特性のバラツキの原因になる。従って、微結晶シリコンの結晶粒径を１００ｎｍ以下にすれば、このバラツキを抑制することができる。
The crystal grain size of the microcrystalline silicon contained in the
ところで、プラズマＣＶＤ法により微結晶シリコンを有する第一シリコン層１５を形成する際には、一般的にフッ素を含む材料ガスが使用される。微結晶シリコンを有する第一シリコン層１５を形成する際に、フッ素を含む材料ガスを用いると、微結晶シリコンの結晶性を向上させることができるからである。尚、フッ素を含む材料ガスを用いると、形成された第一シリコン層１５に含まれる微結晶シリコン内にフッ素原子が取り込まれることがある。ここで第一シリコン層１５中にフッ素原子が含まれると、フッ素原子自体が酸素原子と同様に電荷トラップ部材として働き、ドレイン電流の電気抵抗を上昇させる原因となる。このため、第一シリコン層１５中においてフッ素原子の濃度は低いほうが望ましい。
By the way, when forming the
また第一シリコン層１５を形成する際に、フッ素と同様に塩素を含む材料ガスを使用することも知られている。塩素を含む材料ガスを用いることで、第一シリコン層１５に含まれる微結晶シリコンの結晶性を向上させることができる。ただし、フッ素と同様に、塩素原子は微結晶シリコンに取り込まれると、ドレイン電流の抵抗となる。このため、第一シリコン層１５に含まれる塩素原子の濃度は低いほうが望ましい。
It is also known to use a chlorine-containing material gas in the same manner as fluorine when forming the
第一シリコン層１５に含まれるフッ素原子や塩素原子の濃度は、酸素原子の場合と同様に、二次イオン質量分析（ＳＩＭＳ）によって測定することができる。本発明において第一シリコン層１５に含まれるフッ素原子や塩素原子の濃度は、いずれも２×１０20ａｔｏｍｓ・ｃｍ-3未満が望ましい。
The concentration of fluorine atoms and chlorine atoms contained in the
一方、ＣＶＤ法で作製した微結晶シリコンを含む膜（微結晶シリコン膜）は、基板との界面で膜はがれが生じやすい。これはガラス基板上に形成した場合に限らず、窒化シリコン膜上に成膜した場合も同様に膜はがれが生じる。窒化シリコン膜からなるゲート絶縁層を有するボトムゲート構造のトランジスタ他の半導体装置において、ゲート絶縁層上に形成されたシリコン膜に膜はがれが生じると、半導体装置の特性が著しく低下し、半導体装置としての歩留まりが低下する。 On the other hand, a film containing microcrystalline silicon (a microcrystalline silicon film) manufactured by a CVD method tends to peel off at the interface with the substrate. This is not limited to the case where the film is formed on the glass substrate, but the film is peeled off when the film is formed on the silicon nitride film. In a bottom gate transistor or other semiconductor device having a gate insulating layer made of a silicon nitride film, if the silicon film formed on the gate insulating layer is peeled off, the characteristics of the semiconductor device are remarkably deteriorated. Yield decreases.
ゲート絶縁層上に設けられるシリコン層の膜はがれは、特許文献１に開示されている酸化処理を行うことで防止することができる。この酸化処理によって、微結晶シリコン膜とゲート絶縁層の接合面の状態を改善し、電気特性に優れたシリコン半導体装置を提供することができる。
The film peeling of the silicon layer provided on the gate insulating layer can be prevented by performing the oxidation treatment disclosed in
本発明の半導体装置では、図１に示すように、窒化シリコンからなるゲート絶縁層１３と第一シリコン層１５との間に、第一シリコン層１５よりも多くの酸素を含む第二シリコン層１４が設けられている。これにより、第一シリコン層１５のゲート絶縁層１３からの剥離を防止することができる。
In the semiconductor device of the present invention, as shown in FIG. 1, the
第二シリコン層１４は、下記（ｉ）又は（ｉｉ）によりゲート絶縁層１３上に形成される層である。
（ｉ）（窒化シリコンからなる）ゲート絶縁層１３の表面を酸化処理する
（ｉｉ）ゲート絶縁層１３上に酸化シリコンを堆積する
The
(I) The surface of the gate insulating layer 13 (made of silicon nitride) is oxidized (ii) Silicon oxide is deposited on the
（ｉ）のようにゲート絶縁層１３の表面を酸化処理すると、ゲート絶縁層１３を構成する窒化シリコン中の窒素原子が酸素原子に置き換わる。この原子の置換によってできる膜は窒化酸化シリコン又は窒化シリコンと酸化シリコンの混合膜である。本発明においては窒化酸化シリコン膜も窒化シリコンと酸化シリコンの混合膜も酸素を含むシリコン層（第二シリコン層１４）に含まれる。尚、酸化シリコンは、一酸化物（ＳｉＯ）と二酸化物（ＳｉＯ2）とがあり得るが、いずれもＳｉ−Ｏ結合を含むので、ゲート絶縁層１３と第一シリコン層１５との間における両層間の密着性を向上させる効果がある。
When the surface of the
また本発明において、第二シリコン層１４の膜厚は、ゲート絶縁層１３よりも１桁又はそれ以上薄い。このため、ＴＦＴのＶthや耐圧等を規定するゲート絶縁層としての機能を持たず、上述したように第一シリコン層１５とゲート絶縁層１３との界面を改質する膜として作用する。
In the present invention, the thickness of the
ところで、第一シリコン層１５を成膜する際に用いられるプラズマに含まれるエッチング成分によって、第二シリコン層１４内に含まれる酸素原子は、気相中へ放出され第一シリコン層１５の膜中に取り込まれる。言い換えると、第二シリコン層１４に含まれていた酸素原子が第一シリコン層１５へ移動する現象が発生している。ここで第二シリコン層１４の膜厚が薄いと、酸素の移動量（第一シリコン層１５への酸素の供給量）が限定される。これに対して第二シリコン層１４の膜厚が厚いと、酸素供給源が多量に存在することになり第一シリコン層１５へ移動する酸素の移動量が多くなる。そうすると、第二シリコン層１４の表面が微結晶シリコンに覆われるまで、酸素原子が移動し続ける。このため第一シリコン層１５内の酸素原子濃度が増加する。従って、ＴＦＴの電気特性が低下する。
By the way, the oxygen component contained in the
第一シリコン層１５を成膜する際に酸素原子が第１シリコン層１５内に取り込まれるのを抑制する方法として、一般的には、以下に説明する２つの方法がある。１つ目の方法として、第一シリコン層１５を成膜する際に用いられるガス（第１シリコン層１５の原料ガス）を大量に流し、酸素分圧を減少させる方法がある。この場合、具体的な方法として、水素ガス及びシランガスの流量比によって求まる水素希釈率（水素ガス流量／シランガス流量）を高める方法がある。２つ目の方法として、第一シリコン層１５の成膜速度を増大させる方法がある。２つ目の方法を採用する場合、微結晶シリコンの成長初期の結晶性を高め、かつ成膜速度を増大させることを目的として、ＳｉＦ4等のフッ素系シランや、塩素系シラン等のハロゲン元素を含むシリコン系ガスを用いるのが有効である。
As a method for suppressing oxygen atoms from being taken into the
しかし、第一シリコン層１５の結晶化率の向上と、下地である酸素を含む第二シリコン層１４のエッチングとは、いわゆるトレードオフの関係にある。具体的には、前記２つのいずれかの方法を用いＴＦＴとして電界効果移動度０．７ｃｍ2／Ｖｓ以上を実現する、即ち、結晶化率が高くなるように第一シリコン層１５を成膜しようとすると、わずかに第二シリコン層１４（の少なくとも表面）をエッチングしてしまう。このため、上述した二つの方法のいずれかを採用して第一シリコン層１５の形成条件を最適化するだけでは、ＴＦＴとして要求される電界効果移動度及び結晶性と、第一シリコン層１５に要求される酸素濃度と、を両方満足させることができない。具体的には、ＴＦＴとして要求される電界効果移動度０．７ｃｍ2／Ｖｓ以上を達成する結晶性を有し、かつ、膜中の酸素濃度が１×１０20ａｔｏｍｓ・ｃｍ-3未満の第一シリコン層１５を、酸素を含む第二シリコン層１４の上に形成することは困難である。
However, the improvement of the crystallization rate of the
ところで、我々の知見によると、第二シリコン層の膜厚が１０ｎｍより厚い場合では、成長初期から結晶化率の高い第一シリコン層１５を形成したとしても第一シリコン層１５中の酸素原子濃度が増加してしまい良好なＴＦＴ特性を得ることができない。また酸素を含む第二シリコン層１４の表面に第一シリコン層１５の結晶核が成長し始めてから、第二シリコン層１４の表面全体が微結晶シリコンで覆われるまでの間、第一シリコン層１５には第二シリコン層１４（の少なくとも表面）のエッチングによる酸素供給が続くことになる。従って、酸素供給源となる酸素を含む第二シリコン層１４の膜厚を、剥がれ防止効果を維持できる範囲で極力薄くすることで、本発明の半導体装置を構成する第一シリコン層１５に含まれる酸素原子の濃度を低減することができる。
By the way, according to our knowledge, even when the
以上説明したように、酸素を含む第二シリコン層１４の薄膜化と、第一シリコン層１５の形成条件（水素希釈率を３００倍以上にする、又は結晶性が高くかつ成膜速度の高いハロゲンを含むシリコン系ガスを用いる）と、を組み合わせる。これにより、第一シリコン層１５の最適化が実現できる。即ち、第一シリコン層１５中の酸素濃度を１×１０20ａｔｏｍｓ・ｃｍ-3未満にすることができる。
As described above, the thickness of the
以上より、本発明において、第一シリコン層１５を堆積した後に残存する第二シリコン層１４の膜厚は、好ましくは１０ｎｍ以下であり、より好ましくは７ｎｍ以下である。尚、第一シリコン層１５を成膜する際に第二シリコン層１４（の表面）にて行われるエッチングでは、第二シリコン層１４の膜厚はほとんど変化しない。このため、第一シリコン層１５を堆積する前において第二シリコン層１４の膜厚は、１０ｎｍ以下の膜厚で形成しておくのが好ましい。
From the above, in the present invention, the film thickness of the
ここで、第二シリコン層１４の膜厚とＴＦＴの特性（電界効果移動度、Ｓ値）との関係を下記表に示す。
Here, the relationship between the film thickness of the
上記表より、第二シリコン層を薄く（１０ｎｍ以下に）することで、ＴＦＴの特性（電界効果移動度、Ｓ値）が優れていることが認められる。 From the above table, it is recognized that TFT characteristics (field effect mobility, S value) are excellent by making the second silicon layer thin (less than 10 nm).
尚、第二シリコン層１４は、透過型電子顕微鏡を用いて直接観察することができる。このため本発明において第二シリコン層１４の膜厚は、透過型電子顕微鏡による観察で求めることができる値である。また第二シリコン層１４は、ゲート絶縁層１３と第一シリコン層１５との間に設けられる絶縁体層として白いラインという形で観察される。
The
第二シリコン層１４内に含まれる酸素原子の濃度は、第一シリコン層１５と同様に、二次イオン質量分析（ＳＩＭＳ）によって測定することができる。本発明において第二シリコン層１４に含まれる酸素原子の濃度は、５×１０20ａｔｏｍｓ・ｃｍ-3以上である。
Similar to the
第二シリコン層１４に含まれる酸素原子の濃度は、第二シリコン層１４について酸化処理を施すことにより多くすることができる。例えば、第二シリコン層１４の酸素原子の濃度が７．３×１０20ａｔｏｍｓ・ｃｍ-3であるＴＦＴでは、電界効果移動度が１．５ｃｍ2／Ｖｓであり、Ｓ値が０．５ｄｅｃ／Ｖであり、良好な特性を示す。一方、第二シリコン層１４（又はゲート絶縁層１３の表面）について酸化処理を施さないと、第二シリコン層１４に含まれる酸素原子の濃度は、５×１０20ａｔｏｍｓ・ｃｍ-3未満となる場合がある。そうすると、ゲート絶縁層１３と第一シリコン層１５との間で層間剥離（膜はがれ）が起こり、正常な動作をするＴＦＴを得ることができない。例えば、ゲート絶縁層１３と第一シリコン層１５との界面の酸素原子濃度が、９．９×１０19ａｔｏｍｓ・ｃｍ-3の場合は、ゲート絶縁層１３と第一シリコン層１５との間で層間剥離が起こることが分かっている。以上より、本発明では、ゲート絶縁層１３の表面に酸化処理を施すか又はシリコン酸化膜を形成して、酸素原子の濃度が５×１０20ａｔｏｍｓ・ｃｍ-3以上であり、膜厚１０ｎｍ以下である第二シリコン層１４を設ける。これにより、優れた特性を持つＴＦＴを提供することができる。
The concentration of oxygen atoms contained in the
ＴＦＴの電気特性（電界効果移動度、Ｓ値）は、半導体パラメトリックアナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて測定することができる。例えば、ソース電極に０Ｖ、ドレイン電極に１０Ｖをそれぞれ印加した状態で、ゲート電圧を−１０Ｖから＋２０Ｖまでスイープさせてドレイン電流を測定することで伝達特性を評価できる。尚、測定する際の温度条件は特に限定されず、室温（２５℃）でも可能である。 The electrical characteristics (field effect mobility, S value) of the TFT can be measured using a semiconductor parametric analyzer 4156C (manufactured by Agilent Technologies). For example, the transfer characteristic can be evaluated by measuring the drain current while sweeping the gate voltage from −10 V to +20 V with 0 V applied to the source electrode and 10 V applied to the drain electrode. In addition, the temperature conditions at the time of measuring are not specifically limited, Room temperature (25 degreeC) is also possible.
測定した伝達特性から、ドレイン電流の平方根を求めてゲート電圧１Ｖ当たりの変化量を評価することが可能である。また、測定したドレイン電流の常用対数の１Ｖ当たりの変化量を算出し、その最小値からＳ値を求めることができる。 From the measured transfer characteristics, it is possible to obtain the square root of the drain current and evaluate the amount of change per 1 V of gate voltage. Further, the amount of change per 1V of the common logarithm of the measured drain current can be calculated, and the S value can be obtained from the minimum value.
次に、本発明に係る半導体装置の製造方法について説明する。本発明に係る半導体装置の製造方法は、少なくとも下記（Ａ）乃至（Ｅ）のプロセスが含まれる。
（Ａ）基板上にゲート電極を形成するゲート電極の形成工程
（Ｂ）ゲート電極を覆うように窒化シリコンを含む絶縁層を形成するゲート絶縁層の形成工程
（Ｃ）絶縁層の表面に酸素を含む第二シリコン層を形成する第二シリコン層の形成工程
（Ｄ）第二シリコン層上に微結晶シリコンを含む第一シリコン層を形成する第一シリコン層の形成工程
（Ｅ）第一シリコン層上にソース電極とドレイン電極とを形成する工程
Next, a method for manufacturing a semiconductor device according to the present invention will be described. The method for manufacturing a semiconductor device according to the present invention includes at least the following processes (A) to (E).
(A) Gate electrode forming step for forming a gate electrode on a substrate (B) Gate insulating layer forming step for forming an insulating layer containing silicon nitride so as to cover the gate electrode (C) Oxygen is applied to the surface of the insulating layer Step of forming second silicon layer for forming second silicon layer including (D) Step of forming first silicon layer for forming first silicon layer including microcrystalline silicon on second silicon layer (E) First silicon layer Forming a source electrode and a drain electrode thereon
本発明では、第一シリコン層の形成工程（工程（Ｄ））において、ＣＶＤ法により、水素ガスで６００倍以上に希釈したシリコンを含む原料ガスを用いて、第二シリコン層の表面にシリコンを堆積させるシリコン堆積工程が含まれる。また本発明では、好ましくは、第一シリコン層の形成工程（工程（Ｄ））工程に、下記に示される工程（Ｄ−１）及び（Ｄ−２）が含まれる。
（Ｄ−１）シリコン堆積工程
（Ｄ−２）シリコン堆積工程の後に行われ、ＣＶＤ法により、水素ガスで６００倍以下に希釈したシリコンを含む原料ガスを用いて、さらにシリコンを堆積させるシリコン再堆積工程
In the present invention, in the step of forming the first silicon layer (step (D)), by using a source gas containing silicon diluted 600 times or more with hydrogen gas by a CVD method, silicon is formed on the surface of the second silicon layer. A silicon deposition process is included. Moreover, in this invention, Preferably, the formation process (process (D)) process of a 1st silicon layer includes the process (D-1) and (D-2) shown below.
(D-1) Silicon deposition step (D-2) After the silicon deposition step, silicon re-deposition is performed by further depositing silicon using a source gas containing silicon diluted 600 times or less with hydrogen gas by CVD. Deposition process
以下、図面を参照しながら、本発明に係る半導体装置の製造方法について説明する。図３は、本発明の半導体装置の製造プロセスの例を示す断面模式図である。以下、図３に基づいて本発明の半導体装置の製造方法について説明する。尚、図３に示される製造プロセスは図１の半導体装置１の製造プロセスでもある。
Hereinafter, a method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings. FIG. 3 is a schematic cross-sectional view showing an example of the manufacturing process of the semiconductor device of the present invention. Hereinafter, a method for manufacturing a semiconductor device of the present invention will be described with reference to FIG. The manufacturing process shown in FIG. 3 is also a manufacturing process of the
（１）ゲート電極の形成工程（図３（ａ））
まず基板１１上の所定の領域にゲート電極１２を形成する（図３（ａ））。基板１１として、高融点ガラス、石英、セラミック等の材料を用いることができる。ゲート電極１２の構成材料としては、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ等の金属材料あるいはこれら金属材料を複数種類組合せた合金が挙げられる。ゲート電極１２は、上記金属材料又は合金からなる薄膜を形成した後、この薄膜をパターニングすることにより所望のパターン形状に形成される。ゲート電極１２となる薄膜は、スパッタ法や真空蒸着法等によって成膜することができる。尚、ゲート電極１２となる薄膜は、一層からなる薄膜でもよいし、複数の層からなる積層体であってもよい。またゲート電極１２となる薄膜の膜厚は、好ましくは、１０ｎｍ乃至３００ｎｍである。さらに、ゲート電極１２となる薄膜をパターニングする際には、フォトリソグラフィー等の公知の薄膜加工方法を用いて所望の電極形状にパターニング（加工）することができる。
(1) Gate electrode formation process (FIG. 3A)
First, the
（２）ゲート絶縁層の形成工程（図３（ａ））
次に、基板１１上及びゲート電極１２上にゲート絶縁層１３を形成する（図３（ａ））。ゲート絶縁層１３として窒化シリコン膜を形成する場合には、ＳｉＨ4、ＮＨ3、Ｎ2、Ｈ2等の混合ガスを用いた、プラズマＣＶＤ法により成膜する。
(2) Gate insulating layer formation process (FIG. 3A)
Next, the
（３）第二シリコン層の形成工程（図３（ｂ））
次に、ゲート絶縁層１３上に第二シリコン層１４を形成する（図３（ｂ））。第二シリコン層１４を形成する方法としては、下記（３−１）又は（３−２）が採用される。
（３−１）ゲート絶縁層１３の表面を酸化処理する方法
（３−２）ゲート絶縁層１３上に酸素を含むシリコン膜を形成する方法
(3) Second silicon layer forming step (FIG. 3B)
Next, the
(3-1) Method for oxidizing surface of gate insulating layer 13 (3-2) Method for forming silicon film containing oxygen on
（３−１）の方法を採用する場合、例えば、ゲート絶縁層１３まで形成した基板１１を、高温下で、かつ水蒸気と、酸素又は酸素を含む混合ガスと、が含まれるガス雰囲気下に暴露する。これにより、ゲート絶縁層１３の表面が酸化される。このようにゲート絶縁層１３の内酸化処理された部分は第二シリコン層１４として機能する。尚、酸化処理を行う際に、ゲート絶縁層１３の表面を酸素を含むガス雰囲気に暴露した状態で、高周波あるいはＤＣ電界でプラズマを生起させてもよい。生起されたプラズマはゲート絶縁層１３の表面の酸化を促進させる。
When the method (3-1) is adopted, for example, the
また（３−１）の方法を採用して第二シリコン層１４を形成する場合、窒化シリコンからなるゲート絶縁層１３を形成した後、酸素ガスを流してゲート絶縁層１３の表面を５秒以上酸素ガスに暴露する方法が有効である。ただし、第二シリコン層が厚く形成されてしまうとＴＦＴ特性に悪影響を及ぼすので、酸素ガスに暴露する時間はあまり長時間とせず３６００秒以下であることが望ましい。尚、暴露条件にもよるが、酸素ガスに暴露する時間を３０秒程度に制御すると、第二シリコン層１４の膜厚は７ｎｍ以下となる。これは、透過型電子顕微鏡による観察で確認することができる。
When the
（３−２）の方法を採用する場合、例えば、ＳｉＨ4、Ｎ2Ｏ及びＨ2からなる混合ガスを原料ガスとして用いたプラズマＣＶＤ法により窒化酸化シリコン膜を成膜することで、酸素を含むシリコン膜である第二シリコン層１４が形成される。ここで原料ガスとして、ＳｉＨ4、Ｎ2Ｏ及びＨ2を含む混合ガスに代えてＴＥＯＳガスとＯ2ガスとを含む混合ガスを使用してもよい。
When the method (3-2) is employed, for example, a silicon nitride oxide film is formed by a plasma CVD method using a mixed gas composed of SiH 4 , N 2 O, and H 2 as a source gas, whereby oxygen is reduced. A
第二シリコン層１４を形成する際には、基板１１の温度を適宜調節するのが好ましい。（３−１）の方法を採用する場合は、室温から４００℃の範囲が望ましく、処理時間に応じて基板１１の温度は適宜変更する。一方、（３−２）の方法を採用する場合は、通常のＣＶＤ法を行うときの基板温度でよい。
When forming the
（４）第一シリコン層の形成工程（図３（ｃ））
次に、第二シリコン層１４上に、第一シリコン層１５を形成する（図３（ｃ））。微結晶シリコンを含む第一シリコン層１５は、プラズマＣＶＤ法により形成することができる。第一シリコン層１５の膜厚は、好ましくは、１０ｎｍ乃至２００ｎｍであり、より好ましくは、２０ｎｍ乃至１００ｎｍである。第一シリコン層１５の膜厚が１０ｎｍ未満では、活性層でもある第一シリコン層１５の膜厚が薄いためオン電流が減少する。一方、第一シリコン層１５の膜厚が２００ｎｍを超えると、第一シリコン層１５の成膜に時間がかかるため、量産に適さない。
(4) First silicon layer forming step (FIG. 3C)
Next, the
プラズマＣＶＤ法を用いて第一シリコン層１５を成膜する際に、高周波パワーの密度は、好ましくは、０．０５Ｗ／ｃｍ2乃至１Ｗ／ｃｍ2であり、より好ましくは０．１Ｗ／ｃｍ2〜０．８Ｗ／ｃｍ2である。また反応圧力は、好ましくは、１３３Ｐａ乃至１３３３Ｐａ、より好ましくは、２００Ｐａ乃至１２００Ｐａである。
When forming the
第一シリコン層１５を形成する際に使用される原料ガスとしては、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＦ4、ＳｉＨ2Ｆ2等の分子内にＳｉ原子を有するガスを含む混合ガスが挙げられる。尚、場合によっては、原料ガスにＨ2又は不活性ガスを混合させて原料ガスを希釈させてもよい。Ｈ2を用いて原料ガスを希釈する場合、原料ガスの希釈率は、好ましくは、５０倍乃至３０００倍である。尚、原料ガスの希釈率は、希釈ガスと原料ガスとの濃度比によって求められるが、ＣＶＤ法による成膜においては成膜チャンバー内の単位時間当たりの流量比に置き換えられ、以下のように定義される。
希釈率＝（Ｈ2又は不活性ガスの流量）／（シリコン系原料ガスの流量）
The source gas used when forming the
Dilution rate = (flow rate of H 2 or inert gas) / (flow rate of silicon source gas)
特に、ＳｉＨ2Ｃｌ2、ＳｉＦ4、ＳｉＨ2Ｆ2等のハロゲン元素を含むシリコン系原料ガスを用いない場合、第一シリコン層１５を形成する初期の段階である第二シリコン層１４上に微結晶シリコンを形成する段階においては、原料ガスの希釈率は高いことが好ましく、具体的には、３００倍乃至３０００倍である。
In particular, when a silicon-based source gas containing a halogen element such as SiH 2 Cl 2 , SiF 4 , or SiH 2 F 2 is not used, a minute amount is formed on the
例えば、希釈ガスとしてＨ2を用いて、原料ガスを希釈率１０００倍にて希釈したガスで第一シリコン層１５を成膜すると、第一シリコン層１５に含まれる酸素原子の濃度が８．４×１０19ａｔｏｍｓ・ｃｍ-3となるので良好である。またこの条件下で第一シリコン層１５を形成すると、作製される半導体装置の電界効果移動度は、１．５ｃｍ2／Ｖｓ、Ｓ値は、０．５ｄｅｃ／Ｖとなる。またこの条件下で第一シリコン層１５を作製した場合、ＴＦＴのチャネル長は３０μｍ、チャネル幅は３００μｍとなる。
For example, when the
また第一シリコン層１５を成膜する際に、原料ガスと希釈ガスとを混合した混合ガスのガス流量を大きくすることで、プラズマ領域内に滞留しているガスの滞留時間を短くすることができる。これにより、第一シリコン層１５に含まれる酸素原子の量を抑制することができる。本発明においては、第一シリコン層１５の成膜時におけるプラズマ領域内に滞留しているガスの滞留時間は、好ましくは、０．１秒〜２．０秒であり、より好ましくは、０．３秒〜１．５秒である。
Further, when the
尚、希釈率の好ましい値は、シリコンを含む原料ガスがハロゲンを含む場合と含まない場合とで異なり、ハロゲンを含まない場合、一般的に希釈率は高い方が望ましい。 Note that the preferable value of the dilution rate differs depending on whether the source gas containing silicon contains halogen or not. When the halogen does not contain halogen, it is generally desirable that the dilution rate is high.
ハロゲンを含む原料ガスを用いる場合、ハロゲンによって第二シリコン層１４がエッチングされることがあるため、微結晶の堆積及びエッチングに寄与するハロゲン等の活性種の比率を制御することも重要である。好ましくは、ハロゲン化シリコンガスとＨ2ガスとの系においては、原料ガス中のハロゲン化シリコンガスの分圧を高めるのが望ましい。水素化シリコンガスとＨ2ガスとの系においては、Ｈ2ガスの分圧を高めるのが望ましい。ハロゲン化シリコンガスと水素化シリコンガスとの混合系においては、ハロゲン化シリコンガスの分圧を高める条件下で成膜を行うことが望ましい。
When a source gas containing halogen is used, the
以上説明したように、第一シリコン層１５を成膜・形成する際には、アモルファスシリコンの膜を形成するのと比べて、相対的にガス圧力が高く、水素によるガス希釈倍率が高い条件下で行われる。
As described above, when the
また得られる半導体装置の特性をより高くするためには、第一シリコン層１５の結晶体積比率を上げることが効果的である。このために、第一シリコン層１５を形成する際には、別法としてシリコンを堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら成膜する方法もある。この方法は、成膜ガスラインのマスフローコントローラーを任意に調整することで行うことができ、シリコンを堆積する工程と、水素プラズマ照射工程の時間配分は、堆積速度と結晶化率により適宜調整される。
In order to further improve the characteristics of the obtained semiconductor device, it is effective to increase the crystal volume ratio of the
ところで、ＴＦＴの特性は、ゲート絶縁層１３の近傍における活性層の結晶性に大きな影響を受ける。そのため、第一シリコン層１５を形成する際には、初期段階（第二シリコン層１４上に微結晶シリコンが堆積する段階）において微結晶シリコンの結晶性が高くなる条件で成膜する。そして後期段階（第一シリコン層１５が一定の膜厚で設けられている段階）において、初期段階と比べて、微結晶シリコンの結晶性が低下するものの微結晶シリコンの堆積が速くなる条件で成膜する。こうすることで、優れたＴＦＴ特性を維持したまま第一シリコン層１５の成膜時間を短縮することが可能である。希釈ガスとしてＨ2を用いた場合、初期段階における希釈率は３００倍乃至３０００倍、後期段階における希釈率は５０倍乃至６００倍とするのが好ましい。またこの方法により第一シリコン層１５を形成する場合、堆積速度は、初期段階において０．３ｎｍ／ｓ以下とし、後期段階において０．３ｎｍ／ｓより速くするのが好ましい。
Incidentally, the characteristics of the TFT are greatly affected by the crystallinity of the active layer in the vicinity of the
（５）エッチングストップ層の形成工程（図３（ｄ））
次に、第一シリコン層１５上であって、ゲート電極１２が設けられている領域にエッチングストップ層１６を形成する。エッチングストップ層１６は、酸化シリコン、窒化シリコン、窒化酸化シリコンのいずれかからなる単層、もしくは、これらの複数の層が上下に適宜組み合わせてなる積層体として形成される。またエッチングストップ層１６は、チャネル部分（ゲート電極１２が設けられている領域）のみ所定の寸法を残してその他の領域に設けられているエッチングストップ層は公知の方法により除去される。尚、図３（ｄ）では図示されてはいないが、この後さらに、第一シリコン層１５を島状に加工（アイソレーション）してもよい。具体的には、まず第一シリコン層１５上に所望にパターン形状を有するレジスト層を形成する。その後、ドライエッチングとウェットエッチングとを組み合わせて、あるいはどちらか一方を用いてレジスト層にて被覆されていない領域に設けられる第一シリコン層１５を選択的に除去する。
(5) Etching stop layer forming step (FIG. 3D)
Next, an
（６）コンタクト層、ソース電極、ドレイン電極の形成工程（図３（ｆ））
次に、エッチングストップ層１６上及び第一シリコン層１５上に、コンタクト層１７となる薄膜（半導体層１７ａ）を形成する（図３（ｅ））。コンタクト層１７は、第一シリコン層１５とソース電極１８ａ及びドレイン電極１８ｂとからなるオーミックコンタクトを形成するために必要な層で、ｎ型半導体に含まれる不純物を高濃度に含有する層である。またコンタクト層１７の膜厚は、好ましくは、１０ｎｍ乃至３００ｎｍ、より好ましくは、２０ｎｍ乃至１００ｎｍである。
(6) Contact layer, source electrode, and drain electrode formation process (FIG. 3F)
Next, a thin film (
次に、コンタクト層１７上に、ソース電極１８ａ及びドレイン電極１８ｂとなる金属層１８を形成する（図３（ｅ））。この金属層１８の構成材料としては、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ等の金属単体あるいはこれら金属単体を複数種類組合せた合金が挙げられる。尚、この金属層１８は、単層構成であってもよいし、複数の層からなる積層構成であってもよい。
Next, the
ソース電極１８ａ及びドレイン電極１８ｂは、金属層１８を加工することにより形成される。具体的には、金属層１８上に、フォトリソグラフィーによりレジストパターンを形成し、エッチングによってチャネル部のエッチングストップ層１６ａを露出させると同時に、レジストに覆われていない金属層１８を除去する。尚、このエッチングによりレジストに覆われていない半導体層１７ａも併せて除去され（図３（ｆ））、これによりコンタクト層１７が形成される。
The source electrode 18 a and the
以上の工程を経て、図３（ｆ）に示されるように半導体装置（ＴＦＴ）が完成する。 Through the above steps, a semiconductor device (TFT) is completed as shown in FIG.
尚、エッチングストップ層１６を有さないトランジスタを作製する場合は、エッチングストップ層１６の形成工程（工程（５））を省略する。その代わりに、金属層１８のチャネル部以外の領域をマスクしておいて、チャネル部に設けられる金属層１８及びコンタクト層１７を除去する工程を追加する。
Note that when a transistor without the
以上に説明した工程に基づいて作製されたトランジスタにおいて、ゲート電極１２とソース電極１８ａ又はドレイン電極１８ｂを短絡することによりダイオードにすることができる。また以上に説明した工程を応用することにより、チャネルをゲート電圧で制御するその他の半導体装置も同様にして作製することができる。
In the transistor manufactured based on the above-described process, a diode can be formed by short-circuiting the
次に、実施例に基づいて本発明を説明する。本実施例（実施例１）では、図３に示されるプロセスに基づいて半導体装置を作製した。 Next, the present invention will be described based on examples. In this example (Example 1), a semiconductor device was manufactured based on the process shown in FIG.
（１）ゲート電極の形成工程（図３（ａ））
高周波マグネトロンスパッタ法により、ガラス基板（基板１１）上にＭｏを成膜して、Ｍｏ膜を形成した。このときＭｏ膜の膜厚を１００ｎｍとした。次に、フォトリソプロセスを用いてＭｏ膜を加工することによりゲート電極１２を形成した（図３（ａ））。
(1) Gate electrode formation process (FIG. 3A)
Mo was deposited on a glass substrate (substrate 11) by a high-frequency magnetron sputtering method to form a Mo film. At this time, the film thickness of the Mo film was 100 nm. Next, the
（２）ゲート絶縁層の形成工程（図３（ａ））
次に、ゲート電極１２まで形成された基板１１をＣＶＤ装置内に移動した後、下記に示す条件により、基板１１上及びゲート電極１２上にゲート絶縁層１３を形成した（図３（ａ））。このときゲート絶縁層１３の膜厚は３００ｎｍであった。
基板温度：３５０℃
高周波パワー：０．４Ｗ／ｃｍ2
圧力：１７３Ｐａ
膜厚：２００ｎｍ
ＳｉＨ4流量：１００ｓｃｃｍ
ＮＨ3流量：５００ｓｃｃｍ
Ｎ2流量：３５００ｓｃｃｍ
(2) Gate insulating layer formation process (FIG. 3A)
Next, after the
Substrate temperature: 350 ° C
High frequency power: 0.4 W / cm 2
Pressure: 173 Pa
Film thickness: 200nm
SiH 4 flow rate: 100 sccm
NH 3 flow rate: 500 sccm
N 2 flow rate: 3500sccm
（３）第二シリコン層の形成工程（図３（ｂ））
次に、下記に示す条件により、ゲート絶縁層１３の表面を酸素雰囲気に暴露して酸化処理を行うことで、酸素を含む第二シリコン層１４を形成した（図３（ｂ））。
基板温度：３００℃
圧力：２６７Ｐａ
Ｏ2流量：１０００ｓｃｃｍ
暴露時間：３０秒
(3) Second silicon layer forming step (FIG. 3B)
Next, under the conditions shown below, the surface of the
Substrate temperature: 300 ° C
Pressure: 267Pa
O 2 flow rate: 1000 sccm
Exposure time: 30 seconds
（４）第一シリコン層の形成工程（図３（ｃ））
次に、第二シリコン層１４まで形成した基板１１をＣＶＤ装置内に移動した後、下記に示す条件により、第二シリコン層１４上に第一シリコン層１５を形成した（図３（ｃ））。
基板温度：２５０℃
高周波パワー：０．２Ｗ／ｃｍ2
圧力：１２００Ｐａ
膜厚：５０ｎｍ
原料ガス（ＳｉＨ4）流量：１６．７ｓｃｃｍ
希釈ガス（Ｈ2）流量：１００００ｓｃｃｍ
希釈ガスによる原料ガスの希釈率：６００倍
(4) First silicon layer forming step (FIG. 3C)
Next, after the
Substrate temperature: 250 ° C
High frequency power: 0.2 W / cm 2
Pressure: 1200Pa
Film thickness: 50nm
Source gas (SiH 4 ) flow rate: 16.7 sccm
Dilution gas (H 2 ) flow rate: 10000 sccm
Dilution rate of source gas with dilution gas: 600 times
（５）エッチングストップ層の形成工程（図３（ｄ））
次に、ＣＶＤ装置内において、第一シリコン層１５上に、窒化シリコン層と酸化シリコン層との積層構造１６ａを形成した（図３（ｃ））。次に、フォトリソグラフィー及びフッ化アンモニウムを含むバッファードフッ酸を使用したウェットエッチングを用いて、積層構造１６ａを加工することにより、所定のパターン形状を有するエッチングストップ層１６を形成した（図３（ｄ））。尚、エッチングストップ層１６は、ゲート電極１２が設けられている領域に沿ってパターニングがされており、ゲート電極１２が設けられている領域以外の領域に設けられている第一シリコン層１５はその表面が露出されていた（図３（ｄ））。
(5) Etching stop layer forming step (FIG. 3D)
Next, in the CVD apparatus, a
（６）コンタクト層、ソース電極、ドレイン電極の形成工程（図３（ｆ））
次に、プラズマＣＶＤ法により、第一シリコン１５上及びエッチングストップ層１６上に、リンがドープされたシリコン膜を成膜して半導体層１７ａを形成した。このとき半導体層１７ａの膜厚は３０ｎｍであった。次に、高周波マグネトロンスパッタ法により、半導体層１７ａ上に、Ｍｏを成膜して金属膜１８を形成した（図３（ｅ））。このとき金属膜１８の膜厚を１００ｎｍとした。
(6) Contact layer, source electrode, and drain electrode formation process (FIG. 3F)
Next, a silicon film doped with phosphorus was formed on the
次に、ウェットエッチングとドライエッチングとを併用して金属膜１８及び半導体層１７ａを順次加工した（図３（ｆ））。ここで加工された金属膜１８（Ｍｏ膜）はソース電極１８ａ又はドレイン電極１８ｂとして機能する。また加工された半導体層１７ａは、金属膜１８と半導体層１７ａとのコンタクト抵抗を低減するコンタクト層１７として機能する。
Next, the
最後に、フォトリソグラフィー及びドライエッチングを併用することにより、ゲート電極のコンタクトホールを形成することにより、半導体装置（ＴＦＴ）を得た。 Finally, a contact hole for the gate electrode was formed by using photolithography and dry etching together to obtain a semiconductor device (TFT).
得られた半導体装置（ＴＦＴ）について、チャネル部のＳＩＭＳを測定した。その結果、第一シリコン層１５内の酸素原子の濃度は、２．８×１０19ａｔｏｍｓ・ｃｍ-3であり第二シリコン層１４内の酸素原子の濃度は、７．３×１０20ａｔｏｍｓ・ｃｍ-3であった。また得られた半導体装置（ＴＦＴ）の伝達特性を測定したところ、電界効果移動度は、２．２ｃｍ2／Ｖｓであり、Ｓ値は、０．６ｄｅｃ／Ｖであった。さらに得られた半導体装置（ＴＦＴ）について、第二シリコン層１４を、透過型電子顕微鏡で観察した。図４は、透過型電子顕微鏡による観察で得られた本実施例（実施例１）における第二シリコン層１４の画像を示す図である。図４の画像から、第二シリコン層１４の膜厚は７ｎｍであった。
About the obtained semiconductor device (TFT), SIMS of the channel part was measured. As a result, the concentration of oxygen atoms in the
［比較例１］
実施例１において、第二シリコン層１４を形成する際に下記に示す条件で実施したことを除いては、実施例１と同様の方法により半導体装置（ＴＦＴ）を作製した。
基板温度：３００℃
高周波パワー：０．１Ｗ／ｃｍ2
圧力：６７Ｐａ
Ｎ2Ｏ流量：５０ｓｃｃｍ
時間：３０秒
[Comparative Example 1]
In Example 1, a semiconductor device (TFT) was fabricated by the same method as in Example 1 except that the
Substrate temperature: 300 ° C
High frequency power: 0.1 W / cm 2
Pressure: 67Pa
N 2 O flow rate: 50 sccm
Time: 30 seconds
本比較例（比較例１）では、酸素を含むガスのプラズマをゲート絶縁層１３の表面に照射しているため、第二シリコン層１４の膜厚は実施例１のよりも厚く、１２ｎｍであった。このため第一シリコン層１５内には、第二シリコン層１４から移動した酸素原子がより多く取り込まれる。ここで本比較例（比較例１）の半導体装置において、ＳＩＭＳ測定を行った。その結果、第一シリコン層１５の酸素原子の濃度は、１．５×１０20ａｔｏｍｓ・ｃｍ-3であった。図５は、実施例１及び比較例１でそれぞれ作製したＴＦＴの伝達特性を示すグラフである。尚、図５のグラフにおいて、本比較例（比較例１）では微結晶シリコン膜（第一シリコン層１５）内に含まれる酸素がドナーとして働き、第一シリコン層１５内のキャリア密度が高くなる。このため、ドレイン電流の立ち上がり電圧が大きく負側にシフトしてしまった。この結果、ドレイン電圧が０Ｖの時に大きなドレイン電流が流れてしまうノーマリーオンのＴＦＴとなっていた。また、ドレイン電流の最低値であるオフ電流も約１桁大きくスイッチＴＦＴとしては不適当な特性であった。
In this comparative example (Comparative Example 1), the surface of the
図６に示される製造プロセスに基づいて半導体装置を作製した。 A semiconductor device was manufactured based on the manufacturing process shown in FIG.
（１）ゲート電極の形成工程（図６（ａ））
高周波マグネトロンスパッタ法により、ガラス基板（基板１１）上にＭｏを成膜してＭｏ膜を形成した。このときＭｏ膜の膜厚を１００ｎｍとした。次に、フォトリソプロセスによりＭｏ膜を加工して基板１１上の所望の領域にゲート電極１２を形成した（図６（ａ））。
(1) Gate electrode formation process (FIG. 6A)
Mo was deposited on a glass substrate (substrate 11) by a high frequency magnetron sputtering method to form a Mo film. At this time, the film thickness of the Mo film was 100 nm. Next, the Mo film was processed by a photolithography process to form a
（２）ゲート絶縁層の形成工程（図６（ａ））
次に、ゲート電極１２まで形成された基板１１をＣＶＤ装置内に移動した後、下記に示す条件により、基板１１上及びゲート電極１２上にゲート絶縁層１３を形成した（図６（ａ））。このときゲート絶縁層１３の膜厚は３００ｎｍであった。
基板温度：３５０℃
高周波パワー：０．４Ｗ／ｃｍ2
圧力：１７３Ｐａ
膜厚：２００ｎｍ
ＳｉＨ4流量：１００ｓｃｃｍ
ＮＨ3流量：５００ｓｃｃｍ
Ｎ2流量：３５００ｓｃｃｍ
(2) Gate insulating layer formation step (FIG. 6A)
Next, after the
Substrate temperature: 350 ° C
High frequency power: 0.4 W / cm 2
Pressure: 173 Pa
Film thickness: 200nm
SiH 4 flow rate: 100 sccm
NH 3 flow rate: 500 sccm
N 2 flow rate: 3500sccm
（３）第二シリコン層の形成工程（図６（ｂ））
次に、下記に示す条件により、ゲート絶縁層１３の表面を酸素雰囲気に暴露して酸化処理を行うことで、酸素を含む第二シリコン層１４を形成した。
基板温度：３００℃
圧力：２６７Ｐａ
Ｏ2流量：１０００ｓｃｃｍ
暴露時間：６０秒
(3) Second silicon layer forming step (FIG. 6B)
Next, the
Substrate temperature: 300 ° C
Pressure: 267Pa
O 2 flow rate: 1000 sccm
Exposure time: 60 seconds
（４）第一シリコン層の形成工程（図６（ｃ））
次に、第二シリコン層１４まで形成された基板１１をＣＶＤ装置内に移動した後、まず下記に示す条件（第一条件）により、第二シリコン層１４上に第一シリコン層１５の一部を形成した。
基板温度：２５０℃
高周波パワー：０．２Ｗ／ｃｍ2
圧力：１２００Ｐａ
膜厚：１０ｎｍ
原料ガス（ＳｉＨ4）流量：１０ｓｃｃｍ
希釈ガス（Ｈ2）流量：１００００ｓｃｃｍ（原料ガスを１０００倍に希釈することができるガスの流量）
(4) First silicon layer forming step (FIG. 6C)
Next, after the
Substrate temperature: 250 ° C
High frequency power: 0.2 W / cm 2
Pressure: 1200Pa
Film thickness: 10nm
Source gas (SiH 4 ) flow rate: 10 sccm
Diluting gas (H 2 ) flow rate: 10000 sccm (gas flow rate capable of diluting the source gas 1000 times)
続いて、成膜条件を下記に示す条件（第二条件）に変更して第一シリコン層１５の形成を完結させた（図６（ｃ））。
基板温度：２５０℃
高周波パワー：０．５Ｗ／ｃｍ2
圧力：１２００Ｐａ
膜厚：４０ｎｍ
原料ガス（ＳｉＨ4）流量：２００ｓｃｃｍ
希釈ガス（Ｈ2）流量：１００００ｓｃｃｍ（原料ガスを５０倍に希釈することができるガスの流量）
Subsequently, the film formation conditions were changed to the following conditions (second conditions) to complete the formation of the first silicon layer 15 (FIG. 6C).
Substrate temperature: 250 ° C
High frequency power: 0.5 W / cm 2
Pressure: 1200Pa
Film thickness: 40nm
Source gas (SiH 4 ) flow rate: 200 sccm
Dilution gas (H 2 ) flow rate: 10000 sccm (gas flow rate that can dilute the source gas 50 times)
尚、本実施例（実施例２）において、第一条件に対し、第二条件の方が第一シリコン層１５の堆積速度が速いため、ゲート絶縁層１３側に形成される微結晶シリコンの結晶性を低下させずに、第一シリコン層１５の堆積時間を短縮させることができた。
In this example (Example 2), since the deposition rate of the
（５）コンタクト層等の形成工程
次に、プラズマＣＶＤ法により、第一シリコン１５上に、リンがドープされたシリコン膜を成膜して半導体層１７ａを形成した（図６（ｄ））。このとき半導体層１７ａの膜厚は３０ｎｍであった。
(5) Forming process of contact layer etc. Next, a silicon film doped with phosphorus was formed on the
次に、フォトリソグラフィーとドライエッチングとを併用することにより、半導体層、第一シリコン層１５と、第二シリコン層１４と、を順次加工した。これにより、第二シリコン層１４と、第一シリコン層１５と、半導体層とからなる積層体を素子ごとに分離した（図６（ｅ））。
Next, the semiconductor layer, the
次に、次に、高周波マグネトロンスパッタ法により、上記半導体層上に、Ｍｏを成膜して金属膜１８を形成した。このとき金属膜１８の膜厚を１００ｎｍとした。次に、ウェットエッチングにより、金属膜１８を所望のパターン形状にて加工した（図６（ｆ））。次に、ドライエッチングにより半導体層１７ａの一部を加工してコンタクト層１７を形成した（図６（ｇ））。
Next, a
次に、基板１１をＣＶＤ装置に搬送した後、ＣＶＤ法により、窒化シリコンを成膜してパッシベーション層１９を形成した（図６（ｈ））。このときパッシベーション層１９の膜厚を２００ｎｍとした。
Next, after transporting the
最後に、フォトリソグラフィー及びドライエッチングを併用することにより、ゲート電極のコンタクトホールを所定の位置に形成することにより、半導体装置（ＴＦＴ）を得た。 Finally, by using photolithography and dry etching together, a contact hole of the gate electrode is formed at a predetermined position to obtain a semiconductor device (TFT).
得られたＴＦＴにおいてチャネル部のＳＩＭＳ測定を行った結果、第一シリコン層１５の酸素原子の濃度は、５．３×１０18ａｔｏｍｓ・ｃｍ-3であった。
As a result of performing SIMS measurement of the channel part in the obtained TFT, the concentration of oxygen atoms in the
また得られた半導体装置（ＴＦＴ）の伝達特性を測定したところ、電界効果移動度は、０．７ｃｍ2／Ｖｓであり、Ｓ値は、０．９ｄｅｃ／Ｖであった。さらに本実施例のＴＦＴのチャネル長は６μｍであり、チャネル幅は１０μｍであった。また得られた半導体装置（ＴＦＴ）の伝達特性を測定した。図７は、本実施例（実施例２）における伝達特性を示すグラフである。 When the transfer characteristics of the obtained semiconductor device (TFT) were measured, the field effect mobility was 0.7 cm 2 / Vs, and the S value was 0.9 dec / V. Furthermore, the channel length of the TFT of this example was 6 μm, and the channel width was 10 μm. Further, the transfer characteristics of the obtained semiconductor device (TFT) were measured. FIG. 7 is a graph showing transfer characteristics in this example (Example 2).
また本実施例（実施例２）においてＴＦＴを構成する第一シリコン層１５の内、第二シリコン層１４側に形成された部分（第一段階において形成された部分）に存在する微結晶シリコンの結晶体積比率を、ラマン分光法により求めた。測定の結果、結晶体積比率は、ゲート絶縁層１３から膜厚１０ｎｍの距離において６４％であった。
In the present embodiment (embodiment 2), the microcrystalline silicon existing in the portion (the portion formed in the first stage) formed on the
またＴＦＴを構成する第一シリコン層１５の内、コンタクト層１７側に形成された部分（第二段階において形成された部分）に存在する微結晶シリコンの結晶体積比率を求めた。測定の結果、結晶体積比率は、ゲート絶縁層１３から膜厚５０ｎｍの距離において５３％であった。これら測定の結果、本実施例（実施例２）のＴＦＴを構成する第一シリコン層１５は、第二シリコン層１４側界面とコンタクト層１７側界面とでは微結晶シリコンの結晶体積比率が異なる構造になっている。
Further, the crystal volume ratio of microcrystalline silicon existing in the portion formed on the
実施例２において、第二シリコン層１４及び第一シリコン層１５をそれぞれ成膜する際に、成膜条件を下記に示す条件に変更した。
In Example 2, when the
（１）第二シリコン層の形成工程（図６（ｂ））
基板温度：室温
雰囲気：大気曝露
曝露時間：３０ｍｉｎ
(1) Second silicon layer forming step (FIG. 6B)
Substrate temperature: room temperature atmosphere: exposure to air exposure time: 30 min
（２）第一シリコン層の形成工程（図６（ｃ））
基板温度：２５０℃
高周波パワー：０．５Ｗ／ｃｍ2
圧力：１２００Ｐａ
膜厚：４０ｎｍ
原料ガス（ＳｉＨ4）流量：３３．３ｓｃｃｍ
希釈ガス（Ｈ2）流量：１００００ｓｃｃｍ（原料ガスを３００倍に希釈することができる流量）
(2) First silicon layer forming step (FIG. 6C)
Substrate temperature: 250 ° C
High frequency power: 0.5 W / cm 2
Pressure: 1200Pa
Film thickness: 40nm
Source gas (SiH 4 ) flow rate: 33.3 sccm
Diluting gas (H 2 ) flow rate: 10000 sccm (flow rate that can dilute the source gas 300 times)
尚、本実施例において、ＳｉＨ4の流量は３３．３ｓｃｃｍであるため、希釈率が３００倍である。 In this embodiment, since the flow rate of SiH 4 is 33.3 sccm, the dilution rate is 300 times.
得られたＴＦＴにおいてチャネル部のＳＩＭＳ測定を行った結果、第一シリコン層１５の酸素原子の濃度は、７．８×１０18ａｔｏｍｓ・ｃｍ-3であった。
As a result of SIMS measurement of the channel portion in the obtained TFT, the concentration of oxygen atoms in the
また得られた半導体装置（ＴＦＴ）の伝達特性を測定したところ、電界効果移動度は、０．９ｃｍ2／Ｖｓであり、Ｓ値は、０．７ｄｅｃ／Ｖであった。さらに本実施例のＴＦＴのチャネル長は６μｍであり、チャネル幅は１０μｍであった。また得られた半導体装置（ＴＦＴ）の伝達特性を測定した。図８は、本実施例（実施例３）における伝達特性を示すグラフである。 When the transfer characteristics of the obtained semiconductor device (TFT) were measured, the field effect mobility was 0.9 cm 2 / Vs, and the S value was 0.7 dec / V. Furthermore, the channel length of the TFT of this example was 6 μm, and the channel width was 10 μm. Further, the transfer characteristics of the obtained semiconductor device (TFT) were measured. FIG. 8 is a graph showing transfer characteristics in the present example (Example 3).
得られたＴＦＴにおいて、第一シリコン層１５に含まれる微結晶シリコンの膜厚方向の結晶粒径をＵＶラマン分光法を用いて測定した。図９に微結晶シリコン層の膜厚と結晶粒径の関係図を示す。結晶粒径は、１層目の膜厚に相当するゲート絶縁層１３から膜厚１０ｎｍの距離において６．７ｎｍであった。またこの結晶粒径は、ゲート絶縁層１３から離れるに従って減少する傾向が認められる。これは、本実施例（実施例３）では、第一シリコン層１５の成膜条件を２段階に設定しているため、第一シリコン層１５に含まれる微結晶シリコンの結晶粒径がゲート絶縁層１３側とソース・ドレイン電極（１８ａ、１８ｂ）側でそれぞれ異なるからである。また第二シリコン層１４を、透過型電子顕微鏡で観察した結果、層厚は５ｎｍであった。
In the obtained TFT, the crystal grain size in the film thickness direction of the microcrystalline silicon contained in the
実施例１において、第一シリコン層１５を成膜する際に、第一シリコン層１５の成膜条件を下記に示す条件に変更した。
基板温度：２５０℃
高周波パワー：０．５Ｗ／ｃｍ2
圧力：１２００Ｐａ
膜厚：４０ｎｍ
原料ガス（ＳｉＨ4）流量：１０ｓｃｃｍ
原料ガス（ＳｉＦ4）流量：１５ｓｃｃｍ
希釈ガス（Ｈ2）流量：５００ｓｃｃｍ（原料ガスを２４倍に希釈することができる流量）
In Example 1, when the
Substrate temperature: 250 ° C
High frequency power: 0.5 W / cm 2
Pressure: 1200Pa
Film thickness: 40nm
Source gas (SiH 4 ) flow rate: 10 sccm
Source gas (SiF 4 ) flow rate: 15 sccm
Diluting gas (H 2 ) flow rate: 500 sccm (flow rate that can dilute the raw material gas 24 times)
得られたＴＦＴにおいてチャネル部のＳＩＭＳ測定を行った結果、第一シリコン層１５内の酸素原子の濃度は、０．８×１０19ａｔｏｍｓ・ｃｍ-3であった。また得られた半導体装置（ＴＦＴ）の伝達特性を測定したところ、電界効果移動度は、１．０ｃｍ2／Ｖｓであり、Ｓ値は、０．７ｄｅｃ／Ｖであった。尚、本実施例（実施例４）のＴＦＴのチャネル長は６μｍであり、チャネル幅は１０μｍであった。
As a result of SIMS measurement of the channel portion in the obtained TFT, the concentration of oxygen atoms in the
１：半導体装置、１１：基板、１２：ゲート電極、１３：ゲート絶縁層、１４：第二シリコン層、１５：第一シリコン層、１６：エッチングストップ層、１７：コンタクト層、１８ａ：ソース電極、１８ｂ：ドレイン電極、１９：パッシベーション層 1: semiconductor device, 11: substrate, 12: gate electrode, 13: gate insulating layer, 14: second silicon layer, 15: first silicon layer, 16: etching stop layer, 17: contact layer, 18a: source electrode, 18b: drain electrode, 19: passivation layer
Claims (7)
前記絶縁層と前記第一シリコン層との間に酸素を含む第二シリコン層が配置され、
前記第一シリコン層に含まれる酸素原子の濃度が１×１０20ａｔｏｍｓ・ｃｍ-3より低いことを特徴とする、半導体装置。 A semiconductor device in which a gate electrode, an insulating layer containing silicon nitride, a first silicon layer containing microcrystalline silicon, and a source / drain electrode are stacked in this order on a substrate,
A second silicon layer containing oxygen is disposed between the insulating layer and the first silicon layer;
A semiconductor device, wherein the concentration of oxygen atoms contained in the first silicon layer is lower than 1 × 10 20 atoms · cm −3 .
基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うように窒化シリコンを含む絶縁層を形成する工程と、
前記絶縁層の表面に酸素を含む第二シリコン層を形成する工程と、
前記第二シリコン層上に微結晶シリコンを含む第一シリコン層を形成する工程と、
前記第一シリコン層上にソース電極とドレイン電極とを形成する工程と、を有し、
前記第一シリコン層を形成する工程において、ＣＶＤ法により、水素ガスで３００倍以上に希釈したシリコンを含む原料ガスを用いて、前記第二シリコン層の表面にシリコンを堆積させるシリコン堆積工程が含まれることを特徴とする、半導体装置の製造方法。 A method of manufacturing a semiconductor device in which a gate electrode, an insulating layer including silicon nitride, a first silicon layer including microcrystalline silicon, and a source / drain electrode are stacked in this order on a substrate,
Forming a gate electrode on the substrate;
Forming an insulating layer containing silicon nitride so as to cover the gate electrode;
Forming a second silicon layer containing oxygen on the surface of the insulating layer;
Forming a first silicon layer containing microcrystalline silicon on the second silicon layer;
Forming a source electrode and a drain electrode on the first silicon layer,
The step of forming the first silicon layer includes a silicon deposition step of depositing silicon on the surface of the second silicon layer using a source gas containing silicon diluted 300 times or more with hydrogen gas by a CVD method. A method for manufacturing a semiconductor device.
前記シリコン堆積工程の後に行われる、ＣＶＤ法により、水素ガスで６００倍以下に希釈したシリコンを含む原料ガスを用いて、さらにシリコンを堆積させるシリコン再堆積工程と、が含まれることを特徴とする、請求項６に記載の半導体装置の製造方法。 The step of forming the first silicon layer includes the silicon deposition step,
A silicon redeposition step of further depositing silicon using a source gas containing silicon diluted 600 times or less with hydrogen gas by a CVD method, which is performed after the silicon deposition step. A method for manufacturing a semiconductor device according to claim 6.
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