JP2013239531A - Thin film transistor, manufacturing method of the same, display device, image sensor, x-ray sensor and x-ray digital imaging equipment - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a lamination type thin film transistor capable of achieving high light stability (ΔVth≤1 V for light irradiation of λ=420nm), and suppressing hump effect in Vg-Id characteristic.SOLUTION: A thin film transistor 1 comprises: a first region A containing a composition represented by InGaZnO(a>0,b≥0,c>0,d>0, a+b+c=1) and satisfying b≤91a/74-17/40 as the oxide semiconductor layer; and second region A2 arranged on a side farther from the gate electrode than the first region and containing a composition represented by InGaZnO(e>0,f>0,g>0,h>0, and e+f+g=1), satisfying f/(e+f)≥0.80 and being different from that of the first region.

Description

本発明は、薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、Ｘ線センサー並びにＸ線デジタル撮影装置に関する。   The present invention relates to a thin film transistor and a manufacturing method thereof, a display device, an image sensor, an X-ray sensor, and an X-ray digital imaging device.

近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系（以下、ＩＧＺＯと称す）の酸化物半導体薄膜を活性層（チャネル層）に用いた薄膜トランジスタ（ＴＦＴ）の研究開発が盛んである。酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることから、プラスチック板やフィルム等の基板上にフレキシブルな薄膜トランジスタを形成することが可能である。   In recent years, research and development of thin film transistors (TFTs) using an In—Ga—Zn—O-based (hereinafter referred to as IGZO) oxide semiconductor thin film as an active layer (channel layer) have been active. An oxide semiconductor thin film can be formed at a low temperature, has higher mobility than amorphous silicon, and is transparent to visible light. Therefore, a flexible thin film transistor is formed on a substrate such as a plastic plate or a film. Is possible.

ここで、表１に各種トランジスタ特性の電界効果移動度やプロセス温度等を比較したものを示す。   Here, Table 1 shows a comparison of field effect mobility and process temperature of various transistor characteristics.

表１に示すように、活性層がポリシリコンの薄膜トランジスタは１００ｃｍ２／Ｖｓ程度の移動度を得ることが可能だが、プロセス温度が４５０℃以上と非常に高いために、耐熱性が高い基板にしか形成できず、安価、大面積、フレキシブル化には不向きである。また、活性層がアモルファスシリコンの薄膜トランジスタは３００℃程度の比較的低温で形成可能なため、基板の選択性はポリシリコンに比べて広いが、せいぜい１ｃｍ２／Ｖｓ程度の移動度しか得られず高精細なディスプレイ用途には不向きである。
一方、低温成膜という観点では活性層が有機物の薄膜トランジスタは１００℃以下での形成が可能なため、耐熱性の低いプラスティックフィルム基板等を用いたフレキシブルディスプレイ用途等への応用が期待されているが、移動度はアモルファスシリコンと同程度の結果しか得られていない。 As shown in Table 1, a thin film transistor whose active layer is polysilicon can obtain a mobility of about 100 cm 2 / Vs. However, since the process temperature is as high as 450 ° C. or higher, it can be applied only to a substrate having high heat resistance. It cannot be formed and is not suitable for low cost, large area, and flexibility. In addition, since the thin film transistor whose active layer is amorphous silicon can be formed at a relatively low temperature of about 300 ° C., the selectivity of the substrate is wider than that of polysilicon, but only a mobility of about 1 cm 2 / Vs can be obtained at most. Not suitable for fine display applications.
On the other hand, from the viewpoint of low-temperature film formation, thin film transistors whose organic active layer is organic can be formed at 100 ° C. or lower, and therefore are expected to be applied to flexible display applications using plastic film substrates with low heat resistance. The mobility is only as high as that of amorphous silicon.

例えば、特許文献１では、活性層として、ゲート電極に近い側に、ＩＺＯ、ＩＴＯ、ＧＺＯ、又はＡＺＯの酸化物を含む高移動度層を配し、ゲート電極から遠い側にはＺｎを含有する酸化物層を配する薄膜トランジスタが開示されている。
また、酸化物半導体、中でもＩｎ、ＧａおよびＺｎを含む酸化物半導体を活性層として使用した薄膜トランジスタは、４６０ｎｍよりも小さい波長を有する光が照射されると、閾値電圧が負にシフトする性質を有することが報告されている（非特許文献１参照）。 For example, in Patent Document 1, a high mobility layer containing an oxide of IZO, ITO, GZO, or AZO is disposed on the side close to the gate electrode as the active layer, and Zn is contained on the side far from the gate electrode. A thin film transistor having an oxide layer is disclosed.
A thin film transistor using an oxide semiconductor, particularly an oxide semiconductor containing In, Ga, and Zn, as an active layer has a property that a threshold voltage is negatively shifted when irradiated with light having a wavelength shorter than 460 nm. Has been reported (see Non-Patent Document 1).

特開２０１０−２１５５５号公報JP 2010-21555 A

C.S. Chuang et al., SID 08 DIGEST, P-13C.S.Chuang et al., SID 08 DIGEST, P-13

有機ＥＬや液晶に用いられる青色発光層はλ＝４５０ｎｍ程度のピークを持つブロードな発光を示すが、有機ＥＬ素子の青色光の発光スペクトルの裾は４２０ｎｍまで続いていること、青色カラーフィルタは４００ｎｍの光を７０％程度は通すことを考慮すると、４５０ｎｍよりも小さい波長域での光照射に対する特性劣化が低いことが要求される。仮にＩＧＺＯ膜の光学バンドギャップが比較的狭く、その領域に光学吸収を持つ場合には、トランジスタの閾値シフトが起こってしまうという問題が生じる。   The blue light-emitting layer used in organic EL and liquid crystals shows broad light emission having a peak of about λ = 450 nm, but the tail of the emission spectrum of blue light of the organic EL element continues to 420 nm, and the blue color filter has a wavelength of 400 nm. Considering that about 70% of the light passes through, it is required that the characteristic deterioration with respect to light irradiation in a wavelength region smaller than 450 nm is low. If the optical band gap of the IGZO film is relatively narrow and the region has optical absorption, there arises a problem that the threshold shift of the transistor occurs.

一方で、ディスプレイの大型化、高精細化に伴い、ディスプレイ駆動用の薄膜トランジスタの更なる高移動度化が求められており、アモルファスシリコンや従来のＩＧＺＯ素子(移動度１０ｃｍＡ２／Ｖｓ程度)ではカバーできないような高機能ディスプレイも提案されつつある。
このような高移動度化を実現する方法の一つとして、酸化物半導体からなる複数の活性層を積層した構造を有するＴＦＴがあるが、このような積層型ＴＦＴにおいて、光照射に対する特性劣化を低減する為の保護層等やブロッキング層を活性層上に設けることなく、本質的に光照射安定性を向上させる試みは成されていない。 On the other hand, with the increase in size and resolution of displays, there is a demand for higher mobility of thin film transistors for driving the display. Covering with amorphous silicon and conventional IGZO elements (mobility of about 10 cmA 2 / Vs) High-function displays that cannot be performed are being proposed.
As one of the methods for realizing such high mobility, there is a TFT having a structure in which a plurality of active layers made of oxide semiconductors are stacked. However, in such a stacked TFT, deterioration of characteristics against light irradiation is caused. No attempt has been made to improve the light irradiation stability essentially without providing a protective layer or the like for reducing or a blocking layer on the active layer.

ここで、例えば、光照射に対する安定性の指標として、４２０ｎｍの光照射に対する閾値シフト量（ΔＶｔｈ）を１Ｖ以下という基準を設けると、４２０ｎｍの光照射に対するΔＶｔｈ≦１Ｖを満たすような積層型ＴＦＴを実現することは困難である。
特許文献１では、電流パス層としてＩＺＯ系等を用いており高移動度のＴＦＴは実現可能であるが、光照射特性については言及されていない。
また、非特許文献１は、従来のＩＧＺＯ単膜のＴＦＴ素子に対して光照射に対する特性劣化を評価したものであるが、上記数値を基準とすると、やはり光照射安定性に関して特性が不十分である。 Here, for example, when a threshold shift amount (ΔVth) for 420 nm light irradiation is set to 1 V or less as an index of stability to light irradiation, a stacked TFT satisfying ΔVth ≦ 1V for 420 nm light irradiation is formed. It is difficult to realize.
In Patent Document 1, an IZO system or the like is used as a current path layer and a high mobility TFT can be realized, but the light irradiation characteristics are not mentioned.
Non-Patent Document 1 evaluates deterioration of characteristics with respect to light irradiation with respect to a conventional IGZO single-film TFT element. However, if the above numerical value is used as a reference, the characteristics of light irradiation stability are still insufficient. is there.

また、積層型ＴＦＴ構造を採用した際には、積層界面には成膜時のダメージ等により光安定性の悪化に寄与する多数の欠陥準位が形成されやすくなることが想定される。また、一般的に積層構造では、活性層の積層によるキャリアの移動度が起こることから、オフ電流の増大を招くｈｕｍｐ効果が生じやすく、ＴＦＴの光安定性及び、オン／オフ特性の劣化を引き起こす。
このような状況から、積層型ＴＦＴにおいて高い光安定性を実現しつつ、ｈｕｍｐ効果を抑制することは困難である。 In addition, when the stacked TFT structure is adopted, it is assumed that a large number of defect levels that contribute to deterioration of light stability are likely to be formed at the stacked interface due to damage during film formation. Further, in general, in the stacked structure, carrier mobility occurs due to stacking of the active layers, so that a hamp effect that causes an increase in off-current is likely to occur, which causes deterioration of light stability and on / off characteristics of the TFT. .
Under such circumstances, it is difficult to suppress the hamp effect while realizing high light stability in the stacked TFT.

本発明は、高い光安定性（λ＝４２０ｎｍの光照射に対してΔＶｔｈ≦１Ｖ）を実現し、且つＶｇ−Ｉｄ特性におけるｈｕｍｐ効果を抑制した積層型薄膜トランジスタ及び当該薄膜トランジスタを比較的簡単な製造プロセスで製造することができる薄膜トランジスタの製造方法、並びに、表示装置、イメージセンサー、Ｘ線センサー及びＸ線デジタル撮影装置を提供することを目的とする。   The present invention realizes high light stability (ΔVth ≦ 1V with respect to light irradiation at λ = 420 nm) and suppresses the hump effect in the Vg-Id characteristic, and a relatively simple manufacturing process of the thin film transistor And a display device, an image sensor, an X-ray sensor, and an X-ray digital imaging device.

上記目的を達成するため、以下の発明が提供される。
＜１＞ ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、ソース電極と、ドレイン電極とを有する薄膜トランジスタの前記酸化物半導体層として、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ＞０、ｂ≧０、ｃ＞０、ｄ＞０、かつ、ａ＋ｂ＋ｃ＝１）で表され、ｂ≦９１ａ／７４−１７／４０を満たす組成を有する第１の領域、及び前記第１の領域よりも前記ゲート電極から遠い側に配置され、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ＞０、ｆ＞０、ｇ＞０、ｈ＞０、かつ、ｅ＋ｆ＋ｇ＝１）で表され、前記第１の領域と組成が異なり、ｆ／（ｅ＋ｆ）≧０．８０を満たす組成を有する第２の領域を成膜する成膜工程と、
前記成膜工程後、前記酸化物半導体層に対し、酸化性雰囲気下において３００℃以上で熱処理を行う熱処理工程と、
を有する薄膜トランジスタの製造方法。 In order to achieve the above object, the following invention is provided.
<1> As the oxide semiconductor layer of a thin film transistor having a gate electrode, a gate insulating film, an oxide semiconductor layer, a source electrode, and a drain electrode, In (a) Ga (b) Zn (c) O ( d) a first region having a composition represented by (a> 0, b ≧ 0, c> 0, d> 0, and a + b + c = 1) and satisfying b ≦ 91a / 74-17 / 40, and In (e) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, and a region farther from the gate electrode than the first region; E + f + g = 1), a film forming step of forming a second region having a composition different from that of the first region and satisfying f / (e + f) ≧ 0.80,
A heat treatment step of performing a heat treatment at 300 ° C. or higher in an oxidizing atmosphere after the film forming step;
The manufacturing method of the thin-film transistor which has this.

＜２＞ 前記熱処理工程における熱処理温度は４００℃以上である＜１＞に記載の薄膜トランジスタの製造方法。 <2> The method for producing a thin film transistor according to <1>, wherein a heat treatment temperature in the heat treatment step is 400 ° C. or higher.

＜３＞ 前記熱処理工程における雰囲気は、雰囲気全体に含まれる水分含有量が露点温度換算で−３６℃以下の乾燥雰囲気である＜１＞又は＜２＞に記載の薄膜トランジスタの製造方法。 <3> The method for manufacturing a thin film transistor according to <1> or <2>, wherein the atmosphere in the heat treatment step is a dry atmosphere having a moisture content in the whole atmosphere of −36 ° C. or less in terms of dew point temperature.

＜４＞ ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、ソース電極と、ドレイン電極とを有し、
前記酸化物半導体層が、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ＞０、ｂ≧０、ｃ＞０、ｄ＞０、かつ、ａ＋ｂ＋ｃ＝１）で表され、ｂ≦９１ａ／７４−１７／４０を満たす組成を有する第１の領域、及び前記第１の領域よりも前記ゲート電極から遠い側に配置され、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ＞０、ｆ＞０、ｇ＞０、ｈ＞０、かつ、ｅ＋ｆ＋ｇ＝１）で表され、前記第１の領域と組成が異なり、ｆ／（ｅ＋ｆ）≧０．８０を満たす組成を有する第２の領域を含む薄膜トランジスタ。 <4> A gate electrode, a gate insulating film, an oxide semiconductor layer, a source electrode, and a drain electrode,
The oxide semiconductor layer is represented by In (a) Ga (b) Zn (c) O (d) (a> 0, b ≧ 0, c> 0, d> 0, and a + b + c = 1). a first region having a composition satisfying b ≦ 91a / 74-17 / 40, and disposed on a side farther from the gate electrode than the first region, and In (e) Ga (f) Zn (g) O (H) (e> 0, f> 0, g> 0, h> 0, and e + f + g = 1), the composition is different from that of the first region, and f / (e + f) ≧ 0.80. A thin film transistor including a second region having a filling composition.

＜５＞ 前記第１の領域の組成は、
ｃ≦３／５、
ｂ＞０、
ｂ≧３ａ／７−３／１４、
ｂ≧９ａ／５−５３／５０、
ｂ≦−８ａ／５＋３３／２５、かつ、
ｂ≦９１ａ／７４−１７／４０
を満たす範囲にある＜４＞に記載の薄膜トランジスタ。 <5> The composition of the first region is
c ≦ 3/5,
b> 0,
b ≧ 3a / 7-3 / 14,
b ≧ 9a / 5−53 / 50,
b ≦ −8a / 5 + 33/25, and
b ≦ 91a / 74-17 / 40
The thin-film transistor as described in <4> in the range which satisfy | fills.

＜６＞ 前記第１の領域の組成は、
ｂ≦１７ａ／２３−２８／１１５、
ｂ≧３ａ／３７、
ｂ≧９ａ／５−５３／５０、かつ、
ｂ≦１／５
を満たす範囲にある＜４＞に記載の薄膜トランジスタ。 <6> The composition of the first region is
b ≦ 17a / 23-28 / 115,
b ≧ 3a / 37,
b ≧ 9a / 5−53 / 50, and
b ≦ 1/5
The thin-film transistor as described in <4> in the range which satisfy | fills.

＜７＞ 前記第１の領域の組成は、ｂ＝０である＜４＞に記載の薄膜トランジスタ。 <7> The thin film transistor according to <4>, wherein the composition of the first region is b = 0.

＜８＞ 前記第１の領域の組成は、０．４≦ａ≦０．７５である＜７＞に記載の薄膜トランジスタ。 <8> The thin film transistor according to <7>, wherein the composition of the first region is 0.4 ≦ a ≦ 0.75.

＜９＞ 前記第１の領域の組成は、０．４≦ａ≦０．５である＜７＞に記載の薄膜トランジスタ。 <9> The thin film transistor according to <7>, wherein the composition of the first region is 0.4 ≦ a ≦ 0.5.

＜１０＞ 前記第２の領域の膜厚は、１０ｎｍ超、７０ｎｍ未満である＜４＞〜＜９＞のいずれかに記載の薄膜トランジスタ。 <10> The thin film transistor according to any one of <4> to <9>, wherein the film thickness of the second region is more than 10 nm and less than 70 nm.

＜１１＞ 前記第１の領域の膜厚は、５ｎｍ以上、１０ｎｍ未満である＜４＞〜＜１０＞のいずれかに記載の薄膜トランジスタ。 <11> The thin film transistor according to any one of <4> to <10>, wherein the film thickness of the first region is 5 nm or more and less than 10 nm.

＜１２＞ 前記酸化物半導体層は、非晶質である＜４＞〜＜１１＞のいずれかに記載の薄膜トランジスタ。 <12> The thin film transistor according to any one of <4> to <11>, wherein the oxide semiconductor layer is amorphous.

＜１３＞ ＜４＞〜＜１２＞のいずれかに記載の薄膜トランジスタを備えた表示装置。
＜１４＞ ＜４＞〜＜１２＞のいずれかに記載の薄膜トランジスタを備えたイメージセンサー。
＜１５＞ ＜４＞〜＜１２＞のいずれかに記載の薄膜トランジスタを備えたＸ線センサー。
＜１６＞ ＜１５＞に記載のＸ線センサーを備えたＸ線デジタル撮影装置。 <13> A display device comprising the thin film transistor according to any one of <4> to <12>.
<14> An image sensor comprising the thin film transistor according to any one of <4> to <12>.
<15> An X-ray sensor comprising the thin film transistor according to any one of <4> to <12>.
<16> An X-ray digital imaging apparatus comprising the X-ray sensor according to <15>.

本発明によれば、高い光安定性（λ＝４２０ｎｍの光照射に対してΔＶｔｈ≦１Ｖ）を実現し、且つＶｇ−Ｉｄ特性におけるｈｕｍｐ効果を抑制した積層型薄膜トランジスタ及び当該薄膜トランジスタを比較的簡単な製造プロセスで製造することができる薄膜トランジスタの製造方法、並びに、表示装置、イメージセンサー、Ｘ線センサー及びＸ線デジタル撮影装置が提供される。   According to the present invention, a stacked thin film transistor that achieves high light stability (ΔVth ≦ 1V with respect to light irradiation at λ = 420 nm) and suppresses the hump effect in the Vg-Id characteristic, and the thin film transistor are relatively simple. A method of manufacturing a thin film transistor that can be manufactured by a manufacturing process, a display device, an image sensor, an X-ray sensor, and an X-ray digital imaging device are provided.

本発明に係る薄膜トランジスタの一例（ボトムゲート−トップコンタクト型）の構成を示す概略図である。It is the schematic which shows the structure of an example (bottom gate-top contact type) of the thin-film transistor which concerns on this invention. 本発明に係る薄膜トランジスタの一例（トップゲート−ボトムコンタクト型）の構成を示す概略図である。It is the schematic which shows the structure of an example (top gate-bottom contact type) of the thin-film transistor which concerns on this invention. ＩＧＺＯ積層膜の（Ａ）積層直後、（Ｂ）６００℃アニール処理後を示す断面ＳＴＥＭ像である。It is a cross-sectional STEM image which shows (A) immediately after lamination | stacking of an IGZO laminated film, and (B) after 600 degreeC annealing treatment. 光照射特性評価法の概略図である。It is the schematic of the light irradiation characteristic evaluation method. Ｖｇ−Ｉｄ特性のＡ２層組成依存性を示す図である。It is a figure which shows the A2 layer composition dependence of Vg-Id characteristic. 実施例３における光照射下のＶｇ−Ｉｄ特性の変化を示す図である。It is a figure which shows the change of the Vg-Id characteristic under the light irradiation in Example 3. FIG. 実施形態の液晶表示装置の一部分を示す概略断面図である。It is a schematic sectional drawing which shows a part of liquid crystal display device of embodiment. 図７の液晶表示装置の電気配線の概略構成図である。It is a schematic block diagram of the electrical wiring of the liquid crystal display device of FIG. 実施形態の有機ＥＬ表示装置の一部分を示す概略断面図である。It is a schematic sectional drawing which shows a part of organic EL display apparatus of embodiment. 図９の有機ＥＬ表示装置の電気配線の概略構成図である。It is a schematic block diagram of the electrical wiring of the organic electroluminescent display apparatus of FIG. 実施形態のＸ線センサーアレイの一部分を示す概略断面図である。It is a schematic sectional drawing which shows a part of X-ray sensor array of embodiment. 図１１のＸ線センサーアレイの電気配線の概略構成図である。It is a schematic block diagram of the electrical wiring of the X-ray sensor array of FIG. 本発明の薄膜トランジスタの酸化物半導体層における第１の領域の組成範囲並びに及び実施例、比較例の酸化物半導体層における第１の領域の組成及び移動度を３元相図記法で示す図である。FIG. 3 is a diagram illustrating a composition range of a first region in an oxide semiconductor layer of a thin film transistor of the present invention, and a composition and mobility of the first region in an oxide semiconductor layer of an example and a comparative example, using a ternary phase diagram method. .

以下、添付の図面を参照しながら、本発明の実施形態に係る薄膜トランジスタ及びその製造方法、並びに本発明の実施形態に係る薄膜トランジスタを備えた表示装置、センサー及びＸ線センサー（デジタル撮影装置）について具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。   Hereinafter, with reference to the attached drawings, a thin film transistor and a manufacturing method thereof according to an embodiment of the present invention, and a display device, a sensor, and an X-ray sensor (digital imaging device) including the thin film transistor according to the embodiment of the present invention will be specifically described. I will explain it. In the drawings, members (components) having the same or corresponding functions are denoted by the same reference numerals and description thereof is omitted as appropriate.

＜薄膜トランジスタ＞
本発明の薄膜トランジスタ（適宜「ＴＦＴ」と記す）は、ゲート電極に電圧を印加して、酸化物半導体層に流れる電流を制御してソース電極とドレイン電極間の電流をスイッチングする機能を有するものであり、ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、ソース電極と、ドレイン電極とを有し、酸化物半導体層が、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ＞０、ｂ≧０、ｃ＞０、ｄ＞０、かつ、ａ＋ｂ＋ｃ＝１で表され、ｂ≦９１ａ／７４−１７／４０を満たす組成を有する第１の領域、及び第１の領域よりもゲート電極から遠い側に配置され、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ＞０、ｆ＞０、ｇ＞０、ｈ＞０、かつ、ｅ＋ｆ＋ｇ＝１）で表され、ｆ／（ｅ＋ｆ）≧０．８０を満たし、第１の領域と組成が異なる組成を有する第２の領域を含む薄膜トランジスタである。 <Thin film transistor>
The thin film transistor of the present invention (referred to as “TFT” as appropriate) has a function of switching a current between a source electrode and a drain electrode by applying a voltage to a gate electrode and controlling a current flowing in an oxide semiconductor layer. A gate electrode, a gate insulating film, an oxide semiconductor layer, a source electrode, and a drain electrode, and the oxide semiconductor layer is In (a) Ga (b) Zn (c) O (d) (A> 0, b ≧ 0, c> 0, d> 0, and a first region having a composition represented by a + b + c = 1 and satisfying b ≦ 91a / 74−17 / 40, and the first region In (e) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, and e + f + g = 1) And satisfies f / (e + f) ≧ 0.80, and the first region The thin film transistor includes a second region having a composition different from the composition.

一般的に活性層を積層構造とした積層型薄膜トランジスタの場合、各領域の電子親和力の大小関係により、電子親和力の小さい領域から、電子親和力の大きい領域へキャリアの流入が引き起こされる。そして、ゲート電極に相対的に近い第１の領域へのキャリア流入が起こった場合、第１の領域とゲート絶縁膜の界面に生じるメインチャネルパスの他に寄生伝導パスが形成されることがある。このような寄生伝導の存在はＶｇ−Ｉｄ特性中のｈｕｍｐ効果を招き、Ｏｎ／Ｏｆｆ比を悪化させる。また、光照射によって寄生伝導パス中のキャリアが増大したり、あるいは別の層で光励起されたキャリアが寄生伝導パス付近にトラップされると、オフ電流の増大やトランジスタにおける電流の立ち上がり電圧のシフトを引き起こし、光不安定性を招く。   In general, in the case of a stacked thin film transistor having an active layer as a stacked structure, carriers flow into a region having a high electron affinity from a region having a low electron affinity due to the magnitude relationship of the electron affinity of each region. When carrier inflow into the first region relatively close to the gate electrode occurs, a parasitic conduction path may be formed in addition to the main channel path generated at the interface between the first region and the gate insulating film. . The presence of such parasitic conduction causes a hump effect in the Vg-Id characteristic and deteriorates the On / Off ratio. In addition, if the number of carriers in the parasitic conduction path increases due to light irradiation, or the carriers photoexcited in another layer are trapped near the parasitic conduction path, the off-current increases and the rising voltage of the current in the transistor shifts. Cause light instability.

一方、本発明の薄膜トランジスタは、第１及び第２の酸化物半導体領域を有する積層型薄膜トランジスタであり、ゲート電極に近い第１の領域は特定の組成を有するＩＧＺＯ層又はＩＺＯ層で構成され、ゲート電極に対して第１の領域よりも遠くに位置する第２の領域はＩＧＺＯ層で構成され、Ｇａ／（Ｉｎ＋Ｇａ）≧０．８０を満たすようにＧａ含有率（原子数比Ｉｎ：Ｇａ：Ｚｎ＝０．４：１．６：１）を高めることによってｈｕｍｐ効果を抑制しつつ高い光安定性が実現される。
本発明の薄膜トランジスタでは、第２の領域から第１の領域へのキャリア流入が起こるとしても、第２の領域におけるＧａ含有量を高めているために、第２の領域におけるキャリア濃度は極めて低く抑えられ、本発明者らがホール測定で確認した場合では第２の領域のキャリア濃度は、１．０×１０１４ｃｍ−３以下である。そのため、キャリア流入による第１の領域中への寄生伝導パスの形成は抑制される。従って、本発明のＴＦＴでは、光照射によるオフ電流の増大や立ち上がり電圧の変化を抑制することが可能であり、高い光安定性を実現可能である。 On the other hand, the thin film transistor of the present invention is a stacked thin film transistor having first and second oxide semiconductor regions, and the first region close to the gate electrode is composed of an IGZO layer or an IZO layer having a specific composition, The second region located farther than the first region with respect to the electrode is composed of an IGZO layer and has a Ga content (atomic ratio In: Ga: Zn so as to satisfy Ga / (In + Ga) ≧ 0.80. = 0.4: 1.6: 1), high light stability is realized while suppressing the hamp effect.
In the thin film transistor of the present invention, even if carrier inflow from the second region to the first region occurs, the carrier concentration in the second region is kept extremely low because the Ga content in the second region is increased. In the case where the present inventors confirmed by hole measurement, the carrier concentration of the second region is 1.0 × 10 14 cm −3 or less. Therefore, the formation of a parasitic conduction path into the first region due to carrier inflow is suppressed. Therefore, in the TFT of the present invention, an increase in off current and a change in rising voltage due to light irradiation can be suppressed, and high light stability can be realized.

以下、本発明の実施形態について図を参照して説明する。代表例として図１、図２に示すＴＦＴについて具体的に説明するが、本発明は他の形態（構造）のＴＦＴについても適用することができる。   Embodiments of the present invention will be described below with reference to the drawings. The TFT shown in FIGS. 1 and 2 will be specifically described as a representative example, but the present invention can also be applied to TFTs of other forms (structures).

本発明のＴＦＴの素子構造としては、ゲート電極の位置に基づいた、いわゆるボトムゲート型（逆スタガ構造とも呼ばれる）及びトップゲート型（スタガ構造とも呼ばれる）のいずれの態様であってもよい。トップゲート型とは、ＴＦＴが形成されている基板を最下層としたときに、ゲート絶縁膜の上側にゲート電極が配置され、ゲート絶縁膜の下側に活性層が形成された形態であり、ボトムゲート型とは、ゲート絶縁膜の下側にゲート電極が配置され、ゲート絶縁膜の上側に活性層が形成された形態である。
また、酸化物半導体層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
なお、本発明に係るＴＦＴは、上記以外にも、様々な構成をとることが可能であり、適宜、活性層上に保護層や基板上に絶縁層等を備える構成であってもよい。 The element structure of the TFT of the present invention may be either a so-called bottom gate type (also referred to as an inverted staggered structure) or a top gate type (also referred to as a staggered structure) based on the position of the gate electrode. The top gate type is a form in which a gate electrode is disposed on the upper side of the gate insulating film and an active layer is formed on the lower side of the gate insulating film when the substrate on which the TFT is formed is the lowermost layer. The bottom gate type is a form in which a gate electrode is disposed below the gate insulating film and an active layer is formed above the gate insulating film.
Further, based on a contact portion between the oxide semiconductor layer and the source and drain electrodes (referred to as “source / drain electrodes” as appropriate), either a so-called top contact type or bottom contact type may be employed. The bottom contact type is a mode in which the source / drain electrodes are formed before the active layer and the lower surface of the active layer is in contact with the source / drain electrodes. The top contact type is a mode in which the active layer is more than the source / drain electrodes. In this embodiment, the upper surface of the active layer is in contact with the source / drain electrodes.
In addition to the above, the TFT according to the present invention can have various configurations, and may appropriately have a configuration including a protective layer on the active layer and an insulating layer on the substrate.

図１は本発明の第１の実施形態の薄膜トランジスタ１、図２は本発明の第２の実施形態の薄膜トランジスタ２の構成をそれぞれ模式的に示す断面図である。図１、図２の各薄膜トランジスタ１，２において、共通の要素には同一の符号を付している。
図１に示す第１の実施形態の薄膜トランジスタ１は、ボトムゲート−トップコンタクト型のトランジスタであり、図２に示す第２の実施形態の薄膜トランジスタ２は、トップゲート−ボトムコンタクト型のトランジスタである。図１、図２に示す実施形態は、酸化物半導体層１２に対するゲート電極１６、ソース電極１３及びドレイン電極１４の配置が異なるが、同一符号を付与されている各要素の機能は同一であり、同様の材料を適用することができる。 FIG. 1 is a sectional view schematically showing the configuration of a thin film transistor 1 according to the first embodiment of the present invention, and FIG. 2 is a schematic view showing the configuration of the thin film transistor 2 according to the second embodiment of the present invention. In each thin-film transistor 1 and 2 of FIG. 1 and FIG. 2, the same code | symbol is attached | subjected to the common element.
The thin film transistor 1 of the first embodiment shown in FIG. 1 is a bottom gate-top contact type transistor, and the thin film transistor 2 of the second embodiment shown in FIG. 2 is a top gate-bottom contact type transistor. In the embodiment shown in FIGS. 1 and 2, the arrangement of the gate electrode 16, the source electrode 13, and the drain electrode 14 with respect to the oxide semiconductor layer 12 is different, but the function of each element given the same reference numeral is the same. Similar materials can be applied.

本発明の実施形態に係る薄膜トランジスタ１，２は、ゲート電極１６と、ゲート絶縁膜１５と、酸化物半導体層１２と、ソース電極１３と、ドレイン電極１４とを有し、酸化物半導体層１２は、膜厚方向にゲート電極１６に近い側から第１の領域Ａ１と第２の領域Ａ２を備えている。酸化物半導体層１２を構成する第１の領域Ａ１と第２の領域Ａ２は連続成膜されており、第１の領域Ａ１及び第２の領域Ａ２の間には、絶縁層、電極層等の酸化物半導体層以外の層は介在せず、酸化物半導体膜から構成されている。
以下、本発明のＴＦＴ１，２が形成される基板も含め、各構成要素について詳述する。 The thin film transistors 1 and 2 according to the embodiment of the present invention include a gate electrode 16, a gate insulating film 15, an oxide semiconductor layer 12, a source electrode 13, and a drain electrode 14, and the oxide semiconductor layer 12 includes The first region A1 and the second region A2 are provided from the side closer to the gate electrode 16 in the film thickness direction. The first region A1 and the second region A2 constituting the oxide semiconductor layer 12 are continuously formed, and an insulating layer, an electrode layer, or the like is provided between the first region A1 and the second region A2. Layers other than the oxide semiconductor layer are not interposed, and are formed of an oxide semiconductor film.
Hereinafter, each component including the substrate on which the TFTs 1 and 2 of the present invention are formed will be described in detail.

（基板）
本発明の薄膜トランジスタを形成するための基板１１の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することができる。基板１１の構造は単層構造であってもよいし、積層構造であってもよい。
例えば、ガラスやＹＳＺ（イットリウム安定化ジルコニウム）等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。中でも軽量である点、可撓性を有する点から樹脂あるいは樹脂複合材料からなる基板が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板が挙げられる。 (substrate)
There is no restriction | limiting in particular about the shape of the board | substrate 11 for forming the thin-film transistor of this invention, a magnitude | size, etc., According to the objective, it can select suitably. The structure of the substrate 11 may be a single layer structure or a laminated structure.
For example, a substrate made of an inorganic material such as glass or YSZ (yttrium stabilized zirconium), a resin, a resin composite material, or the like can be used. Among these, a substrate made of a resin or a resin composite material is preferable in terms of light weight and flexibility. Specifically, polybutylene terephthalate, polyethylene terephthalate, polyethylene naphthalate, polybutylene naphthalate, polystyrene, polycarbonate, polysulfone, polyethersulfone, polyarylate, allyl diglycol carbonate, polyamide, polyimide, polyamideimide, polyetherimide, Fluorine resin such as polybenzazole, polyphenylene sulfide, polycycloolefin, norbornene resin, polychlorotrifluoroethylene, liquid crystal polymer, acrylic resin, epoxy resin, silicone resin, ionomer resin, cyanate resin, crosslinked fumaric acid diester, cyclic polyolefin, A substrate made of synthetic resin such as aromatic ether, maleimide-olefin, cellulose, episulfide compound, etc. It is below.

また、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板又はステンレスと異種金属とを積層した金属多層基板、アルミニウム基板又は表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。   Also, a substrate made of a composite plastic material of the aforementioned synthetic resin or the like and silicon oxide particles, or a composite plastic material of the aforementioned synthetic resin or the like and the metal nanoparticles, inorganic oxide nanoparticles or inorganic nitride nanoparticles, etc. A substrate made of a composite plastic material of the above-mentioned synthetic resin and the like and carbon fiber or carbon nanotube, a substrate made of a composite plastic material of the above-mentioned synthetic resin and the glass fake, glass fiber or glass bead, A substrate made of a composite plastic material of the above-described synthetic resin and the like and a clay mineral or particles having a mica-derived crystal structure, and a laminated plastic having at least one bonding interface between the thin glass and any of the above-described synthetic resins By laminating the substrate, inorganic layer and organic layer (the aforementioned synthetic resin) alternately, at least once Insulating the surface by subjecting a substrate made of a composite material having a barrier interface to the above, a stainless steel substrate, a metal multilayer substrate in which stainless steel and a dissimilar metal are laminated, an aluminum substrate or a surface to an oxidation treatment (for example, anodizing treatment) An aluminum substrate with an oxide film with improved properties can be used.

樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、及び低吸湿性等に優れていることが好ましい。樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。   The resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low moisture absorption, and the like. The resin substrate may include a gas barrier layer for preventing permeation of moisture and oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion with the lower electrode, and the like.

基板１１の厚みは、フレキシブル基板を用いる場合には、５０μｍ以上５００μｍ以下であることが好ましい。基板１１の厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。基板１１の厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。なお、基板１１を構成する材料によって、十分な平坦性及び可撓性を有する厚みは異なるため、基板材料に応じてその厚みを設定する必要があるが、概ねその範囲は５０μｍ〜５００μｍの範囲である。   The thickness of the substrate 11 is preferably 50 μm or more and 500 μm or less when a flexible substrate is used. When the thickness of the substrate 11 is 50 μm or more, the flatness of the substrate itself is further improved. When the thickness of the substrate 11 is 500 μm or less, the flexibility of the substrate itself is further improved and the use as a substrate for a flexible device becomes easier. In addition, since the thickness which has sufficient flatness and flexibility changes with the materials which comprise the board | substrate 11, it is necessary to set the thickness according to board | substrate material, but the range is the range of 50 micrometers-500 micrometers in general. is there.

（酸化物半導体層）
酸化物半導体層１２は、ゲート電極１６に近い順から第１の領域Ａ１（適宜、「Ａ１層」と記す。）と第２の領域Ａ２（適宜、「Ａ２層」と記す。）とを含み、ゲート絶縁膜１５を介してゲート電極１６に対向配置されている。第１の領域Ａ１は、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ＞０、ｂ≧０、ｃ＞０、ｄ＞０、かつ、ａ＋ｂ＋ｃ＝１）で表され、ｂ≦９１ａ／７４−１７／４０を満たす組成を有するＩＧＺＯ層又はＩＺＯ層である。一方、ゲート電極１６に対して第１の領域Ａ１よりも遠い側、すなわち、第１の領域Ａ１のゲート絶縁膜１５に接する面とは反対側に位置する第２の領域Ａ２は、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ＞０、ｆ＞０、ｇ＞０、ｈ＞０、かつ、ｅ＋ｆ＋ｇ＝１）で表され、ｆ／（ｅ＋ｆ）≧０．８０を満たし、第１の領域Ａ１とは組成が異なるＩＧＺＯ層である。 (Oxide semiconductor layer)
The oxide semiconductor layer 12 includes a first region A1 (referred to as “A1 layer” as appropriate) and a second region A2 (referred to as “A2 layer” as appropriate) from the order close to the gate electrode 16. The gate electrode 16 is disposed opposite to the gate insulating film 15. The first region A1 is represented by In (a) Ga (b) Zn (c) O (d) (a> 0, b ≧ 0, c> 0, d> 0, and a + b + c = 1). It is an IGZO layer or an IZO layer having a composition satisfying b ≦ 91a / 74-17 / 40. On the other hand, the second region A2 located on the side farther than the first region A1 with respect to the gate electrode 16, that is, on the side opposite to the surface in contact with the gate insulating film 15 of the first region A1, is In (e ) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, and e + f + g = 1), and f / (e + f) ≧ 0.80 An IGZO layer that fills and has a different composition from the first region A1.

−第１の領域−
第１の領域Ａ１は、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ＞０、ｂ≧０、ｃ＞０、ｄ＞０、ａ＋ｂ＋ｃ＝１）で表され、ｂ≦９１ａ／７４−１７／４０を満たす組成を有するＩＧＺＯ層（ｂ＞０の場合）又はＩＺＯ層（ｂ＝０の場合）である。 -First region-
The first region A1 is represented by In (a) Ga (b) Zn (c) O (d) (a> 0, b ≧ 0, c> 0, d> 0, a + b + c = 1), and b ≦ It is an IGZO layer (when b> 0) or an IZO layer (when b = 0) having a composition satisfying 91a / 74-17 / 40.

〜第１の領域がＩＧＺＯ層〜
第１の領域Ａ１の組成がｂ＞０、すなわち、ＩＧＺＯ層である場合、ｃ≦３／５、ｂ＞０、ｂ≧３ａ／７−３／１４、ｂ≧９ａ／５−５３／５０、ｂ≦−８ａ／５＋３３／２５、ｂ≦９１ａ／７４−１７／４０（但しａ＋ｂ＋ｃ＝１とする）の組成範囲にあることが望ましい。このような組成領域にあると、第１の領域Ａ１は第２の領域Ａ２に比べて電子親和力が大きいために、伝導チャネルは第１の領域Ａ１に形成される。上記組成領域ではキャリア移動度も大きいために、２０ｃｍ２／Ｖｓ超の高い移動度も実現される。 -The first region is the IGZO layer-
When the composition of the first region A1 is b> 0, that is, an IGZO layer, c ≦ 3/5, b> 0, b ≧ 3a / 7-3 / 14, b ≧ 9a / 5−53 / 50, It is desirable that the composition range is b ≦ −8a / 5 + 33/25 and b ≦ 91a / 74−17 / 40 (where a + b + c = 1). In such a composition region, since the first region A1 has a higher electron affinity than the second region A2, the conduction channel is formed in the first region A1. Since the carrier mobility is also high in the composition region, a high mobility exceeding 20 cm 2 / Vs is also realized.

なお、上記組成を有する第１の領域Ａ１の組成の膜はキャリア濃度も高いため、第１の領域Ａ１の膜を単独で活性層とした場合には十分低いオフ電流やスイッチング特性を得ることは困難である。   Note that since the film of the composition of the first region A1 having the above composition also has a high carrier concentration, when the film of the first region A1 alone is used as an active layer, sufficiently low off-current and switching characteristics can be obtained. Have difficulty.

また、第１の領域Ａ１は、ｂ≦１７ａ／２３−２８／１１５、ｂ≧３ａ／３７、ｂ≧９ａ／５−５３／５０、ｂ≦１／５（但しａ＋ｂ＋ｃ＝１とする）であることが望ましい。第１の領域Ａ１の組成が当該組成範囲内にあれば、３０ｃｍ２／Ｖｓ超の電界効果移動度を実現することができる。 The first region A1 is b ≦ 17a / 23−28 / 115, b ≧ 3a / 37, b ≧ 9a / 5−53 / 50, b ≦ 1/5 (provided that a + b + c = 1). It is desirable. If the composition of the first region A1 is within the composition range, a field-effect mobility of more than 30 cm 2 / Vs can be realized.

〜第１の領域がＩＺＯ層〜
第１の領域Ａ１の組成がｂ＝０、すなわち、ＩＺＯ層である場合、第１の領域Ａ１の組成は０．４≦ａ≦０．７５の組成範囲にあることが望ましい。このような組成範囲にあれば、第１の領域Ａ１は第２の領域Ａ２に比べて電子親和力が大きいために、積層型薄膜トランジスタにおける伝導チャネルは第１の領域Ａ１に形成される。上記組成を有する領域Ａ１ではキャリア移動度も大きいために、３０ｃｍ２／Ｖｓ超の高い移動度も実現される。 -The first region is the IZO layer-
When the composition of the first region A1 is b = 0, that is, an IZO layer, the composition of the first region A1 is preferably in the composition range of 0.4 ≦ a ≦ 0.75. In such a composition range, since the first region A1 has a higher electron affinity than the second region A2, the conduction channel in the stacked thin film transistor is formed in the first region A1. In the region A1 having the above composition, the carrier mobility is also high, so that a high mobility exceeding 30 cm 2 / Vs is also realized.

更には第１の領域Ａ１が、０．４≦ａ≦０．５で表される組成範囲内にあることが望ましい。当該組成範囲内にあれば、３０ｃｍ２／Ｖｓ超の電界効果移動度とノーマリーオフ(Ｖｇ＝０ＶでのＩｄが１×１０−９Ａ以下)を両立することもできる。 Furthermore, it is desirable that the first region A1 is in the composition range represented by 0.4 ≦ a ≦ 0.5. If it exists in the said composition range, the field effect mobility over 30 cm < 2 > / Vs and normally-off (Id in Vg = 0V are 1 * 10 < -9 > A or less) can also be made compatible.

第１の領域Ａ１の厚みは１０ｎｍ未満であることが望ましい。第１の領域Ａ１は高移動度化を実現しやすいＩＺＯ膜や極めてＩｎ−ｒｉｃｈなＩＧＺＯ膜を用いることが好ましいが、このような高移動度膜はキャリア濃度が高いために閾値が大きくマイナス側にシフトする可能性がある。第１の領域Ａ１の厚みが１０ｎｍ以上であると活性層におけるトータルのキャリア濃度が過剰な状態となっており、ピンチオフが困難になる。
一方、第１の領域Ａ１の厚みは、酸化物半導体層１２の均一性及び高い移動度を得る観点から５ｎｍ以上であることが好ましい。 The thickness of the first region A1 is desirably less than 10 nm. For the first region A1, it is preferable to use an IZO film that can easily achieve high mobility or an extremely in-rich IGZO film. However, since such a high mobility film has a high carrier concentration, it has a large threshold value and a negative side. There is a possibility to shift to. If the thickness of the first region A1 is 10 nm or more, the total carrier concentration in the active layer is excessive, and pinch-off becomes difficult.
On the other hand, the thickness of the first region A1 is preferably 5 nm or more from the viewpoint of obtaining uniformity and high mobility of the oxide semiconductor layer 12.

−第２の領域−
酸化物半導体層１２の第２の領域Ａ２は、ゲート電極１６に対して第１の領域Ａ１よりも遠い側、すなわち、第１の領域Ａ１のゲート絶縁膜１５に接する面とは反対側に位置し、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ＞０、ｆ＞０、ｇ＞０、ｈ＞０、かつ、ｅ＋ｆ＋ｇ＝１）で表され、ｆ／（ｅ＋ｆ）≧０．８０を満たし、第１の領域Ａ１とは組成が異なるＩＧＺＯ層である。 -Second region-
The second region A2 of the oxide semiconductor layer 12 is located on the side farther than the first region A1 with respect to the gate electrode 16, that is, on the side opposite to the surface in contact with the gate insulating film 15 of the first region A1. In (e) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, and e + f + g = 1), and f / (e + f) An IGZO layer satisfying ≧ 0.80 and having a composition different from that of the first region A1.

第２の領域Ａ２はＩｎに対してＧａ含有量が極めて高いＩＧＺＯ層であるため、第１の領域Ａ１へのキャリアの流入とそれに伴った寄生伝導パスの形成を抑制できることから、高い光安定性を実現できる。   Since the second region A2 is an IGZO layer having an extremely high Ga content with respect to In, it is possible to suppress the inflow of carriers into the first region A1 and the formation of the parasitic conduction path associated therewith, and thus high light stability. Can be realized.

第２の領域Ａ２の厚みは３０ｎｍ以上であることが望ましい。第２の領域Ａ２の厚みが３０ｎｍ以上であると、オフ電流の低減をより確実に期待できる。一方で、第２の領域Ａ２の厚みが１０ｎｍ以下であると、オフ電流の増大や、Ｓ値の劣化を引き起こす恐れがある。また、第２の領域Ａ２の厚みは７０ｎｍ未満であることが望ましい。第２の領域の厚みが７０ｎｍ以上であると、オフ電流の低減は期待できるものの、ソース・ドレイン電極層と第１の領域Ａ１間の抵抗が増大することになり、結果的に移動度の低下を招く恐れがある。従って、第２の領域Ａ２の厚みは、１０ｎｍ超７０ｎｍ未満であることが望ましい。   The thickness of the second region A2 is desirably 30 nm or more. If the thickness of the second region A2 is 30 nm or more, a reduction in off-current can be expected more reliably. On the other hand, if the thickness of the second region A2 is 10 nm or less, there is a risk of increasing the off-current or degrading the S value. The thickness of the second region A2 is preferably less than 70 nm. If the thickness of the second region is 70 nm or more, a reduction in off-current can be expected, but the resistance between the source / drain electrode layer and the first region A1 increases, resulting in a decrease in mobility. There is a risk of inviting. Accordingly, the thickness of the second region A2 is desirably more than 10 nm and less than 70 nm.

〜酸化物半導体層全体〜
酸化物半導体層１２全体の膜厚（総膜厚）は、膜の均一性、パターニング性の観点から、１０〜２００ｎｍ程度であることが好ましく、３５ｎｍ以上、８０ｎｍ未満がより好ましい。 -Whole oxide semiconductor layer-
The film thickness (total film thickness) of the entire oxide semiconductor layer 12 is preferably about 10 to 200 nm, more preferably 35 nm or more and less than 80 nm, from the viewpoint of film uniformity and patterning properties.

酸化物半導体層１２（第１の領域Ａ１、第２の領域Ａ２）は非晶質であることが望ましい。第１、第２の領域Ａ１，Ａ２が非晶質膜であれば、結晶粒界が存在せず、均一性の高い膜が得られる。
なお、第１、第２の領域Ａ１，Ａ２から成る積層膜が非晶質であるかどうかは、Ｘ線回折測定により確認することができる。すなわち、Ｘ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その積層膜は非晶質であると判断することができる。 The oxide semiconductor layer 12 (the first region A1 and the second region A2) is preferably amorphous. If the first and second regions A1 and A2 are amorphous films, there is no crystal grain boundary and a highly uniform film can be obtained.
Note that whether or not the laminated film composed of the first and second regions A1 and A2 is amorphous can be confirmed by X-ray diffraction measurement. That is, when a clear peak indicating a crystal structure is not detected by X-ray diffraction measurement, it can be determined that the laminated film is amorphous.

酸化物半導体層１２のキャリア濃度の制御は各領域Ａ１，Ａ２の組成変調によって行うほか、成膜時の酸素分圧制御によっても行うことができる。
酸素濃度の制御は、具体的には第１、第２の領域Ａ１，Ａ２における成膜時の酸素分圧をそれぞれ制御することによって行うことができる。成膜時の酸素分圧を高めれば、キャリア濃度を低減させることができ、それに伴ってオフ電流の低減が期待できる。一方、成膜時の酸素分圧を低くすれば、キャリア濃度を増大させることができ、それに伴って電界効果移動度の増大が期待できる。また、例えば第１の領域Ａ１の成膜後に酸素ラジカルやオゾンを照射する処理を施すことによっても膜の酸化を促進し、第１の領域Ａ１中の酸素欠損量を低減させることが可能である。 The carrier concentration of the oxide semiconductor layer 12 can be controlled not only by the composition modulation of the regions A1 and A2, but also by the oxygen partial pressure control during film formation.
Specifically, the oxygen concentration can be controlled by controlling the oxygen partial pressure during film formation in the first and second regions A1 and A2. If the oxygen partial pressure at the time of film formation is increased, the carrier concentration can be reduced, and a reduction in off-current can be expected accordingly. On the other hand, if the oxygen partial pressure during film formation is lowered, the carrier concentration can be increased, and accordingly, the field effect mobility can be expected to increase. Further, for example, by performing a treatment of irradiating oxygen radicals or ozone after forming the first region A1, it is possible to promote the oxidation of the film and reduce the amount of oxygen vacancies in the first region A1. .

また、第１、第２の領域Ａ１，Ａ２からなる酸化物半導体層１２のＺｎの一部を、よりバンドギャップの広がる元素イオンをドーピングすることによって、光学バンドギャップ増大に伴う光照射安定性を付与することができる。具体的には、Ｍｇをドーピングすることにより膜のバンドギャップを大きくすることが可能である。例えば、Ａ１層、Ａ２層の各領域にＭｇをドープすることで、Ｉｎ、Ｇａ、Ｚｎのみの組成比を制御した系に比べて、積層膜のバンドプロファイルを保ったままバンドギャップの増大が可能である。   Further, by doping a part of Zn of the oxide semiconductor layer 12 composed of the first and second regions A1 and A2 with element ions having a wider band gap, the light irradiation stability accompanying the increase of the optical band gap can be improved. Can be granted. Specifically, the band gap of the film can be increased by doping Mg. For example, by doping Mg in each region of the A1 layer and A2 layer, the band gap can be increased while maintaining the band profile of the laminated film, compared to a system in which the composition ratio of only In, Ga, and Zn is controlled. It is.

有機ＥＬに用いられる青色発光層はλ＝４５０ｎｍ程度にピークを持つブロードな発光を示すことから、仮にＩＧＺＯ膜の光学バンドギャップが比較的狭く、その領域に光学吸収を持つ場合には、トランジスタの閾値シフトが起こってしまう。従って、特に有機ＥＬ駆動用に用いられる薄膜トランジスタとしては、チャネル層に用いる材料のバンドギャップが、より大きいことが好ましい。   Since the blue light-emitting layer used in organic EL exhibits broad light emission having a peak at about λ = 450 nm, if the optical band gap of the IGZO film is relatively narrow and the region has optical absorption, A threshold shift occurs. Therefore, it is preferable that the material used for the channel layer has a larger band gap, particularly for a thin film transistor used for driving an organic EL.

また、第１、第２の各領域Ａ１，Ａ２のキャリア密度はカチオンドーピングによっても任意に制御することができる。キャリア密度を増やしたい際には、相対的に価数の大きなカチオンになりやすい材料（例えばＴｉ、Ｔａ等）をドーピングすればよい。但し、価数の大きいカチオンをドーピングする場合は、酸化物半導体膜の構成元素数が増えるため、成膜プロセスの単純化、低コスト化の面で不利であることから、酸素濃度（酸素欠損量）により、キャリア密度を制御することが好ましい。   Further, the carrier density in each of the first and second regions A1 and A2 can be arbitrarily controlled by cation doping. In order to increase the carrier density, a material that easily becomes a cation having a relatively large valence (eg, Ti, Ta, etc.) may be doped. However, when doping a cation having a large valence, the number of constituent elements of the oxide semiconductor film increases, which is disadvantageous in terms of simplifying the film formation process and reducing the cost. ) To control the carrier density.

（ソース・ドレイン電極）
ソース電極１３及びドレイン電極１４は、いずれも高い導電性を有するものであれば材料、構造に関して特に制限ない。例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を、単層又は２層以上の積層構造としてソース・ドレイン電極１３，１４を形成することができる。 (Source / drain electrodes)
The source electrode 13 and the drain electrode 14 are not particularly limited with respect to materials and structures as long as they have high conductivity. For example, metal such as Al, Mo, Cr, Ta, Ti, Au, Ag, metal oxide conductive such as Al-Nd, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), indium zinc oxide (IZO), etc. The source / drain electrodes 13 and 14 can be formed as a single layer or a laminated structure of two or more layers such as a film.

ソース電極１３及びドレイン電極１４を、上記金属又は金属酸化物により構成する場合、成膜性、エッチングやリフトオフ法によるパターンニング性及び導電性等を考慮すると、その厚みは、１０ｎｍ以上、１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上、１００ｎｍ以下とすることがより好ましい。   When the source electrode 13 and the drain electrode 14 are made of the metal or metal oxide, the thickness is 10 nm or more and 1000 nm or less in consideration of the film forming property, the patterning property by etching or lift-off method, the conductivity, and the like. It is preferable to set it to 50 nm or more and 100 nm or less.

（ゲート絶縁膜）
ゲート絶縁膜１５は、ゲート電極１６と、酸化物半導体１２、ソース・ドレイン電極１３，１４とを絶縁した状態に離間する層であり、高い絶縁性を有するものが好ましく、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁膜、又はこれらの化合物を二種以上含む絶縁膜等から構成することができる。 (Gate insulation film)
The gate insulating film 15 is a layer that separates the gate electrode 16 from the oxide semiconductor 12 and the source / drain electrodes 13 and 14, and has a high insulating property. For example, SiO 2 , SiNx, An insulating film such as SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , HfO 2, or an insulating film containing two or more of these compounds can be used.

なお、ゲート絶縁膜１５はリーク電流の低下及び電圧耐性の向上のために十分な厚みを有する必要がある一方、厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１５の厚みは、材質にもよるが、１０ｎｍ〜１０μｍが好ましく、５０ｎｍ〜１０００ｎｍがより好ましく、１００ｎｍ〜４００ｎｍが特に好ましい。   Note that the gate insulating film 15 needs to have a sufficient thickness in order to reduce leakage current and improve voltage resistance. On the other hand, if the thickness is too large, the drive voltage increases. Although depending on the material, the thickness of the gate insulating film 15 is preferably 10 nm to 10 μm, more preferably 50 nm to 1000 nm, and particularly preferably 100 nm to 400 nm.

（ゲート電極）
ゲート電極１６としては、高い導電性を有するものであれば特に制限ない。例えばＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を、単層又は２層以上の積層構造としてゲート電極を形成することができる。 (Gate electrode)
The gate electrode 16 is not particularly limited as long as it has high conductivity. For example, metal such as Al, Mo, Cr, Ta, Ti, Au, Ag, metal oxide conductive such as Al-Nd, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), indium zinc oxide (IZO), etc. A gate electrode can be formed using a single layer or a stacked structure of two or more layers such as a film.

ゲート電極１６を、上記金属又は金属酸化物により構成する場合、成膜性、エッチングやリフトオフ法によるパターンニング性及び導電性等を考慮すると、その厚みは、１０ｎｍ以上、１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上、２００ｎｍ以下とすることがより好ましい。   When the gate electrode 16 is composed of the above metal or metal oxide, the thickness is preferably 10 nm or more and 1000 nm or less in consideration of film forming property, patterning property by etching or lift-off method, conductivity, and the like. 50 nm or more and 200 nm or less is more preferable.

＜薄膜トランジスタの製造方法＞
次に、図１に示すボトムゲート−トップコンタクト型の薄膜トランジスタ１の製造方法について説明する。なお、各構成材料、厚みなどは前記した通りであり、重複記載を避けるため以下の説明では省略する。 <Method for Manufacturing Thin Film Transistor>
Next, a manufacturing method of the bottom gate-top contact type thin film transistor 1 shown in FIG. 1 will be described. In addition, each constituent material, thickness, etc. are as described above, and will be omitted in the following description to avoid duplication.

（ゲート電極の形成）
まず、基板１１を用意し、必要に応じて基板１１上に薄膜トランジスタ１以外の層を形成した後、ゲート電極１６を形成する。
ゲート電極１６は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。例えば、電極膜を成膜後、エッチング又はリフトオフ法により所定の形状にパターンニングし、ゲート電極１６を形成する。この際、ゲート電極１６及びゲート配線を同時にパターンニングすることが好ましい。 (Formation of gate electrode)
First, the substrate 11 is prepared, and a layer other than the thin film transistor 1 is formed on the substrate 11 as necessary, and then the gate electrode 16 is formed.
The gate electrode 16 is a material used from, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method. The film may be formed according to a method appropriately selected in consideration of the suitability of For example, after the electrode film is formed, the gate electrode 16 is formed by patterning into a predetermined shape by etching or a lift-off method. At this time, it is preferable to pattern the gate electrode 16 and the gate wiring simultaneously.

（ゲート絶縁膜の形成）
ゲート電極１６を形成した後、ゲート絶縁膜１５を形成する。
ゲート絶縁膜１５は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。例えば、ゲート絶縁膜１５はフォトリソグラフィー及びエッチングによって所定の形状にパターンニングしてもよい。 (Formation of gate insulating film)
After forming the gate electrode 16, the gate insulating film 15 is formed.
The gate insulating film 15 is a material used from a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as a CVD or plasma CVD method. The film may be formed according to a method appropriately selected in consideration of the suitability of For example, the gate insulating film 15 may be patterned into a predetermined shape by photolithography and etching.

（酸化物半導体層の形成）
次いで、ゲート絶縁膜１５上のゲート電極１６と対向する位置に、酸化物半導体層１２として、第１の領域Ａ１、第２の領域Ａ２の順に成膜する。
酸化物半導体層１２を構成する第１、第２の領域Ａ１，Ａ２を成膜する方法は特に限定されないが、スパッタリング法によって成膜することが望ましい。スパッタリング法は成膜レートが早く、また、均一性の高い膜が形成可能であるため、低コスト且つ大面積の酸化物半導体膜を成膜することができる。スパッタリングによって成膜する際、例えばＩＧＺＯ膜を成膜する場合には、所望のカチオン組成になるように予め調整した複合酸化物ターゲットを用いても良いし、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯの３元共スパッタを用いても良い。
成膜中の基板温度は基板に応じて任意に選択してもよいが、樹脂製のフレキシブル基板を用いる場合には、基板の変形等を防ぐため基板温度はより室温に近いことが好ましい。 (Formation of oxide semiconductor layer)
Next, the oxide region 12 is formed in the order of the first region A1 and the second region A2 at a position facing the gate electrode 16 on the gate insulating film 15.
A method for forming the first and second regions A1 and A2 constituting the oxide semiconductor layer 12 is not particularly limited, but it is preferable to form the film by a sputtering method. The sputtering method has a high deposition rate and can form a highly uniform film; therefore, an oxide semiconductor film with a large area can be formed at low cost. When forming a film by sputtering, for example, when forming an IGZO film, a complex oxide target that has been adjusted in advance to have a desired cation composition may be used, or In 2 O 3 , Ga 2 O 3 , ZnO ternary co-sputtering may be used.
The substrate temperature during film formation may be arbitrarily selected according to the substrate, but when a resin flexible substrate is used, the substrate temperature is preferably closer to room temperature in order to prevent deformation of the substrate.

第１の領域Ａ１をＩＧＺＯ系の酸化物半導体とする場合には、酸化物半導体層１２として、例えば、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）、（ｃ≦３／５、ｂ＞０、ｂ≧３ａ／７−３／１４、ｂ≧９ａ／５−５３／５０、ｂ≦−８ａ／５＋３３／２５、ｂ≦９１ａ／７４−１７／４０（但しａ＋ｂ＋ｃ＝１とする））で表される第１の領域Ａ１と、第１の領域Ａ１よりもゲート電極１６から遠い側に配置され、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）で表され、ｆ／（ｅ＋ｆ）≧０．８０を満たし、第１の領域Ａ１と組成が異なる第２の領域Ａ２をそれぞれ成膜する。 In the case where the first region A1 is an IGZO-based oxide semiconductor, for example, In (a) Ga (b) Zn (c) O (d) , (c ≦ 3/5) B> 0, b ≧ 3a / 7-3 / 14, b ≧ 9a / 5−53 / 50, b ≦ −8a / 5 + 33/25, b ≦ 91a / 74−17 / 40 (provided that a + b + c = 1) )) And a region farther from the gate electrode 16 than the first region A1, and represented by In (e) Ga (f) Zn (g) O (h) , A second region A2 satisfying f / (e + f) ≧ 0.80 and having a composition different from that of the first region A1 is formed.

一方、第１の領域Ａ１をＩＺＯ系の酸化物半導体とする場合には、酸化物半導体層１２として、例えば、Ｉｎ（ａ）Ｚｎ（ｃ）Ｏ（ｄ）、（ａ＞０、c＞０、ａ＋ｃ＝１、好ましくは０．４≦ａ≦０．７５）で表される第１の領域Ａ１と、第１の領域Ａ１よりもゲート電極１６から遠い側に配置され、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）で表され、ｆ／（ｅ＋ｆ）≧０．８０を満たし、第１の領域Ａ１と組成が異なる第２の領域Ａ２をそれぞれ成膜する。 On the other hand, in the case where the first region A1 is an IZO-based oxide semiconductor, the oxide semiconductor layer 12 is formed of, for example, In (a) Zn (c) O (d) , (a> 0, c> 0). , A + c = 1, preferably 0.4 ≦ a ≦ 0.75), and arranged on the side farther from the gate electrode 16 than the first region A1, and In (e) Ga (F) A second region A2 represented by Zn (g) O (h) , satisfying f / (e + f) ≧ 0.80, and having a composition different from that of the first region A1, is formed.

なお、第２の領域Ａ２の成膜は、第１の領域Ａ１の成膜後、一旦成膜を停止し、成膜室内の酸素分圧およびターゲットにかける電力を変更した後、成膜を再開する方法であってもよいし、成膜を停止せず成膜室内の酸素分圧およびターゲットにかける電力を速やかにまたは緩やかに変更する方法であってもよい。
また、ターゲットは、第１の領域Ａ１の成膜時に用いたターゲットをそのまま用い、投入電力を変化させる手法であってもよいし、第１の領域Ａ１から第２の領域Ａ２に成膜を切り替える際に、第１の領域Ａ１の成膜に用いたターゲットへの電力投入を停止し、Ｉｎ、Ｇａ、Ｚｎを含む異なるターゲットに電力印加を行う手法であってもよいし、第１の領域Ａ１の成膜に用いたターゲットに加えて、更に複数のターゲットに追加で電力印加を行う手法であってもよい。
第２の領域Ａ２を成膜する際の基板温度は基板に応じて任意に選択してもよいが、樹脂製のフレキシブル基板を用いる場合には、第１の領域Ａ１の成膜時と同様、基板温度はより室温に近いことが好ましい。 Note that the film formation in the second region A2 is temporarily stopped after the film formation in the first region A1, and after the oxygen partial pressure in the film formation chamber and the power applied to the target are changed, the film formation is resumed. Alternatively, the oxygen partial pressure in the deposition chamber and the power applied to the target may be changed quickly or slowly without stopping the deposition.
Further, the target may be a method of changing the input power by using the target used at the time of film formation in the first area A1, or switching the film formation from the first area A1 to the second area A2. At this time, a method may be used in which power supply to the target used for film formation in the first region A1 is stopped and power is applied to different targets including In, Ga, and Zn, or the first region A1. In addition to the target used for the film formation, a method of additionally applying power to a plurality of targets may be used.
The substrate temperature at the time of forming the second region A2 may be arbitrarily selected according to the substrate, but when a resin flexible substrate is used, as in the case of forming the first region A1, The substrate temperature is preferably closer to room temperature.

各領域Ａ１，Ａ２をスパッタ法によって成膜する際、酸化物半導体層１２は大気中に暴露されることなく連続して成膜されることが好ましい。酸化物半導体層１２を大気に曝さずに成膜することにより、各領域Ａ１，Ａ２の間の不純物の混入を防ぐことができ、結果として、より優れたトランジスタ特性を得ることができる。また、成膜工程数を削減できるため、製造コストも低減できる。
なお、本実施形態においては、ボトムゲート型の薄膜トランジスタ１の製造時には、酸化物半導体層１２は、第１の領域Ａ１、第２の領域Ａ２の順に成膜し、図２に示すトップゲート型の薄膜トランジスタ２の製造時には第２の領域Ａ２、第１の領域Ａ１の順に成膜すればよい。 When the regions A1 and A2 are formed by sputtering, the oxide semiconductor layer 12 is preferably formed continuously without being exposed to the atmosphere. By forming the oxide semiconductor layer 12 without exposing it to the air, impurities can be prevented from being mixed between the regions A1 and A2, and as a result, more excellent transistor characteristics can be obtained. In addition, since the number of film forming steps can be reduced, the manufacturing cost can also be reduced.
Note that in this embodiment, when the bottom-gate thin film transistor 1 is manufactured, the oxide semiconductor layer 12 is formed in the order of the first region A1 and the second region A2, and the top-gate type thin film transistor 1 shown in FIG. When the thin film transistor 2 is manufactured, the second region A2 and the first region A1 may be formed in this order.

（ポストアニール）
第１、第２の領域Ａ１，Ａ２となる酸化物膜を成膜したのち、酸化性雰囲気下において３００℃以上の熱処理（ポストアニール）を行うことが好ましく、４００℃以上であることがさらに望ましい。熱処理温度が４００℃以上であると、光照射安定性を極めて高くすることが可能である（例えば４２０ｎｍの光照射に対して｜ΔＶｔｈ｜≦０．１Ｖ）。
一方、６００℃以上の温度で熱処理した場合、第１の領域Ａ１と第２の領域Ａ２との間でカチオンの相互拡散が起こり、２つの領域が交じりあってしまう。この場合には第１の領域Ａ１だけに伝導キャリアを集中させることが難しくなる。従って、ポストアニール工程での熱処理温度は６００℃未満であることが望ましい。なお、第１の領域Ａ１と第２の領域Ａ２でのカチオンの相互拡散が起こっているかどうかは、例えば断面ＴＥＭによる分析を行うことで確認できる。 (Post annealing)
After forming oxide films to be the first and second regions A1 and A2, it is preferable to perform heat treatment (post-annealing) at 300 ° C. or higher in an oxidizing atmosphere, and more preferably 400 ° C. or higher. . When the heat treatment temperature is 400 ° C. or higher, the light irradiation stability can be extremely increased (for example, | ΔVth | ≦ 0.1 V for light irradiation of 420 nm).
On the other hand, when heat treatment is performed at a temperature of 600 ° C. or higher, cation mutual diffusion occurs between the first region A1 and the second region A2, and the two regions cross each other. In this case, it is difficult to concentrate conductive carriers only in the first region A1. Therefore, it is desirable that the heat treatment temperature in the post-annealing step is less than 600 ° C. Note that whether or not cation mutual diffusion occurs in the first region A1 and the second region A2 can be confirmed, for example, by performing analysis by cross-sectional TEM.

図３は、Ｇａ／（Ｉｎ＋Ｇａ）＝０．７５のＩＧＺＯ膜とＧａ／（Ｉｎ＋Ｇａ）＝０．２５のＩＧＺＯ膜を５層積層した積層膜の断面ＳＴＥＭ像であり、同図（左）は、積層直後（アニール処理前）、同図（右）はアニール温度が６００℃で処理したものを示す。図３から、ＩＧＺＯ膜の積層構造において、６００℃でアニール処理されてもある程度積層構造を維持していることが確認できるものの、異なるカチオン組成の界面で、コントラストがぼけている様子が見て取れる。これは異相の相互拡散が起こり始めていることを示唆しており、熱処理工程における上限温度は６００℃以下であることが望ましい。   FIG. 3 is a cross-sectional STEM image of a laminated film in which five layers of an IGZO film with Ga / (In + Ga) = 0.75 and an IGZO film with Ga / (In + Ga) = 0.25 are laminated. Immediately after stacking (before annealing treatment), the figure (right) shows that the annealing temperature is 600 ° C. Although it can be confirmed from FIG. 3 that the laminated structure of the IGZO film maintains the laminated structure to some extent even when annealed at 600 ° C., it can be seen that the contrast is blurred at the interface of different cation compositions. This suggests that heterogeneous interdiffusion has begun to occur, and the upper limit temperature in the heat treatment step is desirably 600 ° C. or lower.

また、本発明の薄膜トランジスタの製造方法では、雰囲気全体に含まれる水分含有量が露点温度換算で−３６℃以下（絶対湿度０．２１ｇ／ｍ−３以下）の乾燥雰囲気下でアニールすることが望ましい。かかる乾燥雰囲気下でアニールを行うことによって、湿潤雰囲気（例えば大気中など）下でのアニールを行った場合と比較して光安定性を高めることができる。 Further, in the method for manufacturing a thin film transistor of the present invention, it is desirable to anneal in a dry atmosphere in which the moisture content contained in the entire atmosphere is −36 ° C. or less (absolute humidity 0.21 g / m −3 or less) in terms of dew point temperature. . By performing the annealing in such a dry atmosphere, the light stability can be improved as compared with the case of performing the annealing in a wet atmosphere (for example, in the air).

次いで、酸化物半導体層１２をパターンニングする。パターンニングはフォトリソグラフィーおよびエッチングにより行うことができる。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、または燐酸、硝酸および酢酸の混合液等の酸溶液により露出部分をエッチングすることにより酸化物半導体層１２のパターンを形成する。   Next, the oxide semiconductor layer 12 is patterned. Patterning can be performed by photolithography and etching. Specifically, an oxide semiconductor layer is formed by forming a resist pattern on the remaining portion by photolithography and etching the exposed portion with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid, and acetic acid. Twelve patterns are formed.

（ソース・ドレイン電極の形成）
次に、酸化物半導体層１２の上にソース・ドレイン電極１３、１４を形成するための金属膜を形成する。
ソース電極１３及びドレイン電極１４はいずれも、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。
例えば金属膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ソース電極１３及びドレイン電極１４を形成する。この際、ソース・ドレイン電極１３，１４と、これらの電極１３，１４に接続する配線（不図示）を同時にパターンニングすることが好ましい。
以上の手順により、図１に示す薄膜トランジスタ１を作製することができる。 (Formation of source / drain electrodes)
Next, a metal film for forming the source / drain electrodes 13 and 14 is formed on the oxide semiconductor layer 12.
Each of the source electrode 13 and the drain electrode 14 is, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, a chemical method such as CVD or a plasma CVD method, or the like. The film may be formed according to a method appropriately selected in consideration of suitability with the material to be used.
For example, the metal film is patterned into a predetermined shape by etching or a lift-off method, and the source electrode 13 and the drain electrode 14 are formed. At this time, it is preferable to pattern the source / drain electrodes 13 and 14 and the wiring (not shown) connected to these electrodes 13 and 14 simultaneously.
Through the above procedure, the thin film transistor 1 illustrated in FIG. 1 can be manufactured.

本発明の薄膜トランジスタの製造方法を用いることで、光照射に対する特性劣化を低減するための保護層等を活性層上に用いることなく、高い移動度と、高い光照射安定性が得られるが、もちろん活性層に上記の様な保護層を設けてもよい。例えば紫外領域（波長４００ｎｍ以下）の光を吸収、反射するような保護層を設けることで、更に光照射に対する安定性を向上させることが可能である。
By using the method of manufacturing a thin film transistor of the present invention, high mobility and high light irradiation stability can be obtained without using a protective layer or the like on the active layer for reducing characteristic deterioration against light irradiation. A protective layer as described above may be provided on the active layer. For example, by providing a protective layer that absorbs and reflects light in the ultraviolet region (wavelength 400 nm or less), the stability against light irradiation can be further improved.

本発明の薄膜トランジスタは、ｈｕｍｐ効果を抑制しつつ、高い光照射安定性を有するものであり、種々のデバイスに適用することができる。本発明の薄膜トランジスタを用いた本発明の表示装置及びセンサーは、いずれも低い消費電力により良好な特性を示す。なお、ここで言う「特性」とは、表示装置の場合には表示特性、センサーの場合には感度特性である。   The thin film transistor of the present invention has high light irradiation stability while suppressing the hamp effect, and can be applied to various devices. Both the display device and the sensor of the present invention using the thin film transistor of the present invention exhibit good characteristics due to low power consumption. The “characteristic” referred to here is a display characteristic in the case of a display device, and a sensitivity characteristic in the case of a sensor.

＜液晶表示装置＞
図７に、本発明の薄膜トランジスタを備えた表示装置の一実施形態である液晶表示装置について、その一部分の概略断面図を示し、図８にその電気配線の概略構成図を示す。 <Liquid crystal display device>
FIG. 7 shows a schematic sectional view of a part of a liquid crystal display device which is an embodiment of a display device including the thin film transistor of the present invention, and FIG. 8 shows a schematic configuration diagram of the electric wiring.

図７に示すように、本実施形態の液晶表示装置５は、図２に示したトップゲート−ボトムコンタクト型の薄膜トランジスタ２と、薄膜トランジスタ２のパッシベーション層５４で保護されたゲート電極１６上に画素下部電極５５及びその対向上部電極５６で挟まれた液晶層５７と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ５８とを備え、ＴＦＴ２の基板１１側及びカラーフィルタ５８上にそれぞれ偏光板５９ａ、５９ｂを備えた構成である。   As shown in FIG. 7, the liquid crystal display device 5 of this embodiment includes a top gate-bottom contact type thin film transistor 2 shown in FIG. 2 and a pixel lower portion on the gate electrode 16 protected by the passivation layer 54 of the thin film transistor 2. A liquid crystal layer 57 sandwiched between the electrode 55 and the opposed upper electrode 56 and an RGB color filter 58 for developing different colors corresponding to each pixel are provided, respectively on the substrate 11 side and the color filter 58 of the TFT 2. In this configuration, polarizing plates 59a and 59b are provided.

また、図８に示すように、本実施形態の液晶表示装置５は、互いに平行な複数のゲート配線５１と、該ゲート配線５１と交差する、互いに平行なデータ配線５２とを備えている。ここでゲート配線５１とデータ配線５２は電気的に絶縁されている。ゲート配線５１とデータ配線５２との交差部付近に、薄膜トランジスタ２が備えられている。   As shown in FIG. 8, the liquid crystal display device 5 of this embodiment includes a plurality of gate lines 51 that are parallel to each other and data lines 52 that are parallel to each other and intersect the gate lines 51. Here, the gate wiring 51 and the data wiring 52 are electrically insulated. The thin film transistor 2 is provided in the vicinity of the intersection between the gate line 51 and the data line 52.

薄膜トランジスタ２のゲート電極１６はゲート配線５１に接続されており、薄膜トランジスタ２のソース電極１３はデータ配線５２に接続されている。また、薄膜トランジスタ２のドレイン電極１４はゲート絶縁膜１５に設けられたコンタクトホール１９を介して（コンタクトホール１９に導電体が埋め込まれて）画素下部電極５５に電気的に接続されている。この画素下部電極５５は、接地された対向電極５６とともにコンデンサ５３を構成している。   The gate electrode 16 of the thin film transistor 2 is connected to the gate wiring 51, and the source electrode 13 of the thin film transistor 2 is connected to the data wiring 52. The drain electrode 14 of the thin film transistor 2 is electrically connected to the pixel lower electrode 55 through a contact hole 19 provided in the gate insulating film 15 (a conductor is embedded in the contact hole 19). The pixel lower electrode 55 and the grounded counter electrode 56 constitute a capacitor 53.

図７に示した本実施形態の液晶装置においては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明の表示装置である液晶装置において用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。   In the liquid crystal device of this embodiment shown in FIG. 7, the top gate type thin film transistor is provided. However, the thin film transistor used in the liquid crystal device which is the display device of the present invention is not limited to the top gate type, A bottom-gate thin film transistor may be used.

本発明の薄膜トランジスタは高い移動度を有するため、液晶表示装置において高精細、高速応答、高コントラスト等の高品位表示が可能となり、大画面化にも適している。また、特に活性層（酸化物半導体層）１２が非晶質である場合には素子特性のバラツキを抑えることができ、大画面でムラのない優れた表示品位が実現される。しかも特性シフトが少ないため、ゲート電圧を低減でき、ひいては表示装置の消費電力を低減できる。   Since the thin film transistor of the present invention has high mobility, high-definition display such as high definition, high-speed response, and high contrast is possible in a liquid crystal display device, which is suitable for a large screen. In particular, when the active layer (oxide semiconductor layer) 12 is amorphous, variations in device characteristics can be suppressed, and an excellent display quality with a large screen and no unevenness can be realized. In addition, since the characteristic shift is small, the gate voltage can be reduced, and thus the power consumption of the display device can be reduced.

＜有機ＥＬ表示装置＞
本発明のＴＦＴを備えた表示装置の一実施形態として、アクティブマトリックス方式の有機ＥＬ表示装置について、図９にその一部分の概略断面図を示し、図１０に電気配線の概略構成図を示す。
有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリック
ス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。 <Organic EL display device>
As an embodiment of the display device including the TFT of the present invention, FIG. 9 shows a schematic sectional view of a part of an active matrix type organic EL display device, and FIG. 10 shows a schematic configuration diagram of electrical wiring.
There are two types of driving methods for organic EL display devices: a simple matrix method and an active matrix method. The simple matrix method has an advantage that it can be manufactured at low cost. However, since the pixels are emitted by selecting one scanning line at a time, the number of scanning lines and the light emission time per scanning line are inversely proportional. Therefore, it is difficult to increase the definition and increase the screen size. The active matrix method has a high manufacturing cost because a transistor and a capacitor are formed for each pixel. However, since there is no problem that the number of scanning lines cannot be increased unlike the simple matrix method, it is suitable for high definition and large screen.

本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置６は、トップゲート−トップコンタクト型の薄膜トランジスタが、パッシベーション層６１ａを備えた基板６０上に、駆動用ＴＦＴ２ａ及びスイッチング用ＴＦＴ２ｂとしてそれぞれ備えられている。薄膜トランジスタ２ａ，２ｂ上には下部電極６２及び上部電極６３に挟まれた有機発光層６４からなる有機発光素子６５を備え、上面もパッシベーション層６１ｂにより保護された構成となっている。   In the active matrix type organic EL display device 6 of this embodiment, a top gate-top contact type thin film transistor is provided as a driving TFT 2a and a switching TFT 2b on a substrate 60 provided with a passivation layer 61a. On the thin film transistors 2a and 2b, an organic light emitting element 65 comprising an organic light emitting layer 64 sandwiched between a lower electrode 62 and an upper electrode 63 is provided, and the upper surface is also protected by a passivation layer 61b.

また、図９に示すように、本実施形態の有機ＥＬ表示装置６は、互いに平行な複数のゲート配線６６と、該ゲート配線６６と交差する、互いに平行なデータ配線６７及び駆動配線６８とを備えている。ここでゲート配線６６とデータ配線６７、駆動配線６８とは電気的に絶縁されている。スイッチング用薄膜トランジスタ２ｂのゲート電極１６ａは、ゲート配線６６に接続されており、スイッチング用薄膜トランジスタ２ｂのソース電極１３ｂはデータ配線６７に接続されている。また、スイッチング用薄膜トランジスタ２ｂのドレイン電極１４ｂは駆動用薄膜トランジスタ２ａのゲート電極１６ａに接続されるとともに、コンデンサ６９を用いることで駆動用薄膜トランジスタ２ａをオン状態に保つ。駆動用薄膜トランジスタ２ａのソース電極１３ａは駆動配線６８に接続され、ドレイン電極１４ａは有機ＥＬ発光素子６５に接続される。   As shown in FIG. 9, the organic EL display device 6 of the present embodiment includes a plurality of gate wirings 66 that are parallel to each other, and a data wiring 67 and a driving wiring 68 that are parallel to each other and intersect the gate wiring 66. I have. Here, the gate wiring 66, the data wiring 67, and the driving wiring 68 are electrically insulated. The gate electrode 16 a of the switching thin film transistor 2 b is connected to the gate line 66, and the source electrode 13 b of the switching thin film transistor 2 b is connected to the data line 67. The drain electrode 14b of the switching thin film transistor 2b is connected to the gate electrode 16a of the driving thin film transistor 2a, and the driving thin film transistor 2a is kept on by using the capacitor 69. The source electrode 13 a of the driving thin film transistor 2 a is connected to the driving wiring 68, and the drain electrode 14 a is connected to the organic EL light emitting element 65.

図９に示した本実施形態の有機ＥＬ装置においても、トップゲート型の薄膜トランジスタ２ａ，２ｂを備えるものとしたが、本発明の表示装置である有機ＥＬ装置において用いられる薄膜トランジスタは、トップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。   The organic EL device of this embodiment shown in FIG. 9 also includes the top gate type thin film transistors 2a and 2b. However, the thin film transistor used in the organic EL device which is the display device of the present invention is a top gate type. Without limitation, a bottom-gate thin film transistor may be used.

本発明の薄膜トランジスタは高い移動度を有するため、低消費電力で且つ高品位な表示が可能となる。従って、本発明によれば、表示品質に優れフレキシブルな有機ＥＬ表示装置を提供することができる。   Since the thin film transistor of the present invention has high mobility, display with low power consumption and high quality is possible. Therefore, according to the present invention, a flexible organic EL display device having excellent display quality can be provided.

なお、図９に示した有機ＥＬ表示装置において、上部電極６３を透明電極としてトップエミッション型としてもよいし、下部電極６２及びＴＦＴ２ａ，２ｂの各電極を透明電極とすることによりボトムエミッション型としてもよい。   In the organic EL display device shown in FIG. 9, the top electrode 63 may be a top emission type with a transparent electrode, or the bottom electrode 62 and each electrode of the TFTs 2a and 2b may be a transparent electrode. Good.

＜Ｘ線センサー＞
図１１に、本発明のセンサーの一実施形態であるＸ線センサーについて、その一部分の概略断面図を示し、図１２にその電気配線の概略構成図を示す。
本実施形態のＸ線センサー７は基板１１上に形成された薄膜トランジスタ２及びキャパシタ７０と、キャパシタ７０上に形成された電荷収集用電極７１と、Ｘ線変換層７２と、上部電極７３とを備えて構成される。薄膜トランジスタ２上にはパッシベーション膜７５が設けられている。 <X-ray sensor>
FIG. 11 shows a schematic sectional view of a part of an X-ray sensor which is an embodiment of the sensor of the present invention, and FIG. 12 shows a schematic configuration diagram of the electric wiring.
The X-ray sensor 7 of this embodiment includes a thin film transistor 2 and a capacitor 70 formed on a substrate 11, a charge collection electrode 71 formed on the capacitor 70, an X-ray conversion layer 72, and an upper electrode 73. Configured. A passivation film 75 is provided on the thin film transistor 2.

キャパシタ７０はキャパシタ用下部電極７６とキャパシタ用上部電極７７とで絶縁膜７８を挟んだ構造となっている。キャパシタ用上部電極７７は絶縁膜７８に設けられたコンタクトホール７９を介し、薄膜トランジスタ２のソース電極１３及びドレイン電極１４のいずれか一方（図１１においてはドレイン電極１４）と接続されている。   The capacitor 70 has a structure in which an insulating film 78 is sandwiched between a capacitor lower electrode 76 and a capacitor upper electrode 77. The capacitor upper electrode 77 is connected to one of the source electrode 13 and the drain electrode 14 (the drain electrode 14 in FIG. 11) of the thin film transistor 2 through a contact hole 79 provided in the insulating film 78.

電荷収集用電極７１は、キャパシタ７０におけるキャパシタ用上部電極７７上に設けられており、キャパシタ用上部電極７７に接している。Ｘ線変換層７２はアモルファスセレンからなる層であり、薄膜トランジスタ２及びキャパシタ７０を覆うように設けられている。上部電極７３はＸ線変換層７２上に設けられており、Ｘ線変換層７２に接している。   The charge collection electrode 71 is provided on the capacitor upper electrode 77 in the capacitor 70 and is in contact with the capacitor upper electrode 77. The X-ray conversion layer 72 is a layer made of amorphous selenium and is provided so as to cover the thin film transistor 2 and the capacitor 70. The upper electrode 73 is provided on the X-ray conversion layer 72 and is in contact with the X-ray conversion layer 72.

図１２に示すように、本実施形態のＸ線センサー７は、互いに平行な複数のゲート配線８１と、ゲート配線８１と交差する、互いに平行な複数のデータ配線８２とを備えている。ここでゲート配線８１とデータ配線８２は電気的に絶縁されている。ゲート配線８１とデータ配線８２との交差部付近に、薄膜トランジスタ２が備えられている。   As shown in FIG. 12, the X-ray sensor 7 of this embodiment includes a plurality of gate wirings 81 that are parallel to each other and a plurality of data wirings 82 that intersect with the gate wirings 81 and are parallel to each other. Here, the gate wiring 81 and the data wiring 82 are electrically insulated. The thin film transistor 2 is provided in the vicinity of the intersection between the gate line 81 and the data line 82.

薄膜トランジスタ２のゲート電極１６は、ゲート配線８１に接続されており、薄膜トランジスタ２のソース電極１３はデータ配線８２に接続されている。また、薄膜トランジスタ２のドレイン電極１４は電荷収集用電極７１に接続されており、さらにこの電荷収集用電極７１は、接地された対向電極７６とともにキャパシタ７０を構成している。   The gate electrode 16 of the thin film transistor 2 is connected to the gate wiring 81, and the source electrode 13 of the thin film transistor 2 is connected to the data wiring 82. The drain electrode 14 of the thin film transistor 2 is connected to the charge collecting electrode 71, and the charge collecting electrode 71 constitutes a capacitor 70 together with the grounded counter electrode 76.

本構成のＸ線センサー７において、Ｘ線は図１１中、上部（上部電極７３側）から照射され、Ｘ線変換層７２で電子−正孔対を生成する。このＸ線変換層７２に上部電極７３によって高電界を印加しておくことにより、生成した電荷はキャパシタ７０に蓄積され、薄膜トランジスタ２を順次走査することによって読み出される。   In the X-ray sensor 7 of this configuration, X-rays are irradiated from the upper part (upper electrode 73 side) in FIG. 11, and electron-hole pairs are generated in the X-ray conversion layer 72. By applying a high electric field to the X-ray conversion layer 72 by the upper electrode 73, the generated charges are accumulated in the capacitor 70 and read out by sequentially scanning the thin film transistor 2.

本発明のＸ線センサーは、オン電流が高く、信頼性に優れた薄膜トランジスタ２を備えるため、Ｓ／Ｎが高く、感度特性に優れているため、Ｘ線デジタル撮影装置に用いた場合に広ダイナミックレンジの画像が得られる。
特に本発明のＸ線デジタル撮影装置は、静止画撮影のみ可能なものではなく、動画による透視と静止画の撮影が１台で行えるＸ線デジタル撮影装置に用いるのが好適である。さらに薄膜トランジスタ２における活性層を構成する第１の領域Ａ１及び第２の領域Ａ２が非晶質である場合には均一性に優れた画像が得られる。 Since the X-ray sensor of the present invention includes the thin film transistor 2 having a high on-current and excellent reliability, the S / N is high and the sensitivity characteristic is excellent. Therefore, the X-ray sensor has a wide dynamic when used in an X-ray digital imaging apparatus. A range image is obtained.
In particular, the X-ray digital imaging apparatus of the present invention is suitable not only for still image shooting but also for an X-ray digital imaging apparatus that can perform fluoroscopy with a moving image and still image shooting. Further, when the first region A1 and the second region A2 constituting the active layer in the thin film transistor 2 are amorphous, an image with excellent uniformity can be obtained.

なお、図１１に示した本実施形態のＸ線センサーにおいては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明のセンサーにおいて用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。   The X-ray sensor of this embodiment shown in FIG. 11 is provided with a top gate type thin film transistor. However, the thin film transistor used in the sensor of the present invention is not limited to the top gate type, and the bottom gate type. A thin film transistor may be used.

以下に実験例を説明するが、本発明はこれら実施例により何ら限定されるものではない。
本発明者らは、特定の組成の酸化物半導体を積層することによって、ｈｕｍｐ効果を抑制しつつ、高い光照射安定性（｜ΔＶｔｈ｜≦１Ｖ（４２０ｎｍの光照射に対して））を両立できることを以下の実験を用いて検証した。 Experimental examples are described below, but the present invention is not limited to these examples.
The present inventors can achieve both high light irradiation stability (| ΔVth | ≦ 1 V (with respect to light irradiation of 420 nm)) while suppressing the hamp effect by stacking oxide semiconductors having a specific composition. Was verified using the following experiment.

＜ＴＦＴ特性のＡ２層組成依存性＞
薄膜トランジスタの活性層において特定の組成の酸化物半導体膜を積層することによって、高い光安定性が得られることを以下のような構成のＴＦＴを作製することで検証した。
まず、以下の様なボトムゲート、トップコンタクト型の薄膜トランジスタを作製した。 <A2 layer composition dependency of TFT characteristics>
It was verified by fabricating a TFT having the following structure that high light stability can be obtained by stacking an oxide semiconductor film having a specific composition in an active layer of a thin film transistor.
First, the following bottom gate and top contact type thin film transistors were fabricated.

基板として、ＳｉＯ２の酸化膜１００ｎｍが表面上に形成された高濃度ドープされたｐ型シリコン基板（三菱マテリアル社製）を用いた。 As the substrate, a highly doped p-type silicon substrate (manufactured by Mitsubishi Materials Corporation) having a SiO 2 oxide film of 100 nm formed on the surface thereof was used.

次いで、ｐ型シリコン基板上に、酸化物半導体層として、後述するように第１の領域（Ａ１層）、第２の領域（Ａ２層）を順次積層した。各領域の組成以外のスパッタ条件は以下の通りであり、以降の実験において共通である。   Next, as described later, a first region (A1 layer) and a second region (A2 layer) were sequentially stacked on the p-type silicon substrate as an oxide semiconductor layer. Sputtering conditions other than the composition of each region are as follows, and are common in the subsequent experiments.

（第１の領域Ａ１のスパッタ条件）
到達真空度；６×１０−６Ｐａ
成膜圧力；４．４×１０−１Ｐａ
成膜温度；室温
酸素分圧／アルゴン分圧；０．０６７ (Sputtering conditions for the first region A1)
Ultimate vacuum: 6 × 10 −6 Pa
Deposition pressure: 4.4 × 10 −1 Pa
Deposition temperature; room temperature, oxygen partial pressure / argon partial pressure; 0.067

（第２の領域Ａ２のスパッタ条件）
到達真空度；６×１０−６Ｐａ
成膜圧力；４．４×１０−１Ｐａ
成膜温度；室温
酸素分圧／アルゴン分圧；０．０３３ (Sputtering conditions for the second region A2)
Ultimate vacuum: 6 × 10 −6 Pa
Deposition pressure: 4.4 × 10 −1 Pa
Deposition temperature; room temperature, oxygen partial pressure / argon partial pressure; 0.033

スパッタによる酸化物半導体層の形成後、メタルマスクを介したスパッタリング法により、Ｔｉ（１０ｎｍ）／Ａｕ（４０ｎｍ）から成る電極層を積層膜上に形成した。電極層形成後、４００℃、酸素分圧１００％の雰囲気下でポストアニール処理を行った。   After the formation of the oxide semiconductor layer by sputtering, an electrode layer made of Ti (10 nm) / Au (40 nm) was formed on the laminated film by sputtering using a metal mask. After the electrode layer was formed, post-annealing was performed in an atmosphere of 400 ° C. and oxygen partial pressure of 100%.

以上により、チャネル長１８０μｍ、チャネル幅１ｍｍのボトムゲート型薄膜トランジスタとして、実施例１〜１５、実施例Ａ〜Ｃ及び比較例１〜４のＴＦＴを得て、以下の評価を行った。   As described above, TFTs of Examples 1 to 15, Examples A to C, and Comparative Examples 1 to 4 were obtained as bottom-gate thin film transistors having a channel length of 180 μm and a channel width of 1 mm, and the following evaluations were performed.

［移動度］
作製した実施例１〜１５、Ａ、Ｂ及び比較例１〜４のＴＦＴについて、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、トランジスタ特性（Ｖｇ−Ｉｄ特性）および移動度μの測定を行った。
Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を１０Ｖに固定し、ゲート電圧（Ｖｇ）を−３０Ｖ〜＋３０Ｖの範囲内で掃引し、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにて行った。オフ電流は、Ｖｇ−Ｉｄ特性においてＶｇ＝０Ｖにおける電流値で定義した。
また、移動度は、ドレイン電圧（Ｖｄ）を１Ｖに固定した状態でゲート電圧（Ｖｇ）を−３０Ｖ〜＋３０Ｖの範囲内で掃引して得た、線形領域でのＶｇ−Ｉｄ特性から線形移動度を算出して記している。 [Mobility]
Using the semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies), the transistor characteristics (Vg-Id characteristics) and the mobility μ were measured for the TFTs of Examples 1 to 15, A and B and Comparative Examples 1 to 4 that were produced. went.
Vg-Id characteristics are measured by fixing the drain voltage (Vd) to 10 V, sweeping the gate voltage (Vg) within the range of -30 V to +30 V, and measuring the drain current (Id) at each gate voltage (Vg). I went to do it. The off current was defined as a current value at Vg = 0 V in the Vg-Id characteristic.
The mobility is linear mobility from the Vg-Id characteristic in the linear region obtained by sweeping the gate voltage (Vg) in the range of -30V to + 30V with the drain voltage (Vd) fixed at 1V. Is calculated and written.

［光照射安定性］
作製したＴＦＴについてＶｇ−Ｉｄ特性を評価した後、波長可変のモノクロ光を照射することで、光照射に対するＴＦＴ特性の安定性を評価した。モノクロ光照射下におけるＴＦＴ特性測定の概略を図４に示す。図４に示すように、プローブステージ台２００に各ＴＦＴを置き、乾燥大気を２時間以上流した後、当該乾燥大気雰囲気下にてＴＦＴ特性を測定した。モノクロ光源の照射強度は１０μＷ／ｃｍ２、波長λの範囲を３６０〜７００ｎｍとし、モノクロ光非照射時のＶｇ−Ｉｄ特性と、モノクロ光照射時のＶｇ−Ｉｄ特性を比較することで、光照射安定性（ΔＶｔｈ）を評価した。モノクロ光照射下におけるＴＦＴ特性の測定条件は、Ｖｄｓ＝１０Ｖに固定し、Ｖｇ＝−１５〜１５Ｖの範囲でゲート電圧を掃引して測定した。なお、以下で特に言及している場合を除き、全ての測定は、モノクロ光を１０分照射した後に行っている。４２０ｎｍの光照射に対する閾値のシフト量ΔＶｔｈをＴＦＴの光安定性の指標とした。 [Light irradiation stability]
After evaluating the Vg-Id characteristics of the fabricated TFTs, the stability of the TFT characteristics against light irradiation was evaluated by irradiating wavelength-variable monochrome light. FIG. 4 shows an outline of TFT characteristic measurement under monochromatic light irradiation. As shown in FIG. 4, each TFT was placed on the probe stage stage 200, and after flowing dry air for 2 hours or more, TFT characteristics were measured under the dry air atmosphere. The irradiation intensity of the monochrome light source is 10 μW / cm 2 , the wavelength λ is in the range of 360 to 700 nm, and the light irradiation is performed by comparing the Vg-Id characteristics when the monochrome light is not irradiated and the Vg-Id characteristics when the monochrome light is irradiated. Stability (ΔVth) was evaluated. The measurement conditions for TFT characteristics under monochrome light irradiation were fixed at Vds = 10 V and measured by sweeping the gate voltage in the range of Vg = -15 to 15V. Unless otherwise specified below, all measurements are performed after irradiating with monochromatic light for 10 minutes. The threshold shift amount ΔVth for light irradiation of 420 nm was used as an indicator of the light stability of the TFT.

（第１の領域がＩＧＺＯ系の場合）
酸化物半導体層は、まず第１の領域Ａ１として、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）、（ａ＝３７／６０、ｂ＝３／６０、ｃ＝２０／６０、ｄ＞０）を５ｎｍの厚みでスパッタ成膜した。
Ａ１層の組成を固定した状態で、Ａ２層としてＩｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）、（ｅ＞０、ｆ＞０、ｇ＞０、ｈ＞０）で表されるＩＧＺＯ層を厚さ５０ｎｍでスパッタ成膜した。Ａ２層の組成は以下の表２のように組成変調を行った。酸化物半導体層は各領域間で大気中に暴露することなく連続して成膜を行った。各領域Ａ１，Ａ２のスパッタは、Ｉｎ２Ｏ３ターゲット、Ｇａ２Ｏ３ターゲット、ＺｎＯターゲットを用いた３元共スパッタを用いて行った。各領域Ａ１，Ａ２の膜厚調整は成膜時間の調整にて行った。
第２の領域（Ａ２層）のスパッタ条件と、作製したＴＦＴの特性を以下の表２に示す。 (When the first region is IGZO)
In the oxide semiconductor layer, first, as the first region A1, In (a) Ga (b) Zn (c) O (d) (a = 37/60, b = 3/60, c = 20/60, d> 0) was sputtered with a thickness of 5 nm.
In the state where the composition of the A1 layer is fixed, the A2 layer is represented by In (e) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0). An IGZO layer having a thickness of 50 nm was formed by sputtering. The composition of the A2 layer was modulated as shown in Table 2 below. The oxide semiconductor layer was continuously formed between the regions without being exposed to the atmosphere. Sputtering of each region A1, A2 was performed using ternary co-sputtering using an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target. The film thickness adjustment of each region A1, A2 was performed by adjusting the film formation time.
The sputtering conditions of the second region (A2 layer) and the characteristics of the fabricated TFT are shown in Table 2 below.

実施例１〜３及び比較例１のＴＦＴについて、モノクロ光（波長：４２０ｎｍ）照射時のＩ−Ｖ特性を図５に示す。なお、上記評価方法は以降の実施例において共通である。
図５より、ｆ／（ｅ＋ｆ）＝０．７５とした比較例１の場合には寄生伝導パスの影響により、Ｉ−Ｖ特性中にコブが表れるｈｕｍｐ効果が顕著であることが分かる。一方でｆ／（ｅ＋ｆ）≧０．８０とした実施例１−３の場合にはｈｕｍｐ効果が抑制されている様子が分かる。 FIG. 5 shows the IV characteristics of the TFTs of Examples 1 to 3 and Comparative Example 1 when irradiated with monochrome light (wavelength: 420 nm). In addition, the said evaluation method is common in a following example.
From FIG. 5, it can be seen that in the case of Comparative Example 1 where f / (e + f) = 0.75, the hump effect in which bumps appear in the IV characteristics is remarkable due to the influence of the parasitic conduction path. On the other hand, in the case of Example 1-3 in which f / (e + f) ≧ 0.80, it can be seen that the hump effect is suppressed.

また、実施例３で作製したＴＦＴにおいて、３６０〜７００ｎｍの範囲のモノクロ光照射下のＶｇ−Ｉｄ特性を図６に示す。図６より、実施例３のＴＦＴでは、光照射の波長に関わらずｈｕｍｐ効果が抑制されているとともに、閾値シフト（ΔＶｔｈ）が小さいことがわかる。   FIG. 6 shows the Vg-Id characteristics of the TFT manufactured in Example 3 under monochromatic light irradiation in the range of 360 to 700 nm. As can be seen from FIG. 6, in the TFT of Example 3, the hamp effect is suppressed regardless of the wavelength of light irradiation, and the threshold shift (ΔVth) is small.

（第１の領域がＩＺＯ系の場合）
第１の領域Ａ１として、Ｉｎ（ａ）Ｚｎ（ｃ）Ｏ（ｄ）、（ａ＝０．５、ｃ＝０．５、ｄ＞０）を５ｎｍの厚さでスパッタ成膜した。Ａ１層の組成を固定した状態で、Ａ２層として、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）、（ｅ＞０、ｆ＞０、ｇ＞０、ｈ＞０）、で表されるＩＧＺＯ層を５０ｎｍスパッタ成膜した。Ａ２層の組成は以下の表２のように組成変調を行った。酸化物半導体層は各領域間で大気中に暴露することなく連続して成膜を行った。各領域のスパッタは、Ａ１，Ａ２の領域においてはＩｎ２Ｏ３ターゲット、Ｇａ２Ｏ３ターゲット、ＺｎＯターゲットを用いた３元共スパッタを用いて行った。各領域の膜厚調整は成膜時間の調整にて行った。
第２の領域（Ａ２層）のスパッタ条件と、作製したＴＦＴの特性を以下の表３に示す。 (When the first region is an IZO system)
As the first region A1, In (a) Zn (c) O (d) , (a = 0.5, c = 0.5, d> 0) was formed by sputtering with a thickness of 5 nm. In the state where the composition of the A1 layer is fixed, as the A2 layer, In (e) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0), The represented IGZO layer was formed by sputtering with a thickness of 50 nm. The composition of the A2 layer was modulated as shown in Table 2 below. The oxide semiconductor layer was continuously formed between the regions without being exposed to the atmosphere. Sputtering of each region was performed by ternary co-sputtering using an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target in the regions A1 and A2. The film thickness in each region was adjusted by adjusting the film formation time.
The sputtering conditions of the second region (A2 layer) and the characteristics of the fabricated TFT are shown in Table 3 below.

表２には、第１の領域をＩＧＺＯ系とした場合のＴＦＴ特性をまとめているが、実施例１−３においては移動度が２０ｃｍ２／Ｖｓ超で且つ、４２０ｎｍの光照射に対する閾値シフト量がいずれも０．１Ｖ以下であり、極めて光安定である結果を得た。
また、表３には、第１の領域をＩＺＯ系とした場合の結果を示しているが、ＩＧＺＯ系の場合と同様の結果を得た。
従って、Ａ１層の組成を固定した場合には、上記実施例よりＡ２層の組成を制御することでｈｕｍｐ効果の抑制が可能となり、結果として高い移動度と光安定性が両立できることが分かる。 Table 2 summarizes TFT characteristics when the first region is an IGZO system. In Example 1-3, the mobility is more than 20 cm 2 / Vs, and the threshold shift amount with respect to light irradiation of 420 nm is used. Are 0.1 V or less, and the results are extremely light stable.
Further, Table 3 shows the results when the first region is the IZO system, but the same results as in the IGZO system were obtained.
Therefore, when the composition of the A1 layer is fixed, it can be seen from the above examples that the ham effect can be suppressed by controlling the composition of the A2 layer, and as a result, both high mobility and light stability can be achieved.

＜ＴＦＴ特性のＡ１層組成依存性＞
（第１の領域がＩＧＺＯ系の場合）
次に、第２の領域をＩＧＺＯ層（ｆ／（ｅ＋ｆ）＝０．８５）に固定し、第１の領域Ａ１をＩＧＺＯ系（Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ））において組成変調した場合のＴＦＴ特性を表４にまとめた。 <A1 layer composition dependency of TFT characteristics>
(When the first region is IGZO)
Next, the second region is fixed to the IGZO layer (f / (e + f) = 0.85), and the first region A1 is IGZO-based (In (a) Ga (b) Zn (c) O (d) Table 4 summarizes the TFT characteristics when the composition was modulated in (4).

表４より、Ａ１層の組成が、ｂ≦９１ａ／７４−１７／４０、ｂ≧３ａ／７−３／１４、ｃ≦３／５、ｂ≧９ａ／５−５３／５０、ｂ≦−８ａ／５＋３３／２５、（但しａ＋ｂ＋ｃ＝１とする）で表される組成範囲（実施例７−１５）にあれば、電界効果移動度２０ｃｍ２／Ｖｓ以上のＴＦＴが作製可能であることが分かる。更に、ｂ≦１７ａ／２３−２８／１１５、ｂ≧３ａ／３７、ｂ≧９ａ／５−５３／５０、ｂ≦１／５（但しａ＋ｂ＋ｃ＝１とする）で表される組成範囲にあれば、電界効果移動度３０ｃｍ２／Ｖｓ以上のＴＦＴが作製可能であることが分かる。 From Table 4, the composition of the A1 layer is b ≦ 91a / 74-17 / 40, b ≧ 3a / 7-3 / 14, c ≦ 3/5, b ≧ 9a / 5−53 / 50, b ≦ −8a. In the composition range (Example 7-15) represented by / 5 + 33/25 (where a + b + c = 1), it can be seen that a TFT having a field effect mobility of 20 cm 2 / Vs or more can be produced. Further, if it is within the composition range represented by b ≦ 17a / 23−28 / 115, b ≧ 3a / 37, b ≧ 9a / 5−53 / 50, b ≦ 1/5 (provided that a + b + c = 1). It can be seen that a TFT having a field effect mobility of 30 cm 2 / Vs or more can be manufactured.

一方、これよりＩｎ含有量を増大させた実施例Ａ−Ｃでは高い電界効果移動度は得られるものの、キャリア濃度が過剰な状態になっていることから、４２０ｎｍの光照射により閾値が実施例７−１５のＴＦＴよりも大きくマイナス側にシフトしている。これらの実施例Ａ−Ｃの素子は実施例７−１５の素子に比べ、例えば低消費電力の観点では望ましくない。   On the other hand, in Examples A to C in which the In content was increased, a high field effect mobility was obtained, but since the carrier concentration was in an excessive state, the threshold was set to Example 7 by light irradiation at 420 nm. It is shifted to the minus side more greatly than -15 TFT. These elements of Examples AC are not desirable from the viewpoint of low power consumption, for example, as compared to the elements of Examples 7-15.

また、Ａ１層の組成が、ａ＞０、ｂ≧０、ｃ＞０、ｄ＞０、ａ＋ｂ＋ｃ＝１、かつ、ｂ≦９１ａ／７４−１７／４０から外れる比較例３、４では、４２０ｎｍの光照射による閾値のシフト量は小さいが、移動度が不十分なＴＦＴとなっている。   In the comparative examples 3 and 4 where the composition of the A1 layer is a> 0, b ≧ 0, c> 0, d> 0, a + b + c = 1, and b ≦ 91a / 74−17 / 40, 420 nm Although the threshold shift amount due to light irradiation is small, the TFT has insufficient mobility.

（第１の領域がＩＺＯ系の場合）
第２の領域をＩＧＺＯ層（ｆ／（ｅ＋ｆ）＝０．８５）に固定し、第１の領域Ａ１をＩＺＯ系（Ｉｎ（ａ）Ｚｎ（ｃ）Ｏ（ｄ））において組成変調した場合のＴＦＴ特性を下記表５にまとめた。 (When the first region is an IZO system)
When the second region is fixed to the IGZO layer (f / (e + f) = 0.85) and the first region A1 is compositionally modulated in the IZO system (In (a) Zn (c) O (d) ) The TFT characteristics are summarized in Table 5 below.

表５より、第１の領域にＩＺＯ系を用い、０．４０≦ａ≦０．７５で表される組成範囲内（実施例１６−２０で構成される組成範囲）にあれば、電界効果移動度３０ｃｍ２／Ｖｓ超のＴＦＴを作製可能であることが分かる。更に０．４０≦ａ≦０．５０で表される組成範囲内にあれば電界効果移動度３０ｃｍ２／Ｖｓ超でノーマリーオフのＴＦＴを作製可能であることが分かる。
一方、これよりもＩｎの比率（ａ）を増大させた場合（実施例Ｄ）にはキャリア濃度が過剰な状態となっており、閾値が比較的大きいマイナス値を取る。反対に、望ましい組成範囲よりＩｎの比率（ａ）を減少させた場合（比較例７）には極めて低移動度のＴＦＴとなり、高移動度素子を作製することが困難になることも分かる。
上記のように第２の領域Ａ２のカチオン組成を固定した場合に、積層ＴＦＴ構造における第１の領域（ＩＧＺＯ系、ＩＺＯ系）を組成変調することで、特定の組成範囲内で高移動度のＴＦＴ特性が得られることが分かった。 From Table 5, if the IZO system is used for the first region and is within the composition range represented by 0.40 ≦ a ≦ 0.75 (composition range composed of Examples 16-20), the field effect migration It can be seen that TFTs with a degree of over 30 cm 2 / Vs can be manufactured. Further, it can be seen that a normally-off TFT can be manufactured with a field effect mobility of more than 30 cm 2 / Vs within the composition range represented by 0.40 ≦ a ≦ 0.50.
On the other hand, when the In ratio (a) is increased more than this (Example D), the carrier concentration is in an excessive state, and the threshold value takes a relatively large negative value. On the other hand, when the In ratio (a) is decreased from the desired composition range (Comparative Example 7), it is found that the TFT has extremely low mobility, and it is difficult to manufacture a high mobility element.
When the cation composition of the second region A2 is fixed as described above, the composition of the first region (IGZO-based, IZO-based) in the laminated TFT structure is modulated, so that high mobility can be achieved within a specific composition range. It was found that TFT characteristics can be obtained.

実施例及び比較例で作製したＴＦＴに関し、第１の領域Ａ１の組成範囲を３元相図記法により図１３に示した。   Regarding the TFTs manufactured in Examples and Comparative Examples, the composition range of the first region A1 is shown in FIG. 13 by the ternary phase diagram method.

＜ＴＦＴ特性のＡ２層膜厚依存性＞
続いて、第２の領域Ａ２の膜厚がどのようにＴＦＴ特性に影響を調べるため、以下の様なボトムゲート、トップコンタクト型の薄膜トランジスタを実施例２１〜２３、実施例Ｅとして作製した。この時、Ａ１層の組成はａ＝３７／６０、ｂ＝３／６０、ｃ＝２０／６０とし、Ａ２層の組成はＩＧＺＯ層（ｆ／（ｅ＋ｆ）＝０．８５）とした。Ａ１層の膜厚を５ｎｍとし、Ａ２層の膜厚だけを１０ｎｍ、３０ｎｍ、５０ｎｍ、７０ｎｍと変化させたトランジスタを作製した。Ａ２層の膜厚とＴＦＴ特性を表６に示す。 <Dependence of TFT characteristics on A2 layer thickness>
Subsequently, in order to examine how the film thickness of the second region A2 affects the TFT characteristics, the following bottom gate and top contact type thin film transistors were manufactured as Examples 21 to 23 and Example E. At this time, the composition of the A1 layer was a = 37/60, b = 3/60, and c = 20/60, and the composition of the A2 layer was the IGZO layer (f / (e + f) = 0.85). A transistor was manufactured in which the thickness of the A1 layer was 5 nm and only the thickness of the A2 layer was changed to 10 nm, 30 nm, 50 nm, and 70 nm. Table 6 shows the thickness of the A2 layer and the TFT characteristics.

このように、Ａ２層の厚みが１０ｎｍ以下の場合には移動度は高くなるものの、Ｓ値が悪化（１Ｖ／ｄｅｃａｄｅ超）し、オフ電流が増大する傾向にあることが分かった。一方で、Ａ２層の厚みが３０ｎｍ以上であれば、Ｓ値は良好（１Ｖ／ｄｅｃａｄｅ以下）でありオフ電流の低減が期待できる。従って、第１の領域の組成が同一の場合、第２の領域の膜厚は１０ｎｍ超、できれば３０ｎｍ以上であることが望ましいことが分かった。また、第２の領域の膜厚が７０ｎｍであると移動度の若干の低下が見られることから、第２の領域Ａ２の膜厚は７０ｎｍ未満であることが更には望ましいことが分かった。   Thus, it was found that when the thickness of the A2 layer is 10 nm or less, the mobility increases, but the S value deteriorates (over 1 V / decade) and the off-current tends to increase. On the other hand, if the thickness of the A2 layer is 30 nm or more, the S value is good (1 V / decade or less), and a reduction in off current can be expected. Therefore, it was found that when the composition of the first region is the same, the film thickness of the second region is preferably more than 10 nm, preferably 30 nm or more. Further, since the mobility slightly decreased when the film thickness of the second region was 70 nm, it was found that the film thickness of the second region A2 is more preferably less than 70 nm.

＜ＴＦＴ特性のＡ１層膜厚依存性＞
Ａ１の膜厚がどのようにＴＦＴ特性に影響を調べるため、以下の表７に示すボトムゲート、トップコンタクト型の薄膜トランジスタを実施例２４、２５として作製した。この時Ａ１層の組成は、ａ＝３７／６０，ｂ＝３／６０，ｃ＝２０／６０とし、Ａ２層の組成はＩＧＺＯ層（ｆ／（ｅ＋ｆ）＝０．８５）とした。実施例２５ではＡ１層の膜厚を１０ｎｍとして作製した。 <Dependence of TFT characteristics on A1 layer thickness>
In order to investigate how the film thickness of A1 affects the TFT characteristics, bottom gate and top contact type thin film transistors shown in Table 7 below were fabricated as Examples 24 and 25. At this time, the composition of the A1 layer was a = 37/60, b = 3/60, and c = 20/60, and the composition of the A2 layer was an IGZO layer (f / (e + f) = 0.85). In Example 25, the thickness of the A1 layer was 10 nm.

表７より、Ａ１層の膜厚が１０ｎｍの場合には電界効果移動度は十分確保できているが、閾値がマイナス側にシフトし、オフ電流が増大する傾向にあることが分かる。これはＡ１層に高キャリア濃度の酸化物半導体層を用いているためで、Ａ１層の膜厚が増大すると、トータルのキャリア濃度が増大しピンチオフが困難になるためであると考えられる。従って、Ａ１層の厚みは１０ｎｍ未満であることが望ましいことが分かった。   From Table 7, it can be seen that when the film thickness of the A1 layer is 10 nm, the field-effect mobility is sufficiently secured, but the threshold value shifts to the negative side and the off-current tends to increase. This is because an oxide semiconductor layer having a high carrier concentration is used for the A1 layer. If the thickness of the A1 layer is increased, the total carrier concentration increases and pinch-off becomes difficult. Therefore, it was found that the thickness of the A1 layer is desirably less than 10 nm.

以上より、活性層の積層構造Ａ１層、Ａ２層の組成と膜厚を変調することで、特性の組成・膜厚において高移動度と高い光安定性を有するＴＦＴが作製可能であることが分かった。   From the above, it can be seen that a TFT having high mobility and high light stability in the composition / film thickness of the characteristics can be manufactured by modulating the composition and film thickness of the layered structure A1 and A2 layers of the active layer. It was.

＜ＴＦＴのポストアニール処理条件依存性＞
ポストアニール処理条件によってどのようにＴＦＴ特性・光安定性が変化するかを確かめるため、実施例２１と同じＴＦＴ構造、組成を用いポストアニール条件を以下の表８のように変化させた。 <Depends on TFT post-annealing treatment conditions>
In order to confirm how the TFT characteristics and light stability change depending on the post-annealing treatment conditions, the same TFT structure and composition as in Example 21 were used, and the post-annealing conditions were changed as shown in Table 8 below.

上記結果より、３００℃以上、酸化性雰囲気下では高い移動度と高い光安定性が両立されていることが分かる。一方、アルゴンなどの不活性ガス中でアニールした場合にはｈｕｍｐ効果が顕著であり、光安定性が高くない結果を得た。これは、不活性ガス中でアニールした場合には、活性層表面や内部から酸素が脱離することで、活性層表面や内部に低抵抗な寄生伝導パスが生じることでｈｕｍｐ効果が生じているものと考えられる。そのため、熱処理工程において酸化性雰囲気下でアニールしたほうが望ましいことが分かった。   From the above results, it can be seen that high mobility and high light stability are compatible at 300 ° C. or higher in an oxidizing atmosphere. On the other hand, when annealing was performed in an inert gas such as argon, the hamp effect was significant and the photostability was not high. This is because, when annealed in an inert gas, oxygen is desorbed from the active layer surface and inside, and a low-resistance parasitic conduction path is generated on the active layer surface and inside, thereby generating a hump effect. It is considered a thing. Therefore, it has been found that it is desirable to anneal in an oxidizing atmosphere in the heat treatment step.

また、実施例２６と実施例２７から、同じアニール雰囲気においても３００℃以上の熱処理条件において高い光安定性が得られることが分かり、同時に実施例２７、２９、３０より、４００℃以上の熱処理温度とした場合には光安定性を極めて高めることができることがわかった（４２０ｎｍの光照射に対してΔＶｔｈ量が０．１Ｖ以下）。
また、実施例２７と実施例２８の結果から、酸素１００％雰囲気下（ガスボンベから供給しており、湿度１％以下）でアニールした場合の方が大気（湿度５０％程度）中で処理した場合に比べて光安定性が高いことから、雰囲気全体に含まれる水分含有量が露点温度換算で−３６℃以下（絶対湿度０．２１ｇ／ｍ−３以下）の乾燥雰囲気下でアニールすることが望ましいことが分かった。
また、例えば実施例２７と実施例３２との比較から、同じ露点温度でも、１００％酸素と２０％酸素では１００％酸素の方が光安定性を若干高められることが分かる。また、実施例２８、３３、３４から、湿度を減少させた方が光安定性が向上することが分かる。 Further, it can be seen from Example 26 and Example 27 that high light stability can be obtained under the heat treatment conditions of 300 ° C. or higher even in the same annealing atmosphere, and at the same time, heat treatment temperatures of 400 ° C. or higher from Examples 27, 29, and 30. In this case, it was found that the light stability can be extremely improved (ΔVth amount is 0.1 V or less with respect to light irradiation of 420 nm).
In addition, from the results of Example 27 and Example 28, the case where annealing is performed in the atmosphere (about 50% humidity) when annealed in a 100% oxygen atmosphere (supplied from a gas cylinder and humidity is 1% or less) Therefore, it is desirable to anneal in a dry atmosphere where the moisture content contained in the entire atmosphere is -36 ° C. or less (absolute humidity 0.21 g / m −3 or less) in terms of dew point temperature. I understood that.
Further, for example, comparison between Example 27 and Example 32 shows that light stability is slightly improved with 100% oxygen at 100% oxygen and 20% oxygen even at the same dew point temperature. In addition, from Examples 28, 33, and 34, it can be seen that the light stability is improved by reducing the humidity.

以上において説明した本発明の薄膜トランジスタの用途は特に限定されるものではないが、例えば電気光学装置としての表示装置（例えば液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等）における駆動素子として好適である。   Although the use of the thin film transistor of the present invention described above is not particularly limited, for example, in a display device (for example, a liquid crystal display device, an organic EL (Electro Luminescence) display device, an inorganic EL display device, etc.) as an electro-optical device. It is suitable as a drive element.

さらに、本発明の薄膜トランジスタは、樹脂基板を用いた低温プロセスで作製可能なフレキシブルディスプレイ等のデバイス、ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサー、Ｘ線センサー等の各種センサー、ＭＥＭＳ（Micro Electro Mechanical System）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。   Further, the thin film transistor of the present invention is a device such as a flexible display that can be manufactured by a low-temperature process using a resin substrate, an image sensor such as a CCD (Charge Coupled Device), a CMOS (Complementary Metal Oxide Semiconductor), and an X-ray sensor. It is suitably used as a drive element (drive circuit) in various electronic devices such as sensors and MEMS (Micro Electro Mechanical System).

本発明の薄膜トランジスタを用いた本発明の表示装置およびセンサーは、いずれも低い消費電力により良好な特性を示す。なお、ここで言う「特性」とは、表示装置の場合には表示特性、センサーの場合には感度特性である。   Both the display device and the sensor of the present invention using the thin film transistor of the present invention exhibit good characteristics due to low power consumption. The “characteristic” referred to here is a display characteristic in the case of a display device, and a sensitivity characteristic in the case of a sensor.

１、２ 薄膜トランジスタ
１１ 基板
１２ 酸化物半導体層
１３ ソース電極
１４ ドレイン電極
１５ ゲート絶縁膜
１６ ゲート電極
Ａ１ 酸化物半導体層の第１の領域
Ａ２ 酸化物半導体層の第２の領域 DESCRIPTION OF SYMBOLS 1, 2 Thin film transistor 11 Substrate 12 Oxide semiconductor layer 13 Source electrode 14 Drain electrode 15 Gate insulating film 16 Gate electrode A1 1st area | region A2 of oxide semiconductor layer 2nd area | region of oxide semiconductor layer

Claims (16)

ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、ソース電極と、ドレイン電極とを有する薄膜トランジスタの前記酸化物半導体層として、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ＞０、ｂ≧０、ｃ＞０、ｄ＞０、かつ、ａ＋ｂ＋ｃ＝１）で表され、ｂ≦９１ａ／７４−１７／４０を満たす組成を有する第１の領域、及び前記第１の領域よりも前記ゲート電極から遠い側に配置され、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ＞０、ｆ＞０、ｇ＞０、ｈ＞０、かつ、ｅ＋ｆ＋ｇ＝１）で表され、前記第１の領域と組成が異なり、ｆ／（ｅ＋ｆ）≧０．８０を満たす組成を有する第２の領域を成膜する成膜工程と、
前記成膜工程後、前記酸化物半導体層に対し、酸化性雰囲気下において３００℃以上で熱処理を行う熱処理工程と、
を有する薄膜トランジスタの製造方法。 As the oxide semiconductor layer of a thin film transistor having a gate electrode, a gate insulating film, an oxide semiconductor layer, a source electrode, and a drain electrode, In (a) Ga (b) Zn (c) O (d) ( a> 0, b ≧ 0, c> 0, d> 0, and a + b + c = 1), and a first region having a composition satisfying b ≦ 91a / 74−17 / 40, and the first region In (e) Ga (f) Zn (g) O (h) (e> 0, f> 0, g> 0, h> 0, and e + f + g = 1), a film forming step of forming a second region having a composition different from that of the first region and satisfying f / (e + f) ≧ 0.80;
A heat treatment step of performing a heat treatment at 300 ° C. or higher in an oxidizing atmosphere after the film forming step;
The manufacturing method of the thin-film transistor which has this. 前記熱処理工程における熱処理温度は４００℃以上である請求項１に記載の薄膜トランジスタの製造方法。   The method of manufacturing a thin film transistor according to claim 1, wherein a heat treatment temperature in the heat treatment step is 400 ° C. or higher. 前記熱処理工程における雰囲気は、雰囲気全体に含まれる水分含有量が露点温度換算で−３６℃以下の乾燥雰囲気である請求項１又は請求項２に記載の薄膜トランジスタの製造方法。   3. The method for manufacturing a thin film transistor according to claim 1, wherein the atmosphere in the heat treatment step is a dry atmosphere having a moisture content in the entire atmosphere of −36 ° C. or less in terms of dew point temperature. ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、ソース電極と、ドレイン電極とを有し、
前記酸化物半導体層が、Ｉｎ（ａ）Ｇａ（ｂ）Ｚｎ（ｃ）Ｏ（ｄ）（ａ＞０、ｂ≧０、ｃ＞０、ｄ＞０、かつ、ａ＋ｂ＋ｃ＝１）で表され、ｂ≦９１ａ／７４−１７／４０を満たす組成を有する第１の領域、及び前記第１の領域よりも前記ゲート電極から遠い側に配置され、Ｉｎ（ｅ）Ｇａ（ｆ）Ｚｎ（ｇ）Ｏ（ｈ）（ｅ＞０、ｆ＞０、ｇ＞０、ｈ＞０、かつ、ｅ＋ｆ＋ｇ＝１）で表され、前記第１の領域と組成が異なり、ｆ／（ｅ＋ｆ）≧０．８０を満たす組成を有する第２の領域を含む薄膜トランジスタ。 A gate electrode, a gate insulating film, an oxide semiconductor layer, a source electrode, and a drain electrode;
The oxide semiconductor layer is represented by In (a) Ga (b) Zn (c) O (d) (a> 0, b ≧ 0, c> 0, d> 0, and a + b + c = 1). a first region having a composition satisfying b ≦ 91a / 74-17 / 40, and disposed on a side farther from the gate electrode than the first region, and In (e) Ga (f) Zn (g) O (H) (e> 0, f> 0, g> 0, h> 0, and e + f + g = 1), the composition is different from that of the first region, and f / (e + f) ≧ 0.80. A thin film transistor including a second region having a filling composition. 前記第１の領域の組成は、
ｃ≦３／５、
ｂ＞０、
ｂ≧３ａ／７−３／１４、
ｂ≧９ａ／５−５３／５０、
ｂ≦−８ａ／５＋３３／２５、かつ、
ｂ≦９１ａ／７４−１７／４０
を満たす範囲にある請求項４に記載の薄膜トランジスタ。 The composition of the first region is:
c ≦ 3/5,
b> 0,
b ≧ 3a / 7-3 / 14,
b ≧ 9a / 5−53 / 50,
b ≦ −8a / 5 + 33/25, and
b ≦ 91a / 74-17 / 40
The thin film transistor according to claim 4, which is in a range satisfying 前記第１の領域の組成は、
ｂ≦１７ａ／２３−２８／１１５、
ｂ≧３ａ／３７、
ｂ≧９ａ／５−５３／５０、かつ、
ｂ≦１／５
を満たす範囲にある請求項４に記載の薄膜トランジスタ。 The composition of the first region is:
b ≦ 17a / 23-28 / 115,
b ≧ 3a / 37,
b ≧ 9a / 5−53 / 50, and
b ≦ 1/5
The thin film transistor according to claim 4, which is in a range satisfying 前記第１の領域の組成は、ｂ＝０である請求項４に記載の薄膜トランジスタ。   The thin film transistor according to claim 4, wherein the composition of the first region is b = 0. 前記第１の領域の組成は、０．４≦ａ≦０．７５である請求項７に記載の薄膜トランジスタ。   The thin film transistor according to claim 7, wherein a composition of the first region is 0.4 ≦ a ≦ 0.75. 前記第１の領域の組成は、０．４≦ａ≦０．５である請求項７に記載の薄膜トランジスタ。   The thin film transistor according to claim 7, wherein a composition of the first region is 0.4 ≦ a ≦ 0.5. 前記第２の領域の膜厚は、１０ｎｍ超、７０ｎｍ未満である請求項４〜請求項９のいずれか１項に記載の薄膜トランジスタ。   The thin film transistor according to any one of claims 4 to 9, wherein the film thickness of the second region is more than 10 nm and less than 70 nm. 前記第１の領域の膜厚は、５ｎｍ以上、１０ｎｍ未満である請求項４〜請求項１０のいずれか１項に記載の薄膜トランジスタ。   The thin film transistor according to any one of claims 4 to 10, wherein the film thickness of the first region is not less than 5 nm and less than 10 nm. 前記酸化物半導体層は、非晶質である請求項４〜請求項１１のいずれか１項に記載の薄膜トランジスタ。   The thin film transistor according to claim 4, wherein the oxide semiconductor layer is amorphous. 請求項４〜請求項１２のいずれか１項に記載の薄膜トランジスタを備えた表示装置。   The display apparatus provided with the thin-film transistor of any one of Claims 4-12. 請求項４〜請求項１２のいずれか１項に記載の薄膜トランジスタを備えたイメージセンサー。   The image sensor provided with the thin-film transistor of any one of Claims 4-12. 請求項４〜請求項１２のいずれか１項に記載の薄膜トランジスタを備えたＸ線センサー。   The X-ray sensor provided with the thin-film transistor of any one of Claims 4-12. 請求項１５に記載のＸ線センサーを備えたＸ線デジタル撮影装置。   An X-ray digital imaging apparatus comprising the X-ray sensor according to claim 15.
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