JP2013232639A

JP2013232639A - アニーリングの非均一性を低減したレーザーアニーリング走査方法

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Publication number: JP2013232639A
Application number: JP2013081892A
Authority: JP
Inventors: W Zafiropoulo Arthur; ザフィロポウロ、ダブリュー、アーサー
Original assignee: Ultratech Inc
Current assignee: Ultratech Inc
Priority date: 2012-04-27
Filing date: 2013-04-10
Publication date: 2013-11-14
Anticipated expiration: 2033-04-10
Also published as: TW201344799A; US8501638B1; TWI489555B; JP5819343B2; KR20130121716A; DE102013006584A1

Abstract

【課題】製造中の半導体デバイス構造におけるアニーリングの非均一性を低減させるレーザーアニーリング走査方法を提供する。
【解決手段】レーザービームのテールが半導体デバイス構造を離間するケガキ線の内側にのみ存在するようにアニーリングレーザービームの長さを規定する工程を含む。隣接する走査パスセグメントからのアニーリングレーザービームテール同士は、ケガキ線内で重なり合わせるか、あるいは、重なり合わせないことができる。アニーリングレーザービームの走査方向に直行する長さは、テール部が半導体デバイス構造内に位置しないようにアニーリングレーザービームが設定されているとともに、複数の半導体デバイス構造を同時に走査するように選択し得る。
【選択図】図１Ａ

Description

本発明は、半導体デバイスを構成する半導体製造に用いられるアニーリングに広く関係しており、具体的には、アニーリングの非均一性を低減するようにして走査アニーリングレーザービームを利用するレーザーアニーリングに関する。

走査アニーリングレーザービームを用いたレーザーアニーリングは、高度な半導体デバイス製造に理想的な、超低熱量、高いドーパント活性化、および、スーパーステップ接合を呈する。このため、最小形状が４５nmより小さいほとんどの論理デバイス、３２nmより小さい多くのメモリーデバイスは、現在、ソースドレインの活性化、メタル−シリコン合金形成、欠陥アニーリング等を含むいくつかの製造ステップの１つにおけるレーザープロセスのフォームを使用する。

米国特許第６，３６５，４７６号明細書米国特許第６，３６６，３０８号明細書米国特許第６，５３１，６８１号明細書米国特許第６，７４７，２４５号明細書米国特許第７，４９４，９４２号明細書米国特許第７，９３２，１３９号明細書米国特許第８，０１４，４２７号明細書米国特許第８，０２６，５１９号明細書

これら半導体製造用途のすべてにおいて、走査アニーリングレーザービームの幅は、形成される半導体デバイス構造を支持する半導体ウエハの幅よりも十分に小さい。結果として、半導体デバイス構造をアニールする際に、このビームで当該ウエハ上を走査および「スティッチ」する必要が生じている。

残念なことに、当該スティッチのための重複領域にある製造中の半導体デバイス構造は、当該ビームの中央に位置するデバイスがなされるようには正確にアニールされない可能性がある。これは、当該重複領域にあるデバイスがアニーリングビームのテール(tail)にあり、また、当該アニーリングビームの中央に位置する領域と同様の温度でアニールされないおそれがあるからである。

加えて、当該重複領域にある半導体デバイス構造は互いに隣接するアニールビームの走査により「テールビーム」を二度受ける。結果として、ウエハを横断する半導体デバイス構造のアニーリングの均一性が悪化するおそれがある。

本発明の一局面は、半導体ウエハに支持された半導体デバイス構造のアニーリング方法である。この方法は、ウエハ表面を有する半導体ウエハを用意する工程を含んでおり、当該半導体ウエハは、走査方向に直交する幅WDを有し、かつ、走査方向に直交する幅ＷＳを有するケガキ線によって離間された半導体デバイス構造を備えている。この方法は、また、n・WD+(n-1)・WS<L<n・WD+(n+1)・WS[ｎは整数]の関係を満たすアニーリングレーザービームの長さＬを規定する工程を含んでいる。当該アニーリングレーザービームは、その中央部分において実質的に均一な強度となっており、また、向かい合うテール同士の強度が中央部分に比べて実質的に低くなっている。この方法は、また、近接する走査パスセグメントにおけるアニーリングレーザービームのテールがケガキ線の内側にのみ存在し、かつ、中央部分が少なくともｎ個の半導体デバイス上を通過するように近接する走査パスセグメントを有する走査パス上の半導体デバイス構造をアニーリングレーザービームで走査する工程を含んでいる。

本発明の他の局面は、隣接する走査パスセグメントに対応するアニーリングレーザービームのテールがケガキ線内で重なり合うように長さＬが選択される、上述した方法である。

本発明の他の局面は、隣接する走査パスセグメントに対応するアニーリングレーザービームのテールがケガキ線内にあり、当該ケガキ線内で重なり合わないように長さＬが選択される、上述した方法である。

本発明の他の局面は、半導体デバイス構造が複数のダイを含み、ケガキ線がこれらダイの間にある、上述した方法である。

本発明の他の局面は、半導体デバイス構造が集積回路（ＩＣ)チップをそれぞれ含む複数のダイを備えており、また、ケガキ線が当該ＩＣチップの間および当該ダイの間にある、上述した方法である。

本発明の他の局面は、半導体ウエハに支持された半導体デバイス構造のレーザーアニーリング方法である。この方法は、半導体デバイス構造がケガキ線によって離間されるように半導体ウエハを用意する工程を含んでいる。この方法は、また、実質的に均一な強度の中央部分と、当該中央部分に比べて強度が実質的に低減した、互いに対向するテール部分とを有するアニーリングレーザービームを規定する工程を含んでいる。この方法は、また、両テール部分が全体的にケガキ線内に存在するとともに、中央部分が１以上の半導体デバイス構造の全体をカバーするように、半導体ウエハおよび半導体デバイス構造上をレーザービームで走査する工程を含んでいる。

本発明の他の局面は、隣接する走査パスセグメントを有する走査パスでの走査を実施する工程をさらに含み、また、隣接する走査パスセグメントに対応するアニーリングレーザービームのテールがケガキ線内で重なり合う、上述した方法である。

本発明の他の局面は、隣接する走査パスセグメントを有する走査パスでの走査を実施する工程をさらに含み、また、隣接する走査パスセグメントに対応するアニーリングレーザービームのテールがケガキ線内で重なり合わない、上述した方法である。

本発明の他の局面は、ケガキ線の走査方向に直交する幅が５０ミクロンから７５ミクロンの範囲にある、上述した方法である。

本発明の他の局面は、半導体デバイス構造が走査方向に直交する幅ＷＤを有しており、ケガキ線が走査方向に直交する幅ＷＳを有しており、さらに、アニーリングレーザービームが下記の式（ｎは整数）を満足する長さＬを有している、上述した方法である。
n・WD+(n-1)・WS<L<n・WD+(n+1)・WS

本開示のさらなる特徴および利点は、下記の詳細な説明（発明を実施するための形態）に明記されている。また、それらの一部は詳細な説明の記載内容から当業者にとって直ちに明白となるか、下記の詳細な説明、特許請求の範囲、添付図面を含む、ここに記載された発明を実施することによって認識される。

上記の背景技術等に関する記載及び下記の詳細な説明に関する記載は、特許請求の範囲に記載されている本開示の本質および特徴を理解するための概略または枠組みを提供するものであることを理解すべきである。添付図面は、本開示のさらなる理解を提供するために含まれており、本明細書に組み込まれ、本明細書の一部を構成する。図面は、本開示の様々な実施形態を図示するものであり、本明細書の記載とともに、本開示の原則および実施を説明するための一助となる。

特許請求の範囲の記載は、本明細書の一部であり、具体的には、後述する詳細な説明に組み込まれる。

ダイのアレイを有するウエハの実施例についての平面図である。各ダイは、４つのＩＣチップを有している。互いに隣接するダイや隣接するＩＣチップはケガキ線によって離間されている。隣接する走査パスについて説明するため、アニーリングレーザービームの例がウエハ上に示されている。図１Ａと同様、アニーリングレーザービームのテールをケガキ線内に配置するアニーリングレーザービームの全走査パスの例を示す図である。一例に係るアニーリングレーザービームの概略等強度曲線を示す図である。図２Ａの概略等強度曲線を長手方向に切断した断面図であり、アニーリングレーザービームの中央部分およびテール部分を示している。２つの隣接する走査パスセグメントでＩＣチップ上を走査するアニーリングレーザービームを示す、ウエハの平面図である。強度プロファイルとしてのアニーリングレーザービームを示すウエハの横断面図であり、隣接する走査パスセグメントの互いに重なり合うテールは、ケガキ線内で重なり合っている。２つのＩＣチップを同時にカバーする一例のアニーリングレーザービームに沿った、ウエハ表面上にある数個のＩＣチップについての拡大平面図であり、アニーリングレーザービームのテールがどのようにしてＩＣチップの両側にあるケガキ線に照射されるかを示している。図５と同様に、２つの隣接する走査パスセグメントの図５のアニーリングレーザービームを示しており、テールがケガキ線内にちょうど接触するように選択されたアニールレーザービームの長さの一例を示している。図６と同様に、隣接する走査パスセグメントにおけるアニールレーザービームのテールがケガキ線内にあり、かつ、当該ケガキ線内で重なり合わないように選択された長さLを有するアニールレーザービームを示している。

ここで、本開示の様々な実施形態を詳細に参照する。実施形態の一例を図面に示す。図中、同一または同様の部分を参照する際、可能な限り同一または同様の参照番号及び符号を使用する。図面には決まった縮尺が無く、当業者であれば、これら図面は本開示の主要な部分を説明するために簡略化されていることに気づくであろう。いくつかの図面において、参考のために直交座標系が描かれているが、これは特定の方向および当該システムや方法の配置方向を限定するものではない。

本明細書における全ての参照文献は本明細書に組み込まれる。

以下の説明において、「ウエハ」の語は集積回路デバイスの製造に使用されるような「半導体ウエハ」の短縮形である。典型的なウエハは、シリコンウエハである。本発明の方法が低減しようとするアニーリングの非均一性は、アニーリングレーザービームの量（強度）が互いに異なることによってウエハの異なる部分に生じる温度の非均一性である。アニーリング温度が異なることにより、処理される半導体デバイス構造の性能がそれに応じて異なる結果となり得る。例えば、アニーリング温度が異なることにより、ドープ源やトランジスタのドレイン領域のドーパント活性化が異なる結果となり得る。

図１Ａは、表面１２を有する半導体ウエハ１０の一例についての平面図である。当該ウエハ１０は、製造時において互いに離間された複数の半導体デバイス構造（「デバイス構造」）を支持する。これらデバイス構造１６は、以下に説明するように、通常、走査方向に直交する（つまり、アニーリングレーザービーム１００の走査方向に直交する方向に測定された）幅ＷＤを有している。

実施例のデバイス構造１６は、それぞれ１以上の集積回路（ＩＣ)チップ３０を有する複数のダイ２０を備えている。各ＩＣチップ３０は同様に１以上の半導体デバイス（トランジスタ等）４０を備えている。これらのことは、図１の下部にある拡大図に最もよく表されている。ここで、ダイ２０、ＩＣチップ３０、および半導体デバイス４０は、それぞれ完全な意味でのダイ、ＩＣチップ、および半導体デバイスになる途中の製造段階にあるものと理解される。これら実施例に係るデバイス構造１６の製造プロセスには、レーザーアニーリングが含まれている。デバイス構造１６は、実施例に限定されない形でダイ２０およびＩＣチップ３０と関連して本明細書に記載される。

上述したように、互いに隣接するデバイス構造１６は、ウエハ１０の事後処理を容易にするため、互いに離間している。図１Ａに示す実施例において、任意のダイ２０内にある複数のＩＣチップ３０は、互いに離間しており、また、ウエハ１０上における複数のダイ２０もまた互いに離間している。隣り合うデバイス構造１６の間の空間、すなわち、ＩＣチップ３０の間、および、隣接するダイ２０の間に、ケガキ線５０が規定される。このケガキ線５０は、各ケガキ線５０の位置に応じて変化し得る幅ＷＳを有している。例えば、隣接する複数のＩＣチップ３０の間のケガキ線５０は、隣接する複数のダイ２０の間のケガキ線５０よりも狭くなり得る。このケガキ線５０は、ＩＣチップ３０を単一化するのと同じく、ダイ２０を単一化する（つまり、複数のダイ２０を個別に分離する＝ダイシング）のに使用される。この単一化は、通常、切断プロセス（例えば、精密鋸切断）において実施される。典型的なケガキ線５０の走査方向に直交する幅ＷＳは、約５０ミクロンから７５ミクロンの範囲にある。

図１Ａは、また、走査パスＳＣでウエハ表面１２上を走査するアニーリングレーザービーム１００の実施例を示す。アニーリングレーザービーム１００の走査の方向が矢印ＡＲ１、ＡＲ２によってそれぞれ示されている、２つの隣接する走査パスセグメントＳＣ１、ＳＣ２を有する場合が、当該走査パスＳＣの実施例として示されている。図１Ｂには、図１Ａと同様、隣り合う走査パスセグメントＳＣ１、ＳＣ２の例に沿って、アニーリングレーザービーム１００のための走査パスＳＣ全体の実施例が示されている。見やすさのため、走査パスセグメントＳＣ１に関連するアニーリングレーザービーム１００は実線で示されており、その一方で、走査パスセグメントＳＣ２に関連する同じアニーリングレーザービーム１００は点線で示されている。一例において、ウエハ１０は、走査パスＳＣを規定するため、アニーリングレーザービーム１００に対応して動かされる。別の実施例では、走査パスＳＣを規定するために、ウエハ１０およびアニーリングレーザービーム１００の少なくとも一方が動かされる。

アニーリングレーザービーム１００を用いたレーザーアニーリングを実施するためのシステムの実施例は、米国特許第６，３６５，４７６号、第６，３６６，３０８号、第６，５３１，６８１号、第６，７４７，２４５号、第７，４９４，９４２号、第７，９３２，１３９号、第８，０１４，４２７号、および、第８，０２６，５１９号に記載されている。

ウエハ１０の直径Ｗ₁₀は、通常、３００ｍｍであり、これは通常のアニーリングレーザービーム１００の長さＬよりも十分に大きい。ダイ２０の幅ＷＤ₂₀は、通常、２０−３５ｍｍの範囲にある。一方、ＩＣチップ３０の幅ＷＤ₃₀は、通常、５−３５ｍｍの範囲にある。

ＩＣチップ３０の性能を最適化するため、各ＩＣチップ３０内における全ての半導体デバイス４０（接点、トランジスタ等）が似たように動作することが望ましい。同様に、任意のダイ２０内における全てのＩＣチップ３０、また、異なるダイ２０に構成されたＩＣチップ３０に似たような動作をさせるのが好適である。この目的を達成するため、本発明の一局面は、ＩＣチップ３０内やダイ２０内ではなく、どちらかと言えばケガキ線５０内でアニーリングレーザービーム１００のスティッチを実施する工程を含んでいる。

図２Ａは、アニーリングレーザービーム１００の概略等強度曲線を示しており、図２Ｂは、この等強度曲線をアニーリングレーザービーム１００の長手方向に沿って切断した断面図である。アニーリングレーザービーム１００は、ウエハ表面１２上にライン像を形成する。このため、本明細書で使用される「アニーリングレーザービーム」の語は、ウエハ表面１２上に形成された「ライン像」をも意味する。

アニーリングレーザービーム１００は、当該アニーリングレーザービーム１００の強度が実質的に均一な中央部分１０２と、中央部分１０２における最大値から最小強度１０６（実質的にゼロ強度）まで当該強度が滑らかにあるいは急激に（ただしステップ関数的ではなく）変化する、互いに向かい合ったテール部分１０４（「テール」）を有している。このため、これらテール１０４は、中央部分１０２に比べて、実質的に低減された強度を有している。

中央部分１０２は、強度しきい値Ｉ_THで規定されるとともに、アニーリングレーザービーム１００の長さＬを規定する。アニーリングレーザービーム１００の幅Ｄに対する長さＬの典型的なアスペクト比は、１０：１から１０００：１の範囲にある。

図３は、走査パスＳＣの実施例として、隣接する２つの走査パスセグメントＳＣ１、ＳＣ２でＩＣチップ３０上を走査するアニーリングレーザービーム１００を示す、ウエハ１０の平面図であり、当該走査パスセグメントＳＣ１、ＳＣ２の方向はそれぞれ矢印ＡＲ１、ＡＲ２で示されている。アニーリングレーザービーム１００の走査は、隣接する走査パスセグメントＳＣ１、ＳＣ２に対するアニーリングレーザービーム１００のテール１０４に対応する水平方向の破線によって示されるように、当該アニールレーザービーム１００のテール１０４がウエハ１０の「テール領域」１２０に位置するようにして実施される。一例において、アニーリングレーザービーム１００の隣接する走査パスセグメントＳＣ１、ＳＣ２のテール１０４は、テール領域１２０にて重なり合う。図３の差込図は、テール領域１２０がどのようにして隣接するＩＣチップ３０から離間する水平方向のケガキ線５０内に位置しているかを示す。テール１０４の重なりは「１１０」で示されている。

図４は、ウエハ１０の横断面図であり、強度プロファイルとしてのアニーリングレーザービーム１００を示しており、隣接する走査パスセグメントＳＣ１、ＳＣ２（それぞれ、実線および破線のアニーリングレーザービーム）の重なり合うテール１０４は、ケガキ線５０内にあるテール領域１２０に重なり部１１０を有する。当該プロセスはｎ走査パスの分だけウエハ１０上で繰り返される。ｎ走査パスに関わる全てのテール領域１２０は、実質的に対応するケガキ線５０内に位置する。

テール領域１２０およびテール重なり部１１０は、アニーリングレーザービーム１１０の走査パスＳＣにおける、隣接する走査パスセグメントＳＣ１、ＳＣ２のスティッチの一例を表している。アニーリングレーザービーム１００の長さＬをＩＣチップ３０の幅ＷＤ₃₀あるいはダイ２０の幅ＷＤ₂₀に合わせることにより、テール領域１２０がケガキ線５０内に入るのを確実にすることができる。ウエハ１０上におけるＩＣチップ３０、ダイ２０、およびケガキ線５０の配置に基づく長さＬの設定例については以下に述べる。

ケガキ線５０は、テスト半導体デバイス４０（通常はトランジスタ）に付けられることがあるので、ダイ２０内にあるＩＣチップ３０の性能は、ケガキ線５０内のレーザーアニーリングの質に依存しない。このことは、ケガキ線５０が前述のテスト半導体デバイス４０に付けられることがあるとしても同じである。

図５は、アニーリングレーザービーム１００の実施例における、ウエハ表面１２上の複数のＩＣチップ３０についての拡大平面図である。一例において、アニーリングレーザービーム１００は、アニーリングレーザービーム１００で走査される際、テール１０４がケガキ線５０内にあるとともに、ＩＣチップ３０内にはないような長さＬを有している。このため、図５に示すアニーリングレーザービーム１００の長さＬ内にｎ個のＩＣチップ３０を収めるため（ｎは整数１、２、３…である）、長さＬは下記の式で規定される。
n・WD₃₀+(n-1)・WS<L<n・WD₃₀+(n+1)・WS （式１）

長さＬ内にｎ個のダイ２０を収めるための類似する関係式は下記の通りである。
n・WD₂₀+(n-1)・WS<L<n・WD₂₀+(n+1)・WS （式２）
ここで、幅ＷＳのケガキ線５０は隣接する複数のダイ２０を分離する。

デバイス構造１６の幅ＷＤに基づいて規定されるＬについての一般的な関係は下記の通りであることに留意すべきである。
n・WD +(n-1)・WS < L < n・WD +(n+1)・WS （式３）

図６は、アニーリングレーザービーム１００が２つのＩＣチップ３０（つまり、ｎ＝２）を同時にカバー（走査）できるような長さＬを有している実施例を示している。図６において、両テール部分１０４がケガキ線５０のほぼ中央に位置するように、長さL≒2・(WD₃₀+WS)となっている。

このため、本発明の一局面は、アニーリングレーザービーム１００のテール１０４が走査されるデバイス構造１６の上端あるいは下端に隣接するケガキ線５０内にあるように上記数式うちの１つによって規定された長さＬを有するようにアニーリングレーザービーム１００の長さＬを選択する工程を有している。図６に示す実施例において、アニーリングレーザービーム１００のテール１０４同士はケガキ線５０内で接触することに留意すべきである。デバイス構造１６（図６に示されたもの。図６ではＩＣチップ３０）の非均一アニールを引き起こす結果となるおそれがあることから、テール１０４がケガキ線５０内にない場合、この条件は成立しない。

図７は、図６と同様、長さL≒2・WD₃₀+WSであり、両テール部分１０４がそれぞれのケガキ線５０内に向かう方向に約１／４延出しており、隣接する走査パスセグメントＳＣ１、ＳＣ２についての両テール部分１０４は関連するケガキ線５０内において重複しないようになっている実施例を示している。このため、図６および７は、アニーリングレーザービーム１００の隣接する走査パスセグメントＳＣ１、ＳＣ２のスティッチは、テール１０４がケガキ線５０内に位置する限り、テール１０４の重なりがない場合も含む例を示している。走査されるデバイス構造１６の非均一アニールを引き起こす結果となるおそれがあることから、テール１０４がケガキ線５０内にない場合、この条件は成立しない。

図６、７の実施例は、ダイ２０およびＩＣチップ３０の両方に適用され、また、図示によるＩＣチップ３０との関係において表される。

本明細書に開示されるレーザーアニーリング方法は、シングルビーム・レーザーアニーリングシステム、および、複数本ビーム・レーザーアニーリングシステムの両方に使用することができる。このようなシステムにおけるレーザービームの一方あるいは両方は、上記式１、式２、あるいは式３によるシングル（あるいは複数の）ダイと同様、シングル（あるいは複数の）チップの幅に合わせて調節することができる。

アニーリングレーザービーム１００のテール１０４が対応するケガキ線５０内にあるように上述したアニーリングレーザービーム１００の長さＬを調節し、かつ、走査パスＳＣを配置することは、機能性デバイス構造１６（例えば、ＩＣチップ３０）で計測されるレーザーアニーリングの全体温度非均一性の低減に用いられ得る。アニーリングプロセスにおける温度非均一性が重要でない場合、（アニーリングプロセスの温度非均一性に関する）アニーリングレーザービーム１００の強度不均一性はケガキ線５０に限定される。結果としての非均一性はケガキ線５０に集中することから、本発明のいくつかの実施例において、隣接する走査パスセグメントＳＣ１、ＳＣ２に対するアニーリングレーザービーム１００のスティッチは、アニーリングレーザービーム１００のテール１０４の重なり１１０を含む必要がない。

当業者には明白であるが、本開示の精神および範囲を逸脱することなく、本開示に対して様々な修正および変更を加えることができる。したがって、本開示は、添付の特許請求の範囲およびその均等範囲内において本開示の修正および変更を包含する。

Claims

半導体ウエハに支持された半導体デバイス構造のアニーリング方法であって、
走査方向に直交する幅ＷＤを有し、かつ、前記走査方向に直交する幅ＷＳを有するケガキ線によって離間された半導体デバイス構造を備えているとともに、ウエハ表面を有する前記半導体ウエハを用意する工程、
中央部分において実質的に均一な強度となっており、また、向かい合うテール同士の強度が前記中央部分に比べて実質的に低くなっているアニーリングレーザービームの長さＬがn・WD+(n-1)・WS<L<n・WD+(n+1)・WS[nは整数]を満たすように前記長さＬを規定する工程、および
近接する走査パスセグメントにおける前記アニーリングレーザービームの前記テールがケガキ線の内側にのみ存在し、かつ、前記中央部分が少なくともｎ個の前記半導体デバイス上を通過するように、近接する前記走査パスセグメントを有する走査パス上の前記半導体デバイス構造を前記アニーリングレーザービームで走査する工程を含む、アニーリング方法。
隣接する前記走査パスセグメントに対応する前記アニーリングレーザービームの前記テールが前記ケガキ線内で重なり合うように前記長さＬが選択される、請求項１に記載の方法。
隣接する前記走査パスセグメントに対応する前記アニーリングレーザービームの前記テールが前記ケガキ線内にあり、前記ケガキ線内で重なり合わないように前記長さＬが選択される、請求項１に記載の方法。
前記半導体デバイス構造は、複数のダイを含み、前記ケガキ線が前記ダイの間にある、請求項１から３のいずれかに記載の方法。
前記半導体デバイス構造は集積回路（ＩＣ)チップをそれぞれ含む複数のダイを備えており、かつ、前記ケガキ線が前記ＩＣチップの間および前記ダイの間にある、請求項１から４のいずれかに記載の方法。
半導体ウエハに支持された半導体デバイス構造のレーザーアニーリング方法であって、
前記半導体デバイス構造がケガキ線によって離間されるように前記半導体ウエハを用意する工程、
実質的に均一な強度の中央部分と、前記中央部分に比べて強度が実質的に低減した、互いに対向するテール部分とを有するアニーリングレーザービームを規定する工程、
前記両テール部分が全体的に前記ケガキ線内に存在するとともに、前記中央部分が１以上の前記半導体デバイス構造の全体をカバーするように、前記半導体ウエハおよび前記半導体デバイス構造上を前記レーザービームで走査する工程を含む、レーザーアニーリング方法。
隣接する走査パスセグメントを有する走査パスで走査を実施する工程をさらに含み、かつ、
隣接する前記走査パスセグメントに対応する前記アニーリングレーザービームの前記テールが前記ケガキ線内で重なり合う、請求項６に記載の方法。
隣接する走査パスセグメントを有する走査パスで走査を実施する工程をさらに含み、かつ、
隣接する前記走査パスセグメントに対応する前記アニーリングレーザービームの前記テールが前記ケガキ線内で重なり合わない、請求項６に記載の方法。
前記ケガキ線の走査方向に直交する幅が５０ミクロンから７５ミクロンの範囲にある、請求項６から８のいずれかに記載の方法。
前記半導体デバイス構造が走査方向に直交する幅ＷＤを有しており、
前記ケガキ線が走査方向に直交する幅ＷＳを有しており、さらに、
前記アニーリングレーザービームが下記の式（ｎは整数）を満足する長さＬを有している、請求項６から９のいずれかに記載の方法。
n・WD+(n-1)・WS<L<n・WD+(n+1)・WS