JP2013229617A - 半導体装置 - Google Patents
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Abstract
【解決手段】本願発明は、Low-k層を含む多層配線層を有する半導体装置の製造方法において、半導体ウエハに対してテーパ付きブレードで溝を形成した後、この溝幅よりも薄いストレート・ブレードで分割するステップ・カット方式のダイシング処理をするに際して、多層配線層部分は、テーパ面でカバーされた状態で切削され、その後、その部分には接触しない薄刃のブレードでウエハが分離されるので、比較的もろいLow-k層にダメージを与えることがない。
【選択図】図8
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(a)主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域の間に形成されたダイシング領域、及び前記主面とは反対側の裏面を有する半導体ウエハを準備する工程;
(b)前記半導体ウエハの前記ダイシング領域において、前記半導体ウエハの前記主面側から前記裏面側に向かって第1ダイシング・ブレードを前記半導体ウエハ内に進入させ、前記ダイシング領域に沿って前記第1ダイシング・ブレードを走行させることにより、前記半導体ウエハの前記主面にダイシング溝を形成(または前記主面を切断)する工程;
(c)前記(b)工程の後、前記半導体ウエハの前記主面側から前記ダイシング溝内に第2ダイシング・ブレードを進入させ、前記ダイシング領域に沿って前記第2ダイシング・ブレードを走行させることにより、前記半導体ウエハを分離する工程;
(d)前記(c)工程により取得した複数の半導体チップ(の内の一つ)を、チップ搭載基板(たとえばリードフレーム、配線基板等)におけるチップ搭載部(たとえばダイ・パッド)上に、(たとえば接着剤を介して)配置(固定、搭載)する工程;
(e)前記(d)工程の後、前記半導体チップ(の複数の電極パッド)と前記チップ搭載基板(の周囲に配置された複数の接続部(たとえばリード))とを(複数の導電性部材(たとえばボンディング・ワイヤ)を介して)それぞれ電気的に接続する工程;
(f)前記半導体チップ(および前記複数の導電性部材)を樹脂で封止する工程;
ここで、前記半導体ウエハは、基材層(シリコン基板層)と、前記基材層上に形成された半導体素子層と、(たとえば銅からなり、)前記半導体素子層上に形成された第1配線層(Low−k層)と、(たとえば銅からなり、)前記第1配線層上に形成された第2配線層(非Low−k層)とを有し、
前記第1配線層に(配置された複数の配線間に)配置された第1絶縁層の比誘電率は、前記半導体素子層に形成されたプリメタル絶縁層、及び前記第2配線層に(配置された複数の配線間に)配置された第2絶縁層のそれぞれの比誘電率よりも低く(この条件は以下のいずれか一つに置換することができる。すなわち、〔1〕第1絶縁層内形成されたエアー・ギャップの体積は、前記絶縁膜、および前記第2絶縁層のそれぞれに形成されたエアー・ギャップの体積よりも多い。〔2〕第1絶縁層は、前記絶縁層、および前記第2絶縁層のそれぞれよりも脆い。〔3〕前記第1絶縁膜の放熱率は、前記絶縁層、および前記第2絶縁層のそれぞれの放熱率よりも低い。)、
前記第1ダイシング・ブレードは、(前記第1ダイシング・ブレードの厚さ方向と交差する)平面形状が円形から成り、
前記第1ダイシング・ブレードの周縁部における断面形状は、第1側面と、前記第1側面に対して第1側面傾斜角を有する第2側面と、前記第1側面に対して前記第1側面傾斜角よりも大きな第2側面傾斜角を有する第3側面とから成り、
前記第2側面と前記第3側面との第2境界点間における幅は、前記第1側面と前記第2側面との第1境界点間における幅よりも狭く、
前記(b)工程では、前記第1ダイシング・ブレードの前記第2境界点が前記基材層に達するように、前記第1ダイシング・ブレードを前記半導体ウエハ内に進入させている。
前記第2ダイシング・ブレードの周縁部における断面形状は、第4側面と、先端面とから成り、
前記第4側面と前記先端面との境界である第3境界点間における幅は、前記第1ダイシング・ブレードの前記第2側面が前記半導体素子層と接触する部分間の幅よりも狭く、
前記(c)工程では、前記第2ダイシング・ブレードの一部が、前記(b)工程の前に前記半導体ウエハの前記裏面に貼り付けられたダイシング・テープ(分離された半導体チップを保持するための部材)まで到達するように、前記第2ダイシング・ブレードを前記ダイシング溝内に進入させていることを特徴とする半導体装置の製造方法。
前記複数のデバイス領域のそれぞれには、辺に沿って複数の電極パッドが形成されており、
前記複数のデバイス領域のそれぞれには、前記複数の電極パッドと前記辺との間(または製品用電極パッドと検査用パッドのとの間)で、かつ前記辺に沿ってシールリングが形成されていることを特徴とする半導体装置の製造方法。
前記(a)工程の後、かつ前記(b)工程の前に、前記複数のデバイス領域のそれぞれに形成された前記複数の電極パッド上に金属層を形成することを特徴とする半導体装置の製造方法。
(a)主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域の間に形成されたダイシング領域、及び前記主面とは反対側の裏面を有する半導体ウエハを準備する工程;
(b)前記半導体ウエハの前記ダイシング領域において、前記半導体ウエハの前記主面側から前記裏面側に向かって第1ダイシング・ブレードを前記半導体ウエハ内に進入させ、前記ダイシング領域に沿って前記第1ダイシング・ブレードを走行させることにより、前記半導体ウエハの前記主面にダイシング溝を形成(または前記主面を切断)する工程;
(c)前記(b)工程の後、前記半導体ウエハの前記主面側から前記ダイシング溝内に第2ダイシング・ブレードを進入させ、前記ダイシング領域に沿って前記第2ダイシング・ブレードを走行させることにより、前記半導体ウエハを分離する工程;
(d)前記(c)工程により取得した複数の半導体チップ(の内の一つ)を、チップ搭載基板(たとえばリードフレーム、配線基板等)におけるチップ搭載部(たとえばダイ・パッド)上に、(たとえば接着剤を介して)配置(固定、搭載)する工程;
(e)前記(d)工程の後、前記半導体チップ(の複数の電極パッド)と前記チップ搭載基板(の周囲に配置された複数の接続部(たとえばリード))とを(複数の導電性部材(たとえばボンディング・ワイヤ)を介して)それぞれ電気的に接続する工程;
(f)前記半導体チップを樹脂で封止する工程;
ここで、前記半導体ウエハは、基材層(シリコン基板層)と、前記基材層上に形成された半導体素子層と、(たとえば銅からなり、)前記半導体素子層上に形成された第1配線層(Low−k層)と、(たとえば銅からなり、)前記第1配線層上に形成された第2配線層(非Low−k層)とを有し、
前記第1配線層に(配置された複数の配線間に)配置された第1絶縁層の比誘電率は、前記半導体素子層に形成されたプリメタル絶縁層、及び前記第2配線層に(配置された複数の配線間に)配置された第2絶縁層のそれぞれの比誘電率よりも低く(この条件は以下のいずれか一つに置換することができる。すなわち、〔1〕第1絶縁層内形成されたエアー・ギャップの体積は、前記絶縁膜、および前記第2絶縁層のそれぞれに形成されたエアー・ギャップの体積よりも多い。〔2〕第1絶縁層は、前記絶縁層、および前記第2絶縁層のそれぞれよりも脆い。〔3〕前記第1絶縁膜の放熱率は、前記絶縁層、および前記第2絶縁層のそれぞれの放熱率よりも低い。)、
前記第1ダイシング・ブレードは、(前記第1ダイシング・ブレードの厚さ方向と交差する)平面形状が円形から成り、
前記第1ダイシング・ブレードの周縁部における断面形状は、第1面と、前記第1面に対して第1側面傾斜角を有する第2面とから成り、
前記(b)工程では、前記第1配線層(における切断面のすべて)が前記第1ダイシング・ブレードの前記第2面と接触するように、前記ダイシング領域に沿って前記第1ダイシング・ブレードを走行させている。
前記第2ダイシング・ブレードの周縁部における断面形状は、第4面と、先端面とから成り、
前記第4面と前記先端面との境界である第3境界点間における幅は、前記第1ダイシング・ブレードの前記第2面が前記半導体素子層と接触する部分間の幅よりも狭く、
前記(c)工程では、前記第2ダイシング・ブレードの一部が、前記(b)工程の前に前記半導体ウエハの前記裏面に貼り付けられたダイシング・テープまで到達するように、前記第2ダイシング・ブレードを前記ダイシング溝内に進入させていることを特徴とする半導体装置の製造方法。
前記複数のデバイス領域のそれぞれには、辺に沿って複数の電極パッドが形成されており、
前記複数のデバイス領域のそれぞれには、前記複数の電極パッドと前記辺との間(または製品用電極パッドと検査用パッドの間)で、かつ前記辺に沿ってシールリングが形成されていることを特徴とする半導体装置の製造方法。
前記(a)工程の後、かつ前記(b)工程の前に、前記複数のデバイス領域のそれぞれに形成された前記複数の電極パッド上に金属層を形成することを特徴とする半導体装置の製造方法。
(b)(前記チップ搭載部の周囲に配置された)複数の接合部と、
(c)主面、前記主面に形成された複数の電極パッド、前記主面とは反対側の裏面、及び前記主面と前記裏面との間の側面を有し、前記チップ搭載部上に配置された半導体チップと、
(d)前記半導体チップの前記複数の電極パッドと前記複数の接合部とをそれぞれ電気的に接続する複数の導電性部材と、
(e)(前記複数の接合部のそれぞれの一部(、および前記チップ搭載部の一部)が露出するように、)前記半導体チップ(および前記複数の導電性部材)を封止する封止体と、
を含み、
前記半導体チップは、基材層(シリコン基板層)と、前記基材層上に形成された半導体素子層と、(たとえば銅からなり、)前記半導体素子層上に形成された第1配線層(Low−k層)と、(たとえば銅からなり、)前記第1配線層上に形成された第2配線(非Low−k層)とを有し、
前記第1配線層に(配置された複数の配線間に)配置された第1絶縁層の比誘電率は、前記半導体素子層に形成されたプリメタル絶縁層、及び前記第2配線層に(配置された複数の配線間に)配置された第2絶縁層のそれぞれの比誘電率よりも低く(この条件は以下のいずれか一つに置換することができる。すなわち、〔1〕第1絶縁層内形成されたエアー・ギャップの体積は、前記絶縁膜、および前記第2絶縁層のそれぞれに形成されたエアー・ギャップの体積よりも多い。〔2〕第1絶縁層は、前記絶縁層、および前記第2絶縁層のそれぞれよりも脆い。〔3〕前記第1絶縁膜の放熱率は、前記絶縁層、および前記第2絶縁層のそれぞれの放熱率よりも低い。)、
前記半導体チップの前記側面は、前記第1配線層の一部を露出する第1端面と、前記第1端面よりも前記半導体チップの前記裏面側に位置する第2端面と、前記第1端面と前記第2端面とを繋ぐ第3端面を有していることを特徴とする半導体装置。
前記第3端面は、前記第2端面に対して第1端面傾斜角を成すように形成され、
前記第1端面は、前記第2端面に対して前記第1端面傾斜角よりも小さな第2端面傾斜角を成すように形成されていることを特徴とする半導体装置。
(a)主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域の間に形成されたダイシング領域、及び前記主面とは反対側の裏面を有する半導体ウエハを準備する工程;
(b)前記半導体ウエハの前記ダイシング領域において、前記半導体ウエハの前記主面側から前記裏面側に向かって第1ダイシング・ブレードを前記半導体ウエハ内に進入させ、前記ダイシング領域に沿って前記第1ダイシング・ブレードを走行させることにより、前記半導体ウエハの前記主面にダイシング溝を形成する工程;
(c)前記(b)工程の後、前記半導体ウエハの前記主面側から前記ダイシング溝内に第2ダイシング・ブレードを進入させ、前記ダイシング領域に沿って前記第2ダイシング・ブレードを走行させることにより、前記半導体ウエハを分離する工程;
(d)前記(c)工程により取得した複数の半導体チップを、チップ搭載基板におけるチップ搭載部上に、配置する工程;
(e)前記(d)工程の後、前記半導体チップと前記チップ搭載基板とをそれぞれ電気的に接続する工程;
(f)前記半導体チップを樹脂で封止する工程;
ここで、前記半導体ウエハは、基材層と、前記基材層上に形成された半導体素子層と、前記半導体素子層上に形成された第1配線層と、前記第1配線層上に形成された第2配線層とを有し、
前記第1配線層に配置された第1絶縁層の比誘電率は、前記第2配線層に配置された第2絶縁層の比誘電率よりも低く、
前記第1ダイシング・ブレードは、平面形状が円形から成り、
前記第1ダイシング・ブレードの周縁部における断面形状は、第1側面と、前記第1側面に対して第1側面傾斜角を有する第2側面と、前記第1側面に対して前記第1側面傾斜角よりも大きな第2側面傾斜角を有する第3側面とから成り、
前記第2側面と前記第3側面との第2境界点間における幅は、前記第1側面と前記第2側面との第1境界点間における幅よりも狭く、
前記(b)工程では、前記第1ダイシング・ブレードの前記第1境界点は前記半導体ウエハの前記主面の外部にあり、前記第2境界点が、前記半導体素子層を超えて前記基材層に達するように、前記第1ダイシング・ブレードを前記半導体ウエハ内に進入させている。
前記第2ダイシング・ブレードの周縁部における断面形状は、第4側面と、先端面とから成り、
前記第4側面と前記先端面との境界である第3境界点間における幅は、前記第1ダイシング・ブレードの前記第2側面が前記半導体素子層と接触する部分間の幅よりも狭く、
前記(c)工程では、前記第2ダイシング・ブレードの一部が、前記(b)工程の前に前記半導体ウエハの前記裏面に貼り付けられたダイシング・テープまで到達するように、前記第2ダイシング・ブレードを前記ダイシング溝内に進入させている。
前記複数のデバイス領域のそれぞれには、辺に沿って複数の電極パッドが形成されており、
前記複数のデバイス領域のそれぞれには、前記複数の電極パッドと前記辺との間で、かつ前記辺に沿ってシールリングが形成されている。
前記(a)工程の後、かつ前記(b)工程の前に、前記複数のデバイス領域のそれぞれに形成された前記複数の電極パッド上に金属層を形成する。
前記工程(c)においては、前記第2ダイシング・ブレードの側面が前記第1チップ端面に接触しないように、前記第2ダイシング・ブレードを前記ダイシング溝内に侵入および走行させる。
(a)主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域の間に形成されたダイシング領域、及び前記主面とは反対側の裏面を有する半導体ウエハを準備する工程;
(b)前記半導体ウエハの前記ダイシング領域において、前記半導体ウエハの前記主面側から前記裏面側に向かって第1ダイシング・ブレードを前記半導体ウエハ内に進入させ、前記ダイシング領域に沿って前記第1ダイシング・ブレードを走行させることにより、前記半導体ウエハの前記主面にダイシング溝を形成する工程;
(c)前記(b)工程の後、前記半導体ウエハの前記主面側から前記ダイシング溝内に第2ダイシング・ブレードを進入させ、前記ダイシング領域に沿って前記第2ダイシング・ブレードを走行させることにより、前記半導体ウエハを分離する工程;
(d)前記(c)工程により取得した複数の半導体チップを、チップ搭載基板におけるチップ搭載部上に、配置する工程;
(e)前記(d)工程の後、前記半導体チップと前記チップ搭載基板とをそれぞれ電気的に接続する工程;
(f)前記半導体チップを樹脂で封止する工程;
ここで、前記半導体ウエハは、基材層と、前記基材層上に形成された半導体素子層と、前記半導体素子層上に形成された第1配線層と、前記第1配線層上に形成された第2配線層とを有し、
前記第1配線層に配置された第1絶縁層の比誘電率は、前記第2配線層に配置された第2絶縁層の比誘電率よりも低く、
前記第1ダイシング・ブレードは、平面形状が円形から成り、
前記第1ダイシング・ブレードの周縁部における断面形状は、第1面と、前記第1面に対して第1側面傾斜角を有する第2面とから成り、
前記(b)工程では、前記第1ダイシング・ブレードの前記第1境界点は前記半導体ウエハの前記主面の外部にあり、前記第2境界点が、前記半導体素子層を超えて前記基材層に達し、前記第1配線層が前記第1ダイシング・ブレードの前記第2面と接触するように、前記ダイシング領域に沿って前記第1ダイシング・ブレードを走行させている。
前記第2ダイシング・ブレードの周縁部における断面形状は、第4側面と、先端面とから成り、
前記第4側面と前記先端面との境界である第3境界点間における幅は、前記第1ダイシング・ブレードの前記第2面が前記半導体素子層と接触する部分間の幅よりも狭く、
前記(c)工程では、前記第2ダイシング・ブレードの一部が、前記(b)工程の前に前記半導体ウエハの前記裏面に貼り付けられたダイシング・テープまで到達するように、前記第2ダイシング・ブレードを前記ダイシング溝内に進入させている。
前記複数のデバイス領域のそれぞれには、辺に沿って複数の電極パッドが形成されており、
前記複数のデバイス領域のそれぞれには、前記複数の電極パッドと前記辺との間で、かつ前記辺に沿ってシールリングが形成されている。
前記(a)工程の後、かつ前記(b)工程の前に、前記複数のデバイス領域のそれぞれに形成された前記複数の電極パッド上に金属層を形成する。
前記工程(c)においては、前記第2ダイシング・ブレードの側面が前記第1チップ端面に接触しないように、前記第2ダイシング・ブレードを前記ダイシング溝内に侵入および走行させる。
(a)チップ搭載部;
(b)複数の接合部;
(c)主面、前記主面に形成された複数の電極パッド、前記主面とは反対側の裏面、及び前記主面と前記裏面との間の側面を有し、前記チップ搭載部上に配置された半導体チップ;
(d)前記半導体チップの前記複数の電極パッドと前記複数の接合部とをそれぞれ電気的に接続する複数の導電性部材;
(e)前記半導体チップを封止する封止体、
ここで、前記半導体チップは、以下を有する:
(c1)基材層;
(c2)前記基材層上に形成された半導体素子層;
(c3)前記半導体素子層上に形成された第1配線層;
(c4)前記第1配線層上に形成された第2配線、
更に、ここで、前記第1配線層に配置された第1絶縁層の比誘電率は、前記第2配線層に配置された第2絶縁層の比誘電率よりも低く、
前記半導体チップの前記側面は、以下を有する:
(i)前記第1配線層の一部を露出する第1端面;
(ii)前記第1端面よりも前記半導体チップの前記裏面側に位置する第2端面;
(iii)前記第1端面と前記第2端面とを繋ぐ第3端面、
ここで前記第2端面は、前記裏面に対して実質的に垂直方向に形成されており、
前記第3端面は、前記第2端面に対して第1端面傾斜角を成すように形成され、
前記第1端面は、前記第2端面に対して前記第1端面傾斜角よりも小さな第2端面傾斜角を成すように形成されている。
(a)主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域の間に形成されたダイシング領域、及び前記主面とは反対側の裏面を有する半導体ウエハを準備する工程;
(b)前記半導体ウエハの前記ダイシング領域において、前記半導体ウエハの前記主面側から前記裏面側に向かって第1ダイシング・ブレードを前記半導体ウエハ内に進入させ、前記ダイシング領域に沿って前記第1ダイシング・ブレードを走行させることにより、前記半導体ウエハの前記主面にダイシング溝を形成する工程;
(c)前記(b)工程の後、前記半導体ウエハの前記主面側から前記ダイシング溝内に第2ダイシング・ブレードを進入させ、前記ダイシング領域に沿って前記第2ダイシング・ブレードを走行させることにより、前記半導体ウエハを分離する工程;
(d)前記(c)工程により取得した複数の半導体チップを、チップ搭載基板におけるチップ搭載部上に、配置する工程;
(e)前記(d)工程の後、前記半導体チップと前記チップ搭載基板とをそれぞれ電気的に接続する工程;
(f)前記半導体チップを樹脂で封止する工程;
ここで、前記半導体ウエハは、以下を有する:
(i)基材層;
(ii)前記基材層上に形成された半導体素子層;
(iii)前記半導体素子層上に形成された多層配線層、
更に、ここで、前記第1ダイシング・ブレードは、平面形状が円形から成り、
前記第1ダイシング・ブレードの周縁部における断面形状は、第1側面と、前記第1側面に対して第1側面傾斜角を有する第2側面と、前記第1側面に対して前記第1側面傾斜角よりも大きな第2側面傾斜角を有する第3側面とから成り、
前記第2側面と前記第3側面との第2境界点間における幅は、前記第1側面と前記第2側面との第1境界点間における幅よりも狭く、
前記(b)工程では、前記第1ダイシング・ブレードの前記第1境界点は前記半導体ウエハの前記主面の外部にあり、前記第2境界点が、前記半導体素子層を超えて前記基材層に達するように、前記第1ダイシング・ブレードを前記半導体ウエハ内に進入させている。
前記第2ダイシング・ブレードの周縁部における断面形状は、第4側面と、先端面とから成り、
前記第4側面と前記先端面との境界である第3境界点間における幅は、前記第1ダイシング・ブレードの前記第2側面が前記半導体素子層と接触する部分間の幅よりも狭く、
前記(c)工程では、前記第2ダイシング・ブレードの一部が、前記(b)工程の前に前記半導体ウエハの前記裏面に貼り付けられたダイシング・テープまで到達するように、前記第2ダイシング・ブレードを前記ダイシング溝内に進入させている。
前記複数のデバイス領域のそれぞれには、辺に沿って複数の電極パッドが形成されており、
前記複数のデバイス領域のそれぞれには、前記複数の電極パッドと前記辺との間で、かつ前記辺に沿ってシールリングが形成されている。
前記(a)工程の後、かつ前記(b)工程の前に、前記複数のデバイス領域のそれぞれに形成された前記複数の電極パッド上に金属層を形成する。
前記工程(c)においては、前記第2ダイシング・ブレードの側面が前記第1チップ端面に接触しないように、前記第2ダイシング・ブレードを前記ダイシング溝内に侵入および走行させる。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
近年では、半導体プロセスの縮小化に伴い、配線ルールや、配線層の厚さが薄くなる傾向にある。そのため、多層配線における絶縁層の材料として、Low-k材が採用されてきている。
ここでは、まず、ダイシングのための準備工程を説明する。図1(特に、その(a))に示すように、ウエハ工程がほぼ完了した半導体ウエハ1を準備する必要がある。ウエハ1は、たとえば、300φ程度(200φでも450φでもよい)の径のp型の単結晶シリコン基板1pで、デバイス面(主面)1aには、多数のチップ領域2が形成されており、そのチップ2個分の領域R1を図1(特に、その(b)およびそのX−X’である(c))に示す。デバイス面1a(裏面1bの反対の面)のほとんど(パッド開口部やスクライブ領域等を除く部分)は、ファイナル・パッシベーション膜3(たとえば、下層の無機絶縁膜および上層の感光性ポリイミド系有機樹脂膜)によって被覆されている。その開口に対応して、製品領域2の電極パッド4(ボンディング・パッド)およびダイシング領域6の検査用電極パッド5が形成されており、製品領域2のエッジ近傍には、シール・リング18が周回配置されている。これらの電極パッドは、通常、アルミニウム系(銅系でもよい)の配線層またはパッド層として、形成されている。ウエハ1の基板領域の上方には、たとえばSiOC膜(k=2.6程度)等を層間絶縁膜8i(第1絶縁膜)とする下層のLow−k配線層8(第1配線層)と、たとえばプラズマTEOSシリコン酸化膜(k=4.1程度)等を層間絶縁膜7i(第2絶縁膜)とする上層の非Low−k配線層7(第2配線層)を含む多層配線層10が形成されている。各配線層は、銅系(銀系でもよい)のダマシン配線またはアルミニウム系(タングステン・プラグ等を含んでもよい)の通常配線またはそれらの組み合わせによって構成されている。尚、本実施の形態では、電極パッド4が平面形状が矩形状(本実施の形態では、四角形)から成る製品領域2の各辺に沿って配置される構成について説明したが、製品領域2において行列状に配置される構成、製品領域2の中央部に製品領域2の一辺に沿って配置される構成、又は製品領域2の一辺に寄せて配置される構成であってもよい。
このセクションでは、各セクションで説明する各例のダイシング工程に続く、組み立てプロセスの一例を説明する。
このセクションでは、各例に共通なダイシング装置等を説明する。図17に示すように、ダイシング装置は、吸着テーブル54(ウエハ・ステージ)を有し、その上にリング・フレーム55にダイシング・テープ11を介してウエハ1を粘着・固定したものを真空吸着する。その状態で、スピンドル保持部56に保持されたスピンドル57の先端部58にブレード保持部52を介して、ダイシング・ブレード51を取り付け、高速回転させることで切削を実行する。このとき、一般にステージ54側が水平方向に移動して、切削を実行し、ダイシング溝21を形成する。切削の際には、冷却水供給アーム状ノズル59、純水スプレー60、純水シャワー61等から冷却や洗浄のために純水や冷却液体が供給される。なお、本願において、ブレードの動径方向の断面(または単にブレードの断面形状)というときは、特にそうでない旨明示したときを除き、図17(a)のY−Y’断面を言うものとする。
この例は、セクション2のファースト・ステップにおいて、TEG検査パッド5(検査用パッドまたは電極パッド)の一部のみを切削除去する例である。図19は、セクション2における図5と図8を重ね合わせたものに対応する断面図である。この例では、図65と反対に、非デバイス領域6(スクライブ領域またはダイシング領域)が、テーパ付きダイシング・ブレードの平坦内輪部の厚さT1(第1境界点間幅)よりも、大きくなっている。
この例は、セクション2およびセクション5のデバイス構造に対する変形例である。ウエハ・レベル・パッケージ等の再配線構造を有するデバイスやバンプ電極を形成するデバイスにあっては、下層ファイナル・パッシベーション膜3の上に、上層のファイナル・パッシベーション膜12(たとえば感光性ポリイミド系有機樹脂膜)のパターンを形成した後、製品領域の電極パッド4上に、電解メッキや無電解メッキによりメッキ層(金属層)を形成する必要がある(無電解金メッキ等を施す場合が多い)。このとき、必要のないスクライブ領域の電極パッド5にまで、メッキ層が形成されたり、前処理の酸により電極パッド5が腐食されたりする問題がある。このため、スクライブ領域の電極パッド5上を上層のファイナル・パッシベーション膜12と同じ層のポリイミド膜等の有機系保護膜で被覆することが広く行われている。しかし、このような有機樹脂膜と硬いシリコン部材を同時に機械的にダイシングする場合には、回転ブレードに過剰な負担がかかりやすく、(Low−k配線層8等がない場合にも)チッピングが多発する傾向にある。
これまでのセクションでは、主に2段のテーパを有するファースト・ステップ用のテーパ付きダイシング・ブレードを例にとり具体的に説明したが、このセクションでは、ブレード周縁部R4(図18)の断面形状のバリエーションを具体的に説明する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願の発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a (ウエハまたはチップの)デバイス面(第1の主面)
1b (ウエハまたはチップの)裏面(第2の主面)
1p (ウエハまたはチップの)基板領域または基材層(単結晶シリコン基板のp型基板領域)
2 チップ領域(製品領域またはデバイス領域)または半導体チップ
3 ファイナル・パッシベーション膜(または下層ファイナル・パッシベーション膜)
4 (製品領域の)ボンディング・パッドまたは電極パッド(外部接続パッドまたはパッド電極)
5 TEG検査パッド(検査用パッドまたは電極パッド)
6 非デバイス領域(スクライブ領域またはダイシング領域)
7 非Low−k配線層(第2配線層)
7i 非Low−k配線層の層間絶縁膜(第2絶縁膜)
8 Low−k配線層(第1配線層)
8i Low−k配線層(第1絶縁膜)
9 無電界メッキ層(金属層又はメッキ層)
10 多層配線層
11 ダイシング・テープ
12 上層ファイナル・パッシベーション膜
14 半導体素子層(ウエル、シリコン基板表面、ゲート電極、プリ・メタル層等を含む)
15 TEG検査パッド開口
17 チッピング・マージン領域
18 シール・リング部(ガード・リング部)
19 TEG検査配線部
21 ダイシング溝
21a 第1のダイシング溝
21b 第2のダイシング溝
31 リードフレーム単位平面領域(チップ搭載基板または基体)
32 ダイ・パッド部(チップ搭載部)
33 吊りリード部
34 外部リード部(接合部)
35 ボンディング・ワイヤ(導電性部材)
36 封止レジン部(封止体)
51 ダイシング・ブレード(回転ブレード)
51a テーパ付きダイシング・ブレード(第1ダイシング・ブレード)
51b ストレート・ダイシング・ブレード(第2ダイシング・ブレード)
52 ブレード保持部
53 スピンドル取り付け部
54 吸着テーブル
55 リング・フレーム(ダイシング・フレーム)
56 スピンドル保持部
57 スピンドル
58 スピンドル先端部
59 冷却水供給アーム状ノズル
60 純水スプレー
61 純水シャワー
62 脱出点
63 ダイシング・ブレードの回転中心
101 テーパ付きダイシング・ブレードの平坦内輪部
102 テーパ付きダイシング・ブレードの外輪部
103 テーパ付きダイシング・ブレードの外端部
104 テーパ付きダイシング・ブレードの内輪部側面(第1側面)
105 テーパ付きダイシング・ブレードの外輪部側面(第2側面)
106 テーパ付きダイシング・ブレードの外端部側面(第3側面)
107 テーパ付きダイシング・ブレードの外端面取り部
108 テーパ付きダイシング・ブレードの平坦先端面
109 ストレート・ダイシング・ブレードの側面(第4側面)
110 ストレート・ダイシング・ブレードの平坦先端面(先端面)
111 テーパ付きダイシング・ブレードの切削部
112 切削表面
114 ウエハとブレード先端部の接触領域
205 第1チップ端面(急峻側壁)
206 第3チップ端面(緩慢傾斜面)
207 垂直面(第2チップ端面)
208 チップ側壁部
L1 シール・リング間距離(シール・リング間領域)
P,P’ テーパ付きダイシング・ブレードの内輪部側面から外輪部側面への遷移部(第1境界点)
R1 チップ2個分の領域
R2 チップ周辺およびチップ間領域
R3 チップ端部
R4 ダイシング・ブレードの周縁部
Q,Q’ テーパ付きダイシング・ブレードの外輪部側面から外端部側面への遷移部(第2境界点)
S,S’ ストレート・ダイシング・ブレードの側面から先端面への遷移部(第3境界点)
T1 テーパ付きダイシング・ブレードの平坦内輪部の厚さ(第1境界点間幅)
T2 テーパ付きダイシング・ブレードのテーパ付き外輪部外端の厚さ(第2境界点間幅)
T3 ストレート・ダイシング・ブレードの幅の厚さ(第3境界点間幅)
T4 テーパ付きダイシング・ブレードの第2側面(または第2面)が半導体素子の下端と接触する部分の幅(又はその部分の刃の厚さ)
V テーパ付きダイシング・ブレード断面の頂点
θ1 テーパ付きダイシング・ブレードの内輪部側面の傾斜余角
θ2 テーパ付きダイシング・ブレードの外輪部側面の傾斜余角
θ3 テーパ付きダイシング・ブレードの外端部側面の傾斜余角
θ4 テーパ付きダイシング・ブレードの一対の外輪部側面間の角度(頂角)
Θ2 テーパ付きダイシング・ブレードの外輪部側面の傾斜角(第1側面傾斜角)
Θ3 テーパ付きダイシング・ブレードの外端部側面の傾斜角(第2側面傾斜角)
Σ1 チップ端面の第1端面傾斜角
Σ2 チップ端面の第2端面傾斜角
Claims (8)
- (a)チップ搭載部と、
(b)複数の接合部と、
(c)主面、前記主面に形成された複数の電極パッド、前記主面とは反対側の裏面、及び前記主面と前記裏面との間の側面を有し、前記チップ搭載部上に配置された半導体チップと、
(d)前記半導体チップの前記複数の電極パッドと前記複数の接合部とをそれぞれ電気的に接続する複数の導電性部材と、
(e)前記半導体チップを封止する封止体と、
を含み、
前記半導体チップは、基材層と、前記基材層上に形成された半導体素子層と、前記半導体素子層上に形成された第1配線層と、前記第1配線層上に形成された第2配線とを有し、
前記第1配線層に配置された第1絶縁層の比誘電率は、前記半導体素子層に形成されたプリメタル絶縁層、及び前記第2配線層に配置された第2絶縁層のそれぞれの比誘電率よりも低く、
前記半導体チップの前記側面は、前記第1配線層の一部を露出する第1端面と、前記第1端面よりも前記半導体チップの前記裏面側に位置する第2端面と、前記第1端面と前記第2端面とを繋ぐ第3端面を有していることを特徴とする半導体装置。 - 請求項1において、前記第2端面は、前記裏面に対して垂直方向に形成されており、
前記第3端面は、前記第2端面に対して第1端面傾斜角を成すように形成され、
前記第1端面は、前記第2端面に対して前記第1端面傾斜角よりも小さな第2端面傾斜角を成すように形成されていることを特徴とする半導体装置。 - 請求項2において、前記第1端面傾斜角は、90度であることを特徴とする半導体装置。
- 請求項3において、前記複数の電極パッドは、前記第1配線層及び前記第2配線層を介して前記半導体素子層とそれぞれ電気的に接続されていることを特徴とする半導体装置。
- (a)チップ搭載部と、
(b)複数の接合部と、
(c)主面、前記主面に形成された複数の電極パッド、前記主面とは反対側の裏面、及び前記主面と前記裏面との間の側面を有し、前記チップ搭載部上に配置された半導体チップと、
(d)前記半導体チップの前記複数の電極パッドと前記複数の接合部とをそれぞれ電気的に接続する複数の導電性部材と、
(e)前記半導体チップを封止する封止体と、
を含み、
前記半導体チップは、基材層と、前記基材層上に形成された半導体素子層と、前記半導体素子層上に形成された第1配線層と、前記第1配線層上に形成された第2配線とを有し、
前記第1配線層に配置された第1絶縁層は、前記半導体素子層に形成されたプリメタル絶縁層、及び前記第2配線層に配置された第2絶縁層のそれぞれよりも脆く、
前記半導体チップの前記側面は、前記第1配線層の一部を露出する第1端面と、前記第1端面よりも前記半導体チップの前記裏面側に位置する第2端面と、前記第1端面と前記第2端面とを繋ぐ第3端面を有していることを特徴とする半導体装置。 - 請求項5において、前記第2端面は、前記裏面に対して垂直方向に形成されており、
前記第3端面は、前記第2端面に対して第1端面傾斜角を成すように形成され、
前記第1端面は、前記第2端面に対して前記第1端面傾斜角よりも小さな第2端面傾斜角を成すように形成されていることを特徴とする半導体装置。 - 請求項6において、前記第1端面傾斜角は、90度であることを特徴とする半導体装置。
- 請求項7において、前記複数の電極パッドは、前記第1配線層及び前記第2配線層を介して前記半導体素子層とそれぞれ電気的に接続されていることを特徴とする半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2013122458A JP5600775B2 (ja) | 2013-06-11 | 2013-06-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
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JP2009011570A Division JP5395446B2 (ja) | 2009-01-22 | 2009-01-22 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JP2013229617A true JP2013229617A (ja) | 2013-11-07 |
JP5600775B2 JP5600775B2 (ja) | 2014-10-01 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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S531 | Written request for registration of change of domicile |
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