JP2013201413A

JP2013201413A - Semiconductor device and method of manufacturing semiconductor device

Info

Publication number: JP2013201413A
Application number: JP2012181895A
Authority: JP
Inventors: Masatoshi Akeda; 正俊明田; Yuta Yokotsuji; 悠太横辻; Shuhei Minotani; 周平箕谷; Noriaki Kawamoto; 典明川本
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2012-02-21
Filing date: 2012-08-20
Publication date: 2013-10-03
Anticipated expiration: 2032-08-20
Also published as: JP6065198B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that allows attaining low resistance and sufficiently ensuring the strength of a substrate, and to provide a method of manufacturing the same.SOLUTION: In a semiconductor device 1 including a substrate 5 composed of n-type SiC and a drift layer 6 formed on the substrate 5 and composed of n-type SiC, back-side trenches 7 are formed in a direction from a second surface 5B to a first surface 5A of the substrate 5, and a contact layer 8 that forms an ohmic contact between the substrate 5 and the layer is formed along inner surfaces of the trenches. Further, a metal buried layer 10 is buried in an inner side of the contact layer 8 in the back-side trenches 7.

Description

この発明は、ワイドバンドギャップ半導体が用いられた半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device using a wide band gap semiconductor and a manufacturing method thereof.

従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１は、ドレイン電極側（裏面）からｎ型ＳｉＣ半導体基板を貫通してｐ^＋型ＳｉＣ層に達する裏面トレンチを有する、ｐチャネルＭＯＳＦＥＴを開示している。 2. Description of the Related Art Conventionally, semiconductor devices (semiconductor power devices) mainly used in systems in various power electronics fields such as motor control systems and power conversion systems have attracted attention.
For example, Patent Document 1 discloses a p-channel MOSFET having a backside trench that reaches the p ⁺ type SiC layer through the n-type SiC semiconductor substrate from the drain electrode side (backside).

特開２０１０−２０６００２号公報JP 2010-206002 A 特開２０１０−１９２４９１号公報JP 2010-192491 A 特開２００６−３０３８４号公報JP 2006-30384 A

この発明の目的は、低抵抗化を達成することができ、かつ基板の強度を十分に確保することができる半導体装置およびその製造方法を提供することである。 An object of the present invention is to provide a semiconductor device capable of achieving a low resistance and sufficiently ensuring the strength of a substrate and a method for manufacturing the same.

この発明の半導体装置は、第１導電型のワイドバンドギャップ半導体からなる基板と、前記基板の表面上に形成された第１導電型のワイドバンドギャップ半導体からなり、半導体素子構造が形成されたドリフト層と、前記基板の裏面から前記表面へ向かう方向に形成された裏面トレンチと、前記裏面トレンチの内面に倣うように形成され、前記基板との間にオーミックコンタクトを形成するコンタクト層と、前記裏面トレンチにおいて前記コンタクト層の内側に埋め込まれたメタル埋込み層とを含む（請求項１）。 A semiconductor device according to the present invention includes a substrate made of a first-conductivity-type wide bandgap semiconductor and a first-conductivity-type widebandgap semiconductor formed on the surface of the substrate, and a drift in which a semiconductor element structure is formed. A back layer trench formed in a direction from the back surface of the substrate toward the front surface, a contact layer formed so as to follow the inner surface of the back surface trench and forming an ohmic contact with the substrate, and the back surface And a metal buried layer buried inside the contact layer in the trench.

この構成によれば、基板内に、基板よりも低抵抗なメタル埋込み層が設けられているため、ドリフト層と基板との界面（基板の表面）から基板の裏面までの抵抗率を低減することができる。そのため、半導体装置の低抵抗化を達成することができる。また、低抵抗化の達成に際して、基板を薄くしたり、基板の不純物濃度を低くしたりするわけではないので、基板の強度を十分に確保することができる。したがって、半導体装置の製造中に基板が割れたり変形したりするリスクを低減することができる。 According to this configuration, since the metal buried layer having a lower resistance than that of the substrate is provided in the substrate, the resistivity from the interface between the drift layer and the substrate (substrate surface) to the back surface of the substrate can be reduced. Can do. As a result, the resistance of the semiconductor device can be reduced. In addition, when achieving low resistance, the substrate is not thinned or the impurity concentration of the substrate is not lowered, so that the strength of the substrate can be sufficiently secured. Therefore, it is possible to reduce the risk of the substrate being cracked or deformed during the manufacture of the semiconductor device.

また、前記裏面トレンチは、前記基板の前記裏面から前記表面へ向かうにしたがって径が狭まるテーパトレンチを含むことが好ましい（請求項２）。テーパトレンチは、その底面に加えて側面の全部または一部がトレンチの開放端に対して対向することとなる。そのため、たとえば、裏面トレンチの開口端からメタル材料を供給したときに、供給されたメタル材料を側面に対して良好に被着させることができる。なお、テーパトレンチとは、側面の全部が底面に対して９０°を超える角度で傾斜しているトレンチ、側面の一部（たとえば、裏面トレンチの下部を形成する部分）のみが底面に対して９０°を超える角度で傾斜しているトレンチのいずれをも含む概念である。 Moreover, it is preferable that the said back surface trench contains the taper trench whose diameter becomes narrow as it goes to the said surface from the said back surface of the said board | substrate (Claim 2). In addition to the bottom surface of the tapered trench, all or part of the side surface is opposed to the open end of the trench. Therefore, for example, when a metal material is supplied from the opening end of the backside trench, the supplied metal material can be favorably deposited on the side surface. The taper trench is a trench whose entire side surface is inclined at an angle exceeding 90 ° with respect to the bottom surface, and only a part of the side surface (for example, a portion forming the lower portion of the backside trench) is 90 ° with respect to the bottom surface. It is a concept that includes any of the trenches that are inclined at an angle exceeding °.

また、前記裏面トレンチは、前記基板の外周端面に対して間隔を隔てた内側に配置されていることが好ましい（請求項３）。つまり、半導体ウエハにおいてダイシングラインが、裏面トレンチの形成部分を避けて設定されるので、半導体ウエハから個々の半導体装置に切り分ける際に、ダイシングを安定して行うことができる。
また、前記裏面トレンチの最深部は、前記基板と前記ドリフト層との界面に対して間隔を隔てた前記基板側に配置されていることが好ましい（請求項４）。これにより、半導体装置の耐圧を保持するドリフト層が薄くならないので、設計通りの耐圧値を半導体装置に付与することができる。 Moreover, it is preferable that the said back surface trench is arrange | positioned inside spaced apart with respect to the outer peripheral end surface of the said board | substrate (Claim 3). That is, since the dicing line is set in the semiconductor wafer so as to avoid the portion where the backside trench is formed, the dicing can be stably performed when the semiconductor wafer is divided into individual semiconductor devices.
Moreover, it is preferable that the deepest part of the backside trench is disposed on the substrate side spaced apart from the interface between the substrate and the drift layer. As a result, the drift layer that maintains the breakdown voltage of the semiconductor device does not become thin, so that the breakdown voltage value as designed can be given to the semiconductor device.

また、前記メタル埋込み層は、前記裏面トレンチの開口端から前記裏面に沿って引き出され、前記基板の前記裏面全体を覆う引出し部を含むことが好ましい（請求項５）。その場合、前記半導体装置は、前記メタル埋込み層の前記引出し部の裏面に形成された裏面電極を含むことが好ましい（請求項６）。これにより、裏面電極全体がメタル埋込み層（引出し部）に一様に接合されるので、裏面電極とその接合対象物（この構成では、メタル埋込み層）の熱膨張差を一定にすることができる。そのため、裏面電極が複数の接合対象物（たとえば、メタル埋込み層および基板）に接合している場合に比べて、熱膨張による歪みを低減することができる。 In addition, it is preferable that the metal buried layer includes a lead-out portion that extends from the opening end of the back surface trench along the back surface and covers the entire back surface of the substrate. In that case, it is preferable that the semiconductor device includes a back electrode formed on a back surface of the lead portion of the metal buried layer. As a result, the entire back electrode is uniformly bonded to the metal buried layer (leading portion), so that the difference in thermal expansion between the back electrode and the object to be joined (metal buried layer in this configuration) can be made constant. . Therefore, distortion due to thermal expansion can be reduced as compared with the case where the back electrode is bonded to a plurality of objects to be bonded (for example, a metal buried layer and a substrate).

また、前記半導体装置は、前記メタル埋込み層と前記コンタクト層との間に形成されたバリアメタル層を含むことが好ましい（請求項７）。
また、前記裏面トレンチは、前記基板を前記裏面側から見たときの形状が、多角形状の裏面トレンチ（請求項８）、直線状の裏面トレンチ（請求項１０）、円形状の裏面トレンチ（請求項１３）のいずれであってもよい。多角形状の裏面トレンチにおいては、その角部が丸みを帯びるように形成されていることが好ましい（請求項９）。角部が丸みを帯びていれば、裏面トレンチの角部への応力の集中を防止することができるので、基板の反りの発生を抑制することができる。 The semiconductor device preferably includes a barrier metal layer formed between the metal buried layer and the contact layer.
The backside trench has a polygonal backside trench (Claim 8), a straight backside trench (Claim 10), and a circular backside trench (Invoice) when the substrate is viewed from the back side. Any of item 13) may be used. The polygonal backside trench is preferably formed so that the corners are rounded (claim 9). If the corner is rounded, stress concentration on the corner of the backside trench can be prevented, so that the occurrence of warping of the substrate can be suppressed.

また、前記多角形状の裏面トレンチまたは前記直線状の裏面トレンチの各辺は、ａ軸に対して−１０°〜＋１０°の範囲で傾斜していることが好ましい（請求項１１）。この場合、前記ａ軸は、ａ_１軸［２−１−１０］、ａ_２軸［−１２−１０］およびａ_３軸［−１−１２０］を含んでいてもよい（請求項１２）。
これにより、裏面トレンチをエッチングで形成する際、エッチングの面方位依存性をほぼ統一することができる。そのため、裏面トレンチの形状を精度よく制御することができ、裏面トレンチを設計通りに形成することができる。 Each side of the polygonal backside trench or the straight backside trench is preferably inclined in a range of −10 ° to + 10 ° with respect to the a-axis. In this case, the a axis may include a ₁ axis [2-1-10], a ₂ axis [-12-10], and a ₃ axis [-1-120] (claim 12).
Thereby, when the backside trench is formed by etching, the plane orientation dependency of etching can be almost unified. Therefore, the shape of the backside trench can be accurately controlled, and the backside trench can be formed as designed.

また、前記裏面トレンチは、互いに所定の間隔を空けて複数形成されていることが好ましい（請求項１４）。裏面トレンチが複数形成されていれば、基板におけるメタル埋込み層の占有率を増やすことができるので、半導体装置の低抵抗化を一層促進させることができる。
また、複数の前記裏面トレンチは、行列状に配列されていてもよいし（請求項１５）、隣り合う前記裏面トレンチを互い違いにずらした千鳥状に配列されていてもよい（請求項１６）。 In addition, it is preferable that a plurality of the backside trenches are formed at predetermined intervals. If a plurality of backside trenches are formed, the occupation ratio of the metal buried layer in the substrate can be increased, so that the resistance of the semiconductor device can be further reduced.
The plurality of backside trenches may be arranged in a matrix (Claim 15), or may be arranged in a staggered pattern in which the adjacent backside trenches are staggered (Claim 16).

また、前記半導体素子構造は、前記ドリフト層と、前記ドリフト層上に形成され、前記ドリフト層との間にショットキー障壁を形成する表面電極とを有するショットキーバリアダイオード構造を含んでいてもよいし（請求項１７）、前記ドリフト層と、前記ドリフト層に選択的に形成された第２導電型のチャネル領域と、前記チャネル領域に接するように形成された第１導電型のソース領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極とを有するＭＩＳトランジスタ構造を含んでいてもよい（請求項１８）。 The semiconductor element structure may include a Schottky barrier diode structure having the drift layer and a surface electrode formed on the drift layer and forming a Schottky barrier with the drift layer. (Claim 17), the drift layer, a channel region of a second conductivity type selectively formed in the drift layer, a source region of a first conductivity type formed so as to be in contact with the channel region, A MIS transistor structure having a gate insulating film formed on the channel region and a gate electrode facing the channel region through the gate insulating film may be included.

なお、この発明の半導体装置においてショットキー障壁を形成する表面電極とは、ドリフト層との間にショットキー障壁を形成する金属電極、ドリフト層のバンドギャップとは異なるバンドギャップを有する半導体からなり、ドリフト層に対してヘテロ接合（バンドギャップ差を利用してドリフト層との間に電位障壁を形成する接合）する半導体電極のいずれをも含む概念である。 In the semiconductor device of the present invention, the surface electrode that forms the Schottky barrier is a metal electrode that forms a Schottky barrier between the drift layer and a semiconductor having a band gap different from the band gap of the drift layer, It is a concept that includes any semiconductor electrode that forms a heterojunction with respect to the drift layer (a junction that forms a potential barrier with the drift layer using a band gap difference).

また、前記ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって（請求項１７）、具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）等であってもよい（請求項１９，２０）。 The wide band gap semiconductor (with a band gap of 2 eV or more) is, for example, a semiconductor having a dielectric breakdown electric field larger than 1 MV / cm (Claim 17), specifically, SiC (for example, 4H-SiC insulation). Breakdown electric field is about 2.8 MV / cm, band gap width is about 3.26 eV), GaN (breakdown electric field is about 3 MV / cm, band gap width is about 3.42 eV), diamond (insulation) The breakdown electric field may be about 8 MV / cm, and the band gap width may be about 5.47 eV) (claims 19 and 20).

また、前記基板は、（０００１）面または（０００−１）面を主面としたものであってもよい（請求項２１）。この場合、前記基板の前記表面は、（０００１）面または（０００−１）面に対して０〜１０°のオフ角θ_１で傾斜した面であってもよい（請求項２２）。
この発明の半導体装置の製造方法は、第１導電型のワイドバンドギャップ半導体からなる基板と、前記基板の表面上に形成された第１導電型のワイドバンドギャップ半導体からなるドリフト層とを含み、素子領域が選択的に設定された半導体ウエハの前記素子領域において、前記基板の裏面から前記表面へ向かって掘り下げることによって裏面トレンチを形成する工程と、前記裏面トレンチの内面に倣うように、前記基板との間にオーミックコンタクトを形成するコンタクト層を形成する工程と、前記裏面トレンチにおいて前記コンタクト層の内側にメタル材料を埋め込むことによってメタル埋込み層を形成する工程とを含む（請求項２３）。 The substrate may have a (0001) plane or a (000-1) plane as a main surface. In this case, the surface of the substrate may be a surface inclined at an off angle θ ₁ of 0 to 10 ° with respect to the (0001) plane or the (000-1) plane.
The method of manufacturing a semiconductor device of the present invention includes a substrate made of a first conductivity type wide bandgap semiconductor, and a drift layer made of a first conductivity type wide bandgap semiconductor formed on the surface of the substrate, Forming the backside trench by digging from the backside of the substrate toward the frontside in the element region of the semiconductor wafer in which the element region is selectively set, and the substrate so as to follow the inner surface of the backside trench Forming a contact layer for forming an ohmic contact therewith, and forming a metal buried layer by embedding a metal material inside the contact layer in the backside trench (claim 23).

この方法によれば、基板よりも低抵抗なメタル埋込み層を形成するため、半導体装置の低減化を達成するために基板を薄くしたり、基板の不純物濃度を低くしたりする必要がない。そのため、基板の強度を十分に確保することができる。したがって、製造中に基板が割れたり変形したりするリスクを低減することができる。そして、この方法によって製造された半導体装置では、基板内に、基板よりも低抵抗なメタル埋込み層が設けられているため、ドリフト層と基板との界面（基板の表面）から基板の裏面までの抵抗率を低減することができる。 According to this method, since the metal buried layer having a lower resistance than that of the substrate is formed, it is not necessary to make the substrate thinner or reduce the impurity concentration of the substrate in order to reduce the semiconductor device. Therefore, it is possible to sufficiently ensure the strength of the substrate. Therefore, it is possible to reduce the risk of the substrate being cracked or deformed during manufacturing. In the semiconductor device manufactured by this method, since the metal buried layer having a lower resistance than the substrate is provided in the substrate, the interface between the drift layer and the substrate (the surface of the substrate) to the back surface of the substrate. The resistivity can be reduced.

また、前記半導体ウエハは、前記素子領域を取り囲む環状の外周部をさらに含み、前記裏面トレンチを形成する工程では、前記素子領域のみに前記裏面トレンチを形成することが好ましい（請求項２４）。外周部に裏面トレンチが形成されないので、真空チャックによって半導体ウエハを固定する際に、半導体ウエハの外側から外周部を通って素子領域へエアが流入することを防止することができる。その結果、真空チャックの保持力の低下を防止することができる。 Preferably, the semiconductor wafer further includes an annular outer peripheral portion surrounding the element region, and in the step of forming the back surface trench, the back surface trench is formed only in the element region. Since no backside trench is formed in the outer peripheral portion, when the semiconductor wafer is fixed by a vacuum chuck, air can be prevented from flowing into the element region from the outside of the semiconductor wafer through the outer peripheral portion. As a result, it is possible to prevent the holding force of the vacuum chuck from being lowered.

また、前記半導体ウエハの前記素子領域には、最終的に個片化されて互いに分離される複数の前記基板の外周端面を画成するダイシングラインが選択的に設定されており、前記裏面トレンチを形成する工程では、前記ダイシングラインに対して間隔を隔てた内側に前記裏面トレンチを形成することが好ましい（請求項２５）。つまり、半導体ウエハにおいてダイシングラインが、裏面トレンチの形成部分を避けて設定されるので、半導体ウエハを個々の半導体装置に切り分ける際に、ダイシングを安定して行うことができる。 In the element region of the semiconductor wafer, dicing lines that selectively define outer peripheral end surfaces of the plurality of substrates that are finally separated into pieces are separated, and the backside trench is formed. In the step of forming, it is preferable that the backside trench is formed inside the dicing line at a distance. That is, since the dicing line is set in the semiconductor wafer so as to avoid the portion where the backside trench is formed, dicing can be stably performed when the semiconductor wafer is divided into individual semiconductor devices.

また、前記メタル埋込み層を形成する工程は、前記コンタクト層の表面に前記メタル材料からなるシードメタル層を形成した後、電解めっき法または無電解めっき法によって当該シードメタル層上に前記メタル材料を供給して前記裏面トレンチを埋め戻す工程を含んでいてもよいし（請求項２６）、ＣＶＤ（Chemical Vapor Deposition）法によって、前
記裏面トレンチ内に前記メタル材料を供給して前記裏面トレンチを埋め戻す工程を含んでいてもよい（請求項２７）。 In the step of forming the metal buried layer, after forming a seed metal layer made of the metal material on the surface of the contact layer, the metal material is deposited on the seed metal layer by an electrolytic plating method or an electroless plating method. The method may include a step of supplying and backfilling the backside trench (Claim 26), or supplying the metal material into the backside trench by CVD (Chemical Vapor Deposition) method to backfill the backside trench. A process may be included (claim 27).

また、前記裏面トレンチを形成する工程は、ドライエッチング、ウエットエッチングまたはブラスト加工によって、前記裏面トレンチを形成する工程を含んでいてもよい（請求項２８）。 Further, the step of forming the backside trench may include a step of forming the backside trench by dry etching, wet etching, or blasting.

図１は、この発明の第１の実施形態に係る半導体装置の平面図である。FIG. 1 is a plan view of a semiconductor device according to the first embodiment of the present invention. 図２は、図１の切断面線II−IIから見た断面図である。2 is a cross-sectional view taken along the section line II-II in FIG. 図３は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。FIG. 3 is a schematic diagram showing a unit cell having a crystal structure of 4H—SiC. 図４は、図３のユニットセルを（０００１）面の真上から見た図である。FIG. 4 is a view of the unit cell of FIG. 3 as viewed from directly above the (0001) plane. 図５（ａ）〜（ｇ）は、図２の裏面トレンチのレイアウト図である。5A to 5G are layout diagrams of the backside trench in FIG. 図６（ａ）〜（ｃ）は、多角形状の裏面トレンチの形状図である。6A to 6C are shape diagrams of a polygonal backside trench. 図７は、多角形状およびストライプ状の裏面トレンチの形状図である。FIG. 7 is a diagram of the shape of polygonal and striped backside trenches. 図８Ａは、前記半導体装置の製造工程の一部を示す図である。FIG. 8A illustrates a part of the manufacturing process of the semiconductor device. 図８Ｂは、図８Ａの次の工程を示す図である。FIG. 8B is a diagram showing a step subsequent to FIG. 8A. 図８Ｃは、図８Ｂの次の工程を示す図である。FIG. 8C is a diagram showing a step subsequent to FIG. 8B. 図８Ｄは、図８Ｃの次の工程を示す図である。FIG. 8D is a diagram showing a step subsequent to FIG. 8C. 図８Ｅは、図８Ｄの次の工程を示す図である。FIG. 8E is a diagram showing a step subsequent to that in FIG. 8D. 図８Ｆは、図８Ｅの次の工程を示す図である。FIG. 8F is a diagram showing a step subsequent to that in FIG. 8E. 図９は、裏面トレンチの形成に関連する工程を説明するためのウエハの底面図である。FIG. 9 is a bottom view of the wafer for explaining the steps related to the formation of the backside trench. 図１０は、この発明の第２の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining the configuration of a semiconductor device according to the second embodiment of the present invention. 図１１は、この発明の第３の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 11 is a cross-sectional view for explaining the configuration of a semiconductor device according to the third embodiment of the present invention. 図１２は、この発明の第４の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 12 is a cross-sectional view for explaining the configuration of a semiconductor device according to the fourth embodiment of the present invention.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１の切断面線II−IIから見た断面図である
半導体装置１は、４Ｈ−ＳｉＣが採用された素子である。４Ｈ−ＳｉＣは、ワイドバンドギャップ半導体（絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体）であり、具体的には、その絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶである。なお、半導体装置１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。半導体装置１の表面は、環状のガードリング２によって、ガードリング２の内側のアクティブ領域３と、ガードリング２の外側の外周領域４とに区画されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view of a semiconductor device according to the first embodiment of the present invention. FIG. 2 is a cross-sectional view taken along section line II-II in FIG. 1. The semiconductor device 1 is an element employing 4H—SiC. 4H—SiC is a wide band gap semiconductor (a semiconductor with a breakdown electric field larger than 2 MV / cm), specifically, the breakdown electric field is about 2.8 MV / cm, and the width of the band gap is about 3.26 eV. The wide band gap semiconductor employed in the semiconductor device 1 is not limited to SiC, and may be GaN, diamond, or the like, for example. GaN has a breakdown electric field of about 3 MV / cm and a band gap width of about 3.42 eV. Diamond has a breakdown electric field of about 8 MV / cm and a band gap width of about 5.47 eV. The surface of the semiconductor device 1 is partitioned by an annular guard ring 2 into an active region 3 inside the guard ring 2 and an outer peripheral region 4 outside the guard ring 2.

図２を参照して、半導体装置１は、ｎ^＋型ＳｉＣからなる基板５と、基板５の表面５Ａに積層されたｎ⁻型ＳｉＣからなるドリフト層６とを含む。基板５の厚さは、５０μｍ〜７００μｍであり、ドリフト層６の厚さは、３μｍ〜１００μｍであってもよい。ここで、基板５について具体的に説明する。
基板５を構成するＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。この実施形態では、基板５は、４Ｈ−ＳｉＣであるが、これに限らず、たとえば、３Ｃ−ＳｉＣ、２Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなどであってもよい。これらの中では、６Ｈ−ＳｉＣなどの六方晶ＳｉＣが好ましい。 Referring to FIG. 2, semiconductor device 1 includes a substrate 5 made of n ⁺ -type SiC and a drift layer 6 made of n ⁻ -type SiC stacked on surface 5 ^ A of} substrate 5. The thickness of the substrate 5 may be 50 μm to 700 μm, and the thickness of the drift layer 6 may be 3 μm to 100 μm. Here, the substrate 5 will be specifically described.
SiC that constitutes the substrate 5 is a material that exhibits a polymorphism (polytype) having the same composition and various laminated structures, and there are several hundred or more polytypes. In this embodiment, the substrate 5 is 4H—SiC, but is not limited thereto, and may be 3C—SiC, 2H—SiC, 6H—SiC, 15R—SiC, or the like. Among these, hexagonal SiC such as 6H—SiC is preferable.

図３は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図４は、図３のユニットセルを（０００１）面の真上から見た図である。なお、図３の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図３に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００−１］軸側に位置している。 FIG. 3 is a schematic diagram showing a unit cell having a crystal structure of 4H—SiC. FIG. 4 is a view of the unit cell of FIG. 3 as viewed from directly above the (0001) plane. In the perspective view of the SiC crystal structure shown in the lower part of FIG. 3, only two layers are extracted from the four layers of the SiC stacked structure shown on the side.
As shown in FIG. 3, the crystal structure of 4H—SiC can be approximated by a hexagonal system, and four carbon atoms are bonded to one silicon atom. Four carbon atoms are located at four vertices of a regular tetrahedron having a silicon atom arranged at the center. Of these four carbon atoms, one silicon atom is located in the [0001] axis direction with respect to the carbon atom, and the other three carbon atoms are located on the [000-1] axis side with respect to the silicon atom. Yes.

［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ_１軸［２−１−１０］、ａ_２軸［−１２−１０］およびａ_３軸［−１−１２０］である。 The [0001] axis and the [000-1] axis are along the axial direction of the hexagonal column, and the plane (the top surface of the hexagonal column) having the [0001] axis as a normal line is the (0001) plane (Si plane). On the other hand, the surface (the lower surface of the hexagonal column) whose normal is the [000-1] axis is the (000-1) surface (C surface).
Further, the directions passing through the apexes that are not adjacent to each other of the hexagonal column when viewed from directly above the (0001) plane and the [0001] axis are a ₁ axis [2-1-10], a _Two axes [-12-10] and a _three axes [-1-120].

図４に示すように、ａ_１軸とａ_２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ_２軸とａ_３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ_３軸とａ_１軸との間の頂点を通る方向が［１−２１０］軸である。
六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ_１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。 As shown in FIG. 4, the direction passing through the apex between the a ₁ axis and the a ₂ axis is the [11-20] axis, and the direction passing through the apex between the a ₂ axis and the a ₃ axis is [- 2110] an axial direction passing through the vertex between _{a 3} axis and _{a 1-axis} is [1-210] axis.
Between each of the six axes passing through the respective apexes of the hexagonal column, the axis which is inclined at an angle of 30 ° with respect to the respective axes on both sides thereof, and which is a normal line of each side surface of the hexagonal column, [10-10] axis, [1-100] axis, [0-110] axis, [-1010] axis, [-1100] axis in order clockwise from between the ₁ axis and the [11-20] axis. And the [01-10] axis. Each plane (side surface of the hexagonal column) having these axes as normals is a crystal plane perpendicular to the (0001) plane and the (000-1) plane.

そして、この実施形態では、基板５は、所定のオフ角θ_１を有している。具体的には、基板５の主面（表面５Ａ）が、（０００１）面に対して［１１−２０］軸のオフ方向に角度θ_１で傾斜した面となっている。オフ方向とは、図３に示すように、［０００１］軸に対する基板５の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、［１１−２０］軸に一致している。 In this embodiment, the substrate 5 has a predetermined off angle θ ₁ . Specifically, the main surface of the substrate 5 (the surface 5A) has a plane inclined at an angle theta ₁ to the offset direction of the [11-20] axis with respect to the (0001) plane. As shown in FIG. 3, the off direction refers to the direction in which the normal n of the substrate 5 is inclined with respect to the [0001] axis, and a vector obtained by projecting (projecting) the normal n from the [0001] axis onto the (0001) plane. It is indicated by the direction of. That is, in this embodiment, the direction of the projection vector of the normal line n coincides with the [11-20] axis.

これにより、基板５は、（０００１）面から構成される平坦なテラス面２６と、表面５Ａが（０００１）面に対して傾斜すること（オフ角θ_１）により生じるテラス面２６の段差部分とから形成され、段差部分は［１１−２０］軸に垂直な（１１−２０）面であるステップ面（図示せず）を有している。
アクティブ領域３において基板５には、裏面５Ｂから表面５Ａへ向かう方向に裏面トレンチ７が形成されている。裏面トレンチ７は、この実施形態では、基板５の裏面５Ｂから表面５Ａへ向かうにしたがって径が狭まるテーパトレンチである。つまり、裏面トレンチ７において、側面が底面に対して９０°を超える角度θで傾斜している。裏面トレンチ７の開口幅（最大開口幅）Ｗ_１は、２０μｍ以上であることが好ましく、たとえば、１００μｍ程度である。また、裏面トレンチ７の最深部は、基板５とドリフト層６との界面（基板５の表面５Ａとドリフト層６の裏面６Ｂとの接触面）に対して間隔を隔てた基板５側に配置されている。すなわち、裏面トレンチ７の深さが基板５の厚さよりも浅く、たとえば、４０μｍ〜６９０μｍである。これにより、半導体装置１の耐圧を保持するドリフト層６が薄くならないので、設計通りの耐圧値を半導体装置１に付与することができる。 As a result, the substrate 5 includes a flat terrace surface 26 composed of the (0001) plane, and a step portion of the terrace surface 26 that is generated when the surface 5A is inclined with respect to the (0001) plane (off angle θ ₁ ). The step portion has a step surface (not shown) which is a (11-20) plane perpendicular to the [11-20] axis.
A backside trench 7 is formed in the substrate 5 in the active region 3 in the direction from the backside 5B to the frontside 5A. In this embodiment, the backside trench 7 is a tapered trench having a diameter that decreases from the backside 5B of the substrate 5 toward the frontside 5A. That is, in the back surface trench 7, the side surface is inclined at an angle θ exceeding 90 ° with respect to the bottom surface. Opening width (maximum opening width) _{W 1} of the back trench 7 is preferably 20μm or more, for example, approximately 100 [mu] m. The deepest portion of the backside trench 7 is disposed on the substrate 5 side spaced from the interface between the substrate 5 and the drift layer 6 (the contact surface between the surface 5A of the substrate 5 and the back surface 6B of the drift layer 6). ing. That is, the depth of the backside trench 7 is shallower than the thickness of the substrate 5, for example, 40 μm to 690 μm. As a result, the drift layer 6 that retains the breakdown voltage of the semiconductor device 1 does not become thin, so that the designed breakdown voltage value can be applied to the semiconductor device 1.

また、この実施形態では、裏面トレンチ７は、互いに所定の間隔を空けて複数形成されている。裏面トレンチ７が複数形成されていれば、基板５におけるメタル埋込み層１０（後述）の占有率を増やすことができるので、半導体装置１の低抵抗化を一層促進させることができる。
複数の裏面トレンチ７は、基板５を裏面５Ｂ側から見たときに、互いに隣り合う裏面トレンチ７間の距離に関して規則正しく配列されていることが好ましい。これにより、裏面トレンチ７にかかる応力を分散させることができる。 In this embodiment, a plurality of backside trenches 7 are formed at predetermined intervals. If a plurality of backside trenches 7 are formed, the occupation ratio of the metal buried layer 10 (described later) in the substrate 5 can be increased, so that the resistance of the semiconductor device 1 can be further reduced.
The plurality of back surface trenches 7 are preferably arranged regularly with respect to the distance between the back surface trenches 7 adjacent to each other when the substrate 5 is viewed from the back surface 5B side. Thereby, the stress concerning the back surface trench 7 can be disperse | distributed.

具体例としては、図５（ａ）〜（ｇ）に示すレイアウトがある。図５（ａ）〜（ｇ）では、明瞭化のために、実際にはカソード電極１１（後述）等で覆われている裏面トレンチ７を実線で示してある。
図５（ａ）および図５（ｂ）は、複数の裏面トレンチ７が、図の紙面上下左右に等しい間隔Ｄ_１を空けて行列上に配列されている例である。この場合、各裏面トレンチ７は、図５（ａ）に示すような四角形状であってもよいし、図５（ｂ）に示すような円形状であってもよい。さらに、図示していないが、三角形状、五角形状、六角形状等の他の多角形状であってもよい。 As a specific example, there is a layout shown in FIGS. 5A to 5G, the backside trench 7 that is actually covered with the cathode electrode 11 (described later) or the like is shown by a solid line for the sake of clarity.
FIGS. 5 (a) and 5 (b), a plurality of backside trenches 7 is an example that is arranged in a matrix at an interval D ₁ equal to the plane vertically and horizontally in FIG. In this case, each backside trench 7 may have a quadrangular shape as shown in FIG. 5A or a circular shape as shown in FIG. Furthermore, although not shown, other polygonal shapes such as a triangular shape, a pentagonal shape, and a hexagonal shape may be used.

図５（ｃ）、図５（ｄ）および図５（ｇ）は、複数の裏面トレンチ７が、隣り合う裏面トレンチ７を互い違いにずらした千鳥状に配列されている例である。すなわち、図の上下方向における各行の裏面トレンチ７が、当該行の上下の行の裏面トレンチ７と隣り合わないように互い違いに配列されている。さらに、これら例において、図の上下方向における各列の裏面トレンチ７の間隔Ｄ_３と、図の左右方向における各行の裏面トレンチの間隔Ｄ_４は、図５（ｃ）および図５（ｇ）に示すように、互いに異なっていてもよいし（Ｄ_２＞Ｄ_３）、図５（ｄ）に示すように、互いに等しくなっていてもよい（Ｄ_２＝Ｄ_３）。また、各裏面トレンチ７の形状は、図５（ｃ）に示すような四角形状であってもよいし、図５（ｄ）および図５（ｇ）に示すような六角形状であってもよい。さらに、図示していないが、三角形状、五角形状等の他の多角形状、円形状等であってもよい。 FIG. 5C, FIG. 5D, and FIG. 5G are examples in which a plurality of back surface trenches 7 are arranged in a staggered pattern in which adjacent back surface trenches 7 are staggered. That is, the back surface trenches 7 in each row in the vertical direction in the figure are arranged alternately so as not to be adjacent to the back surface trenches 7 in the upper and lower rows of the row. Further, in these examples, the distance D ₃ of the back surface trenches 7 of each column in the vertical direction of the figure, the interval D ₄ of the back trench in each row in the horizontal direction of drawing, in FIG. 5 (c) and FIG. 5 (g) As shown, they may be different from each other (D ₂ > D ₃ ), or may be equal to each other as shown in FIG. 5D (D ₂ = D ₃ ). Further, the shape of each backside trench 7 may be a quadrangular shape as shown in FIG. 5C or a hexagonal shape as shown in FIGS. 5D and 5G. . Furthermore, although not shown in figure, other polygonal shapes, such as a triangle shape and a pentagon shape, circular shape, etc. may be sufficient.

図５（ｅ）および図５（ｆ）は、複数の直線状の裏面トレンチ７が、等しい間隔Ｄ_４を空けてストライプ状に配列されている例である。これらの例において、複数の裏面トレンチ７の長さは、図５（ｅ）に示すように、全て一様であってもよいし、図５（ｆ）に示すように、互いに異なっていてもよい。図５（ｆ）の例では、たとえば、相対的に長い第１裏面トレンチ７と、それよりも相対的に短い第２裏面トレンチ７が交互に配列されていてもよい。 Figure 5 (e) and FIG. 5 (f) a plurality of straight backside trench 7 is an example that is arranged in stripes at a equal distance D _4. In these examples, the lengths of the plurality of backside trenches 7 may all be uniform as shown in FIG. 5 (e), or may be different from each other as shown in FIG. 5 (f). Good. In the example of FIG. 5F, for example, the relatively long first backside trenches 7 and the relatively short second backside trenches 7 may be alternately arranged.

なお、図５（ａ）〜図５（ｇ）に示した裏面トレンチ７のレイアウトや各裏面トレンチ７の形状は、この発明の裏面トレンチ７の一例に過ぎず、半導体装置１の特性等により適宜変更することができる。
複数の裏面トレンチ７の間隔（たとえば、図５の間隔Ｄ_１〜Ｄ_４）は、２０μｍ〜２０００μｍであることが好ましい。 The layout of the backside trench 7 and the shape of each backside trench 7 shown in FIGS. 5A to 5G are merely examples of the backside trench 7 of the present invention, and are appropriately determined depending on the characteristics of the semiconductor device 1 and the like. Can be changed.
Interval of a plurality of back surface trenches 7 (e.g., spacing _D 1 to D ₄ in FIG. 5) is preferably 20Myuemu～2000myuemu.

また、裏面トレンチ７は、図２および図５（図５（ｃ）を除く）に示すように、基板５の外周端面（側面５Ｃ）に対して間隔を隔てた内側に配置されている。これにより、基板５は側面５Ｃにおいて、裏面トレンチ７が形成される前の本来の厚さ（たとえば、５０μｍ〜７００μｍ）を一様に有している。
また、各裏面トレンチ７は、たとえば、図５（ａ）、図５（ｃ）、図５（ｄ）および図５（ｇ）に示すように多角形状の場合、図６（ａ）〜図６（ｃ）に示すように、互いに隣り合う辺７Ａで挟まれた各角部７Ｂが丸みを帯びるように形成されていてもよい。各角部７Ｂが丸みを帯びていれば、裏面トレンチ７の角部７Ｂへの応力の集中を防止することができるので、基板５の反りの発生を抑制することができる。 Further, as shown in FIG. 2 and FIG. 5 (excluding FIG. 5C), the backside trench 7 is disposed on the inner side with a distance from the outer peripheral end surface (side surface 5C) of the substrate 5. Thereby, the substrate 5 has a uniform thickness (for example, 50 μm to 700 μm) before the backside trench 7 is formed on the side surface 5C.
In addition, each backside trench 7 has a polygonal shape as shown in FIGS. 5A, 5C, 5D, and 5G, for example, as shown in FIGS. As shown to (c), you may form so that each corner | angular part 7B pinched | interposed by the edge | side 7A adjacent to each other may be rounded. If each corner portion 7B is rounded, stress concentration on the corner portion 7B of the backside trench 7 can be prevented, so that the occurrence of warpage of the substrate 5 can be suppressed.

また、裏面トレンチ７が、図５（図５（ｂ）を除く）に示す多角形状やストライプ状の場合には、裏面トレンチ７の各辺が、ａ軸（ａ_１軸、ａ_２軸およびａ_３軸）に対して−１０°〜＋１０°の範囲で傾斜していることが好ましい。
具体的には、図７において、裏面トレンチ７２（四角形）は、ａ_１軸に平行な辺２７ａ_１およびａ_２軸に平行な辺２７ａ_２によって区画されている。裏面トレンチ７３（三角形）は、ａ_１軸に平行な辺２８ａ_１、ａ_２軸に平行な辺２８ａ_２およびａ_３軸に平行な辺２８ａ_３によって区画されている。裏面トレンチ７４（ストライプ）は、ａ_２軸に平行な辺２９ａ_２およびａ_３軸に平行な辺２９ａ_３によって区画されている。裏面トレンチ７５（六角形）は、ａ_１軸に平行な辺３０ａ_１、ａ_２軸に平行な辺３０ａ_２およびａ_３軸に平行な辺３０ａ_３によって区画されている。これらの辺２７ａ_１，ａ_３〜３０ａ_１，ａ_２，ａ_３は、ａ_１軸、ａ_２軸およびａ_３軸に対して−１０°〜１０°の範囲で傾斜していてもよい。裏面トレンチ７の各辺を、ａ軸に対して−１０°〜＋１０°の範囲で傾斜させることにより、裏面トレンチ７をエッチングで形成する際、エッチングの面方位依存性をほぼ統一することができる。そのため、裏面トレンチ７の形状を精度よく制御することができ、裏面トレンチ７を設計通りに形成することができる。 When the backside trench 7 has a polygonal shape or a stripe shape shown in FIG. 5 (excluding FIG. 5B), each side of the backside trench 7 has an a axis (a ₁ axis, a ₂ axis, and a It is preferable to incline in the range of −10 ° to + 10 ° with respect to ( _three axes).
Specifically, in FIG. 7, the back surface trenches 72 (squares) is defined by sides parallel 27a ₂ parallel sides 27a ₁ and _{a 2} axis _{a 1} axis. The backside trench 73 (triangle) is defined by a side 28a ₁ parallel to the a ₁ axis, a side 28a ₂ parallel to the a ₂ axis, and a side 28a ₃ parallel to the a ₃ axis. Backside trenches 74 (stripe) is defined by _{a 2} axes parallel sides 29a ₂ and _{a 3} parallel to the axis sides 29a _3. The backside trench 75 (hexagonal shape) is partitioned by a side 30a ₁ parallel to the a ₁ axis, a side 30a ₂ parallel to the a ₂ axis, and a side 30a ₃ parallel to the a ₃ axis. These edges _{_{_{_{27a 1, a 3 ~30a 1,}}}} a 2, a 3 are, _{a 1-axis} or may be inclined in the range of -10 ° to 10 ° with respect to _{a 2-axis} and _{a 3} axis. By tilting each side of the backside trench 7 in the range of −10 ° to + 10 ° with respect to the a-axis, the etching surface orientation dependency can be substantially unified when the backside trench 7 is formed by etching. . Therefore, the shape of the backside trench 7 can be accurately controlled, and the backside trench 7 can be formed as designed.

これに対し、たとえば、図７の裏面トレンチ７６は、ａ_３軸に平行な一対の辺３１ａ_３を有しているが、他の一対の辺３１がａ軸に平行でなく、かつ、ａ軸に対して−１０°〜１０°の範囲で傾斜した辺でもない。そのため、裏面トレンチ７のエッチング時、エッチングの面方位依存性によって辺３１が、たとえば、ａ_１軸と平行となる方向に近づく場合がある。その結果、辺３１ａ_３と辺３１で区画すべき裏面トレンチ７６を設計通りに形成できない場合がある。 In contrast, for example, the back surface trenches 76 in FIG. 7 has a pair of sides 31a ₃ parallel to a _3-axis, the other pair of sides 31 is not parallel to the a-axis, and, a shaft Also, it is not a side inclined in the range of −10 ° to 10 °. Therefore, during the etching of the backside trenches 7, the edges 31 by the plane orientation dependency of the etching, for example, it may approach the direction parallel with a ₁ axis. As a result, there may not be formed as designed backside trenches 76 to be defined by the sides 31a ₃ and the side 31.

そして、基板５の裏面５Ｂには、裏面トレンチ７の内面に倣う（沿う）ようにコンタクト層８が形成されており、裏面トレンチ７においてコンタクト層８の内側には一定の空間が保持されている。コンタクト層８は、たとえば、ニッケル（Ｎｉ）シリサイド等のメタル材料からなり、基板５との間にオーミックコンタクトを形成している。基板５との間にオーミックコンタクトを形成できるのであれば、コンタクト層８は、ニッケルシリサイド以外の材料であってもよい。また、コンタクト層８の厚さは、たとえば、３Å〜３０００Åである。 A contact layer 8 is formed on the back surface 5 B of the substrate 5 so as to follow (follow) the inner surface of the back surface trench 7, and a certain space is maintained inside the contact layer 8 in the back surface trench 7. . The contact layer 8 is made of a metal material such as nickel (Ni) silicide, for example, and forms an ohmic contact with the substrate 5. As long as an ohmic contact can be formed with the substrate 5, the contact layer 8 may be made of a material other than nickel silicide. Moreover, the thickness of the contact layer 8 is, for example, 3 to 3000 mm.

コンタクト層８上には、コンタクト層８と同様に裏面トレンチ７の内面に倣うようにバリアメタル層９が形成されている。バリアメタル層９は、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）等のメタル材料からなる。また、バリアメタル層９の厚さは、たとえば、１００Å〜３０００Åである。
そして、裏面トレンチ７においてコンタクト層８およびバリアメタル層９の内側の空間には、メタル埋込み層１０が埋め込まれている。メタル埋込み層１０は、たとえば、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、タングステン（Ｗ）、はんだ等のメタル材料からなる。 A barrier metal layer 9 is formed on the contact layer 8 so as to follow the inner surface of the backside trench 7 in the same manner as the contact layer 8. The barrier metal layer 9 is made of a metal material such as titanium (Ti), nickel (Ni), or titanium nitride (TiN). Moreover, the thickness of the barrier metal layer 9 is, for example, 100 to 3000 mm.
A metal buried layer 10 is buried in the space inside the contact layer 8 and the barrier metal layer 9 in the backside trench 7. The metal buried layer 10 is made of, for example, a metal material such as copper (Cu), nickel (Ni), gold (Au), silver (Ag), tin (Sn), zinc (Zn), tungsten (W), or solder. .

メタル埋込み層１０は、裏面トレンチ７内の埋込み部１０１と、裏面トレンチ７外において裏面トレンチ７の開口端から基板５の裏面５Ｂに沿って引き出された引出し部１０２とを含む。引出し部１０２は、各裏面トレンチ７から一様に引き出されており、基板５の裏面５Ｂ全体を覆っている。これにより、基板５の裏面５Ｂにおいて裏面トレンチ７が形成されていない部分は、一様にメタル埋込み層１０に接している。また、メタル埋込み層１０の裏面（引出し部１０２の裏面）は、全体にわたって平面状に形成されている。 The metal buried layer 10 includes a buried portion 101 in the backside trench 7 and a lead-out portion 102 drawn along the backside 5 B of the substrate 5 from the opening end of the backside trench 7 outside the backside trench 7. The lead-out portion 102 is uniformly drawn out from each backside trench 7 and covers the entire backside 5B of the substrate 5. As a result, the portion of the back surface 5B of the substrate 5 where the back surface trench 7 is not formed is in contact with the metal buried layer 10 uniformly. Further, the back surface of the metal buried layer 10 (the back surface of the lead portion 102) is formed in a planar shape throughout.

メタル埋込み層１０の裏面には、その全域を覆うように裏面電極としてのカソード電極１１が形成されている。メタル埋込み層１０の裏面（引出し部１０２の裏面）が全体にわたって平面状であるため、カソード電極１１は、その全体がメタル埋込み層１０（引出し部１０２）に一様に接合される。そのため、カソード電極１１とその接合対象物（この実施形態では、メタル埋込み層１０のみ）の熱膨張差を一定にすることができる。したがって、カソード電極１１が複数の接合対象物（たとえば、メタル埋込み層１０および基板５）に接合している場合に比べて、熱膨張による歪みを低減することができる。 A cathode electrode 11 as a back electrode is formed on the back surface of the metal buried layer 10 so as to cover the entire area. Since the back surface of the metal buried layer 10 (the back surface of the lead portion 102) is planar throughout, the entire cathode electrode 11 is uniformly bonded to the metal buried layer 10 (lead portion 102). Therefore, the difference in thermal expansion between the cathode electrode 11 and the bonding target object (in this embodiment, only the metal buried layer 10) can be made constant. Therefore, distortion due to thermal expansion can be reduced as compared with the case where the cathode electrode 11 is bonded to a plurality of objects to be bonded (for example, the metal buried layer 10 and the substrate 5).

ドリフト層６の表面６Ａには、ドリフト層６の一部をアクティブ領域３として露出させるコンタクトホール１２を有し、当該アクティブ領域３を取り囲む外周領域４を覆うフィールド絶縁膜１３が形成されている。
フィールド絶縁膜１３上には、表面電極としてのアノード電極１４が形成されている。アノード電極１４は、フィールド絶縁膜１３のコンタクトホール１２内でドリフト層６に接合されたショットキーメタル１５と、このショットキーメタル１５に積層されたコンタクトメタル１６との２層構造を有している。 On the surface 6 A of the drift layer 6, a field insulating film 13 having a contact hole 12 exposing a part of the drift layer 6 as the active region 3 and covering the outer peripheral region 4 surrounding the active region 3 is formed.
An anode electrode 14 as a surface electrode is formed on the field insulating film 13. The anode electrode 14 has a two-layer structure of a Schottky metal 15 bonded to the drift layer 6 in the contact hole 12 of the field insulating film 13 and a contact metal 16 laminated on the Schottky metal 15. .

ショットキーメタル１５は、ドリフト層６との間にショットキー障壁を形成している。また、ショットキーメタル１５は、コンタクトホール１２に埋め込まれているとともに、フィールド絶縁膜１３におけるコンタクトホール１２の周縁部を上から覆うように、当該コンタクトホール１２の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１３の周縁部は、ドリフト層６およびショットキーメタル１５により、全周にわたってその上下両側から挟まれている。したがって、ドリフト層６におけるショットキー接合の外周領域は、フィールド絶縁膜１３の周縁部により覆われることとなる。 Schottky metal 15 forms a Schottky barrier with drift layer 6. In addition, the Schottky metal 15 is embedded in the contact hole 12 and extends outwardly from the contact hole 12 in a flange shape so as to cover the peripheral portion of the contact hole 12 in the field insulating film 13 from above. . That is, the peripheral portion of the field insulating film 13 is sandwiched by the drift layer 6 and the Schottky metal 15 from the upper and lower sides over the entire circumference. Therefore, the outer peripheral region of the Schottky junction in the drift layer 6 is covered with the peripheral portion of the field insulating film 13.

コンタクトメタル１６は、アノード電極１４において、半導体装置１の最表面に露出して、ボンディングワイヤ等が接合される部分である。また、コンタクトメタル１６は、ショットキーメタル１５と同様に、フィールド絶縁膜１３におけるコンタクトホール１２の周縁部を上から覆うように、当該コンタクトホール１２の外方へフランジ状に張り出している。 The contact metal 16 is a portion of the anode electrode 14 that is exposed on the outermost surface of the semiconductor device 1 and to which a bonding wire or the like is bonded. Similarly to the Schottky metal 15, the contact metal 16 projects outwardly from the contact hole 12 in a flange shape so as to cover the peripheral edge of the contact hole 12 in the field insulating film 13.

ドリフト層６をアクティブ領域３と外周領域４に区画するガードリング２は、フィールド絶縁膜１３のコンタクトホール１２の内外に跨るように（アクティブ領域３および外周領域４に跨るように）、当該コンタクトホール１２の輪郭に沿って形成されている。したがって、ガードリング２は、コンタクトホール１２の内方へ張り出し、コンタクトホール１２内のアノード電極１４の終端部１７に接する内側部分と、コンタクトホール１２の外方へ張り出し、フィールド絶縁膜１３の周縁部を挟んでアノード電極１４に対向する外側部分とを有している。 The guard ring 2 that divides the drift layer 6 into the active region 3 and the outer peripheral region 4 extends over the contact hole 12 of the field insulating film 13 (so as to straddle the active region 3 and the outer peripheral region 4). It is formed along 12 contours. Therefore, the guard ring 2 protrudes inward of the contact hole 12, extends to the inside of the contact hole 12 in contact with the terminal portion 17 of the anode electrode 14, and outward of the contact hole 12, and the peripheral portion of the field insulating film 13. And an outer portion facing the anode electrode 14.

半導体装置１の最表面には、表面保護膜１８が形成されている。表面保護膜１８の中央部には、アノード電極１４（コンタクトメタル１６）を露出させる開口１９が形成されている。ボンディングワイヤ等は、この開口１９を介してコンタクトメタル１６に接合される。
半導体装置１の各部の詳細について以下に説明を加える。 A surface protective film 18 is formed on the outermost surface of the semiconductor device 1. An opening 19 for exposing the anode electrode 14 (contact metal 16) is formed at the center of the surface protective film 18. A bonding wire or the like is bonded to the contact metal 16 through the opening 19.
Details of each part of the semiconductor device 1 will be described below.

半導体装置１は、たとえば、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／□〜２０ｍｍ／□である。
ガードリング２は、たとえば、ｐ型ドーパントを含む半導体層である。含まれるドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。また、ガードリング２の深さは、１０００Å〜１００００Å程度であってよい。また、ガードリング２のコンタクトホール１２の内側へのはみ出し量（幅）は、２０μｍ〜８０μｍ程度であり、コンタクトホール１２の外側へのはみ出し量（幅）は、２μｍ〜２０μｍ程度であってもよい。 The semiconductor device 1 is, for example, a chip having a square shape in plan view. As for the size, the length in the vertical and horizontal directions on the paper surface of FIG. 1 is 0.5 mm to 20 mm, respectively. That is, the chip size of the semiconductor device 1 is, for example, 0.5 mm / □ to 20 mm / □.
The guard ring 2 is a semiconductor layer containing a p-type dopant, for example. For example, B (boron), Al (aluminum), or the like can be used as the dopant contained. Moreover, the depth of the guard ring 2 may be about 1000 to 10000 mm. Further, the protruding amount (width) of the guard ring 2 to the inside of the contact hole 12 may be about 20 μm to 80 μm, and the protruding amount (width) of the contact hole 12 to the outside may be about 2 μm to 20 μm. .

また、基板５およびドリフト層６に含まれるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。基板５およびドリフト層６のドーパント濃度の関係は、基板５のドーパント濃度が相対的に高く、ドリフト層６のドーパント濃度が基板５に比べて相対的に低い。具体的には、基板５のドーパント濃度は、１×１０^１８〜１×１０^２０ｃｍ^−３であり、ドリフト層６のドーパント濃度は、５×１０^１４〜５×１０^１６ｃｍ^−３であってもよい。 Moreover, as an n-type dopant contained in the substrate 5 and the drift layer 6, for example, N (nitrogen), P (phosphorus), As (arsenic), or the like can be used (hereinafter the same). Regarding the relationship between the dopant concentration of the substrate 5 and the drift layer 6, the dopant concentration of the substrate 5 is relatively high, and the dopant concentration of the drift layer 6 is relatively low compared to the substrate 5. Specifically, the dopant concentration of the substrate 5 is 1 × 10 ¹⁸ to 1 × 10 ²⁰ cm ⁻³ , and the dopant concentration of the drift layer 6 is 5 × 10 ^{14 to} 5 × 10 ¹⁶ cm ^−3. Also good.

カソード電極１１は、銀（Ａｇ）その他の金属からなる。
フィールド絶縁膜１３は、たとえば、ＳｉＯ_２（酸化シリコン）で構成することができ、たとえば、熱酸化やプラズマＣＶＤ（化学的気相成長）によって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
アノード電極１４のうちショットキーメタル１５は、ドリフト層６に対してショットキー障壁やヘテロ接合を形成する材料、具体的には、前者の一例としての、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、後者の一例としてのポリシリコン等で構成することができる。一方、コンタクトメタル１６は、たとえば、Ａｌ（アルミニウム）その他の金属で構成することができる。すなわち、Ａｌ（アルミニウム）で構成された電極は、ドリフト層６にショットキー接合できると共に、コンタクトメタルとしても使用できるので、この場合には、アノード電極１４をＡｌ単層の電極として構成することができる。 The cathode electrode 11 is made of silver (Ag) or other metal.
The field insulating film 13 can be made of, for example, SiO ₂ (silicon oxide), and can be formed by, for example, thermal oxidation or plasma CVD (chemical vapor deposition). The film thickness can be 0.5 μm to 3 μm.
Of the anode electrode 14, the Schottky metal 15 is a material that forms a Schottky barrier or a heterojunction with the drift layer 6, specifically, Mo (molybdenum), Ti (titanium), Ni as an example of the former. (Nickel), Al (aluminum), polysilicon as an example of the latter, and the like. On the other hand, the contact metal 16 can be made of, for example, Al (aluminum) or other metal. That is, an electrode made of Al (aluminum) can be used as a contact metal as well as a Schottky junction with the drift layer 6. In this case, the anode electrode 14 can be formed as an Al single layer electrode. it can.

表面保護膜１８は、たとえばＳｉＮ（窒化シリコン）膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。
この半導体装置１では、アノード電極１４に正電圧、カソード電極１１に負電圧が印加される順方向バイアス状態になることにより、カソード電極１１からアノード電極１４へと、ドリフト層６のアクティブ領域３を介して電子（キャリア）が移動して電流が流れる。これにより、半導体装置１（ショットキーバリアダイオード）が動作する。 The surface protective film 18 can be composed of, for example, a SiN (silicon nitride) film, and can be formed by, for example, a plasma CVD method. The film thickness may be about 8000 mm.
In this semiconductor device 1, the active region 3 of the drift layer 6 is moved from the cathode electrode 11 to the anode electrode 14 by being in a forward bias state in which a positive voltage is applied to the anode electrode 14 and a negative voltage is applied to the cathode electrode 11. Electrons (carriers) move through and a current flows. Thereby, the semiconductor device 1 (Schottky barrier diode) operates.

そして、この半導体装置１によれば、基板５内に、基板５よりも低抵抗なメタル埋込み層１０が設けられているため、ドリフト層６と基板５との界面（基板５の表面５Ａ）から基板５の裏面５Ｂまでの抵抗率を低減することができる。そのため、半導体装置１の低抵抗化を達成することができる。
図８Ａ〜図８Ｆは、半導体装置１の製造工程の一部を工程順に示す図である。また、図９は、裏面トレンチ７の形成に関連する工程を説明するためのウエハの底面図である。なお、図８Ａ〜図８Ｆでは、半導体装置１の１チップ分のみ示している。 According to this semiconductor device 1, since the metal buried layer 10 having a lower resistance than that of the substrate 5 is provided in the substrate 5, the interface between the drift layer 6 and the substrate 5 (surface 5 A of the substrate 5). The resistivity up to the back surface 5B of the substrate 5 can be reduced. Therefore, the resistance of the semiconductor device 1 can be reduced.
8A to 8F are diagrams illustrating a part of the manufacturing process of the semiconductor device 1 in the order of processes. FIG. 9 is a bottom view of the wafer for explaining the steps related to the formation of the backside trench 7. 8A to 8F show only one chip of the semiconductor device 1.

図８Ａに示すように、基板５とドリフト層６とからなるウエハ２０（半導体ウエハ）を準備する。このウエハ２０は、図９に示すように、複数の半導体装置１が形成される素子領域２１と、当該素子領域２１を取り囲む環状の外周部２２と含む。ウエハ２０の素子領域２１には、最終的に個片化されて互いに分離される複数の半導体装置１（基板５）の側面５Ｃを画成するダイシングライン２３が格子状に設定されている。 As shown in FIG. 8A, a wafer 20 (semiconductor wafer) composed of a substrate 5 and a drift layer 6 is prepared. As shown in FIG. 9, the wafer 20 includes an element region 21 in which a plurality of semiconductor devices 1 are formed, and an annular outer peripheral portion 22 that surrounds the element region 21. In the element region 21 of the wafer 20, dicing lines 23 that define the side surfaces 5C of the plurality of semiconductor devices 1 (substrates 5) that are finally separated into pieces are separated from each other.

次に、図８Ｂおよび図９に示すように、基板５の裏面５Ｂに、裏面トレンチ７の最終形状に合わせて素子領域２１を選択的に露出させ、外周部２２の全域を覆うマスク２４を形成する。マスク２４としては、たとえば、ニッケル（Ｎｉ）等のメタルマスクを採用することが好ましい。メタルマスクは、レジストパターンに比べてエッチング耐性が高いので、レジストパターンに比べて薄い状態で用いることができる。そこで、マスク２４の開口は、その幅Ｗ_２が裏面トレンチ７の最終形状の開口幅Ｗ_１よりも狭くなるように形成する。そして、マスク２４の開口にエッチングガスを供給することにより、基板５を裏面５Ｂからドライエッチングする。これにより、図９に示すように、素子領域２１においてダイシングライン２３に対して間隔を隔てた内側に、複数の裏面トレンチ７が形成される。一方、ウエハ２０の外周部２２はマスク２４で完全に覆われているので、外周部２２には裏面トレンチ７が形成されない。なお、裏面トレンチ７は、ドライエッチングに限らず、ウエットエッチングやブラスト加工によっても形成することができる。 Next, as shown in FIGS. 8B and 9, a mask 24 is formed on the back surface 5 B of the substrate 5 to selectively expose the element region 21 in accordance with the final shape of the back surface trench 7 and cover the entire outer peripheral portion 22. To do. As the mask 24, for example, a metal mask such as nickel (Ni) is preferably employed. Since the metal mask has higher etching resistance than the resist pattern, it can be used in a thinner state than the resist pattern. Therefore, the opening of the mask 24 has a width W ₂ is formed to be narrower than the opening width W ₁ of the final shape of the back trench 7. Then, by supplying an etching gas to the opening of the mask 24, the substrate 5 is dry-etched from the back surface 5B. As a result, as shown in FIG. 9, a plurality of backside trenches 7 are formed inside the element region 21 at an interval from the dicing line 23. On the other hand, since the outer peripheral portion 22 of the wafer 20 is completely covered with the mask 24, the back surface trench 7 is not formed in the outer peripheral portion 22. The backside trench 7 can be formed not only by dry etching but also by wet etching or blasting.

次に、図８Ｃに示すように、ドリフト層６の表面６Ａに選択的にイオン注入およびアニール処理することにより、ガードリング２を形成する。その後、たとえばスパッタ法によって、裏面トレンチ７の内面（エッチングによって現れた面（エッチング面））および基板５の裏面５Ｂ全域にニッケル（Ｎｉ）層を形成する。次に、たとえば、９００℃程度の温度で数分間、基板５をＲＴＡ（Rapid Thermal Annealing）処理する。これにより、ニッケル層がシリサイド化して、コンタクト層８が形成される。 Next, as shown in FIG. 8C, the guard ring 2 is formed by selectively ion-implanting and annealing the surface 6 A of the drift layer 6. Thereafter, a nickel (Ni) layer is formed on the inner surface of the backside trench 7 (the surface (etched surface) exposed by etching) and the entire backside 5B of the substrate 5 by sputtering, for example. Next, for example, the substrate 5 is subjected to RTA (Rapid Thermal Annealing) treatment at a temperature of about 900 ° C. for several minutes. As a result, the nickel layer is silicided and the contact layer 8 is formed.

次に、図８Ｄに示すように、公知の半導体装置製造技術を用いて、フィールド絶縁膜１３、アノード電極１４、表面保護膜１８を形成する。
次に、図８Ｅに示すように、たとえばスパッタ法によって、バリアメタル層９およびシードメタル層２５を順に形成する。シードメタル層２５は、メタル埋込み層１０と同じメタル材料からなることが好ましいが、この実施形態では、たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）等を用いる。 Next, as shown in FIG. 8D, a field insulating film 13, an anode electrode 14, and a surface protective film 18 are formed using a known semiconductor device manufacturing technique.
Next, as shown in FIG. 8E, the barrier metal layer 9 and the seed metal layer 25 are sequentially formed by, eg, sputtering. The seed metal layer 25 is preferably made of the same metal material as that of the metal buried layer 10, but in this embodiment, for example, copper (Cu), aluminum (Al), nickel (Ni), or the like is used.

次に、図８Ｆに示すように、電解めっき法によってシードメタル層２５上にメタル材料を供給して裏面トレンチ７を埋め戻す。これにより、埋込み部１０１および引出し部１０２を有するメタル埋込み層１０が形成される。シードメタル層２５は、メタル埋込み層１０と一体化する。
なお、メタル埋込み層１０は、電解めっき法に限らず、無電解めっき法やＣＶＤ法によっても形成することができる。ＣＶＤ法の場合には、シードメタル層２５を省略することができる。また、メタル埋込み層１０の材料と形成方法との関係については、たとえば、メタル埋込み層１０が銅（Ｃｕ）やニッケル（Ｎｉ）の場合には電解めっき法または無電解めっき法によって形成し、メタル埋込み層１０がタングステン（Ｗ）の場合にはＣＶＤ法によって形成することが好ましい。 Next, as shown in FIG. 8F, a metal material is supplied onto the seed metal layer 25 by electrolytic plating to fill the backside trench 7 back. Thereby, the metal buried layer 10 having the buried portion 101 and the lead portion 102 is formed. The seed metal layer 25 is integrated with the metal buried layer 10.
The metal buried layer 10 can be formed not only by the electrolytic plating method but also by an electroless plating method or a CVD method. In the case of the CVD method, the seed metal layer 25 can be omitted. As for the relationship between the material of the metal buried layer 10 and the formation method, for example, when the metal buried layer 10 is copper (Cu) or nickel (Ni), the metal buried layer 10 is formed by electrolytic plating or electroless plating. When the buried layer 10 is tungsten (W), it is preferably formed by a CVD method.

また、たとえば、比較的厚膜（たとえば、１０μｍ〜２００μｍ程度）のメタル埋込み層１０形成する場合は、電解めっき法を採用することが好ましく、比較的薄膜（たとえば、１μｍ〜１０μｍ程度）のメタル埋込み層１０形成する場合は、無電解めっき法を採用することが好ましい。さらに、裏面トレンチ７の開口幅（最大開口幅）Ｗ_１は、２０μｍ以上ある場合は、電解めっき法を採用することが好ましい。 Further, for example, when forming the metal embedding layer 10 having a relatively thick film (for example, about 10 μm to 200 μm), it is preferable to employ an electrolytic plating method, and a metal embedding of a relatively thin film (for example, about 1 μm to 10 μm). When the layer 10 is formed, it is preferable to employ an electroless plating method. Furthermore, when the opening width (maximum opening width) W ₁ of the backside trench 7 is 20 μm or more, it is preferable to employ an electrolytic plating method.

その後、メタル埋込み層１０の裏面にカソード電極１１を形成し、ダイシングライン２３に沿ってウエハ２０を切断して、個々の半導体装置１に切り分ける。こうして、図２等に示す構造の半導体装置１が得られる。
以上の方法によれば、基板５よりも低抵抗なメタル埋込み層１０を形成するため、半導体装置１の低減化を達成するために基板５を薄くしたり、基板５の不純物濃度を低くしたりする必要がない。そのため、基板５の強度を十分に確保することができる。したがって、製造中に基板５が割れたり変形したりするリスクを低減することができる。 Thereafter, the cathode electrode 11 is formed on the back surface of the metal buried layer 10, and the wafer 20 is cut along the dicing line 23 to be cut into individual semiconductor devices 1. In this way, the semiconductor device 1 having the structure shown in FIG.
According to the above method, since the metal buried layer 10 having a lower resistance than that of the substrate 5 is formed, the substrate 5 is thinned to reduce the semiconductor device 1 or the impurity concentration of the substrate 5 is lowered. There is no need to do. Therefore, the strength of the substrate 5 can be sufficiently secured. Therefore, the risk that the substrate 5 is cracked or deformed during manufacture can be reduced.

また、図９に示すように、ウエハ２０の外周部２２に裏面トレンチ７が形成されないので、真空チャックによってウエハ２０の裏面（基板５の裏面５Ｂ）を吸着してウエハ２０を固定する際に、裏面５Ｂと真空チャックとの界面において、ウエハ２０の外側から外周部２２を通って素子領域２１へエアが流入することを防止することができる。その結果、真空チャックの保持力の低下を防止することができる。さらに、素子領域２１においてダイシングライン２３に対して間隔を隔てた内側に裏面トレンチ７が形成されるので、ウエハ２０を個々の半導体装置１に切り分ける際に、ダイシングを安定して行うことができる。 Further, as shown in FIG. 9, since the backside trench 7 is not formed in the outer peripheral portion 22 of the wafer 20, when the wafer 20 is fixed by adsorbing the backside of the wafer 20 (the backside 5B of the substrate 5) by the vacuum chuck, Air can be prevented from flowing into the element region 21 from the outside of the wafer 20 through the outer peripheral portion 22 at the interface between the back surface 5B and the vacuum chuck. As a result, it is possible to prevent the holding force of the vacuum chuck from being lowered. Furthermore, since the back surface trench 7 is formed inside the element region 21 at a distance from the dicing line 23, dicing can be stably performed when the wafer 20 is cut into individual semiconductor devices 1.

また、裏面トレンチ７がテーパトレンチであるため、コンタクト層８の形成時（図８Ｃ）、裏面トレンチ７の底面に加えて側面にも、ニッケル層を良好に被着させることができる。
図１０〜図１２はそれぞれ、この発明の第２〜第４の実施形態に係る半導体装置の構成を説明するための断面図である。図１０〜図１２において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。 Moreover, since the back surface trench 7 is a taper trench, when forming the contact layer 8 (FIG. 8C), the nickel layer can be satisfactorily deposited on the side surface in addition to the bottom surface of the back surface trench 7.
10 to 12 are cross-sectional views for explaining the configurations of the semiconductor devices according to the second to fourth embodiments of the present invention. 10 to 12, parts corresponding to those shown in FIG. 2 are given the same reference numerals.

前述の第１の実施形態では、裏面トレンチ７は、基板５の裏面５Ｂから表面５Ａへ向かうにしたがって径が狭まるテーパトレンチであったが、図１０の半導体装置７１（第２実施形態）では、基板５の裏面５Ｂから表面５Ａへ向かうにしたがって径が一定な垂直トレンチである。つまり、裏面トレンチ７の側面は、底面に対して９０°で交差していてもよい。 In the first embodiment described above, the back surface trench 7 is a tapered trench whose diameter decreases from the back surface 5B of the substrate 5 toward the front surface 5A, but in the semiconductor device 71 (second embodiment) of FIG. The vertical trench has a constant diameter from the back surface 5B of the substrate 5 toward the front surface 5A. That is, the side surface of the back surface trench 7 may intersect at 90 ° with respect to the bottom surface.

また、前述の第１の実施形態では、メタル埋込み層１０は、裏面トレンチ７内の埋込み部１０１と、裏面トレンチ７外において裏面トレンチ７の開口端から基板５の裏面５Ｂに沿って引き出された引出し部１０２とを有していたが、図１１の半導体装置８１（第３実施形態）では、メタル埋込み層１０は埋込み部１０１のみを有しており、引出し部１０２は省略されている。これにより、基板５の裏面５Ｂは、裏面トレンチ７が形成されていない部分において選択的に露出している。 In the first embodiment described above, the metal buried layer 10 is drawn along the back surface 5 B of the substrate 5 from the embedded portion 101 in the back surface trench 7 and the opening end of the back surface trench 7 outside the back surface trench 7. However, in the semiconductor device 81 (third embodiment) of FIG. 11, the metal buried layer 10 has only the buried portion 101, and the drawn portion 102 is omitted. Thereby, the back surface 5B of the substrate 5 is selectively exposed at a portion where the back surface trench 7 is not formed.

また、前述の第１の実施形態では、アクティブ領域３に形成された半導体素子構造は、ドリフト層６と、ドリフト層６との間にショットキー障壁を形成するアノード電極１４とを有するショットキーバリアダイオード構造であったが、図１２の半導体装置９１では、半導体素子構造としてＭＩＳ（Metal Insulator Semiconductor）トランジスタ構造が形成されている。ＭＩＳトランジスタ構造は、ドリフト層６と、ｐ型のチャネル領域９２と、ｎ^＋型のソース領域９３と、ゲート絶縁膜９４と、ゲート電極９５とを含む。また、半導体装置１は、ＭＩＳトランジスタ構造に付随する構成として、層間絶縁膜９６、表面電極としてのソース電極９７および裏面電極としてのドレイン電極９８を有している。 In the first embodiment described above, the semiconductor device structure formed in the active region 3 includes the drift layer 6 and the Schottky barrier having the anode electrode 14 that forms the Schottky barrier between the drift layer 6. In the semiconductor device 91 of FIG. 12, a MIS (Metal Insulator Semiconductor) transistor structure is formed as a semiconductor element structure. The MIS transistor structure includes a drift layer 6, a p-type channel region 92, an n ⁺ -type source region 93, a gate insulating film 94, and a gate electrode 95. In addition, the semiconductor device 1 includes an interlayer insulating film 96, a source electrode 97 as a front electrode, and a drain electrode 98 as a back electrode as a configuration accompanying the MIS transistor structure.

チャネル領域９２は、アクティブ領域３に周期的に離散配置された複数の領域において、ドリフト層６の表面部に選択的に形成されている。チャネル領域９２は、たとえば、行列状、千鳥状、ストライプ状に配置されていてもよい。
ソース領域９３は、チャネル領域９２の内方領域に形成されている。ソース領域９３は、当該領域において、チャネル領域９２の表面部に選択的に形成されている。ソース領域９３は、チャネル領域９２とドリフト層６との界面から所定距離だけ内側に位置するようにチャネル領域９２内に形成されている。これにより、ドリフト層６およびチャネル領域９２等を含む半導体層の表層領域において、ソース領域９３とドリフト層６との間には、チャネル領域９２の表面部が介在し、この介在している表面部がチャネル部分９９を提供する。 The channel region 92 is selectively formed on the surface portion of the drift layer 6 in a plurality of regions periodically and discretely arranged in the active region 3. For example, the channel regions 92 may be arranged in a matrix, a staggered pattern, or a stripe pattern.
The source region 93 is formed in the inner region of the channel region 92. The source region 93 is selectively formed on the surface portion of the channel region 92 in the region. The source region 93 is formed in the channel region 92 so as to be located inside a predetermined distance from the interface between the channel region 92 and the drift layer 6. Thereby, in the surface layer region of the semiconductor layer including the drift layer 6 and the channel region 92, the surface portion of the channel region 92 is interposed between the source region 93 and the drift layer 6, and this interposed surface portion Provides a channel portion 99.

ゲート絶縁膜９４は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜９４は、少なくともチャネル部分９９におけるチャネル領域９２の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜９４は、ソース領域９３の一部、チャネル部分９９、およびドリフト層６の表面を覆うように形成されている。 The gate insulating film 94 may be made of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a hafnium oxide film, an alumina film, or a tantalum oxide film. The gate insulating film 94 is formed so as to cover at least the surface of the channel region 92 in the channel portion 99. In this embodiment, the gate insulating film 94 is formed so as to cover a part of the source region 93, the channel portion 99, and the surface of the drift layer 6.

ゲート電極９５は、ゲート絶縁膜９４を介してチャネル部分９９に対向するように形成されている。ゲート電極９５は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。この実施形態では、ゲート電極９５は、ゲート絶縁膜９４とほぼ同じパターンに形成されており、ゲート絶縁膜９４の表面を覆っている。これにより、プレーナゲート構造が構成されている。 The gate electrode 95 is formed to face the channel portion 99 with the gate insulating film 94 interposed therebetween. The gate electrode 95 may be made of, for example, polysilicon whose resistance is lowered by implanting impurities. In this embodiment, the gate electrode 95 is formed in substantially the same pattern as the gate insulating film 94 and covers the surface of the gate insulating film 94. Thus, a planar gate structure is configured.

層間絶縁膜９６は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの絶縁材料からなる。層間絶縁膜９６は、ゲート電極９５の上面および側面を覆い、チャネル領域９２の中央領域およびこの領域に連なるソース領域９３の内縁領域にコンタクトホール１００を有するパターンで形成されている。
ソース電極９７は、アルミニウム（Ａｌ）その他の金属からなる。ソース電極９７は、層間絶縁膜９６の表面を覆い、コンタクトホール１００に埋め込まれるように形成されている。これにより、ソース電極９７は、ソース領域９３との間にオーミックコンタクトを形成している。 The interlayer insulating film 96 is made of, for example, an insulating material such as a silicon oxide film, a silicon nitride film, or TEOS (tetraethoxysilane). The interlayer insulating film 96 covers the upper surface and side surfaces of the gate electrode 95, and is formed in a pattern having a contact hole 100 in the central region of the channel region 92 and the inner edge region of the source region 93 connected to this region.
The source electrode 97 is made of aluminum (Al) or other metal. The source electrode 97 is formed so as to cover the surface of the interlayer insulating film 96 and be embedded in the contact hole 100. As a result, the source electrode 97 forms an ohmic contact with the source region 93.

ドレイン電極９８は、アルミニウム（Ａｌ）その他の金属からなる。ドレイン電極９８は、メタル埋込み層１０の裏面全域を覆うように形成されている。
なお、この第３の実施形態では、ＭＩＳトランジスタ構造の一例として、プレーナゲート構造を示したが、ＭＩＳトランジスタ構造は、トレンチゲート構造であってもよい。
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。 The drain electrode 98 is made of aluminum (Al) or other metal. The drain electrode 98 is formed so as to cover the entire back surface of the metal buried layer 10.
In the third embodiment, the planar gate structure is shown as an example of the MIS transistor structure. However, the MIS transistor structure may be a trench gate structure.
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.

たとえば、前述の半導体装置１，７１，８１，９１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、裏面トレンチ７は、基板５を貫通してドリフト層６に達していてもよい。
また、メタル埋込み層１０が引出し部１０２を有する場合には、引出し部１０２を裏面電極として用いることによって、カソード電極１１やドレイン電極９８を省略することもできる。 For example, a configuration in which the conductivity type of each semiconductor portion of the semiconductor devices 1, 71, 81, 91 described above is inverted may be employed. For example, in the semiconductor device 1, the p-type portion may be n-type and the n-type portion may be p-type.
Further, the backside trench 7 may penetrate the substrate 5 and reach the drift layer 6.
Further, when the metal buried layer 10 has the lead portion 102, the cathode portion 11 and the drain electrode 98 can be omitted by using the lead portion 102 as a back electrode.

この発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。 A semiconductor device (semiconductor power device) according to the present invention includes, for example, an inverter circuit constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, and the like. It can be incorporated in the power module used in It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.

１半導体装置
５基板
５Ａ表面
５Ｂ裏面
５Ｃ側面
６ドリフト層
６Ａ表面
６Ｂ裏面
７裏面トレンチ
７Ａ辺
７Ｂ角部
８コンタクト層
９バリアメタル層
１０メタル埋込み層
１０１埋込み部
１０２引出し部
１１カソード電極
１４アノード電極
２０ウエハ
２１素子領域
２２外周部
２３ダイシングライン
２５シードメタル層
２７ａ_１辺
２７ａ_２辺
２８ａ_１辺
２８ａ_２辺
２８ａ_３辺
２９ａ_２辺
２９ａ_３辺
３０ａ_１辺
３０ａ_２辺
３０ａ_３辺
３１ａ_３辺
３１辺
７１半導体装置
７２裏面トレンチ
７３裏面トレンチ
７４裏面トレンチ
７５裏面トレンチ
７６裏面トレンチ
８１半導体装置
９１半導体装置
９２チャネル領域
９３ソース領域
９４ゲート絶縁膜
９５ゲート電極
９７ソース電極
９８ドレイン電極 DESCRIPTION OF SYMBOLS 1 Semiconductor device 5 Substrate 5A Surface 5B Back surface 5C Side surface 6 Drift layer 6A Surface 6B Back surface 7 Back surface trench 7A Side 7B Corner portion 8 Contact layer 9 Barrier metal layer 10 Metal embedded layer 101 Embedded portion 102 Lead portion 11 Cathode electrode 14 Anode electrode 20 Wafer 21 Element region 22 Peripheral part 23 Dicing line 25 Seed metal layer 27a ₁ side 27a ₂ side 28a ₁ side 28a ₂ side 28a ₃ side 29a ₂ side 29a ₃ side 30a ₁ side 30a ₂ side 30a ₃ side 31a ₃ side 31 side 71 Semiconductor device 72 Back surface trench 73 Back surface trench 74 Back surface trench 75 Back surface trench 76 Back surface trench 81 Semiconductor device 91 Semiconductor device 92 Channel region 93 Source region 94 Gate insulating film 95 Gate electrode 97 Source electrode 98 Drain current very

Claims

第１導電型のワイドバンドギャップ半導体からなる基板と、
前記基板の表面上に形成された第１導電型のワイドバンドギャップ半導体からなり、半導体素子構造が形成されたドリフト層と、
前記基板の裏面から前記表面へ向かう方向に形成された裏面トレンチと、
前記裏面トレンチの内面に倣うように形成され、前記基板との間にオーミックコンタクトを形成するコンタクト層と、
前記裏面トレンチにおいて前記コンタクト層の内側に埋め込まれたメタル埋込み層とを含む、半導体装置。 A substrate made of a wide band gap semiconductor of the first conductivity type;
A drift layer made of a wide band gap semiconductor of the first conductivity type formed on the surface of the substrate and having a semiconductor element structure;
A back surface trench formed in a direction from the back surface of the substrate toward the front surface;
A contact layer formed so as to follow the inner surface of the backside trench and forming an ohmic contact with the substrate;
And a metal buried layer buried inside the contact layer in the backside trench.

前記裏面トレンチは、前記基板の前記裏面から前記表面へ向かうにしたがって径が狭まるテーパトレンチを含む、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the backside trench includes a tapered trench having a diameter that decreases from the backside to the frontside of the substrate.

前記裏面トレンチは、前記基板の外周端面に対して間隔を隔てた内側に配置されている、請求項１または２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the back surface trench is disposed on an inner side with a space from an outer peripheral end surface of the substrate.

前記裏面トレンチの最深部は、前記基板と前記ドリフト層との界面に対して間隔を隔てた前記基板側に配置されている、請求項１〜３のいずれか一項に記載の半導体装置。 The deepest part of the said back surface trench is a semiconductor device as described in any one of Claims 1-3 arrange | positioned at the said substrate side spaced apart with respect to the interface of the said board | substrate and the said drift layer.

前記メタル埋込み層は、前記裏面トレンチの開口端から前記裏面に沿って引き出され、前記基板の前記裏面全体を覆う引出し部を含む、請求項１〜４のいずれか一項に記載の半導体装置。 5. The semiconductor device according to claim 1, wherein the metal buried layer includes a lead portion that is led out from an opening end of the back trench along the back surface and covers the entire back surface of the substrate.

前記メタル埋込み層の前記引出し部の裏面に形成された裏面電極を含む、請求項５に記載の半導体装置。 The semiconductor device according to claim 5, further comprising a back electrode formed on a back surface of the lead portion of the metal buried layer.

前記メタル埋込み層と前記コンタクト層との間に形成されたバリアメタル層を含む、請求項１〜６のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, comprising a barrier metal layer formed between the metal buried layer and the contact layer.

前記裏面トレンチは、前記基板を前記裏面側から見たときの形状が多角形状の裏面トレンチを含む、請求項１〜７のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the back surface trench includes a back surface trench having a polygonal shape when the substrate is viewed from the back surface side.

前記多角形状の裏面トレンチは、その角部が丸みを帯びるように形成されている、請求項８に記載の半導体装置。 The semiconductor device according to claim 8, wherein the polygonal backside trench is formed so that corners thereof are rounded.

前記裏面トレンチは、前記基板を前記裏面側から見たときの形状が直線状の裏面トレンチを含む、請求項１〜９のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the backside trench includes a backside trench having a linear shape when the substrate is viewed from the back side.

前記多角形状の裏面トレンチまたは前記直線状の裏面トレンチの各辺は、ａ軸に対して−１０°〜＋１０°の範囲で傾斜している、請求項８〜１０のいずれか一項に記載の半導体装置。 Each side of the polygonal backside trench or the linear backside trench is inclined in a range of -10 ° to + 10 ° with respect to the a-axis. Semiconductor device.

前記ａ軸は、ａ_１軸［２−１−１０］、ａ_２軸［−１２−１０］およびａ_３軸［−１−１２０］を含む、請求項１１に記載の半導体装置。 The semiconductor device according to claim 11, wherein the a axis includes a ₁ axis [2-1-10], a ₂ axis [-12-10], and a ₃ axis [-1-120].

前記裏面トレンチは、前記基板を前記裏面側から見たときの形状が円形状の裏面トレンチを含む、請求項１〜１２のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the back surface trench includes a back surface trench having a circular shape when the substrate is viewed from the back surface side.

前記裏面トレンチは、互いに所定の間隔を空けて複数形成されている、請求項１〜１３のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein a plurality of the backside trenches are formed at predetermined intervals.

複数の前記裏面トレンチは、行列状に配列されている、請求項１３に記載の半導体装置。 The semiconductor device according to claim 13, wherein the plurality of back surface trenches are arranged in a matrix.

複数の前記裏面トレンチは、隣り合う前記裏面トレンチを互い違いにずらした千鳥状に配列されている、請求項１４または１５に記載の半導体装置。 The semiconductor device according to claim 14, wherein the plurality of back surface trenches are arranged in a staggered pattern in which adjacent back surface trenches are staggered.

前記半導体素子構造は、
前記ドリフト層と、
前記ドリフト層上に形成され、前記ドリフト層との間にショットキー障壁を形成する表面電極と
を有するショットキーバリアダイオード構造を含む、請求項１〜１６のいずれか一項に記載の半導体装置。 The semiconductor element structure is:
The drift layer;
The semiconductor device according to claim 1, comprising a Schottky barrier diode structure formed on the drift layer and having a surface electrode forming a Schottky barrier with the drift layer.

前記半導体素子構造は、
前記ドリフト層と、
前記ドリフト層に選択的に形成された第２導電型のチャネル領域と、
前記チャネル領域に接するように形成された第１導電型のソース領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と
を有するＭＩＳトランジスタ構造を含む、請求項１〜１７のいずれか一項に記載の半導体装置。 The semiconductor element structure is:
The drift layer;
A channel region of a second conductivity type selectively formed in the drift layer;
A source region of a first conductivity type formed so as to be in contact with the channel region;
A gate insulating film formed on the channel region;
The semiconductor device according to claim 1, further comprising a MIS transistor structure having a gate electrode facing the channel region with the gate insulating film interposed therebetween.

前記ワイドバンドギャップ半導体の絶縁破壊電界が１ＭＶ／ｃｍよりも大きい、請求項１〜１８のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein a dielectric breakdown electric field of the wide band gap semiconductor is larger than 1 MV / cm.

前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドである、請求項１〜１９のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the wide band gap semiconductor is SiC, GaN, or diamond.

前記基板は、（０００１）面または（０００−１）面を主面としたものである、請求項１〜２０のいずれか一項に記載の半導体装置。 21. The semiconductor device according to claim 1, wherein the substrate has a (0001) plane or a (000-1) plane as a main surface.

前記基板の前記表面は、（０００１）面または（０００−１）面に対して０〜１０°のオフ角θで傾斜した面である、請求項１〜２１のいずれか一項に記載の半導体装置。 The semiconductor according to any one of claims 1 to 21, wherein the surface of the substrate is a plane inclined at an off angle θ of 0 to 10 ° with respect to a (0001) plane or a (000-1) plane. apparatus.

第１導電型のワイドバンドギャップ半導体からなる基板と、前記基板の表面上に形成された第１導電型のワイドバンドギャップ半導体からなるドリフト層とを含み、素子領域が選択的に設定された半導体ウエハの前記素子領域において、前記基板の裏面から前記表面へ向かって掘り下げることによって裏面トレンチを形成する工程と、
前記裏面トレンチの内面に倣うように、前記基板との間にオーミックコンタクトを形成するコンタクト層を形成する工程と、
前記裏面トレンチにおいて前記コンタクト層の内側にメタル材料を埋め込むことによってメタル埋込み層を形成する工程とを含む、半導体装置の製造方法。 A semiconductor comprising a substrate made of a wide band gap semiconductor of a first conductivity type and a drift layer made of a wide band gap semiconductor of a first conductivity type formed on the surface of the substrate, wherein an element region is selectively set Forming a backside trench by digging down from the backside of the substrate toward the frontside in the element region of the wafer;
Forming a contact layer that forms an ohmic contact with the substrate so as to follow the inner surface of the backside trench;
Forming a metal buried layer by embedding a metal material inside the contact layer in the backside trench.

前記半導体ウエハは、前記素子領域を取り囲む環状の外周部をさらに含み、
前記裏面トレンチを形成する工程では、前記素子領域のみに前記裏面トレンチを形成する、請求項２３に記載の半導体装置の製造方法。 The semiconductor wafer further includes an annular outer peripheral portion surrounding the element region,
24. The method of manufacturing a semiconductor device according to claim 23, wherein in the step of forming the backside trench, the backside trench is formed only in the element region.

前記半導体ウエハの前記素子領域には、最終的に個片化されて互いに分離される複数の前記基板の外周端面を画成するダイシングラインが選択的に設定されており、
前記裏面トレンチを形成する工程では、前記ダイシングラインに対して間隔を隔てた内側に前記裏面トレンチを形成する、請求項２３または２４に記載の半導体装置の製造方法。 In the element region of the semiconductor wafer, dicing lines that selectively define outer peripheral end surfaces of the plurality of substrates that are finally separated into pieces and separated from each other are selectively set,
25. The method of manufacturing a semiconductor device according to claim 23, wherein, in the step of forming the backside trench, the backside trench is formed on the inner side of the dicing line with an interval.

前記メタル埋込み層を形成する工程は、前記コンタクト層の表面に前記メタル材料からなるシードメタル層を形成した後、電解めっき法または無電解めっき法によって当該シードメタル層上に前記メタル材料を供給して前記裏面トレンチを埋め戻す工程を含む、請求項２３〜２５のいずれか一項に記載の半導体装置の製造方法。 In the step of forming the metal buried layer, after forming a seed metal layer made of the metal material on the surface of the contact layer, the metal material is supplied onto the seed metal layer by an electrolytic plating method or an electroless plating method. The method for manufacturing a semiconductor device according to claim 23, further comprising a step of refilling the backside trench.

前記メタル埋込み層を形成する工程は、ＣＶＤ（Chemical Vapor Deposition）法によって、前記裏面トレンチ内に前記メタル材料を供給して前記裏面トレンチを埋め戻す工程を含む、請求項２３〜２５のいずれか一項に記載の半導体装置の製造方法。 26. The step of forming the metal buried layer includes a step of supplying the metal material into the backside trench and backfilling the backside trench by a CVD (Chemical Vapor Deposition) method. A method for manufacturing the semiconductor device according to the item.

前記裏面トレンチを形成する工程は、ドライエッチング、ウエットエッチングまたはブラスト加工によって、前記裏面トレンチを形成する工程を含む、請求項２３〜２７のいずれか一項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to any one of claims 23 to 27, wherein the step of forming the backside trench includes a step of forming the backside trench by dry etching, wet etching, or blasting.