JP2013187417A - 半導体装置 - Google Patents

Abstract

【課題】簡易な構成で、スイッチ極性が逆のメモリスタを実現可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１メモリスタと第２メモリスタとを備える。第１メモリスタは、第１電極と第２電極と第１抵抗変化膜とを有する。第１電極は、第１材料で構成される。第２電極は第２材料で構成される。第１抵抗変化膜は、第１電極および第２電極に挟まれるとともに第１電極および第２電極の各々と接続される。第２メモリスタは、第３電極と第４電極と第２抵抗変化膜とを有する。第３電極は第３材料で構成される。第４電極は第２材料で構成される。第２抵抗変化膜は、第３電極および第４電極に挟まれるとともに第３電極および第４電極の各々に接続される。そして、第１材料の仕事関数は第２材料の仕事関数よりも小さく、第３材料の仕事関数は第２材料の仕事関数よりも大きい。
【選択図】図５

Description

本発明の実施形態は、半導体装置に関する。

近年、ポストスケーリング技術が取りざたされる中、メモリスタが注目を集めている。メモリスタとは、素子に流れる電流あるいは素子に印加される電圧によって抵抗値が変化する、２端子の受動素子である。メモリスタは遷移金属酸化物やカルコゲナイドなどの抵抗変化膜を上部電極と下部電極で挟んだシンプルな構造であり、特にワード線電極とビット線電極の間に抵抗変化膜をはさんでワード線とビット線の交点にメモリスタを形成するクロスポイント型メモリスタアレイは、ＣＭＯＳ回路上に容易にプロセス可能で、スケーラビリティーや回路の可塑性などの利点から、ロジックとメモリを融合させる新しい技術として期待されている。

クロスポイント型メモリスタで構成する基本要素回路の一例として、互いに相補的に動作する（スイッチ極性が逆になっている）メモリスタＡ，Ｂを備えるラッチ回路が知られている。例えば各メモリスタＡ，Ｂの一方の電極が共通の導線に接続される構成において、その導線に正電圧が印加された場合は、一方のメモリスタが低抵抗状態（以下の説明では、「close」と呼ぶ場合もある）に変化し、他方のメモリスタが高抵抗状態（以下の説明では、「open」と呼ぶ場合もある）に変化する。また、その導線に負電圧が印加された場合は、一方のメモリスタが高抵抗状態に変化し、他方のメモリスタが低抵抗状態に変化する。

Philip J. Kuekes, Ducan R. Stewart and R. Stanley Williams, J. Appl. Phys. 97, 034301 (2005).

しかしながら、従来においては、スイッチ極性が逆のメモリスタを実現するためには、一方のメモリスタの下部電極を他方のメモリスタの上部電極に配線するなどの配線の工夫を要するので、構成が複雑化してしまうという問題がある。本発明が解決しようとする課題は、簡易な構成で、スイッチ極性が逆のメモリスタを実現可能な半導体装置を提供することである。

実施形態の半導体装置は、第１メモリスタと第２メモリスタとを備える。第１メモリスタは、第１電極と第２電極と第１抵抗変化膜とを有する。第１電極は、第１材料で構成される。第２電極は第２材料で構成される。第１抵抗変化膜は、第１電極および第２電極に挟まれるとともに第１電極および第２電極の各々と接続される。第２メモリスタは、第３電極と第４電極と第２抵抗変化膜とを有する。第３電極は第３材料で構成される。第４電極は第２材料で構成される。第２抵抗変化膜は、第３電極および第４電極に挟まれるとともに第３電極および第４電極の各々に接続される。そして、第１材料の仕事関数は第２材料の仕事関数よりも小さく、第３材料の仕事関数は第２材料の仕事関数よりも大きい。

実施形態のメモリスタを説明するための図。 第１実施形態のラッチ回路の構造例を示す鳥瞰図。 第１実施形態のラッチ回路の断面図。 第１実施形態のラッチ回路の断面図。 第１実施形態のラッチ回路の構造概念図。 第１実施形態のメモリスタの動作例を説明するための図。 第１実施形態のメモリスタの動作例を説明するための図。 第１実施形態のメモリスタの電流電圧特性を示す図。 第１実施形態のメモリスタの動作例を説明するための図。 第１実施形態のメモリスタの動作例を説明するための図。 第１実施形態のメモリスタの電流電圧特性を示す図。 第１実施形態のラッチ回路の動作例を説明するための図。 第１実施形態のラッチ回路の動作概念図を示す図。 第１実施形態のラッチ回路の動作例を説明するための図。 第１実施形態のラッチ回路の動作例を説明するための図。 第１実施形態のラッチ回路の動作例を説明するための図。 第１実施形態のラッチ回路の動作例を説明するための図。 第１実施形態のラッチ回路の製造方法の例を説明するための図。 対比例のラッチ回路の構造概念図。 変形例の製造方法を説明するための図。 変形例の製造方法を説明するための図。 変形例の製造方法を説明するための図。 変形例の製造方法を説明するための図。 第２実施形態のラッチ回路の構造例を示す鳥瞰図。 第２実施形態のラッチ回路の断面図。 第２実施形態のラッチ回路の断面図。 第３実施形態のラッチ回路の構造例を示す鳥瞰図。 第３実施形態のラッチ回路の断面図。 第３実施形態のラッチ回路の断面図。 変形例のラッチ回路の構造例を示す鳥瞰図。 変形例のラッチ回路の断面図。 変形例のラッチ回路の断面図。

以下、添付図面を参照しながら、本発明に係る半導体装置の実施の形態を詳細に説明する。以下では、互いに相補的に動作する２つのメモリスタを備える半導体装置の一例としてラッチ回路を挙げて説明するが、これに限定されるものではない。なお、本明細書中の回路図では、図１に示すように、メモリスタを矢印で表す。図１に示すように、一方の電極に正電圧が印可されてメモリスタが「close」になる場合、矢印の頭は当該一方の電極を指すように、矢印の向きが定義される。また、「close」は、矢印の頭が電極とつながっている図で表現し、「open」は、矢印の頭が電極から外れている図で表現する。

（第１実施形態）
図２は、本実施形態のラッチ回路１００の構造例を示す鳥瞰図である。図２に示すように、基板１０の表面には、互いに平行に図２のＹ方向に沿って延在する電極１および電極２が形成される。そして、電極１および電極２の各々を覆うように抵抗変化膜２０が成膜され、抵抗変化膜２０の上面にはＹ方向と直交するＸ方向に延在する電極３が形成される。基板１０の表面に垂直な方向（基板１０の法線方向）から見た場合に、電極３は、電極１および電極２の各々と交差する。図２の構造例において、ＩＩＩ−ＩＩＩ線が示す断面を図３、ＩＶ−ＩＶ線が示す断面を図４に示す。

図５は、ラッチ回路１００の構造概念図である。この例では、電極１および電極２が形成される層を「下部電極層」と表記し、電極３が形成される層を「上部電極層」と表記する。

図５に示すように、電極３と電極１は、両者の交差点で抵抗変化膜２０を挟んでメモリスタＡを形成する。つまり、メモリスタＡは、電極１と、電極３と、電極１および電極３に挟まれるとともに電極１および電極３の各々と接続される抵抗変化膜２０とを有すると捉えることができる。この例では、電極１はメモリスタＡの下部電極として機能し、電極３はメモリスタＡの上部電極として機能する。

また、図５に示すように、電極３と電極２は、両者の交差点で抵抗変化膜２０を挟んでメモリスタＢを形成する。つまり、メモリスタＢは、電極２と、電極３と、電極２および電極３に挟まれるとともに第２電極２および電極３の各々と接続される抵抗変化膜２０とを有すると捉えることができる。この例では、電極２はメモリスタＢの下部電極として機能し、電極３はメモリスタＢの上部電極として機能する。また、この例では、各メモリスタ（Ａ，Ｂ）の一方の電極（この例では上部電極）は、一体に形成されていると捉えることができる。

また、この例では、電極１、電極２および電極３の各々は配線としても機能するが、これに限らず、例えば各メモリスタ（Ａ，Ｂ）の電極（上部電極あるいは下部電極）と、その電極に接続される配線とが別個に形成されてもよい。この場合、各メモリスタ（Ａ，Ｂ）の電極の材料と、配線の材料とは同じ材料でもよいし、異なる材料でもよい。ただし、本実施形態のように、各メモリスタの電極が配線を兼ねることにより、電極と配線とが別個に形成される場合に比べて、製造が容易になるという利点がある。

本実施形態では、（電極１の仕事関数）＜（電極３の仕事関数）＜（電極２の仕事関数）という関係が成立するように各電極の材料が選定される。以下、具体的な内容を説明する。以下の説明では、電極１の材料を「第１材料」、電極３の材料を「第２材料」、電極２の材料を「第３材料」と呼ぶ場合がある。

第２材料（電極３の材料）は、例えば金属であってもよい。本実施形態では、電極３は銀（以下、「Ａｇ」と表記）で構成される。また、第１材料（電極１の材料）は、例えば半導体であってもよい。本実施形態では、電極１は、シリコンに砒素などの５価元素を不純物として添加したｎ型シリコン（以下、「ｎ^＋Ｓｉ」と表記）で構成される。さらに、第３材料（電極２の材料）は、例えば半導体であってもよい。本実施形態では、電極２は、シリコンに硼素などの３価元素を不純物として添加したｐ型シリコン（以下、「ｐ^＋Ｓｉ」と表記）で構成される。

また、抵抗変化膜２０は、可動イオンを含む薄膜であり、例えばイオン伝導体などで構成され得る。イオン伝導体の例としては、金属フッ化物などの金属ハロゲン化物が挙げられる。本実施形態では、抵抗変化膜２０は、１０〜１００ｎｍ程度のＣａＦ_２薄膜で構成される。ＣａＦ_２はＣａイオンの正四面体格子の中心にＦイオンが存在する構造をしている。ＣａＦ_２は、Ｆイオンの一部が欠損して陽イオンとして振舞うＦ欠損を多量に含んでいる。Ｆ欠損は０．５ｅＶ程度の低いマイグレーションエネルギーを持ち、正四面体Ｃａ結晶の中を比較的自由に動くことができる。従って、ＣａＦ_２の内部電界によってＦ欠損の分布が変化する。なお、抵抗変化膜２０の材料は、上下の電極材料と協同してメモリスタの機能を実現できるものであればよく、その種類は任意である。ＣａＦ_２と同様の性質を持つ材料としては、例えばＳｒＦ_２、ＢａＦ_２、ＳｒＣｌ_２、ＰｂＦ_２等の金属ハロゲン化物の他、ＺｒＯｘ、ＴｉＯｘ、ＨｆＯｘ、ＮｉＯ、ＴａＯｘなどの遷移金属酸化物、ＡｌＯｘ、ＭｇＯなどの金属酸化物、ＳｉＯｘなどの半導体酸化物、Ａｇ_２Ｓ、ＣｕＳ、Ａｇ_２Ｓｅ、ＣｕＳｅ、ＧｅＳ、ＧｅＳｅなどの硫化物やセレン化物（カルコゲナイド）等が挙げられる。以下では、特に断りのない限り、抵抗変化膜２０がＣａＦ_２で構成される場合を例に挙げて説明する。

次に、各メモリスタ（Ａ，Ｂ）の動作例を説明する。まず、図６乃至図８を参照しながら、メモリスタＡの動作例を説明する。前述したように、電極１の材料であるｎ^＋Ｓｉの仕事関数（４．１ｅＶ）は、電極３の材料であるＡｇの仕事関数（４．３ｅＶ）よりも小さい。図６に示すように、この仕事関数の差に起因して（フェルミ面をそろえるため）、ＣａＦ_２での内部には電界が生じ、陽イオンはＡｇ側に引き寄せられる一方、陰イオンはｎ^＋Ｓｉ側に引き寄せられる。この内部電界によってＦ欠損の分布が変化する。

図７に示すように、陽イオンとして振舞うＦ欠損は、ＣａＦ_２とＡｇの界面（抵抗変化膜２０と電極３の界面）に蓄積してＦ欠損蓄積層を形成する。Ｆ欠損蓄積層は導電性が高く、電極のように振舞うことからバーチャルカソードと呼ばれている。Ｆ欠損蓄積層は比較的緩やかな内部電界で蓄積したものであるので、ｎ^＋Ｓｉ側（電極１側）へ向かって濃度が徐々に薄くなっていくが、図７に示したように、一部のＦ欠損はＣａＦ_２とｎ^＋Ｓｉの界面のごく近くまでフィラメント状に伸びてきている（図７では、「Ｆ欠損フィラメント」と表記）。

ここで、Ａｇに負の電圧バイアスを印加すると、ＣａＦ_２とｎ^＋Ｓｉの界面近傍まで伸びているＦ欠損フィラメントは負に帯電し、さらに多くのＦ欠損を引き寄せ、先端が成長してＣａＦ_２とｎ^＋Ｓｉの界面に到達する。すると、系は急激に低抵抗状態（close）へ遷移する。一方、Ａｇに正の電圧バイアスを印加すると、Ｆ欠損蓄積層は正に帯電するので、フィラメントの先端は分解し、ＣａＦ_２とｎ^＋Ｓｉの界面から遠ざかり、系は高抵抗状態（open）へ遷移する。

図８は、実測したメモリスタＡの電流電圧特性である。横軸は電極３（Ａｇ）に印加される電圧を示す。図８の矢印は、電圧の掃引に伴う電流変化の方向を示している。また、図８において、Ｘ１からＸ２に至るまでの区間はcloseとなる区間を示し、Ｙ１からＹ２に至るまでの区間はopenとなる区間を示す。上述のように、電極３（Ａｇ）に負の電圧バイアスを印加すると、Ｆ欠損フィラメントの先端が成長して電流が急激に上昇し、低抵抗状態になる（closeする）ことが分かる。一方、電極３（Ａｇ）に印加する電圧バイアスを正へ変化させると、Ｆ欠損フィラメントの先端が分解され、電流が低下して高抵抗状態になる（openする）ことが分かる。

次に、図９乃至図１１を参照しながら、メモリスタＢの動作例を説明する。前述したように、電極２の材料であるｐ^＋Ｓｉの仕事関数（５．２ｅＶ）は、電極３の材料であるＡｇの仕事関数（４．３ｅＶ）よりも大きいので、メモリスタＡとは全く逆の現象が起こる。図９に示すように、電極２と電極３との間の仕事関数の差に起因して（フェルミ面をそろえるため）、ＣａＦ_２での内部には電界が生じ、陽イオンはｐ^＋Ｓｉ側に引き寄せられる一方、陰イオンはＡｇ側に引き寄せられる。この内部電界によってＦ欠損の分布が変化する。

図１０に示すように、陽イオンとして振舞うＦ欠損は、ＣａＦ_２とｐ^＋Ｓｉの界面（抵抗変化膜２０と電極２の界面）に蓄積してＦ欠損蓄積層を形成する。Ｆ欠損蓄積層は比較的緩やかな内部電界で蓄積したものであるので、Ａｇ側（電極３側）へ向かって濃度が徐々に薄くなっていくが、図１０に示したように、Ｆ欠損フィラメントはＣａＦ_２とＡｇの界面のごく近くまで伸びてきている。

ここで、Ａｇに正の電圧バイアスを印加すると、ｐ^＋Ｓｉには相対的に負の電圧バイアスが印加されることになるので、ＣａＦ_２とＡｇの界面近傍まで伸びているＦ欠損フィラメントは負に帯電し、さらに多くのＦ欠損を引き寄せ、先端が成長してＣａＦ_２とＡｇの界面に到達する。すると、系は急激に低抵抗状態（close）へ遷移する。一方、Ａｇに負の電圧バイアスを印加すると、ｐ^＋Ｓｉには相対的に正の電圧バイアスが印加されることになるので、Ｆ欠損蓄積層は正に帯電してフィラメントの先端は分解し、ＣａＦ_２とＡｇの界面から遠ざかり、系は高抵抗状態（open）へ遷移する。

図１１は、実測したメモリスタＢの電流電圧特性である。横軸は電極３（Ａｇ）に印加される電圧を示す。図１１の矢印は、電圧の掃引に伴う電流変化の方向を示している。また、図１１において、Ｘ３からＸ４に至るまでの区間はcloseとなる区間を示し、Ｙ３からＹ４に至るまでの区間はopenとなる区間を示す。上述のように、電極３（Ａｇ）に正の電圧バイアスを印加すると、Ｆ欠損フィラメントの先端が成長して電流が急激に上昇し、低抵抗状態になる（closeする）ことが分かる。一方、電極３（Ａｇ）に印加する電圧バイアスを負へ変化させると、Ｆ欠損フィラメントの先端が分解され、電流が低下して高抵抗状態になる（openする）ことが分かる。

以上より、電極３に負の電圧バイアスを印加した場合、メモリスタＡはcloseに遷移し、メモリスタＢはopenに遷移する。一方、電極３に正の電圧バイアスを印加した場合、メモリスタＡはopenに遷移し、メモリスタＢはcloseに遷移する。つまり、メモリスタＡとメモリスタＢは、互いに相補的に動作する（互いに逆の極性を持つ）。

ここでは、電極３に負の電圧バイアスが印加される場合は、各メモリスタの上部電極（電極３）と下部電極（電極１または電極２）との間の電位差は負の極性である一方、電極３に正の電圧バイアスが印加される場合は、各メモリスタの上部電極と下部電極との間の電位差は正の極性であるとする。すなわち、メモリスタＡにおいては、上部電極と下部電極との間の電位差が負の極性の場合はcloseになる一方、上部電極と下部電極との間の電位差が正の極性の場合はopenになる。また、メモリスタＢにおいては、上部電極と下部電極との間の電位差が負の極性の場合はopenになる一方、上部電極と下部電極との間の電位差が正の極性の場合はcloseになる。

この例では、メモリスタＡは請求項の「第１メモリスタ」に対応する一方、メモリスタＢは請求項の「第２メモリスタ」に対応する。つまり、電極１は請求項の「第１電極」に対応し、電極２は請求項の「第３電極」に対応し、電極３は請求項の「第２電極」および「第４電極」に対応し、抵抗変化膜２０は請求項の「第１抵抗変化膜」および「第２抵抗変化膜」に対応する。また、請求項の「第１の極性」は「負の極性」に対応し、請求項の「第２の極性」は「正の極性」に対応する。

なお、各メモリスタの上部電極と下部電極との間の電位差の極性の決め方は、上記に限られるものではない。例えば電極３に負の電圧バイアスが印加される場合は、各メモリスタの上部電極と下部電極との間の電位差は正の極性である一方、電極３に正の電圧バイアスが印加される場合は、各メモリスタの上部電極と下部電極との間の電位差は負の極性であるとしてもよい。この場合、メモリスタＡにおいては、上部電極と下部電極との間の電位差が正の極性の場合はcloseになる一方、上部電極と下部電極との間の電位差が負の極性の場合はopenになる。また、メモリスタＢにおいては、上部電極と下部電極との間の電位差が正の極性の場合はopenになる一方、上部電極と下部電極との間の電位差が負の極性の場合はcloseになる。この場合は、請求項の「第１の極性」は「正の極性」に対応し、請求項の「第２の極性」は「負の極性」に対応する。

以上に説明したように、本実施形態のラッチ回路１００は、下部電極として機能する電極１、上部電極として機能する電極３、および、電極１と電極３との間に挟持された抵抗変化膜２０を有するメモリスタＡと、下部電極として機能する電極２、上部電極として機能する電極３、電極２と電極３との間に挟持された抵抗変化膜２０を有するメモリスタＢとを備える。そして、（電極１の材料の仕事関数）＜（電極３の材料の仕事関数）＜（電極２の材料の仕事関数）という関係が成立するように各電極の材料を選定することにより、メモリスタＡおよびメモリスタＢを互いに相補的に動作させることが可能になる。

後述するように、本実施形態では、（１）基板１０上に各メモリスタの下部電極（電極１、電極２）を形成し、（２）各メモリスタを覆う抵抗変化膜２０を成膜し、（３）抵抗変化膜２０の上面に共通の上部電極（電極３）を形成するという工程により、互いに相補的に動作する２つのメモリスタを基板１０上に形成することができるので、例えば一方のメモリスタの下部電極を他方のメモリスタの上部電極に配線するなどの工夫は必要としない。すなわち、本実施形態によれば、簡易な構成で、互いに相補的に動作するメモリスタを実現できる。

なお、本実施形態では、電極１の材料（第１材料）をｎ^＋Ｓｉ、電極２の材料（第３材料）をｐ^＋Ｓｉ、電極３の材料（第２材料）をＡｇとしたが、上記の仕事関数の関係が成立していれば、他の材料の組み合わせでもよい。

ここで、電極１と電極２の材料はイオン化しにくいことが望ましい。高濃度ドープの半導体はイオン化しにくい電極材料のひとつである。半導体はドープする不純物の種類や濃度によって仕事関数を調整することができるため、電極１と電極２で同一の半導体材料（例えばシリコン）を用いた上で、不純物を添加する（ドープする）ことによって仕事関数差を制御することが可能である。一般に、電極１と電極２で異なる材料を用いた場合、仕事関数以外に材料固有の性質が異なるため、必ずしも思い通りに回路が動作しないことがあり得る。例えば、両者の間でイオン化傾向が異なる場合、仕事関数以外にも酸化還元電位を考慮する必要が出てくる。一方、電極１と電極２で同一の半導体材料を用いる場合は、ドーピング条件のみを変えることで仕事関数のみに差をつけることができ、電極１および電極２の各々の材料固有の性質による余計な設計要素を排除することができる。

電極に用いる半導体材料の例としては、シリコン（Ｓｉ）の他、Ｇｅ、ＳｉＧｅ、ＳｉＣ等のＩＶ族半導体であっても良く、また、ＧａＡｓ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂなどの化合物半導体であっても良い。電極１と電極２との間に仕事関数差をつけるためにはバンドギャップが大きいことが望ましく、通常のＬＳＩの動作電圧を考えると、１ｅＶ以上のバンドギャップを持つ半導体、例えばシリコン（バンドギャップ：１．１ｅＶ）、ＳｉＣ（３．２ｅＶ）、ＩｎＰ（１．４ｅＶ）、ＧａＡｓ（１．５ｅＶ）などが望ましい。

各メモリスタの上部電極（電極３）の材料は、上述の通り、（電極１の仕事関数）＜（電極３の仕事関数）＜（電極２の仕事関数）を満たす必要がある。例えばシリコンやＧａＡｓの場合、電子親和力はおよそ４．１ｅＶであるので、高濃度Ｎ型半導体の仕事関数は４．１ｅＶ、高濃度Ｐ型半導体の仕事関数はそれぞれ５．２ｅＶ、５．６ｅＶとなる。これらの半導体を下部電極（電極１、２）として用いる場合、上部電極として用いる材料の仕事関数Ｗは４．１≦Ｗ≦５．２ｅＶ（シリコン）、５．６ｅＶ（ＧａＡｓ）を満たす必要がある。これを満たす金属は前述のＡｇ（４．３ｅＶ）の他、例えばＡｌ（４．２ｅＶ）、Ｔａ（４．２ｅＶ）、Ｍｏ（４．５ｅＶ）、Ｗ（４．５ｅＶ）、Ｃｏ（４．５ｅＶ）、Ｃｒ（４．５ｅＶ）、Ｃｕ（４．５ｅＶ）、Ｒｕ（４．７ｅＶ）、Ａｕ（４．７ｅＶ）、Ｐｄ（４．９ｅＶ）、Ｎｉ（５．２ｅＶ、ＧａＡｓのみ）、Ｉｒ（５．４ｅＶ、ＧａＡｓのみ）、ＴｉＮ（４．７ｅＶ）等がある。一方、例えばＩｎＰを用いる場合は、電子親和力がおよそ４．４ｅＶであるため、高濃度Ｎ型半導体の仕事関数は４．４ｅＶ、高濃度Ｐ型半導体の仕事関数は５．８ｅＶとなる。この場合は、上部電極の材料としては、例えばＭｏ（４．５ｅＶ）、Ｗ（４．５ｅＶ）、Ｃｏ（４．５ｅＶ）、Ｃｒ（４．５ｅＶ）、Ｒｕ（４．７ｅＶ）、Ａｕ（４．７ｅＶ）、Ｐｄ（４．９ｅＶ）、Ｎｉ（５．２ｅＶ）、Ｉｒ（５．４ｅＶ）、Ｐｔ（５．７ｅＶ）が挙げられる。

次に、本実施形態のラッチ回路１００の動作例を説明する。ラッチ回路１００の動作は、不図示の制御回路によって制御される。制御回路は、各電極（１、２、３）に供給する電圧を制御して、ラッチ回路１００の動作を制御する。ここでは、メモリスタＡがopen、メモリスタＢがcloseになる状態を「ロジック０」と定義し、メモリスタＡがclose、メモリスタＢがopenになる状態を「ロジック１」と定義する。また、メモリスタＡおよびメモリスタＢがopenになる状態を「リセット」と定義する。

ラッチ回路１００の動作を開始する前に、制御回路は、ラッチ回路１００の状態を「リセット」に設定する。より具体的には、図１２に示すように、制御回路は、電極３に供給する電圧をＧＮＤ（例えば０Ｖ）、電極１に供給する電圧を−Ｖ_{ｒｅｓｅｔＡ}（＜ＧＮＤ）、電極２に供給する電圧をＶ_{ｒｅｓｅｔＢ}（＞ＧＮＤ）に制御する。この場合、メモリスタＡの上部電極（電極３）に対して、正の電圧バイアス（＋Ｖ_{ｒｅｓｅｔＡ}）が印加され、メモリスタＢの上部電極（電極３）に対して、負の電圧バイアス（−Ｖ_{ｒｅｓｅｔＢ}）が印加されていると捉えることができる。

図１３は、各メモリスタ（Ａ，Ｂ）の動作概念図を示す図である。ここでは、上部電極（電極３）に印加される電圧バイアスがＶ_{ｒｅｓｅｔ}を超えれば、メモリスタはopenに遷移する。図１２の例では、メモリスタＡの上部電極に印加される電圧バイアス｜＋Ｖ_{ｒｅｓｅｔＡ}｜＞Ｖ_{ｒｅｓｅｔ}、メモリスタＢの上部電極に印加される電圧バイアス｜−Ｖ_{ｒｅｓｅｔＢ}｜＞Ｖ_{ｒｅｓｅｔ}となるので、メモリスタＡおよびメモリスタＢの各々は、openに遷移する。これにより、ラッチ回路１００の状態は「リセット」に設定される。

次に、ラッチ回路１００の状態が「リセット」から「ロジック０」に設定される場合を説明する。この場合、図１４に示すように、制御回路は、電極３に対して＋Ｖ_ｄ（＞０）の電圧を印加し、電極２に対して−Ｖ_{ｂａｓｅＢ}（＜０）の電圧を印加し、電極１に対して＋Ｖ_{ｂａｓｅＡ}（＞０）の電圧を印加する。この場合、メモリスタＢの上部電極（電極３）に対して、正の電圧バイアス（Ｖ_ｄ＋Ｖ_{ｂａｓｅＢ}）が印加されていると捉えることができる。図１３からも理解されるように、Ｖ_ｄ＋Ｖ_ｂａｓｅ＞Ｖ_ｓｅｔであれば、メモリスタはcloseに遷移する。図１４の例では、（Ｖ_ｄ＋Ｖ_{ｂａｓｅＢ}）＞Ｖ_ｓｅｔとなるので、メモリスタＢはcloseに遷移する。一方、メモリスタＡの上部電極（電極３）に印加される電圧バイアス｜Ｖ_ｄ−Ｖ_{ｂａｓｅＡ}｜は、十分に小さい値となる（Ｖ_ｓｅｔを下回る）ので、メモリスタＡはopenのままである。このようにして、ラッチ回路１００にデータが格納される。メモリスタは不揮発性であるので、電源を切っても、メモリスタＢはclose状態、メモリスタＡはopen状態に維持される。そして、「格納されたデータ」を出力するには、図１５に示すように、制御回路は、電極２に印加する電圧を＋Ｖ_ｄに制御し、電極１に印加する電圧を−Ｖ_ｄに制御する。これにより、電極３に＋Ｖ_ｄが出力される（出力Ｖout＝＋Ｖ_ｄ）。

次に、ラッチ回路１００の状態が「リセット」から「ロジック１」に設定される場合を説明する。この場合、図１６に示すように、制御回路は、電極３に対して−Ｖ_ｄの電圧を印加し、電極２に対して−Ｖ_{ｂａｓｅＢ}の電圧を印加し、電極１に対して＋Ｖ_{ｂａｓｅＡ}の電圧を印加する。この場合、メモリスタＡの上部電極（電極３）に対して、負の電圧バイアスは、（−Ｖ_ｄ−Ｖ_{ｂａｓｅＡ}）が印加されると捉えることができる。そして、図１６の例では、｜−Ｖ_ｄ−Ｖ_{ｂａｓｅＡ}｜＞Ｖ_ｓｅｔとなるので、メモリスタＡはcloseに遷移する。一方、メモリスタＢの上部電極（電極３）に印加される電圧バイアス｜−Ｖ_ｄ＋Ｖ_{ｂａｓｅＢ}｜は、十分に小さい値となる（Ｖ_ｓｅｔを下回る）ので、メモリスタＢはopenのままである。このようにして、ラッチ回路１００にデータが格納される。メモリスタは不揮発性であるので、電源を切っても、メモリスタＢはopen状態、メモリスタＡはclose状態に維持される。そして、「格納されたデータ」を出力するには、図１７に示すように、制御回路は、電極２に印加する電圧を＋Ｖ_ｄに制御し、電極１に印加する電圧を−Ｖ_ｄに制御する。これにより、電極３に−Ｖ_ｄが出力される（出力Ｖout＝−Ｖ_ｄ）。

ここでは、電極３に印加する電圧Ｖ_ｄを、比較的小さい電圧（Ｖ_ｓｅｔやＶ_{ｒｅｓｅｔ}に比べて小さい電圧）に制御することにより、伝送線路の途中にある他のラッチ回路やメモリスタの状態遷移が引き起こされることを抑制しつつ、電極１に対してＶ_{ｂａｓｅＡ}、電極２に対して−Ｖ_{ｂａｓｅＢ}を補助的に印加することにより、メモリスタＡ，Ｂの状態を遷移させる構成となっている。

次に、図１８を参照しながら、本実施形態のラッチ回路１００の製造方法の例を説明する。まず、基板１０上に絶縁膜１１を成膜する（図１８の（ａ））。絶縁膜１１は例えばＳｉＯ_２であり、膜厚は例えば５０ｎｍである。以下では、絶縁膜１１はＳｉＯ_２で構成される場合を例に挙げて説明する。次に、リソグラフィーとエッチング技術を利用して、紙面に垂直な方向（図１８のＹ方向）に沿って延びる溝を絶縁膜１１に掘る（図１８の（ｂ））。溝の幅（Ｙ方向と直交するＸ方向の寸法）は最小加工寸法ｆ程度である。基板１０が導電性の場合、溝の底は絶縁膜１１が残るように、絶縁膜の膜厚よりも溝を浅くする。基板１０が絶縁性の場合は、基板１０の表面に到達するまで溝を掘っても構わない。

次に、ＣＶＤやスパッタ等の方法で、電極１の材料を成膜し、電極１の材料（第１材料）で溝を埋める（図１８の（ｃ））。前述の通り、第１材料は、イオン化しにくい材料であることが望ましい。ここでは、第１材料がｎ^＋Ｓｉである場合を例に挙げて説明する。次に、ＣＭＰあるいはＲＩＥなどの方法により、絶縁膜１１の上面（表面）が露出するまで、Ｚ方向にｎ^＋Ｓｉを削る（図１８の（ｄ））。これにより、絶縁膜１１の中にｎ^＋Ｓｉがライン状に埋め込まれた構造になる。

次に、リソグラフィーとエッチング技術を用いて、電極１のｎ^＋Ｓｉラインと平行な溝を絶縁膜１１に掘り、電極１の場合と同様に、電極２の材料（第３材料）で溝を埋める（図１８の（ｅ））。第３材料は電極３（上部電極）よりも仕事関数が大きな材料であり、やはりイオン化しにくい材料であることが望ましい。ここでは、第３材料がｐ^＋Ｓｉである場合を例に挙げて説明する。

以上のように形成したｎ^＋Ｓｉのラインパターンおよびｐ^＋Ｓｉのラインパターンの上に、抵抗変化膜２０を成膜する。抵抗変化膜２０は、例えばＣａＦ_２薄膜であり、膜厚は例えば１０〜１００ｎｍ程度である（図１８の（ｆ））。ここでは、抵抗変化膜２０がＣａＦ_２である場合を例に挙げて説明する。次に、ｎ^＋Ｓｉのラインパターンおよびｐ^＋Ｓｉのラインパターンの延在方向と直交する方向（図１８のＸ方向）に延びるとともに、基板１０の法線方向（図１８のＺ方向）から見てｎ^＋Ｓｉのラインパターンおよびｐ^＋Ｓｉのラインパターンの各々と交差する電極３の材料（第２材料）のラインパターンを、抵抗変化膜２０の上面に形成する（図１８の（ｇ））。第２材料は例えばＡｇであり、厚さは例えば１０〜１００ｎｍ程度である。図１８の（ｈ）は、図１８の（ｇ）のＶ−Ｖ線の断面を示す図である。図１８の（ｈ）に示すように、ラインの幅（Ｙ方向の寸法）はｆ以下である。また、ラインのピッチは２ｆである。電極３の材料（第２材料）の成膜、ラインのパターニング方法は一般的なＬＳＩの配線プロセスに準ずるものであり、詳細な説明は省略する。以上のようにして図２のラッチ回路１００が形成される。

ここで、リソグラフィーの合わせ精度は最小加工寸法の２０％程度である。従って２本の電極１（ｎ^＋Ｓｉライン）の間に電極２（ｐ^＋Ｓｉライン）を埋め込む場合、±２０％程度の合わせズレを考慮して、図１８の（ｉ）に示すように、ｎ^＋Ｓｉラインの間隔を１．５ｆ以上に設計する必要がある。このことは、ｎ^＋Ｓｉラインとｐ^＋Ｓｉラインのペアが占める最小幅、つまりペアの最小ピッチは１．５ｆ＋１ｆ（ｎ^＋Ｓｉラインの幅）＝２．５ｆであることを意味する。一方、上述の通り、電極３（上部電極）の最小ピッチは２ｆである。従って、このラッチ回路１００の最小サイズは、２．５ｆ×２ｆ＝５ｆ^２となる。

一方、図１９は、２種類の電極材料（１０１、１０２）を用いてメモリスタＡｘ，Ｂｘが形成される場合の構造概念図である。この場合、２つのメモリスタ（Ａｘ，Ｂｘ）を相補的に動作させるためには、例えば一方のメモリスタＡｘの下部電極と、他方のメモリスタＢｘの上部電極とを接続する必要がある。このため、図１９の例では、上部電極層と下部電極層との間にビアが設けられて、一方のメモリスタＡｘの下部電極と、他方のメモリスタＢｘの上部電極とが接続されている。つまり、図１９の例では、ビアを形成するための領域を確保する必要があり、最小加工寸法をｆとすると、同一配線層内の配線間隔は３ｆ程度以上になる。従って、ひとつのラッチ回路の下部電極層ピッチは６ｆ、上部電極層ピッチは３ｆとなり、ひとつのラッチ回路あたり１８ｆ^２程度以上の面積が必要になる。

これに対して、本実施形態では、一方のメモリスタの下部電極を他方のメモリスタの上部電極に配線する必要が無いので、ビアを形成するための領域は不要となる。したがって、図１９の例に比べて、ひとつのラッチ回路を形成するのに必要な基板１０上の面積を小さくできる。上述したように、本実施形態では、ひとつのラッチ回路を形成するのに必要な基板１０上の面積の最小サイズは５ｆ^２で済む。ＬＳＩの素子高密度化の観点からは、ラッチ回路の面積を小さくすることが望ましいため、ラッチ回路の最小サイズを低減可能な本実施形態の構成は格別に有効である。

（第１実施形態の変形例１）
次に、図２０を参照しながら、ラッチ回路の別の製造方法の例を説明する。図１８の例では、電極１および電極２を絶縁膜１１中に埋め込んで作成する方法を説明したが、基板１０が絶縁性の場合は、図２０の例のように、絶縁膜１１を設けずに基板１０上に形成しても良い。まず、基板（絶縁性の基板）１０上にレジスト１２を塗布する（図２０の（ａ））。次に、リソグラフィーとエッチング技術を利用してＹ方向に沿って延びる溝をレジスト１２に掘る（図２０の（ｂ））。溝の幅（Ｘ方向の寸法）は最小加工寸法ｆ程度である。次に、ＣＶＤやスパッタなどの方法で、電極１の材料（ここではｎ^＋Ｓｉ）を成膜し、電極１の材料で溝を埋める（図２０の（ｃ））。次に、有機溶剤などでレジストを除去すると、電極１の材料のラインのみが基板１０上に残る（図２０の（ｄ））。同様にして、電極１の材料のラインと平行な電極２の材料（ここではｐ^＋Ｓｉ）のラインを基板１０上に形成する（図２０の（ｅ））。前述の通り、リソグラフィーの合わせ精度から、電極１のラインと電極２のラインのペアの最小ピッチは２．５ｆである。その後は図１８の場合と同様に、抵抗変化膜２０を成膜し（図２０の（ｆ））、電極３（上部電極）を形成する（図２０の（ｇ））。図１８の（ｉ）と同様に、ラッチ回路１００の最小サイズは２．５ｆ×２ｆ＝５ｆ^２となる。

（第１実施形態の変形例２）
次に、図２１を参照しながら、ラッチ回路の別の製造方法の例を説明する。電極１，２を半導体で構成する場合は、イオン注入を打ち分けるという方法で電極を作成することも可能である。その例を図２１の（ａ）〜（ｇ）に示す。

まず、絶縁性の基板１０上に非ドープ半導体もしくは不純物濃度が１×１０^１８ｃｍ^−３未満の低濃度ドープ半導体１３を成膜する（図２１の（ａ））。以下では、ドープ半導体１３が非ドープＳｉである場合を例に挙げて説明する。次に、リソグラフィーおよびエッチング技術を用いて、互いに平行にＹ方向に延びる２本のＳｉラインが基板１０上に形成されるように、ドープ半導体１３を加工する（図２１の（ｂ））。Ｓｉラインの幅はｆもしくはスリミング技術によってf以下にできる。Ｓｉラインのピッチは２ｆである。

次に、リソグラフィーによって、隣り合うＳｉラインのうちの一方のみをレジスト１２で覆う。ラインの最小間隔がｆ程度であるので、リソグラフィーの合わせ精度±０．２ｆで隣り合うＳｉラインのうちの一方のみをレジスト１２で覆うことは可能である。このレジスト１２をマスクとしてドナー不純物のイオン注入を行う（図２１の（ｃ））。ドナー不純物は例えばＡｓである。これにより、ｎ^＋Ｓｉのライン（電極１のライン）が基板１０上に形成される。

同様にして、Ａｓを注入したＳｉラインをレジスト１２で覆い、Ａｓを注入していないＳｉラインのみにアクセプタ不純物のイオン注入を行う（図２１の（ｄ））。アクセプタ不純物は例えばＢである。不純物注入後に必要に応じて不純物の活性化のための熱処理を行う。これにより、ｐ^＋Ｓｉのライン（電極２のライン）が基板１０上に形成される。

次に、電極１および電極２を覆うように抵抗変化膜２０を成膜する（図２１の（ｅ））。抵抗変化膜２０は例えば膜厚１０〜１００ｎｍのＣａＦ_２膜である。抵抗変化膜２０を成膜後、その抵抗変化膜２０の上面に電極３（上部電極）を形成する（図２１の（ｆ）、（ｇ））。
より具体的には、図１８の例と同様に、電極１および電極２の延在方向と直交する方向（Ｘ方向）に延びるとともに、基板１０の法線方向（Ｚ方向）から見て電極１のラインパターンおよび電極２のラインパターンの各々と交差する電極３のラインパターンを、抵抗変化膜２０の上面に形成する。なお、図２１の（ｇ）は、図２１（ｆ）のＶＩ−ＶＩ線の断面を示す図である。

（第１実施形態の変形例３）
図２１の例では、絶縁性の基板１０に非ドープＳｉ（真性の半導体材料）を成膜し、ライン状に切り出す方法を説明したが、例えば図２２に示すように、絶縁膜１１に埋め込む方法で電極１，２用のラインを形成しても良い。まず、基板１０上に絶縁膜１１を成膜する（図２２の（ａ））。次に、リソグラフィーとエッチング技術を利用して、互いに平行に紙面に垂直な方向（Ｙ方向）に沿って延びる２本の溝を絶縁膜１１に掘り（図２２の（ｂ））、この溝に非ドープＳｉを埋め込む（図２２の（ｃ））。この埋め込み方法は図１８の（ａ）〜（ｄ）と全く同様であるので、詳細な説明は省略する。埋め込み後のプロセスは図２１の（ｃ）〜（ｇ）と全く同様であるので、詳細な説明は省略する。最終的には、図２２の（ｆ）および（ｇ）に示す構造が出来上がる。

図２１および図２２の製造方法例では、電極１，２用のラインを、非ドープＳｉから１回のリソグラフィーで切り出しているため、図２１の（ｆ）および図２２の（ｆ）に示したとおり、各ラインの最小ピッチは２ｆである。従って、電極１と電極２のペアで考えると最小ピッチは４ｆとなる。上部電極（電極３）の最小ピッチが２ｆであるので、このラッチ回路の最小面積は４ｆ×２ｆ＝８ｆ^２である。

（第１実施形態の変形例４）
次に、図２３を参照しながら、ラッチ回路の別の製造方法の例を説明する。これまでに説明した方法では、電極１，２をリソグラフィーによって作り分けていた。このため、２回以上の合わせ精度の高いリソグラフィーが必要であり、製造コストがかかる。そこで、以下では、リソグラフィーの回数を１回とする製造方法の例を説明する。

まず、ＣＶＤなどの方法で、絶縁性の基板１０上に電極１の材料（第１材料）を成膜する（図２３の（ａ））。第１材料は例えばｎ^＋Ｓｉであり、厚さは例えば２０ｎｍ程度である。ここでは、第１材料がｎ^＋Ｓｉである場合を例に挙げて説明する。次に、リソグラフィーおよびエッチング技術を用いて、互いに平行にＹ方向に延びる２本のｎ^＋Ｓｉラインが基板１０上に形成されるように、成膜されたｎ^＋Ｓｉを加工する（図２３の（ｂ））。リソグラフィーの最小加工寸法がfである場合、ｎ^＋Ｓｉラインのピッチは２ｆとなる。マスク材のラインの幅（Ｘ方向の寸法）はｆ程度で形成できるが、必要に応じてスリミングなどを施すことにより、f以下にすることもできる。

次に、ｎ^＋Ｓｉラインを覆う側壁材１４を基板１０上に成膜する（図２３の（ｃ））。側壁材１４は例えばＳｉＮ、ＳｉＯ_２などの絶縁体であり、厚さは例えば５ｎｍ程度である。次に、例えばＲＩＥなどの直進性の良いエッチング技術を用いて、ｎ^＋Ｓｉラインの側面に側壁１５が形成されるように、側壁材１４をエッチングする（図２３の（ｄ））。ここで、直進性の良いエッチング技術を用いることにより、ｎ^＋Ｓｉラインの側面に側壁材１４を残して側壁１５を形成することが可能になる。

次に、ＣＶＤあるいはスパッタなどの方法で、側壁１５が形成されたｎ^＋Ｓｉラインを覆うように、電極２の材料（第３材料）を基板１０上に成膜する（図２３の（ｅ））。ここでは、第３材料がｐ^＋Ｓｉである場合を例に挙げて説明する。次に、ＣＭＰあるいはＲＩＥなどの方法により、ｎ^＋Ｓｉラインが露出するまで、Ｚ方向にｐ^＋Ｓｉを削る（図２３の（ｆ））。これにより、ｎ^＋Ｓｉラインとｐ^＋Ｓｉラインが交互に並ぶ（図２３の（ｆ））。ｎ^＋Ｓｉラインとｐ^＋Ｓｉラインは、側壁１５によって電気的に絶縁されている。なお、例えばウェットエッチングなどの方法で側壁１５を除去してもよい。側壁１５を除去してもｎ^＋Ｓｉラインとｐ^＋Ｓｉラインとの間にはエアギャップが残るため、両者は電気的に絶縁される。

次に、ｎ^＋Ｓｉラインパターンおよびｐ^＋Ｓｉラインパターンの上面に抵抗変化膜２０を成膜し、成膜した抵抗変化膜２０の上面に上部電極（電極３）を形成する（図２３の（ｇ）、（ｈ））。抵抗変化膜２０は例えば厚さ１０〜１００ｎｍのＣａＦ_２薄膜である。上部電極は、ｎ^＋Ｓｉのラインパターンおよびｐ^＋Ｓｉのラインパターンの延在方向と直交する方向（Ｘ方向）に延びるとともに、基板１０の法線方向（Ｚ方向）から見てｎ^＋Ｓｉのラインパターンおよびｐ^＋Ｓｉのラインパターンの各々と交差するライン状電極であり、材料は例えばＡｇである。

以上の製造方法で作成したラッチ回路では、電極１のラインのピッチが２ｆであり、電極２は電極１の間に形成することから、電極１，２のペアの最小ピッチは２ｆである。上部電極（電極３）の最小ピッチは２ｆであるので、ラッチ回路の最小面積は２ｆ×２ｆ＝４ｆ^２であり、ラッチ回路のサイズのさらなる低減を図ることが可能になる。

（第２実施形態）
次に、第２実施形態について説明する。上述の第１実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。第２実施形態では、電極１および電極２は、基板１０の表面上に形成された配線層の上面に形成される点で第１実施形態と相違する。以下、具体的に説明する。

図２４は、第２実施形態のラッチ回路２００の構造例を示す鳥瞰図である。図２４に示すように、基板１０上には、互いにＹ方向に沿って平行に延在する電極１および電極２が形成される。そして、電極１および電極２の各々を覆うように抵抗変化膜２０が成膜され、抵抗変化膜２０の上面にはＹ方向と直交するＸ方向に延在する電極３が形成される。基板１０の法線方向から見た場合に、電極３は、電極１および電極２の各々と交差する。

電極１および電極２と基板１０の間には、電極１および電極２の材料よりも抵抗率の低い材料で形成された配線層１６が介在している。かかる配線層１６が、第１電極および第２電極の各々に接続されることにより、電極１および電極２のＹ方向の抵抗を小さくすることができる。つまり、配線層１６は、電極１および電極２のＹ方向の抵抗を低減させる役割を果たす。図２４の構造例において、ＩＸ−ＩＸ線が示す断面を図２５、Ｘ−Ｘ線が示す断面を図２６に示す。

第１実施形態と同様に、電極３と電極１はその交差点で抵抗変化膜２０をはさんでメモリスタＡを形成し、電極３と電極２はその交差点で抵抗変化膜２０をはさんでメモリスタＢを形成する。電極１および電極２は、例えば半導体で形成されており、例えば電極１の材料はｎ^＋Ｓｉ、電極２の材料はｐ^＋Ｓｉである。配線層１６は電極１および電極２の材料よりも抵抗率の低い材料で形成される。例えば電極１，２が半導体で形成される場合は、配線層１６の材料としては金属などが望ましい。例えば耐熱性が高く、反応性の低い金属であっても良く、例えばＷ、Ｍｏ、ＴｉＮ等であっても良い。また、加工が容易な金属であってもよく、例えばＡｌ、Ｃｕ等であっても良い。また、配線層１６は、二種類以上の金属の多層構造であっても良い。

（第３実施形態）
次に、第３実施形態について説明する。上述の各実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。第３実施形態では、電極１および電極２は上部電極として機能し、電極３は下部電極として機能する点で上述の各実施形態と相違する。以下、具体的に説明する。

図２７は、第３実施形態のラッチ回路２００の構造例を示す鳥瞰図である。図２７に示すように、基板１０上には、Ｙ方向に沿って延在する電極３が形成される。そして、電極３を覆うように抵抗変化膜２０が成膜され、抵抗変化膜２０の上面には、互いに平行にＸ方向に延在する電極１および電極２が形成される。基板１０の法線方向から見た場合に、電極３は、電極１および電極２の各々と交差する。図２７の構造例において、ＸＩ−ＸＩ線が示す断面を図２８、ＸＩＩ−ＸＩＩ線が示す断面を図２９に示す。電極３と電極１はその交差点で抵抗変化膜２０をはさんでメモリスタＡを形成し、電極３と電極２はその交差点で抵抗変化膜２０をはさんでメモリスタＢを形成する。本実施形態は、上述の各実施形態の電極１，２と電極３を上下に入れ替えた構造であり、他はすべて同様であるので、詳細な説明は省略する。

（第３実施形態の変形例）
なお、下部電極として機能する電極３が絶縁膜１１に埋め込まれた構造でもよい。この場合、図２２の例のように、基板１０上に絶縁膜１１が形成されることが必要である。図３０は、基板１０の表面上に成膜された絶縁膜１１の中に電極３が埋め込まれた構造の例を示す鳥瞰図である。図３０の構造例において、ＸＩＩＩ−ＸＩＩＩ線が示す断面を図３１、ＸＩＶ−ＸＩＶ線が示す断面を図３２に示す。

以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

上述の各実施形態では、各メモリスタ（Ａ，Ｂ）に含まれる抵抗変化膜は、共通の抵抗変化膜２０で構成されている。つまり、請求項の「第１抵抗変化膜」および「第２抵抗変化膜」は一体に形成される形態を例示しているが、これに限らず、請求項の「第１抵抗変化膜」および「第２抵抗変化膜」は別個に（非連続に）形成される形態であってもよい。ただし、上述の各実施形態のように、請求項の「第１抵抗変化膜」および「第２抵抗変化膜」が一体に形成される形態によれば、「第１抵抗変化膜」と「第２抵抗変化膜」とが別個に形成される場合に比べて、製造が容易になるという利点がある。

要するに、本発明の半導体装置（例えばラッチ回路）は、第１材料で構成される第１電極（実施形態の「電極１」に対応）と、第２材料で構成される第２電極（実施形態の「電極３」に対応）と、第１電極および第２電極に挟まれるとともに第１電極および第２電極の各々と接続される第１抵抗変化膜（実施形態の「抵抗変化膜２０」に対応）と、を有する第１メモリスタ（実施形態の「メモリスタＡ」に対応）と、第３材料で構成される第３電極（実施形態の「電極２」に対応）と、第２材料で構成される第４電極（実施形態の「電極３」に対応）と、第３電極および第４電極に挟まれるとともに第３電極および第４電極の各々に接続される第２抵抗変化膜（例えば実施形態の「抵抗変化膜２０」）と、を有する第２メモリスタ（例えば実施形態の「メモリスタＢ」）と、を備え、第１材料の仕事関数は、第２材料の仕事関数よりも小さく、第３材料の仕事関数は、第２材料の仕事関数よりも大きい形態であればよい。

なお、上述の各実施形態および変形例は、適宜に組み合わせることが可能である。

１ 電極
２ 電極
３ 電極
１０ 基板
１１ 絶縁膜
１２ レジスト
１３ ドープ半導体
１４ 側壁材
１５ 側壁
１６ 配線層
２０ 抵抗変化膜
１００ ラッチ回路
２００ ラッチ回路
Ａ メモリスタ
Ｂ メモリスタ

Claims (8)

1. 第１材料で構成される第１電極と、第２材料で構成される第２電極と、前記第１電極および前記第２電極に挟まれるとともに前記第１電極および前記第２電極の各々と接続される第１抵抗変化膜と、を有する第１メモリスタと、
   第３材料で構成される第３電極と、前記第２材料で構成される第４電極と、前記第３電極および前記第４電極に挟まれるとともに前記第３電極および前記第４電極の各々に接続される第２抵抗変化膜と、を有する第２メモリスタと、を備え、
   前記第１材料の仕事関数は、前記第２材料の仕事関数よりも小さく、前記第３材料の仕事関数は、前記第２材料の仕事関数よりも大きい、
   半導体装置。
2. 前記第１電極と前記第２電極との間の電位差が第１の極性の場合は、前記第１メモリスタは低抵抗状態になる一方、前記第１電極と前記第２電極との間の電位差が前記第１の極性とは逆の極性を示す第２の極性の場合は、前記第１メモリスタは高抵抗状態になり、
   前記第３電極と前記第４電極との間の電位差が前記第１の極性の場合は、前記第２メモリスタは高抵抗状態になる一方、前記第３電極と前記第４電極との間の電位差が前記第２の極性の場合は、前記第２メモリスタは低抵抗状態になる、
   請求項１の半導体装置。
3. 前記第２電極および前記第４電極は一体に形成される、
   請求項１の半導体装置。
4. 前記第１抵抗変化膜および前記第２抵抗変化膜は一体に形成される、
   請求項１の半導体装置。
5. 前記第１材料はＮ型半導体である一方、前記第３材料はＰ型半導体である、
   請求項１の半導体装置。
6. 前記Ｎ型半導体および前記Ｐ型半導体の各々の半導体材料はシリコンであり、前記第２材料は仕事関数が４．１ｅＶ以上の金属である、
   請求項５の半導体装置。
7. 前記第１抵抗変化膜および前記第２抵抗変化膜の各々は、イオン伝導体である、
   請求項１の半導体装置。
8. 前記第１抵抗変化膜および前記第２抵抗変化膜の各々は、金属フッ化物である、
   請求項７の半導体装置。

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