JP2013182097A - Random number generator and encryption processing device - Google Patents
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Abstract
Description
本開示は、乱数生成装置、および暗号処理装置に関する。 The present disclosure relates to a random number generation device and a cryptographic processing device.
電子マネーや有料コンテンツ、個人情報等を取り扱う半導体集積回路（ＩＣ）においては、暗号化や署名、認証といった、各種セキュリティ機能を実現することが必要不可欠である。また、このようなセキュリティ機能を安全かつ適切に利用するためには乱数の存在が必要不可欠であるため、乱数生成機能もまた、ＩＣ上に実装されることが多い。 In a semiconductor integrated circuit (IC) that handles electronic money, paid content, personal information, and the like, it is essential to implement various security functions such as encryption, signature, and authentication. In addition, since the presence of random numbers is indispensable in order to use such a security function safely and appropriately, the random number generation function is also often mounted on an IC.
ＩＣ上で乱数を生成するための主な手法として、擬似乱数生成装置を利用した手法が知られている。
擬似乱数生成装置とは、ある入力値（ＳＥＥＤ）を特定のアルゴリズムに従って処理することにより、統計学的な観点から真の乱数と見分けがつきにくい値（擬似乱数）を出力するものである。
As a main technique for generating a random number on an IC, a technique using a pseudo-random number generator is known.
The pseudo-random number generator outputs a value (pseudo-random number) that is difficult to distinguish from a true random number from a statistical viewpoint by processing a certain input value (SEED) according to a specific algorithm.
ここで、擬似乱数を生成するためのアルゴリズムは確定的アルゴリズムであるため、入力値（ＳＥＥＤ）が同じであれば、同一の擬似乱数系列を出力する。しかしながら、セキュリティの用途に擬似乱数を用いる場合、ＩＣ毎及び擬似乱数生成毎に出力される値が異なり、かつある出力値から次の出力値が予想できないことが必要となる。
このため、通常はＩＣに書き換え可能な不揮発性メモリを実装し、ＩＣ製造時にＩＣ毎に異なる入力値（ＳＥＥＤ）を書き込み、ＩＣ毎に異なる値の乱数出力を実現させている。
また、擬似乱数の生成処理毎に入力値（ＳＥＥＤ）を更新することで、擬似乱数を生成する処理毎に出力値を変更可能とした構成もある。
Here, since the algorithm for generating the pseudo random number is a deterministic algorithm, if the input value (SEED) is the same, the same pseudo random number sequence is output. However, when using pseudo-random numbers for security purposes, it is necessary that the output value differs for each IC and for each pseudo-random number generation, and the next output value cannot be predicted from a certain output value.
For this reason, normally, a rewritable nonvolatile memory is mounted on the IC, and a different input value (SEED) is written for each IC at the time of manufacturing the IC, thereby realizing random number output of a different value for each IC.
There is also a configuration in which the output value can be changed for each process of generating a pseudo-random number by updating the input value (SEED) for each process of generating the pseudo-random number.
しかしながら、ＩＣ上に書き換え可能な不揮発性メモリを搭載することはＩＣコストの増大を招く。さらに、不揮発性メモリの書き換え回数には上限があり、乱数生成処理毎に書き換えを実行すると、メモリの劣化により耐用期間が短くなるという問題がある。 However, mounting a rewritable nonvolatile memory on an IC causes an increase in IC cost. Furthermore, there is an upper limit to the number of times the nonvolatile memory can be rewritten, and if the rewriting is performed for each random number generation process, there is a problem that the useful life is shortened due to the deterioration of the memory.
このような問題を解決するため、乱数生成時における入力値（ＳＥＥＤ）を利用することなく、ＩＣ毎かつ乱数生成毎に異なる値を出力可能とする構成が望ましい。
すなわち、入力値（ＳＥＥＤ）を利用することなく十分なランダム性を有する乱数出力を可能とした乱数生成装置（エントロピー源）の実現が望まれている。
In order to solve such a problem, it is desirable to be able to output a different value for each IC and for each random number generation without using the input value (SEED) at the time of random number generation.
That is, it is desired to realize a random number generation device (entropy source) that can output a random number having sufficient randomness without using an input value (SEED).
ＩＣ上に実装可能な代表的な乱数生成装置（エントロピー源）としては、リングオシレータ（ＲＯ：Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ）を利用したものがある。
リングオシレータ（ＲＯ）は、奇数個のインバータを直列接続したインバータチェーンにおいて、チェーンの末尾（最終段）における出力を、チェーンの先頭（１段目）における入力へとＲｉｎｇ状に接続することにより、出力を一定の周期で発振させるものである。
As a typical random number generation device (entropy source) that can be mounted on an IC, there is a device that uses a ring oscillator (RO).
The ring oscillator (RO) is an inverter chain in which an odd number of inverters are connected in series, and by connecting the output at the end of the chain (final stage) to the input at the top of the chain (first stage) in a ring shape, The output is oscillated at a constant period.
リングオシレータ（ＲＯ）の発振周期は、主に各インバータ及び配線における遅延値とチェーンを構成するインバータの個数（段数）、電圧、温度によって大まかに決定される。
しかしながら、実際にリングオシレータ（ＲＯ）を稼働させた場合、信号がＨｉｇｈからＬｏｗあるいはＬｏｗからＨｉｇｈに変化する変化位置（エッジ）がインバータを経由するたびに、温度、電圧、ランダムノイズ等の影響によりずれるという現象が発生する。すなわち、インバータの信号伝達に掛る時間の変化が発生する。これをジッタという。
リングオシレータ（ＲＯ）を用いた乱数生成装置は、主にこのジッタのランダム性を利用して出力をランダムな値に設定することを実現している。
The oscillation period of the ring oscillator (RO) is roughly determined mainly by the delay value in each inverter and wiring, the number of inverters (number of stages) constituting the chain, voltage, and temperature.
However, when the ring oscillator (RO) is actually operated, the change position (edge) at which the signal changes from High to Low or Low to High passes through the inverter due to the influence of temperature, voltage, random noise, etc. The phenomenon of deviation occurs. That is, a change in time required for signal transmission of the inverter occurs. This is called jitter.
A random number generation device using a ring oscillator (RO) realizes that the output is set to a random value mainly using the randomness of the jitter.
リングオシレータ（ＲＯ）を利用した乱数生成装置の最も基本的な構成としては、例えば、非特許文献１（Ｒ．Ｃ．Ｆａｉｒｆｉｅｌｄ，Ｒ．Ｌ．Ｍｏｒｔｅｎｓｏｎ，ａｎｄ Ｋ．Ｂ．Ｃｏｕｌｔｈａｔ，"Ａｎ ＬＳＩ Ｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ（ＲＮＧ），"Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＣＲＹＰＴＯ'８４ ｏｎ Ａｄｖａｎｃｅｓ ｉｎ Ｃｒｙｐｔｏｌｏｇｙ．ｐｐ．２０３−２３０，１９８４．）に記載の構成がある。 As the most basic configuration of a random number generation device using a ring oscillator (RO), for example, Non-Patent Document 1 (RC Fairfield, RL Mortenson, and KB Couultat, “An LSI Random” Number Generator (RNG), “Proceedings of CRYPTO '84 on Advances in Cryptology. Pp. 203-230, 1984.).
この文献に記載の方式は、リングオシレータ（ＲＯ）を一定期間発振させた後、サンプリングクロック（ｓａｍｐｌｉｎｇ ｃｌｏｃｋ）と呼ばれる一定周期の発振を利用してその出力値をＤタイプフリップフロップ（ＤＦＦ：Ｄ−ｔｙｐｅ Ｆｌｉｐ−Ｆｌｏｐ）により取得（ｓａｍｐｌｉｎｇ）する構成である。
このような構成により、設計上同一の発振周期となるリングオシレータ（ＲＯ）を用いた場合であっても、実稼働時においては、ジッタの影響により発振にずれが生じ、サンプリング時の出力値０，１をランダムに変更することが可能となる。
In the method described in this document, a ring oscillator (RO) is oscillated for a certain period, and then an output value is converted to a D-type flip-flop (DFF: D−) using a constant period oscillation called a sampling clock. It is the structure which acquires (sampling) by type Flip-Flop.
With such a configuration, even when a ring oscillator (RO) having the same oscillation period in design is used, in actual operation, the oscillation is shifted due to the influence of jitter, and the
このように、リングオシレータ（ＲＯ）を利用した乱数生成装置の基本構成では、ジッタのランダムな振る舞いによって、出力として取得する乱数値であるサンプリング時の０，１のランダムな変化を実現している。 As described above, in the basic configuration of the random number generation apparatus using the ring oscillator (RO), random changes of 0 and 1 at the time of sampling, which is a random value acquired as an output, are realized by the random behavior of jitter. .
しかしながら、現実的には、リングオシレータ（ＲＯ）を稼働させた場合、信号の変化（ｅｄｇｅ）がインバータを経由する際に発生するジッタ量は微量であるため、サンプリング結果としての出力乱数の値である０，１をランダムに変更させるためには、蓄積したジッタ量がサンプリング位置を十分に変動させうるまで待たなければならない。 However, in reality, when the ring oscillator (RO) is operated, the amount of jitter generated when the signal change (edge) passes through the inverter is very small. Therefore, the value of the output random number as the sampling result is used. In order to change 0 and 1 at random, it is necessary to wait until the accumulated jitter amount can sufficiently change the sampling position.
結果として、上記の文献に記載の方式を適用しても、十分なエントロピーを有する乱数出力を得るためには、リングオシレータ（ＲＯ）の発振周期に対してサンプリング周期を十分に長くする必要がある。
これは即ち、十分なランダム性を有する乱数出力を取得するために長い時間を要することを意味する。
As a result, even if the method described in the above document is applied, in order to obtain a random output having sufficient entropy, it is necessary to make the sampling period sufficiently longer than the oscillation period of the ring oscillator (RO). .
This means that it takes a long time to obtain a random output with sufficient randomness.
具体的には、実装するデバイスに依存するが、サンプリング周期を発振周期の数千倍から数万倍程度に設定する必要があるため、十分なランダム性を持つ乱数取得には長い時間が必要となってしまうという問題点がある。 Specifically, depending on the device to be mounted, it is necessary to set the sampling period from several thousand times to several tens of thousands times the oscillation period, so it takes a long time to obtain random numbers with sufficient randomness. There is a problem of becoming.
本開示は、例えば上述の状況に鑑みてなされたものであり、より短い時間でランダム性の高い乱数出力を実現する乱数生成装置、および乱数生成部を有する暗号処理装置を提供することを目的とする。 The present disclosure has been made in view of the above-described situation, for example, and an object thereof is to provide a random number generation device that realizes a random output with high randomness in a shorter time, and a cryptographic processing device having a random number generation unit. To do.
本開示の第１の側面は、
インバータまたはＮＡＮＤ素子を複数、直列接続した複数のインバータチェーンと、
前記複数のインバータチェーン各々の出力を入力して、入力値に対する排他的論理和（ＸＯＲ）演算を実行する排他的論理和（ＸＯＲ）素子と、
前記排他的論理和（ＸＯＲ）素子の出力を、サンプリングクロックに応じて出力する出力制御部を有し、
前記排他的論理和（ＸＯＲ）素子の生成した排他的論理和（ＸＯＲ）演算結果を前記複数のインバータチェーンにフィードバック入力し、前記出力制御部の出力信号を乱数として出力する乱数生成装置にある。
The first aspect of the present disclosure is:
A plurality of inverters or NAND elements, a plurality of inverter chains connected in series;
An exclusive OR (XOR) element that inputs an output of each of the plurality of inverter chains and performs an exclusive OR (XOR) operation on an input value;
An output controller that outputs an output of the exclusive OR (XOR) element according to a sampling clock;
An exclusive OR (XOR) operation result generated by the exclusive OR (XOR) element is fed back to the plurality of inverter chains, and an output signal of the output control unit is output as a random number.
さらに、本開示の乱数生成装置の一実施態様において、前記複数のインバータチェーンは、奇数個のインバータまたはＮＡＮＤ素子を直列接続した奇数段インバータチェーンを奇数本有する構成である。 Furthermore, in one embodiment of the random number generation device of the present disclosure, the plurality of inverter chains have an odd number of odd-numbered inverter chains in which an odd number of inverters or NAND elements are connected in series.
さらに、本開示の乱数生成装置の一実施態様において、前記複数のインバータチェーンは、奇数本の奇数段インバータチェーンのみによって構成されている。 Furthermore, in one embodiment of the random number generation device of the present disclosure, the plurality of inverter chains are configured only by an odd number of odd-numbered inverter chains.
さらに、本開示の乱数生成装置の一実施態様において、前記複数のインバータチェーンは、奇数本の奇数段のインバータチェーンと、偶数個のインバータまたはＮＡＮＤ素子を直列接続した偶数段インバータチェーンを１本以上有する構成である。 Furthermore, in one embodiment of the random number generation device according to the present disclosure, the plurality of inverter chains include an odd number of odd numbered inverter chains and an even number of even numbered inverter chains or an even numbered inverter chain in which NAND elements are connected in series. It is the composition which has.
さらに、本開示の乱数生成装置の一実施態様において、前記出力制御部は、前記前記排他的論理和（ＸＯＲ）素子の出力と、サンプリングクロック信号を入力して前記前記排他的論理和（ＸＯＲ）素子の出力を、サンプリングクロックに応じて出力するＤ型フリップフロップ（ＤＦＦ）である。 Furthermore, in one embodiment of the random number generation device of the present disclosure, the output control unit inputs the output of the exclusive OR (XOR) element and a sampling clock signal and inputs the exclusive OR (XOR). A D-type flip-flop (DFF) that outputs the output of the element in accordance with a sampling clock.
さらに、本開示の乱数生成装置の一実施態様において、前記複数のインバータチェーンの構成素子は、ＮＡＮＤ素子を含まないインバータのみによって構成されている。 Furthermore, in one embodiment of the random number generation device of the present disclosure, the constituent elements of the plurality of inverter chains are configured only by inverters that do not include NAND elements.
さらに、本開示の乱数生成装置の一実施態様において、前記複数のインバータチェーンの構成素子は、前記ＸＯＲ素子からのフィードバック入力と、発振制御信号の２つの入力部を持つＮＡＮＤ素子を含む構成である。 Furthermore, in one embodiment of the random number generation device of the present disclosure, the constituent elements of the plurality of inverter chains include a NAND element having two inputs of a feedback input from the XOR element and an oscillation control signal. .
さらに、本開示の乱数生成装置の一実施態様において、前記複数のインバータチェーンの構成素子は、インバータからの入力と発振制御信号の２つの入力部を持つＮＡＮＤ素子を含む構成である。 Furthermore, in one embodiment of the random number generation device of the present disclosure, the constituent elements of the plurality of inverter chains include a NAND element having two inputs of an input from the inverter and an oscillation control signal.
さらに、本開示の乱数生成装置の一実施態様において、前記複数のインバータチェーンの一部のインバータまたはＮＡＮＤ素子は、複数のインバータチェーンの共有構成である。 Furthermore, in one embodiment of the random number generation device of the present disclosure, some of the inverters or NAND elements of the plurality of inverter chains have a shared configuration of the plurality of inverter chains.
さらに、本開示の乱数生成装置の一実施態様において、前記複数のインバータチェーンの一部のインバータまたはＮＡＮＤ素子の共有構成は、多段多分木の構成法に従って構成されている。 Furthermore, in one embodiment of the random number generation device of the present disclosure, the shared configuration of some inverters or NAND elements of the plurality of inverter chains is configured according to a multistage multi-tree configuration method.
さらに、本開示の第２の側面は、上記いずれかの構成を有する乱数生成部と、前記乱数生成部の生成した乱数を適用した暗号処理を実行する暗号処理部とを有する暗号処理装置にある。 Furthermore, a second aspect of the present disclosure resides in an encryption processing apparatus including a random number generation unit having any one of the above configurations and an encryption processing unit that executes an encryption process using a random number generated by the random number generation unit. .
本開示のさらに他の目的、特徴や利点は、後述する本発明の実施例や添付する図面に基づくより詳細な説明によって明らかになるであろう。 Other objects, features, and advantages of the present disclosure will become apparent from a more detailed description based on embodiments of the present invention described later and the accompanying drawings.
本開示の一実施例の構成によれば、短時間でランダム性の高い乱数生成を実現する乱数生成装置が実現される。
具体的には、インバータまたはＮＡＮＤ素子を複数、直列接続した複数のインバータチェーンと、複数のインバータチェーン各々の出力を入力して入力値に対する排他的論理和（ＸＯＲ）演算を実行するＸＯＲ素子と、ＸＯＲ素子の出力を、サンプリングクロックに応じて出力する出力制御部を有し、ＸＯＲ素子の生成したＸＯＲ演算結果を複数のインバータチェーンにフィードバック入力し、出力制御部の出力信号を乱数として出力する。この構成により、高速な発振周期を持つＸＯＲ素子出力に基づいて短時間でランダム性の高い乱数の生成、出力を行うことが可能となる。
According to the configuration of an embodiment of the present disclosure, a random number generation device that realizes random number generation with high randomness in a short time is realized.
Specifically, a plurality of inverter chains in which a plurality of inverters or NAND elements are connected in series, an XOR element that inputs an output of each of the plurality of inverter chains and performs an exclusive OR (XOR) operation on an input value; An output control unit that outputs the output of the XOR element according to the sampling clock is fed back to the plurality of inverter chains, and the output signal of the output control unit is output as a random number. With this configuration, it is possible to generate and output a random number with high randomness in a short time based on an XOR element output having a high-speed oscillation period.
以下、図面を参照しながら本開示に係る乱数生成装置、および暗号処理装置の詳細について説明する。説明は、以下の項目に従って行う。
１．インバータを用いたリングオシレータ（ＲＯ）の基本構成例について
２．本開示の乱数生成装置の構成と処理について
２−１．本開示の乱数生成装置の概要
２−２．本開示の乱数生成装置の構成例と処理について
２−３．ｍ本全てを奇数段インバータチェーンで構成した構成（タイプＡ）について
２−４．奇数段インバータチェーンと、偶数段インバータチェーンを組み合わせた構成（タイプＢ）について
２−５．サンプリング対象信号の発振周期とサンプリング値について
２−６．従来構成と本開示構成の発振周期の比較と効果について
３．その他の実施例について
３−１．インバータの数を削減した実施例について
３−２．インバータをＮＡＮＤ素子に置き換えた実施例について
４．暗号処理装置の構成例について
５．本開示の構成のまとめ
Hereinafter, the details of the random number generation device and the cryptographic processing device according to the present disclosure will be described with reference to the drawings. The description will be made according to the following items.
1. 1. Basic configuration example of a ring oscillator (RO) using an
［１．インバータを用いたリングオシレータ（ＲＯ）の基本構成例について］
まず、本開示の乱数生成装置の説明の前に、従来から知られるインバータを用いたリングオシレータ（ＲＯ）を用いた乱数生成装置の基本構成例について図１を参照して説明する。
[1. Example of basic configuration of ring oscillator (RO) using inverter]
First, prior to the description of the random number generation device of the present disclosure, a basic configuration example of a random number generation device using a ring oscillator (RO) using a conventionally known inverter will be described with reference to FIG.
図１に示す乱数生成装置１０は、複数のインバータ（ＮＯＴゲート）２１〜２３から構成されるリングオシレータ（ＲＯ）２０と、サンプリングクロック（ｓａｍｐｌｉｎｇ ｃｌｏｃｋ）３０を入力するＤ型フリップフロップ（ＤＦＦ）４０によって構成される。
A
複数のインバータ（ＮＯＴゲート）２１〜２３から構成されるリングオシレータ（ＲＯ）２０を発振させ、リングオシレータ（ＲＯ）２０の出力をＤＦＦ４０に入力（Ｄ入力）する。
さらに、サンプリングクロック（ｓａｍｐｌｉｎｇ ｃｌｏｃｋ）３０の生成するサンプリング周期毎にＤＦＦ４０の出力（Ｑ出力）を取得する。
このサンプリング周期毎のＤＦＦ４０の出力（Ｑ出力）をランダム値、すなわち乱数として出力する構成である。
A ring oscillator (RO) 20 composed of a plurality of inverters (NOT gates) 21 to 23 is oscillated, and the output of the ring oscillator (RO) 20 is input to the DFF 40 (D input).
Further, the output (Q output) of the
The output (Q output) of the
なお、インバータ（ＮＯＴ素子）は、１入力１出力であり、入力を反転、すなわち、入力［１］に対して出力［０］を生成し、入力［０］に対して出力［１］を生成する素子である。 The inverter (NOT element) has one input and one output, inverts the input, that is, generates output [0] for input [1] and generates output [1] for input [0]. It is an element to do.
以下、このリングオシレータ（ＲＯ）を用いた乱数生成装置の基本構成とその問題点について説明する。
図１に示すように、リングオシレータ（ＲＯ）を用いた乱数生成装置１０は、ｒ個（ｒは奇数）のインバータ（ＮＯＴゲート）を用いたリングオシレータ（ＲＯ）２０と、
リングオシレータ（ＲＯ）２０の出力の取得間隔を決定するサンプリングクロック（ｓａｍｐｌｉｎｇ ｃｌｏｃｋ）３０と、
サンプリングクロック（ｓａｍｐｌｉｎｇ ｃｌｏｃｋ）３０に基づいてリングオシレータ（ＲＯ）２０の出力を取得、保持し、サンプリングクロックに応じて出力する出力制御部としてのＤ型フリップフロップ（ＤＦＦ）４０、
これらの３要素から構成される。
なお、図１に示す構成では、インバータ数ｒはｒ＝３の設定である。
Hereinafter, the basic configuration of the random number generation device using this ring oscillator (RO) and its problems will be described.
As shown in FIG. 1, the random
A
A D-type flip-flop (DFF) 40 as an output control unit that acquires and holds the output of the ring oscillator (RO) 20 based on a
It consists of these three elements.
In the configuration shown in FIG. 1, the number of inverters r is set to r = 3.
図１に示すリングオシレータ（ＲＯ）を用いた乱数生成装置におけるリングオシレータ（ＲＯ）の理論的な発振周期ＲＴは、リングオシレータ（ＲＯ）を構成するインバータや配線における遅延、想定される電圧、温度等により算出することが可能である。 The theoretical oscillation period RT of the ring oscillator (RO) in the random number generation device using the ring oscillator (RO) shown in FIG. 1 is the delay, the assumed voltage, and the temperature in the inverter and wiring that constitute the ring oscillator (RO). It is possible to calculate by such as.
ここで、理論的な発振周期通りに発振するリングオシレータ（ＲＯ）の出力を複数回サンプリングした場合の、各サンプリング時におけるリングオシレータ（ＲＯ）の出力値である０または１の値は、以下の２つの周期の関係性のみによって決定される。
リングオシレータ（ＲＯ）の発振周期ＲＴと、
サンプリング周期ＳＴ、
これらの２つの周期の関係性のみによって決定される。
Here, when the output of the ring oscillator (RO) that oscillates according to the theoretical oscillation cycle is sampled a plurality of times, the value of 0 or 1 that is the output value of the ring oscillator (RO) at each sampling is as follows: It is determined only by the relationship between the two periods.
The oscillation period RT of the ring oscillator (RO);
Sampling period ST,
It is determined only by the relationship between these two periods.
従って、複数回の連続するサンプリング結果として得られるリングオシレータ（ＲＯ）の出力値である０，１のビット列は、必ず一定のパターンを持つことになる。 Therefore, the 0 and 1 bit strings that are output values of the ring oscillator (RO) obtained as a result of a plurality of consecutive samplings always have a constant pattern.
しかしながら、現実的にはリングオシレータ（ＲＯ）の発振は、リングオシレータ（ＲＯ）の製造ばらつきに起因する各種遅延値のばらつきや、発振自体や外的要因による電圧、温度のばらつき、及びランダムノイズと呼ばれるＩＣ稼働時のばらつき等による乱れが発生する。
具体的には、０，１の変化点であるエッジが、リングオシレータ（ＲＯ）を構成する各インバータを通過する毎にランダムなジッタ、すなわちエッジずれが発生し、リングオシレータ（ＲＯ）の発振波形に時間的なずれが生じる。
However, in reality, the oscillation of the ring oscillator (RO) is caused by variations in various delay values due to manufacturing variations of the ring oscillator (RO), variations in voltage and temperature due to oscillation itself and external factors, and random noise. Disturbances due to variations in IC operation, etc., occur.
Specifically, random jitter, that is, edge deviation occurs every time an edge that is a change point between 0 and 1 passes through each inverter constituting the ring oscillator (RO), and an oscillation waveform of the ring oscillator (RO). A time lag occurs.
このようなずれによって、リングオシレータ（ＲＯ）の発振波形は理論通りの波形になることはなく、ランダムにずれた波形となる。結果として、複数回の連続するサンプリング結果として得られるリングオシレータ（ＲＯ）の出力値である０，１のビット列はジッタの影響によってランダムな値となる。 Due to such a shift, the oscillation waveform of the ring oscillator (RO) does not become a theoretical waveform, but a waveform shifted at random. As a result, the 0 and 1 bit strings which are output values of the ring oscillator (RO) obtained as a result of a plurality of consecutive samplings are random values due to the influence of jitter.
この具体例について図２を参照して説明する。
図２には、
（１）ジッタの無い理想的なリングオシレータ（ＲＯ）の出力サンプリング処理例
（２）ジッタの有る現実のリングオシレータ（ＲＯ）の出力サンプリング処理例
これらの２つの処理例を示している。
A specific example will be described with reference to FIG.
In FIG.
(1) Example of output sampling processing of ideal ring oscillator (RO) without jitter (2) Example of output sampling processing of actual ring oscillator (RO) with jitter These two processing examples are shown.
（１）ジッタの無い理想的なリングオシレータ（ＲＯ）の出力サンプリング処理例には、
（１ａ）ジッタの無い理想的なリングオシレータ（ＲＯ）の出力波形、
（１ｂ）サンプリングクロックの出力波形
を示している。
(1) An example of output sampling processing of an ideal ring oscillator (RO) without jitter includes:
(1a) Output waveform of an ideal ring oscillator (RO) without jitter,
(1b) shows the output waveform of the sampling clock.
（２）ジッタの有る現実のリングオシレータ（ＲＯ）の出力サンプリング処理例には、
（２ａ）ジッタの有る現実のリングオシレータ（ＲＯ）の出力波形、
（２ｂ）サンプリングクロックの出力波形
を示している。
(2) Examples of output sampling processing of a real ring oscillator (RO) with jitter include:
(2a) Output waveform of a real ring oscillator (RO) with jitter,
(2b) shows the output waveform of the sampling clock.
なお、図１に示す乱数生成装置１０において、乱数は、ＤＦＦ４０の出力値（Ｑ出力）として得られる。このＤＦＦ４０の出力値（Ｑ出力）は、サンプリングクロックの立ち上がり部分、すなわち０から１への変化点（ＥＳＴ２，ＥＳＴ４・・・）におけるリングオシレータ（ＲＯ）の出力値に対応する。
In the random
図２には、
リングオシレータ（ＲＯ）の発振周期＝ＲＴ、
サンプリングクロックの周期＝ＳＴ、
として示している。
なお、図２では、簡単のため、サンプリング周期ＳＴを、リングオシレータ（ＲＯ）の発振周期ＲＴの２倍、すなわち、
ＳＴ＝２ＲＴ
としている。
また、図２（２）に示すジッタ有りの例では、リングオシレータ（ＲＯ）の発振時に発生するジッタの平均的な絶対値をＪと仮定して示している。
In FIG.
Ring oscillator (RO) oscillation cycle = RT,
Sampling clock cycle = ST,
As shown.
In FIG. 2, for the sake of simplicity, the sampling period ST is set to twice the oscillation period RT of the ring oscillator (RO), that is,
ST = 2RT
It is said.
In the example with jitter shown in FIG. 2B, the average absolute value of jitter generated when the ring oscillator (RO) oscillates is assumed to be J.
図２に示すＥＲＴｉ，ＥＳＴｊは以下の位置を示す。
ＥＲＴｉは、リングオシレータ（ＲＯ）の発振波形のｉ番目のエッジ（０，１の変化点）、
ＥＳＴｊは、サンプリングクロックの波形のｊ番目のエッジ（０，１の変化点）、
これらを示している。
ERTi and ESTj shown in FIG. 2 indicate the following positions.
ERTi is the i-th edge (change point of 0, 1) of the oscillation waveform of the ring oscillator (RO),
ESTj is the jth edge (0, 1 change point) of the waveform of the sampling clock,
These are shown.
なお、ジッタの影響を分かりやすくするため、図２に示す例では、サンプリングの開始時刻ｔ０を、リングオシレータ（ＲＯ）の発振波形の最初（ｉ＝０番目）のエッジＥＲＴ０よりｔ０分だけ、後にずらした位置に設定している。ただし、以下で説明するジッタに起因するサンプリング出力のランダム性は、任意のｔ０に対して同様の性質である。 In order to facilitate understanding of the influence of jitter, in the example shown in FIG. 2, the sampling start time t0 is set to t0 minutes after the first (i = 0th) edge ERT0 of the oscillation waveform of the ring oscillator (RO). It is set to a shifted position. However, the randomness of the sampling output due to jitter, which will be described below, is similar to an arbitrary t0.
まず、図２（１）に示す、
（１）ジッタの無い理想的なリングオシレータ（ＲＯ）の出力サンプリング処理例
について説明する。
時刻ｔ０においてサンプリングを開始し、図１に示すＤＦＦ４０からの出力（Ｑ出力）を乱数として取得する場合の出力値について考察する。
ＤＦＦ４０からの出力（Ｑ出力）は、（１ｂ）サンプリングクロックの出力波形の立ち上がり部分、すなわち０から１への変化点における［（１ａ）ジッタの無い理想的なリングオシレータ（ＲＯ）の出力波形］の値となる。
First, as shown in FIG.
(1) An example of output sampling processing of an ideal ring oscillator (RO) without jitter will be described.
Consider the output value when sampling is started at time t0 and the output (Q output) from the
The output (Q output) from the
時刻ｔ０のサンプリング開始後、最初の値が取得されるのは、（１ｂ）サンプリングクロックのＥＳＴ２のタイミングであり、
そのサンプリング時刻は、
ｔ０＋ＳＴ＝ｔ０＋２ＲＴ、
となる。
It is (1b) the timing of EST2 of the sampling clock that the first value is acquired after sampling at time t0.
The sampling time is
t0 + ST = t0 + 2RT,
It becomes.
すなわち、（１ａ）リングオシレータ（ＲＯ）出力波形において、図の矢印５１で示す位置であるＥＲＴ４よりｔ０分ずれたＨｉｇｈ区間の値、すなわち、１となる。なお、［（１ａ）リングオシレータ（ＲＯ）出力波形］において、Ｈｉｇｈ出力を１、Ｌｏｗ出力を０とする。
That is, (1a) in the ring oscillator (RO) output waveform, the value of the High section shifted by t0 from ERT4 which is the position indicated by the
次のサンプリング位置は、さらにＳＴ後となる。
そのサンプリング時刻は、
ｔ０＋ＳＴ＋ＳＴ＝ｔ０＋４ＲＴ、
となる。
The next sampling position is further after ST.
The sampling time is
t0 + ST + ST = t0 + 4RT,
It becomes.
すなわち、（１ａ）リングオシレータ（ＲＯ）出力波形においては、図の矢印５２で示す位置であるＥＲＴ７よりｔ０分ずれたＨｉｇｈ区間の値、すなわち、前のサンプリング地と同じ１となる。
以降、同様の繰り返しによってサンプリングが実行される。
各サンプリング位置は、常に前回のサンブリング位置から２ＲＴ後の位置となり、サンプリング結果は常に１が出力されることとなる。
That is, (1a) in the ring oscillator (RO) output waveform, the value of the High section shifted by t0 from ERT7, which is the position indicated by the
Thereafter, sampling is performed by the same repetition.
Each sampling position is always a position 2RT after the previous sampling position, and 1 is always output as the sampling result.
次に、
（２）ジッタの有る現実のリングオシレータ（ＲＯ）の出力サンプリング処理例
について説明する。
next,
(2) An example of output sampling processing of an actual ring oscillator (RO) with jitter will be described.
図２（２）のジッタ有りの例では、（２ａ）リングオシレータ（ＲＯ）出力波形には、１エッジ毎に平均＋Ｊまたは−Ｊのジッタが発生するとする。
図２の（２ａ）リングオシレータ（ＲＯ）出力波形の各エッジ（ＥＲＴｉ）に隣接する破線は、ジッタの影響によってエッジ（ＥＲＴｉ）がずれた場合に取り得るエッジ位置を示している。
In the example with jitter shown in FIG. 2B, it is assumed that (2a) a ring oscillator (RO) output waveform includes an average + J or −J jitter for each edge.
A broken line adjacent to each edge (ERTi) of the (2a) ring oscillator (RO) output waveform in FIG. 2 indicates a possible edge position when the edge (ERTi) is shifted due to the influence of jitter.
前述した（１）ジッタ無しの例と同様、時刻ｔ０においてサンプリングを開始し、図１に示すＤＦＦ４０からの出力（Ｑ出力）を乱数として取得する。
ＤＦＦ４０からの出力（Ｑ出力）は、（２ｂ）サンプリングクロックの出力波形の立ち上がり部分、すなわち０から１への変化点における（２ａ）ジッタ有りリングオシレータ（ＲＯ）の出力波形の値となる。
As in the case of (1) no jitter described above, sampling starts at time t0, and the output (Q output) from the
The output (Q output) from the
時刻ｔ０のサンプリング開始後、最初の値が取得されるのは、（２ｂ）サンプリングクロックのＥＳＴ２のタイミングであり、
そのサンプリング時刻は、
ｔ０＋ＳＴ＝ｔ０＋２ＲＴ、
となる。
It is (2b) the timing of the EST2 of the sampling clock that the first value is acquired after sampling at time t0.
The sampling time is
t0 + ST = t0 + 2RT,
It becomes.
すなわち、（２ａ）リングオシレータ（ＲＯ）出力波形においては、図の矢印７１で示す位置であるＥＲＴ４よりｔ０分ずれた位置の値となる。
この位置の（２ａ）リングオシレータ（ＲＯ）出力値は、図から理解されるように、ジッタに応じて１（Ｈｉｇｈ）となる場合、０（Ｌｏｗ）となる場合の２つの場合が発生し得る。
That is, (2a) the ring oscillator (RO) output waveform has a value at a position shifted by t0 from ERT4, which is the position indicated by the
As can be understood from the figure, the output value of the (2a) ring oscillator (RO) at this position can occur in two cases: 1 (High) and 0 (Low) depending on the jitter. .
すなわち、（２ａ）リングオシレータ（ＲＯ）出力値のエッジ（ＥＲＴ４）の位置は、ジッタの影響により、図に示すＥＲＴ４を中心として、
ＥＲＴ４−４Ｊから、
ＥＲＴ４＋４Ｊ、
この範囲で変化し得ることになる。
前述したように、図２（２）に示すジッタ有りの例では、リングオシレータ（ＲＯ）の発振時に発生するジッタの平均的な絶対値をＪとしている。（２ａ）リングオシレータ（ＲＯ）出力は、ＥＲＴ４までに４回のエッジがあるため、ＥＲＴ４における総ジッタ量は−４Ｊから＋４Ｊの範囲で変化する可能性がある。
That is, (2a) the position of the edge (ERT4) of the ring oscillator (RO) output value is centered on the ERT4 shown in FIG.
From ERT4-4J
ERT4 + 4J,
It can vary within this range.
As described above, in the example with jitter shown in FIG. 2B, J is the average absolute value of jitter generated when the ring oscillator (RO) oscillates. (2a) Since the ring oscillator (RO) output has four edges until ERT4, the total jitter amount in ERT4 may vary in the range of -4J to + 4J.
ＥＲＴ４における総ジッタ量が−４Ｊから＋２Ｊまでの場合には、ＥＳＴ２におけるサンプリング結果はＨｉｇｈ即ち１となる。
しかし、ＥＲＴ４における総ジッタ量が＋４Ｊの場合には、ＥＳＴ２におけるサンプリング結果はＬｏｗ即ち０となる。
When the total jitter amount in ERT4 is from −4J to + 2J, the sampling result in EST2 is High, that is, 1.
However, when the total jitter amount in ERT4 is + 4J, the sampling result in EST2 is Low, that is, 0.
（２ａ）リングオシレータ（ＲＯ）出力の１エッジ当たり、＋Ｊおよび−Ｊのジッタが各々１／２の確率で発生すると仮定すると、ＥＳＴ２におけるサンプリング結果が０となる確率は１／１６＝６．２５％となる。
さらに、その後のサンプリング点では、サンプリング点が後にずれるに従って発生し得るジッタ量の幅は増加する。従って、サンプリング点が後にずれるほど、サンプリング結果が０となる確率と１となる確率は次第に等しくなる方向に近づいていくことになる。
(2a) Assuming that + J and −J jitters each occur with a probability of 1/2 per edge of the ring oscillator (RO) output, the probability that the sampling result at EST2 is 0 is 1/16 = 6.25. %.
Further, at the subsequent sampling points, the width of the jitter amount that can be generated increases as the sampling points are shifted later. Therefore, the later the sampling point is shifted, the closer the probability that the sampling result becomes 0 and the probability that the sampling result becomes 1 become gradually equal.
このように、各エッジにおいて発生するジッタの蓄積によってサンプリング結果の０，１の取得確率は均等になる方向に変動する。従って、サンプリングを待機すれば、０，１の出現頻度をほぼ５０％にすることが可能となり、サンブリング時の値をランダムにすることが可能となる。
As described above, the acquisition probability of
（リングオシレータを用いた基本構成の問題点について）
図１、図２を参照して説明したとおり、図１に示すリングオシレータ（ＲＯ）を用いた乱数発生装置の基本構成では、各サンプリング位置においてジッタによる乱れを発生させることにより、サンプリング結果としての出力乱数をランダムな値とすることが可能である。
(Problems of basic configuration using ring oscillator)
As described with reference to FIG. 1 and FIG. 2, in the basic configuration of the random number generator using the ring oscillator (RO) shown in FIG. The output random number can be a random value.
しかしながら、現実問題として、例えば図２（２ａ）リングオシレータ（ＲＯ）出力の１エッジ当たりのジッタ量はリングオシレータ（ＲＯ）の発振周期ＲＴに対して非常に小さいという問題がある。
従って、サンプリング位置において、リングオシレータ（ＲＯ）出力として０と１とが十分なランダム性を持って出現させるためには、極めて多くのジッタを蓄積させる必要がある。これは即ち、リングオシレータ（ＲＯ）の発振周期ＲＴに対して、サンプリング周期ＳＴを非常に長く設定する必要があることを意味している。
However, as a practical problem, for example, the jitter amount per edge of the ring oscillator (RO) output in FIG. 2 (2a) is very small with respect to the oscillation period RT of the ring oscillator (RO).
Therefore, in order for 0 and 1 to appear with sufficient randomness as ring oscillator (RO) outputs at the sampling position, it is necessary to accumulate a very large amount of jitter. This means that the sampling period ST needs to be set very long with respect to the oscillation period RT of the ring oscillator (RO).
具体的に説明すると、製造プロセス等にも依存するが、場合によってはサンプリング周期ＳＴを、リングオシレータ（ＲＯ）の発振周期ＲＴの数千倍から数万倍程度に設定する必要がある。 More specifically, depending on the manufacturing process and the like, it is necessary to set the sampling period ST to several thousand to several tens of thousands times the oscillation period RT of the ring oscillator (RO) in some cases.
仮に、リングオシレータ（ＲＯ）の発振周期ＲＴ＝１０００ｐｓ、すなわちリングオシレータ（ＲＯ）が１ＧＨｚで発振するよう設計されている場合、サンプリング周期ＳＴは、例えば、その一万倍以上が必要となる。
この場合、例えば、サンプリングクロックは、１００ＫＨｚ以下となるよう設計する必要がある。
If the oscillation period RT of the ring oscillator (RO) RT = 1000 ps, that is, the ring oscillator (RO) is designed to oscillate at 1 GHz, the sampling period ST needs to be 10,000 times or more, for example.
In this case, for example, the sampling clock needs to be designed to be 100 KHz or less.
乱数発生装置の具体的な利用例としては、例えば暗号処理装置の実行する暗号処理に用いる乱数を生成する構成があるが、このような構成において必要となる乱数は１２８ビットや２５６ビットといった多数のビット列となる。暗号処理装置に供給する乱数を生成する乱数生成部では、このように１２８ビットや２５６ビット等の多数のビット列を規則性のないランダムな値として短時間に生成することが要求される。 As a specific use example of the random number generation device, for example, there is a configuration for generating a random number used for the cryptographic processing executed by the cryptographic processing device. The random number required in such a configuration is a large number of 128 bits or 256 bits. It becomes a bit string. The random number generation unit that generates random numbers to be supplied to the cryptographic processing apparatus is required to generate a large number of bit strings such as 128 bits and 256 bits in a short time as random values having no regularity.
例えば上記の１００ＫＨｚのサンプリングクロックを利用した場合、１２８ビットの乱数列を生成するためには、１．２８ｍｓの時間を要し、２５６ビットの乱数列を生成するためには、２．５６ｍｓの時間を要する。すなわち、非常に長い時間待つことが必要となる。このように、図１に示すリングオシレータ（ＲＯ）を持つ乱数生成装置の基本構成を利用した場合、十分なランダム性を有する乱数を取得するために必要な時間が非常に長くなるという大きな問題がある。 For example, when the above sampling clock of 100 KHz is used, a time of 1.28 ms is required to generate a 128-bit random number sequence, and a time of 2.56 ms is required to generate a 256-bit random number sequence. Cost. That is, it is necessary to wait for a very long time. As described above, when the basic configuration of the random number generation device having the ring oscillator (RO) shown in FIG. 1 is used, there is a big problem that the time required for obtaining a random number having sufficient randomness becomes very long. is there.
［２．本開示の乱数生成装置の構成と処理について］
［２−１．本開示の乱数生成装置の概要］
以下、上述したリングオシレータ（ＲＯ）を用いた乱数生成装置の基本構成における問題点を解決する本開示の乱数生成装置の構成と処理について説明する。
[2. Configuration and processing of random number generation device of present disclosure]
[2-1. Overview of the random number generation device of the present disclosure]
Hereinafter, the configuration and processing of the random number generation device of the present disclosure that solves the problems in the basic configuration of the random number generation device using the ring oscillator (RO) described above will be described.
以下に説明する本開示の乱数生成装置は、サンプリング対象となる出力、具体的には、例えば図１に示すＤＦＦ４０に対する入力（Ｄ入力）の発振自体を高速化させることで、より短時間で十分なランダム性を持つ乱数を出力可能とした構成を持つ。
具体的には、図１に示すリングオシレータ（ＲＯ）２０の構成を変更して、ＤＦＦ４０に対する入力（Ｄ入力）の発振の高速化を実現している。
The random number generation device according to the present disclosure to be described below is sufficient in a shorter time by speeding up the output to be sampled, specifically, the oscillation of the input (D input) to the
Specifically, the configuration of the ring oscillator (RO) 20 shown in FIG. 1 is changed to realize high-speed oscillation of the input (D input) to the
図１に示すリングオシレータ（ＲＯ）２０を変更して、以下のような構成とする。
奇数本の奇数段インバータチェーンにおける出力同士、または奇数本の奇数段インバータチェーンと一本以上の偶数段インバータチェーンにおける出力同士をＸＯＲし、さらにその結果を各インバータチェーンへの入力とする。この構成により、ＤＦＦに対する入力（Ｄ入力）の発振を高速化させ、より短時間で十分なランダム性を持つ乱数を出力（Ｑ出力）させる。
The ring oscillator (RO) 20 shown in FIG. 1 is changed to have the following configuration.
The outputs of the odd-numbered odd-numbered inverter chains or the outputs of the odd-numbered odd-numbered inverter chains and one or more even-numbered inverter chains are XORed, and the result is used as an input to each inverter chain. With this configuration, the oscillation of the input to the DFF (D input) is accelerated, and a random number with sufficient randomness is output (Q output) in a shorter time.
［２−２．本開示の乱数生成装置の構成例と処理について］
図３以下を参照して本開示の乱数生成装置の構成例と処理について説明する。
[2-2. Configuration example and processing of random number generation device of present disclosure]
A configuration example and processing of the random number generation device of the present disclosure will be described with reference to FIG.
図３に示す乱数生成装置１００は、以下の構成要素を有する。
（１）各々、複数のインバータを直列接続したｍ本のインバータチェーン１１０〜１３０、
（２）ｍ本のインバータチェーンの出力を並列入力し、出力をＤ型フリップフロップ１６０のＤ入力部に入力するとともにｍ本のインバータチェーンにフィードバック入力（回帰入力）する構成を持つｍ本入力ＸＯＲ素子１５０、
（３）ＸＯＲ素子１５０の出力をＤ入力部に入力し、サンプリングクロックの立ち上がり位置のＤ入力部信号を出力（Ｑ出力）する出力制御部として機能するＤ型フリップフロップ（ＤＦＦ）１６０、
（４）Ｄ型フリップフロップ（ＤＦＦ）１６０に対してサンプリングクロック信号を入力するサンプリングクロック１４０、
これらの構成を有する。
The random
(1)
(2) m-input XOR having a configuration in which the outputs of m inverter chains are input in parallel and the output is input to the D input portion of the D-type flip-
(3) A D-type flip-flop (DFF) 160 that functions as an output control unit that inputs the output of the
(4) a
It has these configurations.
なお、図にはインバータチェーンとして、１，２，ｍ本目の３本のみのインバータチェーンを代表して示しているが、３〜ｍ−１本目のインバータチェーンは図においては省略して示したものであり、図３の乱数生成装置１００は、ｍ本のインバータチェーンを有する。なお、ｍは２以上の整数であるとともに、インバータチェーンの構成に応じた条件を満た数とすることが必要となる。この条件については後述する。
In the figure, as an inverter chain, only three inverter chains of 1, 2, m are representatively shown, but the third to m-1 inverter chains are omitted in the figure. The random
図に示す３本のインバータチェーンは以下の構成である。
（１本目）ｒ１段のインバータ：インバータ１１１−１〜インバータ１１１−ｒ１を直列接続したインバータチェーン１１０、
（２本目）ｒ２段のインバータ：インバータ１２１−１〜インバータ１２１−ｒ２を直列接続したインバータチェーン１２０、
（ｍ本目）ｒｍ段のインバータ：インバータ１３１−１〜インバータ１３１−ｒｍを直列接続したインバータチェーン１３０、
この他、３〜ｍ−１本目のインバータチェーンを有する。
The three inverter chains shown in the figure have the following configuration.
(First) r1 stage inverter:
(Second) r2 stage inverter:
(Mth) rm stage inverter:
In addition, it has a third to m-1th inverter chains.
図３に示すように、各々ｒｉ（ｉ＝１、…、ｍ）段のインバータチェーンをｍ本利用し、各インバータチェーン１１０〜１３０の出力をＸＯＲ素子１５０に入力して、ｍ本のインバータチェーンの出力値の排他的論理和（ＸＯＲ）を行い、排他的論理和（ＸＯＲ）結果を、出力制御部としてのＤＦＦ１６０に入力（Ｄ入力）する。
さらに、ＸＯＲ素子１５０における（ＸＯＲ）結果の信号をインバータチェーン１１０〜１３０へとフィードバック入力（回帰入力）する。
As shown in FIG. 3, m inverter chains each using ri (i = 1,..., M) stages are used, and the outputs of the
Further, the (XOR) result signal in the
なお、ＸＯＲ素子１５０は、ｍ本のインバータチェーン１１０〜１３０のｍ個の出力中に含まれる［１］の数が奇数（１，３，５・・・）の場合は［１］を出力し、ｍ本のインバータチェーン１１０〜１３０のｍ個の出力中に含まれる［１］の数が０または偶数（０，２，４・・・）の場合は［０］を出力する素子である。
The
ここで、ｍ本のインバータチェーンに関しては、
（Ａ）ｍ本全てを奇数段インバータチェーンで構成した構成（タイプＡ）、
（Ｂ）奇数段インバータチェーンと、偶数段インバータチェーンを組み合わせた構成（タイプＢ）、
これらの２種類のタイプのいずれかとする。
なお、インバータチェーンの本数（ｍ）は、上記のタイプＡ，Ｂのいずれのインバータチェーン構成を採用するかによって制約が異なる。
以下、それぞれのタイプを持つ乱数生成装置の詳細構成例について説明する。
Here, for m inverter chains,
(A) A configuration (type A) in which all m pieces are composed of odd-numbered inverter chains.
(B) Configuration (type B) combining an odd-numbered inverter chain and an even-numbered inverter chain,
One of these two types is assumed.
The number of inverter chains (m) has different restrictions depending on which of the above type A and B inverter chain configurations is employed.
Hereinafter, a detailed configuration example of a random number generation device having each type will be described.
［２−３．ｍ本全てを奇数段インバータチェーンで構成した構成（タイプＡ）について］
まず、ｍ本全てを奇数段インバータチェーンで構成した構成（タイプＡ）の構成例について説明する。
[2-3. A configuration (type A) in which all m are configured with odd-numbered inverter chains]
First, a configuration example of a configuration (type A) in which all m pieces are configured by odd-numbered inverter chains will be described.
図３に示す乱数生成装置を、ｍ本の奇数段インバータチェーンのみを利用して構成する場合、
１〜ｍ本各々におけるインバータの段数（直列接続数）ｒｉ（ｉ＝１、・・・、ｍ）は、奇数とする。
さらに、インバータチェーンの本数ｍも、奇数にする必要がある。
When the random number generator shown in FIG. 3 is configured using only m odd-numbered inverter chains,
The number of inverter stages (number of series connections) ri (i = 1,..., M) in each of 1 to m is an odd number.
Furthermore, the number m of inverter chains must also be an odd number.
これは、ｍが偶数であった場合、発振開始時における各インバータチェーンの出力値が同一の値となるため、ＸＯＲ後の値が常に０となり、発振しなくなってしまうためである。 This is because when m is an even number, the output value of each inverter chain at the start of oscillation becomes the same value, so the value after XOR is always 0, and oscillation does not occur.
前述したように、ＸＯＲ素子は、ｍ本のインバータチェーン１１０〜１３０のｍ個の出力中に含まれる［１］の数が奇数（１，３，５・・・）の場合は［１］を出力し、ｍ本のインバータチェーン１１０〜１３０のｍ個の出力中に含まれる［１］の数が０または偶数（０，２，４・・・）の場合は［０］を出力する素子である。
従って、ｍが偶数であり、発振開始時における各インバータチェーンの出力値が同一の値、すなわちオール０またはオール１である場合、ＸＯＲ素子の出力はいずれの場合も常に同じ値である０となってしまい、発振しなくなってしまうためである。
As described above, when the number of [1] included in the m outputs of the
Therefore, when m is an even number and the output value of each inverter chain at the start of oscillation is the same value, that is, all 0 or all 1, the output of the XOR element is always 0 which is always the same value. This is because oscillation does not occur.
なお、ｍ本全てを奇数段インバータチェーンで構成した場合の各インバータチェーンに構成するインバータの段数ｒｉは、同一の値であってもよいが、各々異なる値を選択することが望ましい。これは、各インバータチェーンの各々に多様なジッタを発生させる可能性を高めるためである。 Note that the number of inverter stages ri in each inverter chain when all m are configured with odd-numbered inverter chains may be the same value, but it is desirable to select different values. This is to increase the possibility of generating various jitters in each inverter chain.
奇数段インバータチェーンのみを利用した構成を持つ乱数生成装置２００の構成例を図４に示す。
図４に示す乱数生成装置２００は、以下の構成のインバータチェーンを有する。
インバータチェーンの本数：ｍ＝３、
１本目のインバータチェーンのインバータ段数：ｒ１＝３、
２本目のインバータチェーンのインバータ段数：ｒ２＝５、
３本目のインバータチェーンのインバータ段数：ｒ３＝７、
図４に示す乱数生成装置２００は、上記設定のインバータチェーン構成を有する。
FIG. 4 shows a configuration example of a random
A random
Number of inverter chains: m = 3
Number of inverter stages in the first inverter chain: r1 = 3
Number of inverter stages in the second inverter chain: r2 = 5
Number of inverter stages in the third inverter chain: r3 = 7
The random
図４に示す乱数生成装置２００の全体構成について説明する。
乱数生成装置２００は、以下の構成要素を有する。
（１）各々、複数のインバータを直列接続した３本のインバータチェーン２０１〜２０３、
（２）３本のインバータチェーンの出力を並列入力し、出力をＤ型フリップフロップ２０６のＤ入力部に入力するとともに３本のインバータチェーン２０１〜２０３に回帰入力する構成を持つ３本入力ＸＯＲ素子２０５、
（３）ＸＯＲ素子２０５の出力をＤ入力部に入力し、サンプリングクロックの立ち上がり位置のＤ入力部信号を出力（Ｑ出力）する出力制御部として機能するＤ型フリップフロップ（ＤＦＦ）２０６、
（４）Ｄ型フリップフロップ（ＤＦＦ）２０６に対してサンプリングクロック信号を入力するサンプリングクロック２０４、
これらの構成を有する。
The overall configuration of the random
The random
(1) Three
(2) A three-input XOR element having a configuration in which the outputs of three inverter chains are input in parallel, the output is input to the D input portion of the D-type flip-
(3) a D-type flip-flop (DFF) 206 that functions as an output control unit that inputs the output of the
(4) a
It has these configurations.
なお、３本のインバータチェーン２０１〜２０３は、以下の構成である。
（１本目）３段のインバータを直列接続したインバータチェーン２０１、
（２本目）５段のインバータを直列接続したインバータチェーン２０２、
（３本目）７段のインバータを直列接続したインバータチェーン２０３、
The three
(First)
(Second)
(Third)
図４に示すように、各々３，５，７段のインバータチェーンを３本利用し、各インバータチェーン２０１〜２０３の出力をＸＯＲ素子２０５に入力して、３本のインバータチェーンの出力値の排他的論理和（ＸＯＲ）を行い、排他的論理和（ＸＯＲ）結果をＤＦＦ２０６に入力（Ｄ入力）する。
さらに、ＸＯＲ素子２０５における（ＸＯＲ）結果の信号をインバータチェーン２０１〜２０３へとフィードバック入力（回帰入力）する。
As shown in FIG. 4, three inverter chains of 3, 5, and 7 stages are used, and the outputs of the
Further, the (XOR) result signal in the
Ｄ型フリップフロップ（ＤＦＦ）２０６には、サンプリングクロック２０４が入力され、入力するサンプリングクロック２０４のクロック信号に応じて、Ｄ型フリップフロップ（ＤＦＦ）２０６に対する入力値（Ｄ入力）がサンプリングされて出力（Ｑ出力）される。この出力値が乱数として利用される。
A
なお、ＸＯＲ素子２０５は、３本のインバータチェーン２０１〜２０３の３個の出力中に含まれる［１］の数が奇数（１，３）の場合は［１］を出力し、３本のインバータチェーン２０１〜２０３の３個の出力中に含まれる［１］の数が０または偶数（０，２）の場合は［０］を出力する素子である。
The
［２−４．奇数段インバータチェーンと、偶数段インバータチェーンを組み合わせた構成（タイプＢ）について］
次に、奇数段インバータチェーンと、偶数段インバータチェーンを組み合わせた構成（タイプＢ）の構成例について説明する。
[2-4. Configuration combining odd-numbered inverter chains and even-numbered inverter chains (Type B)]
Next, a configuration example of a configuration (type B) in which an odd-numbered inverter chain and an even-numbered inverter chain are combined will be described.
奇数段インバータチェーンと、偶数段インバータチェーンを組み合わせた構成（タイプＢ）では、奇数段インバータチェーンの本数を奇数本とする。
この制約がある。
インバータチェーンの総数ｍは、奇数、偶数いずれの設定としてもよいが、全インバータチェーンに含まれる奇数段インバータチェーンの本数を奇数本とする。
In a configuration (type B) in which an odd-numbered inverter chain and an even-numbered inverter chain are combined, the number of odd-numbered inverter chains is an odd number.
There is this limitation.
The total number m of inverter chains may be set to odd or even, but the number of odd-numbered inverter chains included in all inverter chains is odd.
ただし、例えば図３に示すｍ本のインバータチェーンを有する乱数生成装置１００において、ｍ本のインバータチェーンのうち、奇数個のインバータを直列接続した「奇数段インバータチェーン」が奇数本、存在するなら、残りのインバータチェーンは、偶数個のインバータを直列接続した「偶数段インバータチェーン」としてもよい。
However, for example, in the random
なお、複数の「奇数段インバータチェーン」を利用する場合、各インバータチェーンの段数は同一であってもよいが、異なる値を選択することが望ましい。一方、複数の「偶数段インバータチェーン」を含む場合、各「偶数段インバータチェーン」の段数（直列接続インバータ数）は任意の偶数を選択することが可能である。 When using a plurality of “odd number inverter chains”, the number of stages in each inverter chain may be the same, but it is desirable to select different values. On the other hand, when a plurality of “even-numbered inverter chains” are included, any even number can be selected as the number of stages (the number of inverters connected in series) of each “even-numbered inverter chain”.
奇数段と偶数段のインバータチェーンを組み合わせて利用した構成の具体的構成例を図５に示す。
図５に示す乱数生成装置３００は、以下の構成のインバータチェーンを有する。
インバータチェーンの本数：ｍ＝２、
１本目のインバータチェーンのインバータ段数：ｒ１＝３、
２本目のインバータチェーンのインバータ段数：ｒ２＝４、
図５に示す乱数生成装置３００は、上記設定のインバータチェーン構成を有する。
FIG. 5 shows a specific configuration example of a configuration using a combination of odd-numbered and even-numbered inverter chains.
A random
Number of inverter chains: m = 2
Number of inverter stages in the first inverter chain: r1 = 3
Number of inverter stages in the second inverter chain: r2 = 4
A random
図５に示す乱数生成装置３００の全体構成について説明する。
乱数生成装置３００は、以下の構成要素を有する。
（１）各々、複数のインバータを直列接続した２本のインバータチェーン３０１〜３０２、
（２）２本のインバータチェーンの出力を並列入力し、出力をＤ型フリップフロップ３０６のＤ入力部に入力するとともに２本のインバータチェーン３０１〜３０２に回帰入力する構成を持つ２本入力ＸＯＲ素子３０５、
（３）ＸＯＲ素子３０５の出力をＤ入力部に入力し、サンプリングクロックの立ち上がり位置のＤ入力部信号を出力（Ｑ出力）する出力制御部として機能するＤ型フリップフロップ（ＤＦＦ）３０６、
（４）Ｄ型フリップフロップ（ＤＦＦ）３０６に対してサンプリングクロック信号を入力するサンプリングクロック３０４、
これらの構成を有する。
The overall configuration of the random
The random
(1) Two
(2) A two-input XOR element having a configuration in which the outputs of two inverter chains are input in parallel, the output is input to the D input portion of the D-type flip-
(3) a D-type flip-flop (DFF) 306 that functions as an output control unit that inputs the output of the
(4) a
It has these configurations.
なお、２本のインバータチェーン３０１〜３０２は、以下の構成である。
（１本目）３段のインバータを直列接続したインバータチェーン３０１、
（２本目）４段のインバータを直列接続したインバータチェーン３０２、
The two
(First)
(Second)
図５に示すように、各々３，４段のインバータチェーンを２本利用し、各インバータチェーン３０１〜３０２の出力をＸＯＲ素子３０５に入力して、２本のインバータチェーンの出力値の排他的論理和（ＸＯＲ）を行い、排他的論理和（ＸＯＲ）結果をＤＦＦ３０６に入力（Ｄ入力）する。
さらに、ＸＯＲ素子３０５における（ＸＯＲ）結果の信号をインバータチェーン３０１〜３０２へとフィードバック入力（回帰入力）する。
As shown in FIG. 5, two inverter chains of three and four stages are used, and the outputs of the
Further, the (XOR) result signal in the
Ｄ型フリップフロップ（ＤＦＦ）３０６には、サンプリングクロック３０４が入力され、入力するサンプリングクロック３０４のクロック信号に応じて、Ｄ型フリップフロップ（ＤＦＦ）３０６に対する入力値（Ｄ入力）がサンプリングされて出力（Ｑ出力）される。この出力値が乱数として利用される。
A
なお、ＸＯＲ素子３０５は、２本のインバータチェーン３０１〜３０２の２個の出力中に含まれる［１］の数が奇数（１）の場合は［１］を出力し、２本のインバータチェーン３０１〜３０２の２個の出力中に含まれる［１］の数が０または偶数（０，２）の場合は［０］を出力する素子である。
The
［２−５．サンプリング対象信号の発振周期とサンプリング値について］
先に、図１、図２を参照して説明した１本のインバータチェーンによって構成されるリングオシレータ（ＲＯ）を利用した乱数生成装置は、１本のインバータチェーンによって構成されるリングオシレータ（ＲＯ）を発振させて、その出力値をサンプリングしている。
[2-5. Oscillation period and sampling value of sampling target signal]
The random number generation device using the ring oscillator (RO) configured by one inverter chain described with reference to FIGS. 1 and 2 is a ring oscillator (RO) configured by one inverter chain. The output value is sampled.
この１本のインバータチェーン構成を用いた場合、ジッタの影響により発振波形にずれを生じさせ、かつそのずれがサンプリング時の値（Ｈｉｇｈ（１）／Ｌｏｗ（０））に十分なランダム性を発揮させるためには、リングオシレータ（ＲＯ）の発振周期に対して非常に小さいジッタを十分な数、蓄積する必要があった。従って、リングオシレータ（ＲＯ）の発振周期に対して十分長いサンプリング周期を設定する必要が生じていた。 When this single inverter chain configuration is used, a deviation occurs in the oscillation waveform due to the effect of jitter, and the deviation exhibits sufficient randomness for the sampling value (High (1) / Low (0)). In order to achieve this, it is necessary to accumulate a sufficient number of very small jitters with respect to the oscillation period of the ring oscillator (RO). Therefore, it is necessary to set a sufficiently long sampling period with respect to the oscillation period of the ring oscillator (RO).
これに対して、図３〜図５を参照して説明した本開示に従った乱数生成装置は、２本以上のｍ本のインバータチェーンを並列に接続して、ｍ本のインバータチェーンの出力をＸＯＲ素子に入力して、ＸＯＲ素子の出力をサンプリングするとともに、各インバータチェーンにフィードバック入力する構成としている。 On the other hand, the random number generation device according to the present disclosure described with reference to FIGS. 3 to 5 connects two or more m inverter chains in parallel and outputs m inverter chains. It is configured to input to the XOR element, sample the output of the XOR element, and input feedback to each inverter chain.
この構成により、サンプリング対象となるＸＯＲ素子の出力の発振周期自体を短くすることを可能としている。
すなわち、本開示の乱数生成装置は、サンプリング対象となる信号であるＸＯＲ素子の出力信号の発振そのものを高速にし、サンプリング周期を短く設定しても、十分なジッタの蓄積による出力値（＝サンプリング値）のランダム性を確保することを可能としている。
With this configuration, it is possible to shorten the oscillation period itself of the output of the XOR element to be sampled.
In other words, the random number generation device according to the present disclosure increases the output value (= sampling value) even if the oscillation of the output signal of the XOR element, which is the signal to be sampled, is accelerated and the sampling period is set short. ) Can be secured.
この理由について、図６、図７を参照して説明する。図６は、先に説明した図２（２）と同様のジッタのある発振信号のサンプリング処理例を示す図である。
図６には、
（ａ）サンプリング対象信号（図３〜図５の構成ではＸＯＲ素子の出力）
（ｂ）サンプリングクロック
これらの各信号を示している。
（ａ）サンプリング対象信号の発振周期＝ＲＴ、
（ｂ）サンプリングクロックの周期＝ＳＴ
とする。
The reason for this will be described with reference to FIGS. FIG. 6 is a diagram illustrating an example of sampling processing of an oscillation signal having jitter similar to that of FIG.
In FIG.
(A) Sampling target signal (the output of the XOR element in the configurations of FIGS. 3 to 5)
(B) Sampling clock These signals are shown.
(A) Sampling target signal oscillation cycle = RT,
(B) Sampling clock cycle = ST
And
図６に示すＥＲＴｉ，ＥＳＴｊは以下の位置を示す。
ＥＲＴｉは、（ａ）サンプリング対象信号の発振波形のｉ番目のエッジ（０，１の変化点）、
ＥＳＴｊは、サンプリングクロックの波形のｊ番目のエッジ（０，１の変化点）、
これらを示している。
ERTi and ESTj shown in FIG. 6 indicate the following positions.
ERTi is (a) the i-th edge (0, 1 change point) of the oscillation waveform of the sampling target signal,
ESTj is the jth edge (0, 1 change point) of the waveform of the sampling clock,
These are shown.
サンプリング対象信号の発振周期ＲＴにおけるＨｉｇｈ／Ｌｏｗ区間を各々ＲＴ／２、
サンプリング周期ＳＴ＝２ＲＴ、
とし、
サンプリング開始位置ｔ０が、
ｔ０＝ＥＲＴ０＋ＲＴ／４、
すなわち、発振周期ＲＴのＨｉｇｈ区間における中心点、となる場合を考える。
High / Low intervals in the oscillation cycle RT of the sampling target signal are RT / 2,
Sampling cycle ST = 2RT,
age,
Sampling start position t0 is
t0 = ERT0 + RT / 4,
That is, consider the case where the center point of the oscillation period RT is in the High section.
次のサンプリング点は、サンプリングクロックのＥＳＴ２のタイミングであり、図６に示す（ｔ１）である。
ｔ１において、ジッタによってエッジの取り得る範囲がＲＴ／４以上まで広がらない限り、サンプリングされる値は変化しない。
時刻ｔ０のサンプリング開始後、最初の値が取得されるサンプリングクロックのＥＳＴ２のタイミングのサンプリング時刻ｔ１は、
ｔ１＝ｔ０＋ＳＴ＝ｔ０＋２ＲＴ、
となる。
図に示すように、このサンプリング時刻ｔ１において、ジッタによってエッジの取り得る範囲がＲＴ／４以上まで広がらない限り、サンプリングされる値は変化しない。
The next sampling point is the timing of the sampling clock EST2, which is (t1) shown in FIG.
At t1, the sampled value does not change unless the possible range of the edge is increased to RT / 4 or more due to jitter.
After the start of sampling at time t0, the sampling time t1 at the timing of EST2 of the sampling clock from which the first value is acquired is
t1 = t0 + ST = t0 + 2RT,
It becomes.
As shown in the figure, at the sampling time t1, the value to be sampled does not change unless the range that the edge can take is increased to RT / 4 or more due to jitter.
図に示すように、（ａ）サンプリング対象信号出力の波形に応じて［０］，［１］，［０］の出力が得られるが、サンプリング時刻ｔ１では、サンプリングクロックのサンプリングタイミングＥＳＴ２からの矢印４０１に従った位置の（ａ）サンプリング対象信号の波形に応じて出力が得られる。 As shown in the figure, (a) outputs [0], [1], [0] are obtained according to the waveform of the sampling target signal output, but at the sampling time t1, an arrow from the sampling timing EST2 of the sampling clock An output is obtained according to (a) the waveform of the sampling target signal at the position according to 401.
全くジッタがなければサンプリングクロックのサンプリングタイミングＥＳＴ２からの矢印４０１に従った位置の（ａ）サンプリング対象信号はＨｉｇｈの位置であり、出力［１］が得られる。
しかし、（ａ）サンプリング対象信号がジッタの影響でずれている場合、例えば−ＲＴ／４以上のずれ、あるいは＋ＲＴ／４以上のずれが発生している場合は、サンプリングクロックのサンプリングタイミングＥＳＴ２からの矢印４０１に従った位置の（ａ）サンプリング対象信号はＬｏｗの位置であり、出力［０］が得られる。
If there is no jitter, the (a) sampling target signal at the position according to the
However, (a) when the sampling target signal is shifted due to jitter, for example, when a shift of −RT / 4 or more, or a shift of + RT / 4 or more occurs, the sampling clock from the sampling timing EST2 The (a) sampling target signal at the position according to the
このように、サンプリング時刻ｔ１において、ジッタによってエッジの取り得る範囲がＲＴ／４以上まで広がらない限り、サンプリングされる値は変化しない。 In this way, at the sampling time t1, the sampled value does not change unless the possible range of the edge is expanded to RT / 4 or more due to jitter.
次に、図７に、（ａ）サンプリング対象信号（図３〜図５の構成ではＸＯＲ素子の出力）の発振周波数を２倍にした場合の発振信号のサンプリング処理例を示す。
図７には、図６と同様、
（ａ）サンプリング対象信号（図３〜図５の構成ではＸＯＲ素子の出力）
（ｂ）サンプリングクロック
これらの各信号を示している。
（ａ）サンプリング対象信号の発振周期＝ＲＴ／２、
（ｂ）サンプリングクロックの周期＝ＳＴ
とする。
Next, FIG. 7 shows an example of sampling processing of the oscillation signal when (a) the oscillation frequency of the sampling target signal (the output of the XOR element in the configurations of FIGS. 3 to 5) is doubled.
In FIG. 7, as in FIG.
(A) Sampling target signal (the output of the XOR element in the configurations of FIGS. 3 to 5)
(B) Sampling clock These signals are shown.
(A) Oscillation period of sampling target signal = RT / 2,
(B) Sampling clock cycle = ST
And
図７に示す例では、
サンプリング周期ＳＴ＝２ＲＴ、
としている。
サンプリング開始位置ｔ０は、
ｔ０＝ＥＲＴ０＋ＲＴ／８、
すなわち、図６と同様、発振周期ＲＴ／２のＨｉｇｈ区間における中心点とする。
In the example shown in FIG.
Sampling cycle ST = 2RT,
It is said.
Sampling start position t0 is
t0 = ERT0 + RT / 8,
That is, as in FIG. 6, the center point in the High section of the oscillation period RT / 2.
次のサンプリング点は、サンプリングクロックのＥＳＴ２のタイミングであり、図７に示す（ｔ１）である。
図７においては、サンプリング時間（ｔ１）において、ジッタによってエッジの取り得る範囲がＲＴ／８以上まで広がれば、サンプリングされる値が変化する。
時刻ｔ０のサンプリング開始後、最初の値が取得されるサンプリングクロックのＥＳＴ２のタイミングのサンプリング時刻ｔ１は、
ｔ１＝ｔ０＋ＳＴ＝ｔ０＋２ＲＴ、
となる。
図に示すように、このサンプリング時刻ｔ１において、ジッタによってエッジの取り得る範囲がＲＴ／８以上、広がればサンプリングされる値は変化する。
The next sampling point is the timing of the sampling clock EST2, which is (t1) shown in FIG.
In FIG. 7, if the range that the edge can take is increased to RT / 8 or more due to jitter at the sampling time (t1), the sampled value changes.
After the start of sampling at time t0, the sampling time t1 at the timing of EST2 of the sampling clock from which the first value is acquired is
t1 = t0 + ST = t0 + 2RT,
It becomes.
As shown in the figure, at the sampling time t1, if the range that the edge can take is increased by RT / 8 or more due to jitter, the sampled value changes.
図に示すように、（ａ）サンプリング対象信号出力の波形に応じて［０］，［１］，［０］の出力が得られるが、サンプリング時刻ｔ１では、サンプリングクロックのサンプリングタイミングＥＳＴ２からの矢印４０２に従った位置の（ａ）サンプリング対象信号の波形に応じて出力が得られる。 As shown in the figure, (a) outputs [0], [1], [0] are obtained according to the waveform of the sampling target signal output, but at the sampling time t1, an arrow from the sampling timing EST2 of the sampling clock An output is obtained according to the waveform of the sampling target signal at the position according to 402.
全くジッタがなければサンプリングクロックのサンプリングタイミングＥＳＴ２からの矢印４０２に従った位置の（ａ）サンプリング対象信号はＨｉｇｈの位置であり、出力［１］が得られる。
しかし、（ａ）サンプリング対象信号がジッタの影響でずれている場合、例えば−ＲＴ／８以上のずれ、あるいは＋ＲＴ／８以上のずれが発生している場合は、サンプリングクロックのサンプリングタイミングＥＳＴ２からの矢印４０２に従った位置の（ａ）サンプリング対象信号はＬｏｗの位置であり、出力［０］が得られる。
If there is no jitter, the (a) sampling target signal at the position according to the
However, (a) when the sampling target signal is shifted due to jitter, for example, when a shift of −RT / 8 or more or a shift of + RT / 8 or more occurs, the sampling clock from the sampling timing EST2 The (a) sampling target signal at the position according to the
このように、サンプリング時刻ｔ１において、ジッタによってエッジの取り得る範囲がＲＴ／８以上まで広がればサンプリングされる値が変化する。
これは、先の図６の設定の半分のジッタで出力の変化が発生することを意味する。
In this way, at the sampling time t1, the value to be sampled changes if the range that the edge can take is expanded to RT / 8 or more due to jitter.
This means that a change in output occurs with a jitter that is half of the setting shown in FIG.
このように、（ａ）サンプリング対象信号（図３〜図５の構成ではＸＯＲ素子の出力）の発振を二倍にする、即ち発振周期をＲＴ／２にした場合、Ｈｉｇｈ／Ｌｏｗ区間は各々ＲＴ／４となり、ジッタの蓄積によって、ＲＴ／８以上のジッタ蓄積が発生すれば、サンプリングされる値が変更され得ることになる。
これは、同一の確率で０，１を変化させるために必要なジッタ量が少なくてすむことを意味する。
In this way, (a) when the oscillation of the sampling target signal (the output of the XOR element in the configurations of FIGS. 3 to 5) is doubled, that is, when the oscillation period is set to RT / 2, the High / Low period is set to RT. If jitter accumulation of RT / 8 or more occurs due to the accumulation of jitter, the value to be sampled can be changed.
This means that the amount of jitter required to change 0 and 1 with the same probability can be reduced.
このように（ａ）サンプリング対象信号（図３〜図５の構成ではＸＯＲ素子の出力）の発振周期を短くすることで、短時間に多くのジッタを蓄積可能となり、出力信号としての０と１の発生確率を均等に近づけることが可能となり、結果として、サンプリング周期を短くすることが可能となる。 As described above, (a) by shortening the oscillation period of the sampling target signal (in the configurations of FIGS. 3 to 5, the output of the XOR element), it is possible to accumulate a large amount of jitter in a short time, and 0 and 1 as output signals. It is possible to make the occurrence probability close to uniform, and as a result, the sampling cycle can be shortened.
［２−６．従来構成と本開示構成の発振周期の比較と効果について］
本開示の構成では、複数のインバータチェーンを利用し、これらの出力をＸＯＲすることによって高速な発振を生成するとともに、さらにその発振を各インバータチェーンの入力に回帰させることによって、より高速な発振の生成を実現している。
本開示の構成において、サンプリング対象となるＸＯＲ素子の出力の発振が、先に図１、図２を参照して説明した構成よりも高速になることを、図８を参照して説明する。
[2-6. Comparison and Effect of Oscillation Periods of Conventional Configuration and Disclosure Configuration]
In the configuration of the present disclosure, a plurality of inverter chains are used, and a high-speed oscillation is generated by XORing these outputs, and further, the oscillation is returned to the input of each inverter chain, thereby generating a higher-speed oscillation. Generation is realized.
In the configuration of the present disclosure, it will be described with reference to FIG. 8 that the oscillation of the output of the XOR element to be sampled becomes faster than the configuration described with reference to FIGS.
図８には、
（１）従来構成のサンプリング処理例、
（２）本開示構成のサンプリング処理例、
これら２つのサンプリング処理例を対比して示している。
In FIG.
(1) Sampling processing example of conventional configuration,
(2) An example of sampling processing of the disclosed configuration;
These two sampling processing examples are shown in comparison.
なお、
（１）従来構成のサンプリング処理例は、図１に示す構成、すなわち、３段のインバータチェーンからなるリングオシレータ（ＲＯ）を用いた基本構成におけるサンプリング処理例である。
（２）本開示構成のサンプリング処理例は、図５に示す構成、すなわち、
３段のインバータチェーン３０１と、
４段のインバータチェーン３０２、
これら２本のインバータチェーンの出力をＸＯＲ素子３０５に入力し、
ＸＯＲ素子３０５の出力をサンプリングしかつ各インバータチェーン３０１，３０２に回帰入力する構成におけるサンプリング処理例である。
In addition,
(1) An example of sampling processing of the conventional configuration is an example of sampling processing in the configuration shown in FIG. 1, that is, the basic configuration using a ring oscillator (RO) composed of a three-stage inverter chain.
(2) The sampling processing example of the configuration of the present disclosure has the configuration shown in FIG.
A three-
4-
The outputs of these two inverter chains are input to the
This is a sampling processing example in a configuration in which the output of the
図８には、
（１）従来構成のサンプリング処理例として、
（１ａ）図１に示すリングオシレータ（ＲＯ）２０の出力信号波形（ＲＯ出力）、
（１ｂ）図１に示すサンプリングクロック３０の信号波形（ｓａｍｐｌｉｎｇ ｃｌｏｃｋ）、
これらを示している。
また、（２）本開示構成のサンプリング処理例として、
（２ａ）図５に示す３段インバータチェーン３０１の出力に対応するＸＯＲ素子３０５の第１入力信号波形（ＸＯＲ第１入力）、
（２ｂ）図５に示す４段インバータチェーン３０２の出力に対応するＸＯＲ素子３０５の第２入力信号波形（ＸＯＲ第２入力）、
（２ｃ）図５に示すＸＯＲ素子３０５の出力信号波形（ＸＯＲ出力）、
これらを示している。
In FIG.
(1) As an example of sampling processing of the conventional configuration,
(1a) Output signal waveform (RO output) of the ring oscillator (RO) 20 shown in FIG.
(1b) A signal waveform (sampling clock) of the
These are shown.
In addition, (2) as an example of sampling processing of the disclosed configuration,
(2a) a first input signal waveform (XOR first input) of the
(2b) a second input signal waveform (XOR second input) of the
(2c) Output signal waveform (XOR output) of the
These are shown.
なお、図１、図５に示す構成において用いられるインバータの遅延値は全て同一の値ｄであるとし、配線遅延およびジッタの影響による波形のずれは考えないものとする。 It is assumed that the delay values of the inverters used in the configurations shown in FIGS. 1 and 5 are all the same value d, and that the waveform shift due to the influence of wiring delay and jitter is not considered.
図８の（１）従来構成のサンプリング処理例に示す（１ｂ）サンプリングクロック３０の信号波形の周期数を基準として考察する。
図８において、（１ａ）は、図１に示すリングオシレータ（ＲＯ）２０の出力信号波形を表している。
図１に示すリングオシレータ（ＲＯ）２０の段数は３段であり、図８（１ａ）の波形は、インバータの遅延３段分（３ｄ）毎にＨｉｇｈ／Ｌｏｗが反転する波形となっている。
The number of periods of the signal waveform of the
In FIG. 8, (1a) represents an output signal waveform of the ring oscillator (RO) 20 shown in FIG.
The number of stages of the ring oscillator (RO) 20 shown in FIG. 1 is three, and the waveform of FIG. 8 (1a) is a waveform in which High / Low is inverted every three delay stages (3d) of the inverter.
ここで、先に説明した図２と同様、図８（１ｂ）に示すサンプリングクロックのサンプリング周期ＳＴを、図８（１ａ）に示すリングオシレータ（ＲＯ）の周期ＲＴの２倍、すなわち、
ＳＴ＝２ＲＴ
とする。
Here, similarly to FIG. 2 described above, the sampling cycle ST of the sampling clock shown in FIG. 8 (1b) is twice the cycle RT of the ring oscillator (RO) shown in FIG. 8 (1a), that is,
ST = 2RT
And
この設定において、サンプリングクロックの１つのサンプリング周期である１ＳＴ内には、リングオシレータ（ＲＯ）の周期ＲＴの２周期分（２ＲＴ）が含まれることとなる。 In this setting, 1ST, which is one sampling period of the sampling clock, includes two periods (2RT) of the ring oscillator (RO) period RT.
次に、図８（２）の本開示に従ったサンプリング処理例について考察する。
図８（２）には、以下の各波形を示している。
（２ａ）図５に示す３段インバータチェーン３０１の出力に対応するＸＯＲ素子３０５の第１入力信号波形（ＸＯＲ第１入力）、
（２ｂ）図５に示す４段インバータチェーン３０２の出力に対応するＸＯＲ素子３０５の第２入力信号波形（ＸＯＲ第２入力）、
（２ｃ）図５に示すＸＯＲ素子３０５の出力信号波形（ＸＯＲ出力）、
これらを示している。
Next, consider a sampling process example according to the present disclosure of FIG.
FIG. 8 (2) shows the following waveforms.
(2a) a first input signal waveform (XOR first input) of the
(2b) a second input signal waveform (XOR second input) of the
(2c) Output signal waveform (XOR output) of the
These are shown.
図５に示すように、３段インバータチェーン３０１、および４段インバータチェーン３０２には、ＸＯＲ素子３０５における排他的論理和（ＸＯＲ）後の信号が再度、入力される。
As shown in FIG. 5, the signal after the exclusive OR (XOR) in the
このフィードバック入力（回帰入力）によって、
図８に示す、
（２ａ）ＸＯＲ第１入力、
（２ｂ）ＸＯＲ第２入力、
これらの発振波形は、各々、
（２ｃ）ＸＯＲ出力において形成された周期の影響を受ける。
With this feedback input (regression input)
As shown in FIG.
(2a) XOR first input,
(2b) XOR second input,
Each of these oscillation waveforms is
(2c) affected by the period formed at the XOR output.
例えば、図８に示す時刻ｔ０の（２ｃ）ＸＯＲ出力における信号［Ｈｉｇｈ］が、
図５に示す３段インバータチェーン３０１、および４段インバータチェーン３０２に入力されることにより、
（２ａ）ＸＯＲ第１入力では、ｔ０＋３ｄ後（図に示す位置Ｐ）、
（２ｂ）ＸＯＲ第２入力では、ｔ０＋４ｄ後（図に示す位置ｑ）、
これらの各位置でその影響が表れる。
For example, the signal [High] at the (2c) XOR output at time t0 shown in FIG.
By being input to the three-
(2a) In the first XOR input, after t0 + 3d (position P shown in the figure),
(2b) In the second XOR input, after t0 + 4d (position q shown in the figure),
The effect appears at each of these positions.
（２ａ）ＸＯＲ第１入力は、図５に示す３段インバータチェーン３０１の出力であり、３段インバータチェーン３０１の先頭の［Ｈｉｇｈ］の値は、３段のインバータを通過して［Ｌｏｗ］として出力される。この位置が、ｔ０＋３ｄ後であり、図に示す位置Ｐである。
(2a) The first XOR input is the output of the three-
また、（２ｂ）ＸＯＲ第２入力は、図５に示す４段インバータチェーン３０２の出力であり、４段インバータチェーン３０２の先頭の［Ｈｉｇｈ］の値は、４段のインバータを通過して［Ｈｉｇｈ］として出力される。この位置が、ｔ０＋４ｄ後であり、図に示す位置ｑである。
Further, (2b) XOR second input is an output of the four-
また、これらの波形、（２ａ）ＸＯＲ第１入力と、（２ｂ）ＸＯＲ第２入力は、図５に示すＸＯＲ素子３０５に入力されて排他的論理和（ＸＯＲ）演算がなされるため、（２ａ）ＸＯＲ第１入力と、（２ｂ）ＸＯＲ第２入力の差分として、（２ｃ）ＸＯＲ出力における時刻ｔ０＋３ｄからｔ０＋４ｄの部分に新たな周期が形成される。
以下、同様にして、これらの新たな周期による影響が各インバータチェーンに入力され、その結果によってまた新たな周期が（２ｃ）ＸＯＲ出力に形成される。
Since these waveforms, (2a) XOR first input and (2b) XOR second input are input to the
Similarly, the influence of these new cycles is input to each inverter chain, and a new cycle is formed in the (2c) XOR output according to the result.
このように、複数のインバータチェーンを利用し、その出力をＸＯＲするとともに、ＸＯＲ後の発振を各々のインバータチェーンへとフィードバック（回帰入力）することによって、インバータチェーン間における遅延差の影響を周期として生成することが可能となる。 In this way, by using a plurality of inverter chains, XORing the outputs and feeding back the oscillation after XOR to each inverter chain (regression input), the influence of the delay difference between the inverter chains is taken as a period. Can be generated.
図８（１）の（１ｂ）に示す従来方式のサンプリングクロックの周期ＳＴの１ＳＴ内のリングオシレータ（ＲＯ）の出力の周期は２、すなわち、
ＳＴ＝２ＲＴ
であるのに対し、
図８（２）に示す例では、サンプリング対象である（２ｃ）ＸＯＲ出力は、図８（１ｂ）に示すサンプリングクロックの１ＳＴ区間であるＥＳＴ０からＥＳＴ２までの間に４周期（図に示す［１］〜［４］）設定されている。
The period of the output of the ring oscillator (RO) within 1ST of the period ST of the conventional sampling clock shown in (1b) of FIG.
ST = 2RT
Whereas
In the example shown in FIG. 8 (2), the (2c) XOR output to be sampled has four periods (1 to 1 shown in the figure) between EST0 and EST2, which is the 1ST section of the sampling clock shown in FIG. 8 (1b). ] To [4]) are set.
図８（１ｂ）のサンプリングクロックの１ＳＴ区間において発生する図８（２）に示す（２ｃ）ＸＯＲ出力の周期数は様々に変動するが、サンプリングクロックの１ＳＴ区間において発生する平均的な周期数は、図８（１）に示す（１ａ）のリングオシレータ（ＲＯ）の周期数（＝２）より多くなる。 The period number of (2c) XOR output shown in FIG. 8 (2) generated in the 1ST section of the sampling clock in FIG. 8 (1b) varies variously, but the average period number generated in the 1ST section of the sampling clock is More than the number of cycles (= 2) of the ring oscillator (RO) of (1a) shown in FIG.
このように、図３〜図５を参照して説明した構成では、異なるジッタを発生させる複数のインバータチェーンの出力をＸＯＲ素子に入力してＸＯＲ素子の出力をサンプリングし、かつ各インバータチェーンにフィードバックすることで、ＸＯＲ素子の出力の発振周期を高めている。
従って、乱数として取得するＸＯＲ素子出力をより高速な発振信号として生成することが可能となり、ジッタに基づくランダム性をより短時間で実現することが可能となり、結果として短時間のサンプリング周期を設定してもランダム性の高い乱数出力を得ることが可能となる。
As described above, in the configuration described with reference to FIGS. 3 to 5, the outputs of a plurality of inverter chains that generate different jitters are input to the XOR elements, and the outputs of the XOR elements are sampled and fed back to the inverter chains. As a result, the oscillation cycle of the output of the XOR element is increased.
Therefore, the XOR element output acquired as a random number can be generated as a faster oscillation signal, and randomness based on jitter can be realized in a shorter time. As a result, a short sampling period is set. However, a random output with high randomness can be obtained.
［３．その他の実施例について］
［３−１．インバータの数を削減した実施例について］
上述した図３〜図５を参照して説明した乱数生成装置の構成では、複数のインバータチェーンを利用している。
従って、図１を参照して説明した従来型の１本のインバータチェーンによって構成される装置に比較して必要となるインバータの数は増加する。
例えば、６本のインバータチェーンを有する乱数生成装置の構成例を図９に示す。
[3. About other embodiments]
[3-1. Example with a reduced number of inverters]
In the configuration of the random number generation device described with reference to FIGS. 3 to 5 described above, a plurality of inverter chains are used.
Therefore, the number of inverters required is increased as compared with the conventional apparatus constituted by one inverter chain described with reference to FIG.
For example, FIG. 9 shows a configuration example of a random number generation device having six inverter chains.
図９に示す乱数生成装置４００は、以下の構成のインバータチェーンを有する。
インバータチェーンの本数：ｍ＝６、
１本目のインバータチェーンのインバータ段数：ｒ１＝３、
２本目のインバータチェーンのインバータ段数：ｒ２＝４、
３本目のインバータチェーンのインバータ段数：ｒ３＝５、
４本目のインバータチェーンのインバータ段数：ｒ４＝６、
５本目のインバータチェーンのインバータ段数：ｒ５＝７、
６本目のインバータチェーンのインバータ段数：ｒ６＝８、
図９に示す乱数生成装置４００は、上記設定のインバータチェーン構成を有する。
A random
Number of inverter chains: m = 6
Number of inverter stages in the first inverter chain: r1 = 3
Number of inverter stages in the second inverter chain: r2 = 4
Number of inverter stages in the third inverter chain: r3 = 5
Number of inverter stages in the fourth inverter chain: r4 = 6
Number of inverter stages in the fifth inverter chain: r5 = 7,
Number of inverter stages in the sixth inverter chain: r6 = 8
A random
図９に示す乱数生成装置４００に用いられるインバータの数は、
３＋４＋５＋６＋７＋８＝３３
となる。
このように、本開示に従った乱数生成装置を構成しようとすると、インバータの数が従来構成、例えば図１に示す乱数生成装置１０に比較して増加してしまう。
The number of inverters used in the random
3 + 4 + 5 + 6 + 7 + 8 = 33
It becomes.
Thus, when it is going to comprise the random number generator according to this indication, the number of inverters will increase compared with the conventional composition, for example,
インバータ数の増加は、実装コストの増大に直結するため、できる限り利用するインバータ数を低減することが望ましい。
以下、インバータ数を削減した実施例について説明する。
Since an increase in the number of inverters directly leads to an increase in mounting cost, it is desirable to reduce the number of inverters used as much as possible.
Hereinafter, an embodiment in which the number of inverters is reduced will be described.
インバータ数を削減するためには、複数のインバータチェーンにおいて、同一段数にあるインバータを共有すればよい。
ただし、無秩序に共有した場合、単独のインバータに対して前段のインバータ出力が複数入力される等の状況が発生し得る。この場合、各インバータチェーンにおける発振そのものが実行されない可能性がある。
従って、インバータ数を削減するためには、発振可能な状態を保ちつつ、各段におけるインバータを共有する必要がある。
In order to reduce the number of inverters, it is only necessary to share inverters in the same number of stages in a plurality of inverter chains.
However, in the case of random sharing, there may occur a situation in which a plurality of preceding inverter outputs are input to a single inverter. In this case, the oscillation itself in each inverter chain may not be executed.
Therefore, in order to reduce the number of inverters, it is necessary to share the inverters at each stage while maintaining the oscillation enabled state.
図１０に発振可能な状態を維持し、各段のインバータを共有した乱数生成装置の構成例を示す。
図１０に示す乱数生成装置５００は、ｍ本のインバータチェーンを、分岐数として１及び２を含む多段多分木として再構成している。
この構成により、ＸＯＲ素子出力の発振を維持しながら、インバータの共有を行うものである。
FIG. 10 shows a configuration example of a random number generation device that maintains an oscillating state and shares an inverter at each stage.
The random
With this configuration, the inverter is shared while maintaining the oscillation of the XOR element output.
具体的には、ＸＯＲ素子をルートノードとし、各インバータチェーンにおける最終段をリーフノードとして設定した上で、各インバータを多段多分木におけるノードとして取り扱うことにより、インバータの共有と削減を実現する。 Specifically, the sharing and reduction of inverters is realized by setting the XOR element as a root node and setting the final stage in each inverter chain as a leaf node and then treating each inverter as a node in a multistage multi-tree.
図１０に示す乱数生成装置５００は、図９に示す構成と同様のインバータチェーン構成を少ないインバータで実現している。
すなわち、図１０に示す乱数生成装置５００は、
インバータチェーンの本数：ｍ＝６、
１本目のインバータチェーンのインバータ段数：ｒ１＝３、
２本目のインバータチェーンのインバータ段数：ｒ２＝４、
３本目のインバータチェーンのインバータ段数：ｒ３＝５、
４本目のインバータチェーンのインバータ段数：ｒ４＝６、
５本目のインバータチェーンのインバータ段数：ｒ５＝７、
６本目のインバータチェーンのインバータ段数：ｒ６＝８、
これらのインバータチェーンを持つ構成である。
このように、図１０に示す乱数生成装置５００は、図９に示す乱数生成装置４００と同様、上記設定のインバータチェーン構成を有する。
A random
That is, the random
Number of inverter chains: m = 6
Number of inverter stages in the first inverter chain: r1 = 3
Number of inverter stages in the second inverter chain: r2 = 4
Number of inverter stages in the third inverter chain: r3 = 5
Number of inverter stages in the fourth inverter chain: r4 = 6
Number of inverter stages in the fifth inverter chain: r5 = 7,
Number of inverter stages in the sixth inverter chain: r6 = 8
It is a configuration having these inverter chains.
As described above, the random
ただし、図１０に示す乱数生成装置５００は、一部のインバータを各インバータチェーンで共通に利用する構成としている。具体的には以下のインバータを共有している。
インバータ５０１は、１〜６本目のインバータチェーンにおいて共通に利用する共有インバータである。
インバータ５０２は、１〜３本目のインバータチェーンにおいて共通に利用する共有インバータである。
インバータ５０３は、４〜６本目のインバータチェーンにおいて共通に利用する共有インバータである。
インバータ５０４〜５０６は、４〜５本目のインバータチェーンにおいて共通に利用する共有インバータである。
However, the random
The
The
The
The
このように、一部のインバータを複数のインバータチェーンで共通に利用する構成としている。この構成によって、必要とするインバータの数を削減している。 In this way, some inverters are configured to be shared by a plurality of inverter chains. With this configuration, the number of required inverters is reduced.
１〜６本目のインバータチェーンの出力がＸＯＲ素子５２１に入力され、ＸＯＲ素子５２１において、インバータチェーンの出力値の排他的論理和（ＸＯＲ）を行い、排他的論理和（ＸＯＲ）結果を出力制御部として機能するＤＦＦ５２２に入力（Ｄ入力）する。
さらに、ＸＯＲ素子５２１における（ＸＯＲ）結果の信号を６本のインバータチェーンの共有インバータ５０１へとフィードバック入力（回帰入力）する。
The outputs of the first to sixth inverter chains are input to the
Further, the (XOR) result signal in the
Ｄ型フリップフロップ（ＤＦＦ）５２２には、サンプリングクロック５１１が入力され、入力するサンプリングクロック５１１のクロック信号に応じて、Ｄ型フリップフロップ（ＤＦＦ）５２２に対する入力値（Ｄ入力）がサンプリングされて出力（Ｑ出力）される。この出力値が乱数として利用される。
A
この図１０に示す乱数生成装置５００は、先に図５を参照して説明した奇数段インバータチェーンと、偶数段インバータチェーンを組み合わせた構成（タイプＢ）に相当する。
The random
図１０に示す乱数生成装置５００は、ＸＯＲ素子５２１をルートノードとし、ｍ＝６個のリーフ（ｌｅａｆ）に至るまでの分岐数を、１段目１、２段目２、３段目３及び２、４段目１、５段目１、６段目２及び１、７段目１、８段目１、として設定している。これにより、先に図９を参照して説明した構成においては３３個のインバータを利用しているのに対し、図１０に示す乱数生成装置５００は、必要なインバータの数を２１個へと減少させることが可能となる。
なお、各段における分岐数は、設計者が実装コストを鑑みた上で、多段多分木の構成を逸脱しない範囲で自由に設定できる。
The random
Note that the number of branches at each stage can be freely set within a range that does not deviate from the configuration of the multistage multi-tree, in consideration of the implementation cost by the designer.
［３−２．インバータをＮＡＮＤ素子に置き換えた実施例について］
上述した実施例では、インバータチェーンを構成する素子は全てインバータ（ＮＯＴ素子）を利用していた。
このインバータ（ＮＯＴ素子）の代わりにＮＡＮＤ素子を利用する構成としてもよい。
[3-2. Example in which inverter is replaced with NAND element]
In the embodiment described above, all the elements constituting the inverter chain use inverters (NOT elements).
Instead of this inverter (NOT element), a NAND element may be used.
図１１に、インバータチェーンを構成するインバータ（ＮＯＴ素子）の一部をＮＡＮＤ素子に置き換えた構成を持つ乱数生成装置６００の構成例を示す。
インバータ（ＮＯＴ素子）は、１入力１出力であり、入力を反転、すなわち、入力［１］に対して出力［０］を生成し、入力［０］に対して出力［１］を生成する素子である。
一方ＮＡＮＤ素子は、２入力１出力であり、２つの入力が共に［１］である場合に出力［０］を生成し、それ以外はすべて［１］を出力する素子である。
FIG. 11 shows a configuration example of a random
The inverter (NOT element) has one input and one output and inverts the input, that is, generates an output [0] with respect to the input [1] and generates an output [1] with respect to the input [0]. It is.
On the other hand, the NAND element is an element that has two inputs and one output, generates an output [0] when both inputs are [1], and outputs all other [1].
図１１には、ｍ本のインバータチェーン６０１〜６０３を設定した乱数生成装置６００を示している。
この構成は、基本的には、先に図３を参照して説明した構成と同様の構成であるが、各インバータチェーン６０１〜６０３の先頭のインバータをＮＡＮＤ素子に置き換えている。図に示すＮＡＮＤ素子６１１〜６１３である。
FIG. 11 shows a random
This configuration is basically the same as the configuration described above with reference to FIG. 3, but the top inverter of each
ＮＡＮＤ素子６１１〜６１３の入力の一方は、ＸＯＲ素子６３１からのフィードバック信号（回帰信号）であり、もう一方の信号は、外部から入力する発振制御信号６２１である。
One of the inputs of the
発振制御信号６２１は、例えば、乱数生成装置６００を起動する際に、ＯＮすなわち出力［１］をＮＡＮＤ素子６１１〜６１３に入力する。
この処理によって、各インバータチェーン６０１〜６０３とＸＯＲ素子６２１によって構成される回路が発振を開始する。
The oscillation control signal 621 is turned on, that is, the output [1] is input to the
By this process, the circuit constituted by the
なお、図には１，２，ｍ本目の３本のみを示しているが、３〜ｍ−１本目は省略しており、ｍ本のインバータチェーンを有する。 Although only three of the first, second, and mths are shown in the figure, the third to m-1th are omitted, and m inverter chains are provided.
図に示す３本のインバータチェーンは以下の構成である。
（１本目）１つのＮＡＮＤ素子とｒ１−１個のインバータを直列接続したインバータチェーン６０１、
（２本目）１つのＮＡＮＤ素子とｒ２−１個のインバータを直列接続したインバータチェーン６０２、
（ｍ本目）１つのＮＡＮＤ素子とｒｍ−１個のインバータを直列接続したインバータチェーン６０３、
この他、３〜ｍ−１本目のインバータチェーンを同様に１つのＮＡＮＤ素子と１以上のインバータとの直列接続構成を有する。
The three inverter chains shown in the figure have the following configuration.
(First)
(Second)
(Mth)
In addition, the third to m−1th inverter chains have a configuration in which one NAND element and one or more inverters are connected in series.
その他の構成と処理は、先に図３を参照して説明した処理と同様である。
すなわち、各インバータチェーン６０１〜６０３の出力をＸＯＲ素子６３１に入力して、ｍ本のインバータチェーンの出力値の排他的論理和（ＸＯＲ）を行い、排他的論理和（ＸＯＲ）結果を出力制御部として機能するＤＦＦ６３２に入力（Ｄ入力）する。
さらに、ＸＯＲ素子６３１における（ＸＯＲ）結果の信号をインバータチェーン６０１〜６０３へとフィードバック入力（回帰入力）する。
Other configurations and processes are the same as those described above with reference to FIG.
That is, the outputs of the
Further, the (XOR) result signal in the
Ｄ型フリップフロップ（ＤＦＦ）６３２には、サンプリングクロック６２２が入力され、入力するサンプリングクロック６２２のクロック信号に応じて、Ｄ型フリップフロップ（ＤＦＦ）６３２に対する入力値（Ｄ入力）がサンプリングされて出力（Ｑ出力）される。この出力値が乱数として利用される。
A
なお、ｍ本のインバータチェーンに関しては、
（Ａ）ｍ本全てを奇数段インバータチェーンで構成した構成（タイプＡ）、
（Ｂ）奇数段インバータチェーンと、偶数段インバータチェーンを組み合わせた構成（タイプＢ）、
これらの２種類のタイプのいずれかとする。
なお、インバータチェーンの本数（ｍ）は、上記のタイプＡ，Ｂのいずれのインバータチェーン構成を採用するかによって制約が異なる。
これは、先に、図４、図５を参照して説明したと同様の制約となる。
For m inverter chains,
(A) A configuration (type A) in which all m pieces are composed of odd-numbered inverter chains.
(B) Configuration (type B) combining an odd-numbered inverter chain and an even-numbered inverter chain,
One of these two types is assumed.
The number of inverter chains (m) has different restrictions depending on which of the above type A and B inverter chain configurations is employed.
This is the same restriction as described above with reference to FIGS.
具体的には、
ｍ本の奇数段インバータチェーンのみを利用して構成する場合（タイプＡ）、インバータチェーンの本数：ｍもまた、奇数にする。
また、奇数段インバータチェーンと、偶数段インバータチェーンを組み合わせた構成（タイプＢ）では、インバータチェーンの総数ｍは、奇数、偶数いずれの設定としてもよいが、全インバータチェーンに含まれる奇数段インバータチェーンの本数を奇数本とする。
これらの制約に従って、インバータチェーンを設定する。
In particular,
When the configuration is made by using only m odd-numbered inverter chains (type A), the number of inverter chains: m is also set to an odd number.
Further, in the configuration (type B) in which the odd-numbered inverter chain and the even-numbered inverter chain are combined, the total number m of the inverter chains may be set to either odd or even, but the odd-numbered inverter chain included in all the inverter chains The odd number of.
The inverter chain is set according to these restrictions.
なお、図１１に示す構成例では、ＮＡＮＤ素子を各インバータチェーンの先頭に設定した例を示しているが、ＮＡＮＤ素子の設定位置は、各インバータチェーンの先頭に限らず、任意の位置に設定してよい。また、各インバータチェーン内の複数のインバータをＮＡＮＤ素子に置き換えてもよい。
なお、ＮＡＮＤ素子に対する入力は、１つは、発振制御信号とし、もう１つはＸＯＲ素子からのフィードバック信号、あるいは直列接続されたインバータまたはＮＡＮＤ素子の出力とする。
The configuration example shown in FIG. 11 shows an example in which the NAND element is set at the head of each inverter chain. However, the setting position of the NAND element is not limited to the head of each inverter chain, and is set at an arbitrary position. It's okay. Further, a plurality of inverters in each inverter chain may be replaced with NAND elements.
One input to the NAND element is an oscillation control signal, and the other is a feedback signal from the XOR element, or an output of an inverter or NAND element connected in series.
［４．暗号処理装置の構成例について］
最後に、上述した乱数生成処理を実行する乱数生成部を備えた暗号処理装置の構成例について説明する。
上述した実施例に従った乱数生成処理を実行する乱数生成部を備えた暗号処理装置は、暗号処理を実行する様々な情報処理装置に搭載可能である。具体的には、ＰＣ、ＴＶ、レコーダ、プレーヤ、通信機器、さらに、ＲＦＩＤ、スマートカード、センサネットワーク機器、各種認証モジュール、健康、医療機器、自立型ネットワーク機器等、例えばデータ処理や通信処理に伴う暗号処理を実行する様々な機器において利用可能である。
[4. About configuration example of cryptographic processor]
Finally, a configuration example of a cryptographic processing apparatus including a random number generation unit that executes the random number generation process described above will be described.
The cryptographic processing device including the random number generation unit that executes the random number generation processing according to the above-described embodiment can be mounted on various information processing devices that execute the cryptographic processing. Specifically, PCs, TVs, recorders, players, communication devices, RFIDs, smart cards, sensor network devices, various authentication modules, health, medical devices, self-supporting network devices, etc., for example, accompanying data processing and communication processing It can be used in various devices that execute cryptographic processing.
暗号処理装置の一例としてのＩＣモジュール７００の構成例を図１２に示す。図１２に示すＩＣモジュール７００は、上記の様々な機器に搭載することが可能である。
A configuration example of an
図１２に示すＣＰＵ（Ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）７０１は、暗号処理の開始や、終了、データの送受信の制御、各構成部間のデータ転送制御、その他の各種プログラムを実行するプロセッサである。メモリ７０２は、ＣＰＵ７０１が実行するプログラム、あるいは演算パラメータなどの固定データを格納するＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ）、ＣＰＵ７０１の処理において実行されるプログラム、およびプログラム処理において適宜変化するパラメータの格納エリア、ワーク領域として使用されるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等からなる。また、メモリ７０２は暗号処理に必要な鍵データや、暗号処理において適用する変換テーブル（置換表）や変換行列に適用するデータ等の格納領域として使用可能である。なおデータ格納領域は、耐タンパ構造を持つメモリとして構成されることが好ましい。
A CPU (Central processing Unit) 701 shown in FIG. 12 is a processor that executes the start and end of cryptographic processing, control of data transmission / reception, data transfer control between each component, and other various programs. The
暗号処理部７０３は、上記において説明した乱数生成処理によって生成した乱数を適用した暗号処理、復号処理を実行する。なお、ここでは、暗号処理手段を個別モジュールとした例を示したが、このような独立した暗号処理モジュールを設けず、例えば暗号処理プログラムをＲＯＭに格納し、ＣＰＵ７０１がＲＯＭ格納プログラムを読み出して実行するように構成してもよい。
The
乱数生成部７０４は、上述した実施例に従った乱数生成処理を実行する。例えば、暗号処理に必要となる鍵の生成などにおいて必要となる乱数の生成処理を実行する。
The random
送受信部７０５は、外部とのデータ通信を実行するデータ通信処理部であり、例えばリーダライタ等、ＩＣモジュールとのデータ通信を実行し、ＩＣモジュール内で生成した暗号文の出力、あるいは外部のリーダライタ等の機器からのデータ入力などを実行する。
The transmission /
なお、暗号処理装置は、入力データとしての平文を暗号化する暗号化処理に適用可能であるのみならず、入力データとしての暗号文を平文に復元する復号処理にも適用可能である。
暗号化処理、復号処理、双方の処理において、上述した実施例において説明した構成を適用することが可能である。
Note that the cryptographic processing apparatus is applicable not only to encryption processing for encrypting plaintext as input data, but also to decryption processing for restoring ciphertext as input data to plaintext.
The configurations described in the above-described embodiments can be applied to both the encryption process and the decryption process.
［５．本開示の構成のまとめ］
以上、特定の実施例を参照しながら、本開示の実施例について詳解してきた。しかしながら、本開示の要旨を逸脱しない範囲で当業者が実施例の修正や代用を成し得ることは自明である。すなわち、例示という形態で本発明を開示してきたのであり、限定的に解釈されるべきではない。本開示の要旨を判断するためには、特許請求の範囲の欄を参酌すべきである。
[5. Summary of composition of the present disclosure]
As described above, the embodiments of the present disclosure have been described in detail with reference to specific embodiments. However, it is obvious that those skilled in the art can make modifications and substitutions of the embodiments without departing from the gist of the present disclosure. In other words, the present invention has been disclosed in the form of exemplification, and should not be interpreted in a limited manner. In order to determine the gist of the present disclosure, the claims should be taken into consideration.
なお、本明細書において開示した技術は、以下のような構成をとることができる。
（１）インバータまたはＮＡＮＤ素子を複数、直列接続した複数のインバータチェーンと、
前記複数のインバータチェーン各々の出力を入力して、入力値に対する排他的論理和（ＸＯＲ）演算を実行する排他的論理和（ＸＯＲ）素子と、
前記排他的論理和（ＸＯＲ）素子の出力を、サンプリングクロックに応じて出力する出力制御部を有し、
前記排他的論理和（ＸＯＲ）素子の生成した排他的論理和（ＸＯＲ）演算結果を前記複数のインバータチェーンにフィードバック入力し、前記出力制御部の出力信号を乱数として出力する乱数生成装置。
The technology disclosed in this specification can take the following configurations.
(1) A plurality of inverter chains in which a plurality of inverters or NAND elements are connected in series;
An exclusive OR (XOR) element that inputs an output of each of the plurality of inverter chains and performs an exclusive OR (XOR) operation on an input value;
An output controller that outputs an output of the exclusive OR (XOR) element according to a sampling clock;
A random number generation device that feeds back an exclusive OR (XOR) operation result generated by the exclusive OR (XOR) element to the plurality of inverter chains and outputs an output signal of the output control unit as a random number.
（２）前記複数のインバータチェーンは、奇数個のインバータまたはＮＡＮＤ素子を直列接続した奇数段インバータチェーンを奇数本有する構成である前記（１）に記載の乱数生成装置。
（３）前記複数のインバータチェーンは、奇数本の奇数段インバータチェーンのみによって構成されている前記（２）に記載の乱数生成装置。
（４）前記複数のインバータチェーンは、奇数本の奇数段のインバータチェーンと、偶数個のインバータまたはＮＡＮＤ素子を直列接続した偶数段インバータチェーンを１本以上有する構成である前記（２）に記載の乱数生成装置。
(2) The random number generation device according to (1), wherein the plurality of inverter chains have an odd number of odd-numbered inverter chains in which an odd number of inverters or NAND elements are connected in series.
(3) The random number generation device according to (2), wherein the plurality of inverter chains are configured by only an odd number of odd-numbered inverter chains.
(4) The plurality of inverter chains according to (2), wherein the plurality of inverter chains have an odd number of odd-numbered inverter chains and one or more even-numbered inverter chains in which an even number of inverters or NAND elements are connected in series. Random number generator.
（５）前記出力制御部は、前記前記排他的論理和（ＸＯＲ）素子の出力と、サンプリングクロック信号を入力して前記前記排他的論理和（ＸＯＲ）素子の出力を、サンプリングクロックに応じて出力するＤ型フリップフロップ（ＤＦＦ）である前記（１）〜（４）いずれかに記載の乱数生成装置。
（６）前記複数のインバータチェーンの構成素子は、ＮＡＮＤ素子を含まないインバータのみによって構成されている前記（１）〜（５）ていずれかに記載の乱数生成装置。
(5) The output control unit inputs an output of the exclusive OR (XOR) element and a sampling clock signal, and outputs an output of the exclusive OR (XOR) element according to the sampling clock. The random number generation device according to any one of (1) to (4), wherein the random number generation device is a D-type flip-flop (DFF).
(6) The random number generation device according to any one of (1) to (5), wherein the constituent elements of the plurality of inverter chains are configured only by an inverter not including a NAND element.
（７）前記複数のインバータチェーンの構成素子は、前記ＸＯＲ素子からのフィードバック入力と、発振制御信号の２つの入力部を持つＮＡＮＤ素子を含む構成である前記（１）〜（６）いずれかに記載の乱数生成装置。
（８）前記複数のインバータチェーンの構成素子は、インバータからの入力と発振制御信号の２つの入力部を持つＮＡＮＤ素子を含む構成である前記（１）〜（６）いずれかに記載の乱数生成装置。
(7) The constituent elements of the plurality of inverter chains include a NAND element having two inputs of a feedback input from the XOR element and an oscillation control signal. The random number generator described.
(8) The random number generator according to any one of (1) to (6), wherein the constituent elements of the plurality of inverter chains include a NAND element having two inputs of an inverter and an oscillation control signal. apparatus.
（９）前記複数のインバータチェーンの一部のインバータまたはＮＡＮＤ素子は、複数のインバータチェーンの共有構成である前記（１）〜（８）いずれかに記載の乱数生成装置。
（１０）前記複数のインバータチェーンの一部のインバータまたはＮＡＮＤ素子の共有構成は、多段多分木の構成法に従って構成されている前記（９）に記載の乱数生成装置。
(9) The random number generation device according to any one of (1) to (8), wherein some inverters or NAND elements of the plurality of inverter chains have a shared configuration of the plurality of inverter chains.
(10) The random number generation device according to (9), wherein a shared configuration of some inverters or NAND elements in the plurality of inverter chains is configured according to a multistage multi-tree configuration method.
（１１）前記（１）〜（１０）いずれかの構成を有する乱数生成部と、
前記乱数生成部の生成した乱数を適用した暗号処理を実行する暗号処理部と、
を有する暗号処理装置。
(11) a random number generator having the configuration of any one of (1) to (10);
A cryptographic processing unit that executes cryptographic processing using the random number generated by the random number generating unit;
A cryptographic processing apparatus.
上述したように、本開示の一実施例の構成によれば、短時間でランダム性の高い乱数生成を実現する乱数生成装置が実現される。
具体的には、インバータまたはＮＡＮＤ素子を複数、直列接続した複数のインバータチェーンと、複数のインバータチェーン各々の出力を入力して入力値に対する排他的論理和（ＸＯＲ）演算を実行するＸＯＲ素子と、ＸＯＲ素子の出力を、サンプリングクロックに応じて出力する出力制御部を有し、ＸＯＲ素子の生成したＸＯＲ演算結果を複数のインバータチェーンにフィードバック入力し、出力制御部の出力信号を乱数として出力する。この構成により、高速な発振周期を持つＸＯＲ素子出力に基づいて短時間でランダム性の高い乱数の生成、出力を行うことが可能となる。
As described above, according to the configuration of an embodiment of the present disclosure, a random number generation device that realizes random number generation with high randomness in a short time is realized.
Specifically, a plurality of inverter chains in which a plurality of inverters or NAND elements are connected in series, an XOR element that inputs an output of each of the plurality of inverter chains and performs an exclusive OR (XOR) operation on an input value; An output control unit that outputs the output of the XOR element according to the sampling clock is fed back to the plurality of inverter chains, and the output signal of the output control unit is output as a random number. With this configuration, it is possible to generate and output a random number with high randomness in a short time based on an XOR element output having a high-speed oscillation period.
１０ 乱数生成装置
２０ リングオシレータ（ＲＯ）
２１〜２３ インバータ
３０ サンプリングクロック
４０ Ｄ型フリップフロップ（ＤＦＦ）
１００ 乱数生成装置
１１０，１２０，１３０ インバータチェーン
１１１，１２１，１３１ インバータ
１４０ サンプリングクロック
１５０ ＸＯＲ素子
１６０ Ｄ型フリップフロップ（ＤＦＦ）
２００ 乱数生成装置
２０１，２０２，２０３ インバータチェーン
２０４ サンプリングクロック
２０５ ＸＯＲ素子
２０６ Ｄ型フリップフロップ（ＤＦＦ）
３００ 乱数生成装置
３０１，３０２ インバータチェーン
３０４ サンプリングクロック
３０５ ＸＯＲ素子
３０６ Ｄ型フリップフロップ（ＤＦＦ）
４００ 乱数生成装置
５００ 乱数生成装置
５０１〜５０６ インバータ
５１１ サンプリングクロック
５２１ ＸＯＲ素子
５２２ Ｄ型フリップフロップ（ＤＦＦ）
６００ 乱数生成装置
６０１，６０２，６０３ インバータチェーン
６１１〜６１３ ＮＡＮＤ素子
６２１ 発振制御信号
６２２ サンプリングクロック
６３１ ＸＯＲ素子
６３２ Ｄ型フリップフロップ（ＤＦＦ）
７００ ＩＣモジュール
７０１ ＣＰＵ（Ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
７０２ メモリ
７０３ 暗号処理部
７０４ 乱数生成部
７０５ 送受信部
10
21-23
DESCRIPTION OF
DESCRIPTION OF
300
400
600
700
702
Claims (11)
前記複数のインバータチェーン各々の出力を入力して、入力値に対する排他的論理和（ＸＯＲ）演算を実行する排他的論理和（ＸＯＲ）素子と、
前記排他的論理和（ＸＯＲ）素子の出力を、サンプリングクロックに応じて出力する出力制御部を有し、
前記排他的論理和（ＸＯＲ）素子の生成した排他的論理和（ＸＯＲ）演算結果を前記複数のインバータチェーンにフィードバック入力し、前記出力制御部の出力信号を乱数として出力する乱数生成装置。 A plurality of inverters or NAND elements, a plurality of inverter chains connected in series;
An exclusive OR (XOR) element that inputs an output of each of the plurality of inverter chains and performs an exclusive OR (XOR) operation on an input value;
An output controller that outputs an output of the exclusive OR (XOR) element according to a sampling clock;
A random number generation device that feeds back an exclusive OR (XOR) operation result generated by the exclusive OR (XOR) element to the plurality of inverter chains and outputs an output signal of the output control unit as a random number.
奇数個のインバータまたはＮＡＮＤ素子を直列接続した奇数段インバータチェーンを奇数本有する構成である請求項１に記載の乱数生成装置。 The plurality of inverter chains are
The random number generation device according to claim 1, wherein the random number generation device has an odd number of odd-numbered inverter chains in which an odd number of inverters or NAND elements are connected in series.
奇数本の奇数段インバータチェーンのみによって構成されている請求項２に記載の乱数生成装置。 The plurality of inverter chains are
The random number generation device according to claim 2, comprising only an odd number of odd-numbered inverter chains.
奇数本の奇数段のインバータチェーンと、偶数個のインバータまたはＮＡＮＤ素子を直列接続した偶数段インバータチェーンを１本以上有する構成である請求項２に記載の乱数生成装置。 The plurality of inverter chains are
3. The random number generation device according to claim 2, wherein the random number generation device has a configuration in which an odd number of odd-numbered inverter chains and one or more even-numbered inverter chains in which an even number of inverters or NAND elements are connected in series.
前記前記排他的論理和（ＸＯＲ）素子の出力と、サンプリングクロック信号を入力して前記前記排他的論理和（ＸＯＲ）素子の出力を、サンプリングクロックに応じて出力するＤ型フリップフロップ（ＤＦＦ）である請求項１に記載の乱数生成装置。 The output control unit
A D-type flip-flop (DFF) that inputs an output of the exclusive OR (XOR) element and a sampling clock signal and outputs an output of the exclusive OR (XOR) element in accordance with the sampling clock. The random number generation device according to claim 1.
前記乱数生成部の生成した乱数を適用した暗号処理を実行する暗号処理部と、
を有する暗号処理装置。 A random number generator having the configuration according to any one of claims 1 to 10;
A cryptographic processing unit that executes cryptographic processing using the random number generated by the random number generating unit;
A cryptographic processing apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012045016A JP2013182097A (en) | 2012-03-01 | 2012-03-01 | Random number generator and encryption processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013182097A true JP2013182097A (en) | 2013-09-12 |
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ID=49272780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012045016A Pending JP2013182097A (en) | 2012-03-01 | 2012-03-01 | Random number generator and encryption processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013182097A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108242268A (en) * | 2017-07-18 | 2018-07-03 | 嘉兴太美医疗科技有限公司 | A kind of clinical investigation subject randomized grouping and the wrong identification and correcting method of therapy distribution |
| US10101968B2 (en) | 2016-11-24 | 2018-10-16 | Samsung Electronics Co., Ltd. | Random number generators and methods of generating random numbers using adjustable meta-stable voltage |
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2012
- 2012-03-01 JP JP2012045016A patent/JP2013182097A/en active Pending
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