JP2013179279A - 電位障壁素子制御回路及び電位障壁素子回路 - Google Patents
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Abstract
【課題】電位障壁を有する半導体素子の直列接続回路の動作用電源電圧の変動があっても、これが想定される範囲内であれば、この直列接続回路に適正な電圧を与えて動作させることができる。
【解決手段】電位障壁値ｓの存在する半導体素子ｓの電流路ｓを同極性の電位障壁方向ｓに直列接続された一端と他端を有する回路ｓと、電位障壁値ｔの存在する半導体素子ｔの電流路ｔを電位障壁方向ｓに直列接続された一端と他端を有する回路ｔと、制御端１を有する半導体素子１の電流路１を同極性の方向に直列接続した回路１と、制御端２と電流路２を有する半導体素子２と、一端と他端を有する素子３と、を備え、電流路１の一端と電流路ｔの一端、電流路１の他端と該電流路ｔの他端、のペアーで並列接続を為し、電位障壁方向ｓに、回路１と前記回路ｔとの並列接続直列回路を構成する。
【選択図】図２
【解決手段】電位障壁値ｓの存在する半導体素子ｓの電流路ｓを同極性の電位障壁方向ｓに直列接続された一端と他端を有する回路ｓと、電位障壁値ｔの存在する半導体素子ｔの電流路ｔを電位障壁方向ｓに直列接続された一端と他端を有する回路ｔと、制御端１を有する半導体素子１の電流路１を同極性の方向に直列接続した回路１と、制御端２と電流路２を有する半導体素子２と、一端と他端を有する素子３と、を備え、電流路１の一端と電流路ｔの一端、電流路１の他端と該電流路ｔの他端、のペアーで並列接続を為し、電位障壁方向ｓに、回路１と前記回路ｔとの並列接続直列回路を構成する。
【選択図】図２
Description
本発明は、電位障壁（半導体界面の電位差）を有する素子（たとえば、ＰＮ接合型半導体素子、ショットキーバリアダイオードのような、素子固有の電位障壁を有する。）の駆動電圧の変動に追随して電位障壁を有する素子を動作させる回路技術に関する。
なお、人為的制御及び／又はソフトウェアロジック制御を必要としない。
なお、人為的制御及び／又はソフトウェアロジック制御を必要としない。
電位障壁を有する素子を直列接続して動作させるためには、各電位障壁値の総和以上の電位差を該素子列に印加しなければ導通しない。
該素子を直列接続した場合、素子動作用電源電圧の変動により１個の素子でも導通しないとき、該直列接続回路全体が非導通となる。したがって、該素子列を確実に動作させる電源としては、定電圧装置や定電流装置を使用すればよい。
しかしながら、たとえば電位障壁素子が半導体発光素子（照明用発光ダイオード）である場合、定電圧装置や定電流装置を使用すると、照明主体より電源部が相対的に相当高価となり本来の目的を逸する。
該素子を直列接続した場合、素子動作用電源電圧の変動により１個の素子でも導通しないとき、該直列接続回路全体が非導通となる。したがって、該素子列を確実に動作させる電源としては、定電圧装置や定電流装置を使用すればよい。
しかしながら、たとえば電位障壁素子が半導体発光素子（照明用発光ダイオード）である場合、定電圧装置や定電流装置を使用すると、照明主体より電源部が相対的に相当高価となり本来の目的を逸する。
電位障壁素子である半導体素子としての半導体発光素子は、直列接続するため、動作用電源電圧の変動及び／又は半導体発光素子の個体差により、電位障壁値に満たない電圧を印加される半導体素子が直列接続回路に１個でも存在すると、直列回路に電流が流れなく発光しない。また、動作用電圧が高すぎる場合、半導体発光素子の寿命が衰えるか破壊される。
ちなみに、半導体発光素子は、ＰＮ接合型半導体素子であり、障壁電位値（順方向降下電圧値）以上の電圧を印加されて発光する。ＰＮ接合シリコンダイオードと比較すると発光ダイオードは順方向降下電圧が高く、白色・青色では、３．５Ｖ程度である。
ちなみに、半導体発光素子は、ＰＮ接合型半導体素子であり、障壁電位値（順方向降下電圧値）以上の電圧を印加されて発光する。ＰＮ接合シリコンダイオードと比較すると発光ダイオードは順方向降下電圧が高く、白色・青色では、３．５Ｖ程度である。
特許文献１の「課題」には、以下の記載がある。
「入力電圧に応じてＬＥＤ回路の連結を変化させる駆動方式を採用し、電圧／電流監視部を介して、グループ別ＬＥＤアレイが点灯した順序とおりに消灯するようにする発光ダイオードアレイ駆動回路を提供する。」
「入力電圧に応じてＬＥＤ回路の連結を変化させる駆動方式を採用し、電圧／電流監視部を介して、グループ別ＬＥＤアレイが点灯した順序とおりに消灯するようにする発光ダイオードアレイ駆動回路を提供する。」
本発明でも、特許文献１の「入力電圧に応じてＬＥＤ回路の連結を変化させる駆動方式」という「課題」では類似している。
しかしながら、特許文献１では、特許文献１の図３、図４のとおり、制御部、開放スイッチ及び遮断スイッチが多く、スイッチ制御部のロジックも複雑となる。
以上の現状に鑑み本発明は、電位障壁の存在する素子を直列接続した回路の動作用電源電圧の変動に対応可能な廉価・簡素な静的制御アナログ回路を実現した。
したがって、本発明により、電位障壁の存在する素子への供給電圧を一定に保持する定電圧装置や該素子を定電流駆動する定電流電源装置が不要となる。
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係る電位障壁素子回路は、
電位障壁値ｓの存在する半導体素子ｓの電流路ｓを同極性の電位障壁方向ｓに直列接続された一端と他端を有する回路ｓと、
電位障壁値ｔの存在する半導体素子ｔの電流路ｔを前記電位障壁方向ｓに直列接続された一端と他端を有する回路ｔと、
制御端１を有する半導体素子１の電流路１を同極性の方向に直列接続した回路１と、
制御端２と電流路２を有する半導体素子２と、一端と他端を有する素子３と、を備え、
前記電流路１の一端と前記電流路ｔの一端、該電流路１の他端と該電流路ｔの他端、のペアーで並列接続を為し、前記電位障壁方向ｓに、前記回路１と前記回路ｔとの並列接続直列回路を構成し、該回路ｔの一端側に前記回路ｓの他端の電位を印加すべく構成し、
前記電流路２の一端には、前記制御端１をして前記電流路１を導通すべく電位が印加可能な構成とし、
前記回路ｓの一端には、該回路ｓの一端から前記回路ｔを通過し前記素子３の他端の電位を前記電流路２の他端に印加し、
前記素子３の一端の電位は、前記制御端２に印加され、前記電流路２の一端の電位を変化させ、前記半導体素子１を制御し、前記電流路ｔの電流を制御することを特徴とする。
（２）請求項２に係る電位障壁素子回路は、請求項１において、
前記素子３は定電流素子又は抵抗素子であることを特徴とする。
（３）請求項３に係る電位障壁素子回路は、請求項１又は２において、
前記半導体素子ｓが半導体発光素子である場合、前記素子３の一端電位を光導電体を含む回路により前記制御端２に印加し、該光導電体は該半導体素子ｓの発光を受光可能な構成であることを特徴とする。
（４）請求項４に係る電位障壁素子制御回路は、
請求項１〜３のいずれかに記載の電位障壁素子回路を使用した電位障壁素子制御回路において、回路ｓ、回路ｔ及び素子３を欠くか又はその内のいずれかを欠く構成であることを特徴とする。
（１）請求項１に係る電位障壁素子回路は、
電位障壁値ｓの存在する半導体素子ｓの電流路ｓを同極性の電位障壁方向ｓに直列接続された一端と他端を有する回路ｓと、
電位障壁値ｔの存在する半導体素子ｔの電流路ｔを前記電位障壁方向ｓに直列接続された一端と他端を有する回路ｔと、
制御端１を有する半導体素子１の電流路１を同極性の方向に直列接続した回路１と、
制御端２と電流路２を有する半導体素子２と、一端と他端を有する素子３と、を備え、
前記電流路１の一端と前記電流路ｔの一端、該電流路１の他端と該電流路ｔの他端、のペアーで並列接続を為し、前記電位障壁方向ｓに、前記回路１と前記回路ｔとの並列接続直列回路を構成し、該回路ｔの一端側に前記回路ｓの他端の電位を印加すべく構成し、
前記電流路２の一端には、前記制御端１をして前記電流路１を導通すべく電位が印加可能な構成とし、
前記回路ｓの一端には、該回路ｓの一端から前記回路ｔを通過し前記素子３の他端の電位を前記電流路２の他端に印加し、
前記素子３の一端の電位は、前記制御端２に印加され、前記電流路２の一端の電位を変化させ、前記半導体素子１を制御し、前記電流路ｔの電流を制御することを特徴とする。
（２）請求項２に係る電位障壁素子回路は、請求項１において、
前記素子３は定電流素子又は抵抗素子であることを特徴とする。
（３）請求項３に係る電位障壁素子回路は、請求項１又は２において、
前記半導体素子ｓが半導体発光素子である場合、前記素子３の一端電位を光導電体を含む回路により前記制御端２に印加し、該光導電体は該半導体素子ｓの発光を受光可能な構成であることを特徴とする。
（４）請求項４に係る電位障壁素子制御回路は、
請求項１〜３のいずれかに記載の電位障壁素子回路を使用した電位障壁素子制御回路において、回路ｓ、回路ｔ及び素子３を欠くか又はその内のいずれかを欠く構成であることを特徴とする。
（Ａ）電位障壁素子（ＰＮ接合型半導体素子など）の直列接続回路への印加電位差が電位障壁値の総和より小さくなり非導通となると、非導通となった電位障壁素子の電流路を半導体素子１（ＦＥＴ）の電流路１でバイパスするので、電位障壁素子の直列接続回路の電流が遮断されない。
すなわち、電位障壁素子の直列接続個数が減少し、印加電位差に電位障壁素子の障壁電位が適応される。回路的に自動に行なわれる。
（Ｂ）電位障壁素子（ＰＮ接合型半導体素子など）の直列接続回路への印加電位差が大き過ぎると、電位障壁素子の直列接続個数が増し、印加電位差に電位障壁素子の障壁電位が適用されるため過電圧とならない。回路的に自動に行なわれる。
（Ｃ）したがって、電位障壁素子動作用電源電位が想定される変動範囲内であれば、電位障壁素子の動作断及び過電流を阻止できる。
（Ｄ）光導電素子をそなえているので、電位障壁素子（ＰＮ接合型半導体素子など）が半導体発光素子であれば、半導体発光素子の照度を印加電位に負帰還できるので、照度を適度に調整し、半導体発光素子の寿命を保護できる。
すなわち、電位障壁素子の直列接続個数が減少し、印加電位差に電位障壁素子の障壁電位が適応される。回路的に自動に行なわれる。
（Ｂ）電位障壁素子（ＰＮ接合型半導体素子など）の直列接続回路への印加電位差が大き過ぎると、電位障壁素子の直列接続個数が増し、印加電位差に電位障壁素子の障壁電位が適用されるため過電圧とならない。回路的に自動に行なわれる。
（Ｃ）したがって、電位障壁素子動作用電源電位が想定される変動範囲内であれば、電位障壁素子の動作断及び過電流を阻止できる。
（Ｄ）光導電素子をそなえているので、電位障壁素子（ＰＮ接合型半導体素子など）が半導体発光素子であれば、半導体発光素子の照度を印加電位に負帰還できるので、照度を適度に調整し、半導体発光素子の寿命を保護できる。
（１）電位障壁素子回路の実施の形態
（１−１）電位障壁素子回路の実施の形態の説明
図１は、本発明による電位障壁素子回路の実施の形態の構成を示す図である。
（１−１）電位障壁素子回路の実施の形態の説明
図１は、本発明による電位障壁素子回路の実施の形態の構成を示す図である。
以下、図１を参照して、電位障壁素子回路の実施の形態である回路を説明する。
本発明の電位障壁素子回路は、以下の構成である。
符号Ｑ１〜Ｑ４で示される半導体素子は、Ｎチャネルエンハンスメント型ＦＥＴ（電界効果トランジスタ）であり半導体素子１と称す。半導体素子１の電流路１が同一極性に直列接続されている。これを回路１とも称す。回路１のドレインＤを一端、ソースＳを他端と称す。
図１の実施の例の説明では半導体素子１は（ＦＥＴＱ１〜Ｑ４であるが、ＦＥＴＱ１〜ＦＥＴＱｍとも称す。ｍは自然数。図１の例ではｍ＝１〜４であるが、ｍは、ｍ＞４も取り得る。
符号Ｑ１〜Ｑ４で示される半導体素子は、Ｎチャネルエンハンスメント型ＦＥＴ（電界効果トランジスタ）であり半導体素子１と称す。半導体素子１の電流路１が同一極性に直列接続されている。これを回路１とも称す。回路１のドレインＤを一端、ソースＳを他端と称す。
図１の実施の例の説明では半導体素子１は（ＦＥＴＱ１〜Ｑ４であるが、ＦＥＴＱ１〜ＦＥＴＱｍとも称す。ｍは自然数。図１の例ではｍ＝１〜４であるが、ｍは、ｍ＞４も取り得る。
符号Ｄｔ１〜Ｄｔ４で示される半導体素子は、電位障壁値ｔの存在する電位障壁素子（半導体素子）であり半導体素子ｔ（電位障壁素子ｔとも称す。）と称す。半導体素子ｔの電流路ｔが同一極性に直列接続されている。これを直列接続群ｔ（回路ｔとも称す。）と称す。回路ｔのアノード側を一端、カソード側を他端と称す。
実施の例の説明では半導体素子ｔｍ、半導体発光素子ｔｍ又は発光ダイオードｔｍとも称す。ｍは自然数。図１の例ではｍ＝１〜４。
ｍは自然数。図１の例ではｍ＝１〜４であるが、ｍは、ｍ＞４も取り得る。
半導体素子ｔは、Ｄｔ１〜Ｄｔｍを取り得る。
実施の例の説明では半導体素子ｔｍ、半導体発光素子ｔｍ又は発光ダイオードｔｍとも称す。ｍは自然数。図１の例ではｍ＝１〜４。
ｍは自然数。図１の例ではｍ＝１〜４であるが、ｍは、ｍ＞４も取り得る。
半導体素子ｔは、Ｄｔ１〜Ｄｔｍを取り得る。
符号Ｄｓ１、Ｄｓ２・・Ｄｓｉ・・Ｄｓｎは、電位障壁値ｓの存在する電位障壁素子（半導体素子）であり半導体素子ｓ（電位障壁素子ｓ、半導体発光素子ｓとも称す。）と称す。半導体素子ｓの電流路ｓが同一極性に直列接続されている。これを直列接続群ｓ（回路ｓとも称す。）と称す。回路ｓのアノード側を一端、カソード側を他端と称す。
実施の例の説明では半導体素子ｓｎ、半導体発光素子ｓｎ又は発光ダイオードｓｎとも称す。ｎは自然数。図１の例ではｎは複数。
ｎ＞ｍが好適である。
実施の例の説明では半導体素子ｓｎ、半導体発光素子ｓｎ又は発光ダイオードｓｎとも称す。ｎは自然数。図１の例ではｎは複数。
ｎ＞ｍが好適である。
ここで、電位障壁値ｓ、電位障壁値ｔとは、それぞれ半導体素子ｓ、半導体素子ｔが有する固有の順方向電圧降下値である。
電位障壁値ｓ＝電位障壁値ｔ、又は、電位障壁値ｓ≠電位障壁値ｔである。
符号Ｄｓ１、Ｄｓ２・・Ｄｓｉ・・Ｄｓｎ電位障壁素子及び符号Ｄｔ１〜Ｄｔ４の電位障壁素子は直列接続であり、電位障壁方向はすべて同一である。
電位障壁値ｓ＝電位障壁値ｔ、又は、電位障壁値ｓ≠電位障壁値ｔである。
符号Ｄｓ１、Ｄｓ２・・Ｄｓｉ・・Ｄｓｎ電位障壁素子及び符号Ｄｔ１〜Ｄｔ４の電位障壁素子は直列接続であり、電位障壁方向はすべて同一である。
符号Ｑ１〜Ｑ４で示される半導体素子１の個数（４個）、符号Ｄｔ１〜Ｄｔ４で示される半導体素子ｔの個数（４個）は一例であり、４個は任意の個数（ｍ）を取り得る。
（ア）半導体素子ｓ（電位障壁素子ｓ）の電流路ｓが電位障壁ｓの同一方向に直列接続（電位障壁方向ｓ）されている回路ｓが存在する。
（イ）半導体素子ｔ（電位障壁素子ｔ）の電流路ｔが電位障壁ｔの同一方向に直列接続（電位障壁方向ｔ）されている回路ｔが存在する。
（ウ）半導体素子１の電流路１が同一極性方向に直列接続されている回路１が存在する。
（エ）半導体素子１の電流路１の一端と半導体素子ｔの電流路ｔの一端、半導体素子１の電流路１の他端と半導体素子ｔの電流路ｔ他端、のペアーで並列接続を為している。
（オ）回路１と電流路ｔが上記（エ）のペアーで並列接続を構成されている。。
（カ）上記（ア）の回路ｓの最低電位カソード部に、上記（オ）の最高電位ドレイン、アノード部が接続されている。
上記（ア）〜（カ）が本発明の主要部である。
（イ）半導体素子ｔ（電位障壁素子ｔ）の電流路ｔが電位障壁ｔの同一方向に直列接続（電位障壁方向ｔ）されている回路ｔが存在する。
（ウ）半導体素子１の電流路１が同一極性方向に直列接続されている回路１が存在する。
（エ）半導体素子１の電流路１の一端と半導体素子ｔの電流路ｔの一端、半導体素子１の電流路１の他端と半導体素子ｔの電流路ｔ他端、のペアーで並列接続を為している。
（オ）回路１と電流路ｔが上記（エ）のペアーで並列接続を構成されている。。
（カ）上記（ア）の回路ｓの最低電位カソード部に、上記（オ）の最高電位ドレイン、アノード部が接続されている。
上記（ア）〜（カ）が本発明の主要部である。
すなわち、半導体素子１の一端（ドレインＤ）と半導体素子ｔの一端（アノード）、半導体素子１の他端（ソースＳ）と半導体素子ｔの他端（カソード）のペアーで並列接続を為し、電位障壁ｔの方向に、このペアー並列接続回路が直列回路を構成している。この回路の上位部に回路ｓが存在し接続されている。
符号Ｄ１〜Ｄ４で示される整流素子は、一般のＰＮ接合シリコンダイオード。符号Ｒ１１〜Ｒ４４は、抵抗素子を示し、これらの個数は半導体素子１の個数と同一である。
符号Ｑ５で示される半導体素子は、半導体素子２と称し、ＮＰＮバイポーラトランジスタであるが、ＮチャネルＦＥＴを使用しても良い。
さらに、図１において、電位極性を逆にし、有極性素子の極性も逆にすると、ＰＮＰバイポーラトランジスタ又はＰチャネルＦＥＴを使用しても良い。
さらに、図１において、電位極性を逆にし、有極性素子の極性も逆にすると、ＰＮＰバイポーラトランジスタ又はＰチャネルＦＥＴを使用しても良い。
符号Ｚｅで示される素子は定電圧素子（ツェナーダイオード）であり、カソードがバイポーラトランジスタＱ５の一端（コレクタＣ）及び整流素子Ｄ１〜Ｄ４のアノードに接続され、定電圧素子ＺｅのアノードはバイポーラトランジスタＱ５の他端（エミッタＥ）に接続されている。
符号Ｄｒで示される定電流素子（素子３とも称す。）の一端（アノード）は、半導体素子ｔのＤｔ４カソード、半導体素子１のＦＥＴＱ４の他端（ソースＳ）及び符号Ｃｄｓで示される光導電体（素子４とも称する。）の一端に接続され光導電体Ｃｄｓの他端は半導体素子２であるバイポーラトランジスタＱ５の制御端２（ベースＢ）に接続され、定電流素子Ｄｒの他端（カソード）は、バイポーラトランジスタＱ５の電流路２の他端（エミッタＥ）及びシグナルグランドＳＧに接続されている。
定電流素子Ｄｒは、抵抗素子に置換できる。光導電体Ｃｄｓも抵抗素子に置換できる。光導電体Ｃｄｓは、多種の光導電体を選択し使用できる。
定電流素子Ｄｒは、抵抗素子に置換できる。光導電体Ｃｄｓも抵抗素子に置換できる。光導電体Ｃｄｓは、多種の光導電体を選択し使用できる。
符号Ｒ２で示される抵抗素子Ｒ２の一端はバイポーラトランジスタＱ５の電流路２の一端（コレクタＣ）に接続され、他端は端子Ｔｓに接続され、端子Ｔｓには正極電位が印加される。この正極電位に対する負極電位はシグナルグランドＳＧに印加される。
整流素子Ｄ４のカソード及び符号Ｒ４４で示される抵抗素子４４の一端は、半導体素子１（ＦＥＴＱ４）のゲートＧに接続され、抵抗素子４４の他端は、半導体素子１（Ｑ４）の他端（ソースＳ）に接続されている。
半導体素子１のＱ１〜Ｑ３、整流素子Ｄ１〜Ｄ３及び抵抗素子Ｒ１１〜Ｒ３３の接続関係も、半導体素子１のＱ４、整流素子Ｄ４及び抵抗素子Ｒ４４の接続関係と同一である。
半導体素子ｓ（Ｄｓ１〜Ｄｓｎ）の直列接続群ｓ（回路ｓとも称す。）と半導体素子ｔ（Ｄｔ１〜Ｄｔｍ）の直列接続群ｔ（回路ｔとも称す。）は同一方向（同極性の電位障壁方向）に直列接続され、直列接続回路ｓｔを構成する。接続部は、ＤｓｎのカソードとＤｔ１のアノードである。
（１）電位障壁素子回路の実施の形態
（１−２）電位障壁素子回路の実施の形態の動作概要説明
以下、図１を参照して、本発明の電位障壁素子回路の実施の形態の動作を説明する。
（１−２）電位障壁素子回路の実施の形態の動作概要説明
以下、図１を参照して、本発明の電位障壁素子回路の実施の形態の動作を説明する。
端子Ｔｓに正極電位を印加し、シグナルグランドＳＧに基準電位（０電位）である負極電位を印加する。
基準電位（０電位）に対し、端子Ｔｓに印加する電位をＶｓとすると、Ｖｓ≧Σ（Ｖｆｓ＋Ｖｆｔ）の条件を満たせば、半導体素子ｓ（電位障壁素子ｓとも称す。）と半導体素子ｔ（電位障壁素子ｔとも称す。）のすべてが発光する。ただし、電位Ｖｓの高低（大小）により、発光の強弱は相違し、電位ＶｓがΣ（Ｖｆｓ＋Ｖｆｔ）より大き過ぎると、半導体素子ｓと半導体素子ｔの寿命が短縮されるか、その内のいずれかの素子が劣化するか破壊される。
基準電位（０電位）に対し、端子Ｔｓに印加する電位をＶｓとすると、Ｖｓ≧Σ（Ｖｆｓ＋Ｖｆｔ）の条件を満たせば、半導体素子ｓ（電位障壁素子ｓとも称す。）と半導体素子ｔ（電位障壁素子ｔとも称す。）のすべてが発光する。ただし、電位Ｖｓの高低（大小）により、発光の強弱は相違し、電位ＶｓがΣ（Ｖｆｓ＋Ｖｆｔ）より大き過ぎると、半導体素子ｓと半導体素子ｔの寿命が短縮されるか、その内のいずれかの素子が劣化するか破壊される。
ただし、Ｖｆｓは半導体素子ｓ（図１において、Ｄｓ１〜Ｄｓｎ）個々の電位障壁値ｓであり、Ｖｆｔは半導体素子ｔ（図１において、Ｄｔ１〜Ｄｔ４）個々の電位障壁値ｔである。
なお、同一種類の電位障壁素子においても電位障壁値には個体差（電位差）を有している。
半導体素子ｔは、図１の例ではＤｔ１〜Ｄｔ４で個数は４個であるが個数は限定がなく、個数を任意の数「ｍ」とも表記（Ｄｔｍ）する。ただし、ｍは自然数である。
なお、同一種類の電位障壁素子においても電位障壁値には個体差（電位差）を有している。
半導体素子ｔは、図１の例ではＤｔ１〜Ｄｔ４で個数は４個であるが個数は限定がなく、個数を任意の数「ｍ」とも表記（Ｄｔｍ）する。ただし、ｍは自然数である。
Ｖｓが、１又は複数（ｎ）の半導体素子ｓの直列接続群ｓ（回路ｓとも称す。）、１又は複数（ｍ）の半導体素子ｔの直列接続群ｔ（回路ｔとも称す。）、との直列接続である直列接続回路ｓｔの電位障壁総和値（全順方向降下電圧）であるΣＶｆｓｔ以上の電位であれば、すべての半導体素子ｓ及び半導体素子ｔは発光する。ただし、Σ（Ｖｆｓｔ）＝Σ（Ｖｆｓ＋Ｖｆｔ）である。
本発明の「電位障壁素子回路」の目的の１つは、印加電位Ｖｓが変動することを想定し、Ｖｓ≧Σ（Ｖｆｓ＋Ｖｆｔ）の条件を満たさない場合、全体の電位障壁素子の照度が低下したり、すべての電位障壁素子が発光しなくなるという事象を解決するものである。
Ｖｓ＝Σ（Ｖｆｓ＋Ｖｆｔ）の条件を満たせば、回路ｓの半導体素子ｓ、回路ｔの半導体素子ｔは発光するが、定電流素子Ｄｒの電圧降下は無視する。ただし、半導体素子２の制御端２のバイアスについては説明する。定電流素子Ｄｒの電圧降下（アノード電位）は制御端２にバイアス電位を印加するため。
Ｖｓ＝Σ（Ｖｆｓ＋Ｖｆｔ）の条件を満たせば、回路ｓの半導体素子ｓ、回路ｔの半導体素子ｔは発光するが、定電流素子Ｄｒの電圧降下は無視する。ただし、半導体素子２の制御端２のバイアスについては説明する。定電流素子Ｄｒの電圧降下（アノード電位）は制御端２にバイアス電位を印加するため。
さらに、本発明の「電位障壁素子回路」の目的の１つは、印加電位Ｖｓが変動することを想定し、Ｖｓ≧Σ（Ｖｆｓ＋Ｖｆｔ）の条件を満たすが、Ｖｓが大き過ぎる場合、適度な、Ｖｓ≧Σ（Ｖｆｓ＋Ｖｆｔ）の条件を満たし、電位障壁素子を過電圧から保護するというものである。
本発明は、ロジック無しの自動動作回路により常に、Ｖｓ≧Σ（Ｖｆｓ＋Ｖｆｔ）の条件を満たすよう、Ｖｓが低下したとき、Σ（Ｖｆｔ）を低下させ、Ｖｓが上昇したとき、Σ（Ｖｆｔ）を上昇させるものである。
本発明の説明では、電位Ｖｓは、電位Ｖ０を中心に、（Ｖ０＋α）〜（Ｖ０−α）の範囲で電位変動することを仮定する。実用に供するときは実環境に合わせる。αは正の実数で単位は（Ｖ）である。は下記で説明。
一例として、電位Ｖ０が直流１００Ｖ、αは７Ｖであると仮定して説明を進めると、電位Ｖｓは、１０７Ｖ〜９３の範囲で変動する。電位Ｖｓの変動幅は、２α＝１４Ｖとなる。
図１の例では、４個の半導体素子１（ＦＥＴＱ１〜Ｑ４）１個にそれぞれ半導体素子ｔが１個並列接続されている。したがって、半導体素子ｔが４個直列接続である。１個の半導体素子ｔの電位障壁値ｔの平均値を３．５Ｖとすると、電位Ｖｓの変動幅は、２α＝１４Ｖを許容できる。α／２＝３．５Ｖ＝電位障壁値ｔ
電位Ｖｓはアナログ値であるから除々に変化するが、説明の迅速さを考慮して、電位Ｖｓの変動を３．５Ｖ間隔に区切って説明する。
電位Ｖｓはアナログ値であるから除々に変化するが、説明の迅速さを考慮して、電位Ｖｓの変動を３．５Ｖ間隔に区切って説明する。
上記のとおり、半導体素子ｔの個々の電位障壁値ｔであるＶｆｔは、Ｖｆｔ＝３．５Ｖ程度とする。半導体素子ｓの電位障壁値ｓについては、特に考慮する必要はない。
すなわち、半導体素子ｓで構成される直列接続群ｓは、導通個数を変動させないため。
すなわち、半導体素子ｓで構成される直列接続群ｓは、導通個数を変動させないため。
Ｖｓ≧Σ（Ｖｆｓ＋Ｖｆｔ）の条件から本発明の動作を説明するとき、電源電位Ｖｓ＝Σ（Ｖｆｓ＋Ｖｆｔ）とする。
Ｖｓ＝直列接続回路ｓｔの電位障壁総和値＝Σ（Ｖｆｓ＋Ｖｆｔ）とする。
Ｖｓ≧Σ（Ｖｆｓ＋Ｖｆｔ）＋Ｖｄｒである。ただし、Ｖｄｒは定電流素子Ｄｒの電圧降下値である。
Ｖｓ＝直列接続回路ｓｔの電位障壁総和値＝Σ（Ｖｆｓ＋Ｖｆｔ）とする。
Ｖｓ≧Σ（Ｖｆｓ＋Ｖｆｔ）＋Ｖｄｒである。ただし、Ｖｄｒは定電流素子Ｄｒの電圧降下値である。
Ｖ０＝Σ（Ｖｆｓ＋Ｖｆｔ）・・・式１。ここで、端子Ｔｓへの印加電位Ｖ０＝（直列接続群ｓの電位障壁値）＋（直列接続群ｔの電位障壁値）。電位Ｖ０を基底の状態（電位Ｖｓの変動中心値）と仮定する。
式１、Ｖ０＝Σ（Ｖｆｓ＋Ｖｆｔ）の値は、半導体素子ｔが２個が非導通の値と設定する。すなわち、半導体素子ｔと並列接続されている半導体素子１が導通している。これが２ペアー存在している状態である。他の半導体素子ｔの２個は導通している（これと並列接続された半導体素子１は非導通である。）
１．（Ｖｓ＝Ｖ０）
端子Ｔｓとの電位差Ｖ０が与えられる電位の位置は、半導体素子ｔのＤｔ２の他端（カソード）である。・・・（Ｖｓが通常電位）・・・半導体素子ｔ個数の半分導通
２．（Ｖｓ＝Ｖ０＋α）
端子Ｔｓとの電位差Ｖ０＋αが与えられる電位の位置は、半導体素子ｔのＤｔ４の他端（カソード）である。・・・（Ｖｓが高電位）・・・半導体素子ｔをすべて導通
３．（Ｖｓ＝Ｖ０−α）
端子Ｔｓとの電位差Ｖ０−αが与えられる電位の位置は、半導体素子ｔのＤｔ１の一端（アノード）である。・・・（Ｖｓが低電位）・・・半導体素子ｔをすべて非導通
端子Ｔｓとの電位差Ｖ０が与えられる電位の位置は、半導体素子ｔのＤｔ２の他端（カソード）である。・・・（Ｖｓが通常電位）・・・半導体素子ｔ個数の半分導通
２．（Ｖｓ＝Ｖ０＋α）
端子Ｔｓとの電位差Ｖ０＋αが与えられる電位の位置は、半導体素子ｔのＤｔ４の他端（カソード）である。・・・（Ｖｓが高電位）・・・半導体素子ｔをすべて導通
３．（Ｖｓ＝Ｖ０−α）
端子Ｔｓとの電位差Ｖ０−αが与えられる電位の位置は、半導体素子ｔのＤｔ１の一端（アノード）である。・・・（Ｖｓが低電位）・・・半導体素子ｔをすべて非導通
基準電位を基準とした電位Ｖｓの内、電位変動の中心である電位Ｖ０が、端子Ｔｓに電位Ｖｓとして印加されることを仮定している。このとき、半導体素子ｔのＤｔ１及びＤｔ２に電流が流れ、これらの半導体素子（発光ダイオード）が発光している。
半導体素子ｔのＤｔ３及びＤｔ４には電流が流れず発光しない。
このとき、端子Ｔｓと半導体素子ｔのＤｔ２の他端（カソード）の電位差はＶ０＝１００Ｖである。
半導体素子ｔのＤｔ３及びＤｔ４には電流が流れず発光しない。
このとき、端子Ｔｓと半導体素子ｔのＤｔ２の他端（カソード）の電位差はＶ０＝１００Ｖである。
電位はＶｓ＝Ｖ０＝＝１００Ｖ（直流電位）を中心として、電位が９３Ｖ〜１０７Ｖの間を変動しても、直列接続群ｓが最低電位によって消灯されず、かつ、最高電位によって（直列接続群ｓ＋直列接続群ｔ）に過電位が印加されない。
（１−３）電位Ｖｓの変動による半導体素子１及び半導体素子ｔの動作説明
（Ａ）電位Ｖｓ＝Ｖ０＋αのとき
電位Ｖｓ＝Ｖ０＋α（Ｖｓの変動する最高電位）のとき、端子Ｔｓから直列接続回路ｓｔ（直列接続群ｓ＋直列接続群ｔ）を通り、定電流素子Ｄｒに流れる電流により、定電流素子Ｄｒの一端（アノード）に発生する電位で半導体素子２（バイポーラトランジスタＱ５）の制御端２（ベースＢ）が順バイアスされ、半導体素子２の電流路２が導通状態となる。よって、電流路２の一端（コレクタＣ）の電位は、基準電位と同電位である。
または、電流路２が完全な導通状態である必要はない（半導通など）。ＦＥＴＱ１〜Ｑ４のゲート電位をＦＥＴＱ１〜Ｑ４の電流路１を導通させない電位であれば良い。このとき、電流路２の一端（コレクタＣ）の電位は、基準電位より若干高めの電位である。以下、これら、「基準電位と同電位」、「基準電位より若干高めの電位」などを総称して、「同等の電位」と称す。
（Ａ）電位Ｖｓ＝Ｖ０＋αのとき
電位Ｖｓ＝Ｖ０＋α（Ｖｓの変動する最高電位）のとき、端子Ｔｓから直列接続回路ｓｔ（直列接続群ｓ＋直列接続群ｔ）を通り、定電流素子Ｄｒに流れる電流により、定電流素子Ｄｒの一端（アノード）に発生する電位で半導体素子２（バイポーラトランジスタＱ５）の制御端２（ベースＢ）が順バイアスされ、半導体素子２の電流路２が導通状態となる。よって、電流路２の一端（コレクタＣ）の電位は、基準電位と同電位である。
または、電流路２が完全な導通状態である必要はない（半導通など）。ＦＥＴＱ１〜Ｑ４のゲート電位をＦＥＴＱ１〜Ｑ４の電流路１を導通させない電位であれば良い。このとき、電流路２の一端（コレクタＣ）の電位は、基準電位より若干高めの電位である。以下、これら、「基準電位と同電位」、「基準電位より若干高めの電位」などを総称して、「同等の電位」と称す。
このとき、各整流素子Ｄ１〜Ｄ４（ダイオードＤ１〜Ｄ４）のアノードも、基準電位と同等の電位であり、各半導体素子１であるＦＥＴＱ１〜ＦＥＴＱ４の制御端１（ゲートＧ）に順バイアス電位は印加されず、各半導体素子１の電流路１（ＦＥＴＱ１〜ＦＥＴＱ４）の一端（ドレインＤ）と他端（ソースＳ）間は非導通となる。
したがって、半導体素子ｓであるＤｓ１〜Ｄｓｎ＋半導体素子ｔであるＤｔ１〜Ｄｔ４の電位障壁値の総合計がＶ０＋αであれば、この電位差は、端子ＴｓとシグナルグランドＳＧ間の電位差Ｖｓ＝Ｖ０＋αと同一であり、Ｖ０＋αは、直列接続回路ｓｔ（直列接続群ｓ＋直列接続群ｔ）を構成するすべての半導体発光素子に電流を流し発光させる。
ただし、半導体素子ｓが１個、半導体素子ｔが１個のように、半導体素子ｓ及び半導体素子ｔの個数により、端子Ｔｓに印加する電位Ｖｓ（変動も考慮し）は、半導体素子ｓ及び半導体素子ｔの電位障壁値の総和に適合させる。
（Ｂ）電位Ｖｓ＝Ｖ０−αのとき
電位Ｖｓ＝Ｖ０−α（Ｖｓの変動する最低電位）のとき、直列接続回路ｓｔの一部である直列接続群ｔには電流が流れず、直列接続回路ｓｔの他の一部である直列接続群ｓと定電流素子Ｄｒのみに、電流が流れることとなる。
電位Ｖｓ＝Ｖ０−α（Ｖｓの変動する最低電位）のとき、直列接続回路ｓｔの一部である直列接続群ｔには電流が流れず、直列接続回路ｓｔの他の一部である直列接続群ｓと定電流素子Ｄｒのみに、電流が流れることとなる。
このとき、直列接続群ｔ（Ｄｔ１〜Ｄｔ４）の電流路は、ＦＥＴＱ１〜Ｑ４の各電流路１により短絡（バイパス）されている。直列接続群ｔを流れるべく電流はＦＥＴＱ１〜Ｑ４を流れる。ＦＥＴＱ１〜Ｑ４の電圧降下は半導体素子ｔの電位障壁ｔより小さい。
したがって、電位Ｖｓ＝Ｖ０−α＝ΣＶｆｓで、印加電位（Ｖｓ）と電位障壁値ｓの総和（ΣＶｆｓ）で、印加電位と電位障壁値との電位のバランスがとれる。
したがって、電位Ｖｓ＝Ｖ０−α＝ΣＶｆｓで、印加電位（Ｖｓ）と電位障壁値ｓの総和（ΣＶｆｓ）で、印加電位と電位障壁値との電位のバランスがとれる。
電位Ｖｓ＝Ｖ０−αのときは、半導体素子２（バイポーラトランジスタＱ５）の制御端２（ベースＢ）が順バイアス（電流値）されず又は順バイアス（電流値）が小さくなり、半導体素子２の電流路２が非導通又は導通抵抗値が大となり、電流路２の一端（コレクタＣ）の電位が上昇し、半導体素子１（ＦＥＴＱ１〜Ｑ４）のすべての制御端１（ゲートＧ）を順バイアスするので、すべての半導体素子１の電流路１は導通し、直列接続群ｔの電流路（非導通又は導通抵抗が大となっている。）を代替し、印加電位Ｖｓの低下による電位Ｖｓが半導体素子ｔと半導体素子ｔの電位障壁値（半導体素子ｓの電位障壁値ｓの総和＋半導体素子ｔの電位障壁値ｔの総和）を充足しない事象を回避する。
直列接続群ｔは半導体素子ｔが４個（直列接続段数）を超えてもよい。このときは、ＦＥＴの個数（直列接続段数）もこれに合わせる。半導体素子ｔが１個のときは、ＦＥＴＱ１〜Ｑ４の内１個のみとなる。電位Ｖｓも電位障壁値ｓと電位障壁ｔの和に適合させる。
以上は、電位Ｖｓ＝Ｖ０＋α、電位Ｖｓ＝Ｖ０−αのときの概要説明であるが、以下、ＶｓがＶｆｔづつ低下する場合の本発明の詳細を説明する。
（Ｃ）電位Ｖｓ＝Ｖ０＋α−Ｖｆｔのとき
Ｖｓの変動の最高電位Ｖｓ＝Ｖ０＋αから半導体素子ｔ１個分の電位障壁値ｔすなわち、Ｖｆｔ低下した電位をＶｓ＝Ｖ０＋α−Ｖｆｔとする。
Ｖｓの変動の最高電位Ｖｓ＝Ｖ０＋αから半導体素子ｔ１個分の電位障壁値ｔすなわち、Ｖｆｔ低下した電位をＶｓ＝Ｖ０＋α−Ｖｆｔとする。
Ｖｓ＝Ｖ０＋αであったとき、定電流素子のアノード電位はＶｄｒ＝γであったとすると、ＶｓがＶｆｔ低下したことにより、電位γは少し低下する。定電流素子のアノード電位はＶｄｒ＝γ’に低下し、半導体素子２（バイポーラトランジスタＱ５）の制御端２（ベースＢ）は順バイアスが不充分となる。半導体素子２の一端（コレクタＣ）は基準電位より若干高めの電位で、半導体素子１のＦＥＴＱ４のみ導通し、半導体素子ｔ４は発光を停止する。これは、後述する負帰還により説明する。
Ｖｓ＝Ｖ０＋αが、Ｖｓ＝Ｖ０＋α−Ｖｆｔに変動することにより、すなわち、端子Ｔｓに印加される電位が、電位障壁素子ｔ１個分の電位（電位障壁値ｔ）低下することにより、電位障壁素子ｔの直列接続群ｔ（Ｄｔ１〜Ｄｔ４）の内Ｄｔ４のみが非導通となる動作をする。後述する負帰還により説明する。
このような動作において、定電流素子Ｄｒの電流は、断となるように働き、定電流素子Ｄｒのアノード電位は低下し、半導体素子２（バイポーラトランジスタＱ５）の制御端２（ベースＢ）は順バイアスされずバイポーラトランジスタＱ５は非導通となるよう働く。
したがって、バイポーラトランジスタＱ５の一端（コレクタＣ）の電位は上昇し、半導体素子１（ＦＥＴＱ４）の制御端１を順バイアスし半導体素子１（ＦＥＴＱ４）は導通し、定電流素子Ｄｒに電流は流れ、定電流素子Ｄｒのアノード電位は少し回復するが、半導体素子２の制御端２は順バイアスされず、半導体素子２の一端の電位は上昇する。半導体素子１（ＦＥＴＱ４）のみの制御端１を順バイアスし半導体素子１（ＦＥＴＱ４）は導通し、半導体素子ｔ（Ｄｔ４）の両端には電位障壁値ｔ以上の電圧が印加されず非導通となり発光を停止する。
なお、半導体素子１（ＦＥＴＱ４〜Ｑ１）の制御端１の電位は基準電位を基準として同一電位として上昇する。
なお、半導体素子１（ＦＥＴＱ４〜Ｑ１）の制御端１の電位は基準電位を基準として同一電位として上昇する。
半導体素子１のＦＥＴＱ３〜Ｑ１は導通せず、半導体素子ｔのＤｔ３〜Ｄｔ１は発光を継続する。
ＦＥＴＱ４のみが導通する理由は、ＦＥＴＱ４のソース電位は、基準電位とほぼ同電位（定電流素子Ｄｒのアノード電位）であり低電位である。半導体素子１のＦＥＴＱ４〜Ｑ１の制御端１（ゲートＧ）の電位は基準電位に対し等しい。
ＦＥＴＱ４のみが導通する理由は、ＦＥＴＱ４のソース電位は、基準電位とほぼ同電位（定電流素子Ｄｒのアノード電位）であり低電位である。半導体素子１のＦＥＴＱ４〜Ｑ１の制御端１（ゲートＧ）の電位は基準電位に対し等しい。
ＦＥＴＱ３のソース電位は、ＦＥＴＱ４のドレイン電位であり、ＦＥＴＱ４のソース電位より少し高電位である。完全な導通ではない。
したがって、ＦＥＴＱ３のソースに対するゲート電位はＦＥＴＱ４より低電位であり、ＦＥＴＱ４が導通してもＦＥＴＱ３は導通しない。よって、電位障壁ｔのＤｔ３は発光する。
したがって、ＦＥＴＱ３のソースに対するゲート電位はＦＥＴＱ４より低電位であり、ＦＥＴＱ４が導通してもＦＥＴＱ３は導通しない。よって、電位障壁ｔのＤｔ３は発光する。
ＦＥＴＱ３は導通していないので、ＦＥＴＱ２、Ｑ１のソース電位は、それぞれ半導体素子ｔのＤｔ２、Ｄｔ１のカソード電位であり、ソース電位は高くＦＥＴＱ２〜Ｑ１のゲート電位も順バイアスされない。ＦＥＴＱ２〜Ｑ１も導通しなく、電位障壁ｔのＤｔ２、Ｄｔ１は導通し発光する。
ＦＥＴＱ４は完全導通状態とならないで、ある程度の抵抗値を保持する。これは、半導体素子２（バイポーラトランジスタＱ５）の一端（コレクタＣ）、半導体素子１（ＦＥＴＱ４）の制御端１（ゲートＧ）、半導体素子１の他端（ソースＳ）、半導体素子２の制御端２（ベースＢ）の回路で負帰還回路を構成し、定電流素子Ｄｒのアノード電位を一定に保持し、ＦＥＴＱ４の電流路１（ドレイン、ソース間）の導通抵抗値をある一定の値で均衡させるからである。
また、この負帰還回路で、ＦＥＴＱ４は定電流素子Ｄｒを負荷としてソースフォロア回路を構成している。この負帰還回路は、定電流素子Ｄｒのアノード電位を一定にする作用がある。定電流素子Ｄｒを抵抗素子に置換しても、抵抗素子を流れる電流を一定にする作用があるので、抵抗素子の両端の電圧も一定となる。
この負帰還回路によって、半導体素子２（バイポーラトランジスタＱ５）の電流路２の抵抗値も一定の値で均衡する。すべては、この負帰還回路で均衡する。よって、ＶｓをＶｆｔずつ低下させると、Ｄｔ４→Ｄｔ３→Ｄｔ２→Ｄｔ１の順に発光を停止する。
この負帰還回路によって、半導体素子２（バイポーラトランジスタＱ５）の電流路２の抵抗値も一定の値で均衡する。すべては、この負帰還回路で均衡する。よって、ＶｓをＶｆｔずつ低下させると、Ｄｔ４→Ｄｔ３→Ｄｔ２→Ｄｔ１の順に発光を停止する。
ＦＥＴＱ４は完全導通ではないが導通することで、半導体素子ｔのＤｔ４の電流路を半導体素子１（ＦＥＴＱ４）が代替し、電流は通常どおり流れ、Ｄｔ４は発光を停止し、その他の半導体素子ｔ（Ｄｔ３〜Ｄｔ１）は通常発光を維持する。
ＦＥＴＱ４の導通によるＦＥＴＱ４の電流路１の電圧降下は、半導体素子ｔの電位障壁値ｔより小さい。この状態では半導体素子ｔのＤｔ４は発光しない。ＦＥＴＱ４のドレイン、ソース間の電圧降下により半導体素子１のＦＥＴＱ３のソースＳ電位は、この電圧降下分上昇しているので、相対的にＦＥＴＱ３のゲートＧ電位はソースＳに対して電位低下しＦＥＴＱ３は導通しない。ＦＥＴＱ３が導通しなければ、ＦＥＴＱ２、ＦＥＴＱ１も導通しない。
（Ｄ）電位Ｖｓ＝Ｖ０＋α−２Ｖｆｔのとき（Ｖｓ＝Ｖ０）
前述した電位Ｖｓ＝Ｖ０＋α−Ｖｆｔのときは、半導体素子ｔのＤｔ４の電流路が半導体素子１のＦＥＴＱ４の電流路１によりバイパスされていたが、電位Ｖｓ＝Ｖ０＋α−Ｖｆｔから電位Ｖｓ＝Ｖ０＋α−２Ｖｆｔに遷移すると、もう一段階、端子Ｔｓに印加される電位が電位障壁ｔ値分低下するので、同様な理論で、半導体素子１のＦＥＴＱ３がＦＥＴＱ４の働き（代替）をすることとなる。
前述した電位Ｖｓ＝Ｖ０＋α−Ｖｆｔのときは、半導体素子ｔのＤｔ４の電流路が半導体素子１のＦＥＴＱ４の電流路１によりバイパスされていたが、電位Ｖｓ＝Ｖ０＋α−Ｖｆｔから電位Ｖｓ＝Ｖ０＋α−２Ｖｆｔに遷移すると、もう一段階、端子Ｔｓに印加される電位が電位障壁ｔ値分低下するので、同様な理論で、半導体素子１のＦＥＴＱ３がＦＥＴＱ４の働き（代替）をすることとなる。
電位Ｖｓ＝Ｖ０＋α−２Ｖｆｔに変動すると、ＦＥＴＱ３がＦＥＴＱ４と同様な動作（電位ＶｓがＶｓ＝Ｖ０＋α−Ｖｆｔに変動したときと同様に）をすることとなる。負帰還回路もＦＥＴＱ３が同様な動作をする。ただし負帰還は半導体素子１（ＦＥＴＱ４〜Ｑ１）全体にかかっている。
したがって、半導体素子１であるＦＥＴＱ３は完全導通ではないが導通し、この導通による電位降下値は、半導体素子ｔであるＤｔ３の電位障壁値ｔより小さいため、半導体素子ｔＤｔ３には電位障壁値ｔ以上の電圧が印加されず発光を停止する。
以下、電位Ｖｓが、さらにＶｆｔづつ低下しても同様の説明であるので、重複する説明を割愛する。
以上、電位Ｖｓが、Ｖｆｔの段階で低下することを説明したが、電位Ｖｓが、微少電圧δＶｓ（０＜δＶｓ＜Ｖｆｔ）で継続的低下するとき、バイポーラトランジスタＱ５の導通抵抗値は微少抵抗値で上昇し、δＶｓ＝Ｖｆｔで、ＦＥＴＱ４は上記説明のとおり導通状態となる。この微少電圧で継続的に電位Ｖｓが低下する期間でも負帰還が働いている。
電位Ｖｓが、電圧δＶｓで４Ｖｆｔまで継続的低下するとき、半導体素子１のＦＥＴＱ４〜Ｑ１の順に導通していくが、ＦＥＴＱ４が非導通、不完全導通から完全導通となる区間では、ＦＥＴＱ４が不完全導通で、ＦＥＴＱ４と半導体素子ｔのＤｔ４にも電流が流れる期間が存在する。
以上、電位Ｖｓが低下するときの半導体素子１及び半導体素子ｔの動作説明をしたが、Ｖｓが上昇する過程での半導体素子１及び半導体素子ｔの動作説明の考え方も同様である。
ただし、Ｖｓが上昇する過程では、半導体素子１のＦＥＴＱ１が最初に非導通し、それから順にＱ２、Ｑ３、Ｑ４と非導通となる。半導体素子ｔはＤｔ１からＤｔ４の順に発光する。
ただし、Ｖｓが上昇する過程では、半導体素子１のＦＥＴＱ１が最初に非導通し、それから順にＱ２、Ｑ３、Ｑ４と非導通となる。半導体素子ｔはＤｔ１からＤｔ４の順に発光する。
（Ｅ）電位Ｖｓが最低電位から上昇する場合
電位Ｖｓ＝Ｖ０−αの場合は、半導体素子１のＦＥＴＱ１〜Ｑ４はすべて導通している。電位障壁素子ｔのＤｔ１〜Ｄｔ４のすべては非導通であり発光していない。
電位Ｖｓ＝Ｖ０−αの場合は、半導体素子１のＦＥＴＱ１〜Ｑ４はすべて導通している。電位障壁素子ｔのＤｔ１〜Ｄｔ４のすべては非導通であり発光していない。
電位ＶｓからＶｆｔ上昇して、電位Ｖｓ＝Ｖ０−α＋Ｖｆｔとなると、半導体素子１のＦＥＴＱ１の他端（ソースＳ）の電位がＶｆｔ上昇する。
初期値、電位Ｖｓ＝Ｖ０−αのときは、半導体素子１のＦＥＴＱ１〜Ｑ４はすべて導通しているので、電位Ｖｆｔ上昇は、半導体素子１のＦＥＴＱ１〜Ｑ４の一端（ドレイン）から他端（ソース）まで、略均等に印加され、ソース電位が最も高電位であるＦＥＴＱ１のソースに対するゲート電位が最も低下する。ゲート電位はＱ１〜Ｑ４すべて基準電位に対して共通である。
このため、ＦＥＴＱ１の電流路１が非導通となり、電位障壁素子ｔのＤｔ１が導通し発光する。
電位Ｖｓが２Ｖｆｔ上昇した場合も同様に、半導体素子１のＦＥＴＱ２が非導通となり、電位障壁素子ｔのＤｔ２が導通し発光する。
これら、発光開始の順は、先に説明した電位Ｖｓの低下による電位障壁素子ｔの発光停止の順と全く逆で理論は同一ある。このように、電位Ｖｓの低下／上昇により、半導体素子ｔ（電位障壁素子ｔ）は、電位Ｖｓの低下による発光停止はＦＥＴＱ４〜Ｑ１の順、電位Ｖｓの上昇による発光開始はＦＥＴＱ１〜Ｑ４の順に動作する。
半導体素子１、半導体素子ｔの数が増減して半導体素子１（ＦＥＴＱ１〜Ｑｍ）、半半導体素子ｔ（Ｄｔ１〜Ｄｔｍ）でも同様である。
半導体素子１、半導体素子ｔの数が増減して半導体素子１（ＦＥＴＱ１〜Ｑｍ）、半半導体素子ｔ（Ｄｔ１〜Ｄｔｍ）でも同様である。
定電流素子の一端（アノード）と半導体素子２（バイポーラトランジスタＱ５）の制御端２（ベースＢ）の間に光導電体Ｃｄｓが存在しているが、電位障壁素子である発光ダイオードの照度を検出し、照度が大であるとバイポーラトランジスタＱ５の順バイアス電位を大とし、バイポーラトランジスタＱ５の一端（コレクタＣ）電位を低下させる。これは、半導体素子１（ＦＥＴＱ４〜Ｑ１：左記は一例として挙げているが実際にはＦＥＴの数は多い方が良く、ＦＥＴＱｍ〜Ｑ１）の非導通数を増加させ、半導体素子ｔである発光ダイオードの導通数を増加させ、１発光ダイオードあたりの印加電圧を少し減少させ、発光ダイオードの電流を減少させ、発光ダイオードの寿命を保つ。負帰還回路であるから、発光ダイオードの輝度は設定したい値に落ち着く。
発光ダイオードの照度が小の場合、バイポーラトランジスタＱ５の順バイアス電位を小とし、バイポーラトランジスタＱ５の一端（コレクタＣ）電位を上昇させ１発光ダイオードあたりの印加電圧を少し大とする。
いずれにしても適切な照度を設定する。
ただし、このような機能が必要ないならば、光導電体Ｃｄｓは抵抗素子でよい。光導電体Ｃｄｓを抵抗素子に置換した場合、半導体発光素子ｓの照度によるバイアス電位を制御端２に負帰還しないのみである。
発光ダイオードの照度が小の場合、バイポーラトランジスタＱ５の順バイアス電位を小とし、バイポーラトランジスタＱ５の一端（コレクタＣ）電位を上昇させ１発光ダイオードあたりの印加電圧を少し大とする。
いずれにしても適切な照度を設定する。
ただし、このような機能が必要ないならば、光導電体Ｃｄｓは抵抗素子でよい。光導電体Ｃｄｓを抵抗素子に置換した場合、半導体発光素子ｓの照度によるバイアス電位を制御端２に負帰還しないのみである。
定電流素子Ｄｒは、抵抗素子に置換してもよい。定電流素子Ｄｒは、回路ｓ、回路ｔとＦＥＴＱ１〜ＦＥＴＱ４の並列接続回路（この回路を回路ｔｆと称す。）において、回路ｓと回路ｔｆの直列接続回路に定電流を流す作用があるが、基本的には、上記定電流素子Ｄｒを使用した動作説明と同様の動作をする。
したがって、定電流素子Ｄｒを抵抗素子に置換した場合の動作説明は割愛する。
したがって、定電流素子Ｄｒを抵抗素子に置換した場合の動作説明は割愛する。
参考２、直列接続回路ｓｔ（正確には、シグナルグランドＳＧと端子Ｔｓ間）に印加する電位は任意であるが、３００Ｖ〜４００Ｖ程度を選択する例が多い。
（２）電位障壁素子制御回路の実施の形態
（２−１）電位障壁素子制御回路の実施の形態の説明
図２において、破線で囲まれた符号ＣＣｉｒで示される回路は、本発明による電位障壁素子制御回路の実施の形態の構成を示す図である。
（２−１）電位障壁素子制御回路の実施の形態の説明
図２において、破線で囲まれた符号ＣＣｉｒで示される回路は、本発明による電位障壁素子制御回路の実施の形態の構成を示す図である。
以下、図２を参照して、電位障壁素子制御回路ＣＣｉｒの回路を説明する。
図２において、破線で囲まれた符号Ｇ１、Ｇ２、Ｇ３で示される回路は、本発明の図１の電位障壁素子回路の直列接続群ｓである回路ｓ（これをＧ１とも称す。）、直列接続群ｔである回路ｔ（これをＧ２とも称す。）、定電流素子Ｄｒ又は抵抗素子である素子３（これをＧ３とも称す。）の部分であり、本発明の図２の電位障壁素子制御回路ＣＣｉｒにおいて、Ｇ１、Ｇ２及びＧ３を接続可能（脱着可能）にして、Ｇ１、Ｇ２及びＧ３を除外したものである。本発明は、破線で囲まれた符号ＣＣｉｒで示されるの回路としたが、回路ｔであるＧ２及び又は定電流素子Ｄｒ又は抵抗素子の素子３であるＧ３を含んでもよい。
図２において、破線で囲まれた符号Ｇ１、Ｇ２、Ｇ３で示される回路は、本発明の図１の電位障壁素子回路の直列接続群ｓである回路ｓ（これをＧ１とも称す。）、直列接続群ｔである回路ｔ（これをＧ２とも称す。）、定電流素子Ｄｒ又は抵抗素子である素子３（これをＧ３とも称す。）の部分であり、本発明の図２の電位障壁素子制御回路ＣＣｉｒにおいて、Ｇ１、Ｇ２及びＧ３を接続可能（脱着可能）にして、Ｇ１、Ｇ２及びＧ３を除外したものである。本発明は、破線で囲まれた符号ＣＣｉｒで示されるの回路としたが、回路ｔであるＧ２及び又は定電流素子Ｄｒ又は抵抗素子の素子３であるＧ３を含んでもよい。
図１における端子Ｔｓを、図２では端子Ｔ１に名称変更し、端子Ｔ１は、直列接続群ｓの半導体素子ｓのＤｓ１のアノードを接続する端子とし、さらに、図２において、半導体素子ｓのＤｓｎのカソードと直列接続群ｔの半導体素子ｔのＤｔ１のアノードの接続部として端子Ｔ２を設け、半導体素子ｔのＤｔｍ（図２では一例としてｍ＝４）のカソードと定電流素子Ｄｒの一端（アノード）の接続部として端子Ｔ３を設け、定電流素子Ｄｒの他端（カソード）とシグナルグランドＳＧの接続部として端子Ｔ４を設けている。
この相違以外は、図２のＣＣｉｒ、Ｇ１、Ｇ２、Ｇ３、端子Ｔ１、端子Ｔ２、端子３、端子４、ＳＧは図１と同様なものであり、図１における説明を援用し重複する説明を割愛する。図２のＣＣｉｒの符号も同一としている（端子Ｔ１〜端子Ｔ４を除き）。
（２）電位障壁素子制御回路の実施の形態
（２−２）電位障壁素子制御回路の実施の形態の動作説明
以下、図２を参照して、本発明の電位障壁素子制御回路の実施の形態の動作を説明する。
（２−２）電位障壁素子制御回路の実施の形態の動作説明
以下、図２を参照して、本発明の電位障壁素子制御回路の実施の形態の動作を説明する。
図２のＣＣｉｒで示される電位障壁素子制御回路には、図２のＧ１、Ｇ２及びＧ３を接続できる。
電位障壁素子制御回路自体に電源を用意する必要はなく、直列接続群ｓＧ１の一端（半導体素子ｓアノード）と定電流素子Ｇ３の他端（カソード）間に動作用電源を備えるものも好適である。
電位障壁素子制御回路自体に電源を用意する必要はなく、直列接続群ｓＧ１の一端（半導体素子ｓアノード）と定電流素子Ｇ３の他端（カソード）間に動作用電源を備えるものも好適である。
需要者が用途に応じてＧ１、Ｇ２及び／又はＧ３を用意し、Ｇ１、Ｇ２、Ｇ３の電流容量、Ｇ３の定電流素子の電流精度、これに関連して半導体素子２の制御端２へのバイアス電圧精度などを選択できるようにした。
本発明の電位障壁素子制御回路ＣＣｉｒに、Ｇ１、Ｇ２及びＧ３を接続すると、図１と同様な回路となり、電位障壁素子回路となる。
したがって、図２の電位障壁素子制御回路ＣＣｉｒの説明は、図１の電位障壁素子回路の説明に含まれるので、図１の説明を援用し重複する説明を割愛する。
いままでの説明は、半導体素子１（ＦＥＴＱ１〜Ｑ４）をＮチャネルエンハンスメント型としたが、Ｐチャネルエンハンスメント型でもよい。
Ｐチャネルエンハンスメント型を使用する場合は、バイポーラトランジスタＱ５をＰＮＰバイポーラトランジスタ（又は、ＰチャネルＦＥＴ）とし、電位障壁素子ｓ、電位障壁ｔ、定電流素子Ｄｒ、整流素子Ｄ１〜Ｄ４、の極性を逆とし、電位Ｖｓを負極性とする。
ＰチャネルＦＥＴを使用した場合は、上記のように電位極性は逆であるが、動作理論はＮチャネルエンハンスメント型を使用したものと全く同様であり、重複する説明を割愛する。
Ｑ１〜Ｑ５ 半導体素子
Ｄｓ１〜Ｄｓｎ 電位障壁値の存在する半導体素子
Ｄｔ１〜Ｄｔ４ 電位障壁値の存在する半導体素子
Ｃｄｓ 光導電体
Ｄ１〜Ｄ４ 整流素子
Ｒ１、Ｒ２ 抵抗素子
Ｒ１１〜Ｒ４４ 抵抗素子
Ｔｓ、Ｔ１〜Ｔ４ 端子
ＣＣｉｒ 電位障壁素子制御回路
Ｇ１、Ｇ２ 電位障壁値の存在する半導体素子の直列接続回路
Ｇ３ 定電流素子
ＳＧ グランド
Ｄｓ１〜Ｄｓｎ 電位障壁値の存在する半導体素子
Ｄｔ１〜Ｄｔ４ 電位障壁値の存在する半導体素子
Ｃｄｓ 光導電体
Ｄ１〜Ｄ４ 整流素子
Ｒ１、Ｒ２ 抵抗素子
Ｒ１１〜Ｒ４４ 抵抗素子
Ｔｓ、Ｔ１〜Ｔ４ 端子
ＣＣｉｒ 電位障壁素子制御回路
Ｇ１、Ｇ２ 電位障壁値の存在する半導体素子の直列接続回路
Ｇ３ 定電流素子
ＳＧ グランド
Claims (4)
- 電位障壁値ｓの存在する半導体素子ｓの電流路ｓを同極性の電位障壁方向ｓに直列接続された一端と他端を有する回路ｓと、
電位障壁値ｔの存在する半導体素子ｔの電流路ｔを前記電位障壁方向ｓに直列接続された一端と他端を有する回路ｔと、
制御端１を有する半導体素子１の電流路１を同極性の方向に直列接続した回路１と、
制御端２と電流路２を有する半導体素子２と、一端と他端を有する素子３と、を備え、
前記電流路１の一端と前記電流路ｔの一端、該電流路１の他端と該電流路ｔの他端、のペアーで並列接続を為し、前記電位障壁方向ｓに、前記回路１と前記回路ｔとの並列接続直列回路を構成し、該回路ｔの一端側に前記回路ｓの他端の電位を印加すべく構成し、
前記電流路２の一端には、前記制御端１をして前記電流路１を導通すべく電位が印加可能な構成とし、
前記回路ｓの一端には、該回路ｓの一端から前記回路ｔを通過し前記素子３の他端の電位を前記電流路２の他端に印加し、
前記素子３の一端の電位は、前記制御端２に印加され、前記電流路２の一端の電位を変化させ、前記半導体素子１を制御し、前記電流路ｔの電流を制御することを特徴とする電位障壁素子回路。 - 前記素子３は定電流素子又は抵抗素子であることを特徴とする請求項１に記載の電位障壁素子回路。
- 前記半導体素子ｓが半導体発光素子である場合、前記素子３の一端電位を光導電体を含む回路により前記制御端２に印加し、該光導電体は該半導体素子ｓの発光を受光可能な構成であることを特徴とする請求項１又は２に記載の電位障壁素子回路。
- 請求項１〜３のいずれかに記載の電位障壁素子回路を使用した電位障壁素子制御回路において、回路ｓ、回路ｔ及び素子３を欠くか又はその内のいずれかを欠く構成であることを特徴とする電位障壁素子制御回路。
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