JP2013175635A - 半導体発光素子、およびその製造方法 - Google Patents
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Abstract
【課題】
本発明の目的は、発光分布が均一で、光取り出し効率が高い半導体発光素子を提供することにある。
【解決手段】
発光分布が均一で、光取り出し効率が高い半導体発光素子は、第1の不純物濃度を有する薄膜部、および、第1の不純物濃度よりも高い第2の不純物濃度を有する厚膜部、を含む半導体層と、半導体層上に配置される電極層と、を含む断面構造を有し、平面視において、電極層は、半導体層表面の端側に配置され、一方向に延在する第1の導電部、および、第1の導電部の両端各々と接続し、半導体層表面の第1の導電部が配置された端側と対向する端側に向かって延在する第2および第3の導電部、を含み、半導体層の厚膜部は、電極層の第1〜第3の導電部のうち少なくとも2つの導電部の間を渡すように配置される。
【選択図】 図2
本発明の目的は、発光分布が均一で、光取り出し効率が高い半導体発光素子を提供することにある。
【解決手段】
発光分布が均一で、光取り出し効率が高い半導体発光素子は、第1の不純物濃度を有する薄膜部、および、第1の不純物濃度よりも高い第2の不純物濃度を有する厚膜部、を含む半導体層と、半導体層上に配置される電極層と、を含む断面構造を有し、平面視において、電極層は、半導体層表面の端側に配置され、一方向に延在する第1の導電部、および、第1の導電部の両端各々と接続し、半導体層表面の第1の導電部が配置された端側と対向する端側に向かって延在する第2および第3の導電部、を含み、半導体層の厚膜部は、電極層の第1〜第3の導電部のうち少なくとも2つの導電部の間を渡すように配置される。
【選択図】 図2
Description
本発明は、半導体発光素子、およびその製造方法に関する。
GaN(ガリウム・窒素)等の窒化物半導体を用いた発光ダイオード(LED)は、紫外光ないし青色光を発光でき、蛍光体を利用することにより白色光を発光できる。高出力の白色光を発生できるLEDは照明用としても用いられる。
このような半導体発光素子は、少なくともn型半導体層と、発光のための活性層と、p型半導体層とを含む半導体積層を有している。p型半導体層側には、発光領域のほぼ全域にわたってp側電極が形成され、n型半導体層表面の一部には、n側電極が形成される。活性層で発光した光は、一部は直接n型半導体層より放出され、一部はp型半導体層に設置したp側電極に反射された後、n型半導体層より取り出される。活性層で発光した光は、発光領域全域において均一に取り出されることが望ましく、また、その取り出し効率は、より高いことが望ましい。
半導体積層に窒化物系半導体を用いる場合、窒化物系半導体を成長させる成長基板として、たとえばサファイア基板が用いられる。ただし、サファイア基板は、熱伝導率が低く放熱性に劣り、大電流を投入する高出力LEDのようなデバイスには不向きである。
そこで、窒化物半導体をサファイア等の成長基板上に成長した後、その成長基板を半導体積層から分離する方法が提案されている。たとえば、成長基板と半導体積層との間に配置される層に空孔を生じさせることにより、成長基板を半導体層から分離する方法(たとえば特許文献1)や、成長基板と半導体積層との間に剥離層を配置し、この剥離層をエッチングすることにより、成長基板を半導体積層から分離する方法(たとえば特許文献2)が提案されている。また、近年では、レーザリフトオフにより成長基板を半導体積層から剥離する方法が知られている。
本発明の目的は、発光分布が均一で、光取り出し効率が高い半導体発光素子を提供することにある。
本発明の第1の観点によれば、基板上に配置される第1の電極層と、前記第1の電極層上に配置され、第1導電型を有する第1の半導体層と、前記第1の半導体層上に配置される活性層と、前記活性層上に配置され、前記第1導電型とは異なる第2導電型で、第1の不純物濃度を有する薄膜部、および、該第1の不純物濃度よりも高い第2の不純物濃度を有する厚膜部、を含む第2の半導体層と、前記第2の半導体層上に配置される第2の電極層と、を含む断面構造を有し、平面視において、前記第2の電極層は、前記第2の半導体層表面の端側に配置され、一方向に延在する第1の導電部、および、該第1の導電部の両端各々と接続し、該第2の半導体層表面の該第1の導電部が配置された端側と対向する端側に向かって延在する第2および第3の導電部、を含み、前記第2の半導体層の厚膜部は、前記第2の電極層の第1〜第3の導電部のうち少なくとも2つの導電部の間を渡すように配置される半導体発光素子、が提供される。
本発明の第2の観点によれば、(a)成長基板上に、第1伝導型で、第1の不純物濃度を有する第1の半導体層を成長する工程と、(b)前記第1の半導体層上に、前記第1導電型で、前記第1の不純物濃度よりも低い第2の不純物濃度を有する第2の半導体層を成長する工程と、(c)前記第2の半導体層上に、活性層を成長する工程と、(d)前記活性層上に、前記第1導電型とは異なる第2導電型を有する第3の半導体層を成長する工程と、(e)前記第3の半導体層上に、第1の電極層を形成する工程と、(f)支持基板上に前記第1の電極層を固定し、前記成長基板を前記第1の半導体層から分離して、該第1の半導体層を露出させる工程と、(g)露出した前記第1の半導体層を所望パターンでエッチングし、エッチングした領域に前記第2の半導体層を露出させる工程と、(h)エッチングが施され、薄膜部および厚膜部を有する前記第1および第2の半導体層表面に、第2の電極層を形成する工程と、を含み、前記工程(h)において、前記第2の電極層は、前記第1および第2の半導体層表面の端側に形成され、一方向に延在する第1の導電部、および、該第1の導電部の両端各々と接続し、該第1および第2の半導体層表面の該第1の導電部が形成された端側と対向する端側に向かって延在する第2および第3の導電部、を含むように形成され、前記工程(g)において、前記第1および第2の半導体層の厚膜部は、前記第2の電極層の第1〜第3の導電部のうち少なくとも2つの導電部の間を渡すように形成される半導体発光素子の製造方法、が提供される。
半導体発光素子の発光分布を均一にし、かつ、光取り出し効率を高くすることが可能となる。
図1Aおよび図1Bは、従来例による半導体発光素子の構造を示す断面図および平面図である。なお、図1Aは、図1BにおけるIA−IA断面を示す断面図である。
従来例による半導体発光素子1は、図1Aに示すように、主に、n側電極層60と、GaN(ガリウム・窒素)系の半導体積層(発光部)50と、p側透明電極層33と、光反射層32と、キャップ層31と、を含む構成である。半導体積層50は、少なくともp型(第1導電型)半導体層51と、発光のための活性層52と、n型(第2導電型)半導体層53と、を含む。このような構成を有する半導体発光素子1は、接合層20を介して支持基板10に支持されている。
半導体積層50は、活性層52を挟むように、p型半導体層51とn型半導体層53とが配置される構造を有する。p型半導体層51には、p型GaNが用いられ、p型ドーパントとして、たとえばMg(マグネシウム)が添加される。また、n型半導体層53には、n型GaNが用いられ、n型ドーパントとして、たとえばSi(シリコン)が添加される。n型半導体層53の表面は、光取り出し効率を向上させるため、微細凸凹構造が形成されている。ただし、微細凸凹構造は、形成されていなくてもかまわない。
なお、半導体積層50の構成は、上記の3種類に限らず、発光効率を向上させるためにクラッド層、コンタクト層などを任意に挿入することも可能である。また、活性層23を多層膜(多重量子井戸構造)で構成することもできる。
p側電極層33は、p型半導体層51表面に形成される。p側電極層33は、透光性を有する部材、たとえばインジウム錫酸化物(ITO)により構成される。光反射層32は、p型電極層33表面に形成され、活性層52で発光し、p側電極層33を透過してきた光を反射する。光反射層32は、活性層50で発光する光の発光波長に対して高反射率を有する部材、たとえばAg(銀)ないしAg合金により構成される。キャップ層31は、光反射層32およびp側電極層33を覆って形成され、光反射層32のマイグレーションを抑制する。キャップ層31は、光反射層32のマイグレーションを抑制するとともに、自身によるマイグレーションが発生しにくい部材、たとえばTi(チタン)やPt(白金)等を含む積層構造により構成される。
n側電極層60は、n型半導体層53表面に形成され、たとえば図1Bに示すように、全体的平面形状が梯子状になるように形成される。n側電極層60は、たとえばTi(チタン)やAl(アルミニウム)等を含む積層構造により構成される。なお、図1Bにおいて、n型半導体層53表面に配置されるn側電極層60は、斜線模様で示されている。
ここで、梯子状のn側電極層60において、n型半導体層53表面の左端側に配置され、上下方向に延びる導電部を第1の導電部61と定義し、第1の導電部61の両端各々と接続し、n型半導体層53表面の右端側にそれぞれ対向して延びる導電部を第2および第3の導電部62,63と定義する。また、第1の導電部61と対向する導電部を第4の導電部64と定義し、第1の導電部61と第4の導電部64とを渡す複数の導電部をサブ導電部65a,65bと定義する。なお、第1の導電部61の両端は、給電パッドに対応する。
第1〜第4の導電部61〜64は、たとえば一辺約750μmの正方形を構成する。また、第1〜第4の導電部61〜64および複数のサブ導電部65a,65bの幅Weは、たとえばそれぞれ10μm程度である。第2および第3の導電部62,63ならびに複数のサブ導電部65a,65b間のピッチPeは、たとえばそれぞれ約250μmである。なお、この半導体発光素子の平面形状は、たとえば一辺約1000μmの正方形である。
n側電極層60の各導電部から注入される電子は、n型半導体層53中を平面方向に拡散しながら活性層52に到達し、活性層52においてp側電極層33から注入される正孔と再結合する。そして、この再結合にかかるエネルギが光(および熱)として放出される。 活性層52で発光する光は、一部は直接n型半導体層53より放出され、一部はp型半導体層51側に配置した光反射層32に反射された後、n型半導体層53より放出される。活性層52で発光する光は、n型半導体層53表面のn側電極層60に覆われていない領域から放出される。
n型半導体層53の膜厚が厚い場合、n側電極層60の各導電部から注入される電子は、n型半導体層53中で平面方向に十分拡散し、活性層52のほぼ全域に、また、ほぼ均一に到達する。これにより、活性層52のほぼ全域からほぼ均一に光が放出され、n型半導体層53表面から放出される光の分布(発光分布)もほぼ均一になる。ただし、n型半導体層52の膜厚が厚いため、n型半導体層52中で吸収されてしまう光の割合が増加し、光取り出し効率が低減してしまう可能性がある。
n型半導体層53の膜厚が薄い場合、n側電極層60の各導電部から注入される電子は、n型半導体層52中で平面方向に十分拡散できず、活性層52の各導電部に近い領域にしか到達することができない。これにより、n型半導体層53表面の各導電部に近い位置、たとえば第2の導電部62近傍の位置Y1、からはより多くの光が放出され、n型半導体層53表面の各導電部から離れた位置、たとえば第2の導電部62とサブ導電部65aとの中間の位置Y2、からはより少ない光が放出されることになる。つまり、n型半導体層53表面において発光分布が不均一になることが懸念される。
なお、n型半導体層53の膜厚が薄い場合、n側電極層60の各導電部から注入される電子をより広い領域に拡散させるために、n型半導体層53表面を占めるn側電極層60の割合を大きくすることが考えられる。しかし、この場合には、n側電極層60の各導電部はn型半導体層53からの光を遮光してしまうため、光取り出し効率が低減してしまうことが懸念される。
本発明者らは、n型半導体層53の膜厚が約3μmである半導体発光素子と、n型半導体層53の膜厚が約6μmである半導体発光素子と、を作製した。そして、p側電極層33およびn側電極層60を介して半導体積層50に約350mAの電流を流した際の、それぞれの半導体発光素子における位置Y1,Y2の輝度、および、n型半導体層53表面全域の光度を測定した。
n型半導体層53の膜厚が約3μmである半導体発光素子において、位置Y2の輝度は、位置Y1の輝度に対して約42.5%程度であった。一方、n型半導体層53の膜厚が約6μmである半導体発光素子において、位置Y2の輝度は、位置Y1の輝度に対して約76.6%程度であった。これらの結果から、n型半導体層53の膜厚が厚いほうが、発光面の発光分布が均一になることがわかる。これは、n型半導体層53の膜厚が厚いほうが、n側電極層60の各導電部から注入される電子が、n型半導体層53中で平面方向に十分拡散して広がるためだと考えられる。
また、n型半導体層53の膜厚が約3μmである半導体発光素子の光度は、n型半導体層53の膜厚が約6μmである半導体発光素子の光度よりも1.1%程度高いことがわかった。この結果から、n型半導体層53の膜厚が薄いほうが、光取り出し効率が高いことがわかる。これは、n型半導体層53の膜厚が薄いほうが、n型半導体層52中で吸収されてしまう光の割合が少ないためだと考えられる。
本発明者らは、従来よりも発光分布が均一で、光取り出し効率が高い半導体発光素子の構造について検討を行った。
図2Aおよび図2Bは、実施例による窒化物半導体発光素子2の構造を示す断面図および平面図である。なお、図2Aは、図2BにおけるIIA−IIA断面を示す断面図である。
実施例による窒化物半導体発光素子2は、n型半導体層53の構造を除いて、従来例による窒化物半導体発光素子1とほぼ同等の構成を有する。実施例によるn型半導体層53は、図2Aに示すように、第1の不純物濃度を有する薄膜部53a、および、表面が第1の不純物濃度よりも高い第2の不純物濃度を有する厚膜部53b、を含む構造である。なお、n側電極層60は、段差を有するn型半導体層53表面に対応して形成される。
薄膜部53aおよび厚膜部53bの厚みは、たとえばそれぞれ3μm程度である。厚膜部53bの第2の不純物濃度を有する部分(表面部分)の厚みは、たとえば1.5μm程度である。厚膜部53bの表面部分の不純物(Si)濃度(第2の不純物濃度)は、たとえば6×1018atoms/cm3程度である。薄膜部53aおよび厚膜部53bの表面部分以外の部分の不純物(Si)濃度(第1の不純物濃度)は、たとえば3×1018atoms/cm3程度である。発明者らによる測定によれば、このような条件における薄膜部53aのシート抵抗値は約36.7Ω/□であり、厚膜部53bのシート抵抗値は約15.7Ω/□である。厚膜部53bのシート抵抗値が相対的に低く、厚膜部53bにおいて電流が流れやすくなっていることがわかる。
n型半導体層53の厚膜部53bは、たとえば図2Bに示すように、全体的平面形状が格子状になるようにパターニングされている。また、厚膜部53bは、n側電極層60の各導電部の間を渡すようにパターニングされている。なお、図2Bにおいて、n型半導体層53の厚膜部53bは、斑点模様で示されている。
図中縦方向に延びる厚膜部53bの幅Wsx、および、図中横方向に延びる厚膜部53bの幅Wsyは、それぞれ約30μm程度である。また、図中縦方向に延びる厚膜部53bのピッチPsxは、約125μm程度であり、図中横方向に延びる厚膜部53bのピッチPsyは、約250μm程度である。なお、図中縦方向に配列する導電部および厚膜部のピッチ、ならびに、図中横方向に配列する導電部および厚膜部のピッチは、約125μm程度である。
n側電極層60から注入される電子は、シート抵抗値が低い厚膜部53bを伝って、n側電極層60の各導電部から離れた領域まで広く均一に拡散することが可能である。これにより、n型半導体層53表面の発光分布はより均一化されると考えられる。また、n型半導体層53には、薄膜部53aが適度に形成されているため、活性層52で発光した光がn型半導体層53で吸収されてしまうことによる光取り出し効率の低減も抑制されると考えられる。このような構造を有するn型半導体層53を用いることにより、従来よりも発光分布が均一で、光取り出し効率が高い半導体発光素子を得ることができると考えられる。
図3A〜図3Hは、実施例による半導体発光素子の製造方法を示す断面図である。本実施例に係る半導体発光素子は、半導体積層の成長に用いる成長基板とは別に用意された支持基板によって半導体積層の支持を行う構成を有するものである。
図3Aに、成長基板11上に半導体積層50を形成する様子を示す。
はじめに、半導体積層50を成長するための成長基板として、サファイア基板11を用意する。続いて、サファイア基板11にサーマルクリーニング処理を施す。
次に、サファイア基板11上にMOCVD法によりバッファ層55、下地層56、第1のn型半導体層53c、第2のn型半導体層53d、活性層52、p型半導体層53を順次形成する。これにより、サファイア基板11上にGaN系半導体積層50を得る。
具体的には、雰囲気温度を500℃とし、TMG(トリメチルガリウム)(流量11μmol/min)およびNH3(アンモニア)(流量3.3LM)を約3分間供給し、GaN(ガリウム・窒素)からなる膜厚数nmのバッファ層55を成長する。その後、雰囲気温度を1000℃まで昇温し、約30秒間保持することでバッファ層55を結晶化させる。続いて、雰囲気温度を1000℃に保持したままTMG(流量45μmol/min)およびNH3(流量4.4LM)を約20分間供給し、GaNからなる膜厚1μm程度の下地層56を成長する。
次に、雰囲気温度1000℃にてTMG(流量45μmol/min)、NH3(流量4.4LM)およびドーパントガスとしてSiH4(シラン)を供給し、n型GaNからなる膜厚2μm程度の第1のn型半導体層53cを成長する。このとき、SiH4は、成膜される第1のn型半導体層53cの不純物濃度が6×1018atoms/cm2程度になるように調整される。続いて、SiH4の供給量を減らして、n型GaNからなる膜厚4.5μm程度の第2のn型半導体層53dを成長する。このとき、SiH4は、成膜される第2のn型半導体層53dの不純物濃度が3×1018atoms/cm2程度になるように調整される。なお、第1のn型半導体層53cは、n型半導体層53の厚膜部53bの表面部分(図2A参照)に対応し、第2のn型半導体層53dは、n型半導体層53の薄膜部53aおよび厚膜部53bの表面部分以外の部分(図2A参照)に対応する。
次に、第2のn型半導体層53dの上に活性層52を形成する。本実施例では、活性層52に、InGaN(インジウム・ガリウム・窒素)/GaNからなる多重量子井戸構造を適用した。すなわち、InGaN/GaNを1周期として5周期成長を行う。
具体的には、雰囲気温度700℃にてTMG(流量3.6μmol/min)、TMI(トリメチルインジウム)(流量10μmol/min)、NH3(流量4.4LM)を約33秒間供給し、膜厚約2.2nmのInGaN井戸層を形成し、続いてTMG(流量3.6μmol/min)、NH3(流量4.4LM)を約320秒間供給して膜厚約15nmのGaN障壁層を形成する。かかる処理を5周期分繰り返すことにより活性層52が形成される。
次に、雰囲気温度を870℃まで昇温し、TMG(流量18μmol/min)、NH3(流量4.4LM)およびドーパントとしてCP2Mg(ビスシクロペンタジエニエルマグネシウム)(流量2.9×10−7μmol/min)を約7分間供給し、p型GaNからなる膜厚約150nmのp型半導体層51を成長する。
サファイア基板11上には、これらの各層によって構成される半導体積層50が形成される。
図3Bに、p型半導体層51上に、p側電極層33、光反射層32、およびキャップ層31を形成する様子を示す。
p型半導体層51上に、ITO(インジウム錫酸化物、20nm)をスパッタ法により積層する。積層したITO膜を、フォトリソグラフィエッチング法により、所望パターンにウエットエッチングし、ITOからなるp側電極層33を形成する。その後、ITOの結晶性を向上させるために、酸素雰囲気中で温度約450℃1分間の熱処理を施す。
次に、パターニングされたp側電極層33上に、リフトオフ法により、Ag(銀、15nm)を積層する。これにより、Agからなる光反射層32を形成する。なお、光反射層32には、Ag合金などを用いることもできる。
次に、p側電極層33および光反射層32を覆って、リフトオフ法により、TiW(チタン・タングステン、500nm)/Ti(チタン、100nm)/Pt(白金、200nm)/Au(金、200nm)を積層する。これにより、TiW/Ti/Pt/Auの積層構造からなるキャップ層31を形成する。
次に、キャップ層31上に、リフトオフ法により、Au(金)やAuSn(金・錫),Cu(銅)などからなる接合部材21を形成する。
図3Cに、半導体積層50をエッチングする様子を示す。半導体積層50を所望の半導体発光素子サイズに区画し、素子分離を行う。素子分離には、たとえば反応性イオンエッチング法を用いる。この工程で、半導体積層50は、半導体発光素子毎に区画分離される。
図3Dに、半導体積層50、p側電極層33、光反射層32およびキャップ層31が形成された成長基板11と、支持基板10と、を貼り合わせる様子を示す。表面にAuSn(金・錫)等の接合部材22が形成されたSi(シリコン)などからなる支持基板10を用意する。成長基板11と支持基板10とを、半導体積層50、p側電極層33、光反射層32およびキャップ層31を挟むように貼り合わせ、それらを、共晶接合等の手段により、接合部材21,22を介して接合する。
図3Eに、成長基板11と半導体積層50とを分離する様子を示す。成長基板11を半導体積層50から分離する手段としては、レーザリフトオフ法などを用いることができる。実施例では、KrFエキシマレーザ(波長約248nm、出力強度約800J/cm2)を用いたレーザリフトオフ法により、成長基板11を半導体積層50から剥離した。
図3Fに、半導体積層50からバッファ層および下地層を除去し、第1のn型半導体層53cを露出させる様子を示す。成長基板11を半導体積層50から剥離した後、反応性イオンエッチング法などにより、露出したバッファ層55および下地層56(図3E参照)を除去し、第1のn型半導体層53cを露出させる。さらに、反応性イオンエッチング法などにより、露出した第1のn型半導体層53cを0.5μm程度エッチングする。これにより、第1のn型半導体層53cの膜厚は、約2μmから1.5μm程度となる。
図3Gに、第1および第2のn型半導体層53c,53dを所望パターンでエッチングし、n型半導体層53の薄膜部53aおよび厚膜部53を形成する様子を示す。
第1のn型半導体層53c上に、レジスト膜70をスパッタ法により積層する。積層したレジスト膜70を、フォトリソグラフィエッチング法により、所望パターンにウエットエッチングする。
次に、反応性イオンエッチング法により、レジスト膜70に覆われていない領域を3μm程度エッチングする。このとき、レジスト膜70に覆われていない領域において、第1のn型半導体層53cは除去され、第2のn型半導体層53dが露出する。レジスト膜70に覆われていない領域における第2のn型半導体層53dの膜厚は、約4.5μmから3.0μm程度(第2のn型半導体層53dの膜厚4.5μm−[エッチング深さ3μm−第1のn型半導体層53cの膜厚1.5μm])となる。膜厚が3.0μm程度となる領域は、n型半導体層53の薄膜部53aを構成する。また、レジスト膜70に覆われている領域における第1および第2のn型半導体層53c,53dの総合的な膜厚は、約6μm程度(第1のn型半導体層53cの膜厚1.5μm+第2のn型半導体層53dの膜厚4.5μm)である。膜厚が6.0μm程度となる領域は、n型半導体層53の厚膜部53bを構成する。
このような工程により、薄膜部53aおよび厚膜部53bを含むn型半導体層53が形成される。なお、レジスト膜70は、このようなエッチング処理が完了した後、除去される。
図3Hに、第1および第2のn型半導体層53c,53d表面に微細凸凹構造を形成する様子を示す。ウエットエッチング法により、第1および第2のn型半導体層53c,53d表面に、微細凸凹構造(所謂マイクロコーン)を形成する。実施例では、第1および第2のn型半導体層53c,53dを、70℃のKOH(水酸化カリウム)に10分間浸漬し、高さ約1μmの微細凸凹構造を形成した。なお、このような微細凸凹構造は、Ar(アルゴン)プラズマや塩素系プラズマを用いたドライエッチングでも形成することができる。
図3Iに、第1および第2のn型半導体層53c,53d表面に、n側電極層60を形成する様子を示す。リフトオフ法により、段差を有する第1および第2のn型半導体層53c,53d表面に所望パターンのn側電極層60を形成する。実施例では、n側電極層60を、Ti(チタン、1nm)/Al(アルミニウム、200nm)/Ti(チタン、100nm)/Pt(白金、200nm)/Au(金、2500nm)の積層構造とした。最後に、レーザースクライブ又は、ダイシングにより支持基板10を分割する。
以上により実施例による窒化物系半導体発光素子2が完成する。
図4Aおよび図4Bは、実施例による半導体発光素子の変形例を示す平面図である。実施例による半導体発光素子2において、電流(電子)はn側電極層60の第1の導電部61の両端に配置された給電パッドから供給される。n側電極層60の各導電部が細く長い形状で形成される場合、各導電部の配線抵抗が大きくなり、給電パッドから離れるにしたがって、供給される電流が減少してしまう可能性がある。このとき、給電パッドに近い第1の導電部61近傍では輝度が高くなり、給電パッドから離れた第4の導電部64近傍では輝度が低くなる、つまり、n型半導体層53表面における発光分布が不均一になる可能性がある。
このような場合には、図4Aに示すように、図中縦方向に延びる厚膜部53bの幅Wsxを、第1の導電部61から離れるにしたがって太くすることが好ましいであろう。これにより、給電パッドから離れた第4の導電部64近傍においても、電流が供給されやすくなり、発光分布が均一化されると考えられる。また、図4Bに示すように、図中縦方向に延びる厚膜部53bのピッチPsxを、第1の導電部61から離れるにしたがって狭くしてもよいであろう。つまり、第1〜第4の導電部61〜64が囲う平面領域において、第1の導電部61から遠い領域を占有する厚膜部53bの割合を、第1の導電部61に近い領域を占有する厚膜部53bの割合よりも大きくすることが好ましいであろう。
以上、本発明を実施するための形態について説明したが、本発明はこれらに制限されるものではない。たとえば、p型半導体層とn型半導体層との配置関係を反転させ、活性層で発光する光をp型半導体層から取り出すような構造としてもかまわないであろう。
図5A〜5Dは、実施例による半導体発光素子のほかの例を示す平面図である。n側電極層の平面形状は、梯子状に限らず、図5Aに示すような櫛歯状、図5Bに示すようなループ状、図5Cに示すような格子状(采の目状)などにしてもかまわない。また、図5Dに示すように、第2および第3の導電部62,63が、第1の導電部61が配置された端側から、その端側と対向する端側に向かって交差するように延在する形状としてもよいであろう。n側電極層60の平面形状がこのような複雑な形状である場合、n型半導体積層53の厚膜部53bは、第1〜第3の導電部61〜63のうち少なくとも2つの導電部の間を渡すように形成されることが好ましいであろう。
その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
1 半導体発光素子(従来例)、
2 半導体発光素子(実施例)、
10 支持基板、
11 成長基板、
20 接合層、
21 接合部材、
22 接合部材、
31 キャップ層、
32 光反射層、
33 p側電極層、
50 半導体積層、
51 p型半導体層、
52 活性層、
53 n型半導体層、
53a 薄膜部、
53b 厚膜部、
55 バッファ層、
56 下地層
60 n側電極層、
61〜65 導電部、
70 レジスト膜。
2 半導体発光素子(実施例)、
10 支持基板、
11 成長基板、
20 接合層、
21 接合部材、
22 接合部材、
31 キャップ層、
32 光反射層、
33 p側電極層、
50 半導体積層、
51 p型半導体層、
52 活性層、
53 n型半導体層、
53a 薄膜部、
53b 厚膜部、
55 バッファ層、
56 下地層
60 n側電極層、
61〜65 導電部、
70 レジスト膜。
Claims (6)
- 基板上に配置される第1の電極層と、
前記第1の電極層上に配置され、第1導電型を有する第1の半導体層と、
前記第1の半導体層上に配置される活性層と、
前記活性層上に配置され、前記第1導電型とは異なる第2導電型で、第1の不純物濃度を有する薄膜部、および、該第1の不純物濃度よりも高い第2の不純物濃度を有する厚膜部、を含む第2の半導体層と、
前記第2の半導体層上に配置される第2の電極層と、
を含む断面構造を有し、
平面視において、
前記第2の電極層は、前記第2の半導体層表面の端側に配置され、一方向に延在する第1の導電部、および、該第1の導電部の両端各々と接続し、該第2の半導体層表面の該第1の導電部が配置された端側と対向する端側に向かって延在する第2および第3の導電部、を含み、
前記第2の半導体層の厚膜部は、前記第2の電極層の第1〜第3の導電部のうち少なくとも2つの導電部の間を渡すように配置される半導体発光素子。 - 前記第2の電極層は、さらに、前記第1の導電部と接続する複数のサブ導電部を含み、櫛歯状の全体的平面形状を有する請求項1記載の半導体発光素子。
- 前記第2の電極層は、さらに、前記第1の導電部と対向し、前記第2および第3の導電部ならびに前記複数のサブ導電部と接続する第4の導電部を含み、梯子状の全体的平面形状を有する請求項2記載の半導体発光素子。
- 前記第2の半導体層の厚膜部は、前記第1〜第3の導電部および複数のサブ導電部各々の間を渡すように配置され、格子状の全体的平面形状を有する請求項2または3記載の半導体発光素子。
- 前記第2の電極層の第2および第3の導電部は、それぞれ対向するように配置され、
前記第2の電極層の第1〜第3の導電部が囲う平面領域において、前記第1の導電部に近い領域を第1の領域とし、前記第1の導電部から遠い領域を第2の領域としたとき、
前記第2の領域を占有する前記厚膜部の割合は、前記第1の領域を占有する前記厚膜部の割合よりも大きい請求項1〜4いずれか1項記載の半導体発光素子。 - (a)成長基板上に、第1伝導型で、第1の不純物濃度を有する第1の半導体層を成長する工程と、
(b)前記第1の半導体層上に、前記第1導電型で、前記第1の不純物濃度よりも低い第2の不純物濃度を有する第2の半導体層を成長する工程と、
(c)前記第2の半導体層上に、活性層を成長する工程と、
(d)前記活性層上に、前記第1導電型とは異なる第2導電型を有する第3の半導体層を成長する工程と、
(e)前記第3の半導体層上に、第1の電極層を形成する工程と、
(f)支持基板上に前記第1の電極層を固定し、前記成長基板を前記第1の半導体層から分離して、該第1の半導体層を露出させる工程と、
(g)露出した前記第1の半導体層を所望パターンでエッチングし、エッチングした領域に前記第2の半導体層を露出させる工程と、
(h)エッチングが施され、薄膜部および厚膜部を有する前記第1および第2の半導体層表面に、第2の電極層を形成する工程と、
を含み、
前記工程(h)において、前記第2の電極層は、前記第1および第2の半導体層表面の端側に形成され、一方向に延在する第1の導電部、および、該第1の導電部の両端各々と接続し、該第1および第2の半導体層表面の該第1の導電部が形成された端側と対向する端側に向かって延在する第2および第3の導電部、を含むように形成され、
前記工程(g)において、前記第1および第2の半導体層の厚膜部は、前記第2の電極層の第1〜第3の導電部のうち少なくとも2つの導電部の間を渡すように形成される半導体発光素子の製造方法。
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- 2012-02-27 JP JP2012039873A patent/JP2013175635A/ja active Pending
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