JP2013165399A - Solid-state imaging device - Google Patents
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Abstract
Description
本発明の実施形態は、固体撮像装置に関する。 Embodiments described herein relate generally to a solid-state imaging device.
イメージセンサ、メモリ又はシステムＬＳＩ（例えば、混載メモリ）などの半導体集積回路は、製造コストの低減が要求されている。 Semiconductor integrated circuits such as image sensors, memories, or system LSIs (for example, embedded memories) are required to reduce manufacturing costs.
そのため、回路の設計期間及びマスクの製造期間、設計された回路及び製造されたマスクの修正期間を短縮することが、求められている。 Therefore, it is required to shorten the circuit design period and mask manufacturing period, and the designed circuit and manufactured mask correction period.
半導体集積回路の製造コストを低減する技術を提案する。 A technique for reducing the manufacturing cost of a semiconductor integrated circuit is proposed.
本実施形態の固体撮像装置は、入射光を電気信号に変換する画素アレイを含むフォトセンサ回路と、第１の動作モードにおいて、前記フォトセンサ回路からの画像信号に対する補正処理及び前記補正処理の制御を実行する複数のブロックを含む信号処理回路と、第１の回路ユニットを含み、前記信号処理回路のテストのための第２の動作モードにおいて、テスト信号を生成するテスト回路と、を具備し、前記第１の動作モードにおいて、前記第１の回路ユニットは、前記信号処理回路の構成素子として用いられ、前記第２の動作モードにおいて、前記第１の回路ユニットは、前記テスト回路の構成素子として用いられる。 The solid-state imaging device according to the present embodiment includes a photosensor circuit including a pixel array that converts incident light into an electrical signal, and correction processing for the image signal from the photosensor circuit and control of the correction processing in the first operation mode. A signal processing circuit including a plurality of blocks for executing the above and a test circuit including a first circuit unit and generating a test signal in a second operation mode for testing the signal processing circuit, In the first operation mode, the first circuit unit is used as a component of the signal processing circuit, and in the second operation mode, the first circuit unit is used as a component of the test circuit. Used.
［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
[Embodiment]
Hereinafter, this embodiment will be described in detail with reference to the drawings. In the following description, elements having the same function and configuration are denoted by the same reference numerals, and redundant description will be given as necessary.
（１） 基本例
図１を用いて、本実施形態の半導体集積回路の基本例について、説明する。
図１は、本実施形態の半導体集積回路の基本例のチップを示す模式図である。
(1) Basic example
A basic example of the semiconductor integrated circuit of the present embodiment will be described with reference to FIG.
FIG. 1 is a schematic view showing a chip of a basic example of a semiconductor integrated circuit according to the present embodiment.
図１に示されるように、半導体チップ内に、半導体集積回路（ＬＳＩ）１０１が形成されている。
ＬＳＩ１０１は、アナログ回路領域及びロジック回路領域を含む複数のブロック５０を含んでいる。ブロック５０は、各ブロック５０に設定された機能に基づいて、信号の入出力や信号に対する計算処理を実行する。ブロック５０は、設定された機能／動作を実行するために、複数の回路ユニット（図示せず）を用いて形成されている。回路ユニットは、ロジック回路（ロジックセル）、アナログ回路（アナログセル）、及び、レジスタやフリップフロップセルのような記憶セルである。
As shown in FIG. 1, a semiconductor integrated circuit (LSI) 101 is formed in a semiconductor chip.
The LSI 101 includes a plurality of
例えば、ＬＳＩ１０１内の複数のブロック５０が計算結果及び信号を相互に利用することによって、ＬＳＩ１０１全体として所定の信号処理が実行され、ＬＳＩ１０１が、所定の機能及び動作を実行したり、計算処理によって生成された信号を出力したりする。
For example, when a plurality of
ＬＳＩ１０１は、例えば、ＤＲＡＭ、ＳＲＡＭ又はフラッシュメモリなどの、揮発性又は不揮発性のメモリ５９を含んでいる。ブロック５０が、データを記憶するメモリ領域としての機能を有していてもよい。
The LSI 101 includes a volatile or
図１に示されるように、本実施形態の基本例のＬＳＩ１０１は、ブロック５０に加えて、テスト回路３を含む。テスト回路３は、チップの出荷前において、ＬＳＩ１０１のブロック５０が所定の機能を有し、ブロック５０が所定の計算処理を実行できるか否か検証するためのテスト工程に用いられる。テスト回路３は、テスト工程に用いられる所定のテスト信号を生成する。チップの出荷後のユーザー使用時などのように、テスト回路３を用いたテスト工程以外のＬＳＩ１０１の動作モードにおいて、テスト回路３は、テスト信号の生成及び出力やテストのためのブロック５０の制御など、テスト回路３としての機能を実行しない。テスト回路３は、チップの出荷後に、実質的に駆動されない。
As shown in FIG. 1, the
例えば、ＬＳＩ１０１内に、チップの製造後に回路の再設計が可能なゲートアレイが、設けられている。 For example, a gate array that can redesign a circuit after manufacturing a chip is provided in the LSI 101.
本実施形態において、ＬＳＩ１０１内のブロック５０及びテスト回路３の少なくとも一方は、ブロック５０とテスト回路３との間で互いに共用される回路ユニット４０Ｂ，４０Ｔを含んでいる。ブロック５０とテスト回路３とにおける共用可能な回路ユニットの選択／接続は、ＥＣＯ（Engineering change Order：設計後の回路変更／機能変更）によって、実行される。共用される回路ユニット４０Ｂ，４０Ｔは、例えば、設計後に接続関係を変更することが可能な（再設計が可能な）ゲートアレイセルを用いて、形成されている。
In the present embodiment, at least one of the
以下では、ＥＣＯによってブロック５０とテスト回路３とで共用される回路ユニット４０のことを、共通ユニット又はＥＣＯユニットとよぶ。
Hereinafter, the
例えば、テスト工程において、ＬＳＩ１０１は、テストのための動作モード（以下では、テストモードとよぶ）で駆動する。テストモードにおいて、テストの対象とならないブロック５０（ここでは、ブロックＣ）内の回路ユニット４０Ｂが、テスト回路３の回路ユニット（構成要素）として用いられ、そのユニット４０Ｂは、共通ユニット（ＥＣＯユニット）として、テスト工程中に、テスト回路３の一部として駆動される。テストモードにおいて、テスト回路３は、ブロック５０内の共通ユニット４０Ｂを用いて、ブロック５０のテストに用いられるテスト信号を生成する。テスト回路３内の回路ユニット４０Ｔは、テストモードのための所定の動作又は機能、例えば、信号の入出力及び信号の一時的な保持、を実行する。
For example, in the test process, the LSI 101 is driven in an operation mode for testing (hereinafter referred to as a test mode). In the test mode, the
例えば、ユーザーによる使用時のようなＬＳＩ１０１のチップの出荷後において、ＬＳＩ１０１は、所定の動作を実行する。所定の動作を実行するモード（ノーマルモードとよぶ）において、テスト回路３内の回路ユニット４０Ｔが、ブロック（ここでは、ブロックＢ）５０の回路ユニットとして用いられる。テスト回路３内の回路ユニット４０Ｔは、ブロック５０の一部として駆動される。その回路ユニット４０Ｔは、共通ユニット（ＥＣＯユニット）として、ノーマルモードにおいて、ブロック５０の一部として駆動し、信号を入出力したり、信号を一時的に保持したりする。ブロック５０は、テスト回路３内の共通ユニット４０Ｔを用いて、所定の信号処理、計算処理又は機能を実行する。
For example, the LSI 101 performs a predetermined operation after shipment of the chip of the
このように、ＬＳＩ１０１内において、通常の動作モードで駆動されるブロック５０とテストモードで駆動されるテスト回路３とで、回路ユニット４０Ｂ，４０Ｔが共用されることによって、一方のモードの動作に寄与しない回路ユニットが、一方のモードで駆動される回路の構成要素として、再利用される。
Thus, in the
これによって、ＬＳＩ１０１内における回路ユニットの個数及び素子数の削減や、ＬＳＩ１０１を製造するための回路やマスクの形成／修正期間の短縮を、図ることができる。
As a result, the number of circuit units and the number of elements in the
したがって、本実施形態によれば、半導体デバイスの製造コストを低減できる。 Therefore, according to this embodiment, the manufacturing cost of the semiconductor device can be reduced.
（２） 構成例
以下では、固体撮像装置を例示して、実施形態に係る半導体集積回路について、説明する。
図２乃至図４を参照して、実施形態に係る半導体積回路としての固体撮像装置について説明する。
(2) Configuration example
Hereinafter, the solid-state imaging device will be exemplified to describe the semiconductor integrated circuit according to the embodiment.
A solid-state imaging device as a semiconductor product circuit according to the embodiment will be described with reference to FIGS.
図２は、固体撮像装置（以下、イメージセンサとよぶ）のチップのレイアウト例を示す模式図である。
図２に示されるように、本実施形態のイメージセンサ１００において、画素アレイ２及びそれを制御するための回路が、１つの半導体基板（チップ）９内に設けられている。
FIG. 2 is a schematic diagram illustrating a chip layout example of a solid-state imaging device (hereinafter referred to as an image sensor).
As shown in FIG. 2, in the
画素アレイ２は、複数の単位セル２０を含む。各単位セル２０は、外部からの入射光を電気信号へ変換するための光電変換部（以下では、画素ともよぶ）を含む。１つの単位セル２０は、少なくとも１つの画素を含む。例えば、本実施形態におけるイメージセンサは、単板式の画素アレイ２を含む。画素アレイ２によって、ＣＭＯＳセンサ又はＣＣＤセンサ（フォトセンサ回路）が形成される。
The
互いに隣接する単位セル２０及びそれに含まれる画素は、素子分離領域（素子分離部）９０によって、分離されている。各単位セル２０及び画素の形成領域は、素子分離領域９０に取り囲まれている。
The
アナログ回路領域及びロジック回路領域７は、素子分離領域９１を挟んで、画素アレイ２に隣接している。アナログ回路領域及びロジック回路領域７は、各回路の所定の動作を実行するための複数のアナログ回路及びブロック回路（又はブロック）７０を含む。アナログ回路領域及びロジック回路領域７は、回路（ブロック）７０を形成するために、電界効果トランジスタ、抵抗素子、及び容量素子などの素子を含む。以下では、アナログ回路領域及びロジック回路領域７のことを、周辺回路領域７ともよぶ。また、イメージセンサ１００のチップの周辺回路領域７内に設けられたアナログ回路及びロジック回路７０のことを、周辺回路７０ともよぶ。
The analog circuit region and the
周辺回路７０は、アナログ回路及びロジック回路に加えて、ＦＰＧＡ（Field Programmable gate array）のような回路の設計後（マスクの形成後）に接続関係の変更が可能なゲートアレイを、含んでもよい。例えば、イメージセンサのチップ内に、ゲートアレイのための領域（以下では、ゲートアレイ領域とよぶ）７Ｘが設けられている。ゲートアレイ領域７Ｘ内のトランジスタを用いることによって、チップの製造後に回路及び回路間の接続関係を再設計できる。
In addition to the analog circuit and the logic circuit, the
図３は、本実施形態のイメージセンサ１００が含む構成を示すブロック図である。
FIG. 3 is a block diagram illustrating a configuration included in the
図３に示されるように、イメージセンサ１００の主な回路構成は、光信号を検知する画素アレイ２を含むフォトセンサ回路１とフォトセンサ回路１からの信号を処理する信号処理回路５とを含んでいる。
As shown in FIG. 3, the main circuit configuration of the
図４は、フォトセンサ回路１における画素アレイ２及び画素アレイ２近傍の回路１１，１２の構成例を示す等価回路図である。
FIG. 4 is an equivalent circuit diagram illustrating a configuration example of the
図４に示されるように、複数の単位セル２０は、画素アレイ２内に、マトリクス状に配置されている。各単位セル２０は、読み出し信号線ＴＲＦと垂直信号線ＶＳＬとの交差位置に、設けられている。
As shown in FIG. 4, the plurality of
単位セル２０は、例えば、光電変換部としてのフォトダイオード１３１、制御素子としての複数のトランジスタ１３２，１３３，１３４，１３５、及び、信号検出部としてのフローティングディフュージョン１３９を含む。
以下では、単位セル２０に含まれる４つの電界効果トランジスタのことを、トランスファゲート（リードトランジスタ）１３２、アンプトランジスタ１３３、アドレストランジスタ１３４及びリセットトランジスタ１３５とそれぞれよぶ。
The
Hereinafter, the four field effect transistors included in the
フォトセンサ回路１は、画素アレイ２の動作を制御する垂直シフトレジスタ回路１１を含む。
The photosensor circuit 1 includes a vertical
垂直シフトレジスタ回路１１は、読み出し信号線ＴＲＦ、アドレス信号線ＡＤＲ及びリセット信号線ＲＳＴに接続されている。垂直シフトレジスタ回路１１は、読み出し信号線ＴＲＦ、アドレス信号線ＡＤＲ及びリセット信号線ＲＳＴの電位を制御することによって、画素アレイ２内の複数の単位セル２０をロウ単位で制御及び選択する。垂直シフトレジスタ回路１１は、各トランジスタ１３２，１３４，１３５のオン及びオフを制御するための制御信号（電圧パルス）を、各信号線ＴＲＦ，ＡＤＲ，ＲＳＴに出力する。各信号線ＴＲＦ，ＡＤＲ，ＲＳＴに対する制御信号は、垂直シフトレジスタ回路１１に入力された制御信号（選択信号）Ｃｓｉｇに基づいて、垂直シフトレジスタ回路１１内においてシフトレジスタを形成するフリップフロップ１１０に入力され、シフトレジスタ内の後段のフリップフロップ１１０に、所定のタイミングで順次転送される。
The vertical
フォトセンサ回路１は、画素アレイ２からのアナログ信号をデジタル信号に変換するＡＤ変換回路１２を含む。
The photosensor circuit 1 includes an
ＡＤ変換回路１２は、垂直信号線ＶＳＬに接続されている。ＡＤ変換回路１２は、垂直信号線ＶＳＬに出力された画素からの信号をデジタル値に変換する。
The
ＡＤ変換回路１２は、複数の演算ユニット１１９を含む。演算ユニット１１９は、ＡＤ変換処理や相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理を実行する。ＣＤＳ処理によって、各単位セル（画素）が含むノイズが除去される。
The
１つの演算ユニット１１９が、１本の垂直信号線ＶＳＬに対応するように、演算ユニット１１９は垂直信号線ＶＳＬに接続されている。
The
ＡＤ変換回路１２は、例えば、フリップフロップ１１０を含む。ＡＤ変換回路１２において、フリップフロップ１１０は、例えば、演算ユニット１１９と後段の信号処理回路５との信号経路に設けられている。フリップフロップ１１０は、演算ユニット１１９からの信号を一時的に保持する。ＡＤ変換回路１２が出力する信号が、画素データ（例えば、ＲＡＷデータともよばれる）Ｄｓｉｇとして、後段の回路へ所定のタイミングで出力される。
The
イメージセンサ１００において、フォトセンサ回路１からの信号Ｄｓｉｇが入力される信号処理回路５は、例えば、画像信号プロセッサ（ＩＳＰ：Image Signal Processor）である。
In the
ＩＳＰ５は、フォトセンサ回路１からのＡＤ変換後のデジタル画像信号Ｄｓｉｇに対する信号処理及びデータ処理を実行し、フォトセンサ回路１が取得した被写体に対応する画像（イメージ）を、形成する。
The
ＩＳＰ５は、複数のブロック５０を含む。各ブロック５０は、フォトセンサ回路１からのデジタル画像信号Ｄｓｉｇに対応した被写体の画像を形成するために、デジタル画像信号Ｄｓｉｇに対して画像処理を施す。
The
ＩＳＰ５は、複数のブロック５０のうち、形成される画像の画質を改善するための補正処理を実行するブロック（以下では、補正処理ブロックとよぶ）を含む。補正処理ブロックは、例えば、フォトセンサ回路１から出力されたデジタル画像信号Ｄｓｉｇ又はそのデジタル画像信号Ｄｓｉｇに基づいて形成される画像データに対して、色補正処理、黒キズ補正処理又は白キズ補正処理のような各種の補正処理を施す。
The
ＩＳＰ５は、複数のブロック５０のうち、フォトセンサ回路１の動作や補正処理ブロックの動作など、イメージセンサ１全体の動作を制御するブロック（以下では、制御ブロックとよぶ）を有している。
The
各ブロック５０は、要求される動作／機能に応じて、ロジック回路領域又はアナログ回路領域を含む。各ブロック５０は、記憶領域としてのレジスタ又はフリップフロップ（図示せず）を含む。また、フリップフロップは、信号の伝送経路（信号パス）やロジック回路内に設けられる。各ブロック５０は、ＦＰＧＡなどのゲートアレイを用いて形成された回路領域を含む場合もある。
Each
また、ＩＳＰ５は、フォトセンサ回路１からの所定のフレームに対応するデジタル画像信号Ｄｓｉｇを保持するラインメモリや、ＩＳＰ５内の画像処理によって生成されたデータを保持するメモリが設けられたメモリ領域５９を、含んでいる。
The
本実施形態のイメージセンサ１００は、テスト回路３を含む。テスト回路３は、イメージセンサ１００がユーザーに使用される前（出荷前）のテスト工程において、イメージセンサ１００が正常に駆動するか否か検証するために用いられる。
The
イメージセンサ１００のテスト工程時（テストモード時）において、テスト回路３は、例えば、ＩＳＰ５が、色補正処理やキズ補正処理のような、デジタル画像信号Ｄｓｉｇ及び画像データに対する所定の画像処理を実行できるかどうか検証するために、所定のテスト信号Ｔｓｉｇを生成し、そのテスト信号Ｔｓｉｇを、ＩＳＰ５に出力する。テスト回路３は、例えば、ＩＳＰ５と同じ動作クロックで、駆動する。
In the test process of the image sensor 100 (in the test mode), the
例えば、テスト回路３は、テスト工程の実行を示すテストモード信号ＴＭに基づいて、テスト画像（カラーバー）を生成し、そのテスト画像をテスト信号Ｔｓｉｇとして出力する。以下では、イメージセンサ１００内のテスト画像Ｔｓｉｇを生成するテスト回路３のことを、テスト画像生成回路３ともよぶ。また、以下では、イメージセンサのテストモード（テスト工程）に用いられるテスト信号Ｔｓｉｇのことを、テスト画像Ｔｓｉｇともよぶ。テスト信号としてＩＳＰ５に出力されるテスト画像Ｔｓｉｇは、例えば、デジタル信号である。
For example, the
テストモードにおいて、ＩＳＰ５は、入力されたテスト画像Ｔｓｉｇに対して、所定の計算処理又は補正処理を実行する。テスト画像Ｔｓｉｇに対するＩＳＰ５の処理結果が、テスト結果として、ＩＳＰ５の外部へ出力され、ＩＳＰ５及びその内部の各ブロック５０が所定の処理を正常に実行しているか否か判定される。
In the test mode, the
テスト画像生成回路３は、イメージセンサ１００の出荷後（例えば、ユーザーの使用環境）において用いられない（駆動されない）回路であり、ノーマルモードにおいて駆動されない。
The test
フォトセンサ回路１及びテスト画像生成回路３は、セレクタ（選択回路）６９を介して、ＩＳＰ５に接続される。被写体の画像の撮影時や撮影した画像の出力時のように、イメージセンサ１００がユーザーによって使用されている時（ノーマルモード時）において、セレクタ６９は、外部からの制御信号（例えば、テストモード信号ＴＭ）に基づいて、フォトセンサ回路１からの信号Ｄｓｉｇを選択し、フォトセンサ回路１からの信号Ｄｓｉｇを、ＩＳＰ５に出力する。また、イメージセンサ１００のテストモード時において、セレクタ６９は、制御信号に基づいて、テスト画像生成回路３からのテスト信号Ｔｓｉｇを選択し、テスト画像選択回路３からの信号Ｔｓｉｇを、ＩＳＰ５に出力する。
The photosensor circuit 1 and the test
ＩＳＰ５は、セレクタ６９によって選択されたフォトセンサ回路１からの信号Ｄｓｉｇ又はテスト画像生成回路３からの信号Ｔｓｉｇを内部処理し、その内部処理の結果を、インターフェイス６０を介して、チップ（モジュール）の外部へ出力する。
The
インターフェイス６０を介して出力された信号によって、被写体の画像データが取得されたり、イメージセンサ１００に対するテスト結果が取得されたりする。
Image data of the subject is acquired or a test result for the
尚、テスト回路３とＩＳＰ５とが同じチップであれば、フォトセンサ回路１は、テスト回路３及びＩＳＰ５と同じチップに設けられてもよいし、テスト回路３及びＩＳＰ５と異なるチップに設けられてもよい。フォトセンサ回路１がテスト回路３及びＩＳＰ５と異なるチップに設けられた場合、フォトセンサ回路１のチップが、ＩＳＰ５及びテスト回路３を含むチップと同じ実装基板上に設けられる。ＩＳＰ５の全体が、フォトセンサ回路１が形成されたチップ（基板）とは別途のチップに形成される場合もあるし、ＩＳＰ５の一部が、フォトセンサ回路１を含むチップ内の回路（周辺回路７０）を用いて形成される場合もある。
If the
図３に示されるように、本実施形態のイメージセンサ１００は、ＩＳＰ５及びテスト画像生成回路３の内部に、ＩＳＰ５とテスト画像生成回路３とで共用可能な回路ユニット（共通ユニット、ＥＣＯユニット）４０Ｔ，４０Ｂを有している。
As shown in FIG. 3, the
ノーマルモード中において、テスト画像生成回路３は、駆動されない。それゆえ、テスト画像生成回路３内の回路ユニット４０Ｔが、ブロック５０の回路ユニットとして共通に用いられ、共通化された回路ユニット４０Ｔは画像処理のための所定の動作／機能を実行する。テスト画像生成回路３内の回路ユニット４０は、テストモードにおいて、テスト画像生成回路３の構成要素として、テスト工程のための所定の動作／機能を実行する。
During the normal mode, the test
テストモード中において、ＩＳＰ５のブロック５０内の回路ユニット４０Ｂが、例えば、テスト画像生成回路３の回路ユニットとして共通に用いられ、その回路ブロック４０Ｂは、テスト工程のための所定の動作／機能を実行する。回路ブロック４０Ｂは、テスト工程中において、ブロック５０の構成要素として割り付けられた機能が無く、駆動されない回路である。ブロック５０内の回路ユニット４０Ｂは、ノーマルモードにおいて、ブロック５０の構成要素として、画像処理のための所定の動作／機能を実行する。
During the test mode, the
例えば、ＩＳＰ５とテスト画像生成回路３とで共用可能な回路ユニット４０Ｂ，４０Ｔは、ゲートアレイを用いて形成され、ＥＣＯによって再利用（設計変更／機能変更）される。この場合、共通ユニット（ＥＣＯユニット）４０Ｂ，４０Ｔは、回路の設計後又はマスクの製造後に、ＩＳＰ５とテスト画像生成回路３とで共用されるように、形成できる。
For example, the
尚、図３において、ＩＳＰ５のブロック５０とテスト画像生成回路３との両方に、共通ユニット４０Ｂ，４０Ｔが設けられている例が示されているが、ブロック５０及びテスト画像生成回路３のいずれか一方にのみ、共通ユニット４０Ｂ，４０Ｔが設けられてもよい。
3 shows an example in which
イメージセンサのような半導体集積回路を形成するためのマスクの製造中又は製造後に、イメージセンサ内の回路に不良（バグ）が発見された場合、マスクの修正は、レイアウトＥＣＯによって実行される。マスクの修正コストの削減や修正期間の短縮のために、設計された回路及びそれに対応するマスクの修正は、イメージセンサのチップ上の層間絶縁膜内の配線やプラグの接続関係の変更に留めることが、一般的である。 If a defect (bug) is found in a circuit in the image sensor during or after manufacturing of a mask for forming a semiconductor integrated circuit such as an image sensor, the correction of the mask is performed by the layout ECO. In order to reduce the cost of mask modification and shorten the modification period, the modification of the designed circuit and the corresponding mask should be made only by changing the wiring and plug connection relationship in the interlayer insulation film on the image sensor chip. However, it is common.
しかし、ブロック５０及びブロック５０内の回路のタイミング不良の修正及びフォルトカバレッジの改善に関しては、レジスタ及びフリップフロップなどのブロック５０及び回路ユニット（セル）内の記憶素子の個数が、調整される。
However, regarding the correction of the timing failure of the
フリップフロップの追加や削減が、配線及びプラグの接続関係の修正で回路設計の変更が可能なＦＰＧＡなどのゲートアレイセルを用いて実行される場合、修正後のブロック／回路及び追加／削減されたフリップフロップ自体の動作クロックなど、ゲートアレイセルに対するタイミング設計がなされていないため、クロックスキューの発生などにより、回路及びブロックが動作しない可能性がある。つまり、動作タイミングの再検証無しに配線及びビアの接続関係の変更のみで、ブロック５０及び回路ユニットを修正することができない場合がある。その結果として、マスク全体の修正が必要となり、ＬＳＩ及びイメージセンサの修正期間の長期化や製造コストの向上が引き起こされる可能性がある。
When the addition or reduction of flip-flops is performed using a gate array cell such as an FPGA that can change the circuit design by correcting the connection relation of wirings and plugs, the corrected blocks / circuits and additions / reductions were made Since the timing design for the gate array cell, such as the operation clock of the flip-flop itself, is not made, there is a possibility that the circuit and the block may not operate due to the occurrence of clock skew. In other words, the
本実施形態において、半導体チップの出荷後に駆動されないテスト回路３内のロジックセル又は記憶セル（レジスタセル／フリップフロップセル）が、ＬＳＩ（例えば、ＩＳＰ）５内のブロック５０として用いられたり、半導体チップのテスト工程でテストの対象とならないＬＳＩ内のロジックセル又は記憶セルが、テスト回路３の回路セルとして用いられたりする。これらのセルは、回路の設計時に、動作タイミングが検証された回路（セル）である。
In the present embodiment, a logic cell or a memory cell (register cell / flip-flop cell) in the
このように、ある動作モードで動作の対象とならない回路内の一部の回路ユニットを、ある動作モードで駆動している回路の回路ユニットとして用いることによって、回路又はマスクの製造／修正期間の長期化を抑制できる。 In this way, by using a part of circuit units in a circuit that is not an object of operation in a certain operation mode as a circuit unit of a circuit driven in a certain operation mode, the circuit / mask manufacturing / correction period can be extended. Can be suppressed.
したがって、本実施形態によれば、半導体集積回路の製造コストを低減できる。 Therefore, according to this embodiment, the manufacturing cost of the semiconductor integrated circuit can be reduced.
（３） 具体例
図５乃至図７を参照して、本実施形態の半導体集積回路（例えば、イメージセンサ）の具体例について、説明する。尚、図１乃至図４で述べた構成と実質的に同じ構成に関する説明は、必要に応じて行う。
(3) Specific examples
A specific example of the semiconductor integrated circuit (for example, an image sensor) of this embodiment will be described with reference to FIGS. In addition, the description regarding the structure substantially the same as the structure described in FIG. 1 thru | or FIG. 4 is performed as needed.
＜３−１＞ 具体例１
図５を用いて、実施形態の半導体集積回路としてのイメージセンサ１００の具体例１について、説明する。
<3-1> Specific example 1
A specific example 1 of the
図５に示されるように、ＩＳＰ５は、複数のブロック５０Ａ，５０Ｂ，５０Ｃ，５０Ｄを含んでいる。
As shown in FIG. 5, the
各ブロック５０Ａ，５０Ｂ，５０Ｃ，５０Ｄは、所定の信号処理及び他のブロックの制御を実行するために、１つ又は複数のロジック回路又はアナログ回路５０１Ａ，５０１Ｄを含んでいる。例えば、ロジック回路及びアナログ回路は、さらに、小規模な回路（セル又はユニット）を含んでいる。
Each
各ブロック５０Ａ，５０Ｂ，５０Ｃ，５０Ｄは、フリップフロップ（フリップフロップセル）５０９を含んでいる。フリップフロップ５０９は、ブロックの外部からの信号、ロジック回路５０１Ａ，５０１Ｄの計算結果、又は、ブロック／ロジック回路に対する制御信号が一時的に格納される記憶素子として用いられる。複数のフリップフロップによって、レジスタが形成される。また、フリップフロップ５０９は、信号の出力（伝送）タイミングを調整するために、信号パス（伝送パス）内に設けられる。
Each of the
また、ブロック５０Ａ，５０Ｂ，５０Ｃは、例えば、フォトセンサ回路からのデジタル画像信号Ｄｓｉｇ及びその信号Ｄｓｉｇに基づいて形成される画像に対して、色補正（例えば、ホワイトバランス調整）やキズ補正（例えば、黒キズ補正又は白キズ補正）等の補正処理を実行するブロック（補正処理ブロック）である。
The
フォトセンサ回路１からのデジタル画像信号Ｄｓｉｇは、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃに逐次的に転送される。例えば、デジタル画像信号Ｄｓｉｇは、制御ブロック５０Ｄには転送されない。補正処理ブロック５０Ａ，５０Ｂ，５０Ｃが、イメージセンサ１００内の一連の画像処理の経路となり、デジタル画像信号Ｄｓｉｇ及びその信号に基づいて形成される画像の信号パスとなる。
The digital image signal Dsig from the photosensor circuit 1 is sequentially transferred to the
ブロック５０Ａ，５０Ｂ，５０Ｄによって信号処理されたＩＳＰ５の出力信号Ｄｏｕｔは、信号ピン２０９を介して、インターフェイス又は外部へ出力される。
The output signal Dout of the
例えば、ＩＳＰ５には、クロックＣＬＫが入力され、そのクロックＣＬＫに基づいて動作する。
For example, the clock CLK is input to the
テスト画像生成回路（テスト回路）３は、テストモード信号ＴＭに基づいたテスト工程時に、コマンドピン２０２から入力されるコマンド信号ＣＭＤに対応したテスト画像（テスト信号）Ｔｓｉｇを生成する。テスト画像生成回路３は、デジタル信号のテスト画像（例えば、カラーバー）Ｔｓｉｇを生成するためのアナログ／ロジック回路（又はブロック）３０を含んでいる。また、テスト画像生成回路３は、制御信号やテスト画像Ｔｓｉｇの一時的な記憶又はクロック制御のための制御用のレジスタ（以下では、フリップフロップ回路ともよぶ）３２を含んでいる。レジスタ３２は、１つ以上のフリップフロップ３９を含み、１ビット以上のデータを保持する（記憶する）。
The test image generation circuit (test circuit) 3 generates a test image (test signal) Tsig corresponding to the command signal CMD input from the
例えば、テスト画像生成回路３には、ＩＳＰ５と同じ周期のクロックＣＬＫが入力され、ＩＳＰ５に対するテスト工程（テストモードでの駆動時）において、そのクロックＣＬＫに同期して、駆動する。
For example, a clock CLK having the same cycle as that of the
セレクタ６９は、入力されるテストモード信号ＴＭを制御信号（選択信号）として、入力されるフォトセンサ回路１からのデジタル画像信号Ｄｓｉｇとテスト画像生成回路３からのテスト画像（テスト信号）Ｔｓｉｇのうち、いずれか一方を選択する。
The
テストモード信号ＴＭがテスト画像Ｔｓｉｇを用いたテストモードを実行することを示している場合、セレクタ６９は、テスト画像Ｔｓｉｇが選択する。このとき、デジタル画像信号Ｄｓｉｇは、セレクタ６９によって遮断される。これによって、カラーバーのようなテスト画像Ｔｓｉｇが、セレクタ６９を介して、ＩＳＰ５内の補正処理ブロック５０Ａ，５０Ｂ，５０Ｃに入力される。テストモード時において、ＩＳＰ５内の制御ブロック５０Ｄは、テストモードを実行するために、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃの動作を制御する。
When the test mode signal TM indicates that the test mode using the test image Tsig is to be executed, the
テストモード信号ＴＭがテストモードの実行を示していない場合（ノーマルモードを示している場合）、セレクタ６９は、デジタル画像信号Ｄｓｉｇを選択する。テスト画像Ｔｓｉｇは、セレクタ６９によって遮断される。これによって、フォトセンサ回路１からのデジタル画像信号Ｄｓｉｇが、セレクタ６９を介して、ＩＳＰ５内の補正処理ブロック５０Ａ，５０Ｂ，５０Ｃに入力され、制御ブロック５０Ｄによるノーマルモードのための制御に基づいて、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃが入力されたデジタル画像信号に対して補正処理を実行する。
When the test mode signal TM does not indicate execution of the test mode (when normal mode is indicated), the
図５に示されるように、本実施形態のイメージセンサの具体例１において、テスト画像生成回路３内のレジスタ３２が、テスト画像生成回路３とＩＳＰ５内のブロック５０Ｄとで共有される回路ユニット（共通ユニット、ＥＣＯユニット）４０として、用いられる。
As shown in FIG. 5, in the specific example 1 of the image sensor of the present embodiment, the
本具体例１において、テスト画像生成回路３内のレジスタ３２をＥＣＯによって用いるブロック５０Ｄは、例えば、ＩＳＰ５内の全体の動作を制御するブロック（制御ブロック）である。
In this specific example 1, a
例えば、ロジックユニット（ロジックセル）４５が、テスト画像生成回路３とブロック５０との間における回路ユニットの共通化に伴って、ＥＣＯによって追加される。ＥＣＯによって追加されたロジックユニット（ロジック回路）のことを、以下では、ＥＣＯ追加ロジックユニットとよぶ。
For example, a logic unit (logic cell) 45 is added by ECO as the circuit unit is shared between the test
例えば、ＥＣＯ追加ロジックユニット４５は、制御ブロック５０Ｄ内に、設けられている。ＥＣＯ追加ロジックユニット４５は、テスト画像生成回路３とＩＳＰ５内のブロック５０Ｄとで回路ユニット４０を共有するための制御を行う。ＥＣＯ追加ロジックユニット４５は、例えば、テスト画像生成回路３と制御ブロック５０Ｄとで共用される回路ユニット４０（ここでは、レジスタ３２）の動作、及び、テスト画像生成回路３と制御ブロック５０Ｄとの間の信号の送受信を制御する。
For example, the ECO
ＥＣＯ追加ロジックユニット４５は、ブロック５０Ｄの内部回路として機能を有してもよい。ＥＣＯ追加ロジックユニット４５は、ブロック５０Ｄ以外の他のブロック（例えば、補正処理ブロック）５０Ａ，５０Ｂ，５０Ｂに接続されてもよい。ＥＣＯ追加ロジックユニット４５は、制御ブロック５０Ｄの内部回路として機能するだけでなく、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃからの信号を、受信してもよいし、他のブロック５０Ａ，５０Ｂ，５０Ｃへ信号を、送信してもよい。
The ECO
例えば、ＥＣＯ追加ロジックユニット４５は、ＦＰＧＡのような半導体チップのゲートアレイ領域５Ｘ内に形成されたゲートアレイセルを用いて形成される。ゲートアレイセルを用いて形成されたＥＣＯ追加ロジックユニット４０は、レイアウト設計後のＥＣＯによって、配線の接続関係が変更され、回路構成が変更可能である。
For example, the ECO
テスト画像生成回路３及び制御ブロック５０Ｄ内に、ＥＣＯによって追加された選択回路（セレクタ）４９Ａ，４９Ｂが、設けられている。セレクタ４９Ａ，４９Ｂは、共通ユニット４０としてのレジスタ３２及びＥＣＯ追加ロジックユニット４０に、接続される。
Selection circuits (selectors) 49A and 49B added by ECO are provided in the test
以下では、テスト画像生成回路３とＩＳＰ５内のブロック５０Ｄとで回路ユニット４０を共有するためにＥＣＯによって追加されたセレクタ４９Ａ，４９Ｂのことを、ＥＣＯセレクタ４９Ａ，４９Ｂとよぶ。例えば、ＥＣＯセレクタ４９Ａ，４９Ｂは、ゲートアレイ領域５Ｘ内のゲートアレイセルを用いて形成される。
Hereinafter, the
尚、ＥＣＯによって追加されたロジック回路（ロジックユニット）及びセレクタのことを、ＥＣＯ回路とよぶ場合もある。 A logic circuit (logic unit) and a selector added by the ECO may be called an ECO circuit.
制御ブロック５０Ｄ内において、ＥＣＯセレクタ４９Ａは、ＥＣＯ追加ロジックユニット４５と制御ブロック５０内の通常のロジック回路５０１Ｄとの間に、設けられている。ＥＣＯセレクタ４９Ａの一方の入力端子（第１の接続端子）は、ＥＣＯ追加ロジックユニット４５に接続され、ＥＣＯセレクタ４９Ａの他方の入力端子（第２の接続端子）は、制御ブロック５０１Ｄ内のロジック回路５０１Ｄに接続されている。ＥＣＯセレクタ４９Ａの出力端子は、ロジック回路５０１Ｄに接続されている。
In the
制御ブロック５０Ｄ内のＥＣＯセレクタ４９Ａには、ＥＣＯ追加ロジックユニット４５からの信号と制御ブロック５０Ｄ内のロジック回路５０１Ｄからの信号とが入力される。また、テストモード信号ＴＭは、制御ブロック５０Ｄ内のＥＣＯセレクタ４９Ａの制御端子に、セレクタ４９Ａの制御信号（選択信号）として入力される。
A signal from the ECO
ＥＣＯセレクタ４９Ａは、テストモード信号ＴＭに基づいて、いずれか一方の入力端子を選択及び活性化し、ＥＣＯ追加ロジックユニット４５からの信号とロジック回路５０１Ｄからの信号のうち、いずれか一方を選択的に出力する。
The
テスト画像生成回路３内において、ＥＣＯセレクタ４９Ｂは、レジスタ３２よりもテスト画像生成回路３に対するコマンド信号ＣＭＤの入力側に設けられている。ＥＣＯセレクタ４９Ｂの一方の入力端子（第３の接続端子）には、コマンド信号ＣＭＤが供給されるコマンドピン２０２が接続され、ＥＣＯセレクタ４９Ｂの他方の入力端子（第４の接続端子）には、制御ブロック５０Ｄ内のＥＣＯ追加ロジックユニット４５が接続されている。ＥＣＯセレクタ４９Ｂの出力端子は、テスト画像生成回路３内のレジスタ３２に接続されている。
In the test
テスト画像生成回路３内のＥＣＯセレクタ４９Ｂには、コマンドピン２０２からのコマンド信号ＣＭＤと制御ブロック５０Ｄ内のＥＣＯ追加ロジックユニット４５からの信号とが入力される。制御ブロック５１Ｄ内のＥＣＯセレクタ４９Ａと同様に、テストピン２０１からのテストモード信号ＴＭが、テスト画像生成回路３内のＥＣＯセレクタ４９Ｂの制御端子に、選択信号として入力される。
The
ＥＣＯセレクタ４９Ｂは、テストモード信号ＴＭに基づいて、いずれか一方の入力端子を選択及び活性化し、コマンド信号ＣＭＤ及び制御ブロック５０Ｄの出力信号（ＥＣＯ追加ロジックユニット４５からの信号）のうち、いずれか一方を選択的に出力する。
The
ＥＣＯセレクタ４９Ｂは、ＥＣＯ追加ロジックユニット４５に接続されている。ＥＣＯセレクタ４９Ｂを介して、制御ブロック５０Ｄ内のＥＣＯ追加ロジックユニット４５は、テスト画像生成回路３０のレジスタ３２（又はその内部のフリップフロップ３９）に接続され、レジスタ３２からの信号がＥＣＯ追加ロジックユニット４５に入力される。
The
尚、ＥＣＯセレクタ４９Ａ，４９Ｂが選択動作を実行するための選択信号は、チップの外部からのテストモード信号ＴＭによって実行されてもよいし、チップ内部の他の回路からの内部制御信号によって実行されてもよい。
Note that the selection signal for the
設計された回路及びそれに対応するマスクに基づいて、周知の製造方法で、フォトセンサ回路１、ＩＳＰ５及びテスト画像生成回路３を含むイメージセンサが形成される。フォトセンサ回路１、ＩＳＰ５及びテスト画像生成回路３は、回路の設計時に、入力されるクロックに基づいた動作タイミングが検証されている。
Based on the designed circuit and the corresponding mask, an image sensor including the photosensor circuit 1, the
回路／マスクの形成時からチップのテスト工程前及び出荷前の期間において、ＥＣＯによって、テスト画像生成回路３とＩＳＰ５との間で共用可能な回路が抽出され、抽出された回路を共通化するためのＥＣＯセレクタ及び回路ユニットの少なくとも一方が、ＩＳＰ５又はテスト画像生成回路３内に追加される。例えば、ＥＣＯによる回路の共通化によって、テスト画像生成回路３及びＩＳＰ５のうちいずれか一方の共通化された回路に対応する回路ユニットが、取り除かれる。これによって、ＥＣＯによって、ＩＳＰ５とテスト画像生成回路３とで共通な回路ユニット（ＥＣＯユニット）を含むＬＳＩとしてのイメージセンサが形成される。
A circuit that can be shared between the test
図５に示される本具体例１のイメージセンサの動作について説明する。 The operation of the image sensor according to the first specific example shown in FIG. 5 will be described.
テストモード時における本具体例１のイメージセンサの動作について説明する。 The operation of the image sensor of this specific example 1 in the test mode will be described.
イメージセンサのテストモード時、テストピン２０１を介して、テスト画像生成回路３を用いたテスト工程の実行を示す状態（例えば、“Ｈ”レベルの信号）のテストモード信号ＴＭが、テスト画像生成回路３及びセレクタ６９の制御端子に供給される。テストモード信号によって、テスト画像生成回路３は、テスト画像（テスト信号）を生成するための準備を行う。
During the test mode of the image sensor, the test mode signal TM in a state (for example, “H” level signal) indicating the execution of the test process using the test
また、テスト工程の実行を示すテストモード信号ＴＭは、ＩＳＰ５の制御ブロック５０Ｄ内のＥＣＯセレクタ４９Ａの制御端子及びテスト画像生成回路３内のＥＣＯセレクタ４９Ｂの制御端子に、供給される。
A test mode signal TM indicating the execution of the test process is supplied to the control terminal of the
テスト画像生成回路３内のＥＣＯセレクタ４９Ｂは、テスト工程の実行（テスト画像の生成）を示すテストモード信号ＴＭに基づいて、コマンドピン２０２に接続される端子を選択及び活性化し、コマンドピン２０２からのコマンド信号ＣＭＤと制御ブロック５０Ｄからの信号（例えば、ＥＣＯ追加ロジックユニット４５からの信号）とのうち、コマンド信号ＣＭＤを選択する。
The
これによって、コマンド信号ＣＭＤが、テスト画像生成回路３内のレジスタ（制御用フリップフロップ回路）３９に入力される。テスト画像生成回路３内のロジック／アナログ回路３０は、レジスタ３９からの制御信号に基づいたテスト画像Ｔｓｉｇを生成する。その生成されたテスト画像Ｔｓｉｇが、セレクタ６９を経由して、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃに逐次転送される。生成されたテスト画像Ｔｓｉｇが、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃに入力され、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃに対するテストが実行される。
As a result, the command signal CMD is input to the register (control flip-flop circuit) 39 in the test
制御ブロック５０Ｄ内のＥＣＯセレクタ４９Ａは、テスト工程の実行を示すテストモード信号ＴＭに基づいて、ロジック回路５０１Ｄに接続される端子を選択及び活性化し、ＥＣＯ追加ロジックユニット４０からの信号及び制御ブロック５０Ｄ内のロジック回路５０１Ｄからの信号のうち、ロジック回路５０１Ｄからの信号を選択する。例えば、ロジック回路５０１Ｄは、セレクタ４９Ａを経由したブロック５０Ａ，５０Ｂ，５０Ｃに対する制御信号を、その信号に対して信号処理を施さずに、ロジック回路５０１Ｄの外部へ出力する。生成されたテスト画像Ｔｓｉｇを用いたテストモード時において、制御ブロック５０Ｄ内の回路間の接続関係は、変更されない。このテストモード時において、制御ブロック５０Ｄは、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃに対するテストのための制御を実行する。
The
但し、テストモードにおいて、制御ブロック５０Ｄは駆動せずに、テスト画像生成回路３又は外部装置（図示せず）が、コマンド信号ＣＭＤに基づいて、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃのテストを制御する場合もある。
However, in the test mode, the
テスト画像Ｔｓｉｇを用いたテスト工程の結果が、ＩＳＰ５の出力信号Ｄｏｕｔとして、信号ピン２０９を介して、ＩＳＰ５の外部へ出力される。
The result of the test process using the test image Tsig is output to the outside of the
テスト画像生成回路３のレジスタ３２が、ＥＣＯ追加ロジックユニット４５に接続されているが、テストモード時において、ＥＣＯ追加ロジックユニット４５は、ＥＣＯセレクタ４９Ａによって、制御ブロック５０Ｄ内のロジック回路５０１Ｄから電気的に分離（非導通状態に）されている。また、テストモード時において、ＥＣＯセレクタ４９Ｂによって、ＥＣＯ追加ロジックユニット４５の出力信号が、テスト画像生成回路３の共通ユニット４０としてのレジスタ３２に入力されることもない。それゆえ、テストモード時において、レジスタ３２及びＥＣＯ追加ロジックユニット４５の信号がロジック回路５０１Ｄに入力されることはなく、レジスタ３２及びＥＣＯ追加ロジックユニット４５からの信号が、テストモード時のテスト画像生成回路３及びロジック回路５０１の動作に悪影響を及ぼすことはない。
The
したがって、イメージセンサのテストモード時において、コマンド信号ＣＭＤに基づいて、テスト画像生成回路３がテスト画像Ｔｓｉｇを生成し、生成されたテスト画像Ｔｓｉｇを用いたＩＳＰ５のシステムの動作検証が実行され、ＩＳＰ５内のブロック５０Ａ，５０Ｂ，５０Ｃが正常に動作するか否か判定される。
Therefore, in the test mode of the image sensor, the test
ノーマルモードにおける本具体例１のイメージセンサの動作について説明する。ノーマルモードにおいて、テスト画像生成回路はテスト画像Ｔｓｉｇを生成しない。尚、テスト画像生成回路３が生成したテスト画像Ｔｓｉｇを用いないＩＳＰに対する他のテスト工程を、ノーマルモードに含める場合もある。
The operation of the image sensor of this specific example 1 in the normal mode will be described. In the normal mode, the test image generation circuit does not generate the test image Tsig. Note that another test process for an ISP that does not use the test image Tsig generated by the test
ノーマルモード時、テスト画像生成回路３を用いない動作モードの実行を示す状態（例えば、“Ｌ”レベルの信号）のテストモード信号ＴＭが、セレクタ６９及びＥＣＯセレクタ４９Ａ，４９Ｂに入力される。
In the normal mode, a test mode signal TM in a state (for example, “L” level signal) indicating execution of an operation mode not using the test
セレクタ６９は、フォトセンサ回路１からのデジタル画像信号Ｄｓｉｇを選択し、そのデジタル画像信号Ｄｓｉｇを補正処理ブロック５０Ａ，５０Ｂ，５０Ｃに転送する。ノーマルモード時、テスト画像生成回路３は駆動されず（テスト画像Ｔｓｉｇを生成せず）、テスト画像生成回路３内のロジック／アナログ回路３０は、セレクタ６９によって、ＩＳＰ５から電気的に分離される。
The
イメージセンサのノーマルモード時において、ＥＣＯセレクタ４９Ａ，４９Ｂは、テストモード信号ＴＭに基づいて、ＥＣＯ追加ロジックユニット４５が接続された信号パス（端子）を、それぞれ選択及び活性化する。すなわち、ノーマルモード時において、ＥＣＯ追加ロジックユニット４５は、制御ブロック５０Ｄ内のＥＣＯセレクタ４９Ａを介して、ブロック５０Ｄ内のロジック回路５０１Ｄに接続され、テスト画像生成回路３内のＥＣＯセレクタ４９Ｂを介して、テスト画像生成回路３内のレジスタ３２に接続される。これによって、各回路ユニット５０１Ｄ，３２，４５が導通状態となり、テスト画像生成回路３内のレジスタ３２が、共通ユニット（ＥＣＯユニット）４０として、ＥＣＯ追加ロジックユニット４５及びＥＣＯセレクタ４９Ａ，４９Ｂを介して、制御ブロック５０Ｄに接続される。
In the normal mode of the image sensor, the
ＥＣＯ追加ロジックユニット４５は、ロジック回路５０１Ｄ及び共通ユニット４０としてのレジスタ３２との間の信号を双方向に転送できるように、形成されていることが好ましい。
The ECO
ノーマルモード時において、フォトセンサ回路１からのデジタル画像信号Ｄｓｉｇは、各補正処理ブロック５０Ａ，５０Ｂ，５０Ｃによって所定の補正処理がそれぞれ施される。
In the normal mode, the digital image signal Dsig from the photosensor circuit 1 is subjected to predetermined correction processing by the
例えば、ノーマルモード時において、テスト画像生成回路３内の共通ユニット４０としてのレジスタ３２は、制御ブロック５０Ｄ内の追加ロジックユニット４５及びロジック回路５０１Ｄからの信号、補助処理ブロック５０Ａ，５０Ｂ，５０Ｃなどの他のブロックから制御ブロック５０Ｄに供給された信号、または、外部からの制御ブロック５０に対する制御信号を、一時的に記憶する。例えば、共通ユニットとしてのレジスタ３２は、入力されるクロックＣＬＫに同期して、データの入力又はデータの出力を実行する。
For example, in the normal mode, the
このように、ノーマルモード時に駆動されないテスト画像生成回路３において、そのテスト画像生成回路３のレジスタ３２が、ＥＣＯによって、ノーマルモード時に駆動されるＩＳＰ５内の制御ブロック５０Ｄ及びその内部回路５０１Ｄのレジスタとして、用いられる。尚、レジスタ３２全体が、ＥＣＯによってノーマル動作時のＩＳＰ５内のブロック５０Ｄの構成として用いられてもよいし、レジスタ３２を形成するフリップフロップ３９の一部が、ノーマル動作時のＩＳＰ５内のブロック５０Ｄの構成として用いられてもよい。
As described above, in the test
制御ブロック５０Ｄは、テスト画像生成回路３のレジスタ３２及びフリップ３９をブロック５０Ｄの構成回路に用いて、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃの動作を制御する。
The
ノーマルモードにおいて、ＩＳＰ５内のブロック５０Ａ，５０Ｂ，５０Ｃによって補正処理された画像データが、ＩＳＰ５の出力信号Ｄｏｕｔとして、信号ピン２０９を介して、ＩＳＰ５の外部へ出力される。
In the normal mode, the image data corrected by the
図５に示される本実施形態の半導体集積回路としてのイメージセンサの具体例１のように、ＥＣＯによって、チップの出荷後（ユーザーの使用環境）において未使用となるテスト画像生成回路３内の回路ユニット（例えば、レジスタ）３２が、チップの出荷後に駆動される制御ブロック５０Ｄ内の回路ユニットとして用いられる。このような回路の共有化によって、回路数の増大を抑制でき、回路サイズ及びチップサイズを縮小できる。この結果として、イメージセンサのチップコストを削減できる。
As in the specific example 1 of the image sensor as the semiconductor integrated circuit of the present embodiment shown in FIG. 5, a circuit in the test
また、テスト画像生成回路３のレジスタ（フリップフロップ）３２のように、ＥＣＯによって再利用される回路ユニットが、制御ブロック５０Ｄと同じ同期クロックＣＬＫで駆動されるように設計された回路であることによって、形成された回路及びマスクの修正の負担を低減でき、修正期間及びそれを含む半導体チップのＴＡＴ（Turn Around Time）が増大するのを抑制できる。
Further, the circuit unit reused by the ECO, such as the register (flip-flop) 32 of the test
したがって、本実施形態の具体例１によれば、イメージセンサのような半導体集積回路の製造コストを削減できる。 Therefore, according to the first specific example of the present embodiment, the manufacturing cost of a semiconductor integrated circuit such as an image sensor can be reduced.
＜３−２＞ 具体例２
図６を用いて、実施形態の半導体集積回路としてのイメージセンサの具体例２について、説明する。尚、具体例１で述べた構成／機能と同じ構成／機能に関する説明は、必要に応じて行う。
<3-2> Specific example 2
A specific example 2 of the image sensor as the semiconductor integrated circuit according to the embodiment will be described with reference to FIG. In addition, the description regarding the same structure / function as the structure / function demonstrated in the specific example 1 is performed as needed.
ＩＳＰ５内のブロック５０Ｄが、故障検出率の低いロジック回路を含む場合における、ＩＳＰ５とテスト画像生成回路３とのＥＣＯによる回路ユニットの共通化（再利用）ついて、説明する。
A description will be given of the sharing (reuse) of circuit units by ECO between the
図６に示されるように、例えば、具体例１と同様に、テスト画像生成回路３は、ＥＣＯセレクタ４９Ｂを含み、ＥＣＯセレクタ４９Ｂは、レジスタ３２よりテスト画像生成回路３の入力側に設けられている。
As shown in FIG. 6, for example, as in the first specific example, the test
ブロック５０Ｄは、具体例１とは異なって、ＥＣＯによって追加されるロジックユニット及びセレクタを含まずに、ロジック回路５０１Ｄが、テスト画像生成回路３のＥＣＯセレクタ４９Ｂの入力端子に接続されている。
Unlike the specific example 1, the
本具体例２において、ロジック回路５０１は、故障検出率が低い回路とする。本具体例２において、ロジック５０Ｄは、制御ブロックに限定されない。例えば、故障検出率が低い回路とは、ＡＴＰＧ（Automatic Test Pattern Generation）などを用いたテストを実行しても故障が発見しにくい回路のことであり、故障検出率が高い回路とは、比較的容易に故障を発見できる回路のことである。
In the second specific example, the logic circuit 501 is a circuit with a low failure detection rate. In the second specific example, the
本具体例２において、テスト画像生成回路３内のレジスタ３２又はフリップフロップ３９は、テスト画像生成回路３が生成するテスト画像Ｔｓｉｇを用いたテストモードとは異なる動作モード、例えば、イメージセンサのＳＣＡＮモード（ＳＣＡＮテスト）において、ＥＣＯによる共通ユニット４０として、テストモードにおける用途と異なる用途で、用いられる。
In the second specific example, the
テスト画像Ｔｓｉｇを用いたテストモードにおいて、テスト画像生成回路３内のレジスタ３２は、テスト画像Ｔｓｉｇを生成するための制御信号（コマンド信号ＣＭＤ）を保持する。
In the test mode using the test image Tsig, the
そして、本具体例２において、テスト画像Ｔｓｉｇを用いない動作モード（ここでは、ＳＣＡＮテストのモード）において、テスト画像生成回路３内のレジスタ３２及びその内部のフリップフロップ３９は、ＳＣＡＮチェーン３００Ａを形成するレジスタ及びフリップフリップとして用いられる。
In the second specific example, in an operation mode in which the test image Tsig is not used (here, the SCAN test mode), the
ＳＣＡＮチェーン３００Ａは、複数のレジスタ及びフリップフロップ３５を含む。
The
ＳＣＡＮテストを行うテストモード（以下では、ＳＣＡＮモードとよぶ）において、ブロック５０Ｄ及びテスト画像生成回路３のレジスタ３２に、ＳＣＡＮチェーン３００Ａが、接続される。ＳＣＡＮモード（第３の動作モード）時、ブロック５０Ｄ内のロジック回路３０１Ｄは、ＥＣＯセレクタ４９Ｂ及びテスト画像生成回路３のレジスタ３２及びフリップフロップ３９を介して、ＳＣＡＮチェーン３００Ａに接続される。
In a test mode for performing the SCAN test (hereinafter referred to as the SCAN mode), the
ＳＣＡＮモードにおいて、ＳＣＡＮチェーン３００Ａの一部に、テスト画像生成回路３のレジスタ３２及びその内部のフリップフロップ３９が、ＥＣＯによって用いられる。ＳＣＡＮチェーン３００Ａを形成するレジスタ及びフリップフロップのことを、ＳＣＡＮレジスタ及びＳＣＡＮフリップフロップと、よぶ。
In the SCAN mode, the
例えば、ＳＣＡＮモードにおいて、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９は、ＥＣＯによって、ＳＣＡＮチェーン３００Ａを形成するフリップフロップ３５とともに、ＳＣＡＮテストを実行する際のＳＣＡＮイネーブル信号ｅＳＣＡＮに基づいて、ＳＣＡＮレジスタ及びＳＣＡＮフリップフロップとして、機能する。
For example, in the SCAN mode, the
本具体例２における図６に示されるイメージセンサの動作について説明する。 The operation of the image sensor shown in FIG. 6 in the second specific example will be described.
テスト画像生成回路３が生成したテスト画像Ｔｓｉｇを用いたテストモード時における本具体例２のイメージセンサの動作について説明する。
尚、具体例１と実質的に同様に、チップの出荷前に、ブロック５０Ｄとテスト画像生成回路３との共通ユニット４０に対応するように、ＥＣＯセレクタ４９Ｂが、ＥＣＯによって追加される。
The operation of the image sensor according to the second specific example in the test mode using the test image Tsig generated by the test
Substantially in the same manner as in the first specific example, an
本具体例２において、テスト画像を用いるテストモード時、具体例１の動作と同様に、テスト画像生成回路３が生成したテスト画像Ｔｓｉｇが、ＩＳＰ５内の所定のブロック、例えば、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃに、転送される。
In the second specific example, in the test mode using the test image, the test image Tsig generated by the test
テスト画像Ｔｓｉｇを用いたテストモードにおいて、ＥＣＯセレクタ４９Ｂは、テストモード信号ＴＭに基づいて、コマンド信号ＣＭＤが入力される端子を選択し、そのコマンド信号ＣＭＤを、レジスタ３２及びテスト画像生成回路３内のロジック回路３０へ転送する。このテストモードにおいて、ブロック５０Ｄは、ＥＣＯセレクタ４９Ｂによって、テスト画像生成回路３内の回路３２，３０から分離されている。
In the test mode using the test image Tsig, the
テスト画像Ｔｓｉｇを用いたイメージセンサのテストモードにおいて、補正処理ブロック５０Ａ，５０Ｂ，５０Ｃが所定に処理を実行するか否か、システムの動作が検証される。
In the test mode of the image sensor using the test image Tsig, the operation of the system is verified whether or not the
このように、本具体例２のテスト画像Ｔｓｉｇを用いたテストモードにおいて、テスト画像生成回路３のレジスタ３２及びフリップフロップ３９は、テスト画像Ｔｓｉｇを生成するための回路として、用いられる。
As described above, in the test mode using the test image Tsig according to the second specific example, the
テスト画像生成回路３がテスト画像Ｔｓｉｇを生成しない動作モード（ここでは、ＳＣＡＮモード）時における本具体例２のイメージセンサの動作について説明する。
The operation of the image sensor according to the second specific example in the operation mode (here, the SCAN mode) in which the test
ＳＣＡＮテストのために、ＩＳＰ５内の各ブロックの信号パスに接続されるＳＣＡＮチェーン３００Ａが、追加されている。
For the SCAN test, a
また、ＥＣＯによって、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９が、ＳＣＡＮチェーン３００Ａに接続される。さらに、ＥＣＯによって、ブロック５０Ｄ内の故障検出率が低いロジック回路５０１Ｄが、追加されたＥＣＯセレクタ４９Ｂを介して、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９に接続される。
Further, the
ＳＣＡＮモードにおいて、テスト画像生成回路３内のＥＣＯセレクタ４９Ｂは、ブロック５０Ｂに接続されている信号パスを選択し、テスト生成回路３内のレジスタ３２とブロック５０内のロジック回路５０１Ｄとが電気的に接続される。コマンド信号ＣＭＤは、ＥＣＯセレクタ４９によって、テスト画像生成回路３内に入力されない。
In the SCAN mode, the
本具体例２において、ＥＣＯセレクタ４９Ｂによって、ブロック５０Ｄからの信号が選択され、テスト画像生成回路３内のレジスタ３２又はフリップフロップ３９は、ブロック５０Ｄ内のロジック回路５０１Ｄに接続される。ロジック回路５０１Ｄの出力信号は、レジスタ３２内に入力され、レジスタ３２内のフリップフロップ３９内に、保持される。
In the second specific example, the signal from the
テスト画像生成回路３内のレジスタ３２又はフリップフロップ３９は、ＥＣＯによって、ＳＣＡＮチェーン３００Ａに属するレジスタ又はフリップフロップとして用いられ、ＳＣＡＮチェーン３００Ａ内のＳＣＡＮフリップフロップ３５に接続される。これによって、ブロック５０Ｄ内のロジック回路５０１Ｄは、ＳＣＡＮチェーン３００Ａに実質的に直接接続される。
The
そして、ＳＣＡＮイネーブル信号ｅＳＣＡＮに基づいて、ＳＣＡＮテストが実行された場合、ＳＣＡＮチェーン３００Ａに接続されたＳＣＡＮレジスタとしてのレジスタ３２を用いて、ロジック回路５０１の出力が観測される。その出力の観測によって、ロジック回路５０１が故障しているか否か検知される。
When the SCAN test is executed based on the SCAN enable signal eSCAN, the output of the logic circuit 501 is observed using the
例えば、ブロック５１Ｄのロジック回路５０１Ｄが、故障検出率の低い回路である場合、本具体例２のように、故障検出率の低い回路５０１Ｄの近傍のレジスタ３２又はフリップフロップ３９を、ＥＣＯによってＳＣＡＮチェーン３００Ａのレジスタ（フリップフロップ）として用い、故障検出率の低い回路５０１Ｄに、ＳＣＡＮチェーン３００Ａに属するテスト画像生成回路３内のレジスタ３２を接続することによって、ロジック回路５０１Ｄの故障検出率を向上できる。
For example, when the
尚、フォトセンサ回路１からの信号Ｄｓｉｇに対して処理を行う動作モード（ノーマルモード）時において、具体例１の動作と同様に、セレクタ６９は、テストモード信号ＴＭに基づいて、フォトセンサ回路１からのデジタル画像信号Ｄｓｉｇを、ＩＳＰ５内の各ブロック５０Ａ，５０Ｂ，５０Ｃ，５０Ｄに転送し、テスト画像生成回路３を、ＩＳＰ５から電気的に分離する。
In the operation mode (normal mode) in which processing is performed on the signal Dsig from the photosensor circuit 1, the
以上のように、本具体例２において、具体例１と同様に、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９が、ＥＣＯによって、テスト画像生成回路３が駆動されるテストモードとテスト画像生成回路３が駆動されない動作モードとで別途の用途で駆動される。
As described above, in the second specific example, as in the first specific example, the
テスト画像Ｔｓｉｇを用いたテストモードにおいて、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９は、テスト画像Ｔｓｉｇを生成するための記憶素子として、用いられる。
In the test mode using the test image Tsig, the
本具体例２において、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９が、ＳＣＡＮモードのＳＣＡＮレジスタ又はＳＣＡＮフリップフロップとして、用いられ、故障検出率の低い回路５０１Ｄに接続される。これによって、ポストレイアウト後であっても、マスクや回路の全体を修正すること無しに、システムの故障検出率が向上されたイメージセンサのチップを、出荷できる。それゆえ、本具体例２によれば、イメージセンサの信頼性を向上できる。
In the second specific example, the
また、本具体例２のように、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９が、ＩＳＰ５内のブロック５０Ｂに接続されるＳＣＡＮパス３００Ａに用いられることによって、ＳＣＡＮパス専用に形成されるレジスタ及びフリップフロップを別途に追加する場合に比較して、イメージセンサのチップ内におけるレジスタ及びフリップフロップの数及びその占有面積を低減できる。
Further, as in the second specific example, the
したがって、本実施形態の具体例２によれば、イメージセンサのような半導体集積回路の製造コストを削減できる。 Therefore, according to the specific example 2 of the present embodiment, the manufacturing cost of a semiconductor integrated circuit such as an image sensor can be reduced.
＜３−３＞ 具体例３
図７を用いて、実施形態の半導体集積回路としてのイメージセンサの具体例３について、説明する。尚、具体例１及び２で述べた構成／機能と同じ構成／機能に関する説明は、必要に応じて行う。
<3-3> Specific example 3
A specific example 3 of the image sensor as the semiconductor integrated circuit according to the embodiment will be described with reference to FIG. In addition, the description regarding the same structure / function as the structure / function demonstrated in the specific examples 1 and 2 is performed as needed.
本具体例３において、テスト画像生成回路３とタイミングの違反が生じる可能性があるブロックを含むＩＳＰ５との間における、ＥＣＯによる回路ユニットの共通化（再利用）ついて、説明する。
In this third specific example, the circuit unit sharing (reuse) by the ECO between the test
図７に示されるように、ＩＳＰ５内のブロック５０Ｄは、ロジック回路５０１Ｄを含むともに、信号パス内に設けられる複数（例えば、ｎ個）のレジスタ（又はフリップフロップ）５０９１、５０９ｎを含んでいる。ロジック回路５０１Ｄは、信号パスの初段（始点）のレジスタ５０９１と最終段（終点）のレジスタ５０９ｎとの間に設けられている。
As shown in FIG. 7, the
本具体例３において、ブロック５０ＤはＥＣＯセレクタ４９Ａを含み、テスト画像生成回路３はＥＣＯセレクタ４９Ｂを含んでいる。
In the third specific example, the
ＥＣＯセレクタ４９Ａは、ロジック回路５０１Ｄからの信号とテスト画像生成回路３内の回路（例えば、レジスタ）３２からの信号とが入力される。ＥＣＯセレクタ４９Ａの出力端子は、例えば、ロジック回路５０１Ｄに接続される。ＥＣＯセレクタ４９Ａからの信号は、ロジック回路５０１Ｄを経由して、後段のレジスタ５０９ｎに出力される。尚、ロジック回路５０１Ｄ内においてＥＣＯセレクタ４９Ａからの信号に対して不要な信号処理が実行されないように、ＥＣＯセレクタ４９Ａがロジック回路５０１Ｄ内に設けられる。
The
ＥＣＯセレクタ４９Ａからの信号が、後段のレジスタ５０９ｎに直接出力されるように、ＥＣＯセレクタ４９Ａが、ブロック５０Ｄ内に設けられてもよい。
Signal from
ＥＣＯセレクタ４９Ｂは、ロジック回路５０１Ｄからの信号とコマンド信号ＣＭＤとが入力される。ＥＣＯセレクタ４９Ａ，４９Ｂは、テストモード信号ＴＭに基づいて、入力される２つの信号（信号線）のうちいずれか一方を選択する。ＥＣＯセレクタ４９Ｂの出力端子は、テスト画像生成回路３内のレジスタ３２又はフリップフロップ３９に接続される。
The
尚、本実施形態では、ＥＣＯセレクタ４９Ａ，４９Ｂに起因する信号の転送の遅延は、実質的に０（ゼロ）とする。
In the present embodiment, the signal transfer delay caused by the
例えば、ブロック５０Ｄは、イメージセンサのノーマルモード時に、フォトセンサ回路１からのデジタル画像信号Ｄｓｉｇの転送経路内に存在し、デジタル画像信号Ｄｓｉｇに対する信号処理（例えば、補正処理）を実行する。本具体例３では、ブロック５０Ｄのことを、信号処理ブロック５０Ｄとよぶ。信号処理ブロック５０Ｄは、所定のクロックＣＬＫに同期したタイミングで、後段のブロック（例えば、ブロック５０Ａ）へ、ロジック回路５０１Ｄによって処理されたデジタル画像信号Ｄｓｉｇを転送する。
For example, the
信号処理ブロック５０Ｄ内の入力側のレジスタ５０９１と出力側のレジスタ５０９ｎとの間のロジック回路５０１Ｄが、タイミング違反が生じる回路（例えば、動作タイミングに遅延が生じる回路）である場合、各ブロック５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ間において動作タイミングのずれが生じ、デジタル画像信号に基づいて形成される画像データに、タイミングのずれに応じた画素数又はライン数のずれが生じる可能性がある。
If the
本具体例３において、テスト画像生成回路３内の回路ユニット（レジスタ３９）を用いたＥＣＯによって、信号処理ブロック５０Ｄ内の回路に起因するタイミング違反が解消される。
In the third specific example, the timing violation caused by the circuit in the
例えば、信号処理ブロック５０Ｄがタイミング違反を含む場合、テスト画像生成回路３内のレジスタ３２又はレジスタ３２内のフリップフロップ３９の一部が、ＥＣＯによって信号処理ブロック５０Ｄの信号パス内に配置されるように、レジスタ３２及びフリップフロップ３９がＥＣＯセレクタ４９Ａに接続される。ノーマルモード時において、ＥＣＯセレクタ４９Ａ，４９Ｂは、ロジック回路５０１Ｄの出力が、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９を経由して後段の回路に出力される信号パスを選択する。
For example, when the
このように、ブロック５０Ｄ（又はロジック回路５０１Ｄ）の信号パス内に、ノーマルモード時に駆動されないテスト画像生成回路３内のレジスタ３２又はフリップフロップ３９が、ＥＣＯによって挿入されることによって、ブロック５０Ｄの動作タイミングが調整され、ノーマルモード時におけるブロック５０Ｄのタイミング違反が解消される。
As described above, the
タイミング違反の解消ためにＥＣＯによって用いられるテスト画像生成回路３のレジスタ３２は、ブロック５０Ｄ内の信号パス内に設けずに、ブロック間（例えば、ブロック５０Ｄとブロック５０Ａとの間）の信号パス内に設けてもよい。
The
尚、動作タイミングの検証の結果において、イメージセンサにタイミング違反が無い場合、ＥＣＯによるテスト画像生成回路３内の回路ユニットの再利用は、実行されない。
If there is no timing violation in the image sensor as a result of the operation timing verification, the reuse of the circuit unit in the test
本具体例３における図７に示されるイメージセンサの動作について説明する。
テストモード時における本具体例３のイメージセンサの動作について説明する。
本具体例３において、具体例１の動作と同様に、テスト画像Ｔｓｉｇが生成されるテストモード時において、ＥＣＯによって追加されたテスト画像生成回路３内のＥＣＯセレクタ４９Ｂは、テスト画像Ｔｓｉｇを用いたテストの実行を示すテストモード信号ＴＭに基づいて、入力されたコマンド信号ＣＭＤを選択する。コマンド信号ＣＭＤがレジスタ３２及びロジック／アナログ回路３０に出力され、コマンド信号ＣＭＤに基づく所定のテスト画像が生成される。テストモード時において、ＥＣＯセレクタ４９Ｂは、テスト画像生成回路３とブロック５０Ｄとを電気的に分離し、ブロック５０Ｄからの信号が、テスト画像生成回路３内に入力されるのを防止する。
The operation of the image sensor shown in FIG. 7 in the third specific example will be described.
An operation of the image sensor according to the third specific example in the test mode will be described.
In the third specific example, similar to the operation of the first specific example, in the test mode in which the test image Tsig is generated, the
ブロック５０Ｄ内のＥＣＯセレクタ４９Ａは、テストの実行を示すテストモード信号ＴＭに基づいて、ロジック回路５０１Ｄの信号（処理結果）を選択する。これによって、ロジック回路５０１Ｄからの信号が、ＥＣＯセレクタ４９Ａを経由して、後段のレジスタ５０９ｎ及びブロック５０Ａに出力される。ＥＣＯセレクタ４９Ａは、テストモードにおいて、テスト画像生成回路３のレジスタ３２からの信号がブロック５０Ｄ内の信号パスに入力されるのを遮断する。
The
尚、テストモードにおいて、ブロック５０Ｄ内のロジック回路５０１Ｄにタイミング違反が存在していたとしても、テスト工程におけるテスト画像に対する信号処理であり、各ブロックにおいて所定の処理が実行されるか否かのテスト工程なので、画素（又はライン）のずれが生じてもほとんど悪影響はない。
In the test mode, even if there is a timing violation in the
これによって、本具体例３のイメージセンサのテスト画像生成回路３が生成したテスト画像Ｔｓｉｇを用いたテストモードにおいて、各ブロック５０Ａ，５０Ｂ，５０Ｃ，５０Ｄが所定の信号処理を実行できるか否か、システムの動作が検証される。
Accordingly, whether or not each
テスト画像生成回路３からのテスト画像Ｔｓｉｇを用いない動作モード（ここでは、ノーマルモード）時における本具体例３のイメージセンサの動作について説明する。
The operation of the image sensor of this specific example 3 in an operation mode (in this case, the normal mode) that does not use the test image Tsig from the test
信号処理ブロック５０Ｄ内のロジック回路５０１Ｄが、動作タイミングの検証結果によってタイミング違反が生じる回路であることが検知された場合、ロジック回路５０１Ｄの信号パス（信号）がテスト画像生成回路３内のレジスタ３２又は所定の個数のフリップフロップ３９を経由するように、ＥＣＯによって、ＥＣＯセレクタ４９Ａ，４９Ｂが追加されている。
When it is detected that the
ノーマルモードにおいて、信号処理ブロック５０Ｄ内のロジック回路５０１Ｄが、タイミング違反が生じる回路である場合、テスト画像生成回路３内のＥＣＯセレクタ４９Ｂは、テスト画像Ｔｓｉｇを用いたテストの実行を示さないテストモード信号ＴＭに基づいて、ロジック回路５０１Ｄからの信号を、選択する。
In the normal mode, when the
選択されたロジック回路５０１Ｄからの信号は、テスト画像生成回路３内のレジスタ３２又はレジスタ３２内のフリップフロップ３９に入力される。レジスタ３２内に一時的に格納されたロジック回路５０１Ｄからの信号は、クロックＣＬＫに同期したタイミングで、ブロック５０Ｄ内のＥＣＯセレクタ４９Ａに出力される。
The signal from the selected
ブロック５０Ｄ内のＥＣＯセレクタ４９Ａは、テストの実行を示さないテストモード信号ＴＭに基づいて、テスト画像生成回路３のレジスタ３２（又は所定の個数のフリップフロップ３９）からの信号を選択する。これによって、ノーマルモードにおいて、レジスタ３２を経由したロジック回路５０１Ｄの信号が、レジスタ５０９ｎ又は後段の回路に出力される。
The
例えば、テスト画像生成回路３のレジスタ３２を経由したロジック回路５０１Ｄの信号は、ＥＣＯセレクタ４９Ａ及びロジック回路５０１Ｄの内部を経由して、ブロック５０Ｄ内のレジスタ５０９ｎに出力される。この場合において、例えば、ブロック５０１Ｄ内の信号パスに対する内部制御によって、タイミング違反が生じているロジック回路５０１Ｄから後段の回路及びレジスタ５０９ｎに、ロジック回路５０１Ｄからの信号が直接出力されることが、防止されている。
For example, the signal of the
このように、ノーマルモードで駆動されないテスト画像生成回路３内のレジスタ３２又はフリップフロップ３９が、ＥＣＯを用いてロジック回路５０１Ｄ又はブロック５０Ｄの信号パス内に挿入され、ノーマルモードにおけるタイミング違反が生じるロジック回路５０１Ｄを含むブロック５０Ｄ内の信号パスは、テスト画像生成回路３内のレジスタ３２（又はフリップフロップ３９）を経由した信号パスとなる。
As described above, the
これによって、ノーマルモード時において、ロジック回路５０１Ｄの信号は、後段のレジスタ５０９ｎに直接出力されずに、テスト画像生成回路３内のレジスタ３２（又はフリップフロップ）を経由して、後段のレジスタ５０９ｎに出力される。
このように、ノーマルモードで駆動されないテスト画像生成回路３内のレジスタ３９が、ＥＣＯによって回路の動作タイミングの調整に用いられることによって、ノーマルモード時におけるブロック５０Ｄ内又はブロック間のタイミング違反は、解消される。
As a result, in the normal mode, the signal of the
As described above, the
以上のように、本具体例３において、具体例１及び２と同様に、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９が、ＥＣＯによって、テスト画像生成回路３を用いたテストモードとそれ以外の動作モードとで別途の用途で駆動される。
イメージセンサのノーマルモード時において、テスト画像生成回路３内のレジスタ３２及びフリップフロップ３９が、共通ユニット（ＥＣＯユニット）４０として、ＩＳＰ５内のタイミング違反を解消するためのレジスタ又はフリップフロップに用いられる。
As described above, in the third specific example, as in the first and second specific examples, the
In the normal mode of the image sensor, the
これによって、ポストレイアウト後であっても、マスクや回路全体の修正無しに、タイミング違反を解消でき、タイミング違反が解消されたイメージセンサのチップを出荷できる。 As a result, even after post-layout, the timing violation can be eliminated without correcting the mask and the entire circuit, and the image sensor chip in which the timing violation has been eliminated can be shipped.
また、本具体例３のイメージセンサは、上述の具体例２と同様に、ノーマルモードで駆動されないテスト画像生成回路３内のレジスタ３２及びフリップフロップ３９を、タイミング違反を含む回路の信号パスに接続することによって、タイミング違反専用のレジスタ及びフリップフロップを新たに追加する場合に比較して、イメージセンサのチップ内におけるレジスタ及びフリップフロップの数及びその占有面積を低減でき、回路及びマスクの修正もほとんど生じない。
In the image sensor of the third specific example, as in the second specific example, the
したがって、本実施形態の具体例３によれば、イメージセンサのような半導体集積回路の製造コストを削減できる。 Therefore, according to the third specific example of the present embodiment, the manufacturing cost of a semiconductor integrated circuit such as an image sensor can be reduced.
尚、上述の各例で述べたのと同様に、ＥＣＯによって、テスト画像生成回路３内のレジスタ３２及びその内部のフリップフロップ３９が、フォトセンサ回路１の垂直シフトレジスタ１１内又はＡＤ変換回路１２内の回路やインターフェイス６内の回路に、用いられてもよい。また、テストモード時に駆動されないＩＳＰ５内のブロック内の回路（例えば、レジスタ）、又は、イメージセンサ１００のチップ内のメモリ５９が、テスト画像生成回路（テスト回路）３の記憶領域（レジスタ）に用いられてもよい。
As described in the above examples, the
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
１：フォトセンサ回路、２：画素アレイ、３：テスト回路、５：ＩＳＰ、５０，５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ：ブロック、２０：単位セル、１３１：フォトダイオード、１３２：トランジスタ（トランスファゲート）、１３９：フローティングディフュージョン、４９Ａ，４９Ｂ：セレクタ、４０：共通ユニット（ＥＣＯユニット）。 1: photo sensor circuit, 2: pixel array, 3: test circuit, 5: ISP, 50, 50A, 50B, 50C, 50D: block, 20: unit cell, 131: photodiode, 132: transistor (transfer gate), 139: floating diffusion, 49A, 49B: selector, 40: common unit (ECO unit).
Claims (5)
第１の動作モードにおいて、前記フォトセンサ回路からの画像信号に対する補正処理及び前記補正処理の制御を実行する複数のブロックを含む信号処理回路と、
第１の回路ユニットを含み、前記信号処理回路のテストのための第２の動作モードにおいて、テスト信号を生成するテスト回路と、
を具備し、
前記第１の動作モードにおいて、前記第１の回路ユニットは、前記信号処理回路の構成素子として用いられ、
前記第２の動作モードにおいて、前記第１の回路ユニットは、前記テスト回路の構成素子として用いられる、
ことを特徴とする固体撮像装置。 A photosensor circuit including a pixel array that converts incident light into an electrical signal;
In a first operation mode, a signal processing circuit including a plurality of blocks that perform correction processing on the image signal from the photosensor circuit and control of the correction processing;
A test circuit including a first circuit unit and generating a test signal in a second operation mode for testing the signal processing circuit;
Comprising
In the first operation mode, the first circuit unit is used as a component of the signal processing circuit,
In the second operation mode, the first circuit unit is used as a component of the test circuit.
A solid-state imaging device.
前記第１の動作モードにおいて、前記レジスタは、前記ブロックの入出力信号を保持し、
前記第２の動作モードにおいて、前記レジスタは、前記テスト信号を生成するための制御信号を保持する、
ことを特徴とする請求項１に記載の固体撮像装置。 The first circuit unit in the test circuit includes a register including one or more flip-flops;
In the first operation mode, the register holds an input / output signal of the block;
In the second operation mode, the register holds a control signal for generating the test signal.
The solid-state imaging device according to claim 1.
前記第２の回路ユニットに接続される第１の端子と、前記第３の回路ユニットに接続される第２の端子を有する第１の選択回路と、
前記制御信号が入力される第３の端子と、前記第３の回路ユニットに接続される第４の端子と、前記第１の回路ユニット接続される第５の端子とを有する第２の選択回路と、
をさらに具備し、
前記第１の動作モードにおいて、前記第１の選択回路は、前記第２の端子を選択し、前記第２の選択回路は、前記第４の端子を選択し、前記第１乃至第３の回路ユニットが導通状態にされ、
前記第２の動作モードにおいて、前記第１の選択回路は、前記第１の端子を選択し、前記第２の選択回路は、前記第３の端子を選択し、前記第１の回路ユニットと前記第２の回路ユニットとが非導通状態にされる、
ことを特徴とする請求項２に記載の固体撮像装置。 A third circuit unit connected between the first circuit unit and a second circuit unit in the block;
A first selection circuit having a first terminal connected to the second circuit unit and a second terminal connected to the third circuit unit;
A second selection circuit having a third terminal to which the control signal is input, a fourth terminal connected to the third circuit unit, and a fifth terminal connected to the first circuit unit. When,
Further comprising
In the first operation mode, the first selection circuit selects the second terminal, the second selection circuit selects the fourth terminal, and the first to third circuits The unit is turned on,
In the second operation mode, the first selection circuit selects the first terminal, the second selection circuit selects the third terminal, and the first circuit unit and the The second circuit unit is brought into a non-conductive state;
The solid-state imaging device according to claim 2.
ことを特徴とする請求項２に記載の固体撮像装置。 In a third mode of operation in which a SCAN test is performed, the register is used as a SCAN register for observing the output of the block.
The solid-state imaging device according to claim 2.
ことを特徴とする請求項２に記載の固体撮像装置。 In the first operation mode, the register is connected in the signal path of the block to adjust the operation timing in the block.
The solid-state imaging device according to claim 2.
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