JP2013165100A - Semiconductor device, semiconductor device manufacturing method, circuit device and electronic apparatus - Google Patents
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Abstract
Description
本発明は、半導体装置と、この半導体装置の製造方法、この半導体装置を備えた回路装置、電子機器に関する。 The present invention relates to a semiconductor device, a method for manufacturing the semiconductor device, a circuit device including the semiconductor device, and an electronic apparatus.
近年、携帯型電子機器が普及してきており、これら携帯型電子機器では、機能の高度化に伴い複数の半導体装置を実装した高機能回路装置が用いられることが多くなっている。さらに、携帯型電子機器は小型化・軽量化も要求されている。そこで、半導体基板にＴＳＶ（Throu Si Via）と呼ばれる複数の貫通電極を形成し、貫通電極間距離を小さくし、半導体装置の小型化を図る製造方法が提案されている。 In recent years, portable electronic devices have become widespread, and in these portable electronic devices, highly functional circuit devices on which a plurality of semiconductor devices are mounted are often used with the advancement of functions. In addition, portable electronic devices are also required to be smaller and lighter. Therefore, a manufacturing method has been proposed in which a plurality of through electrodes called TSV (Throu Si Via) are formed on a semiconductor substrate, the distance between the through electrodes is reduced, and the semiconductor device is miniaturized.
そのような半導体装置の製造方法の１例として、半導体基板にボッシュプロセスを利用して貫通孔を開口し、貫通孔開口時にできる内周面のスキャロップ形状をドライエッチングによって除去して平滑化した後、貫通電極を形成する製造方法が知られている（例えば、特許文献１参照）。 As an example of such a method for manufacturing a semiconductor device, a through hole is opened in a semiconductor substrate using a Bosch process, and the scallop shape on the inner peripheral surface formed when the through hole is opened is removed by dry etching and smoothed. A manufacturing method for forming a through electrode is known (see, for example, Patent Document 1).
前述したように、貫通孔をボッシュプロセスで開口する場合、貫通孔の内周面にはスキャロップ形状が形成される。スキャロップ形状が形成されると、貫通孔の内周面に絶縁層、バリア層及びシード層が均一に形成できないという問題がある。そこで、特許文献１では、さらに、貫通孔の内周面を平坦化するためのドライエッチングを実施している。従って、貫通孔の形成と、平坦化処理とを行わなければならない。
また、平坦化処理によって、スキャロップ形状の凸部だけでなく、凹部（ノッチと表されることがある）もエッチングされてしまうことがあり、平坦化の効果が十分得られないことが考えられる。
As described above, when the through hole is opened by the Bosch process, a scallop shape is formed on the inner peripheral surface of the through hole. When the scallop shape is formed, there is a problem that the insulating layer, the barrier layer, and the seed layer cannot be uniformly formed on the inner peripheral surface of the through hole. Therefore, in Patent Document 1, dry etching is further performed to flatten the inner peripheral surface of the through hole. Therefore, the formation of the through hole and the planarization process must be performed.
In addition, not only the scallop-shaped convex portions but also the concave portions (which may be represented as notches) may be etched by the planarization treatment, and it is considered that the planarization effect cannot be sufficiently obtained.
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.
［適用例１］本適用例に係る半導体装置は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板を備えた半導体装置であって、前記第１主面と前記第２主面との間を貫通し、且つ前記第１主面側のスキャロップ幅Ｓ１及びノッチ深さＳ２が、前記第２主面側のスキャロップ幅Ｓ３及びノッチ深さＳ４よりも小さい貫通孔と、前記貫通孔の内周面に設けられる絶縁層と、前記絶縁層の内周面に形成され、前記素子回路層の配線層に接続されると共に、前記第２主面まで貫通する貫通電極と、を有することを特徴とする。
ここで、スキャロップ幅とは、貫通孔形成時に貫通孔内周に沿ってできる襞状の凹凸（スキャロップ）のピッチであって、ノッチとは、この凹凸の凹形状を表す。また、半導体基板としては、例えばＳｉ基板等が用いられる。
Application Example 1 A semiconductor device according to this application example includes a semiconductor substrate having a first main surface on which an element circuit layer is provided and a second main surface opposite to the first main surface. A semiconductor device, which penetrates between the first main surface and the second main surface, and has a scallop width S1 and a notch depth S2 on the first main surface side, on the scallop on the second main surface side. A through hole smaller than the width S3 and the notch depth S4, an insulating layer provided on the inner peripheral surface of the through hole, an inner peripheral surface of the insulating layer, and connected to the wiring layer of the element circuit layer And a through electrode penetrating to the second main surface.
Here, the scallop width is a pitch of bowl-shaped irregularities (scallops) formed along the inner periphery of the through-hole when the through-hole is formed, and the notch represents the concave shape of the irregularity. As the semiconductor substrate, for example, a Si substrate is used.
貫通孔の内周面に形成される絶縁層は、スキャロップの凹凸によって影となる部分ができて均一に形成することは困難であり、半導体基板と貫通電極との絶縁性が損なわれることがある。そこで、貫通孔のうち、第１主面側の深い部分のスキャロップ幅Ｓ３及びノッチ深さＳ４を、第２主面側の浅い部分のスキャロップＳ１幅及びノッチ深さＳ２よりも小さくすることで、貫通孔の深い部分でも絶縁層をほぼ均一に形成することができる。このことから、半導体基板と貫通電極との絶縁性の信頼性を高めることができる。 The insulating layer formed on the inner peripheral surface of the through hole has a shadowed portion due to the unevenness of the scallops and is difficult to form uniformly, and the insulation between the semiconductor substrate and the through electrode may be impaired. . Therefore, by making the scallop width S3 and the notch depth S4 of the deep portion on the first main surface side of the through hole smaller than the scallop S1 width and the notch depth S2 of the shallow portion on the second main surface side, The insulating layer can be formed almost uniformly even in the deep part of the through hole. From this, the reliability of insulation between the semiconductor substrate and the through electrode can be improved.
［適用例２］上記適用例に係る半導体装置は、前記貫通孔において、前記スキャロップ幅Ｓ１及び前記ノッチ深さＳ２となる前記第２主面からの領域の深さが、前記半導体基板の厚みの１／２以上４／５以下であること、が好ましい。 Application Example 2 In the semiconductor device according to the application example, in the through hole, the depth of the region from the second main surface that becomes the scallop width S1 and the notch depth S2 is the thickness of the semiconductor substrate. It is preferably from 1/2 to 4/5.
このようにすれば、貫通孔の浅い部分及び深い部分でも絶縁層をほぼ均一に形成することができる。このことから、半導体基板と貫通電極との絶縁性の信頼性を高めることができる。 In this way, the insulating layer can be formed almost uniformly even in shallow and deep portions of the through hole. From this, the reliability of insulation between the semiconductor substrate and the through electrode can be improved.
［適用例３］本適用例に係る半導体装置の製造方法は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板を備え、且つ前記第１主面とは反対側の第２主面とを貫通する貫通電極を有する半導体装置の製造方法であって、前記第２主面からドライエッチングとパッシベーションとを交互に繰り返して前記第１主面に到達する途中まで開口部を開口させる第１のサイクルエッチング工程と、前記第１のサイクルエッチング工程の後に、前記開口部からドライエッチングとパッシベーションとを交互に繰り返し、前記第２主面から前記第１主面まで貫通する貫通孔を開口する第２のサイクルエッチング工程と、前記貫通孔の内周面に絶縁層を形成する工程と、前記素子回路層の配線層を露出させる工程と、前記絶縁層の内周部に充填されることによって、前記素子回路層の配線層に接続し、且つ前記第２主面に露出する貫通電極を形成する工程と、を含み、前記第２のサイクルエッチング工程のエッチングレートが、前記第１のサイクルエッチング工程のエッチングレートよりも小さいこと、を特徴とする。 Application Example 3 A semiconductor device manufacturing method according to this application example includes a semiconductor substrate having a first main surface on which an element circuit layer is provided, and a second main surface opposite to the first main surface. And a method of manufacturing a semiconductor device having a through electrode penetrating the second main surface opposite to the first main surface, wherein dry etching and passivation are alternately repeated from the second main surface. Then, after the first cycle etching step of opening the opening partway until reaching the first main surface, and after the first cycle etching step, dry etching and passivation are alternately repeated from the opening, A second cycle etching step of opening a through hole penetrating from the two main surfaces to the first main surface, a step of forming an insulating layer on the inner peripheral surface of the through hole, and exposing the wiring layer of the element circuit layer Make And forming a through electrode that is connected to the wiring layer of the element circuit layer and is exposed to the second main surface by being filled in the inner peripheral portion of the insulating layer, The etching rate of the second cycle etching step is smaller than the etching rate of the first cycle etching step.
本適用例の半導体装置の製造方法によれば、第１のサイクルエッチング工程と第２のサイクルエッチング工程によって半導体基板に貫通孔を開口する。サイクルエッチングによって貫通孔を開口する場合、貫通孔の内周面にスキャロップ形状が形成される。そこで、前記第２のサイクルエッチング工程のエッチングレートを、前記第１のサイクルエッチング工程のエッチングレートよりも小さくすることによって、貫通孔の深い部分のノッチ深さが小さくなり、絶縁層を均一に形成することができる。また、第２のサイクルエッチング工程によって、第１のサイクルエッチング工程で形成された開口部内周面にダメージを与えることを抑制できる。このことによって、半導体基板と貫通電極との絶縁性の信頼性を高めることができる。 According to the semiconductor device manufacturing method of this application example, the through-hole is opened in the semiconductor substrate by the first cycle etching process and the second cycle etching process. When the through hole is opened by cycle etching, a scallop shape is formed on the inner peripheral surface of the through hole. Therefore, by making the etching rate of the second cycle etching step smaller than the etching rate of the first cycle etching step, the notch depth of the deep part of the through hole is reduced, and the insulating layer is formed uniformly. can do. Further, the second cycle etching process can suppress damage to the inner peripheral surface of the opening formed in the first cycle etching process. This can improve the reliability of insulation between the semiconductor substrate and the through electrode.
また、第１のサイクルエッチング工程と第２のサイクルエッチング工程とを、同じエッチング装置、及びドライエッチングに用いるガスや、パッシベーション膜を用いて連続して実行できることから、貫通孔開口工程の短縮化を実現できる。 In addition, since the first cycle etching step and the second cycle etching step can be continuously performed using the same etching apparatus, gas used for dry etching, and a passivation film, the through hole opening step can be shortened. realizable.
さらに、第１のサイクルエッチング工程と第２のサイクルエッチング工程とで貫通孔を開口すれば、半導体基板の厚さに対する開口部の直径が小さい（アスペクト比が大きい）貫通孔を開口させることが可能で、貫通電極間の距離を小さくできることから半導体装置の小型化も実現できる。 Furthermore, if the through hole is opened in the first cycle etching process and the second cycle etching process, it is possible to open the through hole having a small diameter (a large aspect ratio) with respect to the thickness of the semiconductor substrate. Thus, since the distance between the through electrodes can be reduced, the semiconductor device can be downsized.
［適用例４］上記適用例に係る半導体装置の製造方法において、前記第１のサイクルエッチング工程で開口される前記開口部の前記第２主面からの深さが、前記半導体基板の厚みの１／２以上、４／５以下であること、が好ましい。 Application Example 4 In the method of manufacturing a semiconductor device according to the application example described above, the depth from the second main surface of the opening that is opened in the first cycle etching step is 1 of the thickness of the semiconductor substrate. / 2 or more and 4/5 or less are preferable.
このようにすれば、第２主面側の開口部を開口する第１のサイクルエッチングのタクトタイムを短くすることができる。開口部の深さは前述したように、半導体基板の厚みの１／２以上、４／５以下までの範囲で、絶縁層が均一に形成できるスキャロップ形状となる深さにすればよい。その結果として、第２のサイクルエッチング工程時間が短くなることでタクトタイムの短縮化も図れる。 In this way, the tact time of the first cycle etching that opens the opening on the second main surface side can be shortened. As described above, the depth of the opening may be a scalloped depth that allows the insulating layer to be uniformly formed within a range of 1/2 or more and 4/5 or less of the thickness of the semiconductor substrate. As a result, the cycle time can be shortened by shortening the second cycle etching process time.
［適用例５］上記適用例に係る半導体装置の製造方法において、前記第１のサイクルエッチング工程において、ドライエッチングとパッシベーションの１サイクルの処理時間が５秒以上、１０秒未満であり、１サイクルの処理時間のうち、ドライエッチングの処理時間と、パッシベーションの処理時間との比が、２．５以上、３．０以下であること、が好ましい。 Application Example 5 In the method of manufacturing a semiconductor device according to the application example described above, in the first cycle etching step, the processing time of one cycle of dry etching and passivation is 5 seconds or more and less than 10 seconds, Of the processing times, the ratio of the dry etching processing time to the passivation processing time is preferably 2.5 or more and 3.0 or less.
このようにすれば、開口部の深さ範囲のスキャロップ幅やノッチ深さが過大な大きさになること、次工程の第２のサイクルエッチングによる開口部内周面にダメージを与えること、を抑制することができ、絶縁層の均一性が得られる。 In this way, the scallop width and notch depth in the opening depth range are excessively large, and damage to the inner peripheral surface of the opening due to the second cycle etching in the next step is suppressed. And uniformity of the insulating layer can be obtained.
［適用例６］上記適用例に係る半導体装置の製造方法において、前記第２のサイクルエッチング工程において、ドライエッチングとパッシベーションの１サイクルの処理時間が、前記第１のサイクルエッチング工程の１サイクルの処理時間よりも短く、１サイクルの処理時間のうち、ドライエッチングの処理時間とパッシベーションの処理時間との比が、１．７５以上、２．２５未満であること、が好ましい。 Application Example 6 In the method of manufacturing a semiconductor device according to the application example described above, in the second cycle etching process, the processing time of one cycle of dry etching and passivation is one cycle of the first cycle etching process. It is preferable that the ratio of the dry etching processing time to the passivation processing time is 1.75 or more and less than 2.25 out of the processing time of one cycle.
このようにすれば、半導体基板の深い部分において貫通孔の内周面の凹凸を、絶縁層がほぼ均一にできる範囲の大きさに管理することができる。 In this way, it is possible to manage the unevenness of the inner peripheral surface of the through hole in a deep portion of the semiconductor substrate so that the insulating layer can be made almost uniform.
［適用例７］上記適用例に係る半導体装置の製造方法において、前記第２のサイクルエッチング工程において、前記素子回路層の配線層と前記第１主面との間にある絶縁層が、前記ドライエッチングのストッパーであること、が好ましい。 Application Example 7 In the method of manufacturing a semiconductor device according to the application example, in the second cycle etching step, an insulating layer between the wiring layer of the element circuit layer and the first main surface is the dry circuit. An etching stopper is preferred.
このようにすれば、第１主面と貫通孔が交差する位置の径方向隅部まで開口させることができる。 If it does in this way, it can open to the radial direction corner of the position where a 1st main surface and a through-hole cross | intersect.
［適用例８］本適用例に係る回路装置は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板と、前記第１主面と前記第２主面との間を貫通し、前記第１主面側のスキャロップ幅及びノッチ深さが、前記第２主面側のスキャロップ幅及びノッチ深さよりも小さい貫通孔と、前記貫通孔の内周面に設けられる絶縁層と、前記絶縁層の内周面に形成され、前記素子回路層の配線層に接続されると共に、前記第２主面まで貫通する貫通電極と、を有する半導体装置と、前記第１主面に対向する表面に配線層が露出された電子デバイスと、前記貫通電極と前記電子デバイスの配線層とを接続する接続端子と、を備えることを特徴とする。 Application Example 8 A circuit device according to this application example includes a semiconductor substrate having a first main surface on which an element circuit layer is provided, and a second main surface opposite to the first main surface, A through-hole penetrating between the first main surface and the second main surface, the scallop width and notch depth on the first main surface side being smaller than the scallop width and notch depth on the second main surface side; An insulating layer provided on the inner peripheral surface of the through-hole, and a through-electrode formed on the inner peripheral surface of the insulating layer, connected to the wiring layer of the element circuit layer, and penetrating to the second main surface , A semiconductor device having a wiring layer exposed on a surface facing the first main surface, and a connection terminal connecting the through electrode and the wiring layer of the electronic device. And
本適用例によれば、半導体基板と貫通電極との絶縁性の信頼性を高めた半導体装置を用いることによって、信頼性が高い回路装置を実現できる。
また、半導体装置は、半導体基板の厚さに対する開口部の直径が小さい貫通孔を開口させることができることから、貫通電極間の距離が小さくでき、貫通電極の高密度化によって回路装置の小型化も実現できる。
According to this application example, a circuit device with high reliability can be realized by using a semiconductor device in which the reliability of insulation between the semiconductor substrate and the through electrode is increased.
In addition, since the semiconductor device can open through holes having a small diameter of the opening with respect to the thickness of the semiconductor substrate, the distance between the through electrodes can be reduced, and the circuit device can be downsized by increasing the density of the through electrodes. realizable.
［適用例９］上記適用例に係る回路装置は、前記接続端子が、前記貫通電極または前記基板の配線層に形成されたバンプであること、が好ましい。 Application Example 9 In the circuit device according to the application example, it is preferable that the connection terminal is a bump formed on the through electrode or the wiring layer of the substrate.
接続端子をバンプにすることで、貫通電極間の距離を小さくできることと、半導体装置と回路基板とを重ねて接続する三次元実装とを実現でき、回路装置の小型化・薄型化を実現できる。 By using bumps as the connection terminals, the distance between the through electrodes can be reduced, and three-dimensional mounting in which the semiconductor device and the circuit board are overlapped and connected can be realized, and the circuit device can be reduced in size and thickness.
［適用例１０］本適用例に係る電子機器は、前述した適用例に記載の回路装置が備えられていること、が好ましい。 Application Example 10 The electronic apparatus according to this application example is preferably provided with the circuit device described in the application example described above.
本適用例に係る電子機器は、上述した半導体装置または回路装置を用いることにより、高密度化と小型化・軽量化を実現しつつ信頼性を高めることができる。 The electronic apparatus according to this application example can increase the reliability while realizing high density, small size, and light weight by using the above-described semiconductor device or circuit device.
以下、本発明の実施形態を図面を参照して説明する。
なお、以下の説明で参照する図は、各部材を認識可能な大きさとするため、各部材ないし部分の縦横の縮尺が実際のものとは異なる模式図である。
（半導体装置）
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Note that the drawings referred to in the following description are schematic diagrams in which the vertical and horizontal scales of each member or part are different from actual ones in order to make each member a recognizable size.
(Semiconductor device)
図１は、半導体装置１０の一部を示す断面図であり、（ａ）は貫通電極５０を示し、（ｂ）は貫通孔２０の詳細を示す断面図である。なお、貫通電極５０は半導体基板１１に多数形成されているが、そのうちの一つを例示して説明する。（ａ）に示すように、半導体装置１０は、素子回路層３０が設けられている第１主面１１ａと、第１主面１１ａとは反対側の第２主面１１ｂと、を有する半導体基板１１と、第１主面１１ａと第２主面１１ｂとの間を貫通する貫通孔２０と、貫通孔２０の内周面に設けられる絶縁層４０と、絶縁層４０の内周面に素子回路層３０の配線層３３に接続されると共に、第２主面１１ｂまで貫通するよう形成されている貫通電極５０と、を有している。
本実施形態では、半導体基板１１はＳｉ基板である。
FIG. 1 is a cross-sectional view showing a part of the semiconductor device 10, (a) shows a through electrode 50, and (b) is a cross-sectional view showing details of the through hole 20. A large number of through electrodes 50 are formed on the semiconductor substrate 11, and one of them will be described as an example. As shown to (a), the semiconductor device 10 has the 1st main surface 11a in which the element circuit layer 30 is provided, and the 2nd main surface 11b on the opposite side to the 1st main surface 11a. 11, a through hole 20 penetrating between the first main surface 11 a and the second main surface 11 b, an insulating layer 40 provided on the inner peripheral surface of the through hole 20, and an element circuit on the inner peripheral surface of the insulating layer 40 A through electrode 50 connected to the wiring layer 33 of the layer 30 and formed so as to penetrate to the second main surface 11b.
In the present embodiment, the semiconductor substrate 11 is a Si substrate.
素子回路層３０は、集積回路（ＩＣ）やセンサー回路などであって、複数の回路素子、配線層、及び絶縁層が積層されて形成されている。図１では、配線層３３と、配線層３３を挟むように形成されている絶縁層３１，３２とを例示している。絶縁層３１は、半導体基板１１の第１主面１１ａと配線層３３との間にあり、第１主面１１ａに密着している。 The element circuit layer 30 is an integrated circuit (IC), a sensor circuit, or the like, and is formed by laminating a plurality of circuit elements, a wiring layer, and an insulating layer. In FIG. 1, the wiring layer 33 and insulating layers 31 and 32 formed so as to sandwich the wiring layer 33 are illustrated. The insulating layer 31 is between the first main surface 11a of the semiconductor substrate 11 and the wiring layer 33, and is in close contact with the first main surface 11a.
絶縁層４０は、ＳｉＯ2やＳｉＮなどの無機質や、樹脂材料を用いることができ、貫通孔２０の内周面と第２主面１１ｂとに連続して設けられている。絶縁層４０の膜厚は、貫通孔２０の内周面では２μｍ〜５μｍ、第２主面１１ｂ側では５μｍ程度である。絶縁層４０の内周面にはバリア層４１が設けられ、バリア層４１の内周面にはシード層４２が設けられている。バリア層４１は、Ｔｉ、ＴｉＷ、ＴｉＮなどで形成され、シード層４２はＣｕなどの金属で形成される。バリア層４１の膜厚は１００ｎｍ、シード層４２の膜厚は３００ｎｍ程度である。 The insulating layer 40 can be made of an inorganic material such as SiO 2 or SiN, or a resin material, and is continuously provided on the inner peripheral surface of the through hole 20 and the second main surface 11b. The film thickness of the insulating layer 40 is about 2 μm to 5 μm on the inner peripheral surface of the through hole 20, and about 5 μm on the second main surface 11 b side. A barrier layer 41 is provided on the inner peripheral surface of the insulating layer 40, and a seed layer 42 is provided on the inner peripheral surface of the barrier layer 41. The barrier layer 41 is formed of Ti, TiW, TiN or the like, and the seed layer 42 is formed of a metal such as Cu. The barrier layer 41 has a thickness of 100 nm, and the seed layer 42 has a thickness of about 300 nm.
そして、シード層４２の内周面には、貫通電極５０が充填されている。貫通電極５０は半導体基板１１を貫通しており、一方の端部は配線層３３に接続され、他方の端部は第２主面１１ｂから露出している。貫通電極５０は、第２主面１１ｂ上において、バリア層４１、シード層４２、貫通電極５０の順に積層されている。貫通電極５０の第２主面１１ｂ側は、図示しない他の半導体装置や回路基板等との接続を行う再配線層５１である。貫通電極５０としてはＣｕ等が用いられる。
なお、半導体装置において貫通孔２０をビアホール、貫通電極５０をビアと表す場合がある。
The inner peripheral surface of the seed layer 42 is filled with the through electrode 50. The through electrode 50 penetrates the semiconductor substrate 11, one end is connected to the wiring layer 33, and the other end is exposed from the second main surface 11 b. The through electrode 50 is laminated in the order of the barrier layer 41, the seed layer 42, and the through electrode 50 on the second major surface 11 b. The second main surface 11b side of the through electrode 50 is a rewiring layer 51 for connection to other semiconductor devices, circuit boards, and the like (not shown). Cu or the like is used as the through electrode 50.
In the semiconductor device, the through hole 20 may be referred to as a via hole and the through electrode 50 may be referred to as a via.
続いて、図１（ｂ）を参照して貫通孔２０内周面の状態を説明する。なお、貫通孔２０の内周面形状は誇張して表している。貫通孔２０は、半導体基板１１の総厚みＨ０のうち、第２主面１１ｂ側から深さＨ１の領域と、第１主面１１ａまでの深さＨ２の領域とを有している。貫通孔２０は、後述するドライエッチングとパッシベーションとを繰り返すサイクルエッチングによって形成されるため、図示するように、内周面には径方向に襞状の凹凸形状が形成される。この襞状の凹凸形状をスキャロップ形状（または、単にスキャロップ）という。そして、凹凸形状のうち、凹になっている部分をノッチという。また、凹凸形状の深さ方向のピッチをスキャロップ幅と表す。 Next, the state of the inner peripheral surface of the through hole 20 will be described with reference to FIG. In addition, the inner peripheral surface shape of the through hole 20 is exaggerated. The through hole 20 has a region having a depth H1 from the second main surface 11b side and a region having a depth H2 to the first main surface 11a in the total thickness H0 of the semiconductor substrate 11. Since the through-hole 20 is formed by cycle etching that repeats dry etching and passivation, which will be described later, as shown in the drawing, a bowl-shaped uneven shape is formed in the radial direction on the inner peripheral surface. This bowl-shaped uneven shape is called a scalloped shape (or simply scalloped). Of the uneven shape, the concave portion is called a notch. The pitch in the depth direction of the concavo-convex shape is represented as the scallop width.
図示した貫通孔２０のＨ２領域におけるスキャロップ幅及びノッチ深さは、Ｈ１領域におけるスキャロップ幅及びノッチ深さよりも小さくなっている。 The scallop width and notch depth in the H2 region of the illustrated through hole 20 are smaller than the scallop width and notch depth in the H1 region.
貫通孔２０の内周面に形成する絶縁層４０は、スキャロップ形状の凹凸によって影となる部分ができ、均一に形成することは困難であり、半導体基板１１（Ｓｉ基板）と貫通電極５０との絶縁性が損なわれることがある。そこで、貫通孔２０のうち、第１主面１１ａに近い深い部分（Ｈ２領域）のスキャロップ幅及びノッチ深さを、第２主面１１ｂ側の浅い部分（Ｈ１領域）のスキャロップ幅及びノッチ深さよりも小さくすることで、貫通孔２０の深い部分でも絶縁層４０をほぼ均一に形成することができる。このことから、半導体基板１１と貫通電極５０との絶縁を確実に行い、半導体装置１０の信頼性を高めることができる。
（半導体装置の製造方法）
The insulating layer 40 formed on the inner peripheral surface of the through-hole 20 has a shadowed portion due to the scallop-shaped unevenness, and it is difficult to form the insulating layer 40 uniformly, and the semiconductor substrate 11 (Si substrate) and the through-electrode 50 Insulation may be impaired. Therefore, the scallop width and notch depth of the deep portion (H2 region) close to the first main surface 11a in the through hole 20 are larger than the scallop width and notch depth of the shallow portion (H1 region) on the second main surface 11b side. The insulating layer 40 can be formed almost uniformly even in a deep portion of the through hole 20. Thus, the semiconductor substrate 11 and the through electrode 50 can be reliably insulated and the reliability of the semiconductor device 10 can be improved.
(Method for manufacturing semiconductor device)
続いて、前述した半導体装置１０の製造方法について説明する。
図２〜図５は、半導体装置１０の製造方法の主たる工程を示す断面図である。なお、貫通電極５０は半導体基板１１に多数形成されており、これらはウエハーの状態でバッチ処理によって一括形成されるので、そのうちの一つを例示して説明する。まず、図２（ａ）に示すように、第１主面１１ａに素子回路層３０が形成された半導体基板１１を準備する。素子回路層３０は、配線層３３と、配線層３３を挟むように形成されている絶縁層３１，３２とが形成されている。絶縁層３１は、半導体基板１１の第１主面１１ａに密着している。
Next, a method for manufacturing the semiconductor device 10 described above will be described.
2 to 5 are cross-sectional views illustrating the main steps of the method for manufacturing the semiconductor device 10. A large number of through electrodes 50 are formed on the semiconductor substrate 11, and these are formed in a batch by batch processing in the state of a wafer, and one of them will be described as an example. First, as shown in FIG. 2A, the semiconductor substrate 11 having the element circuit layer 30 formed on the first main surface 11a is prepared. The element circuit layer 30 includes a wiring layer 33 and insulating layers 31 and 32 formed so as to sandwich the wiring layer 33. The insulating layer 31 is in close contact with the first main surface 11 a of the semiconductor substrate 11.
素子回路層３０の上面（図示下側）には、支持基板６０が接着層６１によって貼着されている。支持基板６０は、後工程における半導体基板１１の割れの防止や取り扱い易さを向上させるために用いられ、半導体基板１１と線膨張率が近いパイレックス（登録商標）ガラスや石英ガラス等が用いられる。 A support substrate 60 is attached to the upper surface (lower side in the drawing) of the element circuit layer 30 with an adhesive layer 61. The support substrate 60 is used to prevent cracking of the semiconductor substrate 11 in the subsequent process and improve ease of handling. Pyrex (registered trademark) glass, quartz glass, or the like having a linear expansion coefficient close to that of the semiconductor substrate 11 is used.
半導体基板１１は、素子回路層３０を形成するまでは製品状態のときよりも総厚みが厚いことから、支持基板６０を貼着した後、研削加工により上面１２から第２主面１１ｂまでの厚みを研削する。本実施の形態では、半導体基板１１の研削後の厚みは５０μｍ〜１００μｍ程度である。 Since the total thickness of the semiconductor substrate 11 is larger than that in the product state until the element circuit layer 30 is formed, the thickness from the upper surface 12 to the second main surface 11b is applied by grinding after the support substrate 60 is attached. Grind. In the present embodiment, the thickness of the semiconductor substrate 11 after grinding is about 50 μm to 100 μm.
図２（ｂ）は、貫通孔２０を開口するための開口部７０ａが開口されたマスク層７０の形成工程を示している。マスク層７０は、感光性の樹脂、シリコン酸化膜（ＳｉＯ2）などの絶縁膜を用いており、所定の大きさ・形状の開口部７０ａを開口する。 FIG. 2B shows a process of forming the mask layer 70 in which the opening 70 a for opening the through hole 20 is opened. The mask layer 70 uses an insulating film such as a photosensitive resin or a silicon oxide film (SiO 2 ), and opens an opening 70 a having a predetermined size and shape.
続いて、第１のサイクルエッチング工程と、第２のサイクルエッチング工程によって第１主面１１ａと第２主面１１ｂとを貫通する貫通孔２０を開口する。
図２（ｃ）は、第１のサイクルエッチング工程を示す断面図である。第１のサイクルエッチング工程では、第２主面１１ｂから第１主面１１ａに到達する途中までの開口部２１を開口する。第１のサイクルエッチング工程では、ドライエッチングとパッシベーション（デポジションと表すことがある）とを交互に繰り返して深さＨ１まで開口させる。
Subsequently, a through-hole 20 that penetrates the first main surface 11a and the second main surface 11b is opened by the first cycle etching step and the second cycle etching step.
FIG. 2C is a cross-sectional view showing the first cycle etching process. In the first cycle etching step, the opening 21 is opened from the second main surface 11b to the middle of reaching the first main surface 11a. In the first cycle etching step, dry etching and passivation (which may be referred to as deposition) are alternately repeated until the depth H1 is opened.
第１のサイクルエッチング工程では、パッシベーションと、ＳＦ6、Ｏ2等のガスを用いてパッシベーションで保護された場所以外のＳｉを除去するドライエッチングとを繰り返して、深さＨ１に到達するまで繰り返す。
次に、第２のサイクルエッチング工程を実行し、開口部２１から絶縁層３１に達するまで貫通部２２を開口し、貫通孔２０として半導体基板１１を貫通させる。
In the first cycle etching process, passivation and dry etching for removing Si other than the place protected by passivation using a gas such as SF 6 and O 2 are repeated until the depth H1 is reached.
Next, a second cycle etching process is performed, the through portion 22 is opened until the insulating layer 31 is reached from the opening portion 21, and the semiconductor substrate 11 is penetrated as the through hole 20.
図２（ｄ）は、第２のサイクルエッチング工程を示す断面図である。第２のサイクルエッチング工程では、第１のサイクルエッチング工程の後に、開口部２１からドライエッチングとパッシベーションとを交互に繰り返し、第１主面１１ａに達するまで貫通する貫通部２２を開口する。つまり、第２のサイクルエッチング工程では、深さＨ２の領域を開口し、その結果貫通孔２０が形成できる。本実施の形態では、貫通孔２０の内径は１０μｍ〜２０μｍ程度である。従って、貫通孔２０のアスペクト比は３〜７である。 FIG. 2D is a cross-sectional view showing a second cycle etching process. In the second cycle etching step, after the first cycle etching step, dry etching and passivation are alternately repeated from the opening 21 to open the penetrating portion 22 until it reaches the first main surface 11a. That is, in the second cycle etching process, a region having a depth H2 is opened, and as a result, the through hole 20 can be formed. In the present embodiment, the inner diameter of the through hole 20 is about 10 μm to 20 μm. Therefore, the aspect ratio of the through hole 20 is 3-7.
第２のサイクルエッチング工程では、第１のサイクルエッチング工程と同様に、ＳＦ6、Ｏ2等のガスを用いたドライエッチングによってパッシベーション（レジスト）で保護された場所以外のＳｉを除去し、Ｃ4Ｆ8、Ｏ2等のガスを用いたパッシベーション（レジスト）で保護しながら絶縁層３１に到達するまでこのエッチングを繰り返す。 In the second cycle etching process, similarly to the first cycle etching process, Si other than the place protected by the passivation (resist) is removed by dry etching using a gas such as SF 6 or O 2 , and C 4 This etching is repeated until the insulating layer 31 is reached while being protected by passivation (resist) using a gas such as F 8 or O 2 .
なお、第１のサイクルエッチング工程及び第２サイクルエッチング工程による貫通孔開口条件は、図５を参照して後述する。 The through hole opening conditions in the first cycle etching process and the second cycle etching process will be described later with reference to FIG.
貫通孔２０を形成後、図３（ｅ）に示すようにマスク層７０を除去する。
次に、図３（ｆ）に示すように、貫通孔２０の開口範囲の絶縁層３１を除去し、配線層３３の接続面３３ａを露出させる。絶縁層３１の除去は、前述した貫通孔２０の開口の際のドライエッチングと同じ装置、同じ方法で行うことができる。なお、マスク層７０がＳｉＯ2の場合には、マスク層７０の除去と絶縁層３１の除去工程とを、同じ装置を用いて同時に行うことができる。
After the through hole 20 is formed, the mask layer 70 is removed as shown in FIG.
Next, as shown in FIG. 3F, the insulating layer 31 in the opening range of the through hole 20 is removed, and the connection surface 33a of the wiring layer 33 is exposed. The removal of the insulating layer 31 can be performed by the same apparatus and the same method as the dry etching when the through hole 20 is opened. When the mask layer 70 is SiO 2 , the removal of the mask layer 70 and the removal process of the insulating layer 31 can be performed simultaneously using the same apparatus.
次に、図３（ｇ）に示すように、貫通孔２０の内周面と配線層３３の接続面３３ａと、第２主面１１ｂに絶縁層４０を形成する。絶縁層４０は、ＳｉＯ2やＳｉＮの絶縁膜をＣＶＤ法（化学的気相成長法）によって形成する。絶縁層４０は、後工程で形成するバリア層４１及びシード層４２と貫通電極５０とを絶縁するものである。 Next, as shown in FIG. 3G, an insulating layer 40 is formed on the inner peripheral surface of the through hole 20, the connection surface 33a of the wiring layer 33, and the second main surface 11b. As the insulating layer 40, an insulating film of SiO 2 or SiN is formed by a CVD method (chemical vapor deposition method). The insulating layer 40 insulates the through electrode 50 from the barrier layer 41 and the seed layer 42 formed in a later step.
次に、図３（ｈ）に示すように、貫通孔２０の底部絶縁層４０ａを除去し、配線層３３の接続面３３ａを露出させる。底部絶縁層４０ａの除去は、Ｃ２Ｆ６、ＣＦ４、ＣＨＦ３等により酸化膜エッチャーを用いて行う。 Next, as shown in FIG. 3H, the bottom insulating layer 40a of the through hole 20 is removed, and the connection surface 33a of the wiring layer 33 is exposed. The bottom insulating layer 40a is removed using C2F6, CF4, CHF3, etc., using an oxide film etcher.
次に、図４（ｉ）に示すように、絶縁層４０及び配線層３３の接続面３３ａの表面にバリア層４１、シード層４２を順に形成する。バリア層４１には、Ｔｉ、ＴｉＷ、ＴｉＮ等を用いる。シード層４２にはＣｕを用いる。バリア層４１及びシード層４２の形成は、スパッタリング法またはＣＶＤ法によって行われる。
なお、絶縁層４０、バリア層４１、及びシード層４２は第２主面１１ｂの表面全体にも形成する。
Next, as shown in FIG. 4I, a barrier layer 41 and a seed layer 42 are formed in this order on the surface of the connection surface 33a of the insulating layer 40 and the wiring layer 33. For the barrier layer 41, Ti, TiW, TiN or the like is used. Cu is used for the seed layer 42. The barrier layer 41 and the seed layer 42 are formed by a sputtering method or a CVD method.
The insulating layer 40, the barrier layer 41, and the seed layer 42 are also formed on the entire surface of the second main surface 11b.
次に、図４（ｊ）に示すように、シード層４２の表面にＣｕからなる貫通電極５０を形成する。貫通電極５０は、シード層４２で形成された貫通孔２０の内部にメッキ充填されると共に、第２主面１１ｂの上面（シード層４２の上面）にも形成される。続いて、エッチングによって再配線層５１、シード層４２、バリア層４１、絶縁層４０を図４（ｊ）に示すようにパターニングする。その後、支持基板６０を剥離し、半導体装置１０の一つ一つに個片化する。
なお、絶縁層４０、バリア層４１、シード層４２を形成する際に、再配線層５１の形状にパターニングされたレジストを形成しておいてもよい。
また、半導体装置１０を他の回路デバイスと接続する場合には、再配線層５１にバンプを形成することができる。
Next, as illustrated in FIG. 4J, a through electrode 50 made of Cu is formed on the surface of the seed layer 42. The through electrode 50 is filled in the through hole 20 formed by the seed layer 42 and is also formed on the upper surface of the second main surface 11b (the upper surface of the seed layer 42). Subsequently, the rewiring layer 51, the seed layer 42, the barrier layer 41, and the insulating layer 40 are patterned by etching as shown in FIG. Thereafter, the support substrate 60 is peeled and separated into individual semiconductor devices 10.
When forming the insulating layer 40, the barrier layer 41, and the seed layer 42, a resist patterned in the shape of the rewiring layer 51 may be formed.
Further, when the semiconductor device 10 is connected to another circuit device, bumps can be formed on the rewiring layer 51.
次に、前述した第１のサイクルエッチング工程及び第２サイクルエッチング工程による貫通孔２０の開口条件について説明する。
図５は、第１のサイクルエッチング工程及び第２サイクルエッチング工程の細部を示し、（ａ）は第１のサイクルエッチング工程によって形成された開口部２１、（ｂ）は第２のサイクルエッチング工程によって形成された貫通部２２を示している。図５（ａ）において、第１のサイクルエッチング工程では、ドライエッチングとパッシベーション（デポジション）とを交互に繰り返して半導体基板１１の貫通孔２０の一部である開口部２１を形成する。
Next, conditions for opening the through holes 20 in the first cycle etching process and the second cycle etching process described above will be described.
FIG. 5 shows details of the first cycle etching step and the second cycle etching step, (a) shows the opening 21 formed by the first cycle etching step, and (b) shows the second cycle etching step. The formed penetration 22 is shown. In FIG. 5A, in the first cycle etching step, dry etching and passivation (deposition) are alternately repeated to form an opening 21 that is a part of the through hole 20 of the semiconductor substrate 11.
開口部２１は、第２主面１１ｂから深さＨ１までＳｉを除去することで形成される。ドライエッチングとパッシベーションとを交互に繰り返すことで、開口部２１の内周面には、図示するような襞状の凹凸形状を有するスキャロップＳ（スキャロップ形状）が形成される。このスキャロップＳの凹凸のピッチ（スキャロップ幅）をＳ１、凹部の深さ（ノッチ深さ）をＳ２とする。スキャロップ幅Ｓ１と、ノッチ深さＳ２、及び開口部２１の内周面の状態は、ドライエッチングとデポジションの時間及び時間比に影響される。この関係を表１、図６を参照して説明する。なお、図５も参照する。
図６は、貫通孔２０の切断面の拡大写真である。図６に示す貫通孔上部は第１サイクルエッチング工程の領域、貫通孔底部は第２サイクルエッチング工程の領域を示しており、Ｓはスキャロップである。
なお、表１と図６とに示す試料番号は対応している。
The opening 21 is formed by removing Si from the second major surface 11b to a depth H1. By alternately repeating dry etching and passivation, a scallop S (scallop shape) having a bowl-shaped uneven shape as shown in the figure is formed on the inner peripheral surface of the opening 21. The concavo-convex pitch (scallop width) of the scallop S is S1, and the recess depth (notch depth) is S2. The scallop width S1, the notch depth S2, and the state of the inner peripheral surface of the opening 21 are affected by the time and ratio of dry etching and deposition. This relationship will be described with reference to Table 1 and FIG. Reference is also made to FIG.
FIG. 6 is an enlarged photograph of the cut surface of the through hole 20. The upper part of the through-hole shown in FIG. 6 shows the area of the first cycle etching process, the bottom of the through-hole shows the area of the second cycle etching process, and S is scallop.
The sample numbers shown in Table 1 and FIG. 6 correspond to each other.
表１において、「ステップ時間（ｓｅｃ）」はデポジション（ＤＰ）と、ドライエッチング（ＥＴ）のそれぞれの工程時間を表し、ＤＰとＥＴの和を「１サイクルの時間（sec）」で表している。また、表中の「ＥＴ時間比対ＤＰ」は、ＥＴに対するＤＰの時間比（ＥＴ／ＤＰ）を表している。表１及び図６において、各試料のスキャロップ幅Ｓ１と、ノッチ深さＳ２と、開口部２１の内周面の状態を比較する。
まず、スキャロップ幅Ｓ１を比較する。スキャロップ幅Ｓ１を大きい順に並べると、ＮＯ．１＞ＮＯ．２＞ＮＯ．３＞ＮＯ．４となる。
次に、ノッチ深さＳ２を比較する。ノッチ深さＳ２を大きい順に並べると、ＮＯ．１＞ＮＯ．２＞ＮＯ．３＞ＮＯ．４となる。
次に、表面状態を比較する。スキャロップの表面の荒さを大きい順に並べると、ＮＯ．２＞ＮＯ．１＞ＮＯ．３＞ＮＯ．４となる。
In Table 1, “step time (sec)” represents the process time of each of deposition (DP) and dry etching (ET), and the sum of DP and ET is represented by “one cycle time (sec)”. Yes. Further, “ET time ratio vs. DP” in the table represents a time ratio (ET / DP) of DP with respect to ET. In Table 1 and FIG. 6, the scallop width S1, the notch depth S2, and the state of the inner peripheral surface of the opening 21 of each sample are compared.
First, the scallop width S1 is compared. If the scallop width S1 is arranged in descending order, NO. 1> NO. 2> NO. 3> NO. 4.
Next, the notch depth S2 is compared. When the notch depths S2 are arranged in descending order, NO. 1> NO. 2> NO. 3> NO. 4.
Next, the surface states are compared. If the roughness of the surface of the scallop is arranged in descending order, NO. 2> NO. 1> NO. 3> NO. 4.
スキャロップ幅Ｓ１とノッチ深さＳ２が大きくなり、表面状態の荒さが大きくなると、後工程の絶縁層４０の密着性が悪くなる傾向がある。また、ノッチ深さＳ２が大きくなると絶縁層４０の均一性が損なわれると共に、第２のサイクルエッチング工程で、スキャロップ表面にダメージを与えることがある。
従って、表１の試料では、ＮＯ．４が絶縁層４０の密着性と均一性がよいことが分かる。
When the scallop width S1 and the notch depth S2 are increased and the roughness of the surface state is increased, the adhesion of the insulating layer 40 in the subsequent process tends to be deteriorated. Further, when the notch depth S2 increases, the uniformity of the insulating layer 40 is impaired, and the scallop surface may be damaged in the second cycle etching step.
Therefore, in the sample of Table 1, NO. 4 shows that the insulating layer 40 has good adhesion and uniformity.
表１の結果から、ドライエッチングとデポジションの１サイクルの処理時間を５秒以上、１０秒以下とし、ＥＴに対するＤＰの時間比（ＥＴ／ＤＰ）を２．５以上３．０未満にすれば、絶縁層４０の半導体基板１１との密着性と均一性が優れていることが推察できる。 From the results in Table 1, if the processing time of one cycle of dry etching and deposition is 5 seconds or more and 10 seconds or less and the time ratio of DP to ET (ET / DP) is 2.5 or more and less than 3.0, It can be inferred that the adhesion and uniformity of the insulating layer 40 with the semiconductor substrate 11 are excellent.
次に、第２のサイクルエッチング工程を説明する。貫通部２２は、開口部２１を形成した後、第１のサイクルエッチング工程と同様に、ドライエッチングとデポジションを交互に繰り返す第２のサイクルエッチング工程によって、深さＨ１の位置から第１主面１１ａに達する位置まで開口される。第２のサイクルエッチング工程においても、図示するような襞状の凹凸を有するスキャロップＳ（スキャロップ形状）が形成される。このスキャロップＳの凹凸の幅（スキャロップ幅）をＳ３、凹部の深さ（ノッチ深さ）をＳ４とする。スキャロップ幅Ｓ３と、ノッチ深さＳ４、及び貫通部２２の内周面の状態は、ドライエッチングとデポジションの時間及び時間比と、前工程の第１のサイクルエッチング工程で形成されるスキャロップ形状に影響される。この関係を表２、図７を参照して説明する。なお、図５も参照する。
図７は、貫通孔２０の切断面の拡大写真である。図７に示す貫通孔上部は第１サイクルエッチング工程の領域、貫通孔底部は第２サイクルエッチング工程の領域を示しており、Ｓはスキャロップである。
なお、表２と図７とに示す試料番号は対応している。
Next, the second cycle etching process will be described. After the opening 21 is formed, the penetrating part 22 is formed from the position of the depth H1 by the second cycle etching process in which dry etching and deposition are alternately repeated, similarly to the first cycle etching process. It opens to the position which reaches 11a. Also in the second cycle etching step, a scallop S (scalloped shape) having a bowl-shaped unevenness as illustrated is formed. The concavo-convex width (scallop width) of the scallop S is S3, and the recess depth (notch depth) is S4. The scallop width S3, the notch depth S4, and the state of the inner peripheral surface of the through-hole 22 are the scallop shape formed in the first cycle etching process of the previous process and the time and time ratio of dry etching and deposition. Affected. This relationship will be described with reference to Table 2 and FIG. Reference is also made to FIG.
FIG. 7 is an enlarged photograph of the cut surface of the through hole 20. The upper part of the through-hole shown in FIG. 7 shows the area of the first cycle etching process, the bottom of the through-hole shows the area of the second cycle etching process, and S is a scallop.
The sample numbers shown in Table 2 and FIG. 7 correspond to each other.
なお、表２の記載項目は、第１のサイクルエッチング工程と第２のサイクルエッチング工程におけるステップ時間、１サイクルの時間、ＥＴ／ＤＰを表している。 The items described in Table 2 represent step times, one cycle time, and ET / DP in the first cycle etching process and the second cycle etching process.
表２及び図７において、第１のサイクルエッチング工程の項に記載の試料ＮＯ．５と試料ＮＯ．６は、表１に記載のＮＯ．１と同条件であり、ＮＯ．７〜ＮＯ．９は表１に記載のＮＯ．４と同条件である。表２には、これら第１のサイクルエッチング工程の各条件の対する第２のサイクルエッチング工程の条件の組み合わせを表している。
前述した表１に記載の条件と、表２の第２サイクルエッチング工程のスキャロップ幅Ｓ３と、ノッチ深さＳ４と、貫通部２２の内周面の状態を比較する。
In Table 2 and FIG. 7, the sample No. described in the section of the first cycle etching step. 5 and sample NO. 6 is the NO. 1 and the same condition as NO. 7-NO. 9 is the NO. This is the same condition as 4. Table 2 shows combinations of conditions of the second cycle etching process with respect to the conditions of the first cycle etching process.
The conditions described in Table 1 described above, the scallop width S3 in the second cycle etching step in Table 2, the notch depth S4, and the state of the inner peripheral surface of the through portion 22 are compared.
試料ＮＯ．５の組み合わせでは、第１のサイクルエッチング工程と第２のサイクルエッチング工程のドライエッチングとデポジションの条件は同じであり、このような組み合わせでは、第１主面１１ａに近い領域で、スキャロップ幅が、Ｓ１≒Ｓ３、ノッチ深さが、Ｓ４＞Ｓ２となり、絶縁層４０の均一性が得られなかった。
試料ＮＯ．６の組み合わせでは、第２のサイクルエッチング工程の１サイクル時間が５秒と短いためスキャロット幅がＳ１＞Ｓ３、ノッチ深さがＳ４＜Ｓ２となり、しかもＨ２領域のうち、Ｈ１領域に近い位置で表面荒れが発生し、絶縁層４０の均一性と密着性が得られなかった。
Sample No. In the combination of 5, the conditions of the dry etching and the deposition in the first cycle etching step and the second cycle etching step are the same, and in such a combination, the scallop width is in a region close to the first main surface 11a. , S1≈S3, the notch depth is S4> S2, and the uniformity of the insulating layer 40 cannot be obtained.
Sample No. With the combination of 6, the one cycle time of the second cycle etching process is as short as 5 seconds, so the scallop width is S1> S3, the notch depth is S4 <S2, and the H2 region is close to the H1 region. Surface roughness occurred, and the uniformity and adhesion of the insulating layer 40 could not be obtained.
試料ＮＯ．７の組み合わせでは、第１のサイクルエッチング工程単独の場合では（表１参照）、良好な条件であったが、第２のサイクルエッチング工程との組み合わせにおいて、試料ＮＯ．６と同様な結果であった。 Sample No. In the combination of No. 7, the first cycle etching process alone (see Table 1) was a good condition, but in the combination with the second cycle etching process, the sample NO. The result was the same as in Example 6.
試料ＮＯ．８、試料ＮＯ．９それぞれの組み合わせでは、スキャロップ幅がＳ１≒Ｓ３、ノッチ深さが、Ｓ４≒Ｓ２となり、Ｈ２領域のうち、Ｈ１領域に近い位置で表面荒れが他の組み合わせよりも小さいことから、絶縁層４０の均一性と密着性とが得られた。 Sample No. 8. Sample No. 9 In each combination, the scallop width is S1≈S3, the notch depth is S4≈S2, and the surface roughness is smaller in the H2 region near the H1 region than in other combinations. Uniformity and adhesion were obtained.
以上説明した第１サイクルエッチング工程と第２サイクルエッチング工程の条件において、良好な絶縁層４０の均一性と密着性を得るための条件は、第２のサイクルエッチング工程のエッチングレートを、第１のエッチングレートよりも小さくすることであって、以下に整理する。
第１のサイクルエッチング工程では、１サイクルの処理時間が５秒以上１０秒未満とし、ドライエッチングの処理時間ＥＴに対するデポジションの処理時間ＤＰの時間比（ＥＴ／ＤＰ）を２．５以上３．０未満とする。
第２のサイクルエッチング工程では、１サイクルの処理時間を第１のサイクルエッチング工程の１サイクルの処理時間よりも短くし、ドライエッチングの処理時間ＥＴに対するデポジションの処理時間ＤＰの時間比（ＥＴ／ＤＰ）を１．７５以上２．２５未満とする。
In the conditions of the first cycle etching process and the second cycle etching process described above, the condition for obtaining good uniformity and adhesion of the insulating layer 40 is that the etching rate of the second cycle etching process is the same as that of the first cycle etching process. This is to make it smaller than the etching rate.
In the first cycle etching step, the processing time of one cycle is set to 5 seconds or more and less than 10 seconds, and the time ratio (ET / DP) of the deposition processing time DP to the dry etching processing time ET is 2.5 or more. Less than 0.
In the second cycle etching step, the processing time of one cycle is made shorter than the processing time of one cycle of the first cycle etching step, and the time ratio of the deposition processing time DP to the processing time ET of dry etching (ET / DP) is 1.75 or more and less than 2.25.
以上説明した半導体装置１０の製造方法によれば、以下の効果が得られる。
本実施形態の半導体装置１０の製造方法では、第１のサイクルエッチング工程と第２のサイクルエッチング工程によって半導体基板１１に貫通孔２０を形成し、貫通孔２０内に貫通電極５０を形成する。ドライエッチングとパッシベーション（デポジション）を繰り返すサイクルエッチングによって貫通孔２０を開口する場合、貫通孔２０の内周面にスキャロップ形状が形成される。そこで、第２のサイクルエッチング工程のエッチングレートを、第１のサイクルエッチング工程のエッチングレートよりも小さくすることによって、貫通孔２０の深い部分のノッチ深さＳ４が小さくなり、絶縁層４０を均一に形成することができる。このことによって、半導体基板１１と貫通電極５０との絶縁性の信頼性を高めることができる。
According to the manufacturing method of the semiconductor device 10 described above, the following effects can be obtained.
In the method for manufacturing the semiconductor device 10 of the present embodiment, the through hole 20 is formed in the semiconductor substrate 11 by the first cycle etching process and the second cycle etching process, and the through electrode 50 is formed in the through hole 20. When the through hole 20 is opened by cycle etching that repeats dry etching and passivation (deposition), a scallop shape is formed on the inner peripheral surface of the through hole 20. Therefore, by making the etching rate of the second cycle etching step smaller than the etching rate of the first cycle etching step, the notch depth S4 in the deep portion of the through hole 20 is reduced, and the insulating layer 40 is made uniform. Can be formed. As a result, the reliability of insulation between the semiconductor substrate 11 and the through electrode 50 can be improved.
また、第１のサイクルエッチング工程と第２のサイクルエッチング工程とを、同じエッチング装置、及びドライエッチングに用いるガスや、パッシベーション材料を用いて連続して実行できることから、貫通孔２０の開口工程時間の短縮化を実現できる。 In addition, since the first cycle etching step and the second cycle etching step can be continuously performed using the same etching apparatus, a gas used for dry etching, and a passivation material, the opening process time of the through hole 20 can be reduced. Shortening can be realized.
さらに、第１のサイクルエッチング工程と第２のサイクルエッチング工程とで貫通孔２０を開口すれば、半導体基板１１の厚さに対する開口部の直径が小さい（アスペクト比が大きい）貫通孔２０を開口させることが可能で、貫通電極間の距離を小さくできることから半導体装置１０の小型化も実現できる。 Furthermore, if the through hole 20 is opened in the first cycle etching step and the second cycle etching step, the through hole 20 having a small diameter (a large aspect ratio) with respect to the thickness of the semiconductor substrate 11 is opened. Since the distance between the through electrodes can be reduced, the semiconductor device 10 can be downsized.
また、開口部２１の深さを、半導体基板１１の厚みの１／２以上、４／５以下にすれば、第２主面１１ｂ側の開口部２１を開口する第１のサイクルエッチング工程と、第２のサイクルエッチング工程のタクトタイムを短くすることができる。 Further, if the depth of the opening 21 is set to 1/2 or more and 4/5 or less of the thickness of the semiconductor substrate 11, the first cycle etching step of opening the opening 21 on the second main surface 11b side; The tact time of the second cycle etching process can be shortened.
また、上記適用例に係る半導体装置の製造方法において、第１のサイクルエッチング工程では、１サイクルの処理時間が５秒以上、１０秒未満とし、ドライエッチングの処理時間ＥＴに対するデポジションの処理時間ＤＰの時間比（ＥＴ／ＤＰ）を２．５以上、３．０未満とする。さらに、第２のサイクルエッチング工程では、１サイクルの処理時間を第１のサイクルエッチング工程の１サイクルの処理時間よりも短くし、ドライエッチングの処理時間ＥＴに対するデポジションの処理時間ＤＰの時間比（ＥＴ／ＤＰ）を１．７５以上、２．２５未満とする。
このようにすれば、第１のサイクルエッチング工程で形成したスキャロップ形状のノッチが、第２のサイクルエッチング工程によって過大な深さになることや、絶縁層４０の均一性を損なわないスキャロップ形状を実現できる。従って、貫通孔２０の深い領域においても絶縁層４０がほぼ均一にでき、密着性を高めることができる。
In the semiconductor device manufacturing method according to the application example, in the first cycle etching step, the processing time of one cycle is set to 5 seconds or more and less than 10 seconds, and the deposition processing time DP with respect to the dry etching processing time ET. The time ratio (ET / DP) is 2.5 or more and less than 3.0. Further, in the second cycle etching process, the processing time of one cycle is made shorter than the processing time of one cycle of the first cycle etching process, and the time ratio of the deposition processing time DP to the processing time ET of dry etching ( ET / DP) is 1.75 or more and less than 2.25.
In this way, the scallop-shaped notch formed in the first cycle etching step becomes excessively deep due to the second cycle etching step, and a scallop shape that does not impair the uniformity of the insulating layer 40 is realized. it can. Therefore, the insulating layer 40 can be substantially uniform even in the deep region of the through hole 20, and the adhesion can be improved.
さらに、第２のサイクルエッチング工程において、素子回路層３０の配線層と第１主面１１ａとの間にある絶縁層３１を、第２サイクルエッチング工程のドライエッチングのストッパーとしている。このようにすれば、第１主面１１ａと貫通孔２０が交差する位置の径方向隅部まで開口させることができる。
（回路装置）
Further, in the second cycle etching process, the insulating layer 31 between the wiring layer of the element circuit layer 30 and the first main surface 11a is used as a dry etching stopper in the second cycle etching process. If it does in this way, it can open to the radial direction corner part of the position where the 1st main surface 11a and the through-hole 20 cross | intersect.
(Circuit device)
続いて、前述した半導体装置１０を有する回路装置について説明する。
図６は、回路装置１００の一部を示す断面図である。回路装置１００は、半導体装置１０と、半導体装置１０に重ねるように配置される電子デバイス８０と、を有して構成されている。半導体装置１０は、前述した製造方法によって製造されたものである。よって、説明を省略し、同じ符号を付している。
Subsequently, a circuit device having the above-described semiconductor device 10 will be described.
FIG. 6 is a cross-sectional view showing a part of the circuit device 100. The circuit device 100 includes a semiconductor device 10 and an electronic device 80 disposed so as to overlap the semiconductor device 10. The semiconductor device 10 is manufactured by the manufacturing method described above. Therefore, description is abbreviate | omitted and the same code | symbol is attached | subjected.
半導体装置１０は、一方の主面に素子回路層３０を有し、他方の主面に貫通する貫通電極５０が形成されている。半導体装置１０は、例えば、集積回路（ＩＣ）やセンサー回路などであって、複数の回路素子、配線層、及び絶縁層が積層形成されている。 The semiconductor device 10 has an element circuit layer 30 on one main surface, and a through electrode 50 penetrating the other main surface is formed. The semiconductor device 10 is, for example, an integrated circuit (IC), a sensor circuit, or the like, and a plurality of circuit elements, wiring layers, and insulating layers are stacked.
電子デバイス８０は、基板８１の表面に絶縁層８２、配線層８３、絶縁層８４が積層形成されている。配線層８３の一部（図示８３ａ部分）は、半導体装置１０側に露出されている。電子デバイス８０は、例えば、集積回路（ＩＣ）やセンサー回路等である。センサー回路としては、例えば、慣性センサーや温度センサー等が電子回路と共に基板上に形成されたいわゆるＭＥＭＳ（Micro Electro Mechanical Systems）であってもよい。 In the electronic device 80, an insulating layer 82, a wiring layer 83, and an insulating layer 84 are stacked on the surface of the substrate 81. A part of the wiring layer 83 (83a in the figure) is exposed to the semiconductor device 10 side. The electronic device 80 is, for example, an integrated circuit (IC) or a sensor circuit. As the sensor circuit, for example, a so-called MEMS (Micro Electro Mechanical Systems) in which an inertial sensor, a temperature sensor, and the like are formed on a substrate together with an electronic circuit may be used.
半導体装置１０と電子デバイス８０とは、互いに向かい合う再配線層５１と配線層８３とが接続端子８５によって接続されている。接続端子８５は、半導体装置１０と電子デバイス８０との電気的接続と機械的接合とを行う。なお、再配線層５１の表面に接続用電極５２を設けてもよい。または、配線層８３の表面に接続用電極を設けてもよい。
なお、接続端子８５は、バンプであることが望ましい。バンプは、半導体装置１０の再配線層５１、または電子デバイス８０の配線層８３に周知の技術によって形成することができる。
In the semiconductor device 10 and the electronic device 80, a rewiring layer 51 and a wiring layer 83 facing each other are connected by a connection terminal 85. The connection terminal 85 performs electrical connection and mechanical joining between the semiconductor device 10 and the electronic device 80. A connection electrode 52 may be provided on the surface of the rewiring layer 51. Alternatively, connection electrodes may be provided on the surface of the wiring layer 83.
The connection terminal 85 is preferably a bump. The bumps can be formed on the rewiring layer 51 of the semiconductor device 10 or the wiring layer 83 of the electronic device 80 by a known technique.
このような回路装置１００は、半導体基板１１と貫通電極５０との絶縁性を高めた半導体装置１０を用いることによって、信頼性が高い回路装置１００を実現できる。
また、半導体装置１０は、極小径の貫通孔２０に貫通電極５０を形成できることから、貫通電極間の距離を小さくできるので、集積度が高い回路装置１００を実現できる。
Such a circuit device 100 can realize a highly reliable circuit device 100 by using the semiconductor device 10 with improved insulation between the semiconductor substrate 11 and the through electrode 50.
In addition, since the semiconductor device 10 can form the through electrodes 50 in the through holes 20 having a very small diameter, the distance between the through electrodes can be reduced, so that the circuit device 100 having a high degree of integration can be realized.
また、接続端子８５をバンプにすることで、貫通電極間の距離を小さくできることと、半導体装置１０と電子デバイス８０とを重ねて接続する三次元実装を実現でき、回路装置１００の小型化・薄型化を実現できる。
（電子機器）
Further, by using the connection terminals 85 as bumps, the distance between the through electrodes can be reduced, and three-dimensional mounting in which the semiconductor device 10 and the electronic device 80 are overlapped and connected can be realized, and the circuit device 100 can be reduced in size and thickness. Can be realized.
(Electronics)
次に、前述した回路装置１００を有する電子機器について、テラヘルツカメラを例示して説明する。
図９は、電子機器の一具体例に係るテラヘルツカメラの外観を概略的に示す斜視図である。テラヘルツカメラ２００は、筐体２０１を備える。筐体２０１の正面にはスリット２０２が形成されており、正面にレンズ２０３が装着されている。スリット２０２からはテラヘルツ帯の電磁波が対象物（図示せず）に向かって照射される。このような電磁波にはテラヘルツ波といわれる電波、及び赤外線といった光が含まれる。なお、テラヘルツ帯としては１００ＧＨｚ〜３０ＴＨｚの周波数帯を含む。レンズ２０３には対象物から反射してくるテラヘルツ帯の電磁波が取り込まれる。
Next, an electronic apparatus including the circuit device 100 described above will be described using a terahertz camera as an example.
FIG. 9 is a perspective view schematically showing an appearance of a terahertz camera according to a specific example of the electronic apparatus. The terahertz camera 200 includes a housing 201. A slit 202 is formed on the front surface of the housing 201, and a lens 203 is mounted on the front surface. From the slit 202, a terahertz band electromagnetic wave is irradiated toward an object (not shown). Such electromagnetic waves include radio waves called terahertz waves and light such as infrared rays. The terahertz band includes a frequency band of 100 GHz to 30 THz. The lens 203 receives a terahertz band electromagnetic wave reflected from the object.
テラヘルツカメラ２００の構成をさらに詳しく説明する。
図１０は、テラヘルツカメラ２００の構成を概略的に示すブロック図である。図１０に示すように、テラヘルツカメラ２００は照射源（電磁波源）２１０を備える。照射源２１０には駆動回路２１１が接続される。駆動回路２１１は照射源２１０に所望の駆動信号を供給する。照射源２１０は駆動信号の受領に応じてテラヘルツ帯の電磁波を放射する。照射源２１０には、例えばレーザー光源が用いられることができる。
The configuration of the terahertz camera 200 will be described in more detail.
FIG. 10 is a block diagram schematically showing the configuration of the terahertz camera 200. As shown in FIG. 10, the terahertz camera 200 includes an irradiation source (electromagnetic wave source) 210. A drive circuit 211 is connected to the irradiation source 210. The drive circuit 211 supplies a desired drive signal to the irradiation source 210. The irradiation source 210 radiates terahertz band electromagnetic waves in response to receipt of the drive signal. As the irradiation source 210, for example, a laser light source can be used.
レンズ２０３は光学系２１２を構成する。光学系２１２はレンズ２０３のほかに光学部品を備えてもよい。レンズ２０３の光軸２１３上に、前述した半導体装置１０を含む回路装置１００が配置される。本実施形態において、回路装置１００は光検出器である。従って、以降、回路装置１００を光検出器１００として説明する。なお、光検出器１００には熱型光検出素子（図示せず）が含まれる。半導体基板１１の表面は例えば光軸２１３に直交する。光検出器１００には、アナログデジタル変換回路２１４が接続される。アナログデジタル変換回路２１４には光検出器１００から熱型光検出素子（図示せず）の出力が順番に時系列で供給される。アナログデジタル変換回路２１４は、出力のアナログ信号をデジタル信号に変換する。 The lens 203 constitutes the optical system 212. The optical system 212 may include an optical component in addition to the lens 203. On the optical axis 213 of the lens 203, the circuit device 100 including the semiconductor device 10 described above is disposed. In the present embodiment, the circuit device 100 is a photodetector. Therefore, hereinafter, the circuit device 100 will be described as the photodetector 100. Note that the photodetector 100 includes a thermal detection element (not shown). The surface of the semiconductor substrate 11 is orthogonal to the optical axis 213, for example. An analog / digital conversion circuit 214 is connected to the photodetector 100. The analog-to-digital conversion circuit 214 is supplied with the output of a thermal detection element (not shown) from the photodetector 100 in time series. The analog-digital conversion circuit 214 converts the output analog signal into a digital signal.
アナログデジタル変換回路２１４には、演算処理回路（処理回路）２１５が接続される。演算処理回路２１５には、アナログデジタル変換回路２１４からデジタルの画像データが供給される。演算処理回路２１５は、画像データを処理し表示画面の画素ごとに画素データを生成する。演算処理回路２１５には、描画処理回路２１６が接続される。描画処理回路２１６は、画素データに基づき描画データを生成する。描画処理回路２１６には、表示装置２１７が接続される。表示装置２１７には、例えば液晶ディスプレイといったフラットパネルディスプレイが用いられることができる。表示装置２１７は、描画データに基づき画面上に画像を表示する。描画データは、記憶装置２１８に格納することができる。紙やプラスチック、繊維その他の物体に対する透過性、および、物質固有の吸収スペクトルに基づきテラヘルツカメラ２００は、検査装置として利用することができる。 An arithmetic processing circuit (processing circuit) 215 is connected to the analog-digital conversion circuit 214. Digital image data is supplied from the analog-digital conversion circuit 214 to the arithmetic processing circuit 215. The arithmetic processing circuit 215 processes the image data and generates pixel data for each pixel of the display screen. A drawing processing circuit 216 is connected to the arithmetic processing circuit 215. The drawing processing circuit 216 generates drawing data based on the pixel data. A display device 217 is connected to the drawing processing circuit 216. As the display device 217, for example, a flat panel display such as a liquid crystal display can be used. The display device 217 displays an image on the screen based on the drawing data. The drawing data can be stored in the storage device 218. The terahertz camera 200 can be used as an inspection apparatus based on permeability to paper, plastic, fibers, and other objects, and an absorption spectrum unique to the substance.
その他、テラヘルツカメラ２００は、物質の定性分析や定量分析に利用することができる。こうした利用にあたって、例えばレンズ２０３の光軸２１３上には特定周波数のフィルターが配置されることができる。フィルターは特定波長以外の電磁波を遮断する。従って、特定波長の電磁波のみが光検出器１００に到達することができる。これによって特定の物質の有無や量は検出することができる。 In addition, the terahertz camera 200 can be used for qualitative analysis and quantitative analysis of substances. For such use, for example, a filter having a specific frequency can be disposed on the optical axis 213 of the lens 203. The filter blocks electromagnetic waves other than a specific wavelength. Therefore, only electromagnetic waves having a specific wavelength can reach the photodetector 100. Thus, the presence or amount of a specific substance can be detected.
なお、本発明を適用した電子機器としては、上述したようなテラヘルツカメラ２００に限らず、赤外線カメラ等に適用させることができる。
また、回路装置１００が慣性センサーを含む場合には、ナビゲーション装置、電子カメラ、車載カメラ、モーションセンサー装置、ゲーム機コントローラー、ロボット装置などに適用できる。
また、回路装置１００が物理量センサーを含む場合には、傾斜計、重量・重力計、流量計等などに適用可能で、特に小型化と高密度化が要求される携帯型電子機器に最適である。
The electronic apparatus to which the present invention is applied is not limited to the terahertz camera 200 as described above, but can be applied to an infrared camera or the like.
Further, when the circuit device 100 includes an inertial sensor, the circuit device 100 can be applied to a navigation device, an electronic camera, an in-vehicle camera, a motion sensor device, a game machine controller, a robot device, and the like.
Further, when the circuit device 100 includes a physical quantity sensor, it can be applied to an inclinometer, a weight / gravity meter, a flow meter, and the like, and is particularly suitable for a portable electronic device that requires a reduction in size and a high density. .
１０…半導体装置、１１…半導体基板、１１ａ…第１主面、１１ｂ…第２主面、２０…貫通孔、３０…素子回路層、４０…絶縁層、４１…バリア層、４２…シード層、５０…貫通電極。 DESCRIPTION OF SYMBOLS 10 ... Semiconductor device, 11 ... Semiconductor substrate, 11a ... 1st main surface, 11b ... 2nd main surface, 20 ... Through-hole, 30 ... Element circuit layer, 40 ... Insulating layer, 41 ... Barrier layer, 42 ... Seed layer, 50: Through electrode.
Claims (10)
前記第１主面と前記第２主面との間を貫通し、且つ前記第１主面側のスキャロップ幅Ｓ１及びノッチ深さＳ２が、前記第２主面側のスキャロップ幅Ｓ３及びノッチ深さＳ４よりも小さい貫通孔と、
前記貫通孔の内周面に設けられる絶縁層と、
前記絶縁層の内周面に形成され、前記素子回路層の配線層に接続されると共に、前記第２主面まで貫通する貫通電極と、
を有することを特徴とする半導体装置。 A semiconductor device comprising a semiconductor substrate having a first main surface provided with an element circuit layer and a second main surface opposite to the first main surface,
The scallop width S1 and the notch depth S2 on the first main surface side penetrate between the first main surface and the second main surface, and the scallop width S3 and the notch depth on the second main surface side. A through hole smaller than S4;
An insulating layer provided on the inner peripheral surface of the through hole;
A through electrode formed on the inner peripheral surface of the insulating layer, connected to the wiring layer of the element circuit layer and penetrating to the second main surface;
A semiconductor device comprising:
を特徴とする請求項１に記載の半導体装置。 In the through hole, the depth of the region from the second main surface that becomes the scallop width S1 and the notch depth S2 is not less than ½ and not more than 4/5 of the thickness of the semiconductor substrate.
The semiconductor device according to claim 1.
前記第２主面からドライエッチングとパッシベーションとを交互に繰り返して前記第１主面に到達する途中まで開口部を開口させる第１のサイクルエッチング工程と、
前記第１のサイクルエッチング工程の後に、前記開口部からドライエッチングとパッシベーションとを交互に繰り返し、前記第２主面から前記第１主面まで貫通する貫通孔を開口する第２のサイクルエッチング工程と、
前記貫通孔の内周面に絶縁層を形成する工程と、
前記素子回路層の配線層を露出させる工程と、
前記絶縁層の内部に充填されることによって、前記素子回路層の配線層に接続し、且つ前記第２主面に露出する貫通電極を形成する工程と、
を含み、
前記第２のサイクルエッチング工程のエッチングレートが、前記第１のサイクルエッチング工程のエッチングレートよりも小さいこと、
を特徴とする半導体装置の製造方法。 A semiconductor substrate having a first main surface provided with an element circuit layer and a second main surface opposite to the first main surface; and the first main surface and the second main surface; A method of manufacturing a semiconductor device having a through electrode penetrating between
A first cycle etching step of alternately opening dry etching and passivation from the second main surface to open the opening until reaching the first main surface;
After the first cycle etching step, a second cycle etching step of alternately repeating dry etching and passivation from the opening to open a through-hole penetrating from the second main surface to the first main surface; ,
Forming an insulating layer on the inner peripheral surface of the through hole;
Exposing the wiring layer of the element circuit layer;
Forming a through electrode that is connected to the wiring layer of the element circuit layer and is exposed to the second main surface by being filled in the insulating layer;
Including
The etching rate of the second cycle etching step is smaller than the etching rate of the first cycle etching step;
A method of manufacturing a semiconductor device.
を特徴とする請求項３に記載の半導体装置の製造方法。 A depth from the second main surface of the opening that is opened in the first cycle etching step is not less than ½ and not more than 4/5 of a thickness of the semiconductor substrate;
The method of manufacturing a semiconductor device according to claim 3.
ドライエッチングとパッシベーションの１サイクルの処理時間が５秒以上、１０秒未満であり、
１サイクルの処理時間のうち、ドライエッチングの処理時間と、パッシベーションの処理時間との比が、２．５以上、３．０未満であること、
を特徴とする請求項３または請求項４に記載の半導体装置の製造方法。 In the first cycle etching step,
The processing time of one cycle of dry etching and passivation is 5 seconds or more and less than 10 seconds,
The ratio of the processing time for dry etching and the processing time for passivation in the processing time of one cycle is 2.5 or more and less than 3.0.
The method for manufacturing a semiconductor device according to claim 3, wherein:
ドライエッチングとパッシベーションの１サイクルの処理時間が、前記第１のサイクルエッチング工程の１サイクルの処理時間よりも短く、
１サイクルの処理時間のうち、ドライエッチングの処理時間とパッシベーションの処理時間との比が１．７５以上、２．２５未満であること、
を特徴とする請求項３ないし請求項５のいずれか一項に記載の半導体装置の製造方法。 In the second cycle etching step,
The processing time of one cycle of dry etching and passivation is shorter than the processing time of one cycle of the first cycle etching step,
The ratio of the dry etching processing time to the passivation processing time is 1.75 or more and less than 2.25 in one cycle processing time.
A method for manufacturing a semiconductor device according to claim 3, wherein:
前記素子回路層の配線層と前記第１主面との間にある絶縁層が、前記ドライエッチングのストッパーであること、
を特徴とする請求項３ないし請求項６のいずれか一項に記載の半導体装置の製造方法。 In the second cycle etching step,
The insulating layer between the wiring layer of the element circuit layer and the first main surface is a stopper for the dry etching;
The method for manufacturing a semiconductor device according to claim 3, wherein:
前記第２主面に対向する表面に配線層が露出された電子デバイスと、
前記貫通電極と前記電子デバイスの配線層とを接続する接続端子と、
を備えることを特徴とする回路装置。 A semiconductor substrate having a first main surface on which an element circuit layer is provided, a second main surface opposite to the first main surface, and between the first main surface and the second main surface A through hole having a scallop width and a notch depth on the first main surface side smaller than a scallop width and a notch depth on the second main surface side, and an insulating layer provided on an inner peripheral surface of the through hole A semiconductor device having a through electrode formed on an inner peripheral surface of the insulating layer, connected to the wiring layer of the element circuit layer, and penetrating to the second main surface;
An electronic device having a wiring layer exposed on a surface facing the second main surface;
A connection terminal connecting the through electrode and the wiring layer of the electronic device;
A circuit device comprising:
を特徴とする請求項８に記載の回路装置。 The connection terminal is a bump formed in the wiring layer of the through electrode or the semiconductor substrate;
The circuit device according to claim 8.
を特徴とする電子機器。 The circuit device according to claim 8 or 9 is provided,
Electronic equipment characterized by
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