JP2013164654A - Semiconductor integrated circuit device and electronic apparatus using the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device for detecting the transfer completion of serial data without using a counter or the like, and for reducing a risk of malfunction.SOLUTION: The semiconductor integrated circuit device includes: a first flip flop for storing data of a first value when a control signal is inactivated, and for, after the control signal is activated, storing serial data to be input synchronously with a clock signal; a plurality of serially connected flip flops for, when the control signal is inactivated, storing data of a second value, and for, after the control signal is activated, successively storing data to be output from the first flip flop synchronously with the clock signal; and a transfer detection circuit for, after the control signal is activated, outputting a detection signal showing the transfer completion of the serial data on the basis of a timing in which the data of the first value stored in the first flip flop are output from the flip flop at the final stage.

Description

本発明は、データをシリアルに入力するシリアル入力回路を内蔵した半導体集積回路装置（ＩＣ）に関し、さらに、そのような半導体集積回路装置を用いた携帯電話や液晶テレビ等の電子機器等に関する。   The present invention relates to a semiconductor integrated circuit device (IC) including a serial input circuit for serially inputting data, and further relates to an electronic device such as a mobile phone or a liquid crystal television using such a semiconductor integrated circuit device.

例えば、半導体集積回路装置に内蔵されたメモリー等のデバイスをテストする際に、少ない入出力端子でデータを入出力するために、シリアル入力回路やシリアル出力回路が用いられている。   For example, when testing a device such as a memory built in a semiconductor integrated circuit device, a serial input circuit or a serial output circuit is used to input / output data with a small number of input / output terminals.

一般に、シリアル入力回路においては、入力されるシリアルデータを保持するためのシフトレジスターと、シリアルデータの転送完了を検出するためのカウンターとが用いられる。カウンターは、クロック信号をカウントすることにより、一連のデータの転送が完了したことを検出する。しかしながら、カウンターを構成する回路は規模が大きいので、クロック信号にノイズが発生した場合等に、シフトレジスターとカウンターとの間の同期が外れることがあり、シリアル入力回路が誤動作してしまうおそれがある。   Generally, in a serial input circuit, a shift register for holding input serial data and a counter for detecting completion of transfer of serial data are used. The counter detects that the transfer of a series of data has been completed by counting the clock signal. However, since the circuit constituting the counter is large in scale, the synchronization between the shift register and the counter may be lost when noise occurs in the clock signal, and the serial input circuit may malfunction. .

関連する技術として、特許文献１には、データのシリアル入力中に外部同期クロック信号にノイズが発生した際の誤動作を防止することができるシリアルＩ／Ｏ回路が開示されている。このシリアルＩ／Ｏ回路においては、同期クロックを計数するカウンターの係数容量を、データ転送に必要な同期クロック数より大きな容量とし、該カウンターがデータ転送に必要な同期クロック数を計数したことを検出してシフトレジスターのシフト動作を禁止するシフトレジスター制御手段と、該制御手段の検出動作後にカウンターの係数値が変化したか否かを検出するオーバーラン検出手段とを設け、該オーバーラン検出手段の検出結果に基づいて、データ転送の誤りを認識可能としている。   As a related technique, Patent Document 1 discloses a serial I / O circuit that can prevent malfunction when noise occurs in an external synchronous clock signal during serial input of data. In this serial I / O circuit, the coefficient capacity of the counter that counts the synchronous clock is made larger than the number of synchronous clocks necessary for data transfer, and it is detected that the counter has counted the number of synchronous clocks necessary for data transfer. Shift register control means for prohibiting the shift operation of the shift register, and overrun detection means for detecting whether or not the coefficient value of the counter has changed after the detection operation of the control means. Based on the detection result, an error in data transfer can be recognized.

また、特許文献２には、データを入力するだけでデータインターフェースが容易に実現でき、クロック信号にノイズやハザードが重畳することがあっても回路の誤動作を防止することができるデータインターフェース回路が開示されている。このデータインターフェース回路は、データ入力端子に入力されたシリアルデータを、クロック端子に入力されるクロック信号に従って読み込んで順次シフトし、出力端子にパラレルデータとして出力するシフトレジスターと、データ入力端子に所定時間固定レベル信号が入力されたことを検出する検出手段と、受信するデータの個数をカウントするカウント手段と、固定レベル信号が検出されると、クロック信号をシフトレジスターに入力可能に制御し、カウント手段によるカウントが所定のデータ個数に達すると、クロック信号の入力を不可に制御する制御手段とを備えている。   Patent Document 2 discloses a data interface circuit that can easily realize a data interface simply by inputting data, and can prevent malfunction of the circuit even if noise or hazard is superimposed on a clock signal. Has been. This data interface circuit reads serial data input to the data input terminal according to the clock signal input to the clock terminal, sequentially shifts it, and outputs it as parallel data to the output terminal, and a predetermined time to the data input terminal. Detection means for detecting that a fixed level signal has been input, counting means for counting the number of received data, and when a fixed level signal is detected, control is performed so that a clock signal can be input to the shift register. And a control means for controlling the input of the clock signal to be disabled when the count by the number reaches a predetermined number of data.

一方、カウンターを用いない場合には、シリアルデータの転送完了を検出するための回路構成が非常に複雑になってしまう。例えば、特許文献３には、シリアル入力信号パルス列で制御される半導体集積回路装置が開示されている。この半導体集積回路装置においては、ＣＰＵ等からのシリアル信号パルス列が、それぞれ機能別にＣＳ（チップセレクト）入力端子、ＳＫ（シリアルクロック）入力端子、及び、ＤＩ（データイン）入力端子に与えられ、入力信号制御回路を経て、インストラクション用シフトレジスター、アドレス用シフトレジスター、及び、データ用シフトレジスターに順次送られる。インストラクション用シフトレジスターに送られた内容及びアドレス用シフトレジスターに送られた内容は、インストラクションデコーダーによって解釈された後、インストラクション制御回路に送られ、更に入力信号制御回路から出力される信号の流れを制御する。   On the other hand, when the counter is not used, the circuit configuration for detecting the completion of serial data transfer becomes very complicated. For example, Patent Document 3 discloses a semiconductor integrated circuit device controlled by a serial input signal pulse train. In this semiconductor integrated circuit device, a serial signal pulse train from a CPU or the like is given to a CS (chip select) input terminal, a SK (serial clock) input terminal, and a DI (data in) input terminal for each function and input. The signal is sequentially sent to the instruction shift register, the address shift register, and the data shift register via the signal control circuit. The contents sent to the instruction shift register and the contents sent to the address shift register are interpreted by the instruction decoder, then sent to the instruction control circuit, and further control the signal flow output from the input signal control circuit. To do.

特公平４−３１４２０号公報（第２頁、第１図）Japanese Examined Patent Publication No. 4-31420 (Page 2, Fig. 1) 特開２０００−１９６４６４号公報（段落０００７−０００８、図１）Japanese Unexamined Patent Publication No. 2000-196464 (paragraphs 0007-0008, FIG. 1) 特開平６−３１４２３５号公報（段落０００１−０００３、図２）JP-A-6-314235 (paragraphs 0001-0003, FIG. 2)

本発明の幾つかの観点によれば、カウンターやその他の複雑な回路を用いることなくシリアルデータの転送完了を検出することにより、誤動作のおそれも小さい半導体集積回路装置を提供すると共に、そのような半導体集積回路装置を用いた電子機器を提供することが可能となる。   According to some aspects of the present invention, it is possible to provide a semiconductor integrated circuit device that is less likely to malfunction by detecting completion of serial data transfer without using a counter or other complicated circuit. An electronic device using the semiconductor integrated circuit device can be provided.

以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路装置は、制御信号が非活性化されているときに、第１の値を有するデータを保持し、制御信号が活性化された後に、入力されるシリアルデータをクロック信号に同期して保持する第１のフリップフロップと、制御信号が非活性化されているときに、第１の値と異なる第２の値を有するデータを保持し、制御信号が活性化された後に、第１のフリップフロップから出力されるデータをクロック信号に同期して順次保持する直列接続された複数のフリップフロップと、制御信号が活性化された後に、第１のフリップフロップに保持された第１の値を有するデータが複数のフリップフロップの内の最終段のフリップフロップから出力されるタイミングに基づいて、１ブロック分のシリアルデータの転送完了を表す検出信号を出力する転送検出回路とを具備する。   In order to solve the above problems, a semiconductor integrated circuit device according to one aspect of the present invention holds data having a first value when a control signal is inactivated, and the control signal is activated First flip-flop that holds input serial data in synchronization with the clock signal and data having a second value different from the first value when the control signal is inactivated After the control signal is activated, a plurality of serially connected flip-flops that sequentially hold the data output from the first flip-flop in synchronization with the clock signal and the control signal are activated. Later, one block worth of data having the first value held in the first flip-flop is output from the flip-flop at the last stage among the plurality of flip-flops. Comprising a transfer detection circuit for outputting a detection signal indicative of the serial data transfer completion.

この半導体集積回路装置は、転送検出回路から出力される検出信号に応答して、第１のフリップフロップ及び複数のフリップフロップへのクロック信号の供給を停止するゲート回路をさらに具備しても良い。その場合に、半導体集積回路装置が、第１のフリップフロップと、複数のフリップフロップと、転送検出回路と、ゲート回路とを各々が含む第１の回路ブロック及び第２の回路ブロックを具備し、第２の回路ブロックにおいて、ゲート回路が、第１の回路ブロックの転送検出回路から出力される検出信号に応答して、第１のフリップフロップ及び複数のフリップフロップへのクロック信号の供給を開始するようにしても良い。   The semiconductor integrated circuit device may further include a gate circuit that stops the supply of the clock signal to the first flip-flop and the plurality of flip-flops in response to the detection signal output from the transfer detection circuit. In that case, the semiconductor integrated circuit device includes a first circuit block and a second circuit block each including a first flip-flop, a plurality of flip-flops, a transfer detection circuit, and a gate circuit, In the second circuit block, the gate circuit starts supplying the clock signal to the first flip-flop and the plurality of flip-flops in response to the detection signal output from the transfer detection circuit of the first circuit block. You may do it.

以上において、転送検出回路が、制御信号が非活性化されているときに、第１の値と異なる第２の値を有するデータを保持し、制御信号が活性化された後に、複数のフリップフロップの内の最終段のフリップフロップから出力されるデータを保持することにより、１ブロック分のシリアルデータの転送完了を表す検出信号を出力するフリップフロップを含むようにしても良い。その場合に、転送検出回路のフリップフロップが、複数のフリップフロップの内の最終段のフリップフロップから出力されるデータを、反転されたクロック信号に同期して保持するようにしても良い。   In the above, the transfer detection circuit holds data having a second value different from the first value when the control signal is inactivated, and after the control signal is activated, the plurality of flip-flops A flip-flop that outputs a detection signal indicating completion of transfer of serial data for one block may be included by holding data output from the flip-flop at the final stage. In that case, the flip-flop of the transfer detection circuit may hold the data output from the final flip-flop among the plurality of flip-flops in synchronization with the inverted clock signal.

また、制御信号が非活性化されたときに、第１のフリップフロップがセットされ、複数のフリップフロップがリセットされるようにしても良いし、制御信号が非活性化されたときに、第１のフリップフロップがリセットされ、複数のフリップフロップがセットされるようにしても良い。さらに、本発明の１つの観点に係る電子機器は、上記いずれかの表示制御装置を具備する。   The first flip-flop may be set and the plurality of flip-flops may be reset when the control signal is deactivated, or the first flip-flop may be reset when the control signal is deactivated. These flip-flops may be reset and a plurality of flip-flops may be set. Furthermore, an electronic apparatus according to an aspect of the present invention includes any one of the display control devices described above.

本発明の１つの観点によれば、シリアルデータを順次保持する複数のフリップフロップを用いてシリアルデータの転送完了を検出するので、カウンターやその他の複雑な回路を必要とせず、全体の回路規模を小さくしてレイアウト面積を縮小することができる。また、誤動作のおそれも小さく、確実にシリアルデータを転送することができる。   According to one aspect of the present invention, since the completion of serial data transfer is detected using a plurality of flip-flops that sequentially hold serial data, a counter and other complicated circuits are not required, and the overall circuit scale is reduced. The layout area can be reduced by reducing the size. In addition, there is little risk of malfunction, and serial data can be transferred reliably.

本発明の第１の実施形態に係る半導体集積回路装置の構成を示す回路図。1 is a circuit diagram showing a configuration of a semiconductor integrated circuit device according to a first embodiment of the present invention. 図１に示す半導体集積回路装置の動作を説明するためのタイミングチャート。2 is a timing chart for explaining the operation of the semiconductor integrated circuit device shown in FIG. 本発明の第２の実施形態に係る半導体集積回路装置の構成を示す回路図。FIG. 6 is a circuit diagram showing a configuration of a semiconductor integrated circuit device according to a second embodiment of the present invention.

以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す回路図である。この半導体集積回路装置は、例えば、携帯電話や液晶テレビ等の電子機器に搭載されて、各種のデータを格納するために用いられる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and the overlapping description is abbreviate | omitted.
FIG. 1 is a circuit diagram showing a configuration of a semiconductor integrated circuit device according to the first embodiment of the present invention. The semiconductor integrated circuit device is mounted on an electronic device such as a mobile phone or a liquid crystal television, and is used for storing various data.

図１に示すように、半導体集積回路装置１は、チップセレクト回路１０と、第１の回路ブロック（オペレーションコードラッチ回路ブロック）２０と、第２の回路ブロック（アドレスラッチ回路ブロック）３０と、第３の回路ブロック（転送データラッチ回路ブロック）４０と、各種のデータを格納する少なくとも１つのメモリー等のデバイス（図示せず）とを含んでいる。   As shown in FIG. 1, the semiconductor integrated circuit device 1 includes a chip select circuit 10, a first circuit block (operation code latch circuit block) 20, a second circuit block (address latch circuit block) 30, and a first circuit block. 3 circuit blocks (transfer data latch circuit block) 40 and at least one device such as a memory (not shown) for storing various data.

チップセレクト回路１０は、インバーター１１と、Ｄフリップフロップ１２と、遅延回路１３と、ＡＮＤ回路１４と、ＮＡＮＤ回路１５と、デバイスコード一致検出部１６とを含んでいる。   The chip select circuit 10 includes an inverter 11, a D flip-flop 12, a delay circuit 13, an AND circuit 14, a NAND circuit 15, and a device code match detection unit 16.

半導体集積回路装置１が選択されたときにローレベルに活性化される負論理のチップセレクト信号ＣＳバーが、インバーター１１に入力される。インバーター１１は、負論理のチップセレクト信号ＣＳバーを反転して、正論理のチップセレクト信号ＣＳを出力する。チップセレクト信号ＣＳは、Ｄフリップフロップ１２のデータ入力端子と、遅延回路１３と、ＡＮＤ回路１４の第１の入力端子とに供給される。ＡＮＤ回路１４の第２の入力端子には、ＮＡＮＤ回路１５の出力信号が供給される。ＡＮＤ回路１４の出力信号は、Ｄフリップフロップ１２のリセット端子に供給される。   A negative logic chip select signal CS bar that is activated to a low level when the semiconductor integrated circuit device 1 is selected is input to the inverter 11. The inverter 11 inverts the negative logic chip select signal CS bar and outputs a positive logic chip select signal CS. The chip select signal CS is supplied to the data input terminal of the D flip-flop 12, the delay circuit 13, and the first input terminal of the AND circuit 14. The output signal of the NAND circuit 15 is supplied to the second input terminal of the AND circuit 14. The output signal of the AND circuit 14 is supplied to the reset terminal of the D flip-flop 12.

チップセレクト信号ＣＳがローレベルに非活性化されているときには、ＡＮＤ回路１４がローレベルの信号を出力するので、Ｄフリップフロップ１２がリセットされる。従って、Ｄフリップフロップ１２のデータ出力端子から出力されるシリアル入力イネーブル信号（以下においては「制御信号」という）ＳＥＮは、ローレベルに非活性化されている。   When the chip select signal CS is inactivated to the low level, the AND circuit 14 outputs a low level signal, so that the D flip-flop 12 is reset. Therefore, the serial input enable signal (hereinafter referred to as “control signal”) SEN output from the data output terminal of the D flip-flop 12 is inactivated to a low level.

ＮＡＮＤ回路１５から出力される負論理の選択解除信号ＳＲバーがハイレベルに非活性化されているときに、チップセレクト信号ＣＳがハイレベルに活性化されると、ＡＮＤ回路１４がハイレベルの信号を出力するので、Ｄフリップフロップ１２のリセットが解除される。一方、遅延回路１３は、チップセレクト信号ＣＳを所定の遅延時間Ｄだけ遅延して、遅延されたチップセレクト信号ＣＳをＤフリップフロップ１２のクロック信号入力端子に供給する。   When the chip select signal CS is activated to a high level when the negative logic deselection signal SR bar output from the NAND circuit 15 is deactivated to a high level, the AND circuit 14 is a high level signal. , The reset of the D flip-flop 12 is released. On the other hand, the delay circuit 13 delays the chip select signal CS by a predetermined delay time D and supplies the delayed chip select signal CS to the clock signal input terminal of the D flip-flop 12.

従って、チップセレクト信号ＣＳがハイレベルに活性化されてから所定の遅延時間Ｄが経過すると、Ｄフリップフロップ１２がハイレベルのチップセレクト信号ＣＳを保持する。その結果、Ｄフリップフロップ１２のデータ出力端子から、ハイレベルに活性化された制御信号ＳＥＮが出力される。   Therefore, when a predetermined delay time D elapses after the chip select signal CS is activated to the high level, the D flip-flop 12 holds the high level chip select signal CS. As a result, the control signal SEN activated to the high level is output from the data output terminal of the D flip-flop 12.

オペレーションコードラッチ回路ブロック２０は、ＡＮＤ回路２１及び２２と、インバーター２３と、直列接続されたＤフリップフロップ２４〜２８とを含んでいる。チップセレクト回路１０から出力される制御信号ＳＥＮは、ＡＮＤ回路２１及び２２の第１の入力端子に入力される。また、シリアルデータＳＩＮが、ＡＮＤ回路２１の第２の入力端子に入力され、クロック信号ＳＣＫが、ＡＮＤ回路２２の第２の入力端子に入力される。   The operation code latch circuit block 20 includes AND circuits 21 and 22, an inverter 23, and D flip-flops 24 to 28 connected in series. The control signal SEN output from the chip select circuit 10 is input to the first input terminals of the AND circuits 21 and 22. The serial data SIN is input to the second input terminal of the AND circuit 21, and the clock signal SCK is input to the second input terminal of the AND circuit 22.

以下においては、半導体集積回路装置１に入力されるシリアルデータＳＩＮが、１ブロック分のオペレーションコードＣＭ〜Ｃ０と、１ブロック分のアドレスＡＮ〜Ａ０と、１ブロック分の転送データＤＮ〜Ｄ０とを含む場合について説明する（Ｍ，Ｎ≧２）。オペレーションコードＣＭ〜Ｃ０は、データ転送先のデバイスを識別するためのデバイスコードと、各種の命令を表すコマンドとを含んでいる。   In the following, the serial data SIN input to the semiconductor integrated circuit device 1 includes operation codes CM to C0 for one block, addresses AN to A0 for one block, and transfer data DN to D0 for one block. The case where it is included will be described (M, N ≧ 2). The operation codes CM to C0 include a device code for identifying a data transfer destination device and commands representing various instructions.

制御信号ＳＥＮがハイレベルに活性化されると、ＡＮＤ回路２１は、シリアルデータＳＩＮを出力する。また、１ブロック分のオペレーションコードの転送完了を表すオペレーションコード転送検出信号（以下においては単に「検出信号」という）Ｃｅｎｄがローレベルである間に、ＡＮＤ回路２２は、クロック信号ＳＣＫを出力する。インバーター２３は、ＡＮＤ回路２２から出力されるクロック信号ＳＣＫを反転して、反転クロック信号を出力する。   When the control signal SEN is activated to a high level, the AND circuit 21 outputs serial data SIN. The AND circuit 22 outputs the clock signal SCK while the operation code transfer detection signal (hereinafter simply referred to as “detection signal”) Cend indicating the completion of the transfer of the operation code for one block is at the low level. The inverter 23 inverts the clock signal SCK output from the AND circuit 22 and outputs an inverted clock signal.

ＡＮＤ回路２１から出力されるシリアルデータＳＩＮは、第１のＤフリップフロップ２４のデータ入力端子に供給される。また、ＡＮＤ回路２２から出力されるクロック信号ＳＣＫは、Ｄフリップフロップ２４〜２７のクロック信号入力端子に供給される。一方、Ｄフリップフロップ２８のクロック信号入力端子には、反転クロック信号が供給される。さらに、第１のＤフリップフロップ２４のセット端子、及び、Ｄフリップフロップ２５〜２８のリセット端子には、チップセレクト回路１０から出力される制御信号ＳＥＮが供給される。   The serial data SIN output from the AND circuit 21 is supplied to the data input terminal of the first D flip-flop 24. The clock signal SCK output from the AND circuit 22 is supplied to the clock signal input terminals of the D flip-flops 24 to 27. On the other hand, an inverted clock signal is supplied to the clock signal input terminal of the D flip-flop 28. Further, the control signal SEN output from the chip select circuit 10 is supplied to the set terminal of the first D flip-flop 24 and the reset terminals of the D flip-flops 25 to 28.

第１のＤフリップフロップ２４は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値（ハイレベルの「１」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。   The first D flip-flop 24 holds data having a first value (high level “1”) when the control signal SEN is inactivated to a low level, and the control signal SEN is at a high level. After being activated, the input serial data SIN is held in synchronization with the clock signal SCK.

第１のＤフリップフロップ２４の後段に直列接続された（Ｍ＋１）個のＤフリップフロップ２５、・・・、２７は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、第１のＤフリップフロップ２４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。   The (M + 1) D flip-flops 25,..., 27 connected in series in the subsequent stage of the first D flip-flop 24 are connected to the first D flip-flop 24 when the control signal SEN is inactivated to a low level. Data having a second value different from the value (low level “0”) is held, and the data output from the first D flip-flop 24 is activated after the control signal SEN is activated to the high level. Hold sequentially in synchronization with SCK.

Ｄフリップフロップ２８及びインバーター２３は、第１の転送検出回路を構成している。Ｄフリップフロップ２８は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、（Ｍ＋１）個のＤフリップフロップ２５、・・・、２７の内の最終段のＤフリップフロップ２７から出力されるデータを、反転クロック信号に同期して保持する。   The D flip-flop 28 and the inverter 23 constitute a first transfer detection circuit. The D flip-flop 28 holds data having a second value (low level “0”) different from the first value when the control signal SEN is inactivated to the low level, and the control signal SEN After the signal is activated to the high level, the data output from the final stage D flip-flop 27 out of (M + 1) D flip-flops 25,..., 27 is held in synchronization with the inverted clock signal. To do.

これにより、第１の転送検出回路は、制御信号ＳＥＮがハイレベルに活性化された後に、第１のＤフリップフロップ２４に保持された第１の値を有するデータがＤフリップフロップ２７から出力されるタイミングに基づいて、１ブロック分のオペレーションコードの転送完了を表す検出信号Ｃｅｎｄを、Ｄフリップフロップ２８のデータ出力端子から出力する。   As a result, after the control signal SEN is activated to the high level, the first transfer detection circuit outputs the data having the first value held in the first D flip-flop 24 from the D flip-flop 27. The detection signal Cend indicating the completion of the transfer of the operation code for one block is output from the data output terminal of the D flip-flop 28 based on the timing at which the data is output.

検出信号Ｃｅｎｄは、ＡＮＤ回路２２の第３の入力端子（反転入力端子）に入力される。ＡＮＤ回路２２は、第１の転送検出回路から出力される検出信号Ｃｅｎｄに応答して、Ｄフリップフロップ２４〜２７へのクロック信号ＳＣＫの供給を停止するゲート回路として機能する。従って、検出信号Ｃｅｎｄがハイレベルに活性化されると、ＡＮＤ回路２２からクロック信号ＳＣＫが出力されなくなり、Ｄフリップフロップ２４〜２６は、オペレーションコードＣ０〜ＣＭをそれぞれ出力したままの状態で停止する。   The detection signal Cend is input to the third input terminal (inverted input terminal) of the AND circuit 22. The AND circuit 22 functions as a gate circuit that stops the supply of the clock signal SCK to the D flip-flops 24 to 27 in response to the detection signal Cend output from the first transfer detection circuit. Accordingly, when the detection signal Cend is activated to a high level, the clock signal SCK is not output from the AND circuit 22, and the D flip-flops 24 to 26 are stopped in a state where the operation codes C0 to CM are being output, respectively. .

チップセレクト回路１０のデバイスコード一致検出部１６は、関連するデバイスに割り当てられたデバイスコードを格納している。デバイスコード一致検出部１６は、Ｄフリップフロップ２４〜２６からそれぞれ出力されるオペレーションコードＣ０〜ＣＭに含まれているデバイスコードを、格納されているデバイスコードと比較して、両者が一致しない場合に検出信号ＤＥＴをハイレベルとし、両者が一致する場合に検出信号ＤＥＴをローレベルとする。   The device code match detection unit 16 of the chip select circuit 10 stores a device code assigned to a related device. The device code coincidence detection unit 16 compares the device codes included in the operation codes C0 to CM output from the D flip-flops 24 to 26 with the stored device codes. The detection signal DET is set to a high level, and when both coincide, the detection signal DET is set to a low level.

ＮＡＮＤ回路１５は、初期段階においてハイレベルの選択解除信号ＳＲバーを出力しているが、検出信号Ｃｅｎｄと検出信号ＤＥＴとの両方がハイレベルとなったときに、再び１ブロック分のオペレーションコードを入力するために、選択解除信号ＳＲバーをローレベルに活性化させる。従って、ＡＮＤ回路１４の出力信号がローレベルとなってＤフリップフロップ１２がリセットされ、制御信号ＳＥＮが一旦ローレベルに非活性化される。その結果、Ｄフリップフロップ２８もリセットされ、検出信号Ｃｅｎｄがローレベルに非活性化される。   The NAND circuit 15 outputs the high-level selection release signal SR bar in the initial stage, but when both the detection signal Cend and the detection signal DET become high level, the operation code for one block is again output. In order to input, the deselection signal SR bar is activated to a low level. Therefore, the output signal of the AND circuit 14 becomes low level, the D flip-flop 12 is reset, and the control signal SEN is once deactivated to low level. As a result, the D flip-flop 28 is also reset and the detection signal Cend is deactivated to a low level.

一方、Ｄフリップフロップ２４〜２６からそれぞれ出力されるオペレーションコードＣ０〜ＣＭに含まれているデバイスコードが、デバイスコード一致検出部１６に格納されているデバイスコードと一致する場合には、選択解除信号ＳＲバーがハイレベルを維持する。従って、Ｄフリップフロップ１２がリセットされず、検出信号Ｃｅｎｄはハイレベルに活性化されたままで、次に、アドレスの入力が行われる。   On the other hand, when the device code included in the operation codes C0 to CM output from the D flip-flops 24 to 26 matches the device code stored in the device code match detection unit 16, the selection release signal The SR bar remains high. Therefore, the D flip-flop 12 is not reset, and the detection signal Cend remains activated at a high level, and then an address is input.

アドレスラッチ回路ブロック３０は、ＡＮＤ回路３１及び３２と、インバーター３３と、直列接続されたＤフリップフロップ３４〜３８とを含んでいる。オペレーションコードラッチ回路ブロック２０から出力される検出信号Ｃｅｎｄは、制御信号としてＡＮＤ回路３１及び３２の第１の入力端子に入力される。また、シリアルデータＳＩＮが、ＡＮＤ回路３１の第２の入力端子に入力され、クロック信号ＳＣＫが、ＡＮＤ回路３２の第２の入力端子に入力される。   The address latch circuit block 30 includes AND circuits 31 and 32, an inverter 33, and D flip-flops 34 to 38 connected in series. The detection signal Cend output from the operation code latch circuit block 20 is input to the first input terminals of the AND circuits 31 and 32 as a control signal. Further, the serial data SIN is input to the second input terminal of the AND circuit 31, and the clock signal SCK is input to the second input terminal of the AND circuit 32.

検出信号Ｃｅｎｄがハイレベルに活性化されると、ＡＮＤ回路３１は、シリアルデータＳＩＮを出力する。また、１ブロック分のアドレスの転送完了を表すアドレス転送検出信号（以下においては単に「検出信号」という）Ａｅｎｄがローレベルである間に、ＡＮＤ回路３２は、クロック信号ＳＣＫを出力する。   When the detection signal Cend is activated to a high level, the AND circuit 31 outputs serial data SIN. The AND circuit 32 outputs the clock signal SCK while the address transfer detection signal (hereinafter simply referred to as “detection signal”) Aend indicating the completion of the transfer of the address for one block is at the low level.

アドレスラッチ回路ブロック３０において、ＡＮＤ回路３２は、オペレーションコードラッチ回路ブロック２０の第１の転送検出回路から出力される検出信号Ｃｅｎｄに応答して、Ｄフリップフロップ３４〜３７へのクロック信号の供給を開始するゲート回路として機能する。インバーター３３は、ＡＮＤ回路３２から出力されるクロック信号ＳＣＫを反転して、反転クロック信号を出力する。   In the address latch circuit block 30, the AND circuit 32 supplies a clock signal to the D flip-flops 34 to 37 in response to the detection signal Cend output from the first transfer detection circuit of the operation code latch circuit block 20. Functions as a starting gate circuit. The inverter 33 inverts the clock signal SCK output from the AND circuit 32 and outputs an inverted clock signal.

ＡＮＤ回路３１から出力されるシリアルデータＳＩＮは、第１のＤフリップフロップ３４のデータ入力端子に供給される。また、ＡＮＤ回路３２から出力されるクロック信号ＳＣＫは、Ｄフリップフロップ３４〜３７のクロック信号入力端子に供給される。一方、Ｄフリップフロップ３８のクロック信号入力端子には、反転クロック信号が供給される。さらに、第１のＤフリップフロップ３４のセット端子、及び、Ｄフリップフロップ３５〜３８のリセット端子には、オペレーションコードラッチ回路ブロック２０から出力される検出信号Ｃｅｎｄが供給される。   The serial data SIN output from the AND circuit 31 is supplied to the data input terminal of the first D flip-flop 34. The clock signal SCK output from the AND circuit 32 is supplied to the clock signal input terminals of the D flip-flops 34 to 37. On the other hand, an inverted clock signal is supplied to the clock signal input terminal of the D flip-flop 38. Further, the detection signal Cend output from the operation code latch circuit block 20 is supplied to the set terminal of the first D flip-flop 34 and the reset terminal of the D flip-flops 35 to 38.

第１のＤフリップフロップ３４は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。   The first D flip-flop 34 holds data having a first value (high level “1”) when the detection signal Cend is inactivated to a low level, and the detection signal Cend is at a high level. After being activated, the input serial data SIN is held in synchronization with the clock signal SCK.

第１のＤフリップフロップ３４の後段に直列接続された（Ｎ＋１）個のＤフリップフロップ３５、・・・、３７は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ３４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。   The (N + 1) D flip-flops 35,..., 37 connected in series in the subsequent stage of the first D flip-flop 34 are connected to the first D flip-flop 34 when the detection signal Cend is inactivated to a low level. Data having a second value different from the value (low level “0”) is held, and after the detection signal Cend is activated to a high level, the data output from the first D flip-flop 34 is the clock signal. Hold sequentially in synchronization with SCK.

Ｄフリップフロップ３８及びインバーター３３は、第２の転送検出回路を構成している。Ｄフリップフロップ３８は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、（Ｎ＋１）個のＤフリップフロップ３５、・・・、３７の内の最終段のＤフリップフロップ３７から出力されるデータを、反転クロック信号に同期して保持する。   The D flip-flop 38 and the inverter 33 constitute a second transfer detection circuit. When the detection signal Cend is inactivated to a low level, the D flip-flop 38 holds data having a second value (low level “0”) different from the first value, and the detection signal Cend. After the signal is activated to the high level, the data output from the last D flip-flop 37 among the (N + 1) D flip-flops 35, ..., 37 is held in synchronization with the inverted clock signal. To do.

これにより、第２の転送検出回路は、検出信号Ｃｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ３４に保持された第１の値を有するデータがＤフリップフロップ３７から出力されるタイミングに基づいて、１ブロック分のアドレスの転送完了を表す検出信号Ａｅｎｄを、Ｄフリップフロップ３８のデータ出力端子から出力する。   As a result, after the detection signal Cend is activated to a high level, the second transfer detection circuit outputs the data having the first value held in the first D flip-flop 34 from the D flip-flop 37. The detection signal Aend indicating completion of the transfer of the address for one block is output from the data output terminal of the D flip-flop 38 based on the timing at which the data is transferred.

検出信号Ａｅｎｄは、ＡＮＤ回路３２の第３の入力端子（反転入力端子）に入力される。ＡＮＤ回路３２は、第２の転送検出回路から出力される検出信号Ａｅｎｄに応答して、Ｄフリップフロップ３４〜３７へのクロック信号ＳＣＫの供給を停止するゲート回路としても機能する。従って、検出信号Ａｅｎｄがハイレベルに活性化されると、ＡＮＤ回路３２からクロック信号ＳＣＫが出力されなくなり、Ｄフリップフロップ３４〜３６は、アドレスＡ０〜ＡＮをそれぞれ出力したままの状態で停止し、次に、転送データの入力が行われる。   The detection signal Aend is input to the third input terminal (inverted input terminal) of the AND circuit 32. The AND circuit 32 also functions as a gate circuit that stops the supply of the clock signal SCK to the D flip-flops 34 to 37 in response to the detection signal Aend output from the second transfer detection circuit. Therefore, when the detection signal Aend is activated to a high level, the clock signal SCK is not output from the AND circuit 32, and the D flip-flops 34 to 36 are stopped in a state where the addresses A0 to AN are output, respectively. Next, transfer data is input.

転送データラッチ回路ブロック４０は、ＡＮＤ回路４１及び４２と、インバーター４３と、直列接続されたＤフリップフロップ４４〜４８とを含んでいる。アドレスラッチ回路ブロック３０から出力される検出信号Ａｅｎｄは、制御信号としてＡＮＤ回路４１及び４２の第１の入力端子に入力される。また、シリアルデータＳＩＮが、ＡＮＤ回路４１の第２の入力端子に入力され、クロック信号ＳＣＫが、ＡＮＤ回路４２の第２の入力端子に入力される。   The transfer data latch circuit block 40 includes AND circuits 41 and 42, an inverter 43, and D flip-flops 44 to 48 connected in series. The detection signal Aend output from the address latch circuit block 30 is input to the first input terminals of the AND circuits 41 and 42 as a control signal. The serial data SIN is input to the second input terminal of the AND circuit 41, and the clock signal SCK is input to the second input terminal of the AND circuit 42.

検出信号Ａｅｎｄがハイレベルに活性化されると、ＡＮＤ回路４１は、シリアルデータＳＩＮを出力する。また、１ブロック分の転送データの転送完了を表す転送データ転送検出信号（以下においては単に「検出信号」という）Ｄｅｎｄがローレベルである間に、ＡＮＤ回路４２は、クロック信号ＳＣＫを出力する。   When the detection signal Aend is activated to a high level, the AND circuit 41 outputs serial data SIN. The AND circuit 42 outputs the clock signal SCK while the transfer data transfer detection signal (hereinafter simply referred to as “detection signal”) Dend indicating transfer completion of transfer data for one block is at a low level.

転送データラッチ回路ブロック４０において、ＡＮＤ回路４２は、アドレスラッチ回路ブロック３０の第２の転送検出回路から出力される検出信号Ａｅｎｄに応答して、Ｄフリップフロップ４４〜４７へのクロック信号の供給を開始するゲート回路として機能する。インバーター４３は、ＡＮＤ回路４２から出力されるクロック信号ＳＣＫを反転して、反転クロック信号を出力する。   In the transfer data latch circuit block 40, the AND circuit 42 supplies a clock signal to the D flip-flops 44 to 47 in response to the detection signal Aend output from the second transfer detection circuit of the address latch circuit block 30. Functions as a starting gate circuit. The inverter 43 inverts the clock signal SCK output from the AND circuit 42 and outputs an inverted clock signal.

ＡＮＤ回路４１から出力されるシリアルデータＳＩＮは、第１のＤフリップフロップ４４のデータ入力端子に供給される。また、ＡＮＤ回路４２から出力されるクロック信号ＳＣＫは、Ｄフリップフロップ４４〜４７のクロック信号入力端子に供給される。一方、Ｄフリップフロップ４８のクロック信号入力端子には、反転クロック信号が供給される。さらに、第１のＤフリップフロップ４４のセット端子、及び、Ｄフリップフロップ４５〜４８のリセット端子には、アドレスラッチ回路ブロック３０から出力される検出信号Ａｅｎｄが供給される。   The serial data SIN output from the AND circuit 41 is supplied to the data input terminal of the first D flip-flop 44. The clock signal SCK output from the AND circuit 42 is supplied to the clock signal input terminals of the D flip-flops 44 to 47. On the other hand, an inverted clock signal is supplied to the clock signal input terminal of the D flip-flop 48. Further, the detection signal Aend output from the address latch circuit block 30 is supplied to the set terminal of the first D flip-flop 44 and the reset terminals of the D flip-flops 45 to 48.

第１のＤフリップフロップ４４は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。   The first D flip-flop 44 holds data having a first value (high level “1”) when the detection signal Aend is inactivated to a low level, and the detection signal Aend is at a high level. After being activated, the input serial data SIN is held in synchronization with the clock signal SCK.

第１のＤフリップフロップ４４の後段に直列接続された（Ｎ＋１）個のＤフリップフロップ４５、・・・、４７は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ４４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。   (N + 1) D flip-flops 45,..., 47 connected in series in the subsequent stage of the first D flip-flop 44 are connected to the first D flip-flop 44 when the detection signal Aend is inactivated to a low level. Data having a second value (low level “0”) different from the value is held, and after the detection signal Aend is activated to a high level, the data output from the first D flip-flop 44 is converted to a clock signal. Hold sequentially in synchronization with SCK.

Ｄフリップフロップ４８及びインバーター４３は、第３の転送検出回路を構成している。Ｄフリップフロップ４８は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、（Ｎ＋１）個のＤフリップフロップ４５、・・・、４７の内の最終段のＤフリップフロップ４７から出力されるデータを、反転クロック信号に同期して保持する。   The D flip-flop 48 and the inverter 43 constitute a third transfer detection circuit. When the detection signal Aend is inactivated to a low level, the D flip-flop 48 holds data having a second value (low level “0”) different from the first value, and the detection signal Aend , The data output from the last D flip-flop 47 out of (N + 1) D flip-flops 45,... 47 is held in synchronization with the inverted clock signal. To do.

これにより、第３の転送検出回路は、検出信号Ａｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ４４に保持された第１の値を有するデータがＤフリップフロップ４７から出力されるタイミングに基づいて、１ブロック分の転送データの転送完了を表す検出信号Ｄｅｎｄを、Ｄフリップフロップ４８のデータ出力端子から出力する。   As a result, the third transfer detection circuit outputs the data having the first value held in the first D flip-flop 44 from the D flip-flop 47 after the detection signal Aend is activated to a high level. The detection signal Dend indicating completion of transfer of the transfer data for one block is output from the data output terminal of the D flip-flop 48 based on the timing at which the data is transferred.

検出信号Ｄｅｎｄは、ＡＮＤ回路４２の第３の入力端子（反転入力端子）に入力される。ＡＮＤ回路４２は、第３の転送検出回路から出力される検出信号Ｄｅｎｄに応答して、Ｄフリップフロップ４４〜４７へのクロック信号ＳＣＫの供給を停止するゲート回路としても機能する。従って、検出信号Ｄｅｎｄがハイレベルに活性化されると、ＡＮＤ回路４２からクロック信号ＳＣＫが出力されなくなり、Ｄフリップフロップ４４〜４６は、転送データＤ０〜ＤＮをそれぞれ出力したままの状態で停止し、次の動作の制御が行われる。   The detection signal Dend is input to the third input terminal (inverted input terminal) of the AND circuit 42. The AND circuit 42 also functions as a gate circuit that stops the supply of the clock signal SCK to the D flip-flops 44 to 47 in response to the detection signal Dend output from the third transfer detection circuit. Therefore, when the detection signal Dend is activated to a high level, the clock signal SCK is not output from the AND circuit 42, and the D flip-flops 44 to 46 are stopped while the transfer data D0 to DN are being output, respectively. The next operation is controlled.

次に、図１に示す半導体集積回路装置の動作について説明する。
図２は、図１に示す半導体集積回路装置の動作を説明するためのタイミングチャートである。最初に、負論理のチップセレクト信号ＣＳバーがハイレベルに非活性化されているときには、Ｄフリップフロップ１２がリセットされて、制御信号ＳＥＮがローレベルに非活性化されている。これにより、Ｄフリップフロップ（ＦＦ）２４がセットされて、データ出力端子からハイレベルの初期データが出力される。一方、Ｄフリップフロップ２５〜２８がリセットされて、データ出力端子からローレベルのデータが出力される。 Next, the operation of the semiconductor integrated circuit device shown in FIG. 1 will be described.
FIG. 2 is a timing chart for explaining the operation of the semiconductor integrated circuit device shown in FIG. First, when the negative logic chip select signal CS bar is deactivated to a high level, the D flip-flop 12 is reset and the control signal SEN is deactivated to a low level. As a result, the D flip-flop (FF) 24 is set, and high-level initial data is output from the data output terminal. On the other hand, the D flip-flops 25 to 28 are reset, and low level data is output from the data output terminal.

チップセレクト信号ＣＳバーがローレベルに活性化されると、Ｄフリップフロップ１２のリセットが解除される。遅延回路１３によって所定の遅延時間Ｄだけ遅延されたチップセレクト信号ＣＳがＤフリップフロップ１２のクロック信号入力端子に供給されると、データ出力端子からハイレベルに活性化された制御信号ＳＥＮが出力される。   When the chip select signal CS bar is activated to a low level, the reset of the D flip-flop 12 is released. When the chip select signal CS delayed by a predetermined delay time D by the delay circuit 13 is supplied to the clock signal input terminal of the D flip-flop 12, the control signal SEN activated to the high level is output from the data output terminal. The

これにより、Ｄフリップフロップ２４のデータ入力端子には、シリアルデータＳＩＮが供給される。シリアルデータＳＩＮは、（Ｍ＋１）ビットのオペレーションコードＣＭ〜Ｃ０と、（Ｎ＋１）ビットのアドレスＡＮ〜Ａ０と、（Ｎ＋１）ビットの転送データＤＮ〜Ｄ０とを含んでいる。   As a result, the serial data SIN is supplied to the data input terminal of the D flip-flop 24. The serial data SIN includes (M + 1) -bit operation codes CM to C0, (N + 1) -bit addresses AN to A0, and (N + 1) -bit transfer data DN to D0.

また、Ｄフリップフロップ２４〜２７のクロック信号入力端子には、クロック信号ＳＣＫが供給される。従って、クロック信号ＳＣＫに含まれているパルスの立ち上がりエッジに同期して、ハイレベルの初期データ及びオペレーションコードＣＭ〜Ｃ０が、Ｄフリップフロップ２４〜２７に順次保持される。   The clock signal SCK is supplied to the clock signal input terminals of the D flip-flops 24-27. Accordingly, high-level initial data and operation codes CM to C0 are sequentially held in the D flip-flops 24 to 27 in synchronization with the rising edge of the pulse included in the clock signal SCK.

クロック信号ＳＣＫに含まれている（Ｍ＋１）個目のパルスの立ち上がりエッジに同期して、（Ｍ＋１）個のＤフリップフロップ２４〜２６がオペレーションコードＣ０〜ＣＭをそれぞれ保持し、Ｄフリップフロップ（ＦＦ）２７のデータ出力端子からハイレベルの初期データが出力される。   In synchronization with the rising edge of the (M + 1) th pulse included in the clock signal SCK, the (M + 1) D flip-flops 24 to 26 hold the operation codes C0 to CM, respectively, and the D flip-flop (FF ) High-level initial data is output from the 27 data output terminals.

Ｄフリップフロップ２８は、クロック信号ＳＣＫに含まれている（Ｍ＋１）個目のパルスの立ち下がりエッジに同期して、Ｄフリップフロップ２７から出力されたハイレベルのデータを保持することにより、オペレーションコードＣ０〜ＣＭの転送完了を表す検出信号Ｃｅｎｄをハイレベルに活性化する。   The D flip-flop 28 holds the high-level data output from the D flip-flop 27 in synchronization with the falling edge of the (M + 1) th pulse included in the clock signal SCK, whereby the operation code A detection signal Cend indicating completion of transfer of C0 to CM is activated to a high level.

検出信号Ｃｅｎｄがローレベルに非活性化されているときに、Ｄフリップフロップ３４がセットされて、データ出力端子からハイレベルの初期データが出力される。一方、Ｄフリップフロップ３５〜３８がリセットされて、データ出力端子からローレベルのデータが出力される。   When the detection signal Cend is inactivated to a low level, the D flip-flop 34 is set and high-level initial data is output from the data output terminal. On the other hand, the D flip-flops 35 to 38 are reset, and low level data is output from the data output terminal.

検出信号Ｃｅｎｄがハイレベルに活性化された後に、クロック信号ＳＣＫに含まれている（Ｎ＋１）個目のパルスの立ち上がりエッジに同期して、（Ｎ＋１）個のＤフリップフロップ３４〜３６がアドレスＡ０〜ＡＮをそれぞれ保持し、Ｄフリップフロップ３７のデータ出力端子からハイレベルの初期データが出力される。   After the detection signal Cend is activated to a high level, in synchronization with the rising edge of the (N + 1) th pulse included in the clock signal SCK, the (N + 1) D flip-flops 34 to 36 are address A0. ˜AN are held, and high-level initial data is output from the data output terminal of the D flip-flop 37.

Ｄフリップフロップ３８は、クロック信号ＳＣＫに含まれている（Ｎ＋１）個目のパルスの立ち下がりエッジに同期して、Ｄフリップフロップ３７から出力されたハイレベルのデータを保持することにより、アドレスＡ０〜ＡＮの転送完了を表す検出信号Ａｅｎｄを出力する。   The D flip-flop 38 holds the high-level data output from the D flip-flop 37 in synchronization with the falling edge of the (N + 1) th pulse included in the clock signal SCK, whereby the address A0. A detection signal Aend indicating completion of transfer of .about.AN is output.

検出信号Ａｅｎｄがローレベルに非活性化されているときに、Ｄフリップフロップ４４がセットされて、データ出力端子からハイレベルの初期データが出力される。一方、Ｄフリップフロップ４５〜４８がリセットされて、データ出力端子からローレベルのデータが出力される。   When the detection signal Aend is inactivated to a low level, the D flip-flop 44 is set and high-level initial data is output from the data output terminal. On the other hand, the D flip-flops 45 to 48 are reset, and low level data is output from the data output terminal.

検出信号Ａｅｎｄがハイレベルに活性化された後に、クロック信号ＳＣＫに含まれている（Ｎ＋１）個目のパルスの立ち上がりエッジに同期して、（Ｎ＋１）個のＤフリップフロップ４４〜４６が転送データＤ０〜ＤＮをそれぞれ保持し、Ｄフリップフロップ４７のデータ出力端子からハイレベルの初期データが出力される。   After the detection signal Aend is activated to a high level, (N + 1) D flip-flops 44 to 46 are transferred data in synchronization with the rising edge of the (N + 1) th pulse included in the clock signal SCK. D0 to DN are held, and high-level initial data is output from the data output terminal of the D flip-flop 47.

Ｄフリップフロップ４８は、クロック信号ＳＣＫに含まれている（Ｎ＋１）個目のパルスの立ち下がりエッジに同期して、Ｄフリップフロップ４７から出力されたハイレベルのデータを保持することにより、転送データＤ０〜ＤＮの転送完了を表す検出信号Ｄｅｎｄを出力する。   The D flip-flop 48 holds the high-level data output from the D flip-flop 47 in synchronization with the falling edge of the (N + 1) th pulse included in the clock signal SCK, thereby transferring the transfer data. A detection signal Dend indicating completion of transfer of D0 to DN is output.

その後、例えば、オペレーションコードＣ０〜ＣＭに含まれているコマンドに従って、オペレーションコードＣ０〜ＣＭに含まれているデバイスコードによって指定されたメモリーにおいてアドレスＡ０〜ＡＮによって指定された記憶領域に、転送データＤ０〜ＤＮが書き込まれる。   Thereafter, for example, according to the command included in the operation codes C0 to CM, the transfer data D0 is transferred to the storage area specified by the addresses A0 to AN in the memory specified by the device code included in the operation codes C0 to CM. ~ DN is written.

次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す回路図である。第２の実施形態に係る半導体集積回路装置１ａにおいては、オペレーションコードラッチ回路ブロック２０ａ、アドレスラッチ回路ブロック３０ａ、及び、転送データラッチ回路ブロック４０ａに含まれている複数のＤフリップフロップの接続が第１の実施形態と異なっており、その他の点に関しては、第１の実施形態と同様である。 Next, a second embodiment of the present invention will be described.
FIG. 3 is a circuit diagram showing a configuration of a semiconductor integrated circuit device according to the second embodiment of the present invention. In the semiconductor integrated circuit device 1a according to the second embodiment, a plurality of D flip-flops included in the operation code latch circuit block 20a, the address latch circuit block 30a, and the transfer data latch circuit block 40a are connected. This embodiment is different from the first embodiment, and the other points are the same as those of the first embodiment.

オペレーションコードラッチ回路ブロック２０ａにおいて、第１のＤフリップフロップ２４のリセット端子、及び、Ｄフリップフロップ２５〜２８のセット端子には、チップセレクト回路１０から出力される制御信号ＳＥＮが供給される。   In the operation code latch circuit block 20a, the control signal SEN output from the chip select circuit 10 is supplied to the reset terminal of the first D flip-flop 24 and the set terminals of the D flip-flops 25 to 28.

第１のＤフリップフロップ２４は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値（ローレベルの「０」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。   The first D flip-flop 24 holds data having a first value (low level “0”) when the control signal SEN is inactivated to a low level, and the control signal SEN is at a high level. After being activated, the input serial data SIN is held in synchronization with the clock signal SCK.

第１のＤフリップフロップ２４の後段に直列接続された（Ｍ＋１）個のＤフリップフロップ２５、・・・、２７は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、第１のＤフリップフロップ２４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。   The (M + 1) D flip-flops 25,..., 27 connected in series in the subsequent stage of the first D flip-flop 24 are connected to the first D flip-flop 24 when the control signal SEN is inactivated to a low level. Data having a second value (high level “1”) different from the value is held, and after the control signal SEN is activated to high level, the data output from the first D flip-flop 24 is converted to the clock signal. Hold sequentially in synchronization with SCK.

Ｄフリップフロップ２８及びインバーター２３は、第１の転送検出回路を構成している。Ｄフリップフロップ２８は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、（Ｍ＋１）個のＤフリップフロップ２５、・・・、２７の内の最終段のＤフリップフロップ２７から出力されるデータを、反転クロック信号に同期して保持する。   The D flip-flop 28 and the inverter 23 constitute a first transfer detection circuit. The D flip-flop 28 holds data having a second value (high level “1”) different from the first value when the control signal SEN is inactivated to a low level, and the control signal SEN After the signal is activated to the high level, the data output from the final stage D flip-flop 27 out of (M + 1) D flip-flops 25,..., 27 is held in synchronization with the inverted clock signal. To do.

これにより、第１の転送検出回路は、制御信号ＳＥＮがハイレベルに活性化された後に、第１のＤフリップフロップ２４に保持された第１の値を有するデータがＤフリップフロップ２７から出力されるタイミングに基づいて、１ブロック分のオペレーションコードの転送完了を表す検出信号Ｃｅｎｄを、Ｄフリップフロップ２８の反転データ出力端子から出力する。   As a result, after the control signal SEN is activated to the high level, the first transfer detection circuit outputs the data having the first value held in the first D flip-flop 24 from the D flip-flop 27. The detection signal Cend indicating completion of transfer of the operation code for one block is output from the inverted data output terminal of the D flip-flop 28 based on the timing at which the data is transferred.

また、アドレスラッチ回路ブロック３０ａにおいて、第１のＤフリップフロップ３４のリセット端子、及び、Ｄフリップフロップ３５〜３８のセット端子には、オペレーションコードラッチ回路ブロック２０ａから出力される検出信号Ｃｅｎｄが供給される。   In the address latch circuit block 30a, the detection signal Cend output from the operation code latch circuit block 20a is supplied to the reset terminal of the first D flip-flop 34 and the set terminals of the D flip-flops 35 to 38. The

第１のＤフリップフロップ３４は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値（ローレベルの「０」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。   The first D flip-flop 34 holds data having a first value (low level “0”) when the detection signal Cend is inactivated to a low level, and the detection signal Cend is at a high level. After being activated, the input serial data SIN is held in synchronization with the clock signal SCK.

第１のＤフリップフロップ３４の後段に直列接続された（Ｎ＋１）個のＤフリップフロップ３５、・・・、３７は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ３４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。   The (N + 1) D flip-flops 35,..., 37 connected in series in the subsequent stage of the first D flip-flop 34 are connected to the first D flip-flop 34 when the detection signal Cend is inactivated to a low level. Data having a second value (high level “1”) different from the value is held, and after the detection signal Cend is activated to the high level, the data output from the first D flip-flop 34 is changed to the clock signal. Hold sequentially in synchronization with SCK.

Ｄフリップフロップ３８及びインバーター３３は、第２の転送検出回路を構成している。Ｄフリップフロップ３８は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、（Ｎ＋１）個のＤフリップフロップ３５、・・・、３７の内の最終段のＤフリップフロップ３７から出力されるデータを、反転クロック信号に同期して保持する。   The D flip-flop 38 and the inverter 33 constitute a second transfer detection circuit. The D flip-flop 38 holds data having a second value (high level “1”) different from the first value when the detection signal Cend is inactivated to a low level, and the detection signal Cend After the signal is activated to the high level, the data output from the last D flip-flop 37 among the (N + 1) D flip-flops 35, ..., 37 is held in synchronization with the inverted clock signal. To do.

これにより、第２の転送検出回路は、検出信号Ｃｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ３４に保持された第１の値を有するデータがＤフリップフロップ３７から出力されるタイミングに基づいて、１ブロック分のアドレスの転送完了を表す検出信号Ａｅｎｄを、Ｄフリップフロップ３８の反転データ出力端子から出力する。   As a result, after the detection signal Cend is activated to a high level, the second transfer detection circuit outputs the data having the first value held in the first D flip-flop 34 from the D flip-flop 37. The detection signal Aend indicating completion of the transfer of the address for one block is output from the inverted data output terminal of the D flip-flop 38 based on the timing at which the data is transferred.

同様に、転送データラッチ回路ブロック４０ａにおいて、第１のＤフリップフロップ４４のリセット端子、及び、Ｄフリップフロップ４５〜４８のセット端子には、アドレスラッチ回路ブロック３０ａから出力される検出信号Ａｅｎｄが供給される。   Similarly, in the transfer data latch circuit block 40a, the detection signal Aend output from the address latch circuit block 30a is supplied to the reset terminal of the first D flip-flop 44 and the set terminals of the D flip-flops 45 to 48. Is done.

第１のＤフリップフロップ４４は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値（ローレベルの「０」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。   The first D flip-flop 44 holds data having a first value (low level “0”) when the detection signal Aend is inactivated to a low level, and the detection signal Aend is at a high level. After being activated, the input serial data SIN is held in synchronization with the clock signal SCK.

第１のＤフリップフロップ４４の後段に直列接続された（Ｎ＋１）個のＤフリップフロップ４５、・・・、４７は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ４４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。   (N + 1) D flip-flops 45,..., 47 connected in series in the subsequent stage of the first D flip-flop 44 are connected to the first D flip-flop 44 when the detection signal Aend is inactivated to a low level. Data having a second value (high level “1”) different from the value is held, and after the detection signal Aend is activated to the high level, the data output from the first D flip-flop 44 is converted to the clock signal. Hold sequentially in synchronization with SCK.

Ｄフリップフロップ４８及びインバーター４３は、第３の転送検出回路を構成している。Ｄフリップフロップ４８は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、（Ｎ＋１）個のＤフリップフロップ４５、・・・、４７の内の最終段のＤフリップフロップ４７から出力されるデータを、反転クロック信号に同期して保持する。   The D flip-flop 48 and the inverter 43 constitute a third transfer detection circuit. The D flip-flop 48 holds data having a second value (high level “1”) different from the first value when the detection signal Aend is inactivated to a low level, and the detection signal Aend , The data output from the last D flip-flop 47 out of (N + 1) D flip-flops 45,... 47 is held in synchronization with the inverted clock signal. To do.

これにより、第３の転送検出回路は、検出信号Ａｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ４４に保持された第１の値を有するデータがＤフリップフロップ４７から出力されるタイミングに基づいて、１ブロック分の転送データの転送完了を表す検出信号Ｄｅｎｄを、Ｄフリップフロップ４８の反転データ出力端子から出力する。   As a result, the third transfer detection circuit outputs the data having the first value held in the first D flip-flop 44 from the D flip-flop 47 after the detection signal Aend is activated to a high level. The detection signal Dend indicating completion of transfer of the transfer data for one block is output from the inverted data output terminal of the D flip-flop 48 based on the timing at which the data is transferred.

以上説明した実施形態によれば、シリアルデータの転送完了を検出するために、カウンターやその他の複雑な回路を必要としないので、全体の回路規模を小さくしてレイアウト面積を縮小することができる。また、シリアルデータを順次保持する複数のＤフリップフロップを用いてシリアルデータの転送完了を検出するので、誤動作のおそれも小さく、確実にシリアルデータを転送することができる。   According to the embodiment described above, since no counter or other complicated circuit is required to detect completion of serial data transfer, the entire circuit scale can be reduced and the layout area can be reduced. In addition, since the completion of serial data transfer is detected using a plurality of D flip-flops that sequentially hold serial data, there is little risk of malfunction and serial data can be transferred reliably.

１、１ａ…半導体集積回路装置、１０…チップセレクト回路、１１…インバーター、１２…Ｄフリップフロップ、１３…遅延回路、１４…ＡＮＤ回路、１５…ＮＡＮＤ回路、１６…デバイスコード一致検出部、２０、２０ａ…オペレーションコードラッチ回路ブロック、２１、２２…ＡＮＤ回路、２３…インバーター、２４〜２８…Ｄフリップフロップ、３０、３０ａ…アドレスラッチ回路ブロック、３１、３２…ＡＮＤ回路、３３…インバーター、３４〜３８…Ｄフリップフロップ、４０、４０ａ…転送データラッチ回路ブロック、４１、４２…ＡＮＤ回路、４３…インバーター、４４〜４８…Ｄフリップフロップ   DESCRIPTION OF SYMBOLS 1, 1a ... Semiconductor integrated circuit device, 10 ... Chip select circuit, 11 ... Inverter, 12 ... D flip-flop, 13 ... Delay circuit, 14 ... AND circuit, 15 ... NAND circuit, 16 ... Device code coincidence detection part, 20, 20a ... Operation code latch circuit block, 21, 22 ... AND circuit, 23 ... Inverter, 24-28 ... D flip-flop, 30, 30a ... Address latch circuit block, 31, 32 ... AND circuit, 33 ... Inverter, 34-38 ... D flip-flop, 40, 40a ... Transfer data latch circuit block, 41, 42 ... AND circuit, 43 ... Inverter, 44-48 ... D flip-flop

Claims (8)

制御信号が非活性化されているときに、第１の値を有するデータを保持し、制御信号が活性化された後に、入力されるシリアルデータをクロック信号に同期して保持する第１のフリップフロップと、
制御信号が非活性化されているときに、第１の値と異なる第２の値を有するデータを保持し、制御信号が活性化された後に、第１のフリップフロップから出力されるデータをクロック信号に同期して順次保持する直列接続された複数のフリップフロップと、
制御信号が活性化された後に、前記第１のフリップフロップに保持された第１の値を有するデータが前記複数のフリップフロップの内の最終段のフリップフロップから出力されるタイミングに基づいて、１ブロック分のシリアルデータの転送完了を表す検出信号を出力する転送検出回路と、
を具備する半導体集積回路装置。 A first flip-flop that holds data having a first value when the control signal is inactivated, and holds serial data that is input in synchronization with the clock signal after the control signal is activated And
When the control signal is inactivated, data having a second value different from the first value is held, and the data output from the first flip-flop is clocked after the control signal is activated. A plurality of flip-flops connected in series that sequentially hold in synchronization with the signal;
Based on the timing at which data having the first value held in the first flip-flop is output from the final flip-flop of the plurality of flip-flops after the control signal is activated. A transfer detection circuit for outputting a detection signal indicating completion of transfer of serial data for a block; and
A semiconductor integrated circuit device comprising: 前記転送検出回路から出力される検出信号に応答して、前記第１のフリップフロップ及び前記複数のフリップフロップへのクロック信号の供給を停止するゲート回路をさらに具備する、請求項１記載の半導体集積回路装置。   The semiconductor integrated circuit according to claim 1, further comprising a gate circuit that stops supply of a clock signal to the first flip-flop and the plurality of flip-flops in response to a detection signal output from the transfer detection circuit. Circuit device. 前記第１のフリップフロップと、前記複数のフリップフロップと、前記転送検出回路と、前記ゲート回路とを各々が含む第１の回路ブロック及び第２の回路ブロックを具備し、
前記第２の回路ブロックにおいて、前記ゲート回路が、前記第１の回路ブロックの前記転送検出回路から出力される検出信号に応答して、前記第１のフリップフロップ及び前記複数のフリップフロップへのクロック信号の供給を開始する、
請求項２記載の半導体集積回路装置。 A first circuit block and a second circuit block each including the first flip-flop, the plurality of flip-flops, the transfer detection circuit, and the gate circuit;
In the second circuit block, the gate circuit responds to a detection signal output from the transfer detection circuit of the first circuit block, and clocks to the first flip-flop and the plurality of flip-flops Start supplying signals,
The semiconductor integrated circuit device according to claim 2. 前記転送検出回路が、制御信号が非活性化されているときに、第１の値と異なる第２の値を有するデータを保持し、制御信号が活性化された後に、前記複数のフリップフロップの内の最終段のフリップフロップから出力されるデータを保持することにより、１ブロック分のシリアルデータの転送完了を表す検出信号を出力するフリップフロップを含む、請求項１〜３のいずれか１項記載の半導体集積回路装置。   The transfer detection circuit holds data having a second value different from the first value when the control signal is inactivated, and after the control signal is activated, the plurality of flip-flops 4. A flip-flop that includes a flip-flop that outputs a detection signal indicating completion of transfer of serial data for one block by holding data output from a flip-flop at the last stage in the block. Semiconductor integrated circuit device. 前記転送検出回路のフリップフロップが、前記複数のフリップフロップの内の最終段のフリップフロップから出力されるデータを、反転されたクロック信号に同期して保持する、請求項４記載の半導体集積回路装置。   5. The semiconductor integrated circuit device according to claim 4, wherein the flip-flop of the transfer detection circuit holds data output from a final flip-flop of the plurality of flip-flops in synchronization with an inverted clock signal. . 制御信号が非活性化されたときに、前記第１のフリップフロップがセットされ、前記複数のフリップフロップがリセットされる、請求項１〜５のいずれか１項記載の半導体集積回路装置。   6. The semiconductor integrated circuit device according to claim 1, wherein when the control signal is deactivated, the first flip-flop is set and the plurality of flip-flops are reset. 制御信号が非活性化されたときに、前記第１のフリップフロップがリセットされ、前記複数のフリップフロップがセットされる、請求項１〜５のいずれか１項記載の半導体集積回路装置。   The semiconductor integrated circuit device according to claim 1, wherein when the control signal is deactivated, the first flip-flop is reset and the plurality of flip-flops are set. 請求項１〜７のいずれか１項記載の半導体集積回路装置を具備する電子機器。   An electronic apparatus comprising the semiconductor integrated circuit device according to claim 1.
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