JP2013157476A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
基板に設けた貫通電極(例えば、Through Silicon Via)によってIC(Integrated Circuit)チップを接続することで、3次元ICを小型化および高速化することができる。 By connecting an IC (Integrated Circuit) chip with a through electrode (for example, Through Silicon Via) provided on the substrate, the three-dimensional IC can be reduced in size and speed.
貫通電極は、ビアホールをメッキ層で満たすことで形成される。ビアホールに形成されたメッキ層は熱処理され、再結晶化が促進される。この再結晶化により、メッキ層の抵抗率が下がる。 The through electrode is formed by filling the via hole with a plating layer. The plating layer formed in the via hole is heat-treated to promote recrystallization. This recrystallization reduces the resistivity of the plating layer.
しかし、メッキ層の熱処理には、ビアホールの開口部近傍でボイド(空洞)が発生するという問題がある。 However, the heat treatment of the plating layer has a problem that voids (cavities) are generated near the opening of the via hole.
上記の問題を解決するために、本方法の一観点によれば、基板上に所定のパターンを有するマスク層を形成する工程と、前記マスク層をマスクとして前記基板にビアホールを形成する工程と、前記ビアホールの内壁と前記マスク層上とに、絶縁膜と第1のバリア層と第1のシード層とを形成する工程と、前記ビアホールの途中まで、第1のメッキ層を形成する工程と、前記第1のメッキ層上にバリア材料層を形成し、当該バリア材料層をスパッタエッチングして、前記ビアホールの内壁に第2のバリア層を形成する工程と、前記第2のバリア層上に、第2のメッキ層を形成する工程とを有する半導体装置の製造方法が提供される。 In order to solve the above problem, according to one aspect of the present method, a step of forming a mask layer having a predetermined pattern on a substrate, a step of forming a via hole in the substrate using the mask layer as a mask, Forming an insulating film, a first barrier layer, and a first seed layer on the inner wall of the via hole and the mask layer; and forming a first plating layer halfway through the via hole; Forming a barrier material layer on the first plating layer, sputter-etching the barrier material layer to form a second barrier layer on the inner wall of the via hole; and on the second barrier layer, There is provided a method for manufacturing a semiconductor device including a step of forming a second plating layer.
本方法によれば、メッキ層の熱処理による貫通電極のボイド発生が抑制される。 According to this method, generation | occurrence | production of the void of the penetration electrode by the heat processing of a plating layer is suppressed.
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof. Note that, even if the drawings are different, corresponding parts are denoted by the same reference numerals, and description thereof is omitted.
(1)製造方法
図1〜11は、実施の形態の半導体装置の製造方法を説明する工程断面図である。
(1) Manufacturing Method FIGS. 1 to 11 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment.
(i)ビアホールおよびメッキ下地層の形成(図1〜5)
まず、トランジスタ(図示せず)が形成された基板(例えば、Si基板)2を用意する。基板2の厚さは、例えば100〜750μmである。
(I) Formation of via hole and plating base layer (FIGS. 1-5)
First, a substrate (for example, Si substrate) 2 on which a transistor (not shown) is formed is prepared. The thickness of the
図1に示すように、基板2の上に、例えば厚さ50〜200nm程度(好ましくは、100nm程度)のSiCN層4と厚さ100〜300nmのSiO2層6(好ましくは、200nm程度)を形成する。さらにSiO2層6の上に、フォトリソグラフィ技術により、開口部8を有するレジスト(フォトレジスト)層10を形成する。
As shown in FIG. 1, on a
次に、CF4ガスを反応ガスとするRIE(Reactive Ion Etching)により、SiO2層6およびSiCN層4をエッチングする。
Next, the SiO 2 layer 6 and the
これにより、図2に示すように、基板2の上に所定のパターンを有するマスク層(SiCN層)12が形成される。マスク層12は、開口部8aが設けられたパターンを有している。
As a result, a mask layer (SiCN layer) 12 having a predetermined pattern is formed on the
開口部8aが形成された後、SF6ガスを反応ガスとするRIEを行い、図3に示すように、基板2にビアホール14を形成する。ビアホール14は、一端が塞がったブラインドビアホールである。
After the opening 8a is formed, RIE using SF 6 gas as a reactive gas is performed to form a
レジスト層10およびSiO2層6はRIEの間に除去される。一方、マスク層12は、エッチングされずに基板上に残る。このRIEにより、図3に示すように、マスク層12の開口部8aよりやや大きい開口径を有するビアホール14が形成される。
The
ビアホール14の深さは、例えば5〜250μm(好ましくは、200μm程度)である。ビアホール14の開口径は、例えば0.5〜25μm(好ましくは、20μm程度)である。
The depth of the
図12は、ビアホール14のRIEを説明する図である。図12中の矢印は、RIEのエッチング速度を表している。
FIG. 12 is a diagram for explaining the RIE of the
RIEの異方性により、基板2は、その表面に垂直な方向に選択的にエッチングされる。しかし僅かではあるが、基板2は、図12に示すように、表面に平行な方向にもエッチングされる。このため、ビアホール14の内壁がマスク層12の下に後退する。その結果、図3に示すように、マスク層12によるオーバハングが形成される。
Due to the anisotropy of RIE, the
次に、図4に示すように、ビアホール14の内壁とマスク層12の上に絶縁層(例えば、SiO2膜)16を形成する。絶縁層16は、例えばTEOS(Tetraethyl Orthosilicate)を原料とするPACVD(Plasma Assisted Chemical Vapour Deposition)により形成される。絶縁層16の厚さは、例えば100〜300nm(好ましくは、200nm程度)である。
Next, as shown in FIG. 4, an insulating layer (for example, SiO 2 film) 16 is formed on the inner wall of the
その後、図5に示すように、絶縁層16の表面に、第1のバリア層と第1のシード層とを有するメッキ下地層18を、例えばスパッタ法により形成する。第1のバリア層は、ビアホール14に形成されるメッキ層の構成元素(例えば、Cu)が基板2に拡散することを抑制する。第1のシード層は、メッキ液に電流を供給する。
Thereafter, as shown in FIG. 5, a
ビアホール14内のメッキ下地層は、スパッタ粒子(ターゲットからスパッタされた粒子)がビアホール14に入射し、絶縁膜16に付着することで形成される。この時、オーバハング20は、ビアホール14へ入射しようとするスパッタ粒子の進路を妨げる。このためオーバハング20の下側(特に、ビアホール14の開口部近傍)では、メッキ下地層18が薄くなる。尚、図5では、オーバハング20の下側に形成される薄いメッキ下地層18は、省略されている(図6〜13についても、同様)。
The plating underlayer in the
上述したように、メッキ下地層18は、絶縁層16上に形成された第1のバリア層と、第1のバリア層の上に形成された第1のシード層とを有している。
As described above, the
第1のバリア層は、例えば厚さ50〜300nm(好ましくは、200nm程度)のTa膜である。さらに詳しく説明するならば、第1のバリア層は、好ましくは高融点金属(例えば、TaやTi)またはその化合物(TaN、TiN等)の単層膜(または、積層膜)である。第1のバリア層は、例えば高融点金属またはその化合物(合金を含む)のターゲットを、スパッタすることで形成される。 The first barrier layer is, for example, a Ta film having a thickness of 50 to 300 nm (preferably about 200 nm). More specifically, the first barrier layer is preferably a single layer film (or a laminated film) of a refractory metal (for example, Ta or Ti) or a compound thereof (TaN, TiN, or the like). The first barrier layer is formed, for example, by sputtering a target of a refractory metal or a compound thereof (including an alloy).
第1のシード層は、例えば厚さ200〜1,000nm(好ましくは、800nm程度)のCu層である。さらに詳しく説明するならば、第1のシード層は、例えば金属単体(例えば、Cu)またはその化合物(例えば、CuTi、CuAl)である。第1のシード層は、例えば金属単体またはその化合物(合金を含む)のターゲットを、スパッタすることで形成される。 The first seed layer is a Cu layer having a thickness of 200 to 1,000 nm (preferably about 800 nm), for example. More specifically, the first seed layer is, for example, a single metal (for example, Cu) or a compound thereof (for example, CuTi, CuAl). The first seed layer is formed, for example, by sputtering a target of a single metal or a compound thereof (including an alloy).
第1のバリア層および第1のシード層は、同一真空装置内で真空を破らずに形成されることが好ましい。 The first barrier layer and the first seed layer are preferably formed in the same vacuum apparatus without breaking the vacuum.
(ii)第1のメッキ工程(図6)
次に図6に示すように、電解メッキにより、ビアホール14の途中まで、メッキ層(例えば、Cu層)22を成長する。メッキのための電流は、メッキ下地層18から供給される。
(Ii) First plating step (FIG. 6)
Next, as shown in FIG. 6, a plating layer (for example, Cu layer) 22 is grown up to the middle of the via
メッキ層(第1のメッキ層)22は、ビアホール14の底から開口部に向かって成長する。このようなボトム・アップ成長は、拡散係数の小さいメッキ抑制剤と拡散係数が大きいメッキ促進剤とを、メッキ液(例えば、硫化銅水溶液)に添加することで達成される。
The plating layer (first plating layer) 22 grows from the bottom of the via
メッキ抑制剤は、例えばポリエチレン・グリコール(Polyethylene glycol)などの分子量の大きな鎖状高分子化合物である。メッキ抑制剤の平均分子量は、例えば1,000〜10,000(好ましくは3,000)である。 The plating inhibitor is a chain polymer compound having a large molecular weight such as, for example, polyethylene glycol. The average molecular weight of the plating inhibitor is, for example, 1,000 to 10,000 (preferably 3,000).
メッキ促進剤は、例えばスルホプロピル・ジスルフィド(Sulfopropyl disulfid)などの分子量の小さい硫黄含有高分子である。メッキ促進剤の平均分子量は、例えば100〜300(好ましくは、200程度)である。メッキ液には、メッキ層を平坦化する平滑材を添加してもよい。平滑材は、例えばポリエチレンイミン(Polyethyleneimine)である。 The plating accelerator is a sulfur-containing polymer having a small molecular weight such as sulfopropyl disulfid. The average molecular weight of the plating accelerator is, for example, 100 to 300 (preferably about 200). A smoothing material that flattens the plating layer may be added to the plating solution. The smoothing material is, for example, polyethyleneimine.
メッキ抑制剤はシード層への金属イオンの吸着を妨げることで、メッキ層の成長を抑制する。一方、メッキ促進剤は、硫黄原子によりメッキ(金属イオンの還元反応)の活性エネルギーを低下させることで、メッキ層の成長を促進する。 The plating inhibitor inhibits the growth of the plating layer by preventing the adsorption of metal ions to the seed layer. On the other hand, the plating accelerator promotes the growth of the plating layer by reducing the active energy of plating (reduction reaction of metal ions) by sulfur atoms.
拡散係数が大きいメッキ促進剤は主にビアホール14の底に分布し、拡散係数が小さいメッキ抑制剤は主に基板表面およびビアホール14の内壁に分布する。
A plating accelerator having a large diffusion coefficient is distributed mainly at the bottom of the via
これにより、ビアホール14の底でメッキ層22の成長が促進され、ビアホール14の内壁および基板2の表面ではメッキ層22の成長が抑制される。その結果、ビアホール14の底から開口部に向かってメッキ層22が成長する。
Thereby, the growth of the
尚、基板2の表面およびビアホール14の内壁にも、メッキ層は成長する。しかし、その速度は、ビアホール14の底からの成長に比べると格段に遅い。
A plating layer also grows on the surface of the
メッキ層22の成長は、マスク層12の裏面を覆う絶縁層16と、ビアホール14の底に対向するメッキ層22の成長面(以下、メッキ層22の成長面と呼ぶ)24との間隔Dが、例えば10nm以上250nm以下になるまで行う。
The growth of the
(iii)第2のバリア層の形成工程(図7〜9)
図7に示すように、成長が中断されたメッキ層22の成長面に、バリア材料層28をスパッタ法により形成する(この時、バリア材料層28は、基板2の上にも形成される。)。
(iii) Step of forming the second barrier layer (FIGS. 7 to 9)
As shown in FIG. 7, a
バリア材料層28は、例えば厚さ50〜200nm(好ましくは、100nm程度)のTa膜である。詳しく説明するならば、バリア材料層28は、第1のバリア層と同様、好ましくは高融点金属(例えば、Ta、Ti)またはその化合物(例えば、TaN、TiN)の単層膜(または、積層膜)である。バリア材料層28は、高融点金属またはその化合物(合金を含む)のターゲットをスパッタして形成する。
The
次に、バリア材料層28をスパッタエッチングする。するとスパッタエッチングされた粒子(原子、イオン、クラスタ等)が、ビアホール14の内壁及びマスク層12の下面に付着する。これにより、図8に示すように、ビアホール14の内壁およびマスク層12の下面に第2のバリア層30が形成される。詳しくは、第2のバリア層30は、絶縁膜16及びメッキ下地層18を介して、ビアホール14の内壁およびマスク層12の下面に形成される。
Next, the
スパッタエッチングは、例えばICP(Inductively Coupled Plasma)装置やCCP(Capacitive Coupled Plasma)装置により行われる。スパッタガスは、例えばArガスである。 Sputter etching is performed by, for example, an ICP (Inductively Coupled Plasma) apparatus or a CCP (Capacitive Coupled Plasma) apparatus. The sputtering gas is, for example, Ar gas.
バリア材料層28が除去された後もスパッタエッチングを続行し、メッキ層22の成長面を、例えば50nm程度スパッタエッチングする。これにより、図9に示すように、第2のバリア層30の上に第2のシード層32が形成される。
Sputter etching is continued even after the
第2のシード層32の形成は、省略してもよい。しかし、第2のシード層32を形成することで、基板上のシード層からビアホール内のメッキ層22に至る経路の電気抵抗が小さくなる。このため第2のシード層32を形成すると、メッキ層22の成長が促進される。
The formation of the
(iv)第2のメッキ工程(図10)
次に、メッキ層22の成長を再開して、図10に示すように、ビアホール14をメッキ層22で埋める。すなわち、第1のメッキ工程で成長した第1のメッキ層の上に、第2のメッキ層を成長する。
(Iv) Second plating step (FIG. 10)
Next, the growth of the
メッキ方法は、第1のメッキ工程と略同じである。したがって、メッキ層22は、ボトム・アップする。これにより、第2のシード層32を介して、第2のバリア層30の上にメッキ層(第2のメッキ層)22が成長する。
The plating method is substantially the same as the first plating step. Therefore, the
メッキ層22の成長は、基板2を覆ったメッキ層の表面が略平坦になった時点で終了する。その後、メッキ層を例えば100〜350℃で1〜60分熱処理する。この熱処理によりメッキ層の再結晶化が促進され、メッキ層の抵抗率が低くなる。
The growth of the
(v)研磨工程(図11)
次に、図11に示すように、マスク層12の上の絶縁膜16、メッキ下地層18、およびメッキ層22をCMP(Chemical Mechanical Polishing)により除去する。この時、マスク層12は、エッチングストップ層として機能する。次に、基板の裏面側をCMPにより研磨して、貫通電極(例えば、Through Silicon Via; TSV)34を形成する。
(V) Polishing process (FIG. 11)
Next, as shown in FIG. 11, the insulating
ところで以上の例では、絶縁層16はSiO2層である。しかし、絶縁膜16は、SiN層またはSiCN層であってもよい。この場合、絶縁層16が、エッチングストップ層となる。
In the above example, the insulating
(2)ボイドの抑制
図13は、オーバハング20の下側におけるボイド(空洞)の発生を説明する図である。図13には、第2のバリア層30を形成せずに成長したメッキ層22aが示されている。
(2) Suppression of Voids FIG. 13 is a diagram for explaining generation of voids (cavities) on the lower side of the
第2のメッキ工程により、ビアホール14はメッキ層22aで満たされる。しかしメッキ層22aを熱処理すると、図13に示すように、オーバハング20の下側にボイド36が発生する。このようなボイド36が発生すると、オーバハング20の近傍で貫通電極34(図11参照)の断面積が狭くなる。このため貫通電極の抵抗が増加するので、ボイド36の発生は好ましくない。ボイド36は、再結晶化のための熱処理だけでなく、層間絶縁膜の形成等における加熱処理によっても発生し成長する。
By the second plating step, the via
図14及び15は、メッキ下地層18が形成されたオーバハング近傍の断面図である。図14には、走査電子線顕微鏡で撮影した断面のスケッチが示されている。図15は、メッキ下地層18が形成されたオーバハング近傍の概略図が示されている。
14 and 15 are cross-sectional views in the vicinity of the overhang in which the
ビアホール内のメッキ下地層18は、オーバハング20の間を通り抜けたスパッタ粒子が、絶縁膜16に付着することで形成される。
The plating
この時オーバハング20は、ビアホール14に入射しようとするスパッタ粒子の進路を妨げる。このため、オーバハング20の下側38(図15参照)では、絶縁膜16に付着するスパッタ粒子が減少し、図14及び15に示すように、メッキ下地層18に含まれる第1のバリア層40および第1のシード層42が薄くなる。場合によっては、第1のバリア層40が部分的に欠損し、穴が開くこともある(第1のシード層42についても、同様)。
At this time, the
熱処理前のメッキ層には、多数のマイクロボイドが存在している。第1のバリア層40(図15参照)が薄くなった領域38では、メッキ層の熱処理によりマイクロボイドが第1のバリア層40を通り抜けて、第1のバリア層40と絶縁膜16の間に集まり結合する。このため、図13に示すように、大きなボイド36がオーバハング20の下側に成長する。ボイド36の形成は、第1のバリア層40の厚さが2nm以下の場合に起こり易い。同様に、第1のバリア層40に穴が開いている場合にも、この穴を通ってマイクロボイドがメッキ層22と絶縁膜16の間に集まり、ボイド36が成長する。
Many microvoids exist in the plating layer before the heat treatment. In the
本実施の形態では、図8に示すように、第1のバリア層の上に更に第2のバリア層30を形成する。この第2のバリア層30がマイクロボイドの移動を妨げるので、ボイド36が形成され難くなる。
In the present embodiment, as shown in FIG. 8, a
第2のバリア層30の厚さとしは、3nm以上が好ましい。第2のバリア層30の厚さが3nm以上であれば、マイクロボイドの通り抜けが効果的に阻止される。
The thickness of the
図7に示すように、メッキ層上のバリア材料層28はオーバハング20の下側に形成される。この場合、第2のバリア層30の形成位置(オーバハング20の下面およびビアホール14の内壁)とバリア材料層28の間には障害物がない。このため第2のバリア層30の厚さを3nm以上にすることは、容易である。
As shown in FIG. 7, the
ところでオーバハング20の下側の領域38(図15参照)では、第1のシード層42も薄くなる。また僅かではあるが、第1のシード層42はメッキ液に溶解する。このため、第1のシード層42は更に薄くなる。
Incidentally, in the region 38 (see FIG. 15) on the lower side of the
すると第1のシード層42の抵抗値が大きくなり、メッキ層22の成長が遅くなる。しかし、本実施の形態では、第2のシード層32が十分に厚くなるので、メッキ層22の成長が遅くなることはない。
Then, the resistance value of the
ところで図14のスケッチには、オーバハング20の下側にメッキ下地層18が描かれていない領域38aが存在する。この領域38aで、メッキ下地層18が薄くなっている。
In the sketch of FIG. 14, there is a
(3)第2のバリア層の形成位置
図16は、第2のバリア層30の形成位置決定に用いたサンプルの断面写真である。図16には、配線溝に形成したバリア材料層(例えば、Ta層)をスパッタエッチングした後の状態が示されている。図16中の白い部分が、バリア材料層である。
(3) Second Barrier Layer Formation Position FIG. 16 is a cross-sectional photograph of a sample used for determining the
バリア材料層の形成直後、溝の側壁は、略均一な厚さを有するバリア材料層で覆われている。溝の底に形成されたバリア材料層をスパッタエッチングすると、図16に示すように、溝の底近くで側壁のバリア材料層は厚くなる。図16に示す例では、溝の底から120nmの高さまで、バリア材料層の厚さ増加が確認される。 Immediately after the formation of the barrier material layer, the sidewall of the groove is covered with a barrier material layer having a substantially uniform thickness. When the barrier material layer formed at the bottom of the groove is sputter-etched, as shown in FIG. 16, the side wall barrier material layer becomes thick near the bottom of the groove. In the example shown in FIG. 16, an increase in the thickness of the barrier material layer is confirmed from the bottom of the groove to a height of 120 nm.
溝の底に形成するバリア材料層を厚くすると、側壁のバリア材料層が厚くなる範囲も拡大する。例えば、配線溝の底に形成するバリア材料層が50nmの場合、側壁のバリア材料層が厚くなる範囲は170nm程度である。また配線溝の底に形成するバリア材料層が200nmの場合は、側壁のバリア材料層が厚くなる範囲は450nm程度である。 When the barrier material layer formed on the bottom of the groove is thickened, the range in which the barrier material layer on the side wall is thickened is also enlarged. For example, when the barrier material layer formed at the bottom of the wiring trench is 50 nm, the thickness range of the barrier material layer on the side wall is about 170 nm. When the barrier material layer formed at the bottom of the wiring trench is 200 nm, the thickness range of the barrier material layer on the side wall is about 450 nm.
上述したように、バリア材料層28の厚さは、50〜200nm程度である。厚さ50nmのバリア材料層28をメッキ層22の表面に形成すると、第2のバリア層30は、メッキ層22の上方120nm(=170nm−50nm)程度まで形成される。また厚さ200nmのバリア材料層28をメッキ層22の表面に形成すると、第2のバリア層30は、メッキ層22の上方250nm(=450nm−200nm)程度までが形成される。
As described above, the thickness of the
したがって第1のメッキ工程(図6参照)では、形成予定のバリア材料層28の厚さに応じて、マスク層12の裏面を覆う絶縁層16とメッキ層22の成長面24との間隔Dが250nm以下になるまで、メッキ層24を成長することが好ましい。絶縁層16とメッキ層22の間隔Dが180nm以下になるまでメッキ層24を成長すれば、さらに好ましい。
Therefore, in the first plating step (see FIG. 6), the distance D between the insulating
絶縁層16とメッキ層24との計算上の間隔Dは、バリア材料層28が厚くなるほど増加する。しかし、バリア材料層28を250nmより厚くすると、ほどなくバリア材料層28がビアホール14から突き出てしまう。この点からも、絶縁層16とメッキ層22の間隔Dは250nm以下が好ましい。
The calculated distance D between the insulating
図14に示すような電子線顕微鏡像の観察によれば、メッキ下地層18は、マスク層12の下面を覆う絶縁膜16から10〜80nm下方まで薄く(2nm以下)なる。したがって、絶縁層16とメッキ層22の間隔Dは、少なくても10nm以上が好ましい。絶縁層16とメッキ層22の間隔Dは、80nm以上がさらに好ましい。
According to observation of an electron beam microscope image as shown in FIG. 14, the
すなわち第1のメッキ工程では、絶縁層16とメッキ層22の間隔Dが10nm以上250nm以下(更に好ましくは、80nm以上180nm以下)になるまで、メッキ層22を成長することが好ましい。尚、メッキ層の成長は、10nm以下の精度で制御可能である。
That is, in the first plating step, it is preferable to grow the
図17は、オーバハングの別の例を説明する図である。 FIG. 17 is a diagram for explaining another example of overhang.
図14及び15に示す例では、マスク層12が、ビアホール14の上に張り出してオーバハング20を形成している。しかし図17に示すように、マスク層12の下面を覆う基板2が、マスク層12から遠ざかるにしたがい徐々に後退して、オーバハング20aを形成することがある。
In the example shown in FIGS. 14 and 15, the
このような場合も、本実施の形態によれば、(絶縁膜16およびメッキ下地層18を介して)ビアホール14の内壁に第2のバリア層30が形成されるので、ボイドの発生が抑制される。
Even in such a case, according to the present embodiment, since the
(4)変形例
本実施の形態では、バリア材料層28の形成とそのスパッタエッチングは1回だけ行われる。しかし、バリア材料層28の形成とそのスパッタエッチングを2回以上行ってもよい。これにより、第2のバリア層30が厚くなるので、ボイドの成長がより効果的に抑制される。
(4) Modification In this embodiment, the formation of the
図18は、貫通電極が形成される別の基板を示す図である。基板2aは、トランジスタ44が形成された半導体基板(例えば、Si基板)46と、半導体基板46に形成された多層配線構造48とを有している。多層配線構造48は、層間絶縁膜50と、層間絶縁膜50に形成された配線52と、配線52を接続するビア54とを有している。
FIG. 18 is a diagram illustrating another substrate on which the through electrode is formed. The
この様な基板2aに、実施の形態の貫通電極34を形成してもよい。この場合マスク層12は、貫通電極の形成後、半導体装置のパッシべーション膜となる。
The through
ところで、以上の例では、基板2にブラインドビアを形成し、このブラインドビアをメッキ層22で埋めている。しかし、裏面をカバー膜(例えば、SiO2膜)で覆った基板2に貫通ビアホール(スルービアホール)を形成し、この貫通ビアホールをメッキ層22で埋めてもよい。この場合には、基板2の裏面は研磨されない。
By the way, in the above example, blind vias are formed in the
また、以上の例では、スパッタ法によりメッキ下地層とバリア材料層を形成している。しかし、スパッタ以外の成膜法(例えば、蒸着法)により、メッキ下地層とバリア材料層を形成してもよい。 In the above example, the plating base layer and the barrier material layer are formed by sputtering. However, the plating base layer and the barrier material layer may be formed by a film formation method (for example, vapor deposition method) other than sputtering.
また、以上の例では、メッキ層22はCuで形成される。しかし、メッキ層22は、Cu以外の金属(例えば、Au)で形成されてもよい。
In the above example, the
また、以上の例では、基板2はSi基板である。しかし基板2は、別の半導体基板(例えば、GaAs基板)であってもよい。
In the above example, the
以上の実施の形態に関し、更に以下の付記を開示する。 Regarding the above embodiment, the following additional notes are disclosed.
(付記1)
基板上に所定のパターンを有するマスク層を形成する工程と、
前記マスク層をマスクとして前記基板にビアホールを形成する工程と、
前記ビアホールの内壁と前記マスク層上とに、絶縁膜と第1のバリア層と第1のシード層とを形成する工程と、
前記ビアホールの途中まで、第1のメッキ層を形成する工程と、
前記第1のメッキ層上にバリア材料層を形成し、当該バリア材料層をスパッタエッチングして、前記ビアホールの内壁に第2のバリア層を形成する工程と、
前記第2のバリア層上に、第2のメッキ層を形成する工程とを有する
半導体装置の製造方法。
(Appendix 1)
Forming a mask layer having a predetermined pattern on the substrate;
Forming a via hole in the substrate using the mask layer as a mask;
Forming an insulating film, a first barrier layer, and a first seed layer on the inner wall of the via hole and the mask layer;
Forming a first plating layer halfway through the via hole;
Forming a barrier material layer on the first plating layer, sputter etching the barrier material layer to form a second barrier layer on the inner wall of the via hole;
Forming a second plating layer on the second barrier layer. A method for manufacturing a semiconductor device.
(付記2)
付記1に記載の半導体装置の製造方法において、
前記第2のバリア層を形成する工程では、前記バリア材料層の形成と前記スパッタエッチングとを繰り返すことを
特徴とする半導体装置の製造方法。
(Appendix 2)
In the method for manufacturing a semiconductor device according to attachment 1,
The method of manufacturing a semiconductor device, wherein in the step of forming the second barrier layer, the formation of the barrier material layer and the sputter etching are repeated.
(付記3)
付記1又は2に半導体装置の製造方法において、
前記ビアホールを形成する工程において
前記ビアホールの内壁は前記マスク層の下に後退し、
前記メッキ下地層は、スパッタ法により形成され、
前記第1のメッキ層及び第2のメッキ層は、前記ビアホールの底から開口部に向かって成長することを
特徴とする半導体装置の製造方法。
(Appendix 3)
In the method of manufacturing a semiconductor device according to
In the step of forming the via hole, the inner wall of the via hole recedes under the mask layer,
The plating base layer is formed by sputtering,
The method of manufacturing a semiconductor device, wherein the first plating layer and the second plating layer are grown from the bottom of the via hole toward the opening.
(付記4)
付記1乃至3のいずれか1項に記載の半導体装置の製造方法において、
前記第1のメッキ層を形成する工程では、前記マスク層の裏面を覆う前記絶縁層と前記第1のメッキ層との間隔が10nm以上250nm以下になるまで、前記第1のメッキ層を形成することを
特徴とする半導体装置の製造方法。
(Appendix 4)
In the method for manufacturing a semiconductor device according to any one of appendices 1 to 3,
In the step of forming the first plating layer, the first plating layer is formed until an interval between the insulating layer covering the back surface of the mask layer and the first plating layer is 10 nm or more and 250 nm or less. A method for manufacturing a semiconductor device.
(付記5)
付記1乃至4のいずれか1項に記載の半導体装置の製造方法において、
前記第2のバリア層を形成した後に、さらに前記メッキ層をスパッタエッチングして、前記第2のバリア層の上に第2のシード層を形成する工程を有することを
特徴とする半導体装置の製造方法。
(Appendix 5)
In the method for manufacturing a semiconductor device according to any one of appendices 1 to 4,
After the second barrier layer is formed, the plating layer is further sputter etched to form a second seed layer on the second barrier layer. Method.
(付記6)
付記1乃至5のいずれか1項に記載の半導体装置の製造方法において、さらに、
前記基板の裏面側を研磨して、貫通電極を形成する工程を有することを
特徴とする半導体装置の製造方法。
(Appendix 6)
In the method for manufacturing a semiconductor device according to any one of appendices 1 to 5,
A method of manufacturing a semiconductor device, comprising a step of polishing a back surface side of the substrate to form a through electrode.
(付記7)
付記1乃至6のいずれか1項に記載の半導体装置の製造方法において、
前記基板は、トランジスタを有する半導体基板またはトランジスタと多層配線構造とを有する半導体基板であることを
特徴とする半導体装置の製造方法。
(Appendix 7)
In the method for manufacturing a semiconductor device according to any one of appendices 1 to 6,
The method of manufacturing a semiconductor device, wherein the substrate is a semiconductor substrate having a transistor or a semiconductor substrate having a transistor and a multilayer wiring structure.
2・・・基板
12・・・マスク層
14・・・ビアホール
16・・・絶縁層
18・・・メッキ下地層
20・・・オーバハング
22・・・メッキ層
28・・・バリア材料層
30・・・第2のバリア層
32・・・第2のシード層
34・・・貫通電極
36・・・ボイド
40・・・第1のバリア層
42・・・第1のシード層
48・・多層配線構造
2 ...
Claims (4)
前記マスク層をマスクとして前記基板にビアホールを形成する工程と、
前記ビアホールの内壁と前記マスク層上とに、絶縁膜と第1のバリア層と第1のシード層とを形成する工程と、
前記ビアホールの途中まで、第1のメッキ層を形成する工程と、
前記第1のメッキ層上にバリア材料層を形成し、当該バリア材料層をスパッタエッチングして、前記ビアホールの内壁に第2のバリア層を形成する工程と、
前記第2のバリア層上に、第2のメッキ層を形成する工程とを有する
半導体装置の製造方法。 Forming a mask layer having a predetermined pattern on the substrate;
Forming a via hole in the substrate using the mask layer as a mask;
Forming an insulating film, a first barrier layer, and a first seed layer on the inner wall of the via hole and the mask layer;
Forming a first plating layer halfway through the via hole;
Forming a barrier material layer on the first plating layer, sputter etching the barrier material layer to form a second barrier layer on the inner wall of the via hole;
Forming a second plating layer on the second barrier layer. A method for manufacturing a semiconductor device.
前記第2のバリア層を形成する工程では、前記バリア材料層の形成と前記スパッタエッチングとを繰り返すことを
特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein in the step of forming the second barrier layer, the formation of the barrier material layer and the sputter etching are repeated.
前記第1のメッキ層を形成する工程では、前記マスク層の裏面を覆う前記絶縁層と前記第1のメッキ層との間隔が10nm以上250nm以下になるまで、前記第1のメッキ層を形成することを
特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
In the step of forming the first plating layer, the first plating layer is formed until an interval between the insulating layer covering the back surface of the mask layer and the first plating layer is 10 nm or more and 250 nm or less. A method for manufacturing a semiconductor device.
前記第2のバリア層を形成した後に、さらに前記メッキ層をスパッタエッチングして、前記第2のバリア層の上に第2のシード層を形成する工程を有することを
特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 3,
After the second barrier layer is formed, the plating layer is further sputter etched to form a second seed layer on the second barrier layer. Method.
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