JP2013156326A - Backlight driving device of liquid crystal display device - Google Patents

Backlight driving device of liquid crystal display device Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a backlight driving device of a liquid crystal display device that enables luminance of a backlight to be stabilized, resulting from being not readily affected by a phase variation of an external vertical synchronization signal.SOLUTION: In the backlight driving device supplying to a backlight a voltage generated based on a pulse width modulation pulse train, frequency division pulse generation means starts to operate in synchronization with a frame reference signal of a frame period and generates the frequency division pulse train having a pulse every one period of the pulse train of the pulse width modulation pulse. Pulse width modulation pulse generation means starts to operate in synchronization with the frame reference signal, starts counting of an internal clock every pulse input of the frequency division pulse train, and outputs a pulse width modulation pulse having a pulse width of a period until a count value reaches a value corresponding to a set value of the pulse width. Limitation means gives the pulse width modulation generation means a limitation signal to limit the number of output pulses per time of one frame of the pulse width modulation pulse generated from the pulse width modulation pulse generation means to the predetermined number thereof.

Description

本発明の実施形態は、液晶表示装置のバックライト駆動装置に関する。   Embodiments described herein relate generally to a backlight driving device of a liquid crystal display device.

光透過型液晶表示装置はバックライトと液晶パネルを有する。液晶パネルの液晶層の液晶分子の傾きは、画像信号で制御される。これによりバックライトから液晶パネルに照射されている透過光量が、液晶分子の傾きにより変化し、結果として、液晶パネル上に画像表示を得ることができる。   The light transmissive liquid crystal display device includes a backlight and a liquid crystal panel. The inclination of the liquid crystal molecules in the liquid crystal layer of the liquid crystal panel is controlled by an image signal. As a result, the amount of transmitted light applied to the liquid crystal panel from the backlight changes depending on the tilt of the liquid crystal molecules, and as a result, an image display can be obtained on the liquid crystal panel.

透過型液晶表示装置は、画像表示を行う場合には常時バックライトを点灯させておく必要がある。このため、液晶表示装置の消費電力の中でもバックライトにより消費される電力の割合が殆どを占める。バッテリーにより駆動されるモバイル機器の場合、機器の使用時間を延ばすためバックライトによる消費電力を低減することが重要である。   In the transmissive liquid crystal display device, it is necessary to always turn on the backlight when performing image display. For this reason, the ratio of the power consumed by the backlight accounts for most of the power consumption of the liquid crystal display device. In the case of a mobile device driven by a battery, it is important to reduce the power consumption by the backlight in order to extend the usage time of the device.

バックライトの消費電力を低減するために、バックライト駆動装置によってバックライトの輝度を抑制する方法がある。   In order to reduce the power consumption of the backlight, there is a method of suppressing the luminance of the backlight by the backlight driving device.

バックライト駆動装置として、パルス幅変調パルス（ＰＷＭパルス）とこれよりも周波数が高いクロックパルス（インバータパルスと称される場合もある）を利用する技術がある。即ち、バックライト駆動装置は、ＰＷＭパルスによりクロックパルスの連続出力期間を制御して、クロックパルスをバックライトに供給している。したがってＰＷＭパルスのパルス幅が制御されると、クロックパルスの連続出力期間が制御され、結果としてバックライトの輝度も制御される。   As a backlight driving device, there is a technology that uses a pulse width modulation pulse (PWM pulse) and a clock pulse having a higher frequency (sometimes referred to as an inverter pulse). That is, the backlight drive device controls the continuous output period of the clock pulse by the PWM pulse and supplies the clock pulse to the backlight. Therefore, when the pulse width of the PWM pulse is controlled, the continuous output period of the clock pulse is controlled, and as a result, the luminance of the backlight is also controlled.

上記したように、バックライトの輝度を低い輝度に制御可能なバックライト駆動装置は、一方では、バックライトの輝度の変動を抑え、安定化させることが要望される。バックライトの輝度を安定化することで、画質の品位を維持するためである。バックライトの輝度を安定化させるために、上記したインバータパルスの周波数を高い周波数で意図的に変化させて、バックライトの輝度変化が目立たないようにする技術がある。   As described above, on the other hand, a backlight driving device capable of controlling the luminance of the backlight to a low luminance is desired to suppress and stabilize the fluctuation of the luminance of the backlight. This is to maintain the quality of image quality by stabilizing the luminance of the backlight. In order to stabilize the luminance of the backlight, there is a technique for intentionally changing the frequency of the inverter pulse described above at a high frequency so that the luminance change of the backlight is not noticeable.

特開２００９−３００６９０号公報JP 2009-300690 A

バックライト駆動装置は、表示する絵柄、すなわち液晶表示装置に入力される画像信号のフレームに同期して動作を行う必要がある。   The backlight driving device needs to operate in synchronization with a picture to be displayed, that is, a frame of an image signal input to the liquid crystal display device.

液晶表示装置の液晶パネルで表示される画像の画像信号としては、次の２種類がある。例えば液晶表示装置の外部から液晶パネルへ取り込まれる画像信号と、液晶表示装置の内部のメモリから液晶パネルへ取り込まれる画像信号とがある。   There are the following two types of image signals of images displayed on the liquid crystal panel of the liquid crystal display device. For example, there are an image signal taken into the liquid crystal panel from the outside of the liquid crystal display device and an image signal taken into the liquid crystal panel from the memory inside the liquid crystal display device.

外部から取り込まれる画像信号は、外部垂直同期信号に同期している。このために外部から取り込まれる画像信号が液晶パネルで表示されるときは、バックライト駆動装置も外部垂直同期信号に同期して動作する必要がある。これに対して、液晶表示装置内部のメモリから液晶パネルへ取り込まれる画像信号が表示されるときは、バックライト駆動装置は内部垂直同期信号に同期して動作する必要がある。   The image signal captured from the outside is synchronized with the external vertical synchronization signal. For this reason, when an image signal captured from the outside is displayed on the liquid crystal panel, the backlight driving device must also operate in synchronization with the external vertical synchronization signal. On the other hand, when an image signal fetched from the memory inside the liquid crystal display device to the liquid crystal panel is displayed, the backlight driving device needs to operate in synchronization with the internal vertical synchronization signal.

内部垂直同期信号は、液晶表示装置内部に設けられているクロック発生器から出力される内部クロックに基づいて生成されている。したがって、内部垂直同期信号と内部クロックは同期している。また、内部垂直同期信号に同期するバックライト駆動装置が生成しているＰＷＭパルスも、内部クロックを用いて生成されているので、ＰＷＭパルスと内部垂直同期信号も同期している。   The internal vertical synchronization signal is generated based on an internal clock output from a clock generator provided in the liquid crystal display device. Therefore, the internal vertical synchronization signal and the internal clock are synchronized. In addition, since the PWM pulse generated by the backlight driving device synchronized with the internal vertical synchronizing signal is also generated using the internal clock, the PWM pulse and the internal vertical synchronizing signal are also synchronized.

しかし、外部垂直同期信号が使用されるときは、クロック発生器から出力されている内部クロックと外部垂直同期信号とは非同期である。また外部垂直同期信号は位相変動を伴うことがある。このために、バックライト駆動装置が外部垂直同期信号に同期して動作し、内部クロックを計数することでＰＷＭパルスを作成した場合、ＰＷＭパルスの垂直同期信号期間内のパルス数が不安定となる。このことはバックライトの輝度が不安定となることを意味する。このような場合は、画質の品位が低下する。   However, when an external vertical synchronization signal is used, the internal clock output from the clock generator and the external vertical synchronization signal are asynchronous. Also, the external vertical synchronization signal may be accompanied by phase fluctuations. For this reason, when the backlight driving device operates in synchronization with the external vertical synchronization signal and generates a PWM pulse by counting the internal clock, the number of pulses in the vertical synchronization signal period of the PWM pulse becomes unstable. . This means that the luminance of the backlight becomes unstable. In such a case, the quality of image quality decreases.

そこで本実施形態では、外部垂直同期信号の位相変動に影響を受けにくく、結果的としてバックライトの輝度を安定化することができる液晶表示装置のバックライト駆動装置を提供することを目的とする。   Accordingly, an object of the present embodiment is to provide a backlight driving device for a liquid crystal display device that is less susceptible to the phase fluctuation of the external vertical synchronization signal and can stabilize the luminance of the backlight as a result.

本実施形態では、液晶パネルのバックライトにパルス幅変調パルス列に基づいて生成した電圧を供給するバックライト駆動装置において、分周パルス生成手段が、フレーム周期のフレーム基準信号に同期して動作開始し、前記パルス幅変調パルスのパルス列の１周期毎にパルスを持つ分周パルス列を生成する。パルス幅変調パルス発生手段が、前記フレーム基準信号に同期して動作開始し、前記分周パルス列のパルス入力毎に内部クロックの計数を開始し、計数値がパルス幅設定値に対応する値となるまでの期間のパルス幅を持つ前記パルス幅変調パルスを出力する。制限手段が、前記パルス幅変調パルス発生手段から出力される前記パルス幅変調パルスの１フレームの時間当たりのパルス数の出力個数を所定数に抑制するために前記パルス幅変調パルス発生手段に制限信号を与える。   In the present embodiment, in the backlight driving device that supplies the voltage generated based on the pulse width modulation pulse train to the backlight of the liquid crystal panel, the divided pulse generation means starts operating in synchronization with the frame reference signal of the frame period. A frequency-divided pulse train having a pulse for each period of the pulse train of the pulse width modulation pulse is generated. The pulse width modulation pulse generating means starts operating in synchronization with the frame reference signal, starts counting the internal clock every time the divided pulse train is input, and the count value becomes a value corresponding to the pulse width setting value. The pulse width modulation pulse having a pulse width of the period up to is output. A limiting means sends a limiting signal to the pulse width modulation pulse generating means in order to suppress the number of output pulses per time of one frame of the pulse width modulation pulse output from the pulse width modulation pulse generating means to a predetermined number. give.

実施形態の前提となるＰＷＭパルス発生回路の一例を示すブロック図である。It is a block diagram which shows an example of the PWM pulse generation circuit used as the premise of embodiment. 図１のＰＷＭパルス発生回路の動作例を説明するために示した動作タイミングチャートである。2 is an operation timing chart shown for explaining an operation example of the PWM pulse generation circuit of FIG. 1. 図１のＰＷＭパルス発生回路の他の動作例を説明するために示した動作タイミングチャートである。3 is an operation timing chart shown for explaining another example of the operation of the PWM pulse generation circuit of FIG. 1. 液晶表示装置において、バックライトのバックライト輝度と液晶パネルの光透過率との関係の一例を示す図である。It is a figure which shows an example of the relationship between the backlight brightness | luminance of a backlight, and the light transmittance of a liquid crystal panel in a liquid crystal display device. 本開示における液晶表示装置のバックライト駆動装置の一実施形態を示すブロック図である。It is a block diagram showing one embodiment of a backlight drive device of a liquid crystal display device in this indication. 図５のバックライト駆動装置の動作の要点を説明するために示した動作タイミングチャートである。6 is an operation timing chart shown for explaining the main points of the operation of the backlight driving device of FIG. 5. 図５のバックライト駆動装置の動作を液晶パネルの表示領域を参照して説明する図である。It is a figure explaining operation | movement of the backlight drive device of FIG. 5 with reference to the display area of a liquid crystal panel. 液晶表示装置に使用される液晶パネル駆動回路の動作を説明する図である。It is a figure explaining operation | movement of the liquid crystal panel drive circuit used for a liquid crystal display device. 図５のバックライト駆動装置の動作例を説明するために示した動作タイミングチャートである。6 is an operation timing chart shown for explaining an operation example of the backlight driving device of FIG. 5. 本開示における液晶表示装置のバックライト駆動装置の他の実施形態を示すブロック図である。FIG. 10 is a block diagram illustrating another embodiment of a backlight driving device of a liquid crystal display device according to the present disclosure. 図１０のバックライト駆動装置の動作例を説明するために示した動作タイミングチャートである。It is the operation | movement timing chart shown in order to demonstrate the operation example of the backlight drive device of FIG. 本開示における液晶表示装置のバックライト駆動装置のさらに他の実施形態を示すブロック図である。FIG. 12 is a block diagram illustrating still another embodiment of a backlight driving device of a liquid crystal display device according to the present disclosure. 図１２のバックライト駆動装置の動作例を説明するために示した動作タイミングチャートである。13 is an operation timing chart shown for explaining an operation example of the backlight driving device of FIG. 12.

以下、実施の形態について図面を参照して説明する。まず図１を参照して一実施形態の前提となるＰＷＭパルス発生回路を説明する。   Hereinafter, embodiments will be described with reference to the drawings. First, a PWM pulse generation circuit as a premise of one embodiment will be described with reference to FIG.

図１に示すＰＷＭパルス発生回路は、発振クロック（OSC CLK）の入力端子１０、垂直同期周波数の内部垂直同期信号(Internal VSYNC)の入力端子１１及び外部垂直同期信号(External VSYNC)の入力端子１２を有する。入力端子１１、１２は、セレクタ１５に接続されており、何れか一方の同期信号がセレクタ１５で選択され、フレーム同期信号（Frame sync signal）（この信号をフレーム基準信号と称しても良い）として出力される。   The PWM pulse generation circuit shown in FIG. 1 includes an input terminal 10 for an oscillation clock (OSC CLK), an input terminal 11 for an internal vertical synchronization signal (Internal VSYNC) having a vertical synchronization frequency, and an input terminal 12 for an external vertical synchronization signal (External VSYNC). Have The input terminals 11 and 12 are connected to the selector 15, and one of the synchronization signals is selected by the selector 15 and is used as a frame sync signal (this signal may be referred to as a frame reference signal). Is output.

フレーム基準信号は、フレームクロックカウンタ２１、分周器（ディバイダと称しても良い）２２、分周器（ディバイダと称しても良い）２３、ＰＷＭパルス生成器２４に入力される。また先の発振クロック（OSC CLK）も、フレームクロックカウンタ２１、分周器２２、分周器２３、ＰＷＭパルス生成器２４に入力される。   The frame reference signal is input to a frame clock counter 21, a frequency divider (may be referred to as a divider) 22, a frequency divider (may be referred to as a divider) 23, and a PWM pulse generator 24. The previous oscillation clock (OSC CLK) is also input to the frame clock counter 21, the frequency divider 22, the frequency divider 23, and the PWM pulse generator 24.

フレームクロックカウンタ２１は、フレーム同期信号（Frame sync signal）でリセットされ、１フレームの期間、発振クロック（OSC CLK）をカウントする。つまりフレームクロックカウンタ２１は、１フレーム期間（１フレーム時間と称しても良い）を発振クロック（OSC CLK）の計数値に変換することができる。この計数値をフレーム期間計数値と称してもよい。フレームクロックカウンタ２１からのフレーム期間計数値は、分周器２２に入力される。   The frame clock counter 21 is reset by a frame sync signal and counts an oscillation clock (OSC CLK) for a period of one frame. That is, the frame clock counter 21 can convert one frame period (may be referred to as one frame time) into a count value of the oscillation clock (OSC CLK). This count value may be referred to as a frame period count value. The frame period count value from the frame clock counter 21 is input to the frequency divider 22.

分周器２２には、入力端子１３から除数(divisor)が与えられる。分周器２２は、１フレーム計数値を除数で割り算した結果の値（分割値或いはディバイディング数と称しても良い）を分周器２３に送る。   The divider 22 is given a divisor from the input terminal 13. The frequency divider 22 sends a value (which may be referred to as a division value or a dividing number) obtained by dividing the one-frame count value by a divisor to the frequency divider 23.

分周器２３は、ディバイディング数で発振クロック（OSC CLK）を分周し、分周出力パルスを出力する。分周出力パルスのパルス列は、ＰＷＭ生成器２４に入力する。   The frequency divider 23 divides the oscillation clock (OSC CLK) by the number of divisions and outputs a divided output pulse. The pulse train of the divided output pulse is input to the PWM generator 24.

ＰＷＭ生成器２４は、分周出力パルスに同期して、発振クロック（OSC CLK）を取り込む。そしてこのＰＷＭ生成器２４は、端子１４から入力するパルス幅制御信号（duty）に基づいて、分周出力パルスの１周期期当たりに、カウントすべきクロックの数を決定する。ＰＷＭ生成器２４は、第1の分周出力パルスが入力したときクロックの計数を開始するとともに、ＰＷＭパルスを立ち上げる。そして、パルス幅制御信号で決められた数のクロックを計数したとき、ＰＷＭパルスを立ち下げる。次の第２の分周パルスが入力したとき、またクロックの計数を開始するとともに、ＰＷＭパルスを立ち上げる。そして、パルス幅制御信号で決められた数のクロックを計数したとき、ＰＷＭパルスを立ち下げる。このような動作を繰り返すことでＰＷＭパルスの連続性（パルス列）を得ている。   The PWM generator 24 takes in an oscillation clock (OSC CLK) in synchronization with the divided output pulse. The PWM generator 24 determines the number of clocks to be counted per cycle period of the divided output pulse based on the pulse width control signal (duty) input from the terminal 14. The PWM generator 24 starts counting the clock when the first divided output pulse is input, and raises the PWM pulse. When the number of clocks determined by the pulse width control signal is counted, the PWM pulse falls. When the next second frequency-divided pulse is input, the clock counting is started again and the PWM pulse is raised. When the number of clocks determined by the pulse width control signal is counted, the PWM pulse falls. By repeating such an operation, the continuity of the PWM pulse (pulse train) is obtained.

なおパルス幅制御信号（duty）としては、ＰＷＭ生成器２４の構成に応じて、各種の供給方法が可能である。   As the pulse width control signal (duty), various supply methods are possible depending on the configuration of the PWM generator 24.

分周出力パルスの１周期期当たりにカウントされるクロックの数がＰＷＭパルスのディユーティーに対応する。したがって、パルス幅制御信号（duty）を変化させることにより、分周出力パルスの１周期期当たりに出力するクロック数が変化し、つまりＰＷＭパルスのディユーティーが変化し、バックライトの点灯時間または点灯電圧が制御される。   The number of clocks counted per cycle period of the divided output pulse corresponds to the PWM pulse duty. Therefore, by changing the pulse width control signal (duty), the number of clocks output per cycle period of the divided output pulse changes, that is, the PWM pulse duty changes, and the backlight lighting time or lighting The voltage is controlled.

図２は、上記した回路の動作を示すタイミングチャートである。図２（２Ａ）は、フレーム基準信号であり、図２（２Ｂ）は、発振クロック（OSC CLK）である。図２（２Ｃ）は、分周器２３から出力される１フレーム期間計数値である。図の例は、発振クロック（OSC CLK）の周波数が7.83MHzで、フレーム周波数が60Hzとした場合の例である。その場合、フレームクロックカウンタ２１からの１フレーム期間計数値、つまり１フレーム期間のOSC CLK計数値は（7830000/60） = 130500となる。図２（２Ｄ）は、入力端子１３にセットされている除数(divisor)を示している。この例では、除数は100である。したがって、分周器２２から出力される分周値は、(130500/100) = 1305 として出力される。   FIG. 2 is a timing chart showing the operation of the circuit described above. 2 (2A) is a frame reference signal, and FIG. 2 (2B) is an oscillation clock (OSC CLK). FIG. 2 (2C) shows a one-frame period count value output from the frequency divider 23. In the example shown in the figure, the frequency of the oscillation clock (OSC CLK) is 7.83 MHz and the frame frequency is 60 Hz. In this case, the one frame period count value from the frame clock counter 21, that is, the OSC CLK count value in one frame period is (7830000/60) = 130500. FIG. 2 (2 D) shows the divisor set at the input terminal 13. In this example, the divisor is 100. Therefore, the frequency division value output from the frequency divider 22 is output as (130500/100) = 1305.

この分周値は、次の分周器２３に入力される。分周器２３は、発振クロック（OSC CLK）を1305で分周して、分周出力パルスのパルス列を出力する。図２（２Ｅ）が分周出力パルスのパルス列である。図２（２Ｆ）は分周出力パルスを拡大して示している。   This frequency division value is input to the next frequency divider 23. The frequency divider 23 divides the oscillation clock (OSC CLK) by 1305 and outputs a pulse train of divided output pulses. FIG. 2 (2E) is a pulse train of the divided output pulses. FIG. 2 (2F) shows an enlarged view of the divided output pulse.

この分周出力パルスは、ＰＷＭ生成器２４に入力される。分周出力パルスは、ＰＷＭパルスの１周期を設定する。ＰＷＭ生成器２４は、図２（２Ｆ）、図２（２Ｇ）、図２（２Ｈ）に示すように、分周出力パルスの立ち上がりに同期してＰＷＭパルスを立ち上げる（ハイレベルにする）。そして、パルス幅制御信号（duty）により設定された値だけクロックをカウントすると、ＰＷＭパルスを立ち下げる（ローレベルにする）。従って、パルス幅制御信号（duty)を変えることにより、ＰＷＭパルスのデューティー（パルス幅）を変化させることができる。このＰＷＭパルスのパルス幅によってバックライトの点灯時間が制御される。すなわち、パルス幅が広いほどバックライトの輝度は明るくなる。   This divided output pulse is input to the PWM generator 24. The divided output pulse sets one cycle of the PWM pulse. As shown in FIGS. 2 (2F), 2 (2G), and 2 (2H), the PWM generator 24 raises the PWM pulse in synchronization with the rising of the divided output pulse (sets it to high level). Then, when the clock is counted by the value set by the pulse width control signal (duty), the PWM pulse is lowered (low level). Therefore, the duty (pulse width) of the PWM pulse can be changed by changing the pulse width control signal (duty). The lighting time of the backlight is controlled by the pulse width of the PWM pulse. That is, the wider the pulse width, the brighter the backlight.

上記した回路において、フレーム周期のフレーム基準信号として、内部垂直同期信号が用いられる場合は、内部垂直同期信号と内部クロックは同期している。したがって、内部垂直同期信号に同期するバックライト駆動装置が生成しているＰＷＭパルスも、内部クロックを用いて生成されているので、ＰＷＭパルスと内部垂直同期信号も同期している。   In the above circuit, when the internal vertical synchronization signal is used as the frame reference signal of the frame period, the internal vertical synchronization signal and the internal clock are synchronized. Therefore, since the PWM pulse generated by the backlight driving device synchronized with the internal vertical synchronization signal is also generated using the internal clock, the PWM pulse and the internal vertical synchronization signal are also synchronized.

しかしながら、フレーム周期の基準信号として、外部垂直同期信号が用いられる場合は、外部垂直同期信号と内部クロックは非同期である。   However, when an external vertical synchronization signal is used as the frame period reference signal, the external vertical synchronization signal and the internal clock are asynchronous.

この場合は、図３に示すように各部の出力に周波数変動やジッターの影響が出てくる。図３において、図３（３Ａ）は、外部垂直同期信号であり、図３（３Ｂ）は、発振クロック（OSC CLK）である。図３（３Ｃ）は、分周器２３から出力される１フレーム期間計数値である。図の例は、発振クロック（OSC CLK）の周波数が7.83MHzで、フレーム周波数が60Hzとした場合の例である。ここでは、外部垂直同期信号が採用されているので、1フレーム計数値が変動することがある。周波数変動やジッターの影響を0.5%と仮定すると、図の例のようにフレームクロックカウンタ２１からの１フレームの時間計数値は、例えば131152、129847のように変動する。   In this case, as shown in FIG. 3, the influence of frequency fluctuation or jitter appears on the output of each part. In FIG. 3, FIG. 3 (3A) is an external vertical synchronizing signal, and FIG. 3 (3B) is an oscillation clock (OSC CLK). FIG. 3 (3 </ b> C) is a one-frame period count value output from the frequency divider 23. In the example shown in the figure, the frequency of the oscillation clock (OSC CLK) is 7.83 MHz and the frame frequency is 60 Hz. Here, since the external vertical synchronizing signal is employed, the one-frame count value may fluctuate. Assuming that the influence of frequency fluctuation and jitter is 0.5%, the time count value of one frame from the frame clock counter 21 fluctuates as shown in 131152 and 129847 as shown in the example of the figure.

図３（３Ｄ）は、入力端子１３にセットされている除数(divisor)を示している。この例では、除数は100である。フレームクロックカウンタ２１の計数結果は、131152や129847などとフレーム毎に異なる計数値が出力されるので、分周器２２の出力である分周値は、1311 や1298となる。この分周値に基づいてクロックを分周する分周器２３の分周出力パルスの数は、図３（３Ｅ）、（３Ｆ）に示すように、フレーム毎に変動し、分周出力パルスの数が101個や99個などと異なったパルス数で出力される。なお図３（３Ｇ）は、分周出力パルスの1周期の期間にカウントされるクロック数を示し、図３（３Ｈ）は、ＰＷＭパルスの例を示している。   FIG. 3 (3D) shows the divisor set at the input terminal 13. In this example, the divisor is 100. As the count result of the frame clock counter 21, a different count value is output for each frame such as 131152 and 129847, and therefore the frequency division value output from the frequency divider 22 is 1311 and 1298. The number of frequency-divided output pulses of the frequency divider 23 that divides the clock based on this frequency-divided value varies from frame to frame as shown in FIGS. 3 (3E) and (3F). The number of pulses output is different from 101 or 99. 3 (3G) shows the number of clocks counted in one period of the divided output pulse, and FIG. 3 (3H) shows an example of the PWM pulse.

その結果、ＰＷＭパルスはフレーム毎にパルス、すなわちハイレベル時間が異なってしまう。このフレームごとのパルス幅の相違によりフレーム毎にバックライト輝度が異なる現象（ちらつき現象）が発生してしまう。   As a result, the PWM pulse is different for each frame, that is, the high level time is different. Due to the difference in pulse width for each frame, a phenomenon (flicker phenomenon) in which the backlight luminance differs for each frame occurs.

そこで、本発明における実施形態では、上記したように分周出力パルスの数をフレーム毎に変動させてしまうような外部垂直同期信号の影響を受けにくいバックライト駆動装置を構成し、結果的としてバックライトの輝度を安定化することができる構成とする。   Therefore, in the embodiment of the present invention, as described above, a backlight driving device that is not easily affected by an external vertical synchronization signal that fluctuates the number of divided output pulses for each frame is configured. A structure that can stabilize the luminance of the light is adopted.

本題を説明する前に図４を参照して、バックライト駆動装置によるバックライトの輝度Ｙ１と、液晶パネルの光透過率Ｐ１との関係について簡単に説明する。図４において、線４Ａは、バックライトの輝度Ｙ１と、液晶パネルの光透過率Ｐ１に応じて得られる画面の明るさ表している。つまり、バックライトの輝度Ｙ１が低下しても、液晶パネルの光透過率Ｐ１を大きくすると、画面の明るさを一定に維持することが可能である。したがって、画面の明るさを犠牲にすることなく、バックライトの輝度を制御して、消費電力を低下させることができる。バックライトの輝度が低下されているときに、分周出力パルスの数が外部垂直同期信号の影響を受けて、フレーム毎に変動すると、画面の明るさの変動が目立ちやすくなる。   Before explaining the main subject, the relationship between the luminance Y1 of the backlight by the backlight driving device and the light transmittance P1 of the liquid crystal panel will be briefly described with reference to FIG. In FIG. 4, a line 4A represents the brightness of the screen obtained according to the luminance Y1 of the backlight and the light transmittance P1 of the liquid crystal panel. That is, even if the backlight luminance Y1 decreases, the brightness of the screen can be kept constant by increasing the light transmittance P1 of the liquid crystal panel. Therefore, the power consumption can be reduced by controlling the brightness of the backlight without sacrificing the brightness of the screen. When the brightness of the backlight is lowered, if the number of frequency-divided output pulses varies from frame to frame due to the influence of the external vertical synchronizing signal, the variation in screen brightness becomes conspicuous.

次に、本題に戻る。図５は、一実施形態であり、この実施形態の回路はバックライトの輝度を安定化させることができる。   Next, return to the main topic. FIG. 5 shows an embodiment, and the circuit of this embodiment can stabilize the luminance of the backlight.

図５において、図1と同一部分には、同一符号を付して説明は省略する。図５の回路が図１の回路と異なる部分は、フレーム基準信号として、垂直表示期間同期信号ＴＥを使用している部分である。垂直表示期間同期信号ＴＥは、インバータ１７を介してフレーム基準信号として使用される。なおインバータ１７は、極性を整備するためのものであり、必ずしも必須のものではない。   In FIG. 5, the same parts as those in FIG. 5 is different from the circuit in FIG. 1 in that the vertical display period synchronization signal TE is used as the frame reference signal. The vertical display period synchronization signal TE is used as a frame reference signal via the inverter 17. The inverter 17 is for maintaining the polarity, and is not necessarily essential.

垂直表示期間同期信号ＴＥは、ＰＷＭ発生器２４から出力されるＰＷＭパルスの1フレーム当たりの数を所定値に抑制するので、制限信号と称しても良い。また垂直表示期間同期信号ＴＦの供給経路を、制限手段と称しても良い。   The vertical display period synchronization signal TE may be referred to as a limit signal because the number of PWM pulses output from the PWM generator 24 per frame is suppressed to a predetermined value. The supply path of the vertical display period synchronization signal TF may be referred to as a limiting unit.

垂直表示期間同期信号ＴＥは、タイミング信号成生回路３０にて作成されている。タイミング信号号生成回路３０は、外部垂直同期信号或いは内部垂直同期信号と、水平同期信号、内部クロックなどを用いて、各種のタイミング信号を生成する。   The vertical display period synchronization signal TE is generated by the timing signal generation circuit 30. The timing signal generation circuit 30 generates various timing signals using an external vertical synchronization signal or an internal vertical synchronization signal, a horizontal synchronization signal, an internal clock, and the like.

またタイミング信号生成回路３０は、ビデオ信号処理回路（図示せず）に対して、水平及び垂直同期信号に同期した内部クロックを供給している。従って、ビデオ信号処理回路で処理されるビデオ信号は内部クロックに同期して処理される。このためにビデオ信号の表示期間は、内部クロックに同期している。ビデオ（イメージ）信号は、垂直同期信号の後縁から十数個の水平同期信号が存在するブランキング期間の後縁から存在する。フレーム内においてビデオ信号が存在する開始ラインは予め規定されている。   The timing signal generation circuit 30 supplies an internal clock synchronized with the horizontal and vertical synchronization signals to a video signal processing circuit (not shown). Therefore, the video signal processed by the video signal processing circuit is processed in synchronization with the internal clock. For this reason, the display period of the video signal is synchronized with the internal clock. The video (image) signal exists from the trailing edge of the blanking period in which there are ten or more horizontal synchronizing signals from the trailing edge of the vertical synchronizing signal. A start line in which a video signal exists in a frame is defined in advance.

図６に示すように、垂直同期信号は、垂直ブランキング期間（イメージ信号が存在しない垂直方向非表示期間とも称される）を有する。図６（６Ａ）は、一般的な複合ビデオ信号を示し、ビデオ（イメージ）信号（輝度信号及びクロミナンス信号）を含む。1フレーム或いは1フィールド内に＃１−＃Ｌのラインには、ビデオ（イメージ）信号が存在し、垂直ブランキング期間には、ビデオ（イメージ）信号は存在しない。このビデオ信号は、デジタルＲＧＢコンポーネントビデオとして表されることができる。ＲＧＢのデータサンプルは、内部クロックに同期した転送パルスに同期して転送される。   As shown in FIG. 6, the vertical synchronization signal has a vertical blanking period (also referred to as a vertical non-display period in which no image signal exists). FIG. 6 (6A) shows a typical composite video signal and includes a video (image) signal (a luminance signal and a chrominance signal). A video (image) signal exists in the lines # 1 to #L in one frame or one field, and no video (image) signal exists in the vertical blanking period. This video signal can be represented as digital RGB component video. The RGB data samples are transferred in synchronization with a transfer pulse synchronized with the internal clock.

図６（６Ｂ）は、タイミング信号成生回路３０にて生成された垂直表示期間同期信号ＴＥをインバータ１７で反転させた信号（フレーム基準信号）である。この垂直表示期間同期信号ＴＥ、つまりフレーム基準信号は、ＲＧＢコンポーネントビデオが存在する走査ラインと、内部クロックに同期してその位相が設定されているので、ビデオ信号の表示期間に正確に同期している。図６（６Ｃ）は、垂直同期信号及び水平同期信号を含む複合同期信号である。上記の垂直表示期間同期信号ＴＥは、垂直方向非表示期間と、垂直方向表示期間とを識別できる信号として生成される。   FIG. 6 (6 </ b> B) is a signal (frame reference signal) obtained by inverting the vertical display period synchronization signal TE generated by the timing signal generation circuit 30 by the inverter 17. The vertical display period synchronization signal TE, that is, the frame reference signal, is set in phase with the scanning line where the RGB component video is present and the internal clock in synchronization with each other. Yes. FIG. 6 (6C) is a composite sync signal including a vertical sync signal and a horizontal sync signal. The vertical display period synchronization signal TE is generated as a signal that can distinguish the vertical non-display period and the vertical display period.

図７には、液晶パネルにおける映像の標示領域と、垂直同期信号、水平同期信号、垂直方向の表示期間、水平方向の表示期間との関係を示している。このように垂直表示期間同期信号ＴＥは、バックライトの点灯期間を、垂直方向表示期間のみに設定することができる。   FIG. 7 shows the relationship between the video display area on the liquid crystal panel, the vertical synchronization signal, the horizontal synchronization signal, the vertical display period, and the horizontal display period. Thus, the vertical display period synchronization signal TE can set the backlight lighting period to only the vertical display period.

上記した実施例では、垂直非表示期間と、表示期間とを識別できるフレーム基準信号（反転垂直表示期間同期信号ＴＥ）を得ている。   In the above-described embodiment, the frame reference signal (inverted vertical display period synchronization signal TE) that can distinguish the vertical non-display period and the display period is obtained.

ここで、垂直表示期間の水平ライン数は予め規定されている。この結果、バックライトを点灯させるためのＰＷＭパルスは、表示期間のみにフ各レームで同じ数で生成されることになる。   Here, the number of horizontal lines in the vertical display period is defined in advance. As a result, the same number of PWM pulses for turning on the backlight are generated in each frame during the display period.

図８は、さらに垂直同期信号の前後の垂直ブランキング期間を示している。図８（８Ａ）は、液晶パネル駆動回路にインする外部垂直同期信号、図８（８Ｂ）は外部水平同期信号、図８（８Ｃ）は、外部入力ビデオ信号である。図８（８Ｄ）は、タイミング信号生成回路で生成されたフレーム基準信号（反転垂直表示期間同期信号ＴＥ）であり、図８（８Ｆ）は、液晶パネル駆動回路から出力され液晶パネルに入力するビデオ信号である。図８（８Ｆ）は、ビデオ信号を構成しているＲＧＢ信号を液晶パネル内のＲ、Ｇ、Ｂ、各信号線に振り分ける制御を行っているアナログスイッチ回路（ASW回路）の制御を行うASW制御信号（RGB振り分け制御信号と称しても良い）である。図８（８Ｇ）は、液晶パネル駆動回路の垂直同期ドライブスタート信号である。図８（８Ｈ）のクロックＣＫＶ１、ＣＫＶ２は、スタート信号に同期してゲート制御レベルを液晶パネル駆動回路内の垂直方向シフトレジスタに保持し、保持したゲート制御レベルを垂直方向へシフトさせるためのパルスである。これにより、クロックＣＫＶ１、ＣＫＶ２は、ゲート制御レベルにより、水平ライン上の画素回路に対してビデオ信号の書き込みタイミングを設定することができる。   FIG. 8 further shows a vertical blanking period before and after the vertical synchronization signal. 8 (8A) is an external vertical synchronizing signal input to the liquid crystal panel driving circuit, FIG. 8 (8B) is an external horizontal synchronizing signal, and FIG. 8 (8C) is an external input video signal. FIG. 8 (8D) is a frame reference signal (inverted vertical display period synchronization signal TE) generated by the timing signal generation circuit, and FIG. 8 (8F) is a video output from the liquid crystal panel drive circuit and input to the liquid crystal panel. Signal. FIG. 8 (8F) shows an ASW control for controlling an analog switch circuit (ASW circuit) that performs control to distribute RGB signals constituting a video signal to R, G, B, and each signal line in the liquid crystal panel. Signal (also referred to as RGB distribution control signal). FIG. 8 (8G) is a vertical synchronous drive start signal of the liquid crystal panel drive circuit. The clocks CKV1 and CKV2 in FIG. 8 (8H) are pulses for holding the gate control level in the vertical shift register in the liquid crystal panel driving circuit in synchronization with the start signal and shifting the held gate control level in the vertical direction. It is. Thus, the clocks CKV1 and CKV2 can set the video signal write timing for the pixel circuits on the horizontal line according to the gate control level.

図９は、上記した回路の動作により１垂直期間内において、ＰＷＭパルスが何個生成されるかを説明するためのタイミングチャートである。   FIG. 9 is a timing chart for explaining how many PWM pulses are generated within one vertical period by the operation of the circuit described above.

図９において、図９（９Ａ）は、外部垂直同期信号であり、図９（９Ｂ）は、垂直表示間同期信号ＴＥ、図９（９Ｃ）は、発振クロック（OSC CLK）である。   In FIG. 9, FIG. 9 (9A) is an external vertical synchronization signal, FIG. 9 (9B) is a vertical display synchronization signal TE, and FIG. 9 (9C) is an oscillation clock (OSC CLK).

図９（９Ｄ）は、分周器２３から出力される表示時間計数値である。図９（９Ｅ）は、入力端子１３にセットされている除数(divisor)を示している。この例では、除数は100である。したがって、分周器２２から出力される分周値は、(128100/100) = 1281 として出力される。   FIG. 9 (9 </ b> D) is a display time count value output from the frequency divider 23. FIG. 9 (9 E) shows the divisor set at the input terminal 13. In this example, the divisor is 100. Therefore, the frequency division value output from the frequency divider 22 is output as (128100/100) = 1281.

この分周値は、次の分周器２３に入力される。分周器２３は、発振クロック（OSC CLK）を1281で分周して、分周出力パルスを出力する。図９（９Ｆ）が分周出力パルスである。図９（９Ｇ）は分周出力パルスを拡大して示している。図９（９Ｈ）は発振クロックを拡大して示している。   This frequency division value is input to the next frequency divider 23. The frequency divider 23 divides the oscillation clock (OSC CLK) by 1281 and outputs a divided output pulse. FIG. 9 (9F) shows the divided output pulse. FIG. 9 (9G) shows an enlarged view of the divided output pulse. FIG. 9 (9H) shows an enlarged oscillation clock.

この分周出力パルスは、ＰＷＭ生成器２４に入力される。分周出力パルスは、ＰＷＭパルスの１周期を設定する。ＰＷＭ生成器２４は、図９（９Ｉ）に示すように、分周出力パルスの立ち上がりに同期してＰＷＭパルスを立ち上げる（ハイレベルにする）。そして、パルス幅制御信号（duty）により設定された値だけクロックをカウントすると、ＰＷＭパルスを立ち下げる（ローレベルにする）。従って、パルス幅制御信号（duty)を変えることにより、ＰＷＭパルスのデューティー（パルス幅）を変化させることができる。   This divided output pulse is input to the PWM generator 24. The divided output pulse sets one cycle of the PWM pulse. As shown in FIG. 9 (9I), the PWM generator 24 raises the PWM pulse in synchronization with the rise of the divided output pulse (sets it to high level). Then, when the clock is counted by the value set by the pulse width control signal (duty), the PWM pulse is lowered (low level). Therefore, the duty (pulse width) of the PWM pulse can be changed by changing the pulse width control signal (duty).

上記実施例の構成はこのような構成に限定されるものではなく。各種の変形が可能であることは勿論である。また図５のフレームクロックカウンタ２１、分周器２２、２３が一体に構成されてもよい。さらに、コードにより記述されたソフトウエアにより動作するデジタルプロセッサにより構成されてもよいことは勿論である。   The configuration of the above embodiment is not limited to such a configuration. Of course, various modifications are possible. Further, the frame clock counter 21 and the frequency dividers 22 and 23 of FIG. 5 may be integrally configured. Furthermore, it is needless to say that it may be constituted by a digital processor that operates by software described by codes.

したがって、各ブロックの名称も上記に限定されるものではなく、同等の機能を有する場合は本実施形態の思想の概念に含まれる。したがって、フレームクロックカウンタ２１、分周器２２、２２が含まれる構成部分は分周パルス生成手段と称しても良い。また、ＰＷＭ生成器２４が含まれる構成部分は、パルス幅変調パルス発生手段と称してもよい。またインバータ１７が含まれる構成部分は、基準信号出力手段と称してもよい。   Therefore, the name of each block is not limited to the above, and if it has an equivalent function, it is included in the concept of the idea of this embodiment. Therefore, the components including the frame clock counter 21 and the frequency dividers 22 and 22 may be referred to as frequency-divided pulse generating means. The component including the PWM generator 24 may be referred to as pulse width modulation pulse generation means. The component including the inverter 17 may be referred to as a reference signal output unit.

上記した表示制御信号、すなわちフレーム基準信号（反転垂直表示間同期信号ＴＥ）などは発振クロックOSC CLKから作成された信号なのでＴＥで規定される表示信号出力区間を発振クロックOSC CLKでカウントしてもジッターなどの変動の影響は受けない。表示信号が外部入力の場合、従来は外部垂直同期信号をフレーム基準信号として使用し、外部垂直同期信号と発振クロックOSC CLKが非同期であることに起因する周波数変動やジッターの影響を受けたが、本実施形態の場合は発振クロックOSC CLKに由来するフレーム基準信号（反転垂直表示期間同期信号ＴＥ）を基準とする構成であるために、非同期の動作にはならず周波数変動やジッターの影響は受けない。表示を制御する表示コントローラー（図示せず）は入力表示信号に同期させなければならないが、表示コントローラーにおける同期調整（同期信号の時間方向のゆれ、或いは位相変動）は表示動作に影響しない垂直同期信号の時間的に前後するブランキング期間で吸収される。   Since the display control signal, that is, the frame reference signal (inverted vertical display synchronization signal TE) is a signal generated from the oscillation clock OSC CLK, the display signal output section defined by TE is counted by the oscillation clock OSC CLK. Unaffected by fluctuations such as jitter. When the display signal is an external input, the external vertical sync signal was used as the frame reference signal in the past, and the external vertical sync signal and the oscillation clock OSC CLK were affected by frequency fluctuations and jitter caused by being asynchronous. In this embodiment, since the frame reference signal (inverted vertical display period synchronization signal TE) derived from the oscillation clock OSC CLK is used as a reference, the operation is not asynchronous and is not affected by frequency fluctuations or jitter. Absent. A display controller (not shown) that controls the display must be synchronized with the input display signal, but synchronization adjustments in the display controller (swing in the time direction or phase fluctuation of the synchronization signal) do not affect the display operation. It is absorbed in the blanking period before and after.

すなわち、発振クロックOSC CLKと外部垂直同期信号との非同期の影響が出るとすればブランキング期間すなわち反転ＴＥがローレベルの区間である。逆に反転垂直表示期間同期信号ＴＥのハイレベルの区間では非同期の影響を受けることが無い。   That is, if there is an asynchronous influence between the oscillation clock OSC CLK and the external vertical synchronizing signal, the blanking period, that is, the inversion TE is a low level period. On the contrary, there is no asynchronous influence in the high level interval of the inverted vertical display period synchronization signal TE.

従って、フレーム基準信号（反転垂直表示期間同期信号ＴＥ）がハイレベルの区間の計数値は毎フレーム128100で一定している。計数値が一定しているため、その後の分周器の出力も一定しており、毎フレーム安定したＰＷＭパルスを得ることができる。つまり、外部入力の表示信号であった場合でも各フレーム内のＰＷＭパルス幅の個数が等しくなるためバックライトのちらつきを抑制することが可能となる。   Therefore, the count value in the section in which the frame reference signal (inverted vertical display period synchronization signal TE) is at a high level is constant at each frame 128100. Since the count value is constant, the subsequent output of the frequency divider is also constant, and a stable PWM pulse can be obtained every frame. That is, even when the display signal is an externally input signal, the number of PWM pulse widths in each frame becomes equal, so that the flickering of the backlight can be suppressed.

さらに、セット側で、あるソフトウエア処理を行う場合でも、信号ＴＥを利用して、ブランキング期間でソフトウエア処理を行うことができる。このようにセット側のソフトウエア処理が行われた場合でも、各フレームのＰＷＭパルスの個数が等しくなるためバックライトのちらつきを抑制することが可能となる。   Furthermore, even when certain software processing is performed on the set side, the software processing can be performed in the blanking period using the signal TE. Even when the software processing on the set side is performed in this way, the number of PWM pulses in each frame becomes equal, so that the flickering of the backlight can be suppressed.

上記したようにバックライト輝度が一定に維持設定された後は、周波数変動やジッターがあった場合及び又はセット側のソフトウエア処理が入った場合も、各フレームのＰＷＭパルスのパルス幅およびパルス数が等しくなるためバックライトのちらつきを抑制することが可能となる。   After the backlight brightness is maintained constant as described above, the PWM pulse width and number of pulses in each frame even when there is frequency fluctuation or jitter, or when software processing on the set side is entered. Therefore, the backlight flicker can be suppressed.

上記したように本実施形態によれば、液晶パネルのバックライトにパルス幅変調パルスに基づいて生成した電圧を供給するバックライト駆動装置において、分周パルス生成手段が、フレーム周期のフレーム基準信号に同期してリセット動作し、１フレーム期間に内部クロックを計数した計数値を除算して、分周値を生成し、この分周値で前記内部クロックを分周することでパルス幅変調パルスの１周期毎に発生する分周パルスを出力する。   As described above, according to the present embodiment, in the backlight driving apparatus that supplies a voltage generated based on the pulse width modulation pulse to the backlight of the liquid crystal panel, the frequency-divided pulse generating means converts the frame reference signal into the frame reference signal of the frame period. The reset operation is performed in synchronization, the count value obtained by counting the internal clock in one frame period is divided to generate a divided value, and the internal clock is divided by this divided value, thereby 1 of the pulse width modulation pulse. Outputs a frequency-divided pulse generated every period.

パルス幅変調パルス発生手段は、前記フレーム基準信号に同期してリセット動作し、前記分周パルスの入力時点から前記内部クロックの計数を開始し、計数値がパルス幅設定値となるまで計数し、この計数期間のパルス幅を持つ前記パルス幅変調パルスを出力する。ここで基準信号出力手段は、前記フレーム基準信号として、前記液晶パネルに入力される映像信号の表示期間に位相が同期した期間に発生する。   The pulse width modulation pulse generating means performs a reset operation in synchronization with the frame reference signal, starts counting the internal clock from the input time of the divided pulse, and counts until the count value becomes a pulse width set value, The pulse width modulation pulse having the pulse width of this counting period is output. Here, the reference signal output means is generated in a period in which the phase is synchronized with the display period of the video signal input to the liquid crystal panel as the frame reference signal.

この発明は上記の実施形態に限定されるものではない。上記したようにフレーム内のＰＷＭパルスの個数を安定化させ、バックライトのちらつきを抑制する手段は以下のように実施することも可能である。   The present invention is not limited to the above embodiment. As described above, the means for stabilizing the number of PWM pulses in the frame and suppressing the flickering of the backlight can be implemented as follows.

図１０は、本開示の別の実施形態である。図１の回路ブロックと同一部分には同一符号を付している。図１の回路ブロックと図１０の回路ブロックとの相違点を述べると以下の通りである。フレームクロックカウンタ２１と分周器２２との間に最小値検出器２１１が配置される。最小値検出器２１１は、フレームクロックカウンタ２１からフレーム毎に出力されている計数値を監視する。そして複数フレームの計数値の中の最小計数値を検出する。この最小計数値が分周器２２に与えられる。   FIG. 10 is another embodiment of the present disclosure. The same parts as those of the circuit block of FIG. Differences between the circuit block of FIG. 1 and the circuit block of FIG. 10 will be described as follows. A minimum value detector 211 is disposed between the frame clock counter 21 and the frequency divider 22. The minimum value detector 211 monitors the count value output for each frame from the frame clock counter 21. Then, the minimum count value among the count values of a plurality of frames is detected. This minimum count value is provided to the frequency divider 22.

分周器２２には、入力端子１３から除数(divisor)が与えられる。分周器２２は、最小計数値を除数１００で割り算した結果の値（ディバイでイング数）を分周器２３に送る。   The divider 22 is given a divisor from the input terminal 13. The frequency divider 22 sends to the frequency divider 23 a value obtained by dividing the minimum count value by the divisor 100 (the number of innings by debye).

分周器２３は、ディバイディング数で発振クロック（OSC CLK）を分周し、分周出力パルスを出力する。分周出力パルスは、ＰＷＭ生成器２４に入力する。   The frequency divider 23 divides the oscillation clock (OSC CLK) by the number of divisions and outputs a divided output pulse. The divided output pulse is input to the PWM generator 24.

ＰＷＭ生成器２４は、分周出力パルスに同期して、発振クロック（OSC CLK）を取り込む。ＰＷＭ生成器２４は、端子１４から入力するパルス幅制御信号（duty）に基づいて、分周出力パルスの１周期期当たりに、カウントすべきクロックの数を決定する。ただし、ＰＷＭ生成器２４には、ＰＷＭパルスが１フレーム期間に出力されるパルス数を制限するためにＰＷＭ数制限値（この例では１００）が入力している。したがって、1フレーム期間に１０１個以上のＰＷＭパルスの出力は抑制される。   The PWM generator 24 takes in an oscillation clock (OSC CLK) in synchronization with the divided output pulse. The PWM generator 24 determines the number of clocks to be counted per cycle period of the divided output pulse based on the pulse width control signal (duty) input from the terminal 14. However, a PWM number limit value (100 in this example) is input to the PWM generator 24 in order to limit the number of pulses of PWM pulses output in one frame period. Therefore, output of 101 or more PWM pulses in one frame period is suppressed.

ＰＷＭ生成器２４は、第1の分周出力パルスが入力したときクロックの計数を開始するとともに、ＰＷＭパルスを立ち上げる。そして、パルス幅制御信号で決められた数のクロックを計数したとき、ＰＷＭパルスを立ち下げる。次の第２の分周パルスが入力したとき、またクロックの計数を開始するとともに、ＰＷＭパルスを立ち上げる。そして、パルス幅制御信号で決められた数のクロックを計数したとき、ＰＷＭパルスを立ち下げる。このような動作を繰り返すことでＰＷＭパルスの連続性を得ている。   The PWM generator 24 starts counting the clock when the first divided output pulse is input, and raises the PWM pulse. When the number of clocks determined by the pulse width control signal is counted, the PWM pulse falls. When the next second frequency-divided pulse is input, the clock counting is started again and the PWM pulse is raised. When the number of clocks determined by the pulse width control signal is counted, the PWM pulse falls. By repeating such an operation, the continuity of the PWM pulse is obtained.

ただし、上記したようにＰＷＭ生成器２４には、ＰＷＭパルスが１フレーム期間に出力されるパルス数を制限するＰＷＭ数制限値（この例では１００）が入力しているので、1フレーム期間に１０１個以上のＰＷＭパルスが出力されるのは抑制される。1フレーム期間に１０１個以上のＰＷＭパルスが出力されるのを抑制する方法としては、分周出力パルスがＰＷＭ生成器２４に１０１個入力するのを入力段で抑制する方法と、ＰＷＭパルスがＰＷＭ生成器２４から１０１個出力するのを出力段で抑制する方法が可能である。   However, as described above, the PWM generator 24 is input with the PWM number limit value (100 in this example) for limiting the number of PWM pulses output in one frame period. Output of more than one PWM pulse is suppressed. As a method of suppressing the output of 101 or more PWM pulses in one frame period, a method of suppressing 101 input of divided output pulses to the PWM generator 24 at the input stage and a PWM pulse of PWM A method of suppressing the output from the generator 24 at the output stage is possible.

図１１は、図１０のバックライト駆動装置の動作例を説明するために示した動作タイミングチャートである。   FIG. 11 is an operation timing chart shown to explain an operation example of the backlight driving device of FIG.

図１１（１１Ａ）は、外部垂直同期信号であり、図１１（１１Ｂ）は、発振クロック（OSC CLK）である。図１１（１１Ｃ）は、フレームクロックカウンタ２１から出力されるフレーム毎(nのフレーム・・・・, n＋ｘ１のフレーム, n＋ｘ２のフレーム)の計数値である。ｎフレームが131152であり,ある期間経過後のｎ＋ｘ１が129195, のｎ＋ｘ２が130500, ・・・と変動していものとする。図１１（１１Ｄ）は、最小値検出器２２１から出力される最小値（この例では、129847に続いてさらに小さい値129195が更新されて出力されている例を示している）である。   11 (11A) is an external vertical synchronizing signal, and FIG. 11 (11B) is an oscillation clock (OSC CLK). FIG. 11 (11C) shows the count value for each frame (n frames..., N + x1 frames, n + x2 frames) output from the frame clock counter 21. It is assumed that n frames are 131152, and n + x1 after a certain period of time fluctuates as 129195, n + x2 of 130500,. FIG. 11 (11D) is a minimum value output from the minimum value detector 221 (in this example, a smaller value 129195 is updated and output following 129847).

図１１（１１Ｅ）は、分周器２２に与えられる除数である。したがって、分周器２２から出力される分周値は、(129847/100) = 1298, 続いて (129195/100) = 1291として出力される。   FIG. 11 (11E) is a divisor given to the frequency divider 22. Therefore, the frequency division value output from the frequency divider 22 is output as (129847/100) = 1298, and subsequently (129195/100) = 1291.

この分周値は、次の分周器２３に入力される。分周器２３は、発振クロック（OSC CLK）を1298で分周し, 続いて1291で分周して、分周出力パルスを出力する。図１１の（１１Ｆ）が分周出力パルスである。図１１（１１Ｇ）は分周出力パルスを拡大して示している。なお、図１１の（１１Ｆ）において破線で示されている分周出力パルスはＰＷＭ生成器２４から出力されるＰＷＭパルスに寄与しない分周出力パルスであることを示している。   This frequency division value is input to the next frequency divider 23. The frequency divider 23 divides the oscillation clock (OSC CLK) by 1298, then divides it by 1291, and outputs a divided output pulse. (11F) in FIG. 11 is a divided output pulse. FIG. 11 (11G) shows an enlarged view of the divided output pulse. Note that the frequency-divided output pulse indicated by the broken line in (11F) of FIG. 11 indicates that the frequency-divided output pulse does not contribute to the PWM pulse output from the PWM generator 24.

ＰＷＭ生成器２４は、端子１４から入力するパルス幅制御信号（duty）に基づいて、分周出力パルスの１周期期当たりに、カウントすべきクロックの数を決定する。ＰＷＭ生成器２４は、第1の分周出力パルスが入力したときＰＷＭパルスを立ち上げ、パルス幅制御信号（duty）により決まる値と同じ数のクロックをカウントしたとき、ＰＷＭパルスを立ち下げる。次の第２の分周出力パルスが入力したときＰＷＭパルスを立ち上げ、パルス幅制御信号（duty）により決まる値と同じ数のクロックをカウントしたとき、ＰＷＭパルスを立ち下げる。この動作を、ＰＷＭ生成器２４は、1フレーム期間繰り返すが、ＰＷＭ生成器２４には、ＰＷＭパルスが１フレーム期間に出力されるパルス数を制限するためにＰＷＭ数制限値（この例では１００）が入力しているので、１フレーム期間にＰＷＭパルスを１０１個以上出力することは抑制する。ＰＷＭ数制限値は、ＰＷＭ発生器２４から出力されるＰＷＭパルスの1フレーム当たりの数を所定値に抑制するので、制限信号と称しても良い。またＰＷＭ数制限値の供給経路を、制限手段と称しても良い。   The PWM generator 24 determines the number of clocks to be counted per cycle period of the divided output pulse based on the pulse width control signal (duty) input from the terminal 14. The PWM generator 24 raises the PWM pulse when the first divided output pulse is inputted, and falls the PWM pulse when counting the same number of clocks as the value determined by the pulse width control signal (duty). When the next second divided output pulse is input, the PWM pulse is raised, and when the same number of clocks as the value determined by the pulse width control signal (duty) are counted, the PWM pulse is lowered. The PWM generator 24 repeats this operation for one frame period, but the PWM generator 24 has a PWM number limit value (100 in this example) in order to limit the number of PWM pulses output in one frame period. Therefore, output of 101 or more PWM pulses in one frame period is suppressed. The PWM number limit value may be referred to as a limit signal because the number of PWM pulses output from the PWM generator 24 per frame is suppressed to a predetermined value. The supply path of the PWM number limit value may be referred to as a limiter.

この実施形態は、分周器２２に印加された除数、すなわちフレーム周波数の倍数指定値を用いて、ＰＷＭパルス数の制限を行っているが、この方法に限定されるものではない。別の箇所からＰＷＭパルス数の制限を行う値を与えてもよい。   In this embodiment, the number of PWM pulses is limited by using a divisor applied to the frequency divider 22, that is, a specified value of a multiple of the frame frequency. However, the present invention is not limited to this method. A value for limiting the number of PWM pulses may be given from another location.

要は、フレーム周波数の倍数指定値で指定されたパルス数（例えば１２０個）よりもＰＷＭパルスが多く出力されないように制限を行う。   The point is that the PWM pulse is limited so as not to be output more than the number of pulses (for example, 120) specified by the frame frequency multiple specification value.

図１０、図１１の例では１００個のＰＷＭパルスよりも多い数のＰＷＭパルスが出力されないように制限されるため、図１１に示すように１０１番目のＰＷＭパルスは削除される。このように、周波数変動やジッターなどによってフレームクロックカウンタ２１の計数結果が131152や129195などとフレーム毎に異なった場合でも、常時、最小値検出器２１１の検出した最小値を用い、かつＰＷＭ数制限値を用いてＰＷＭパルス列を作成している。このためにＰＷＭパルスを効率的に作成するとともに、１フレーム内では、常に指定された数のＰＷＭパルスを作成することができる。   In the examples of FIGS. 10 and 11, since the number of PWM pulses larger than 100 PWM pulses is not output, the 101st PWM pulse is deleted as shown in FIG. 11. In this way, even when the count result of the frame clock counter 21 differs from frame to frame such as 131152 or 129195 due to frequency fluctuation or jitter, the minimum value detected by the minimum value detector 211 is always used and the number of PWMs is limited. The PWM pulse train is created using the values. For this reason, PWM pulses can be efficiently generated, and a designated number of PWM pulses can always be generated within one frame.

また、本実施形態は、最小値を更新して書き換えて行くことによりフレーム時間の変化に追従して、分周値が決まる動作となる。したがって、最小値に応じて、１フレーム期間内の分周出力パルスのパルス数も決まる。最小値が小さい程、１フレーム期間内の分周出力パルスのパルス数は多くなるが、制限値により、１００以内に制限される。   In the present embodiment, the frequency division value is determined by following the change in the frame time by updating and rewriting the minimum value. Therefore, the number of divided output pulses within one frame period is also determined according to the minimum value. The smaller the minimum value, the greater the number of divided output pulses within one frame period, but the number is limited to within 100 by the limit value.

上記の最小値の採用は、１フレーム期間内のＰＷＭパルスの生成個数を１００個とするために、生成動作の余裕を持たせるための処置である。   The adoption of the above minimum value is a measure for giving a margin for the generation operation so that the number of PWM pulses generated in one frame period is 100.

この結果、１フレーム期間内で生成されるＰＷＭパルス数が安定しており、フレーム間でＰＷＭパルスのパルス幅が等しくなるためバックライトのちらつきを抑制することが可能となる。   As a result, the number of PWM pulses generated within one frame period is stable, and the pulse width of the PWM pulse is equal between frames, so that the flickering of the backlight can be suppressed.

上記したように本実施形態によると、実施形態によれば、液晶パネルのバックライトにパルス幅変調パルスに基づいて生成した電圧を供給するバックライト駆動装置において、分周パルス生成手段が、フレーム周期のフレーム基準信号に同期してリセット動作し、１フレーム期間に内部クロックを計数した計数値を除算して、分周値を生成し、この分周値で前記内部クロックを分周することでパルス幅変調パルスの１周期毎に発生する分周パルスを出力する。ここで、前記１フレーム期間に内部クロックを計数した計数値としては、前記基準信号の位相が変動する場合、最小計数値が採用されている。   As described above, according to the present embodiment, according to the embodiment, in the backlight driving device that supplies the voltage generated based on the pulse width modulation pulse to the backlight of the liquid crystal panel, the frequency-divided pulse generating means includes the frame period. A reset operation is performed in synchronization with the frame reference signal, a count value obtained by counting the internal clock in one frame period is divided to generate a divided value, and the internal clock is divided by this divided value to generate a pulse. A frequency-divided pulse generated every period of the width modulation pulse is output. Here, as the count value obtained by counting the internal clock during the one frame period, the minimum count value is adopted when the phase of the reference signal fluctuates.

パルス幅変調パルス発生回路は、前記フレーム基準信号に同期してリセット動作し、前記分周パルスの入力時点から前記内部クロックの計数を開始し、計数値がパルス幅設定値となるまで計数している期間のパルス幅を持つ前記パルス幅変調パルスを出力する。ここで前記パルス幅変調パルスの1フレーム期間内の出力個数は、所定の値に制限されている。   The pulse width modulation pulse generation circuit performs a reset operation in synchronization with the frame reference signal, starts counting the internal clock from the input timing of the divided pulse, and counts until the count value reaches the pulse width setting value. The pulse width modulation pulse having a pulse width of a certain period is output. Here, the number of outputs of the pulse width modulation pulse within one frame period is limited to a predetermined value.

上記実施形態によると、垂直同期信号の周波数変動やジッターがあった場合も各フレームのパルスの個数が等しくなるためバックライトのちらつきを抑制することが可能となる。またフレーム時間の変動にも追従できるためＰＷＭパルス出力数が安定しているためバックライトのチラツキを安定して抑制することが可能となる。   According to the above-described embodiment, even when there is a frequency variation or jitter of the vertical synchronization signal, the number of pulses in each frame becomes equal, so that the flickering of the backlight can be suppressed. In addition, since fluctuations in the frame time can be followed, the number of PWM pulse outputs is stable, so that it is possible to stably suppress flickering of the backlight.

この発明は上記の実施形態に限定されるものではない。上記したようにフレーム内のＰＷＭパルスの個数を安定化させ、バックライトのちらつきを抑制する手段は以下のように実施することも可能である。   The present invention is not limited to the above embodiment. As described above, the means for stabilizing the number of PWM pulses in the frame and suppressing the flickering of the backlight can be implemented as follows.

図１２は、本開示の別の実施形態である。図１の回路ブロックと同一部分には同一符号を付している。図１の回路ブロックと図１２の回路ブロックとの相違点を述べると以下の通りである。   FIG. 12 is another embodiment of the present disclosure. The same parts as those of the circuit block of FIG. Differences between the circuit block of FIG. 1 and the circuit block of FIG. 12 will be described as follows.

図１の回路では分周器２２に入力端子１３より除数が与えられるが、図１２の回路では、入力端子１３と分周器２２との間に加算器２２０が設けられている。従って、入力端子１３に与えられた除数は、加算器２２０で補正され、補正除数として分周器２２に供給される。   In the circuit of FIG. 1, a divisor is given to the frequency divider 22 from the input terminal 13, but in the circuit of FIG. 12, an adder 220 is provided between the input terminal 13 and the frequency divider 22. Accordingly, the divisor given to the input terminal 13 is corrected by the adder 220 and supplied to the frequency divider 22 as a corrected divisor.

また、入力端子１３の除数は、ＰＷＭ生成器２４に対して、ＰＷＭ数制限値として与えられる。このＰＷＭ数制限値は、図１０、図１１で説明した実施例の場合と同じ目的である。したがって、ＰＷＭ数制限値は、ＰＷＭ発生器２４から出力されるＰＷＭパルスの1フレーム当たりの数を所定値に抑制するので、制限信号と称しても良い。またＰＷＭ数制限値の供給経路を、制限手段と称しても良い。   The divisor of the input terminal 13 is given as a PWM number limit value to the PWM generator 24. This PWM number limit value has the same purpose as that of the embodiment described with reference to FIGS. Therefore, the PWM number limit value may be referred to as a limit signal because the number of PWM pulses output from the PWM generator 24 per frame is suppressed to a predetermined value. The supply path of the PWM number limit value may be referred to as a limiter.

図１３は、図１２のバックライト駆動装置の動作例を説明するために示した動作タイミングチャートである。   FIG. 13 is an operation timing chart shown to explain an operation example of the backlight driving device of FIG.

図１３（１３Ａ）は、例えば外部垂直同期信号であり、図１３（１３Ｂ）は、発振クロック（OSC CLK）である。図１３（１３Ｃ）は、フレームクロックカウンタ２１から出力されるフレーム毎(nのフレーム, n＋１のフレーム)の計数値である。131152, 129847 ・・・と変動している。   FIG. 13 (13A) is an external vertical synchronizing signal, for example, and FIG. 13 (13B) is an oscillation clock (OSC CLK). FIG. 13 (13 </ b> C) is a count value for each frame (n frames, n + 1 frames) output from the frame clock counter 21. 131152, 129847, etc.

図１３（１３Ｄ）は、加算器２２０から出力された補正除数（例えば105）であり、図１３（１３Ｅ）が入力端子１３に与えられた除数である。この例では、補正値αがα＝５の場合を示している。図１３（１３Ｆ）、図１３（１３Ｇ）は、分周器２３から出力され、ＰＷＭ生成器２４で使用される分周出力パルスであり、図１３（１３Ｈ）は、発振クロックである。図１３（１３Ｉ）はＰＷＭパルスである。   13 (13D) is a corrected divisor (for example, 105) output from the adder 220, and FIG. 13 (13E) is a divisor given to the input terminal 13. This example shows a case where the correction value α is α = 5. 13 (13F) and FIG. 13 (13G) are frequency-divided output pulses output from the frequency divider 23 and used by the PWM generator 24, and FIG. 13 (13H) is an oscillation clock. FIG. 13 (13I) shows a PWM pulse.

計数値が131152, 129847, 131152, 129847 ・・・と変動しているものとすると、分周器２２から出力される分周値は、(131152/105)=1249 , (129847/105)= 1236, (131152/105)= 1249, (129847/105)= 1236 ・・・と変化する。分周器２３に与えられる分周値は、除数を100とした場合よりも小さくなる。この結果、分周出力パルスの数は、1フレーム期間内で100以上の数となる。つまりこの回路では、余裕を持って安定して100以上の分周出力パルスを作成する。一方では、ＰＷＭ生成器２４において１０１個以上のＰＷＭパルスが生成されるのを抑制している。   Assuming that the count value fluctuates as 131152, 129847, 131152, 129847..., The frequency division value output from the frequency divider 22 is (131152/105) = 1249, (129847/105) = 1236. , (131152/105) = 1249, (129847/105) = 1236. The frequency division value given to the frequency divider 23 is smaller than when the divisor is 100. As a result, the number of divided output pulses is a number of 100 or more within one frame period. In other words, this circuit stably generates a divided output pulse of 100 or more with a margin. On the other hand, the PWM generator 24 suppresses generation of 101 or more PWM pulses.

これにより、周波数変動やジッターによりフレームクロックカウンタ２１の計数結果が131152や129847などとフレーム毎に異なった場合でも、各フレームで１００個のＰＷＭパルスの作成が可能となる、すなわち、周波数変動やジッターがあった場合も各フレームのパルス幅の個数が等しくなるためバックライトのちらつきを抑制することが可能となる。   Thus, even when the counting result of the frame clock counter 21 differs from frame to frame such as 131152 and 129847 due to frequency fluctuation and jitter, it is possible to create 100 PWM pulses in each frame, that is, frequency fluctuation and jitter. Even in the case where there is, the number of pulse widths in each frame becomes equal, so that the flickering of the backlight can be suppressed.

上記したように本実施形態は、周波数変動やジッターがあった場合も各フレームのパルス幅の個数が等しくなるためバックライトのちらつきを抑制することが可能となる。また、加算手段とＰＷＭ生成器にリミッタ（ＰＷＭパルス作成を禁止する回路）を追加するだけで、その他のアルゴリズムの変更を必要としない。つまり簡単な回路構成でバックライトのチラツキを抑制することが可能となる。   As described above, this embodiment can suppress the flickering of the backlight because the number of pulse widths of each frame is equal even when there is a frequency variation or jitter. Further, only a limiter (a circuit that prohibits PWM pulse generation) is added to the adding means and the PWM generator, and no other algorithm change is required. That is, it is possible to suppress the flickering of the backlight with a simple circuit configuration.

本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments have been presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１５・・・セレクタ、１７・・・インバータ、２１・・・フレームクロックカウンタ、２２、２３・・・分周器、２４・・・ＰＷＭ生成器、２２１・・・最小値検出器、２２０・・・加算器。 DESCRIPTION OF SYMBOLS 15 ... Selector, 17 ... Inverter, 21 ... Frame clock counter, 22, 23 ... Frequency divider, 24 ... PWM generator, 221 ... Minimum value detector, 220 ... -Adder.

Claims (10)

液晶パネルのバックライトにパルス幅変調パルス列に基づいて生成した点灯時間制御信号または点灯制御電圧を供給するバックライト駆動装置において、
フレーム同期したフレーム基準信号の１周期で内部クロックを計数し、計数したフレーム期間計数値を除数で割り算して分周値を生成し、この分周値で前記内部クロックを分周してパルス幅変調パルスの１周期毎に発生する分周出力パルスを出力する分周出力パルス生成手段と、
前記フレーム基準信号に同期してリセットし、前記分周出力パルスのパルス入力毎に前記内部クロックの計数を開始して計数値がパルス幅設定値に対応する値となるまで計数し、計数期間のパルス幅を持つ前記パルス幅変調パルスを出力するパルス幅変調パルス発生手段と、
前記パルス幅変調パルス発生手段から出力される前記パルス幅変調パルスの１フレーム期間当たり出力パルス数を所定数に設定するために前記パルス幅変調パルス発生手段に制限信号を与える制限手段を有する
バックライト駆動装置。 In a backlight driving device for supplying a lighting time control signal or a lighting control voltage generated based on a pulse width modulation pulse train to a backlight of a liquid crystal panel,
The internal clock is counted in one cycle of the frame reference signal synchronized with the frame, the divided frame period count value is divided by the divisor to generate a divided value, and the internal clock is divided by this divided value to obtain the pulse width. A frequency-divided output pulse generating means for outputting a frequency-divided output pulse generated every one period of the modulation pulse;
Reset in synchronization with the frame reference signal, start counting the internal clock every time the divided output pulse is input, and count until the count value becomes a value corresponding to the pulse width setting value. Pulse width modulation pulse generating means for outputting the pulse width modulation pulse having a pulse width; and
A backlight having limiting means for giving a limiting signal to the pulse width modulation pulse generation means for setting the number of output pulses per frame period of the pulse width modulation pulse output from the pulse width modulation pulse generation means to a predetermined number Drive device. 前記制限手段は、前記制限信号として前記フレーム基準信号を採用しており、前記フレーム基準信号は、前記液晶パネルに入力される映像信号の表示期間に位相が同期した期間に発生する信号である請求項１記載のバックライト駆動装置。   The limiting means employs the frame reference signal as the limiting signal, and the frame reference signal is a signal generated in a period synchronized in phase with a display period of a video signal input to the liquid crystal panel. Item 2. The backlight driving device according to Item 1. 前記制限手段は、前記制限信号として、前記分周出力パルス生成手段が前記分周値を得るために使用した前記除数を採用する請求項１記載のバックライト駆動装置。   The backlight driving apparatus according to claim 1, wherein the limiting unit employs the divisor used by the frequency-divided output pulse generating unit to obtain the frequency-divided value as the limiting signal. 分周出力パルス生成手段は、前記フレーム基準信号の１周期毎に順次得られる前記フレーム期間計数値としては、最小値を採用している請求項３記載のバックライト駆動装置。   4. The backlight driving device according to claim 3, wherein the frequency-divided output pulse generating means employs a minimum value as the frame period count value sequentially obtained for each cycle of the frame reference signal. 前記分周出力パルス生成手段は、前記分周値を得るために前記除数を補正した補正除数を採用し、前記制限手段は、前記制限信号として、前記除数を採用する請求項１記載のバックライト駆動装置。   2. The backlight according to claim 1, wherein the frequency-divided output pulse generation unit employs a corrected divisor obtained by correcting the divisor to obtain the frequency-divided value, and the limiting unit employs the divisor as the limiting signal. Drive device. 液晶パネルのバックライトにパルス幅変調パルス列に基づいて生成した点灯時間制御信号または点灯制御電圧を供給するバックライト駆動装置において、
フレーム同期したフレーム基準信号の１周期で内部クロックを計数し、計数したフレーム期間計数値を除数で割り算して分周値を生成し、この分周値で前記内部クロックを分周してパルス幅変調パルスの１周期毎に発生する分周出力パルスを出力する分周出力パルス生成手段と、
前記フレーム基準信号に同期してリセットし、前記分周出力パルスのパルス入力毎に前記内部クロックの計数を開始して計数値がパルス幅設定値となるまで計数し、計数期間のパルス幅を持つ前記パルス幅変調パルスを出力するパルス幅変調パルス発生手段と、
前記フレーム基準信号を、前記液晶パネルに入力される映像信号の表示期間に位相が同期した期間に発生する基準信号出力回路と
を備えるバックライト駆動装置。 In a backlight driving device for supplying a lighting time control signal or a lighting control voltage generated based on a pulse width modulation pulse train to a backlight of a liquid crystal panel,
The internal clock is counted in one cycle of the frame reference signal synchronized with the frame, the divided frame period count value is divided by the divisor to generate a divided value, and the internal clock is divided by this divided value to obtain the pulse width. A frequency-divided output pulse generating means for outputting a frequency-divided output pulse generated every one period of the modulation pulse;
Resets in synchronization with the frame reference signal, starts counting the internal clock every time the divided output pulse is input, counts until the count value reaches the pulse width setting value, and has a pulse width of the count period Pulse width modulation pulse generating means for outputting the pulse width modulation pulse;
A backlight driving apparatus comprising: a reference signal output circuit that generates the frame reference signal in a period synchronized in phase with a display period of a video signal input to the liquid crystal panel. 液晶パネルのバックライトにパルス幅変調パルス列に基づいて生成した電圧を供給するバックライト駆動装置において、
フレーム同期したフレーム基準信号の１周期で内部クロックを計数し、計数したフレーム期間計数値を除数で割り算して分周値を生成し、この分周値で前記内部クロックを分周してパルス幅変調パルスの１周期毎に発生する分周出力パルスを出力する分周出力パルス生成手段と、
前記フレーム基準信号に同期してリセットし、前記分周出力パルスのパルス入力毎に前記内部クロックの計数を開始して計数値がパルス幅設定値となるまで計数し、計数期間のパルス幅を持つ前記パルス幅変調パルスを出力するパルス幅変調パルス発生手段と、
前記パルス幅変調パルスの１フレーム期間当たり出力パルス数を所定数に設定するために、制限信号として前記除数を前記パルス幅変調パルス発生手段に与える制限手段と
を備えるバックライト駆動装置。 In a backlight driving device for supplying a voltage generated based on a pulse width modulation pulse train to a backlight of a liquid crystal panel,
The internal clock is counted in one cycle of the frame reference signal synchronized with the frame, the divided frame period count value is divided by the divisor to generate a divided value, and the internal clock is divided by this divided value to obtain the pulse width. A frequency-divided output pulse generating means for outputting a frequency-divided output pulse generated every one period of the modulation pulse;
Resets in synchronization with the frame reference signal, starts counting the internal clock every time the divided output pulse is input, counts until the count value reaches the pulse width setting value, and has a pulse width of the count period Pulse width modulation pulse generating means for outputting the pulse width modulation pulse;
A backlight driving device comprising: a limiting unit that applies the divisor to the pulse width modulation pulse generating unit as a limiting signal in order to set a predetermined number of output pulses per frame period of the pulse width modulation pulse. 分周出力パルス生成手段は、前記フレーム基準信号の１周期毎に順次得られる前記フレーム期間計数値としては、最小値を採用している請求項７記載のバックライト駆動装置。   8. The backlight driving device according to claim 7, wherein the frequency-divided output pulse generating means employs a minimum value as the frame period count value sequentially obtained for each cycle of the frame reference signal. 液晶パネルのバックライトにパルス幅変調パルス列に基づいて生成した電圧を供給するバックライト駆動装置において、
フレーム同期したフレーム基準信号の１周期で内部クロックを計数し、計数したフレーム期間計数値を補正除数で割り算して分周値を生成し、この分周値で前記内部クロックを分周してパルス幅変調パルスの１周期毎に発生する分周出力パルスを出力する分周出力パルス生成手段と、
前記フレーム基準信号に同期してリセットし、前記分周出力パルスのパルス入力毎に前記内部クロックの計数を開始して計数値がパルス幅設定値となるまで計数し、計数期間のパルス幅を持つ前記パルス幅変調パルスを出力するパルス幅変調パルス発生手段と、
前記パルス幅変調パルスの１フレーム期間当たり出力パルス数を所定数に設定するために、制限信号として前記補正除数の元となる除数を前記パルス幅変調パルス発生手段に与える制限手段と
を備えるバックライト駆動装置。 In a backlight driving device for supplying a voltage generated based on a pulse width modulation pulse train to a backlight of a liquid crystal panel,
The internal clock is counted in one cycle of the frame reference signal synchronized with the frame, the divided frame period count value is divided by the correction divisor to generate a divided value, and the internal clock is divided by this divided value to generate a pulse. A frequency-divided output pulse generating means for outputting a frequency-divided output pulse generated every period of the width modulation pulse;
Resets in synchronization with the frame reference signal, starts counting the internal clock every time the divided output pulse is input, counts until the count value reaches the pulse width setting value, and has a pulse width of the count period Pulse width modulation pulse generating means for outputting the pulse width modulation pulse;
A limiting unit for setting the number of output pulses per one frame period of the pulse width modulation pulse to a predetermined number, and a limiting unit that provides the pulse width modulation pulse generating unit with a divisor that is a source of the correction divisor as a limiting signal. Drive device. 前記除数は、フレーム周波数の倍数の指定されるパルス数よりも前記パルス幅変調パルスが多く出力されない値である請求項１又は７又は９記載のバックライト駆動装置。   10. The backlight driving device according to claim 1, wherein the divisor is a value at which the pulse width modulation pulse is not output more than a specified number of pulses that is a multiple of a frame frequency.
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