JP2013150110A

JP2013150110A - 撮像装置および内視鏡装置

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Publication number: JP2013150110A
Application number: JP2012008094A
Authority: JP
Inventors: Yoshio Hagiwara; 義雄萩原
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2012-01-18
Filing date: 2012-01-18
Publication date: 2013-08-01
Also published as: US20130182090A1

Abstract

【課題】容易に小型化することができる撮像装置および内視鏡装置を提供する。
【解決手段】垂直選択部4は、撮像部2の行方向に配置された複数の画素3を選択し、選択した複数の画素3の動作を制御する。水平選択部6は、画素信号を読み出す画素3に接続される電源線32に供給される第1の電圧と、画素信号を読み出さない画素3に接続される電源線32に供給される第2の電圧とを制御することによって複数の画素3から出力される複数の画素信号を順次選択し、画素信号に応じた信号を水平信号線31に順次転送する。出力部7は、水平信号線31に接続され、水平選択部6によって転送された信号を後段の回路に出力する。撮像部2の形状は多角形であり、水平選択部6と出力部7はそれぞれ、多角形の隣接しない辺に配置されている。
【選択図】図１

Description

本発明は、撮像装置およびこれを用いた内視鏡装置に関する。

撮像装置に関して、これまでにMOS（Metal Oxide Semiconductor）型やCCD（Charge Coupled Devices）型など様々な方式の撮像装置が提案され、実用化に至っている。また、MOS型の中には、電荷生成部で生成された信号電荷に応じた画素信号を増幅して出力する増幅型固体撮像素子（APS：Active Pixel Sensor）構成の画素を備えた、所謂（C）MOS型撮像装置がある。

最初に、第1の従来例に係る（C）MOS型撮像装置（例えば、特許文献1参照）の構成について説明する。図8は、従来例に係る（C）MOS型撮像装置の概略構成を示している。図8に示す撮像装置1001は、撮像部1002、垂直選択部1004、列回路部1005、水平選択部1006、出力部1007、およびスイッチ部1005で構成されている。

撮像部1002は、電荷生成部PD（例えば、フォトダイオード）、転送トランジスタTx、電荷蓄積部FD（例えば、フローティングディフュージョン）、リセットトランジスタRst、増幅トランジスタDrv、および選択トランジスタSelで構成される画素1003が複数、行列状に配列されて構成されている。図8の例では、撮像部1002は、2行2列に配列された画素1003（M11，M12，M21，M22）を有する。

電荷生成部PDは、入射された電磁波の大きさに応じた信号電荷を生成する。転送トランジスタTxは、電荷生成部PDで生成された信号電荷を電荷蓄積部FDに転送する。電荷蓄積部FDは、転送された信号電荷を蓄積する。リセットトランジスタRstは、電荷蓄積部FDを所定のリセット電圧（本例では電源電圧VDD）にリセットする。増幅トランジスタDrvは、電荷蓄積部FDの電圧に応じた信号を増幅し、画素信号を生成する。選択トランジスタSelは、撮像部1002の列毎に配置された垂直信号線1030に画素信号を出力する。周知のように画素1003からは画素信号としてリセットレベルおよび信号レベルが出力される。

転送トランジスタTxは、垂直選択部1004から出力される転送パルスにより制御される。図8では、1行目の画素1003（M11，M12）に出力される転送パルスをφTx_1とし、2行目の画素1003（M21，M22）に出力される転送パルスをφTx_2とする。リセットトランジスタRstは、垂直選択部1004から出力されるリセットパルスにより制御される。図8では、1行目の画素1003（M11，M12）に出力されるリセットパルスをφRst_1とし、2行目の画素1003（M21，M22）に出力されるリセットパルスをφRst_2とする。選択トランジスタSelは、垂直選択部1004から出力される選択パルスにより制御される。図8では、1行目の画素1003（M11，M12）に出力される選択パルスをφSel_1とし、2行目の画素1003（M21，M22）に出力される選択パルスをφSel_2とする。

垂直選択部1004は、撮像部1002の行方向に配置された複数の画素1003を選択し、選択した画素1003の動作を制御する。スイッチ部1005は、列毎に配置された選択スイッチSWを有する。選択スイッチSWは垂直信号線1030および水平信号線1031に接続されており、垂直信号線1030に出力された画素信号を水平信号線1031に出力する。1列目の選択スイッチSWは、水平選択部1006から出力される選択パルスHSR[0]により制御され、2列目の選択スイッチSWは、水平選択部1006から出力される選択パルスHSR[1]により制御される。水平信号線1031は出力部1007に接続されている。

水平選択部1006は、選択パルスHSR[0]，HSR[1]により選択スイッチSWを順次選択し、画素信号を出力部1007に転送する。この画素信号は電流信号として出力部1007に入力される。出力部1007は、バイアス電圧LMBNによりバイアスされており、画素信号を電圧信号に変換し、後段の回路に出力する。

特開2000-4399号公報

しかしながら、上述した従来の撮像装置には以下に示す課題がある。図8の撮像装置1001では、スイッチ部1005の選択スイッチSWを順次選択するために水平選択部1006が撮像部1002の近傍（本例の場合、撮像装置1001の下側）に配置される。また、水平信号線1031に出力されるアナログの画素信号にノイズが混入するのを抑圧するため、水平選択部1006と出力部1007とが近傍に配置される。出力部1007から順次出力される信号は、増幅回路あるいは出力パッド等を介して出力されることになる。

一方、内視鏡装置では、スコープの細径化のためにチップサイズを小さくすると共に周辺回路を最小化し、感度を向上させるために撮像部を最大化することが望ましい。さらに、内視鏡装置では、撮像ユニットが備える光学系の光軸と撮像部中心を一致させつつ実装を容易にするためにチップ中心と撮像部中心を一致させることが望ましい。

しかし、図8の撮像装置1001を内視鏡装置に適用する場合、チップサイズを小型化できたとしても、チップ中心と撮像部中心を略一致させることができない問題がある。以下、従来例の問題点について詳細に説明する。

(1)出力部の後段で増幅回路等を用いて信号を増幅する必要がある場合
一般的に、アナログ信号へのノイズの混入を抑圧するために出力部と増幅回路等をできるだけ近傍に配置する必要がある。比較的回路規模の大きな水平選択部と、一般的に回路規模および面積の大きな増幅回路とが近傍に配置されると、撮像部の上下左右の一方（本例の場合、下側の面積）のみが大きくなる。このため、チップサイズを大幅に大きくすることなくチップ中心と撮像部中心を略一致させることが難しい。

(2)出力部の後段に増幅回路等を必要としない場合
一般的に、アナログ信号へのノイズの混入を抑圧するために出力部と出力パッド等をできるだけ近傍に配置する必要がある。従来例の構成では、比較的回路規模の大きな水平選択部と、面積を要する出力パッドとが近傍に配置されるため、やはり、撮像部の上下左右の一方（本例の場合、下側の面積）のみが大きくなってしまう。このため、チップサイズを大幅に大きくすることなく、チップ中心と撮像部中心を略一致させることが難しい。

以上のように、水平選択部と出力部が近傍に配置されることで、チップ中心と撮像部中心を一致させることが難しくなる。例えば、図8の撮像装置1001では、水平選択部1006と出力部1007が撮像装置1001の下側に配置されているため、チップサイズを最小化した場合、撮像部1002の中心がチップ中心よりも上側にずれていることになる。このため、スコープの細径化が困難であった。

本発明は、上述した課題に鑑みてなされたものであって、容易に小型化することができる撮像装置および内視鏡装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、入射された電磁波の大きさに対応する信号電荷を生成する電荷生成部と前記電荷生成部で生成された前記信号電荷を転送するための電荷転送部とを含む少なくとも1つ以上の単位セル部と、前記電荷転送部によって転送された前記信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部をリセット電圧にリセットするリセット部と、前記撮像部の列方向に配置された電源線に接続され、前記電荷蓄積部の電圧に応じた画素信号を生成する信号生成部と、を有する画素が複数、行列状に配列された撮像部と、前記撮像部の行方向に配置された複数の画素を選択し、選択した前記複数の画素の動作を制御する垂直選択部と、画素信号を読み出す画素に接続される前記電源線に供給される第1の電圧と、画素信号を読み出さない画素に接続される前記電源線に供給される第2の電圧とを制御することによって前記複数の画素から出力される複数の画素信号を順次選択し、前記画素信号に応じた信号を信号線に順次転送する水平選択部と、前記信号線に接続され、前記水平選択部によって転送された信号を後段の回路に出力する出力部と、を有し、前記撮像部の形状は多角形であり、前記水平選択部と前記出力部はそれぞれ、前記多角形の隣接しない辺に配置されている、ことを特徴とする撮像装置である。

また、本発明の撮像装置において、前記信号線は、前記撮像部の列方向に配置された複数の第1の信号線、および、前記第1の信号線と選択スイッチを介して接続され、前記撮像部の行方向に配置された第2の信号線を有し、前記垂直選択部は、前記撮像部の行方向に配置された複数の画素を選択し、選択した前記複数の画素の動作を制御することで、前記画素信号を前記第1の信号線に出力し、前記水平選択部は、前記第1の電圧と前記第2の電圧とを制御し前記選択スイッチを導通および非導通させることで、前記第1の信号線に出力された前記画素信号に応じた信号を前記第2の信号線に転送する、ことを特徴とする。

また、本発明の撮像装置において、前記行方向に配置された複数の画素において、前記電源線の電圧が前記リセット電圧に設定された状態で前記垂直選択部が前記複数の画素の前記電荷蓄積部を前記電源線に同時に接続することによって前記電荷蓄積部を前記リセット電圧に同時にリセットした後、前記水平選択部が前記第1の電圧と前記第2の電圧とを制御することによって前記複数の画素の前記電荷蓄積部の電圧に応じた第1の画素信号を前記出力部に順次転送し、前記垂直選択部が前記複数の画素の前記電荷生成部で生成された信号電荷を前記電荷蓄積部に同時に転送した後、前記水平選択部が前記第1の電圧と前記第2の電圧とを制御することによって前記複数の画素の前記電荷蓄積部の電圧に応じた第2の画素信号を前記出力部に順次転送する、ことを特徴とする。

また、本発明は、上記の撮像装置を有することを特徴とする内視鏡装置である。

本発明によれば、水平選択部と出力部がそれぞれ、撮像部の多角形の隣接しない辺に配置されており、チップ中心と撮像部中心を略一致させることが可能となるため、撮像装置および内視鏡装置を容易に小型化することができる。

本発明の第1の実施形態に係る撮像装置の構成を示す構成図である。本発明の第1の実施形態に係る撮像装置の動作を示すタイミングチャートである。本発明の第2の実施形態に係る撮像装置が有する画素の構成を示す回路図である。本発明の第2の実施形態に係る撮像装置の動作を示すタイミングチャートである。本発明の第3の実施形態に係る撮像装置の構成を示す構成図である。本発明の第4の実施形態に係る撮像装置の構成を示す構成図である。本発明の第5の実施形態に係る内視鏡装置の構成を示す構成図である。従来例に係る撮像装置の構成を示す構成図である。

以下、図面を参照し、本発明の実施形態を説明する。

（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る撮像装置の構成を示している。以下、本例の構成について説明する。図1に示す撮像装置1aは、撮像部2、垂直選択部4、スイッチ部5、水平選択部6、および出力部7で構成されている。

撮像部2は、電荷生成部PD（例えば、フォトダイオード）、転送トランジスタTx、電荷蓄積部FD（例えば、フローティングディフュージョン）、リセットトランジスタRst（リセット部）、増幅トランジスタDrv（信号生成部）、および選択トランジスタSelで構成される画素3が複数、行列状に配列されて構成されている。図1の例では、撮像部2は、2行2列に配列された画素3（M11，M12，M21，M22）を有する。

電荷生成部PDは、入射された電磁波の大きさに応じた信号電荷を生成する。転送トランジスタTxは、電荷生成部PDで生成された信号電荷を電荷蓄積部FDに転送する。電荷生成部PDおよび転送トランジスタTxで単位セル部が構成されている。電荷蓄積部FDは、転送された信号電荷を蓄積する。リセットトランジスタRstは、電荷蓄積部FDを所定のリセット電圧（本例では電源電圧VDD）にリセットする。増幅トランジスタDrvは、電荷蓄積部FDの電圧に応じた信号を増幅し、画素信号を生成する。選択トランジスタSelは、撮像部2の列毎に配置された垂直信号線30（第1の信号線）に画素信号を出力する。周知のように画素3からは画素信号としてリセットレベルおよび信号レベルが出力される。

電荷生成部PDの一端はグランドGNDに接続され、他端は転送トランジスタTxに接続されている。転送トランジスタTxは例えば、電荷生成部PDの他端にドレイン端子が接続され、電荷蓄積部FDにソース端子が接続され、垂直選択部4から行方向に伸びる制御信号線にゲート端子が接続されたNMOSトランジスタで構成されている。リセットトランジスタRstは例えば、撮像部2の列毎に配置され電源電圧VDDを画素3に供給する電源線32にドレイン端子が接続され、電荷蓄積部FDにソース端子が接続され、垂直選択部4から行方向に伸びる制御信号線にゲート端子が接続されたNMOSトランジスタで構成されている。

増幅トランジスタDrvは例えば、電源線32にドレイン端子が接続され、選択トランジスタSelにソース端子が接続され、電荷蓄積部FDにゲート端子が接続されたNMOSトランジスタで構成されている。選択トランジスタSelは例えば、増幅トランジスタDrvにドレイン端子が接続され、垂直信号線30にソース端子が接続され、垂直選択部4から行方向に伸びる制御信号線にゲート端子が接続されたNMOSトランジスタで構成されている。

転送トランジスタTxは、垂直選択部4から出力される転送パルスにより制御される。図1では、1行目の画素3（M11，M12）に出力される転送パルスをφTx_1とし、2行目の画素3（M21，M22）に出力される転送パルスをφTx_2とする。リセットトランジスタRstは、垂直選択部4から出力されるリセットパルスにより制御される。図1では、1行目の画素3（M11，M12）に出力されるリセットパルスをφRst_1とし、2行目の画素3（M21，M22）に出力されるリセットパルスをφRst_2とする。選択トランジスタSelは、垂直選択部4から出力される選択パルスにより制御される。図1では、1行目の画素3（M11，M12）に出力される選択パルスをφSel_1とし、2行目の画素3（M21，M22）に出力される選択パルスをφSel_2とする。

垂直選択部4は、撮像部2の行方向に配置された複数の画素3を選択し、選択した画素3の動作を制御する。スイッチ部5は、列毎に配置された選択スイッチSWaを有する。選択スイッチSWaはPMOSトランジスタおよびNMOSトランジスタで構成されている。選択スイッチSWaを構成するPMOSトランジスタのドレイン端子は電源線32に接続され、ソース端子は電源電圧VDDに接続され、ゲート端子は水平選択部6に接続されている。選択スイッチSWaを構成するNMOSトランジスタのドレイン端子は電源線32に接続され、ソース端子はグランドに接続され、ゲート端子は水平選択部6に接続されている。1列目の選択スイッチSWaを構成する各トランジスタは、水平選択部6から出力される選択パルスHSR[0]により制御され、2列目の選択スイッチSWaを構成する各トランジスタは、水平選択部6から出力される選択パルスHSR[1]により制御される。

水平選択部6は、選択パルスHSR[0]，HSR[1]により選択スイッチSWaを順次選択することで電源線32の電圧（電源電圧VDDまたはグランド）を制御し、画素信号を出力部7に転送する。この画素信号は電流信号として出力部7に入力される。出力部7は、画素信号を電圧信号に変換し、後段の回路に出力する。出力部7は例えば、水平信号線31（第2の信号線）にドレイン端子が接続され、グランドにソース端子が接続され、バイアス電圧LMBNにゲート端子が接続されたNMOSトランジスタで構成されている。出力部7はバイアス電圧LMBNによりバイアスされる。

本実施形態では、撮像部2に被写体像を結像する光学系の光軸に平行な方向に見た場合の撮像部2の形状は、図1の破線が示すように四角形（略正方形）である。撮像部2の形状は、画素3の配列の形状として、あるいは、撮像部2の上に形成された遮光層（図示せず）に設けられた開口部の形状として視認可能である。

水平選択部6と出力部7はそれぞれ、撮像部2の隣接しない辺に配置されている。具体的には、水平選択部6は撮像部2の上側の辺に配置され、出力部7は撮像部2の下側の辺に配置されている。辺に配置されているとは、辺を構成する線分の近傍、またはその線分を延長した直線の近傍に配置されていることを意味する。水平選択部6と出力部7はそれぞれ、撮像部2の互いに向かい合った辺に配置されており、画素ピッチのn倍（nは画素3の行数または列数であり、本例では2）以上離れて配置されている。このように、比較的回路規模の大きな水平選択部6と、面積の大きな増幅回路または出力パッド等が近傍に配置される出力部7とが、両者の間に撮像部2を挟むように分離されているので、チップ面積を大幅に大きくすることなく、チップ中心と撮像部中心を略一致させることが容易となる。

次に、本実施形態に係る撮像装置の動作について説明する。図2は、本実施形態に係る撮像装置の動作を示している。動作開始時、各列の選択スイッチSWaに出力される選択パルスHSR[0]，HSR[1]はH（High）状態であるため、各列の選択スイッチSWaを構成するPMOSトランジスタがOFF（非導通状態）、各列の選択スイッチSWaを構成するNMOSトランジスタがON（導通状態）である。このため、各列の電源線32はグランドに接続される。

<<1行目の画素信号の読み出し>>
<リセットレベルの読み出し>
まず、各列の選択スイッチSWaに出力される選択パルスHSR[0]，HSR[1]がH状態からL（Low）状態になることで、各列の選択スイッチSWaを構成するPMOSトランジスタがON、各列の選択スイッチSWaを構成するNMOSトランジスタがOFFとなる。このため、各列の電源線32は電源電圧VDDに接続される。続いて、1行目の画素3に出力されるリセットパルスφRst_1がL状態からH状態になることでリセットトランジスタRstがONとなり、電荷蓄積部FDがリセットされる。続いて、1行目の画素3に出力されるリセットパルスφRst_1がH状態からL状態になることでリセットトランジスタRstがOFFとなる。

その後、各列の選択スイッチSWaに出力される選択パルスHSR[0]，HSR[1]がL状態からH状態になることで、各列の選択スイッチSWaを構成するPMOSトランジスタがOFF、各列の選択スイッチSWaを構成するNMOSトランジスタがONとなる。このため、各列の電源線32はグランドに接続される。

その後、1行目の画素3に出力される選択パルスφSel_1がL状態からH状態になることで選択トランジスタSelがONとなり、1行目の画素3が選択される。略同時に、1列目の選択スイッチSWaに出力される選択パルスHSR[0]がH状態からL状態になることで、1列目の選択スイッチSWaを構成するPMOSトランジスタがON、1列目の選択スイッチSWaを構成するNMOSトランジスタがOFFとなる。このため、1列目の電源線32は電源電圧VDDに接続される。

これによって、1行1列目の画素3（M11）から垂直信号線30にリセットレベルの画素信号が出力される。垂直信号線30に出力されたリセットレベルの画素信号は水平信号線31に出力され、出力部7に入力される。出力部7は、電流信号として入力されるリセットレベルの画素信号を電圧信号に変換し、後段の回路に出力する。

続いて、1列目の選択スイッチSWaに出力される選択パルスHSR[0]がL状態からH状態になることで、1列目の選択スイッチSWaを構成するPMOSトランジスタがOFF、1列目の選択スイッチSWaを構成するNMOSトランジスタがONとなる。このため、1列目の電源線32はグランドに接続される。略同時に、2列目の選択スイッチSWaに出力される選択パルスHSR[1]がH状態からL状態になることで、2列目の選択スイッチSWaを構成するPMOSトランジスタがON、2列目の選択スイッチSWaを構成するNMOSトランジスタがOFFとなる。このため、2列目の電源線32は電源電圧VDDに接続される。

これによって、1行2列目の画素3（M12）から垂直信号線30にリセットレベルの画素信号が出力される。垂直信号線30に出力されたリセットレベルの画素信号は水平信号線31に出力され、出力部7に入力される。出力部7は、電流信号として入力されるリセットレベルの画素信号を電圧信号に変換し、後段の回路に出力する。

その後、2列目の選択スイッチSWaに出力される選択パルスHSR[1]がL状態からH状態になることで、2列目の選択スイッチSWaを構成するPMOSトランジスタがOFF、2列目の選択スイッチSWaを構成するNMOSトランジスタがONとなる。このため、2列目の電源線32はグランドに接続される。略同時に、1行目の画素3に出力される選択パルスφSel_1がH状態からL状態になることで選択トランジスタSelがOFFとなり、1行目の画素3の選択が解除される。

<信号レベルの読み出し>
まず、各列の選択スイッチSWaに出力される選択パルスHSR[0]，HSR[1]がH状態からL状態になることで、各列の選択スイッチSWaを構成するPMOSトランジスタがON、各列の選択スイッチSWaを構成するNMOSトランジスタがOFFとなる。このため、各列の電源線32は電源電圧VDDに接続される。続いて、1行目の画素3に出力される転送パルスφTx_1がL状態からH状態になることで転送トランジスタTxがONとなり、電荷生成部PDの信号電荷が電荷蓄積部FDに転送される。続いて、1行目の画素3に出力される転送パルスφTx_1がH状態からL状態になることで転送トランジスタTxがOFFとなる。

これによって、1行1列目の画素3（M11）から垂直信号線30に信号レベルの画素信号が出力される。垂直信号線30に出力された信号レベルの画素信号は水平信号線31に出力され、出力部7に入力される。出力部7は、電流信号として入力される信号レベルの画素信号を電圧信号に変換し、後段の回路に出力する。

これによって、1行2列目の画素3（M12）から垂直信号線30に信号レベルの画素信号が出力される。垂直信号線30に出力された信号レベルの画素信号は水平信号線31に出力され、出力部7に入力される。出力部7は、電流信号として入力される信号レベルの画素信号を電圧信号に変換し、後段の回路に出力する。

その後、2列目の選択スイッチSWaに出力される選択パルスHSR[1]がL状態からH状態になることで、2列目の選択スイッチSWaを構成するPMOSトランジスタがOFF、2列目の選択スイッチSWaを構成するNMOSトランジスタがONとなる。このため、2列目の電源線32はグランドに接続される。略同時に、1行目の画素3に出力される選択パルスφSel_1がH状態からL状態になることで選択トランジスタSelがOFFとなり、1行目の画素3の選択が解除される。これによって、1行目の画素3から画素信号を読み出す動作が終了する。

<<2行目の画素信号の読み出し>>
2行目の画素3から画素信号を読み出す動作は、選択パルスφSel_1の代わりに選択パルスφSel_2によって2行目の画素3が選択される点を除いて、1行目の画素3から画素信号を読み出す動作と同様であるので、説明を省略する。最後に、後段の回路は、減算（CDS処理）を行うことで信号成分（リセットレベルと信号レベルの差分をとった信号）を取得する。上記の動作により、リセットレベルの画素信号と信号レベルの画素信号を容易に読み出すことができる。

図1に示す撮像装置1aでは2×2の合計4個の画素3が配列されているが、画素3の数はこれに限らない。画素3の配列がより一般的なn×n（nは3以上の自然数）である場合には、行毎にリセットレベルと信号レベルの画素信号が順次読み出される。また、1行の画素3からリセットレベルの画素信号が出力される期間（図2の期間T1に相当）では各列の画素3からリセットレベルの画素信号が順次出力され、1行の画素3から信号レベルの画素信号が出力される期間（図2の期間T2に相当）では各列の画素3から信号レベルの画素信号が順次出力される。

上述したように、本実施形態によれば、水平選択部6と出力部7がそれぞれ撮像部2の上下に分離されて配置されているので、チップ中心と撮像部中心を略一致させることが可能となる。このため、撮像装置を容易に小型化することができる。

（第2の実施形態）
次に、本発明の第2の実施形態を説明する。本実施形態に係る撮像装置において、第1の実施形態の撮像装置1aと異なるのは、撮像部2の構成である。具体的には、撮像部2を構成する画素3の単位セル部の個数である。

図3は、本実施形態の画素3の構成を示している。図3では1行目の画素3のみの構成が示されており、2行目の画素3の構成も同様である。画素3は、1×2のシェアード画素である。具体的には、画素3は、行方向に隣接する2つの単位セル部（単位セル部3_1，3_2）を有する。それ以外は、第1の実施形態での画素3と略同様であるので、説明を省略する。また、垂直信号線30および電源線32は2列目にのみ配置され、同様にスイッチ部5の選択スイッチSWaは2列目にのみ配置されている。上記以外の構成は、第1の実施形態と略同様であるので説明を省略する。

単位セル部3-1は、電荷生成部PD_1および転送トランジスタTx_1で構成されている。単位セル部3-2は、電荷生成部PD_2、転送トランジスタTx_2、電荷蓄積部FD、リセットトランジスタRst、増幅トランジスタDrv、および選択トランジスタSelで構成されている。電荷蓄積部FD、リセットトランジスタRst、増幅トランジスタDrv、および選択トランジスタSelは、単位セル部3-1から画素信号を読み出す際、および単位セル部3-2から画素信号を読み出す際に共通に使用される。また、転送トランジスタTx_1は、垂直選択部4から出力される転送パルスφTx_1により制御され、転送トランジスタTx_2は、垂直選択部4から出力される転送パルスφTx_2により制御される。

次に、本実施形態に係る撮像装置の動作について説明する。図4は、本実施形態に係る撮像装置の動作を示している。図4では、1行目の画素3に係る動作のみが示されている。単位セル部3-1および単位セル部3-2の一方のリセットレベルの画素信号および信号レベルの画素信号が読み出された後、単位セル部3-1および単位セル部3-2の他方のリセットレベルの画素信号および信号レベルの画素信号が読み出される。具体的な動作は以下の通りである。

動作開始時、選択スイッチSWaに出力される選択パルスHSR[1]はH状態であるため、選択スイッチSWaを構成するPMOSトランジスタがOFF、選択スイッチSWaを構成するNMOSトランジスタがONである。このため、電源線32はグランドに接続される。

<<単位セル部3-1の画素信号の読み出し>>
<リセットレベルの読み出し>
まず、選択スイッチSWaに出力される選択パルスHSR[1]がH状態からL状態になることで、選択スイッチSWaを構成するPMOSトランジスタがON、選択スイッチSWaを構成するNMOSトランジスタがOFFとなる。このため、電源線32は電源電圧VDDに接続される。続いて、1行目の単位セル部3-2に出力されるリセットパルスφRstがL状態からH状態になることでリセットトランジスタRstがONとなり、電荷蓄積部FDがリセットされる。続いて、1行目の単位セル部3-2に出力されるリセットパルスφRstがH状態からL状態になることでリセットトランジスタRstがOFFとなる。

その後、選択スイッチSWaに出力される選択パルスHSR[1]がL状態からH状態になることで、選択スイッチSWaを構成するPMOSトランジスタがOFF、選択スイッチSWaを構成するNMOSトランジスタがONとなる。このため、電源線32はグランドに接続される。

その後、1行目の単位セル部3-2に出力される選択パルスφSelがL状態からH状態になることで選択トランジスタSelがONとなり、1行目の画素3（単位セル部3-1，3-2）が選択される。略同時に、選択スイッチSWaに出力される選択パルスHSR[1]がH状態からL状態になることで、選択スイッチSWaを構成するPMOSトランジスタがON、選択スイッチSWaを構成するNMOSトランジスタがOFFとなる。このため、電源線32は電源電圧VDDに接続される。

これによって、1行目の単位セル部3-2から垂直信号線30にリセットレベルの画素信号が出力される。垂直信号線30に出力されたリセットレベルの画素信号は水平信号線31に出力され、出力部7に入力される。出力部7は、電流信号として入力されるリセットレベルの画素信号を電圧信号に変換し、後段の回路に出力する。この画素信号は、1行目の単位セル部3-1に対応したリセットレベルの画素信号として使用される。

その後、1行目の単位セル部3-2に出力される選択パルスφSelがH状態からL状態になることで選択トランジスタSelがOFFとなり、1行目の画素3（単位セル部3-1，3-2）の選択が解除される。略同時に、選択スイッチSWaに出力される選択パルスHSR[1]がL状態からH状態になることで、選択スイッチSWaを構成するPMOSトランジスタがOFF、選択スイッチSWaを構成するNMOSトランジスタがONとなる。このため、電源線32はグランドに接続される。

<信号レベルの読み出し>
まず、選択スイッチSWaに出力される選択パルスHSR[1]がH状態からL状態になることで、選択スイッチSWaを構成するPMOSトランジスタがON、選択スイッチSWaを構成するNMOSトランジスタがOFFとなる。このため、電源線32は電源電圧VDDに接続される。続いて、1行目の単位セル部3-1に出力される転送パルスφTx_1がL状態からH状態になることで転送トランジスタTx_1がONとなり、電荷生成部PD_1の信号電荷が電荷蓄積部FDに転送される。続いて、1行目の単位セル部3-1に出力される転送パルスφTx_1がH状態からL状態になることで転送トランジスタTx_1がOFFとなる。

これによって、1行目の単位セル部3-2から垂直信号線30に信号レベルの画素信号が出力される。垂直信号線30に出力された信号レベルの画素信号は水平信号線31に出力され、出力部7に入力される。出力部7は、電流信号として入力される信号レベルの画素信号を電圧信号に変換し、後段の回路に出力する。この画素信号は、1行目の単位セル部3-1に対応した信号レベルの画素信号として使用される。

これによって、単位セル部3-1から画素信号を読み出す動作が終了する。その後、後段の回路は、減算（CDS処理）を行うことで、単位セル部3-1に関する信号成分（リセットレベルと信号レベルの差分をとった信号）を取得する。

<<単位セル部3-2の画素信号の読み出し>>
単位セル部3-2から画素信号を読み出す動作は、転送パルスφTx_1の代わりに転送パルスφTx_2によって電荷生成部PD_2から電荷蓄積部FDに信号電荷が転送される点を除いて、単位セル部3-1から画素信号を読み出す動作と同様であるので、説明を省略する。

図3は、2×2の合計4個の画素3が配列されている場合のシェアード画素の構成を示しているが、画素3の数はこれに限らない。画素3の配列がより一般的なn×n（nは3以上の自然数）であり、1×2の画素3でシェアード画素が構成され、撮像部2の行方向に1×2のシェアード画素が複数配列されている場合には、以下のようにして画素信号が読み出される。

所定の行のシェアード画素を構成する単位セル部3-1および単位セル部3-2の一方のリセットレベルの画素信号および信号レベルの画素信号が読み出された後、所定の行の各シェアード画素を構成する単位セル部3-1および単位セル部3-2の他方のリセットレベルの画素信号および信号レベルの画素信号が読み出される。同一行の全てのシェアード画素において、同様の動作が順次行われた後、次の行のシェアード画素において、同様の動作が行われる。

上述したように、本実施形態によれば、水平選択部6と出力部7がそれぞれ撮像部2の上下に分離されて配置されているので、撮像装置を容易に小型化することができる。また、画素を構成するトランジスタの数を削減することが可能となるので、シェアード画素構成の撮像部を有する撮像装置をより小型化することができる。

（第3の実施形態）
次に、本発明の第3の実施形態を説明する。図5は、本実施形態に係る撮像装置の構成を示している。以下、本例の構成について説明する。図5に示す撮像装置1bにおいて、第1の実施形態の撮像装置1aと異なるのは、スイッチ部5がスイッチ部5aとなり、スイッチ部5bが配置されていることである。

スイッチ部5bは、NMOSトランジスタからなる選択スイッチSWbで構成されている。選択スイッチSWb を構成するNMOSトランジスタのドレイン端子は垂直信号線30に接続され、ソース端子は水平信号線31に接続され、ゲート端子は電源線32に接続されている。水平選択部6は、選択パルスHSR[0]，HSR[1]により選択スイッチSWaを順次選択することで電源線32の電圧（電源電圧VDDまたはグランド）を制御すると共に、この制御により選択スイッチSWbのON／OFFを制御することで画素信号を出力部7に転送する。

選択スイッチSWaに出力される選択パルスHSR[0]，HSR[1]がH状態である場合、選択スイッチSWaを構成するPMOSトランジスタがOFF、選択スイッチSWaを構成するNMOSトランジスタがONとなる。これによって、電源線32はグランドに接続されるため、選択スイッチSWbはOFFとなる。また、選択スイッチSWaに出力される選択パルスHSR[0]，HSR[1]がL状態である場合、選択スイッチSWaを構成するPMOSトランジスタがON、選択スイッチSWaを構成するNMOSトランジスタがOFFとなる。これによって、電源線32は電源電圧VDDに接続されるため、選択スイッチSWbはONとなる。

画素3から画素信号が読み出される際、選択スイッチSWbがONとなり、垂直信号線30に出力された画素信号は、選択スイッチSWbを介して水平信号線31に出力され、出力部7に入力される。上記以外の構成は、第1の実施形態と略同様であるので説明を省略する。また、本実施形態に係る撮像装置の動作は、図2に示した動作と同様の動作となるので、説明を省略する。

上述したように、本実施形態によれば、水平選択部6と出力部7がそれぞれ撮像部2の上下に分離されて配置されているので、撮像装置を容易に小型化することができる。

また、本実施形態によれば、以下の効果を得ることができる。第1の実施形態では、垂直信号線30と水平信号線31が常に接続されているので、全ての列の垂直信号線30の寄生容量が負荷となる。これに対して、本実施形態では、選択スイッチSWbによって垂直信号線30と水平信号線31が切り離されており、ある列の画素3から出力された画素信号を出力部7に転送する際、他の列の垂直信号線30は水平信号線31に接続されていないため、水平信号線31の負荷を低減することができる。したがって、最低限の素子数の増加で画素信号をより高速に読み出すことができる。

（第4の実施形態）
次に、本発明の第4の実施形態を説明する。図6は、本実施形態に係る撮像装置の構成を示している。以下、本例の構成について説明する。図6に示す撮像装置1cにおいて、第3の実施形態の撮像装置1bと異なるのは、スイッチ部5bの構成である。それ以外の構成は第3の実施形態と略同様であるので、スイッチ部5bの構成のみ説明する。

スイッチ部5bは、NMOSトランジスタN0、PMOSトランジスタP1、選択スイッチSWb、およびNOT回路INVで構成されている。NMOSトランジスタN0のドレイン端子は垂直信号線30に接続され、ソース端子はグランドに接続され、ゲート端子はバイアス電圧LMBNに接続されている。PMOSトランジスタP1のソース端子はグランドに接続され、ドレイン端子は選択スイッチSWbを構成するPMOSトランジスタのソース端子に接続され、ゲート端子はNMOSトランジスタN0のドレイン端子に接続されている。

選択スイッチSWbを構成するPMOSトランジスタのソース端子はPMOSトランジスタP1のドレイン端子に接続され、ドレイン端子は水平信号線31に接続され、ゲート端子はNOT回路INVの出力端子に接続されている。NOT回路INVの入力端子は電源線32に接続されている。水平選択部6は、選択パルスHSR[0]，HSR[1]により選択スイッチSWaを順次選択することで電源線32の電圧（電源電圧VDDまたはグランド）を制御すると共に、この制御により選択スイッチSWbのON／OFFを制御することで画素信号を出力部7に転送する。

なお、本実施形態の出力部7はPMOSトランジスタで構成されており、そのソース端子は水平信号線31に接続され、ドレイン端子は電源電圧VDDに接続され、ゲート端子はバイアス電圧LMBPに接続されている。本実施形態に係る撮像装置の動作は、図2に示した動作と同様の動作となるので、説明を省略する。

上述したように、本実施形態によれば、水平選択部6と出力部7がそれぞれ撮像部2の上下に分離されて配置されているので、撮像装置を容易に小型化することができる。また、信号線の負荷を低減することが可能であるため、画素信号をより高速に読み出すことができる。さらに、本実施形態では、垂直方向の画素サイズとは独立してPMOSトランジスタP1および選択スイッチSWbのサイズを調整することが可能となるので、第3の実施形態と比較して、より駆動能力の高いトランジスタを用いることで、画素信号をより高速に読み出すことができる。

（第5の実施形態）
次に、本発明の第5の実施形態を説明する。図7は、本実施形態に係る内視鏡装置の構成を示している。以下、本例の構成について説明する。

図7に示すように内視鏡装置100はスコープ102と筐体107を備える。スコープ102は、さらに本発明の適用例である撮像装置101と、被写体からの反射光を撮像装置101に結像するレンズ103と、被写体への照明光を通過させるファイバー106と、被写体に照明光を照射するためのレンズ104とを有する。また、筐体107は、被写体に照射する照明光を生成する光源を備える光源装置109と、撮像装置101から出力される信号に所定の処理を行い、撮影画像を生成する画像処理部108と、内視鏡装置の撮影（観察）モードを設定する設定部110とを有する。撮像装置101としては、例えば第3の実施形態の撮像装置を用いる。

上述したように、本実施形態によれば、小型化した撮像装置を用いることで内視鏡装置のスコープを細径化することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

1a，1b，1c，101，1001・・・撮像装置、2，1002・・・撮像部、3，1003・・・画素、4，1004・・・垂直選択部、5，5a，5b，1005・・・スイッチ部、6，1006・・・水平選択部、7，1007・・・出力部、100・・・内視鏡装置、102・・・スコープ、103，104・・・レンズ、106・・・ファイバー、107・・・筐体、108・・・画像処理部、109・・・光源装置、110・・・設定部

Claims

入射された電磁波の大きさに対応する信号電荷を生成する電荷生成部と前記電荷生成部で生成された前記信号電荷を転送するための電荷転送部とを含む少なくとも1つ以上の単位セル部と、前記電荷転送部によって転送された前記信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部をリセット電圧にリセットするリセット部と、前記撮像部の列方向に配置された電源線に接続され、前記電荷蓄積部の電圧に応じた画素信号を生成する信号生成部と、を有する画素が複数、行列状に配列された撮像部と、
前記撮像部の行方向に配置された複数の画素を選択し、選択した前記複数の画素の動作を制御する垂直選択部と、
画素信号を読み出す画素に接続される前記電源線に供給される第1の電圧と、画素信号を読み出さない画素に接続される前記電源線に供給される第2の電圧とを制御することによって前記複数の画素から出力される複数の画素信号を順次選択し、前記画素信号に応じた信号を信号線に順次転送する水平選択部と、
前記信号線に接続され、前記水平選択部によって転送された信号を後段の回路に出力する出力部と、
を有し、
前記撮像部の形状は多角形であり、
前記水平選択部と前記出力部はそれぞれ、前記多角形の隣接しない辺に配置されている、
ことを特徴とする撮像装置。
前記信号線は、前記撮像部の列方向に配置された複数の第1の信号線、および、前記第1の信号線と選択スイッチを介して接続され、前記撮像部の行方向に配置された第2の信号線を有し、
前記垂直選択部は、前記撮像部の行方向に配置された複数の画素を選択し、選択した前記複数の画素の動作を制御することで、前記画素信号を前記第1の信号線に出力し、
前記水平選択部は、前記第1の電圧と前記第2の電圧とを制御し前記選択スイッチを導通および非導通させることで、前記第1の信号線に出力された前記画素信号に応じた信号を前記第2の信号線に転送する、
ことを特徴とする請求項1に係る撮像装置。
前記行方向に配置された複数の画素において、
前記電源線の電圧が前記リセット電圧に設定された状態で前記垂直選択部が前記複数の画素の前記電荷蓄積部を前記電源線に同時に接続することによって前記電荷蓄積部を前記リセット電圧に同時にリセットした後、前記水平選択部が前記第1の電圧と前記第2の電圧とを制御することによって前記複数の画素の前記電荷蓄積部の電圧に応じた第1の画素信号を前記出力部に順次転送し、
前記垂直選択部が前記複数の画素の前記電荷生成部で生成された信号電荷を前記電荷蓄積部に同時に転送した後、前記水平選択部が前記第1の電圧と前記第2の電圧とを制御することによって前記複数の画素の前記電荷蓄積部の電圧に応じた第2の画素信号を前記出力部に順次転送する、
ことを特徴とする請求項1および請求項2の何れか1項に係る撮像装置。
請求項1から請求項3の何れか1項に係る撮像装置を有することを特徴とする内視鏡装置。