JP2013150047A - Information processing device and method of controlling information processing device - Google Patents
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Abstract
Description
本技術は、情報処理装置、および、その制御方法に関する。詳しくは、クロック信号に同期して動作する情報処理装置、および、その制御方法に関する。 The present technology relates to an information processing apparatus and a control method thereof. Specifically, the present invention relates to an information processing apparatus that operates in synchronization with a clock signal and a control method thereof.
クロック信号に同期して動作する回路では、そのクロック信号に同期してデータ信号を保持するとともに出力するレジスタなどの記憶素子と、その出力されたデータ信号に対して論理演算などの処理を実行する組合せ論理回路による処理回路とが設けられる。このような回路においては、処理回路からの出力のタイミングをクロック信号に同期させる場合に、処理結果の出力のタイミングを調整するためのリタイミング回路がさらに設けられることがある。例えば、入力された信号をクロック信号に同期して保持するとともに出力するフリップフロップを備えるリタイミング回路が提案されている(特許文献1参照。)。 In a circuit that operates in synchronization with a clock signal, a storage element such as a register that holds and outputs a data signal in synchronization with the clock signal, and performs processing such as logical operation on the output data signal And a processing circuit based on a combinational logic circuit. In such a circuit, when the timing of output from the processing circuit is synchronized with the clock signal, a retiming circuit for adjusting the timing of output of the processing result may be further provided. For example, a retiming circuit including a flip-flop that holds and outputs an input signal in synchronization with a clock signal has been proposed (see Patent Document 1).
このようなリタイミング回路では、処理回路へデータ信号が出力されるタイミング(例えば、立上がりのタイミング)と異なるタイミング(例えば、立下りのタイミング)で、そのデータ信号の処理結果を保持する場合がある。処理回路へのデータ信号の出力のタイミングに対して、そのデータ信号の処理結果を保持するタイミングを遅らせることにより、処理結果が確実に保持され、リタイミング回路におけるタイミングエラーの発生が抑制される。 In such a retiming circuit, the processing result of the data signal may be held at a timing (for example, a falling timing) different from the timing (for example, the rising timing) at which the data signal is output to the processing circuit. . By delaying the timing of holding the processing result of the data signal with respect to the timing of outputting the data signal to the processing circuit, the processing result is reliably held and the occurrence of a timing error in the retiming circuit is suppressed.
しかしながら、上述の従来技術では、タイミングエラーの発生を抑制することができないおそれがある。例えば、処理回路の電圧が低くなると、その処理回路における実行時間が長くなることが多い。実行時間が想定より長くなると、リタイミング回路が処理結果の保持に失敗し、タイミングエラーが生じてしまうことになる。 However, the above-described conventional technology may not be able to suppress the occurrence of timing errors. For example, when the voltage of a processing circuit decreases, the execution time in the processing circuit often increases. If the execution time becomes longer than expected, the retiming circuit fails to hold the processing result, and a timing error occurs.
本技術はこのような状況に鑑みて生み出されたものであり、クロック信号に同期して動作する回路において、タイミングエラーの発生を抑制することを目的とする。 The present technology has been developed in view of such a situation, and an object thereof is to suppress the occurrence of a timing error in a circuit that operates in synchronization with a clock signal.
本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、クロック信号の立上りおよび立下りのうちのいずれか一方のタイミングに同期して出力されたデータ信号に対して所定の処理が実行されると当該実行結果を上記立上りおよび上記立下りのうちの他方のタイミングに同期して保持する保持部と、上記一方のタイミングから上記他方のタイミングまでの期間が上記所定の処理の実行時間より長くなるように、上記実行時間に応じて上記立上りおよび上記立下りのうちの少なくとも一方のタイミングを制御する制御部と、上記制御されたタイミングに従って上記クロック信号を生成するクロック生成部とを具備する情報処理装置、および、その制御方法である。これにより、一方のタイミングから他方のタイミングまでの期間が所定の処理の実行時間より長くなるように、実行時間に応じて立上りおよび立下りのうちの少なくとも一方のタイミングが制御されるという作用をもたらす。 The present technology has been made to solve the above-described problems, and a first aspect of the present technology is a data signal output in synchronization with one of rising and falling timings of a clock signal. When a predetermined process is executed, a holding unit that holds the execution result in synchronization with the other timing of the rise and the fall, and a period from the one timing to the other timing A control unit that controls the timing of at least one of the rising and falling according to the execution time so as to be longer than the execution time of the predetermined process, and generates the clock signal according to the controlled timing An information processing apparatus including a clock generation unit that performs the control, and a control method thereof. As a result, there is an effect that the timing of at least one of rising and falling is controlled according to the execution time so that the period from one timing to the other timing is longer than the execution time of the predetermined process. .
また、この第1の側面において、上記制御部は、上記他方のタイミングが経過したときから次の上記一方のタイミングが経過するまでの期間が少なくとも所定時間となるように上記クロック信号の周期をさらに制御し、上記クロック生成部は、上記制御された周期の上記クロック信号を生成してもよい。これにより、他方のタイミングが経過したときから次の一方のタイミングが経過するまでの期間が少なくとも所定時間となるようにクロック信号の周期が制御されるという作用をもたらす。 In the first aspect, the control unit further sets the period of the clock signal so that a period from when the other timing elapses until the next one timing elapses is at least a predetermined time. And the clock generation unit may generate the clock signal having the controlled period. This brings about the effect that the cycle of the clock signal is controlled so that the period from when the other timing elapses until the next one timing elapses is at least a predetermined time.
また、この第1の側面において、設定された電圧に応じた実行時間で上記データ信号に対して上記所定の処理を実行して当該実行結果を上記保持部へ出力する処理回路をさらに具備し、上記制御部は、上記電圧に応じて上記タイミングを制御してもよい。これにより、タイミングが電圧に応じて制御されるという作用をもたらす。 The first aspect further includes a processing circuit that executes the predetermined processing on the data signal at an execution time corresponding to a set voltage and outputs the execution result to the holding unit, The control unit may control the timing according to the voltage. This brings about the effect that the timing is controlled according to the voltage.
また、この第1の側面において、上記処理回路は、上記設定された電圧が低いほど上記実行時間が長くなる回路であり、上記制御部は、上記設定された電圧が低いほど上記一方のタイミングを早くする制御と上記設定された電圧が低いほど上記他方のタイミングを遅くする制御とのうちの少なくとも一方を実行してもよい。これにより、設定された電圧が低いほど一方のタイミングを早くする制御と設定された電圧が低いほど他方のタイミングを遅くする制御とのうちの少なくとも一方が実行されるという作用をもたらす。 Further, in this first aspect, the processing circuit is a circuit in which the execution time becomes longer as the set voltage is lower, and the control unit sets the one timing as the set voltage is lower. You may perform at least one of the control which makes early, and the control which makes said other timing late, so that the said set voltage is low. Thus, there is an effect that at least one of the control to advance one timing earlier as the set voltage is lower and the control to delay the other timing as the set voltage is lower is performed.
また、この第1の側面において、上記電圧が上記所定電圧以下である場合には上記保持部に保持された上記処理結果を選択して出力し、上記電圧が上記所定電圧より高い場合には上記処理回路からの上記処理結果を選択して出力する選択部をさらに具備してもよい。これにより、電圧が所定電圧以下である場合には保持部に保持された処理結果が出力され、電圧が所定電圧より高い場合には処理回路からの処理結果が出力されるという作用をもたらす。 In the first aspect, when the voltage is equal to or lower than the predetermined voltage, the processing result held in the holding unit is selected and output. When the voltage is higher than the predetermined voltage, the processing result is selected. You may further comprise the selection part which selects and outputs the said process result from a processing circuit. Thereby, when the voltage is equal to or lower than the predetermined voltage, the processing result held in the holding unit is output, and when the voltage is higher than the predetermined voltage, the processing result from the processing circuit is output.
また、この第1の側面において、上記電圧が所定電圧以下である場合には上記保持部を動作させ、上記電圧が上記所定電圧より高い場合には上記保持部を停止させる保持動作制御部をさらに具備してもよい。これにより、電圧が所定電圧以下である場合には保持部が動作し、電圧が所定電圧より高い場合には保持部が停止するという作用をもたらす。 In the first aspect, the holding unit further operates a holding unit that operates the holding unit when the voltage is equal to or lower than the predetermined voltage, and stops the holding unit when the voltage is higher than the predetermined voltage. You may have. Accordingly, the holding unit operates when the voltage is equal to or lower than the predetermined voltage, and the holding unit is stopped when the voltage is higher than the predetermined voltage.
本技術によれば、クロック信号に同期して動作する回路において、タイミングエラーの発生が抑制されるという優れた効果を奏し得る。 According to the present technology, in a circuit that operates in synchronization with a clock signal, it is possible to achieve an excellent effect that generation of a timing error is suppressed.
以下、本技術を実施するための形態(以下、実施の形態と称する)について説明する。説明は以下の順序により行う。
1.第1の実施の形態(クロック信号のエッジタイミングを制御する例)
2.第2の実施の形態(通常電圧においてはリタイミングレジスタを停止させる例)
3.第3の実施の形態(記憶装置においてエッジタイミングを制御する例)
4.第4の実施の形態(複数の記憶装置においてエッジタイミングを制御する例)
Hereinafter, modes for carrying out the present technology (hereinafter referred to as embodiments) will be described. The description will be made in the following order.
1. First Embodiment (Example of controlling edge timing of clock signal)
2. Second embodiment (example of stopping retiming register at normal voltage)
3. Third Embodiment (Example of controlling edge timing in a storage device)
4). Fourth Embodiment (Example of controlling edge timing in a plurality of storage devices)
<1.第1の実施の形態>
[情報処理装置の構成例]
図1は、実施の形態における情報処理装置の一構成例を示すブロック図である。この情報処理装置は、様々な情報処理を実行する装置であり、高電圧動作回路110、リタイミングレジスタ120、および、低電圧動作回路130を備える。また、情報処理装置は、バッファ210、220および230などからなるクロック木と、制御部300と、クロック生成部400とを備える。
<1. First Embodiment>
[Configuration example of information processing device]
FIG. 1 is a block diagram illustrating a configuration example of an information processing apparatus according to an embodiment. This information processing apparatus is an apparatus that executes various types of information processing, and includes a high-
高電圧動作回路110は、低電圧動作回路130よりも高い電圧が設定される回路であり、レジスタ111および論理回路112を備える。レジスタ111は、入力された信号をクロック信号CLKの立上りに同期して保持するとともに論理回路112へ出力するものである。論理回路112は、レジスタ111から出力された信号に対して、所定の論理演算を実行し、その実行結果をデータ信号Q1としてリタイミングレジスタ120へ出力するものである。なお、論理回路112は、特許請求の範囲に記載の処理回路の一例である。
The high
リタイミングレジスタ120は、クロック信号CLKの立下りに同期して論理回路112からのデータ信号Q1を保持するともにデータ信号rQ1として低電圧動作回路130に出力するものである。リタイミングレジスタ120には、例えば、高電圧動作回路120に設定された電圧と同じ電圧が供給される。なお、リタイミングレジスタ130には、低電圧動作回路130に設定された電圧と同じ電圧が供給されてもよいし、高電圧動作回路120および低電圧動作回路130の各々の電圧と異なる電圧が供給されてもよい。
The
リタイミングレジスタ120により、レジスタ111から信号が出力されるタイミング(立上り)と異なるタイミング(立下り)で、リタイミングレジスタ120がデータ信号Q1を保持するため、データ信号Q1が確実にリタイミングレジスタ120に取り込まれる。なお、リタイミングレジスタ120は、特許請求の範囲に記載の保持部の一例である。
Since the
低電圧動作回路130は、高電圧動作回路110よりも低い電圧が設定される回路であり、レジスタ131および論理回路132を備える。レジスタ131には、クロック信号CLKの立上りに同期して、リタイミングレジスタ120からのデータ信号rQ1を保持するとともに論理回路132へデータ信号Q2として出力するものである。論理回路132は、レジスタ131からのデータ信号Q2に対して、所定の論理演算を実行し、その実行結果を出力するものである。
The low
制御部300は、クロック信号CLKにおける立上りエッジおよび立下りエッジのタイミングと、クロック周期とを制御するものである。制御部300は、タイミング制御回路310およびクロック周期制御回路320を備える。
The
タイミング制御回路310は、クロック信号CLKの立上りエッジおよび立下りエッジのうちの少なくとも一方のタイミングを制御するものである。このタイミング制御回路310には、高電圧動作回路110に設定されている電圧の高さを通知する電圧モード信号が入力される。
The
タイミング制御回路310は、立上りエッジタイミングtRから立下りエッジタイミングtFまでの期間が、論理回路112による処理の実行時間より長くなるように、各々のタイミングを制御する。これにより、立上りエッジタイミングtRから実行時間が経過する前に、リタイミングレジスタ120が、実行結果(Q1)を保持する動作を行うことがなくなり、リタイミングレジスタ120におけるタイミングエラーが抑制される。
The
具体的な制御として、タイミング制御回路310は、高電圧動作回路110に設定された電圧が低いほど立上りエッジタイミングtRを早くする制御と、その電圧が低いほど立下りエッジタイミングtFを遅くする制御との少なくとも一方を行う。一般に、電圧が低いほど、論理回路112における処理時間が長くなるためである。タイミング制御回路310は、制御した立上りエッジタイミングtRと立下りエッジタイミングtFとをクロック生成部400に信号線318および319を介して出力する。
As specific control, the
クロック周期制御回路320は、クロック信号CLKの周期を制御するものである。このクロック周期制御回路320にも電圧モード信号が入力される。クロック周期制御回路320は、立下りエッジタイミングtFから次の立上りエッジタイミングtRまでの期間が少なくとも所定時間となるようにクロック周期pCKを制御する。この所定時間は、例えば、リタイミングレジスタ120のホールドタイム以上の時間とする。ここで、ホールドタイムは、リタイミングレジスタ120が、データ信号の取り込みを指示されたとき(例えば、立下りエッジタイミングtF)から、そのデータ信号を保持し続けるべき時間である。
The clock
前述したように、タイミング制御回路310により、設定された電圧が低いほど立下りエッジタイミングtFが遅くなるように制御される。この結果、データ信号Q1を保持するタイミング(tF)から、次にデータ信号Q1が更新される時点(tR)までの時間が短くなり過ぎるおそれがある。この時間がホールドタイム未満となるとホールド違反性のタイミングエラーが生じる可能性があるため、クロック周期制御回路320は、設定された電圧が低いほど、クロック周期pCKを長くする制御を行う。これにより、ホールド違反性のタイミングエラーの発生が抑制される。
As described above, the
クロック周期制御回路320は、制御したクロック周期pCKをクロック生成部400に信号線328を介して出力する。また、クロック周期制御回路320は、高電圧動作回路110が動作を停止している場合には、リセット信号RSTをクロック生成部400に信号線329を介して出力する。
The clock
クロック生成部400は、クロック周期pCK、立上りエッジタイミングtRおよび立下りエッジタイミングtFに従って、基準クロック信号bCLKからクロック信号CLKを生成するものである。具体的には、クロック生成部400は、クロック周期pCKに対応する周波数(fL)と基準クロック信号bCLKの周波数(fH)との比率(fL/fH)を分周比として、基準クロック信号bCKの周波数を分周する。また、クロック生成部400は、立上りエッジタイミングtRおよび立下りエッジタイミングtFに従って、クロック信号CLKのエッジタイミングを調整する。クロック生成部400は、分周した信号をクロック信号CLKとしてバッファ210に信号線409を介して出力する。また、クロック生成部400は、リセット信号RSTがクロック周期制御回路320から出力された場合には、クロック信号CLKの生成および出力を停止する。
The
バッファ210、220および230などからなるクロック木は、クロック信号CLKを高電圧動作回路110、リタイミングレジスタ120、および、低電圧動作回路130に分配するものである。
The clock tree including the
図2は、第1の実施の形態における制御部300の動作の一例を示す表である。電圧モード信号には、「0」乃至「3」の値が設定されるものとする。例えば、高電圧動作回路110が動作を停止している場合には、「0」の値が電圧モード信号に設定される。また、高電圧動作回路110に通常電圧が設定されている場合には、「1」の値が電圧モード信号に設定される。その通常電圧より低い低電圧が高電圧動作回路110に設定されている場合には、「2」の値が電圧モード信号に設定される。その低電圧よりさらに低い超低電圧が高電圧動作回路110に設定されている場合には、「3」の値が電圧モード信号に設定される。
FIG. 2 is a table showing an example of the operation of the
クロック周期pCKには、例えば、基準クロック信号bCLKの周期に対する逓倍数(言い換えれば、分周比の逆数)が設定される。例えば、分周比が「1/10」に制御される場合には、10進法で「10」の値がクロック周期pCKとして設定される。また、立上りエッジタイミングtRおよび立下りエッジタイミングtFには、クロック信号CLKの周期の開始時点から、立上りまたは立下りのタイミングまでの経過時間を基準クロック信号bCLKの周期で除した値が設定される。例えば、クロック信号CLKの周期の開始時点から、基準クロック信号bCLKの5クロック分が経過する時点を立下りのタイミングとする場合、立下りエッジタイミングtFには、10進法で「5」の値が設定される。 In the clock cycle pCK, for example, a multiplication number with respect to the cycle of the reference clock signal bCLK (in other words, the reciprocal of the frequency division ratio) is set. For example, when the frequency division ratio is controlled to “1/10”, a value of “10” is set as the clock cycle pCK in decimal. The rising edge timing tR and the falling edge timing tF are set to values obtained by dividing the elapsed time from the start of the cycle of the clock signal CLK to the rise or fall timing by the cycle of the reference clock signal bCLK. . For example, when the falling timing is the time when five clocks of the reference clock signal bCLK elapse from the start of the cycle of the clock signal CLK, the falling edge timing tF has a value of “5” in decimal. Is set.
タイミング制御回路310は、高電圧動作回路110に設定された電圧が低いほど立下りエッジタイミングtFを遅くする制御を行う。例えば、タイミング制御回路310は、通常電圧においては、立下りエッジタイミングtFを「5」に制御し、低電圧においては「7」に制御し、超低電圧においては「9」に制御する。一方、タイミング制御回路310は、立上りエッジタイミングtRを、電圧に関らず「0」に制御するものとする。
The
クロック周期制御回路320は、立下りエッジタイミングtFから次の立上りエッジタイミングtRまでの期間が少なくとも所定時間となるようにクロック周期pCKを制御する。所定時間は、例えば、基準クロック信号bCLKの3クロック分の時間である。通常電圧および低電圧においては、クロック周期制御回路320は、クロック周期pCKを、例えば「10」に制御する。超低電圧において立下りエッジタイミングtFが「9」に制御されると、クロック周期pCKが「10」のままでは、立下りエッジタイミングtFから次の立上りエッジタイミングtRまでの期間が「3」未満となる。このため、クロック周期制御回路320は、調停電圧時において、クロック周期pCKを、例えば「14」に制御する。
The clock
また、クロック周期制御回路320は、高電圧動作回路110が動作を停止している場合には、リセット信号RSTを出力する。
Further, the clock
[クロック生成部の構成例]
図3は、第1の実施の形態におけるクロック生成部400の一構成例を示すブロック図である。クロック生成部400は、クロック生成回路410、経過時間カウンタ420、および、レジスタ430を備える。
[Configuration example of clock generator]
FIG. 3 is a block diagram illustrating a configuration example of the
経過時間カウンタ420は、基準クロック信号bCLKに同期して数値を計数するものである。経過時間カウンタ420は、計数した数値をカウント値CNTとしてクロック生成回路410に信号線429を介して出力するとともに自身に帰還させる。また、経過時間カウンタ420は、カウント値の初期化を指示するカウンタリセット信号cRSTが入力された場合には、カウント値を初期値にリセットする。
The elapsed
クロック生成回路410は、クロック信号CLKの信号値を生成するものである。このクロック生成回路410には、立上りエッジタイミングtR、立下りエッジタイミングtF、クロック周期pCK、リセット信号RST、および、カウント値CNTが入力される。クロック生成回路410は、カウント値CNTと、立上りエッジタイミングtR、立下りエッジタイミングtFおよびクロック周期pCKとを比較する。カウント値CNTが立上りエッジタイミングtR以上かつ立下りエッジタイミングtF未満である場合には、クロック生成回路410は、「1」の値をクロック信号値VALとしてレジスタ430に信号線419を介して出力する。それ以外の場合には、クロック生成回路410は、「0」の値をクロック信号値VALとしてレジスタ430に出力する。
The
また、カウント値CNTがクロック周期pCKと一致する場合には、クロック生成回路410は、カウンタリセット信号cRSTを経過時間カウンタ420に信号線418を介して出力する。リセット信号RSTが入力された場合には、クロック生成回路410は、「0」の値をクロック信号値VALとしてレジスタ430に出力するとともにカウンタリセット信号cRSTを経過時間カウンタ420に出力する。
When the count value CNT matches the clock cycle pCK, the
このように、基準クロック信号bCLKに同期して計数されたカウント値がクロック周期pCKの周期で初期化されるため、このクロック周期pCKで生成されるクロック信号CLKは、基準クロック信号bCLKを分周した信号となる。 Thus, since the count value counted in synchronization with the reference clock signal bCLK is initialized with the period of the clock period pCK, the clock signal CLK generated with this clock period pCK divides the reference clock signal bCLK. Signal.
なお、クロック生成部400は、制御部300の制御に従って、経過時間カウンタ420を使用してクロック信号CLKの周期およびタイミングを変更しているが、クロック生成部400の構成は、図3に例示した構成に限定されない。例えば、タイミングの変更は、位相比較器を使用して行ってもよい。また、周期の変更は、例えば、PLL(Phased Lock Loop)および分周器を使用して行ってもよい。
The
レジスタ430は、基準クロック信号bCLKに同期して、クロック信号値VALを保持するとともにクロック信号CLKとしてクロック木へ出力するものである。クロック生成回路410がクロック信号値VALを生成する処理において遅延時間が生じても、レジスタ430の動作により、クロック信号CLKの値の遷移のタイミングが調整される。
The
[クロック生成回路の構成例]
図4は、第1の実施の形態におけるクロック生成回路410の一構成例を示すブロック図である。このクロック生成回路410は、比較回路411および412と、一致判定回路413と、OR(論理和)ゲート414と、AND(論理積)ゲート415とを備える。
[Configuration example of clock generation circuit]
FIG. 4 is a block diagram illustrating a configuration example of the
比較回路411および412は、2つの入力値の大きさを比較して比較結果を出力するものである。比較回路411には、経過時間カウンタ420からのカウント値CNTと制御部300からの立上りエッジタイミングtRとが入力される。比較回路411は、カウント値CNTが立上りエッジタイミングtR未満である場合には比較結果として「1」の値をANDゲート415に出力し、そうでない場合には比較結果として「0」の値をANDゲート415に出力する。
The
比較回路412には、経過時間カウンタ420からのカウント値CNTと制御部300からの立下りエッジタイミングtFとが入力される。比較回路412は、カウント値CNTが立下りエッジタイミングtF未満である場合には比較結果として「1」の値をANDゲート415に出力し、そうでない場合には比較結果として「0」の値をANDゲート415に出力する。
The
一致判定回路413は、2つの入力値が一致しているか否かを判定して判定結果を出力するものである。一致判定回路413には、経過時間カウンタ420からのカウント値CNTと制御部300からのクロック周期pCKとが入力される。一致判定回路413は、カウント値CNTおよびクロック周期pCKが一致する場合には判定結果として1の値をORゲート414に出力し、一致しない場合には判定結果として0の値をORゲート414に出力する。
The
ORゲート414は、入力値の論理和を出力するものである。ORゲート414には、一致判定回路413からの判定結果と制御部300からのリセット信号RSTとが入力される。ORゲート414は、これらの入力値の論理和をカウンタリセット信号cRSTとして経過時間カウンタ420に出力する。
The OR
ANDゲート415は、入力値の論理積を出力するものである。ANDゲート415には、比較回路411からの比較結果の反転値と、比較回路412からの比較結果と、リセット信号RSTの反転値とが入力される。ANDゲート415は、これらの入力値の論理積をクロック信号値VALとしてレジスタ430に出力する。なお、クロック生成回路410の構成は、制御量(tR、tFおよびpCK)に基づいてクロック信号値VALを生成することができるのであれば、図4に例示した構成に限定されない。
The AND
図5は、第1の実施の形態における経過時間カウンタ420の動作の一例を示す表である。カウンタリセット信号cRSTが入力されていない場合には、経過時間カウンタ420は、帰還したカウント値CNTを参照して、基準クロック信号bCLKの立上りに同期して、そのカウント値CNTを増分して出力する。増分値は、例えば、10進法で「1」である。一方、カウンタリセット信号cRSTが入力された場合には、経過時間カウンタ420は、カウント値CNTを初期値(例えば、「0」)にする。
FIG. 5 is a table showing an example of the operation of the elapsed
図6は、第1の実施の形態におけるクロック生成回路410の動作の一例を示す表である。リセット信号RSTが入力された場合には、クロック生成回路410は、「0」の値をクロック信号値VALとして出力し、カウンタリセット信号cRSTを出力する。リセット信号RSTが入力されていない場合には、クロック生成回路410は、カウント値CNTと、立上りエッジタイミングtR、立下りエッジタイミングtFおよびクロック周期pCKとを比較する。比較した結果、カウント値CNTが立上りエッジタイミングtR未満である場合には、クロック生成回路410は、0の値をクロック信号値VALとして出力する。カウント値CNTが立上りエッジタイミングtR以上かつ立下りエッジタイミングtF未満である場合には、クロック生成回路410は、「1」の値をクロック信号値VALとして出力する。カウント値CNTが立下りエッジタイミングtF以上である場合には、クロック生成回路410は、「0」の値をクロック信号値VALとして出力する。カウント値CNTがクロック周期pCKに一致する場合には、クロック生成回路410は、カウンタリセット信号cRSTを出力する。
FIG. 6 is a table showing an example of the operation of the
[クロック生成部の構成例]
図7は、第1の実施の形態におけるクロック生成部400の動作を示すタイミングチャートである。リセット信号RSTが入力されていない場合には、経過時間カウンタ420は、カウント値CNTを基準クロック信号bCLKに同期して増分する。
[Configuration example of clock generator]
FIG. 7 is a timing chart illustrating the operation of the
クロック生成回路410は、カウント値CNTが立上りエッジタイミングtR以上かつ立下りエッジタイミングtF未満である場合に、「1」の値をクロック信号値VALとして出力する。例えば、立上りエッジタイミングtRに「2」が設定され、立下りエッジタイミングtFに「7」が設定された場合を考える。この場合、カウント値CNTが「2」になったときにクロック信号値VALに「1」が設定され、カウント値CNTが「7」になったときにクロック信号値VALに「0」が設定される。
The
レジスタ430は、基準クロック信号bCLKに同期して、クロック信号値VALの値を保持するとともにクロック信号CLKとして出力する。
The
カウント値CNTとクロック周期pCK(例えば、「10」)とが等しい場合には、クロック生成回路410は、カウンタリセット信号cRSTを経過時間カウンタ420に出力する。経過時間カウンタ420は、カウンタリセット信号cRSTが入力されると、カウント値を初期値(例えば、「0」)にリセットする。
When the count value CNT is equal to the clock cycle pCK (for example, “10”), the
[制御部の構成例]
図8は、第1の実施の形態における制御部300の動作の一例を示すフローチャートである。この動作は、高電圧動作回路110および低電圧動作回路130を動作させるときに開始する。
[Configuration example of control unit]
FIG. 8 is a flowchart illustrating an example of the operation of the
制御部300は、電圧モード信号に基づいて、高電圧動作回路110に低電圧が設定されているか否かを判断する(ステップS910)。低電圧が設定されている場合には(ステップS910:Yes)、制御部300は、立上りエッジタイミングtRを遅らせる制御を行う(ステップS920)。
Based on the voltage mode signal, the
低電圧が設定されていない場合(ステップS910:No)、または、ステップS920の後、制御部300は、高電圧動作回路110に超低電圧が設定されているか否かを判断する(ステップS930)。超低電圧が設定されている場合には(ステップS930:Yes)、制御部300は、立上りエッジタイミングtRをさらに遅らせ、クロック周波数を低下させる制御を行う(ステップS940)。超低電圧が設定されていない場合(ステップS930:No)、または、ステップS940の後、制御部300は、ステップS910に戻る。
When the low voltage is not set (step S910: No) or after step S920, the
[情報処理装置の動作例]
図9は、第1の実施の形態における通常電圧時の情報処理装置の動作の一例を示すタイミングチャートである。通常電圧の場合には、制御部300は、立上りエッジタイミングtRを「0」に、立下りエッジタイミングtFを「5」に制御し、クロック周期pCKを「10」に制御するものとする。
[Operation example of information processing device]
FIG. 9 is a timing chart illustrating an example of the operation of the information processing apparatus at the normal voltage according to the first embodiment. In the case of the normal voltage, the
論理回路112は、クロック信号CLKの立上りに同期して入力された信号に対して、所定の処理を実行して処理結果としてデータ信号Q1を出力する。リタイミングレジスタ120は、クロック信号CLKの立下りに同期してデータ信号Q1を保持するとともにデータ信号rQ1として出力する。
The
ここで、通常電圧においては、論理回路112の処理の実行時間は、クロック信号の立上りエッジタイミングtRから立下りエッジタイミングtFまでの期間と比較して十分に短いものとする。このため、立下りエッジタイミングにおいて、論理回路112の処理結果(Q1)がリタイミングレジスタ120に確実に保持され、タイミングエラーは生じない。
Here, at the normal voltage, the processing execution time of the
低電圧動作回路130内のレジスタ131は、クロック信号CLKの立上りに同期して、リタイミングレジスタ120から出力されたデータ信号rQ1を保持するとともにデータ信号Q2として出力する。低電圧動作回路130に設定される電圧は高電圧動作回路110の電圧より低いため、低電圧動作回路130の動作速度は高電圧動作回路110より低くなる。しかし、リタイミングレジスタ120がデータ信号rQ1を出力するタイミング(tF)と異なるタイミング(tR)で、レジスタ131が、そのデータ信号rQ1を保持するため、データ信号が確実に受け渡される。
The
図10は、第1の実施の形態における低電圧時の情報処理装置の動作の一例を示すタイミングチャートである。低電圧においては、論理回路112の処理における遅延時間が通常電圧時と比較して長くなるおそれがあるものとする。そこで、制御部300は、立上りエッジタイミングtRから立下りエッジタイミングtFまでの期間が実行時間以下になることを防止するために、立下りエッジタイミングtFを遅くする制御を行う。例えば、立下りエッジタイミングtFは、「5」から「7」へ変更されるものとする。この結果、立下りエッジタイミングにおいて、論理回路112の処理結果(Q1)がリタイミングレジスタ120に確実に保持され、タイミングエラーの発生が抑制される。
FIG. 10 is a timing chart illustrating an example of the operation of the information processing apparatus at a low voltage according to the first embodiment. At a low voltage, the delay time in the processing of the
図11は、第1の実施の形態における超低電圧時の情報処理装置の動作の一例を示すタイミングチャートである。超低電圧においては、論理回路112の処理の実行時間が低電圧時と比較して、さらに長くなるおそれがあるものとする。そこで、制御部300は、立上りエッジタイミングtRから立下りエッジタイミングtFまでの期間が実行時間以下になることを防止するために、立下りエッジタイミングtFをさらに遅くする制御を行う。例えば、立下りエッジタイミングtFは、「7」から「9」へ変更されるものとする。
FIG. 11 is a timing chart showing an example of the operation of the information processing apparatus at an ultra-low voltage according to the first embodiment. It is assumed that the execution time of the process of the
ここで、データ信号Q1を保持する時点(tF)を遅くしすぎると、その時点(tF)から次にデータ信号Q1が更新される時点(tR)までの時間がリタイミングレジスタ120のホールドタイム未満となり、タイミングエラーが生じるおそれがある。このため、制御部300は、立下りエッジタイミングtFから次の立上りエッジタイミングtRまでの期間がリタイミングレジスタ120のホールドタイム以上となるように、クロック周期pCKを長くする制御を行う。例えば、クロック周期pCKは、「10」から「14」へ変更されるものとする。
Here, if the time point (tF) for holding the data signal Q1 is made too late, the time from the time point (tF) to the time point (tR) at which the data signal Q1 is updated next is less than the hold time of the
この結果、立下りエッジタイミングにおいて、論理回路112の処理結果(Q1)がリタイミングレジスタ120に確実に保持され、タイミングエラーの発生が抑制される。
As a result, the processing result (Q1) of the
なお、制御部300は、電圧に応じて立下りエッジタイミングtFを遅くする制御を行う構成としているが、立上りエッジタイミングtRを進める制御を行ってもよい。例えば、図12に例示するように、通常電圧において、制御部300は、クロック周期pCKを10に制御し、立上りエッジタイミングtRおよび立下りエッジタイミングtFを3および7に制御する。そして、図13に例示するように、低電圧において、制御部300は、立上りエッジタイミングtRを「3」から「0」へ変更する。これにより、立上りエッジタイミングtRから立下りエッジタイミングtFまでの期間が通常電圧時より長くなり、タイミングエラーの発生が抑制される。
In addition, although the
また、制御部300は、電圧に応じて立上りエッジタイミングtRを早くする制御と、電圧に応じて立下りエッジタイミングtFを遅くする制御との両方を行ってもよい。
In addition, the
さらに、情報処理装置においては、クロック信号CLKの立上りエッジタイミングに同期してデータ信号Q1が出力され、立下りエッジタイミングに同期して、その信号がリタイミングレジスタ120に保持される構成としている。しかし、逆に、クロック信号CLKの立下りエッジタイミングに同期してデータ信号Q1が出力され、立上りエッジタイミングに同期して、その信号が保持される構成としてもよい。この場合、制御部300は、電圧に応じて立下りエッジタイミングを早くする制御と、電圧に応じて立上りエッジタイミングを遅くする制御との少なくとも一方を実行すればよい。
Further, in the information processing apparatus, the data signal Q1 is output in synchronization with the rising edge timing of the clock signal CLK, and the signal is held in the
このように、本技術の第1の実施の形態では、リタイミングレジスタ120は、クロック信号の立上りに同期して出力されたデータ信号に対して論理回路112が論理演算などの処理を実行すると、その実行結果を立下りに同期して保持する。一方、制御部300は、立上りエッジタイミングから立下りエッジタイミングまでの期間が論理回路112における処理の実行時間より長くなるように、論理回路112に設定された電圧における実行時間に応じてタイミングを制御する。これにより、立上りエッジタイミングから立下りエッジタイミングまでの期間が実行時間より長くなるため、リタイミングレジスタ120は、処理結果を確実に保持できる。したがって、リタイミングレジスタ120におけるタイミングエラーの発生が抑制される。
As described above, in the first embodiment of the present technology, when the
<2.第2の実施の形態>
[情報処理装置の構成例]
図14は、第2の実施の形態における情報処理装置の一構成例を示すブロック図である。情報処理装置においては、リタイミングレジスタ120によるタイミングの調整があまり必要にならないことがある。例えば、高電圧動作回路110の通常電圧と低電圧動作回路130の電圧との差があまり大きくない場合には、動作速度の差があまり大きくならない。この場合は、高電圧動作回路110の電圧が低下しない限り、リタイミングレジスタ120でタイミングを調整する必要性が低い。第2の実施の形態の情報処理装置は、必要に応じてリタイミングレジスタ120を停止させる点において第1の実施の形態と異なる。具体的には、第2の実施の形態の情報処理装置は、セレクタ121およびリタイミング動作制御部330をさらに備える点において異なる。
<2. Second Embodiment>
[Configuration example of information processing device]
FIG. 14 is a block diagram illustrating a configuration example of the information processing apparatus according to the second embodiment. In the information processing apparatus, timing adjustment by the
リタイミング動作制御部330は、電圧に応じてリタイミングレジスタ120およびセレクタ121の動作を制御するものである。リタイミング動作制御部330には、電圧モード信号が入力される。リタイミング動作制御部330は、高電圧モード信号に動作停止または通常電圧が設定されている場合には、リタイミングをしない旨を指示するリタイミング指示信号Retimeをリタイミングレジスタ120およびセレクタ121に出力する。一方、高電圧モード信号に低電圧または超低電圧が設定されている場合には、リタイミング動作制御部330は、リタイミングを行う旨を指示するリタイミング指示信号Retimeをリタイミングレジスタ120およびセレクタ121に出力する。リタイミング指示信号Retimeには、例えば、リタイミングをする場合にハイレベルが設定され、リタイミングをしない場合にローレベルが設定される。
The retiming
なお、リタイミング動作制御部330は、特許請求の範囲に記載の保持動作制御部の一例である。また、リタイミング動作制御部330は、必要に応じてリタイミングレジスタ120の動作を停止させる構成としているが、リタイミングレジスタ120を停止させる制御を行わない構成とすることもできる。具体的には、リタイミング動作制御部330は、リタイミング指示信号Retimeをリタイミングレジスタ120に出力せずに、セレクタ121のみに出力する。
The retiming
リタイミング指示信号Retimeは、リタイミングレジスタ120のイネーブル信号としてリタイミングレジスタ120のイネーブル端子ENに入力される。リタイミングレジスタ120は、リタイミング指示信号Retimeによりリタイミングを行う旨が指示された場合に有効になり、リタイミングをしない旨が指示された場合に無効になる。
The retiming instruction signal Retime is input to the enable terminal EN of the
セレクタ121は、リタイミング指示信号Retimeに従って、入力値のうちのいずれかを選択して出力するものである。セレクタ121には、リタイミングレジスタ120からのデータ信号rQ1と、論理回路112からのデータ信号Q1とが入力される。セレクタ121は、リタイミング指示信号Retimeによりリタイミングを行う旨が指示された場合には、リタイミングレジスタ120からのデータ信号rQ1を選択して低電圧動作回路130に出力する。一方、リタイミングをしない旨が指示された場合には、セレクタ121は、論理回路112からのデータ信号Q1を選択して低電圧動作回路130に出力する。
The
図15は、第2の実施の形態におけるリタイミング動作制御部330の動作の一例を示す表である。リタイミング動作制御部330は、高電圧モード信号に0(動作停止)または1(通常電圧)が設定されている場合には、リタイミングをしない旨を指示するリタイミング指示信号Retimeを出力する。一方、高電圧モード信号に2(低電圧)または3(超低電圧)が設定されている場合には、リタイミング動作制御部330は、リタイミングを行う旨を指示するリタイミング指示信号Retimeを出力する。
FIG. 15 is a table illustrating an example of the operation of the retiming
図16は、第2の実施の形態におけるセレクタ121の動作の一例を示す表である。セレクタ121は、リタイミング指示信号Retimeによりリタイミングをしない旨が指示された場合には、論理回路112からのデータ信号Q1を選択して出力する。一方、リタイミング指示信号Retimeによりリタイミングを行う旨が指示された場合には、セレクタ121は、リタイミングレジスタ120からのデータ信号rQ1を選択して出力する。
FIG. 16 is a table showing an example of the operation of the
このように、本技術の第2の実施の形態によれば、リタイミングが不要である場合には、リタイミング動作制御部330は、セレクタ121からリタイミングしていないデータ信号を出力させることができる。これにより、リタイミングによる不要な遅延を回避することができる。また、本技術の第2の実施の形態によれば、リタイミング動作制御部330は、リタイミングが不要である場合には、リタイミングレジスタ120の動作を停止させることができる。これにより、リタイミングが不要な場合における消費電力を低減することができる。
As described above, according to the second embodiment of the present technology, when the retiming is unnecessary, the retiming
<3.第3の実施の形態>
[情報処理装置の構成例]
図17は、第3の実施の形態における情報処理装置の一構成例を示すブロック図である。第3の実施形態の情報処理装置は、記憶装置および処理装置の間で受け渡されるデータ信号のリタイミングを行う点において第1の実施の形態と異なる。第3の実施の形態の情報処理装置は、高電圧動作回路110、リタイミングレジスタ120および低電圧動作回路130の代わりに記憶装置140および処理装置150を備える。
<3. Third Embodiment>
[Configuration example of information processing device]
FIG. 17 is a block diagram illustrating a configuration example of the information processing apparatus according to the third embodiment. The information processing apparatus according to the third embodiment is different from the first embodiment in that retiming of a data signal transferred between the storage device and the processing device is performed. The information processing apparatus according to the third embodiment includes a
記憶装置140は、入力されたデータ信号を記憶し、記憶したデータ信号を出力するものである。記憶装置140は、レジスタ141、読出部142、および、リタイミングレジスタ143を備える。
The
レジスタ141は、クロック信号CLKの立上りに同期してリードリクエストを保持するとともに読出部142へ出力するものである。
The
読出部142は、レジスタ141からのリードリクエストに従って、セルアレイなどからデータ信号Q1を読み出すものである。読出部142は、読み出したデータ信号Q1をリタイミングレジスタ143に出力する。
The
リタイミングレジスタ143は、クロック信号CLKの立下りに同期してデータ信号Q1を保持するとともに処理装置150へデータ信号rQ1として出力するものである。
The
処理装置150は、データ信号rQ1に対して論理演算などの処理を実行するものである。処理装置150は、論理回路151およびレジスタ152を備える。論理回路151は、データ信号rQ1に対して所定の処理を実行して実行結果をレジスタ152に出力するものである。レジスタ152は、クロック信号CLKの立上りに同期して処理結果を保持するとともにデータ信号Q2として出力するものである。
The
なお、リタイミングレジスタ143を記憶装置140の内部に設ける構成としているが、リタイミングレジスタ143を処理装置150の内部に配置してもよい。また、記憶装置140からデータを読み出す場合のほか、記憶装置140にデータを書き込む場合にリタイミングを行う構成としてもよい。
Note that the
このように、本技術の第3の実施の形態によれば、クロック生成部400が、周期およびエッジタイミングが制御されたクロック信号CLKを記憶装置140に供給することにより、記憶装置140におけるタイミングエラーの発生を抑制することができる。この結果、記憶装置140から処理装置150へ正確なデータが受け渡される。
As described above, according to the third embodiment of the present technology, the
<4.第4の実施の形態>
[情報処理装置の構成例]
図18は、第4の実施の形態における情報処理装置の一構成例を示すブロック図である。情報処理装置が複数の記憶装置を備える場合には、クロック信号のエッジタイミングおよび周期の制御を、記憶装置ごとに個別に行うことができる。第4の実施の形態の情報処理装置は、記憶装置160および180と、処理装置170および190と、クロック生成部401および402とをさらに備える点において第3の実施の形態と異なる。第4の実施の形態の情報処理装置は、このような複数の記憶装置や複数の処理装置を備えるLSI(Large Scale Integration)などの集積回路である。
<4. Fourth Embodiment>
[Configuration example of information processing device]
FIG. 18 is a block diagram illustrating a configuration example of the information processing apparatus according to the fourth embodiment. When the information processing apparatus includes a plurality of storage devices, the edge timing and cycle of the clock signal can be individually controlled for each storage device. The information processing apparatus according to the fourth embodiment is different from the third embodiment in that it further includes
記憶装置160および180の構成は、第3の実施の形態における記憶装置140と同様である。処理装置170および190の構成は、第3の実施の形態における処理装置150と同様である。クロック生成部401および402の構成は、第3の実施の形態におけるクロック生成部400と同様である。
The configuration of the
記憶装置および処理装置からなる組の各々は、互いにデータの受け渡しを行ってもよい。例えば、処理装置150がデータ信号Q2を記憶装置160に出力してもよい。
Each set of the storage device and the processing device may exchange data with each other. For example, the
クロック生成部400、401、および、402は、それぞれクロック信号CLK1、CLK2、および、CLK3を生成する。記憶装置140および処理装置150は、クロック信号CLK1に同期して動作し、記憶装置160および処理装置170は、クロック信号CLK2に同期して動作する。記憶装置180および処理装置190は、クロック信号CLK3に同期して動作する。
これらのクロック信号CLK1、CLK2およびCLK3の周期およびエッジタイミングは、記憶装置140、160および180の各々に設定される電圧に応じて個別に制御される。
The periods and edge timings of these clock signals CLK1, CLK2, and CLK3 are individually controlled according to the voltages set in each of
このように、本技術の第4の実施の形態によれば、クロック信号の各々が個別に制御されるため、記憶装置の各々の電圧が個別に制御される場合であっても、記憶装置におけるタイミングエラーの発生が抑制される。 As described above, according to the fourth embodiment of the present technology, since each of the clock signals is individually controlled, even in the case where each voltage of the storage device is individually controlled, in the storage device Generation of timing errors is suppressed.
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。 The above-described embodiment shows an example for embodying the present technology, and the matters in the embodiment and the invention-specific matters in the claims have a corresponding relationship. Similarly, the invention specific matter in the claims and the matter in the embodiment of the present technology having the same name as this have a corresponding relationship. However, the present technology is not limited to the embodiment, and can be embodied by making various modifications to the embodiment without departing from the gist thereof.
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、CD(Compact Disc)、MD(MiniDisc)、DVD(Digital Versatile Disk)、メモリカード、ブルーレイディスク(Blu-ray Disc(登録商標))等を用いることができる。 Further, the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it. As this recording medium, for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disk), a memory card, a Blu-ray Disc (registered trademark), or the like can be used.
なお、本技術は以下のような構成もとることができる。
(1)クロック信号の立上りおよび立下りのうちのいずれか一方のタイミングに同期して出力されたデータ信号に対して所定の処理が実行されると当該実行結果を前記立上りおよび前記立下りのうちの他方のタイミングに同期して保持する保持部と、
前記一方のタイミングから前記他方のタイミングまでの期間が前記所定の処理の実行時間より長くなるように、前記実行時間に応じて前記立上りおよび前記立下りのうちの少なくとも一方のタイミングを制御する制御部と、
前記制御されたタイミングに従って前記クロック信号を生成するクロック生成部と
を具備する情報処理装置。
(2)前記制御部は、前記他方のタイミングが経過したときから次の前記一方のタイミングが経過するまでの期間が少なくとも所定時間となるように前記クロック信号の周期をさらに制御し、
前記クロック生成部は、前記制御された周期の前記クロック信号を生成する
前記(1)記載の情報処理装置。
(3)設定された電圧に応じた実行時間で前記データ信号に対して前記所定の処理を実行して当該実行結果を前記保持部へ出力する処理回路をさらに具備し、
前記制御部は、前記電圧に応じて前記タイミングを制御する
前記(1)または(2)に記載の情報処理装置。
(4)前記処理回路は、前記設定された電圧が低いほど前記実行時間が長くなる回路であり、
前記制御部は、前記設定された電圧が低いほど前記一方のタイミングを早くする制御と前記設定された電圧が低いほど前記他方のタイミングを遅くする制御とのうちの少なくとも一方を実行する
前記(3)記載の情報処理装置。
(5)前記電圧が前記所定電圧以下である場合には前記保持部に保持された前記処理結果を選択して出力し、前記電圧が前記所定電圧より高い場合には前記処理回路からの前記処理結果を選択して出力する選択部をさらに具備する
前記(4)記載の情報処理装置。
(6)前記電圧が所定電圧以下である場合には前記保持部を動作させ、前記電圧が前記所定電圧より高い場合には前記保持部を停止させる保持動作制御部をさらに具備する
前記(5)記載の情報処理装置。
(7)保持部が、クロック信号の立上りおよび立下りのうちのいずれか一方のタイミングに同期して出力されたデータ信号に対して所定の処理が実行されると当該実行結果を前記立上りおよび前記立下りのうちの他方のタイミングに同期して保持する保持手順と、
制御部が、前記一方のタイミングから前記他方のタイミングまでの期間が前記所定の処理の実行時間より長くなるように、前記実行時間に応じて前記立上りおよび前記立下りのうちの少なくとも一方のタイミングを制御する制御手順と、
クロック生成部が、前記制御されたタイミングに従って前記クロック信号を生成するクロック生成手順と
を具備する情報処理装置の制御方法。
In addition, this technique can also take the following structures.
(1) When a predetermined process is executed on the data signal output in synchronization with the timing of either one of the rising edge and the falling edge of the clock signal, the execution result is indicated as the rising edge or the falling edge. A holding unit for holding in synchronization with the other timing of
A control unit that controls the timing of at least one of the rising edge and the falling edge according to the execution time so that the period from the one timing to the other timing is longer than the execution time of the predetermined process When,
An information processing apparatus comprising: a clock generation unit that generates the clock signal according to the controlled timing.
(2) The control unit further controls the cycle of the clock signal so that a period from when the other timing elapses until the next one timing elapses is at least a predetermined time,
The information processing apparatus according to (1), wherein the clock generation unit generates the clock signal having the controlled period.
(3) further comprising a processing circuit that executes the predetermined processing on the data signal in an execution time corresponding to a set voltage and outputs the execution result to the holding unit;
The information processing apparatus according to (1) or (2), wherein the control unit controls the timing according to the voltage.
(4) The processing circuit is a circuit in which the execution time becomes longer as the set voltage is lower,
The control unit executes at least one of the control to advance the one timing earlier as the set voltage is lower and the control to delay the other timing as the set voltage is lower (3 ) The information processing apparatus described.
(5) When the voltage is equal to or lower than the predetermined voltage, the processing result held in the holding unit is selected and output, and when the voltage is higher than the predetermined voltage, the processing from the processing circuit is performed. The information processing apparatus according to (4), further including a selection unit that selects and outputs a result.
(6) The apparatus further includes a holding operation control unit that operates the holding unit when the voltage is equal to or lower than a predetermined voltage, and stops the holding unit when the voltage is higher than the predetermined voltage. The information processing apparatus described.
(7) When the holding unit executes a predetermined process on the data signal output in synchronization with any one of the rising edge and the falling edge of the clock signal, the execution result is displayed on the rising edge and the rising edge. A holding procedure for holding in synchronization with the other timing of falling;
The control unit sets the timing of at least one of the rising edge and the falling edge according to the execution time so that a period from the one timing to the other timing is longer than an execution time of the predetermined process. Control procedures to control;
A method for controlling an information processing apparatus, comprising: a clock generation procedure in which a clock generation unit generates the clock signal according to the controlled timing.
110 高圧動作回路
111、131、141、142、152、161、163、172、430 レジスタ
112、132、151、171 論理回路
120、143 リタイミングレジスタ
121 セレクタ
130 低電圧動作回路
140、160、180 記憶装置
142、161 読出部
150、170、190 処理装置
210、220、230 バッファ
300 制御部
310 タイミング制御回路
320 クロック周期制御回路
330 リタイミング動作制御部
400、401、402 クロック生成部
410 クロック生成回路
411、412 比較回路
413 一致判定回路
414 ORゲート
415 ANDゲート
420 経過時間カウンタ
110 High
Claims (7)
前記一方のタイミングから前記他方のタイミングまでの期間が前記所定の処理の実行時間より長くなるように、前記実行時間に応じて前記立上りおよび前記立下りのうちの少なくとも一方のタイミングを制御する制御部と、
前記制御されたタイミングに従って前記クロック信号を生成するクロック生成部と
を具備する情報処理装置。 When a predetermined process is performed on the data signal output in synchronization with the timing of one of the rising edge and the falling edge of the clock signal, the execution result is transferred to the other of the rising edge and the falling edge. A holding unit for holding in synchronization with the timing;
A control unit that controls the timing of at least one of the rising edge and the falling edge according to the execution time so that the period from the one timing to the other timing is longer than the execution time of the predetermined process When,
An information processing apparatus comprising: a clock generation unit that generates the clock signal according to the controlled timing.
前記クロック生成部は、前記制御された周期の前記クロック信号を生成する
請求項1記載の情報処理装置。 The control unit further controls the period of the clock signal so that a period from when the other timing elapses until the next one timing elapses is at least a predetermined time,
The information processing apparatus according to claim 1, wherein the clock generation unit generates the clock signal having the controlled period.
前記制御部は、前記電圧に応じて前記タイミングを制御する
請求項1記載の情報処理装置。 A processing circuit for executing the predetermined processing on the data signal at an execution time corresponding to a set voltage and outputting the execution result to the holding unit;
The information processing apparatus according to claim 1, wherein the control unit controls the timing according to the voltage.
前記制御部は、前記設定された電圧が低いほど前記一方のタイミングを早くする制御と前記設定された電圧が低いほど前記他方のタイミングを遅くする制御とのうちの少なくとも一方を実行する
請求項3記載の情報処理装置。 The processing circuit is a circuit in which the execution time becomes longer as the set voltage is lower,
The said control part performs at least one of the control which makes said one timing early, so that the said set voltage is low, and the control which makes said other timing late, so that the said set voltage is low. The information processing apparatus described.
請求項4記載の情報処理装置。 When the voltage is less than or equal to the predetermined voltage, the processing result held in the holding unit is selected and output, and when the voltage is higher than the predetermined voltage, the processing result from the processing circuit is selected. The information processing apparatus according to claim 4, further comprising a selection unit that outputs the information.
請求項5記載の情報処理装置。 The information processing according to claim 5, further comprising: a holding operation control unit that operates the holding unit when the voltage is equal to or lower than a predetermined voltage, and stops the holding unit when the voltage is higher than the predetermined voltage. apparatus.
制御部が、前記一方のタイミングから前記他方のタイミングまでの期間が前記所定の処理の実行時間より長くなるように、前記実行時間に応じて前記立上りおよび前記立下りのうちの少なくとも一方のタイミングを制御する制御手順と、
クロック生成部が、前記制御されたタイミングに従って前記クロック信号を生成するクロック生成手順と
を具備する情報処理装置の制御方法。 When the holding unit executes a predetermined process on the data signal output in synchronization with one of the rising edge and the falling edge of the clock signal, the execution result is displayed on the rising edge and the falling edge. Holding procedure for holding in synchronization with the other timing;
The control unit sets the timing of at least one of the rising edge and the falling edge according to the execution time so that a period from the one timing to the other timing is longer than an execution time of the predetermined process. Control procedures to control;
A method for controlling an information processing apparatus, comprising: a clock generation procedure in which a clock generation unit generates the clock signal according to the controlled timing.
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