JP2013149708A

JP2013149708A - Method of manufacturing semiconductor device

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Publication number: JP2013149708A
Application number: JP2012007836A
Authority: JP
Inventors: Hitoshi Tsuji; 均辻; Akira Komatsu; 公小松; Kaori Fuse; 香織布施
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-01-18
Filing date: 2012-01-18
Publication date: 2013-08-01

Abstract

PROBLEM TO BE SOLVED: To provide a photolithography technique for forming a fine pattern in a thick resist layer.SOLUTION: A method of manufacturing a semiconductor device includes: a first exposing process of forming a first unexposed region and a second unexposed region apart from the first unexposed region in a negative type photosensitive resist layer formed on a main surface of a wafer; a second exposing process of positioning a mask pattern based upon the second unexposed region and exposing a part of the first unexposed region; and a process of forming a void pattern corresponding to the first unexposed region by developing the resist layer. In the second exposing process, the mask pattern which shifts from a position overlapping the first unexposed region in a first direction parallel with the main surface is used to make the width of the first unexposed region narrow.

Description

実施形態は、半導体装置の製造方法に関する。 Embodiments described herein relate generally to a method for manufacturing a semiconductor device.

半導体装置の製造過程におけるフォトリソグラフィは、微細加工の中核をなす技術である。例えば、感光性レジストに形成されるパターンの最小寸法は、３００ナノメートル（ｎｍ）を下回る。これに伴い、ウェーハ上に形成されるレジスト層の厚さも薄くなる傾向にある。 Photolithography in the manufacturing process of a semiconductor device is a technology that forms the core of microfabrication. For example, the minimum dimension of the pattern formed in the photosensitive resist is less than 300 nanometers (nm). Along with this, the thickness of the resist layer formed on the wafer tends to be thin.

一方、レジストパターンを用いてウェーハに転写されるパターンの形状は様々である。例えば、アスペクト比の大きなパターンをウェーハ表面に形成する場合には、数ミクロンの厚さのレジスト層が必要となることがある。しかしながら、厚いレジスト層に１マイクロメートル（μｍ）以下の微細なパターンを形成することは難しい。そこで、厚いレジスト層に微細パターンを形成するフォトリソグラフィ技術が必要である。 On the other hand, the shape of the pattern transferred to the wafer using the resist pattern varies. For example, when a pattern having a large aspect ratio is formed on the wafer surface, a resist layer having a thickness of several microns may be required. However, it is difficult to form a fine pattern of 1 micrometer (μm) or less on a thick resist layer. Therefore, a photolithography technique for forming a fine pattern on a thick resist layer is necessary.

特開平０５−８２４０７号公報Japanese Patent Laid-Open No. 05-82407

実施形態は、厚いレジスト層に微細パターンを形成するフォトリソグラフィ技術を提供する。 Embodiments provide a photolithography technique for forming a fine pattern in a thick resist layer.

実施形態に係る半導体装置の製造方法は、ウェーハの主面上に形成されたネガ型感光レジスト層に、第１の未露光領域と、前記第１の未露光領域から離間した第２の未露光領域と、を形成する第１の露光工程と、前記第２の未露光領域を基準としてマスクパターンの位置合せを行い、前記第１の未露光領域の一部を露光する第２の露光工程と、前記レジスト層を現像し、前記第１の未露光領域に対応する抜きパターンを形成する工程と、を備える。前記第２の露光工程では、前記第１の未露光領域に重なる位置から、前記主面に平行な第１の方向にシフトされたマスクパターンを用いて前記第１の未露光領域の幅を狭くする。 In a method for manufacturing a semiconductor device according to an embodiment, a negative photosensitive resist layer formed on a main surface of a wafer has a first unexposed area and a second unexposed area spaced from the first unexposed area. A first exposure step for forming a region, a second exposure step for aligning a mask pattern with reference to the second unexposed region, and exposing a part of the first unexposed region, And developing the resist layer to form a blanking pattern corresponding to the first unexposed area. In the second exposure step, the width of the first unexposed area is narrowed using a mask pattern shifted in a first direction parallel to the main surface from a position overlapping the first unexposed area. To do.

第１実施形態に係る半導体装置の製造過程を示す模式断面図である。It is a schematic cross section which shows the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１実施形態に係る半導体装置の製造過程の一例を示す平面図である。It is a top view which shows an example of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第１実施形態に係る半導体装置の製造過程の別の例を示す平面図である。It is a top view which shows another example of the manufacturing process of the semiconductor device which concerns on 1st Embodiment. 第２実施形態に係る半導体装置の製造過程を示す模式断面図である。It is a schematic cross section which shows the manufacturing process of the semiconductor device which concerns on 2nd Embodiment. 図４に続く製造過程を示す模式断面図である。FIG. 5 is a schematic cross-sectional view showing a manufacturing process following FIG. 4. 図５に続く製造過程を示す模式断面図である。FIG. 6 is a schematic cross-sectional view showing a manufacturing process following FIG. 5. 図６に続く製造過程を示す模式断面図である。FIG. 7 is a schematic cross-sectional view showing a manufacturing process following FIG. 6. 図７に続く製造過程を示す模式断面図である。FIG. 8 is a schematic cross-sectional view showing the manufacturing process following FIG. 7. トレンチの開口と深さの関係を示すグラフである。It is a graph which shows the relationship between the opening of a trench, and depth.

以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、図中に示すＸＹＺ直交座標を適宜参照して説明する。 Hereinafter, embodiments will be described with reference to the drawings. In addition, the same number is attached | subjected to the same part in drawing, the detailed description is abbreviate | omitted suitably, and a different part is demonstrated. Further, description will be made with reference to XYZ orthogonal coordinates shown in the drawing as appropriate.

（第１実施形態）
図１を参照して、第１実施形態に係る半導体装置の製造方法を説明する。図１（ａ）〜図１（ｄ）は、本実施形態に係るフォトリソグラフィの各工程を示す模式断面図である。それぞれ、被処理ウェーハにおけるデバイス領域ＤＡおよびアライメント領域ＡＡの部分断面を示している。 (First embodiment)
With reference to FIG. 1, the manufacturing method of the semiconductor device which concerns on 1st Embodiment is demonstrated. FIG. 1A to FIG. 1D are schematic cross-sectional views showing each step of photolithography according to this embodiment. The partial cross sections of the device area DA and the alignment area AA in the wafer to be processed are respectively shown.

図１（ａ）は、第１の露光工程を示す。第１の露光工程では、ウェーハ１０の主面１０ａの上に形成されたレジスト層２０に、第１の未露光領域２０ａと、第１の未露光領域２０ａから離間した第２の未露光領域２０ｂを形成する。 FIG. 1A shows a first exposure process. In the first exposure step, a first unexposed area 20a and a second unexposed area 20b spaced from the first unexposed area 20a are formed on the resist layer 20 formed on the main surface 10a of the wafer 10. Form.

レジスト層２０は、ネガ型感光レジストであり、例えば、ノボラック系化学増幅型レジストを用いる。レジスト層２０の厚さは、例えば、２〜３μｍである。 The resist layer 20 is a negative photosensitive resist, and for example, a novolac chemical amplification resist is used. The thickness of the resist layer 20 is, for example, 2 to 3 μm.

レジスト層２０は、マスク３０を介して、例えば、ｉ線ステッパを用いて露光される。マスク３０は、デバイス領域ＤＡにマスクパターン３０ａを有し、アライメント領域ＡＡにマスクパターン３０ｂを有する。これにより、デバイス領域ＤＡに第１の未露光領域２０ａが形成され、アライメント領域ＡＡに第２の未露光領域２０ｂが形成される。 The resist layer 20 is exposed through the mask 30 using, for example, an i-line stepper. The mask 30 has a mask pattern 30a in the device area DA and a mask pattern 30b in the alignment area AA. As a result, the first unexposed area 20a is formed in the device area DA, and the second unexposed area 20b is formed in the alignment area AA.

主面１０ａに平行な方向（Ｘ方向）におけるマスクパターン３０ａの幅は、例えば、１．６μｍである。これにより、焦点深度などの露光マージンが大きい条件で、厚さ２〜３μｍのレジスト層２０に第１の未露光領域２０ａを形成することができる。 The width of the mask pattern 30a in the direction parallel to the main surface 10a (X direction) is, for example, 1.6 μm. Accordingly, the first unexposed region 20a can be formed in the resist layer 20 having a thickness of 2 to 3 μm under a condition that the exposure margin such as the depth of focus is large.

マスクパターン３０ａのＸ方向の幅が狭いと、露光マージンは小さくなる。例えば、光の回折によりマスクパターン３０ａの下のレジスト層２０が露光され、第１の未露光領域２０ａのＸ方向の幅が狭くなる。また、第１の未露光領域２０ａが形成されない場合もある。このため、所望のパターンをレジスト層２０に転写することができなくなる。 When the width of the mask pattern 30a in the X direction is narrow, the exposure margin becomes small. For example, the resist layer 20 under the mask pattern 30a is exposed by light diffraction, and the width of the first unexposed region 20a in the X direction is narrowed. In addition, the first unexposed area 20a may not be formed. For this reason, a desired pattern cannot be transferred to the resist layer 20.

図１（ｂ）および図１（ｃ）は、第２の露光工程を示す。まず、図１（ｂ）に示すように、アライメント領域ＡＡに形成された第２の未露光領域２０ｂを基準として、マスク３１の位置合わせを行う。例えば、図示しないステッパは、第２の未露光領域２０ｂを潜像として認識し、位置合わせパターンとして使用する。 FIG. 1B and FIG. 1C show the second exposure process. First, as shown in FIG. 1B, the alignment of the mask 31 is performed with reference to the second unexposed area 20b formed in the alignment area AA. For example, a stepper (not shown) recognizes the second unexposed area 20b as a latent image and uses it as an alignment pattern.

マスク３１は、デバイス領域ＤＡにマスクパターン３１ａを有する。マスクパターン３１ａは、第１の未露光領域２０ａの一部分を覆う。マスクパターン３１ａは、例えば、マスクパターン３０ａと同じ平面形状を有する。そして、第１の未露光領域２０ａに重なる位置から、マスクパターン３１ａをＸ方向にシフトすることにより、第１の未露光領域２０ａの一部が露光される状態に位置を合せる。 The mask 31 has a mask pattern 31a in the device area DA. The mask pattern 31a covers a part of the first unexposed area 20a. For example, the mask pattern 31a has the same planar shape as the mask pattern 30a. Then, by shifting the mask pattern 31a in the X direction from the position overlapping the first unexposed area 20a, the position is adjusted so that a part of the first unexposed area 20a is exposed.

そして、図１（ｃ）に示すように、第１の未露光領域２０ａの一部を露光する。マスクパターンが設けられないアライメント領域ＡＡでは、第２の未露光領域２０ｂが露光される。 Then, as shown in FIG. 1C, a part of the first unexposed area 20a is exposed. In the alignment area AA where the mask pattern is not provided, the second unexposed area 20b is exposed.

続いて、図１（ｄ）に示すように、レジスト層２０を現像し、第１の未露光領域２０ａに対応する抜きパターン４０を形成する。アライメント領域ＡＡでは、第２の未露光領域２０ｂが、第２の露光工程で露光されるため、抜きパターンが形成されない。 Subsequently, as shown in FIG. 1D, the resist layer 20 is developed, and a blank pattern 40 corresponding to the first unexposed area 20a is formed. In the alignment area AA, since the second unexposed area 20b is exposed in the second exposure process, a blank pattern is not formed.

抜きパターン４０は、マスクパターン３０ａのＸ方向の幅よりも、例えば、マスク３１のシフト量だけ狭くなる。すなわち、光の回折現象により１回の露光では形成できない狭い幅のパターンを形成することが可能となる。 The blank pattern 40 becomes narrower by the shift amount of the mask 31, for example, than the width of the mask pattern 30a in the X direction. That is, it becomes possible to form a pattern with a narrow width that cannot be formed by a single exposure due to the light diffraction phenomenon.

図２は、第１実施形態に係る半導体装置の製造過程の一例を示す平面図である。図２（ａ）〜図２（ｄ）は、図１に示したデバイス領域ＤＡの平面図である。 FIG. 2 is a plan view illustrating an example of a manufacturing process of the semiconductor device according to the first embodiment. 2A to 2D are plan views of the device area DA shown in FIG.

図２（ａ）に示すように、レジスト層２０を露光し、第１の未露光領域２０ａを形成する。第１の未露光領域２０ａは、マスクパターン３０ａが転写されたストライプ状のパターンである。例えば、第１の未露光領域２０ａのＸ方向の幅は、１．６μｍである。 As shown in FIG. 2A, the resist layer 20 is exposed to form a first unexposed area 20a. The first unexposed area 20a is a stripe pattern to which the mask pattern 30a is transferred. For example, the width in the X direction of the first unexposed area 20a is 1.6 μm.

次に、図２（ｂ）に示すように、マスクパターン３１ａにより、第１の未露光領域２０ａを覆う。マスクパターン３１ａは、マスクパターン３０ａと同じストライプ状のパターンであり、Ｘ方向における幅も同じである。そして、第１の未露光領域２０ａに重なる位置から、マスクパターン３１ａをＸ方向にシフトし、第１の未露光領域の一部を露光する。これにより、図２（ｃ）に示すように、第１の未露光領域２０ａのＸ方向の幅を狭くすることができる。 Next, as shown in FIG. 2B, the first unexposed area 20a is covered with a mask pattern 31a. The mask pattern 31a is the same stripe pattern as the mask pattern 30a, and has the same width in the X direction. Then, the mask pattern 31a is shifted in the X direction from the position overlapping the first unexposed area 20a, and a part of the first unexposed area is exposed. Thereby, as shown in FIG.2 (c), the width | variety of the X direction of the 1st unexposed area | region 20a can be narrowed.

次に、レジスト層２０を現像し、図２（ｄ）に示すように、ストライプ状の抜きパターン４０を形成する。例えば、マスクパターン３１ａのＸ方向へのシフト量を０．８μｍとすることにより、抜きパターン４０のＸ方向の幅を０．８μｍとすることができる。 Next, the resist layer 20 is developed to form a striped pattern 40 as shown in FIG. For example, by setting the shift amount of the mask pattern 31a in the X direction to 0.8 μm, the width of the punched pattern 40 in the X direction can be set to 0.8 μm.

図３は、第１実施形態に係る半導体装置の製造過程の別の例を示す平面図である。図３（ａ）〜図３（ｅ）は、図１に示したデバイス領域ＤＡの平面図である。 FIG. 3 is a plan view showing another example of the manufacturing process of the semiconductor device according to the first embodiment. FIG. 3A to FIG. 3E are plan views of the device area DA shown in FIG.

図３（ａ）に示すように、第１の露光工程において、レジスト層２０を露光し、マスクパターン３０ａが転写された第１の未露光領域２０ａを形成する。この例では、マスクパターン３０ａは、Ｙ方向に延在するストライプ状のパターンと、Ｘ方向に延在するストライプ状のパターンと、を組み合わせた平面形状を有する。そして、Ｘ方向に延在するストライプの幅、および、Ｙ方向に延在するストライプの幅は、延在方向に直交する方向において、それぞれ１．６μｍである。 As shown in FIG. 3A, in the first exposure step, the resist layer 20 is exposed to form a first unexposed area 20a to which the mask pattern 30a is transferred. In this example, the mask pattern 30a has a planar shape in which a stripe pattern extending in the Y direction and a stripe pattern extending in the X direction are combined. The width of the stripe extending in the X direction and the width of the stripe extending in the Y direction are each 1.6 μm in the direction orthogonal to the extending direction.

次に、図３（ｂ）に示すように、第２の露光工程において、マスクパターン３３ａにより第１の未露光領域２０ａを覆う。マスクパターン３３ａは、マスクパターン３０ａと同じ平面形状を有する。そして、第１の未露光領域２０ａに重なる位置から、マスクパターン３３ａをＸ方向にシフトし、第１の未露光領域の一部を露光する。 Next, as shown in FIG. 3B, in the second exposure step, the first unexposed area 20a is covered with a mask pattern 33a. The mask pattern 33a has the same planar shape as the mask pattern 30a. Then, the mask pattern 33a is shifted in the X direction from a position overlapping the first unexposed area 20a, and a part of the first unexposed area is exposed.

さらに、第３の露光工程において、図３（ｃ）に示すように、マスクパターン３５ａにより、第１の未露光領域２０ａを覆う。マスクパターン３５ａは、マスクパターン３０ａと同じ平面形状を有する。そして、第１の未露光領域２０ａに重なる位置から、マスクパターン３５ａをＸ方向に垂直なＹ方向にシフトし、第１の未露光領域２０ａの一部を露光する。これにより、図３（ｄ）に示すように、第１の未露光領域２０ａのＸ方向およびＹ方向におけるストライプ幅を狭くすることができる。 Further, in the third exposure step, as shown in FIG. 3C, the first unexposed area 20a is covered with a mask pattern 35a. The mask pattern 35a has the same planar shape as the mask pattern 30a. Then, the mask pattern 35a is shifted in the Y direction perpendicular to the X direction from the position overlapping the first unexposed area 20a, and a part of the first unexposed area 20a is exposed. Thereby, as shown in FIG.3 (d), the stripe width in the X direction and the Y direction of the 1st unexposed area | region 20a can be narrowed.

次に、レジスト層２０を現像し、図３（ｅ）に示すように、ストライプ状の抜きパターン４０を形成する。例えば、マスクパターン３３ａのＸ方向へのシフト量を０．８μｍとし、マスクパターン３５ａのＹ方向へのシフト量を０．８μｍとすることにより、抜きパターン４０のストライプ幅を０．８μｍとすることができる。 Next, the resist layer 20 is developed, and a striped pattern 40 is formed as shown in FIG. For example, by setting the shift amount in the X direction of the mask pattern 33a to 0.8 μm and the shift amount in the Y direction of the mask pattern 35a to 0.8 μm, the stripe width of the extraction pattern 40 is set to 0.8 μm. Can do.

上記の例では、第２の露光工程、および、第３の露光工程において、第２の未露光領域２０ｂ（図１参照）を基準にマスクパターン３３ａおよび３５ａの位置合せを行う。そして、第３の露光工程において、第２の未露光領域２０ｂを露光する。 In the above example, the mask patterns 33a and 35a are aligned based on the second unexposed area 20b (see FIG. 1) in the second exposure process and the third exposure process. In the third exposure step, the second unexposed area 20b is exposed.

上記の通り本実施形態に係る製造方法では、ネガ型感光性のレジストを用いて、焦点深度など露光マージンに余裕がある幅の広いマスクパターンで第１の露光を行う。その後、パターン位置を任意に変更したマスクを用いて第２の露光を行う。これにより、マスクパターンよりも微細な抜きパターンを安定して形成することができる。 As described above, in the manufacturing method according to the present embodiment, the first exposure is performed using a negative photosensitive resist with a wide mask pattern having an exposure margin such as a focal depth. Thereafter, second exposure is performed using a mask whose pattern position is arbitrarily changed. Thereby, a finer pattern than the mask pattern can be stably formed.

すなわち、技術的に安定したフォトリソグラフィ工程を組み合わせることにより厚膜レジストに対する解像度の限界を克服し、１μｍ以下の微細な抜きパターンを形成することができる。 That is, by combining a technically stable photolithography process, it is possible to overcome the limit of resolution for a thick film resist and to form a fine cut pattern of 1 μm or less.

さらに、少なくとも１回の露光において、最初に形成された潜像を位置合せマークに用いることにより、位置合わせ精度を向上させることができる。これにより、レジスト層に形成されるパターンの寸法精度も向上する。 Further, the alignment accuracy can be improved by using the first formed latent image as the alignment mark in at least one exposure. Thereby, the dimensional accuracy of the pattern formed in the resist layer is also improved.

（第２実施形態）
次に、図４〜図８を参照して、第２実施形態に係る半導体装置１００の製造方法を説明する。図４（ａ）〜図８は、半導体装置１００の製造過程を示す模式断面図である。 (Second Embodiment)
Next, a method for manufacturing the semiconductor device 100 according to the second embodiment will be described with reference to FIGS. FIG. 4A to FIG. 8 are schematic cross-sectional views showing the manufacturing process of the semiconductor device 100.

図４（ａ）に示すように、低キャリア濃度のｎ形半導体層５０の第１主面５０ａの上に絶縁層５１を形成する。ｎ形半導体層５０は、例えば、ｎ形シリコン層であり、シリコンウェーハの上にエピタキシャル成長される。絶縁層５１は、例えば、シリコン酸化膜である。また、第２のアライメント領域ＡＡ２において、ｎ形半導体層５０の主面５０ａには、位置合せマーク５３が形成される。 As shown in FIG. 4A, the insulating layer 51 is formed on the first main surface 50 a of the low carrier concentration n-type semiconductor layer 50. The n-type semiconductor layer 50 is, for example, an n-type silicon layer, and is epitaxially grown on a silicon wafer. The insulating layer 51 is, for example, a silicon oxide film. In the second alignment area AA2, an alignment mark 53 is formed on the main surface 50a of the n-type semiconductor layer 50.

次に、図４（ｂ）に示すように、レジスト層２０を形成する。例えば、ノボラック系化学増幅型レジストを塗布、乾燥させることにより形成する。レジスト層２０の厚さは、ｎ形半導体層５０に形成するトレンチのアスペクト比に適応する厚さに形成する。例えば、幅１μｍ、深さ４０〜５０μｍのトレンチを形成する場合、２〜３μｍの厚さにする。 Next, as shown in FIG. 4B, a resist layer 20 is formed. For example, it is formed by applying and drying a novolac chemically amplified resist. The resist layer 20 is formed to have a thickness suitable for the aspect ratio of the trench formed in the n-type semiconductor layer 50. For example, when a trench having a width of 1 μm and a depth of 40 to 50 μm is formed, the thickness is set to 2 to 3 μm.

次に、マスク６０を用いた第１の露光工程を実施する。マスク６０は、デバイス領域ＤＡにおいて、マスクパターン６０ａを有し、第１のアライメント領域ＡＡ１において、マスクパターン６０ｂを有する。 Next, a first exposure process using the mask 60 is performed. The mask 60 has a mask pattern 60a in the device area DA, and has a mask pattern 60b in the first alignment area AA1.

図４（ｃ）に示すように、マスク６０を介してｉ線を照射し、レジスト層２０を露光する。マスクパターン６０ａの位置合せは、位置合せマーク５３を用いて行う。そして、デバイス領域ＤＡに、マスクパターン６０ａに対応した第１の未露光領域２０ａを形成する。第１のアライメント領域ＡＡには、マスクパターン６０ｂに対応した第２の未露光領域２０ｂを形成する。 As shown in FIG. 4C, the resist layer 20 is exposed by irradiating i-line through a mask 60. The alignment of the mask pattern 60a is performed using the alignment mark 53. Then, a first unexposed area 20a corresponding to the mask pattern 60a is formed in the device area DA. A second unexposed area 20b corresponding to the mask pattern 60b is formed in the first alignment area AA.

次に、マスク６１を用いた第２の露光工程を実施する。マスク６１は、デバイス領域ＤＡに、マスクパターン６１ａを有する。マスクパターン６１ａは、例えば、マスクパターン６０ａと同じ平面形状を有する。マスクパターン６１ａの位置合せは、第１の露光工程において形成された第２の未露光領域２０ｂの潜像を位置合せマークとして行う。 Next, a second exposure process using the mask 61 is performed. The mask 61 has a mask pattern 61a in the device area DA. For example, the mask pattern 61a has the same planar shape as the mask pattern 60a. The alignment of the mask pattern 61a is performed using the latent image of the second unexposed area 20b formed in the first exposure step as an alignment mark.

図５（ａ）に示すように、マスクパターン６１ａは、例えば、第１の未露光領域２０ａに対してＸ方向にシフトした位置に合わせる。例えば、第１の未露光領域２０ａのＸ方向の幅が１．６μｍである場合、マスクパターン６１ａは、第１の未露光領域２０ａに完全に重なる位置から、Ｘ方向に０．８μｍシフトされる。 As shown in FIG. 5A, the mask pattern 61a is aligned with a position shifted in the X direction with respect to the first unexposed area 20a, for example. For example, when the width of the first unexposed area 20a in the X direction is 1.6 μm, the mask pattern 61a is shifted by 0.8 μm in the X direction from the position completely overlapping the first unexposed area 20a. .

次に、図５（ｂ）に示すように、マスク６１を介してｉ線を照射し、レジスト層２０を露光する。マスクパターン６１ａがＸ方向にシフトする分、第１の未露光領域２０ａの一部が露光され、その幅が狭くなる。また、マスク６１の第１のアライメント領域ＡＡ１には、マスクパターンが設けられないため、第２の未露光領域２０ｂが露光される。 Next, as shown in FIG. 5B, the resist layer 20 is exposed by irradiating i-line through a mask 61. Since the mask pattern 61a is shifted in the X direction, a part of the first unexposed area 20a is exposed and its width is narrowed. Further, since the mask pattern is not provided in the first alignment area AA1 of the mask 61, the second unexposed area 20b is exposed.

次に、図５（ｃ）に示すように、レジスト層２０を現像し、デバイス領域ＤＡに抜きパターン４０を形成する。抜きパターン４０のＸ方向の幅Ｗ_Ｔは、例えば、マスクパターン６０ａの幅１．６μｍからシフト量０．８μｍを差し引いた０．８μｍである。 Next, as shown in FIG. 5C, the resist layer 20 is developed, and a blank pattern 40 is formed in the device area DA. Width _{W T} in the X direction of the opening pattern 40 is, for example, a 0.8μm obtained by subtracting the shift amount 0.8μm from the width 1.6μm of the mask pattern 60a.

次に、図６（ａ）に示すように、レジスト層２０をエッチングマスクとして、絶縁層５１をエッチングし、抜きパターン４０に対応する部分を除去する。 Next, as shown in FIG. 6A, the insulating layer 51 is etched using the resist layer 20 as an etching mask, and the portion corresponding to the extraction pattern 40 is removed.

続いて、図６（ｂ）に示すように、レジスト層２０と、絶縁層５１と、をエッチングマスクとして、トレンチ７０を形成する。トレンチ７０は、例えば、図６（ｂ）の奥行き方向（Ｙ方向）に延在するストライプ状に形成する。このエッチングには、例えば、ＲＩＥ（Reactive Ion Etching）を用いる。そして、Ｚ方向のエッチングレートがＸ方向よりも速いエッチング条件を用いることにより、Ｘ方向の開口幅が抜きパターン４０と等しく、Ｚ方向に延在するアスペクト比の大きいトレンチを形成することができる。例えば、トレンチ７０のＸ方向の幅は、０．８μｍであり、深さは、５０μｍである。 Subsequently, as shown in FIG. 6B, a trench 70 is formed using the resist layer 20 and the insulating layer 51 as an etching mask. For example, the trench 70 is formed in a stripe shape extending in the depth direction (Y direction) of FIG. For this etching, for example, RIE (Reactive Ion Etching) is used. Then, by using etching conditions in which the etching rate in the Z direction is faster than that in the X direction, it is possible to form a trench having an opening width in the X direction equal to that of the extraction pattern 40 and a large aspect ratio extending in the Z direction. For example, the width of the trench 70 in the X direction is 0.8 μm and the depth is 50 μm.

次に、図７（ａ）に示すように、レジスト層２０を除去した後、トレンチ７０の内部を埋め込むｐ形半導体層５５を形成する。Ｐ形半導体層５５は、例えば、エピタキシャル成長されたｐ形シリコン層である。 Next, as shown in FIG. 7A, after removing the resist layer 20, a p-type semiconductor layer 55 that fills the trench 70 is formed. The P-type semiconductor layer 55 is, for example, an epitaxially grown p-type silicon layer.

続いて、絶縁層５１の上に形成されたｐ形半導体層５５を除去し、ｎ形半導体層５０の第１主面５０ａを平坦化する。例えば、ＣＭＰ（Chemical Mechanical Polish）法を用いて、絶縁層５１の上に形成されたｐ形半導体層５５を除去する。そして、例えば、ウエットエッチングにより絶縁層５１を除去する。これにより、図７（ｂ）に示すように、ｎ形半導体層５０の中に複数のｐ形ピラー８０を有するスーパージャンクション構造を形成することができる。 Subsequently, the p-type semiconductor layer 55 formed on the insulating layer 51 is removed, and the first main surface 50a of the n-type semiconductor layer 50 is planarized. For example, the p-type semiconductor layer 55 formed on the insulating layer 51 is removed using a CMP (Chemical Mechanical Polish) method. Then, for example, the insulating layer 51 is removed by wet etching. Thereby, as shown in FIG. 7B, a super junction structure having a plurality of p-type pillars 80 in the n-type semiconductor layer 50 can be formed.

次に、図８に示すように、ｎ形半導体層５０の第１主面５０ａに、ｐ形ベース領域７１を選択的に形成する。ｐ形ベース領域７１は、ｐ形ピラー８０の上に形成される。さらに、ｐ形ベース領域７１の表面に、ｎ形ソース領域７３およびｐ形コンタクト領域７５が形成される。ｐ形ベース領域７１、ｎ形ソース領域７３およびｐ形コンタクト領域７５は、それぞれ、イオン注入法を用いて形成する。 Next, as shown in FIG. 8, a p-type base region 71 is selectively formed on the first main surface 50 a of the n-type semiconductor layer 50. The p-type base region 71 is formed on the p-type pillar 80. Further, an n-type source region 73 and a p-type contact region 75 are formed on the surface of the p-type base region 71. The p-type base region 71, the n-type source region 73, and the p-type contact region 75 are each formed using an ion implantation method.

さらに、ｐ形ベース領域７１の表面およびｎ形半導体層５０の表面に、ゲート絶縁膜８３を形成し、その上にゲート電極８１を形成する。 Further, a gate insulating film 83 is formed on the surface of the p-type base region 71 and the surface of the n-type semiconductor layer 50, and a gate electrode 81 is formed thereon.

そして、ゲート電極８１を覆う層間絶縁膜８５が形成し、その上に、ソース電極８７が形成する。ソース電極８７は、ｎ形ソース領域７３と、p形コンタクト領域７５と、に電気的に接続して形成される。 Then, an interlayer insulating film 85 covering the gate electrode 81 is formed, and a source electrode 87 is formed thereon. Source electrode 87 is formed in electrical connection with n-type source region 73 and p-type contact region 75.

また、ｎ形半導体層５０の第２の主面５０ｂの側には、図示しないｎ形ドレイン層と、ｎ形ドレイン層を介してｎ形半導体層５０に電気的に接続するドレイン電極と、を形成する。 Further, an n-type drain layer (not shown) and a drain electrode electrically connected to the n-type semiconductor layer 50 through the n-type drain layer are provided on the second main surface 50b side of the n-type semiconductor layer 50. Form.

このように、本実施形態に係る製造方法では、厚膜のレジスト層２０に１μｍ以下の微細パターンを形成し、アスペクト比の大きいトレンチを形成することができる。そして、ｎ形半導体層（ドリフト層）にスーパージャンクション構造を形成し、高耐圧のＭＯＳ型パワートランジスタである半導体装置１００を製作することができる。 As described above, in the manufacturing method according to this embodiment, a fine pattern of 1 μm or less can be formed in the thick resist layer 20 to form a trench having a large aspect ratio. Then, a super junction structure is formed in the n-type semiconductor layer (drift layer), and the semiconductor device 100 which is a high breakdown voltage MOS power transistor can be manufactured.

さらに、本実施形態では、半導体装置１００の製造歩留りを向上させることができる。例えば、図９は、トレンチの開口と深さの関係を示すグラフである。横軸は、トレンチのＸ方向における開口の幅である。縦軸は、トレンチの深さである。図９には、抜きパターンの幅が異なるエッチングマスクが形成されたシリコンウェーハを、同時にエッチングした結果を示す。 Furthermore, in this embodiment, the manufacturing yield of the semiconductor device 100 can be improved. For example, FIG. 9 is a graph showing the relationship between the trench opening and the depth. The horizontal axis is the width of the opening in the X direction of the trench. The vertical axis represents the trench depth. FIG. 9 shows a result of simultaneously etching silicon wafers on which etching masks having different widths of the extraction pattern are formed.

図９に示すように、トレンチの開口が狭くなるほど、トレンチの深さが浅くなる。例えば、露光マージンに余裕がない場合、ウェーハ周辺部では、ウェーハの反り等の影響により、細めのストライプが形成される傾向にある。これにより、トレンチが浅くなり、ｐ形半導体層をエピタキシャル成長する際に、異常成長が起こり易くなる。このため、製造過程において、ダスト問題を引起す場合があり、製造歩留りを低下させる要因となる。 As shown in FIG. 9, the narrower the trench opening, the shallower the trench. For example, when there is no margin in the exposure margin, narrow stripes tend to be formed in the peripheral portion of the wafer due to the influence of warpage of the wafer. Thereby, the trench becomes shallow, and abnormal growth is likely to occur when the p-type semiconductor layer is epitaxially grown. For this reason, a dust problem may be caused in the manufacturing process, which causes a reduction in manufacturing yield.

これに対し、本実施形態に係る製造方法では、各露光工程において、露光マージンを大きくすることが可能であり、トレンチの幅を均一にすることができる。これにより、ｐ形半導体層の異常成長を抑制し、製造歩留りを向上させることができる。 On the other hand, in the manufacturing method according to the present embodiment, the exposure margin can be increased in each exposure step, and the width of the trench can be made uniform. Thereby, the abnormal growth of the p-type semiconductor layer can be suppressed and the manufacturing yield can be improved.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１０・・・ウェーハ、１０ａ、５０ａ・・・第１主面、２０・・・レジスト層、２０ａ・・・第１の未露光領域、２０ｂ・・・第２の未露光領域、３０、３１、６０、６１・・・マスク、３０ａ、３０ｂ、３１ａ、３３ａ、３５ａ、６０ａ、６０ｂ、６１ａ、６１ｂ・・・マスクパターン、４０・・・抜きパターン、５０・・・ｎ形半導体層、５０ｂ・・・第２主面、５１・・・絶縁層、５３・・・位置合せマーク、５５・・・ｐ形半導体層、７０・・・トレンチ、７１・・・ｐ形ベース領域、７３・・・ｎ形ソース領域、７５・・・ｐ形コンタクト領域、８０・・・ｐ形ピラー、８１・・・ゲート電極、８３・・・ゲート絶縁膜、８５・・・層間絶縁膜、８７・・・ソース電極、１００・・・半導体装置 DESCRIPTION OF SYMBOLS 10 ... Wafer, 10a, 50a ... 1st main surface, 20 ... Resist layer, 20a ... 1st unexposed area | region, 20b ... 2nd unexposed area | region, 30, 31, 60, 61 ... mask, 30a, 30b, 31a, 33a, 35a, 60a, 60b, 61a, 61b ... mask pattern, 40 ... blank pattern, 50 ... n-type semiconductor layer, 50b ... Second main surface, 51 ... insulating layer, 53 ... alignment mark, 55 ... p-type semiconductor layer, 70 ... trench, 71 ... p-type base region, 73 ... n Source region, 75 ... p-type contact region, 80 ... p-type pillar, 81 ... gate electrode, 83 ... gate insulating film, 85 ... interlayer insulating film, 87 ... source electrode 100 Semiconductor device

Claims

ウェーハの主面上に形成されたネガ型感光レジスト層に、第１の未露光領域と、前記第１の未露光領域から離間した第２の未露光領域と、を形成する第１の露光工程と、
前記第２の未露光領域を基準としてマスクパターンの位置合せを行い、前記第１の未露光領域の一部を露光する第２の露光工程と、
前記レジスト層を現像し、前記第１の未露光領域に対応する抜きパターンを形成する工程と、
を備え、
前記第２の露光工程では、前記第１の未露光領域に重なる位置から、前記主面に平行な第１の方向にシフトしたマスクパターンを用いて前記第１の未露光領域の幅を狭くする半導体装置の製造方法。 A first exposure step for forming a first unexposed area and a second unexposed area spaced from the first unexposed area on a negative photosensitive resist layer formed on the main surface of the wafer When,
A second exposure step of aligning a mask pattern with reference to the second unexposed area and exposing a part of the first unexposed area;
Developing the resist layer to form a blanking pattern corresponding to the first unexposed area;
With
In the second exposure step, the width of the first unexposed area is reduced by using a mask pattern shifted in a first direction parallel to the main surface from a position overlapping the first unexposed area. A method for manufacturing a semiconductor device.

前記第１の未露光領域に重なる位置から、前記第１の方向に直交する前記主面に平行な第２の方向にシフトしたマスクパターンを用いて前記第１の未露光領域の前記第２の方向における幅を狭くする第３の露光工程をさらに備えた請求項１記載の半導体装置の製造方法。 The second unexposed area of the first unexposed area is masked using a mask pattern shifted from a position overlapping the first unexposed area in a second direction parallel to the main surface perpendicular to the first direction. The method of manufacturing a semiconductor device according to claim 1, further comprising a third exposure step for narrowing the width in the direction.

前記第２の露光工程において、前記第２の未露光領域を露光する請求項１記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein, in the second exposure step, the second unexposed area is exposed.

前記第３の露光工程において、前記第２の未露光領域を露光する請求項２記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2, wherein in the third exposure step, the second unexposed area is exposed.

前記第１の露光工程において前記第１の未露光領域を形成するマスクパターンと、前記第２の露光工程および第３の露光工程の少なくともいずれかにおいて、前記第１の未露光領域の一部を露光するマスクパターンと、が同じ形状である請求項１〜４のいずれか１つに記載の半導体装置の製造方法。 A mask pattern for forming the first unexposed region in the first exposure step, and a part of the first unexposed region in at least one of the second exposure step and the third exposure step The method for manufacturing a semiconductor device according to claim 1, wherein the mask pattern to be exposed has the same shape.