JP2013145896A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
半導体基板に形成される不揮発性メモリには様々なタイプのものがあるが、なかでもフローティングゲートに電子を蓄積して情報を記憶するフラッシュメモリは、高集積化に有利である等の利点により、一般に広く普及している。 There are various types of non-volatile memories formed on a semiconductor substrate. Among them, a flash memory that stores information by accumulating electrons in a floating gate is advantageous for high integration. Generally popular.
フラッシュメモリは、半導体基板に複数のフラッシュメモリセルを有する。一つ一つのフラッシュメモリセルは、半導体基板の活性領域の上に、トンネル絶縁膜、フローティングゲート、中間絶縁膜、及びコントロールゲートをこの順に備える。 A flash memory has a plurality of flash memory cells on a semiconductor substrate. Each flash memory cell includes a tunnel insulating film, a floating gate, an intermediate insulating film, and a control gate in this order on an active region of a semiconductor substrate.
書き込みに際しては、電子やホール等の電荷を活性領域からトンネル絶縁膜を介してフローティングゲートに注入し、これによりフラッシュメモリセルの閾値電圧を変化させる。その閾値電圧は、フローティングゲート内の電荷の有無によって差を生じる。その差を「1」や「0」といった情報に対応させることで、フラッシュメモリセルに情報が書き込まれることになる。 In writing, charges such as electrons and holes are injected into the floating gate from the active region through the tunnel insulating film, thereby changing the threshold voltage of the flash memory cell. The threshold voltage varies depending on the presence or absence of charge in the floating gate. By making the difference correspond to information such as “1” or “0”, information is written into the flash memory cell.
このようにフローティングゲート内の電荷が情報の担い手になるため、実使用下においてその電荷がフローティングゲート外に漏洩してしまうと、フラッシュメモリに書き込まれた情報を正しく読み出すことができなくなってしまう。このような不良はチャージロス不良と呼ばれ、フラッシュメモリの歩留まりや信頼性を低下させる一因となる。 As described above, the charge in the floating gate becomes a bearer of information. If the charge leaks outside the floating gate under actual use, the information written in the flash memory cannot be read correctly. Such a defect is called a charge loss defect, which contributes to a decrease in the yield and reliability of the flash memory.
電荷が漏洩する原因として、導電膜をパターニングしてフローティングゲートを形成する際に発生するフェンス状の導電性残渣がある(特許文献1)。その導電性残渣は、上記のパターニングをするときに中間絶縁膜がエッチングマスクとなり、その中間絶縁膜の横に導電膜が残ることで発生する。この導電性残渣は、フローティングゲートに繋がっているため、フローティングゲート内の電荷が導電性残渣を通じて外部に漏れ、チャージロス不良を助長してしまう。 As a cause of leakage of electric charge, there is a fence-like conductive residue generated when a conductive film is patterned to form a floating gate (Patent Document 1). The conductive residue is generated when the intermediate insulating film serves as an etching mask during the above patterning and the conductive film remains beside the intermediate insulating film. Since the conductive residue is connected to the floating gate, the charge in the floating gate leaks to the outside through the conductive residue, which promotes a charge loss defect.
そのような導電性残渣を防止するためのプロセスが特許文献1において提案されている。そのプロセスは、導電膜の横に新たに導電性のスペーサを形成し、該スペーサの斜面に中間絶縁膜を形成することで、導電膜のパターニング時に中間絶縁膜がエッチングマスクになり難くするというものである。
しかしながら、これでは導電性のスペーサを形成する工程を新たに追加しなければならず、工程数の増加と、それに伴うコスト増、及び歩留まり低下が懸念される。 However, in this case, a process for forming a conductive spacer has to be newly added, and there is a concern about an increase in the number of processes, an accompanying increase in cost, and a decrease in yield.
なお、本願に関連する技術が特許文献2にも開示されている。
A technique related to the present application is also disclosed in
半導体装置の製造方法において、製造コストの上昇を抑えつつ、歩留まりを向上させることにある。 In a method for manufacturing a semiconductor device, an object is to improve yield while suppressing an increase in manufacturing cost.
本発明の一観点によれば、半導体基板に素子分離絶縁膜を形成し、前記素子分離絶縁膜の上に導電膜を形成し、前記導電膜を第1エッチング及び第2エッチングによりパターニングして導電パターンとすることを含み、前記第2エッチングの条件は、該第2エッチングにより前記導電パターンの側面に堆積する堆積物が前記第1エッチングにより前記側面に堆積する堆積物よりも多くなる条件である半導体装置の製造方法が提供される。 According to one aspect of the present invention, an element isolation insulating film is formed on a semiconductor substrate, a conductive film is formed on the element isolation insulating film, and the conductive film is patterned by first etching and second etching to be conductive. The second etching condition is such that the deposit deposited on the side surface of the conductive pattern by the second etching is larger than the deposit deposited on the side surface by the first etching. A method for manufacturing a semiconductor device is provided.
本発明に係る半導体装置の製造方法によれば、第2エッチングにおいて導電膜をエッチングするとき、導電パターンの側面に堆積する堆積物が第1エッチングにおけるよりも多くなるので、堆積物が付着した部分の側面では殆どエッチングが進行しない。 According to the method for manufacturing a semiconductor device according to the present invention, when the conductive film is etched in the second etching, the deposit deposited on the side surface of the conductive pattern is larger than that in the first etching. The etching hardly progresses on this side.
そのため、側面の上部と比較して堆積物の付着量が少ない側面の底部において第2エッチングが主に進行し、該底部にノッチが形成される。導電パターンの側面に残る絶縁膜の残渣は、このノッチの形状を反映した形になり、導電パターンをエッチングするときに該導電パターンに対してエッチングのマスクとはならない。 Therefore, the second etching mainly proceeds at the bottom portion of the side surface where the amount of deposit attached is smaller than that of the upper portion of the side surface, and a notch is formed at the bottom portion. The insulating film residue remaining on the side surface of the conductive pattern reflects the shape of the notch, and does not serve as an etching mask for the conductive pattern when the conductive pattern is etched.
これにより、絶縁膜の残渣の横に導電パターンのエッチング残渣が残らず、その残渣によってフローティングゲート等のデバイスパターン同士が短絡する危険性が低減され、半導体装置の歩留まりを向上させることが可能となる。 As a result, the etching residue of the conductive pattern does not remain next to the residue of the insulating film, and the risk of short-circuiting the device patterns such as the floating gate due to the residue is reduced, and the yield of the semiconductor device can be improved. .
しかも、この方法では、導電膜のエッチングを第1エッチングと第2エッチングの二回に分けて行うだけでよく、新たな工程が不要であるから、工程の追加に伴うコスト上昇や歩留まり低下を招くことがない。 In addition, in this method, it is only necessary to perform the etching of the conductive film in two steps of the first etching and the second etching, and a new process is unnecessary, which causes an increase in cost and a decrease in yield due to the addition of the process. There is nothing.
(1)予備的事項の説明
図1〜図28は本発明の予備的事項に係る半導体装置の製造途中の断面図である。これらの断面図では、フラッシュメモリセルが形成されるセル領域Iと、周辺回路領域IIとが併記されている。
(1) Description of Preliminary Items FIGS. 1 to 28 are cross-sectional views in the course of manufacturing a semiconductor device according to the preliminary items of the present invention. In these cross-sectional views, a cell region I in which a flash memory cell is formed and a peripheral circuit region II are shown together.
また、図29〜図33は、セル領域Iにおけるこの半導体装置の製造途中の平面図である。そして、図1〜図28のセル領域Iにおける各断面図は、図29〜図33のX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図に相当する。 29 to 33 are plan views of the semiconductor region in the cell region I during the manufacture of the semiconductor device. Each sectional view in the cell region I in FIGS. 1 to 28 corresponds to a sectional view taken along lines X1-X1, X2-X2, and Y1-Y1 in FIGS.
この半導体装置は以下のようにして作製される。 This semiconductor device is manufactured as follows.
最初に、図1に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
まず、p型シリコン(半導体)基板1の表面に厚さが約3nmの熱酸化膜2を形成した後、その熱酸化膜2の上にCVD(Chemical Vapor Deposition)法で窒化シリコン膜3を約120nmの厚さに形成する。そして、フォトリソグラフィとエッチングによりこの窒化シリコン膜3をパターニングし、シリコン基板1の活性領域上にのみその窒化シリコン膜3を残す。
First, after a
この工程を終了後の平面図は図29のようになる。 A plan view after this step is as shown in FIG.
図29に示すように、パターニング後の窒化シリコン膜3の平面形状は、行方向に延在するストライプ状となる。
As shown in FIG. 29, the planar shape of the patterned
次に、図2に示すように、不図示のレジストパターンをマスクとするイオン注入により、周辺回路領域IIにおけるシリコン基板1にn型不純物を注入し、nウェル4を形成する。
Next, as shown in FIG. 2, n-type impurities are implanted into the
続いて、図3に示すように、酸化雰囲気中において、窒化シリコン膜3が形成されていない領域のシリコン基板1を熱酸化し、厚さが約300nmの素子分離絶縁膜6を形成する。
Subsequently, as shown in FIG. 3, the
このとき、窒化シリコン膜3の下の活性領域では、熱酸化が進行せず、素子分離絶縁膜6が形成されない。
At this time, thermal oxidation does not proceed in the active region under the
また、その熱酸化は、窒化シリコン膜3に近い部位において遅く進行するので、窒化シリコン膜3寄りの素子分離絶縁膜6には、シリコン基板1の表面に対して傾斜した傾斜面6aが形成される。
Further, since the thermal oxidation proceeds slowly in a portion near the
その後に、図4に示すように、リン酸溶液により窒化シリコン膜3をウエットエッチングして除去する。
Thereafter, as shown in FIG. 4, the
更に、図5に示すように、フッ酸溶液をエッチング液とするウエットエッチングにより熱酸化膜2を除去し、隣接する素子分離絶縁膜6の間にシリコン基板1の清浄面を露出させる。
Further, as shown in FIG. 5, the
ここまでの工程により、複数の活性領域ARが素子分離絶縁膜6で画定された構造が得られた。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれる。
Through the steps so far, a structure in which a plurality of active regions AR are defined by the element
この工程を終了後の平面図は図30のようになる。 A plan view after this process is as shown in FIG.
図30に示すように、素子分離絶縁膜6の平面形状は、行方向(第1方向)に延在するストライプ状である。
As shown in FIG. 30, the planar shape of the element
続いて、図6に示すように、シリコン基板1の表面を再び熱酸化することにより、保護絶縁膜11として厚さが約15nmの熱酸化膜を形成する。
Subsequently, as shown in FIG. 6, the surface of the
そして、保護絶縁膜11をスルー膜として使用しながら、セル領域Iにおけるシリコン基板1の表層部分にp型不純物をイオン注入し、後述のフラッシュメモリセルの閾値電圧を調節するための不純物拡散領域10を形成する。
Then, using the protective insulating
このイオン注入の際、周辺回路領域IIは不図示のレジストパターンで覆われており、不純物は注入されない。 During this ion implantation, the peripheral circuit region II is covered with a resist pattern (not shown), and no impurity is implanted.
その後に、図7に示すように、イオン注入のスルー膜として使用した保護絶縁膜11をフッ酸溶液でウエットエッチングして除去する
次に、図8に示す断面構造を得るまでの工程について説明する。
After that, as shown in FIG. 7, the protective insulating
まず、シリコン基板1の表面を再び熱酸化する。これにより、厚さが約10nmの熱酸化膜がトンネル絶縁膜12として形成される。
First, the surface of the
更に、このトンネル絶縁膜12と素子分離絶縁膜6の上に、CVD(Chemical Vapor Deposition)法によりアモルファスシリコン膜を厚さ約90nmに形成し、そのアモルファスシリコン膜を第1導電膜13とする。そのアモルファスシリコン膜には、低抵抗化のために成膜時に約5×1019cm-3の濃度のリンがドープされる。
Further, an amorphous silicon film having a thickness of about 90 nm is formed on the
なお、アモルファスシリコン膜に代えてポリシリコン膜を第1導電膜13として形成してもよい。
Note that a polysilicon film may be formed as the first
次いで、図9に示すように、第1導電膜13の上側全面にフォトレジストを塗布し、それを露光、現像することにより、素子分離絶縁膜6の上に窓15aを備えた第1レジストパターン15を形成する。
Next, as shown in FIG. 9, a first resist pattern having a
その後に、図10に示すように、第1レジストパターン15をマスクにして第1導電膜13をドライエッチングすることにより、第1導電膜13を素子分離絶縁膜6の上で互いに分離された複数の導電パターン13aとする。
Thereafter, as shown in FIG. 10, the first
そのドライエッチングは、反応性イオンエッチング(RIE: Reactive Ion Etching)によりより行われ、例えばCl2(塩素)ガスとO2(酸素)ガスとの混合ガスがエッチングガスとして使用される。 The dry etching is performed by reactive ion etching (RIE). For example, a mixed gas of Cl 2 (chlorine) gas and O 2 (oxygen) gas is used as an etching gas.
ここで、理想的には、導電パターン13aの側面は素子分離絶縁膜6の平坦部である頂面6b上に位置するのが好ましい。しかし、実際には、導電パターン13aと素子分離絶縁膜6との位置ずれにより、図10の点線円内に示すように、導電パターン13aの側面が素子分離絶縁膜6の傾斜面6aに位置することがある。
Here, ideally, the side surface of the
その結果、傾斜面6aに接する部分の導電パターン13aの側面13bが傾いて裾をひいたようになる。
As a result, the
活性領域AR側に側面が傾いている場合をポジティブ、活性領域ARから離れるように側面が傾いている場合をネガティブと呼ぶことにすると、上記の側面13bはポジティブに傾いている。
If the side surface is inclined to the active region AR side is referred to as positive, and the case where the side surface is inclined away from the active region AR is referred to as negative, the
一方、その側面13bの上にはネガティブに傾いた側面13cが形成される。
On the other hand, a negatively
このように、若干ネガティブであることが好ましいが、傾斜面6aの上では、ネガティブな側面13cとポジティブな側面13bとの複合面が現れる。
Thus, although it is preferable that it is a little negative, on the
このエッチングを終了した後に、第1レジストパターン15は除去される。
After this etching is finished, the first resist
図34は、第1レジストパターン15を除去した後の導電パターン13aのSEM(Scanning Electron Microscope)による断面像を基にして描いた図である。これに示されるように、導電パターン13aの側面は、素子分離絶縁膜6の傾斜面に接する部分で裾を引いており、ポジティブな側面とネガティブな側面との複合面となる。
FIG. 34 is a diagram depicting the
また、この工程を終了後の平面図は図31のようになる。 Further, a plan view after this process is as shown in FIG.
図31に示されるように、導電パターン13aは、素子分離絶縁膜6の延在方向に沿って延びるストライプ状である。
As shown in FIG. 31, the
次に、図11に示すように、素子分離絶縁膜6と導電パターン13aのそれぞれの上に中間絶縁膜16としてONO膜を形成する。
Next, as shown in FIG. 11, an ONO film is formed as an intermediate insulating
その中間絶縁膜16は、第1熱酸化膜16x、窒化シリコン膜16y、及び第2熱酸化膜16zをこの順に形成してなる。
The intermediate insulating
そのうち、第1熱酸化膜16xは、導電パターン13aの上面を熱酸化して形成され、その厚さは約8nm程度である。また、窒化シリコン膜16yは、第1熱酸化膜16xの上にCVD法により厚さ約10nm程度に形成される。そして、第2熱酸化膜16zは、窒化シリコン膜16yを熱酸化して形成され、その厚さは約10nm程度である。
Among them, the first
続いて、図12に示すように、不図示のレジストパターンをマスクに用いて、周辺回路領域IIにおける導電パターン13aと中間絶縁膜16とを選択的にエッチングして除去し、周辺回路領域IIにシリコン基板1の表面を露出させる。
Subsequently, as shown in FIG. 12, using the resist pattern (not shown) as a mask, the
次に、図13に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、周辺回路領域IIにおけるシリコン基板1の表面を熱酸化して熱酸化膜を約7nmの厚さに形成し、その熱酸化膜をゲート絶縁膜22とする。
First, the surface of the
なお、周辺回路領域IIに膜厚の異なる複数のゲート絶縁膜22を形成するようにしてもよい。その場合、熱酸化を複数回行うことにより、膜厚の異なるゲート絶縁膜22が複数形成される。
A plurality of
次いで、中間絶縁膜16とゲート絶縁膜22のそれぞれの上に、CVD法により第2導電膜17として厚さが約120nmのアモルファスシリコン膜を形成する。そのアモルファスシリコン膜は、成膜時にリンが約3×1020cm-3の濃度でドープされ、低抵抗化が図られる。なお、アモルファスシリコン膜に代えて、ポリシリコン膜を第2導電膜17として形成してもよい。
Next, an amorphous silicon film having a thickness of about 120 nm is formed as the second
更に、この第2導電膜17の上に、CVD法により金属シリサイド膜18として厚さ約150nmのタングステンシリサイド(WSi)膜を形成し、後の工程でこれらの膜17、18をパターニングして得られるコントロールゲートやゲート電極の低抵抗化を図る。
Further, a tungsten silicide (WSi) film having a thickness of about 150 nm is formed as a
その後に、酸化雰囲気から金属シリサイド膜18を保護するためのキャップ絶縁膜19として、CVD法により金属シリサイド膜18上に酸化シリコン膜を厚さ約100nmに形成する。
After that, as a
次いで、図14に示すように、キャップ絶縁膜19の上にフォトレジストを塗布し、それを露光、現像して第2レジストパターン20を形成する。セル領域Iにおける第2レジストパターン20は、後述のコントロールゲートに対応した帯状の平面形状を有する。
Next, as shown in FIG. 14, a photoresist is applied on the
次いで、図15に示すように、第2レジストパターン20をマスクにしながらキャップ絶縁膜19、金属シリサイド膜18、第2導電膜17、及び中間絶縁膜16をRIEチャンバ内でエッチングし、エッチングされずに残存する第2導電膜17をコントロールゲート17aとする。
Next, as shown in FIG. 15, the
このエッチングでは、金属シリサイド膜18と第2導電膜17に対するエッチングガスとしてCl2ガス、O2ガス、及びHBrガスの混合ガスが使用される。
In this etching, a mixed gas of Cl 2 gas, O 2 gas, and HBr gas is used as an etching gas for the
一方、中間絶縁膜16に対するエッチングガスとしては、CF4ガスとO2ガスとの混合ガスが使用される。
On the other hand, as an etching gas for the intermediate insulating
ここで、このエッチングは、シリコン基板1の上面に垂直な方向でエッチングレートが最大となる異方性エッチングである。したがって、導電パターン13aの上面に形成された中間絶縁膜16はエッチングにより完全に除去することが可能であるが、導電パターン13aの側面に形成された中間絶縁膜16は、シリコン基板1の垂直方向の膜厚が他の部分よりも厚いため完全に除去することはできない。
Here, this etching is anisotropic etching that maximizes the etching rate in a direction perpendicular to the upper surface of the
その結果、同図の点線円内に示されるように、導電パターン13aの側面13b、13cに中間絶縁膜16の残渣16aが残ることになる。
As a result, the
次いで、図16に示すように、上記のRIEエッチングチャンバを引き続いて用いながら、エッチングガスをCl2ガス、O2ガス、及びHBrガスとの混合ガスに切り替える。これにより、第2レジストパターン20で覆われていない部分の導電パターン13aをRIEにより除去し、エッチングされずに残存する導電パターン13aをフローティングゲート13cとする。
Next, as shown in FIG. 16, the etching gas is switched to a mixed gas of Cl 2 gas, O 2 gas, and HBr gas while using the above RIE etching chamber. Thereby, the
既述のように素子分離絶縁膜6の上には中間絶縁膜16の残渣16aが残っており、且つ、導電パターン13aの側面13bが裾を引いたように素子分離絶縁膜6の傾斜面6aに形成されていた。そのため、図16の点線円内に示されるように、裾を引いた部分の残渣16aが導電パターン13aに対するエッチングのマスクになり、残渣16aの横に導電パターン13aのストリンガー(線状の残渣)13sが残ることになる。
As described above, the
図32は、この工程を終了した後の平面図である。なお、同図では、第2レジストパターン20を省略してある。
FIG. 32 is a plan view after this process is completed. In the figure, the second resist
これに示されるように、フローティングゲート13cは行列状に複数形成される。そして、コントロールゲート17aとその下の中間絶縁膜16は、行方向(第1方向)に直交する列方向(第2方向)に延在し、一つの列における複数のフローティングゲート13cを共通に覆う帯状の平面形状を有する。
As shown, a plurality of floating
また、残渣16aは、行方向に隣り合う二つのフローティングゲート13cの一方から他方に延在する。従って、上記のように残渣16aの横に導電パターン13aのストリンガー13sが形成されていると、そのストリンガー13sによって隣接するフローティングゲート13c同士が電気的に短絡することになる。
The
次に、図17に示すように、第2レジストパターン20が形成されている状態で、フローティングゲート13cの横のシリコン基板1に砒素やリン等のn型不純物をイオン注入して、フラッシュメモリセル用のn型ソース/ドレイン領域21を形成する。
Next, as shown in FIG. 17, with the second resist
そのイオン注入の条件は特に限定されない。本例では、加速エネルギ50keV、ドーズ量4.0×1015cm-2の条件で砒素をイオン注入する。 The conditions for the ion implantation are not particularly limited. In this example, arsenic ions are implanted under the conditions of an acceleration energy of 50 keV and a dose of 4.0 × 10 15 cm −2 .
この後に、第2レジストパターン20は除去される。
Thereafter, the second resist
次いで、図18に示すように、シリコン基板1の上側全面にCVD法により酸化シリコン膜を極薄く、例えば7nmの厚さに形成して、その酸化シリコン膜を保護絶縁膜27とする。
Next, as shown in FIG. 18, a silicon oxide film is formed on the entire upper surface of the
そして、n型ソース/ドレイン領域21に再度n型不純物をイオン注入することにより、該n型ソース/ドレイン領域21の不純物濃度を高める。そのn型不純物としては、リン又は砒素が使用される。
Then, the n-type source /
なお、このイオン注入は不図示のレジストパターンをマスクにして行われ、n型ソース/ドレイン領域21以外の領域にはn型不純物は注入されない。
This ion implantation is performed using a resist pattern (not shown) as a mask, and no n-type impurity is implanted into a region other than the n-type source /
この後に、800℃〜900℃程度の酸化雰囲気中でアニールを行い、n型ソース/ドレイン領域21中の不純物を活性化させる。
Thereafter, annealing is performed in an oxidizing atmosphere of about 800 ° C. to 900 ° C. to activate the impurities in the n-type source /
続いて、図19に示すように、シリコン基板1の上側全面にフォトレジストを塗布し、それを露光、現像して第3レジストパターン30を形成する。
Subsequently, as shown in FIG. 19, a photoresist is applied to the entire upper surface of the
次に、図20に示すように、第3レジストパターン30をマスクにして周辺回路領域IIにおけるキャップ絶縁膜19、金属シリサイド膜18、及び第2導電膜17をエッチングし、第3レジストパターン30下の第2導電膜17をゲート電極17dとする。
Next, as shown in FIG. 20, the
そのゲート電極17dのゲート長は特に限定されないが、本例では0.35μmとする。
The gate length of the
この後に、第3レジストパターン30は除去される。
Thereafter, the third resist
次いで、図21に示すように、周辺回路領域IIにおいてn型MOSトランジスタが形成される領域にn型不純物をイオン注入し、n型ライトドープ拡散領域31を形成する。そのn型不純物として、例えば、加速エネルギ20KeV、ドーズ量4.0×1013cm-2の条件でリンをイオン注入する。
Next, as shown in FIG. 21, n-type impurities are ion-implanted into a region where the n-type MOS transistor is formed in the peripheral circuit region II to form an n-type light-doped
更に、周辺回路領域IIにおいてp型MOSトランジスタが形成される領域にp型不純物をイオン注入し、p型ライトドープ拡散領域32を形成する。そのp型不純物として、例えば、加速エネルギ20KeV、ドーズ量8.0×1012cm-2の条件でBF2をイオン注入する。
Further, a p-type impurity is ion-implanted into a region where the p-type MOS transistor is formed in the peripheral circuit region II, thereby forming a p-type light-doped
なお、これらn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われる。 The n-type impurity and the p-type impurity are divided using a resist pattern (not shown).
続いて、図22に示すように、シリコン基板1の上側全面にサイドウォール用絶縁膜33として酸化シリコン膜を厚さ約100nmに形成する。
Subsequently, as shown in FIG. 22, a silicon oxide film is formed as a
そして、図23に示すように、サイドウォール用絶縁膜33の上にフォトレジストを塗布し、それを露光現像して第4レジストパターン35を形成する。図示のように、その第4レジストパターン35は、隣接するコントロールゲート17aの間に窓35aを有する。
Then, as shown in FIG. 23, a photoresist is applied on the
次いで、図24に示すように、窓35aの下のサイドウォール用絶縁膜33、保護絶縁膜27、及びトンネル絶縁膜12をエッチングする。これにより、窓35aの下でサイドウォール用絶縁膜33が第1絶縁性サイドウォール33aとして残されると共に、シリコン基板1の表面が露出する。
Next, as shown in FIG. 24, the
この後に、第4レジストパターン35は除去される。
Thereafter, the fourth resist
図33は、この工程を終了した後の断面図である。 FIG. 33 is a cross-sectional view after this process is completed.
同図に示されるように、この工程では、窓35a(図24参照)の下の素子分離絶縁膜6もエッチングして除去される。
As shown in the figure, in this step, the element
続いて、図25に示すように、CVD法によりシリコン基板1の上側全面に厚さ約70nmのシリコン酸化膜を形成した後、その酸化シリコン膜をエッチバックしてコントロールゲート17aとゲート電極17dの横に第2絶縁性サイドウォール34として残す。
Subsequently, as shown in FIG. 25, after a silicon oxide film having a thickness of about 70 nm is formed on the entire upper surface of the
次に、図26に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、酸化雰囲気中において基板温度約800℃、処理時間50分の条件でシリコン基板1を熱酸化し、保護絶縁膜45として熱酸化膜を形成する。
First, the
そして、シリコン基板1の上側全面にフォトレジストを塗布し、それを露光、現像して第5レジストパターン37とする。
Then, a photoresist is applied to the entire upper surface of the
その後、第5レジストパターン37が備える窓37aを通じてシリコン基板1にn型不純物をイオン注入する。これにより、隣接するコントロールゲート17aの間にn型ソースライン38が形成されると共に、周辺回路領域Iのゲート電極17dの横にn型ソース/ドレイン領域39が形成される。
Thereafter, n-type impurities are ion-implanted into the
このイオン注入の条件は特に限定されない。本例では、加速エネルギ60keV、ドーズ量3.0×1015cm-2の条件で砒素をイオン注入する。 The conditions for this ion implantation are not particularly limited. In this example, arsenic ions are implanted under the conditions of an acceleration energy of 60 keV and a dose of 3.0 × 10 15 cm −2 .
ここまでの工程により、シリコン基板1には、フローティングゲート13c、中間絶縁膜16、コントロールゲート17a、ソースライン38、及びソース/ドレイン領域21等を有するフラッシュメモリセルFLが形成されたことになる。
Through the steps so far, the flash memory cell FL having the floating
この後に、第5レジストパターン37は除去される。
Thereafter, the fifth resist
次いで、図27に示すように、周辺回路領域IIのゲート電極17dの横のnウェル4にp型不純物をイオン注入して、p型ソース/ドレイン領域42を形成する。そのp型不純物として、例えば、BF2を加速エネルギ40keV、ドーズ量4.0×1015cm-2の条件でイオン注入する。
Next, as shown in FIG. 27, p-type impurities are ion-implanted into the n-well 4 next to the
なお、このイオン注入は不図示のレジストパターンをマスクにして行われ、セル領域Iとn型ソース/ドレイン領域39には上記のp型不純物は注入されない。
The ion implantation is performed using a resist pattern (not shown) as a mask, and the p-type impurity is not implanted into the cell region I and the n-type source /
ここまでの工程により、周辺回路領域IIには、p型MOSトランジスタTRpとn型MOSトランジスタTRnの基本構造が完成したことになる。 Through the steps so far, the basic structure of the p-type MOS transistor TRp and the n-type MOS transistor TRn is completed in the peripheral circuit region II.
次に、図28に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、シリコン基板1の上側全面に、CVD法により厚さ約100nmの酸化シリコン膜と厚さ約160nmのBPSG膜をこの順に形成し、これらの積層膜を層間絶縁膜40とする。
First, a silicon oxide film having a thickness of about 100 nm and a BPSG film having a thickness of about 160 nm are formed in this order on the entire upper surface of the
そして、各ソース/ドレイン領域21、39、42内の不純物の活性化と、層間絶縁膜40の膜質安定化のために、窒素雰囲気中で基板温度850℃、処理時間30分の条件でアニールを行う。
Then, in order to activate the impurities in the source /
その後に、層間絶縁膜40の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。
Thereafter, the upper surface of the
次いで、層間絶縁膜40をパターニングしてコンタクトホール40a形成し、その中にタングステンを主にして構成される導電性プラグ43をコンタクトホール40a内に埋め込んで、各ソース/ドレイン領域21、39、42に導電性プラグ43を電気的に接続する。
Next, the
更に、層間絶縁膜40の上にアルミニウム膜を含む金属積層膜をスパッタ法で形成する。その金属積層膜はフォトリソグラフィによりパターニングされ、導電性プラグ43と電気的に接続された金属配線41となる。
Further, a metal laminated film including an aluminum film is formed on the
以上により、この半導体装置の基本構造が完成したことになる。 Thus, the basic structure of this semiconductor device is completed.
この半導体装置では、図16を参照して説明したように、素子分離絶縁膜6の傾斜面6aにおいて導電パターン13aの側面が裾を引いたように形成されることで、中間絶縁膜16の残渣16aの横に導電パターン13aのストリンガー13sが残ってしまう。
In this semiconductor device, as described with reference to FIG. 16, the side surface of the
図35は、この半導体装置の電子顕微鏡像を基にして描いた平面図(上)と断面図(下)であり、隣接するフローティングゲート13cの間にストリンガー13sが発生している。
FIG. 35 is a plan view (upper) and a cross-sectional view (lower) drawn based on an electron microscope image of this semiconductor device, and
このストリンガー13sにより、行方向に隣接するフラッシュメモリセルFLのフローティングゲート13c同士が電気的に短絡する。その結果、フローティングゲート13cに蓄積されている電子がストリンガー13sを通じて他のフローティングゲート13cに漏れてしまい、チャージロス不良が発生し易くなる。
By this
特に、このような問題は、図16のように素子分離絶縁膜6と導電パターン13aとの間に位置ずれが発生し、素子分離絶縁膜6の傾斜面6aに導電パターン13aの側面が位置する場合に顕著となる。
In particular, such a problem is caused by a displacement between the element
このように、フラッシュメモリセルを備えた半導体装置では、素子分離絶縁膜6と導電パターン13aとが位置ずれをした場合であっても、チャージロス不良等の不良が発生し難い構造が求められる。
As described above, a semiconductor device including a flash memory cell is required to have a structure in which a defect such as a charge loss defect is unlikely to occur even when the element
本願発明者は、この点に鑑み、以下に説明するような本発明の実施の形態に想到した。なお、以下の各実施形態で参照する図面において、予備的事項で説明したのと同一の要素には予備的事項と同じ符号を付し、その説明は省略する。 In view of this point, the present inventor has come up with an embodiment of the present invention described below. In the drawings referred to in the following embodiments, the same elements as those described in the preliminary matter are denoted by the same reference numerals as those of the preliminary matter, and the description thereof is omitted.
(2)第1実施形態
図36〜図41は、本発明の第1実施形態に係る半導体装置の製造途中の平面図である。
(2) First Embodiment FIGS. 36 to 41 are plan views in the course of manufacturing a semiconductor device according to a first embodiment of the present invention.
図42及び図43は、セル領域Iにおけるこの半導体装置の製造途中の平面図である。そして、図36〜図41のセル領域Iにおける各断面図は、図42及び図43のX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図に相当する。 42 and 43 are plan views in the process of manufacturing the semiconductor device in the cell region I. FIG. 36 to 41 correspond to cross-sectional views taken along lines X1-X1, X2-X2, and Y1-Y1 in FIGS. 42 and 43, respectively.
この半導体装置を作製するには、まず、既述の図1〜図9の工程を行うことにより、図36に示すように、第1導電膜13の上に第1レジストパターン15が形成された構造を得る。
In order to manufacture this semiconductor device, first, the first resist
次に、図37に示すように、第1レジストパターン15をマスクにしながらRIEにより第1導電膜13をドライエッチングし、第1導電膜13を素子分離絶縁膜6の上で互いに分離された複数の導電パターン13aとする。
Next, as shown in FIG. 37, the first
ここで、このエッチングにより導電パターン13aの側面が素子分離絶縁膜6の傾斜面6a上で裾をひくと、予備的事項で説明したような導電パターン13aのストリンガーが後で発生してしまう。
Here, if the side surface of the
そこで、本実施形態では、このエッチングを以下のように2ステップに分けて行うことで、導電パターン13aの側面の裾引きを防止する。
Therefore, in this embodiment, this etching is performed in two steps as described below, thereby preventing the skirting of the side surface of the
図48は、このエッチングで使用されるRIE装置の構成図である。 FIG. 48 is a configuration diagram of the RIE apparatus used in this etching.
このRIE装置100は、減圧可能なチャンバ104と、その内部に互いに対向するように設けられた陰極101及び陽極105とを有する。
The
このうち、陰極101は、シリコン基板1の載置台を兼ねており、不図示のヒータによってシリコン基板1を所定の温度に加熱することができる。また、陰極101と陽極105は、それぞれバイアス用高周波電源102とプラズマ発生用高周波電源103とに接続される。
Among these, the
これらのうち、バイアス用高周波電源102の周波数は例えば13.56MHzであり、プラズマ発生用高周波電源103の周波数は例えば12.56MHzである。
Among these, the frequency of the high
なお、チャンバ104の側壁は、不図示のヒータによって所定の温度に加熱される。
Note that the side wall of the
図44(a)、(b)は、このRIE装置100を用いて行われる2ステップのエッチングについて説明するための断面図である。
FIGS. 44A and 44B are cross-sectional views for explaining the two-step etching performed using the
最初の第1エッチングでは、図44(a)に示すように、第1レジストパターン15で覆われていない部分の第1導電膜13を完全にエッチングして導電パターン13aを形成する。
In the first first etching, as shown in FIG. 44A, a portion of the first
このとき、エッチングガスと第1レジストパターン15との反応により有機系の堆積物90が導電パターン13aの側面13eに付着する。その側面13eのうち、第1レジストパターン15に近い上部13xは、エッチングが素子分離絶縁膜6に達するまでエッチング雰囲気に長時間曝されるため、他の部分と比べて堆積物90が多く付着する。これに対し、素子分離絶縁膜6に近い側面13eの底部13yは、エッチング雰囲気に曝される時間が短いため、上部13xと比較して付着する堆積物90が少ない。
At this time, the
本ステップでのエッチングガスは特に限定されないが、例えばCl2ガス、HBrガス、及びO2含有Heガスの混合ガスがエッチングガスとして使用される。 Although the etching gas in this step is not particularly limited, for example, a mixed gas of Cl 2 gas, HBr gas, and O 2 containing He gas is used as the etching gas.
このうち、Cl2ガスとHBrガスは、アモルファスシリコンよりなる第1導電膜13のエッチングレートを速めるように寄与する。HBrガスは、更に第1レジストパターン15と第1導電膜13とのエッチング選択比を高める役割も担う。そして、O2ガスによって第1導電膜13と素子分離絶縁膜6とのエッチング選択比が高められ、素子分離絶縁膜6がエッチングのストッパとなる。
Of these, Cl 2 gas and HBr gas contribute to increase the etching rate of the first
このような第1エッチングの条件は特に限定されない。本実施形態では以下のような条件を採用する。 The conditions for such first etching are not particularly limited. In the present embodiment, the following conditions are adopted.
・陰極101の温度…60〜70℃
・チャンバ104の側壁の温度…65〜75℃
・チャンバ104内の圧力…4〜8mTorr
・バイアス用高周波電源102のパワー…70〜90W
・プラズマ発生用高周波電源103のパワー…530〜590W
・エッチングガスの流量比(HBr:O2含有He:Cl2)=5:1:1
次の第2エッチングでは、図44(b)に示すように、単位時間あたりに発生する堆積物90の量が第1エッチングのそれよりも多くなるような条件を用いて、側面13eのエッチングを行う。
・ Temperature of cathode 101: 60 to 70 ° C.
-Temperature of the side wall of the
-Pressure in the
・ Power of high
・ Power of high-
Etching gas flow ratio (HBr: O 2 containing He: Cl 2 ) = 5: 1: 1
In the next second etching, as shown in FIG. 44 (b), the
このようにすると、側面13eには、第1エッチングのときよりも多くの堆積物90が堆積する。
As a result,
特に、側面13eの上部13xは、第1エッチングと本エッチングで発生した堆積物90で厚く覆われているので、エッチングが殆ど進行しない。
In particular, since the
これに対し、側面13eの底部13yでは、上部13xと比較して第1エッチングで付着した堆積物90が少なく、且つ第2エッチングで発生した堆積物90も少ない。そのため、底部13yでは堆積物90によるエッチングマスクの効果が薄く、エッチングが基板1の横方向に進行してノッチ13wが形成される。
In contrast, the
また、ノッチ13wよりも上にある側面13eのうち、堆積物90の付着量が比較的少ない下部13zでは、堆積物90のマスク能力が低いため、点線円内のように側面の形状がノッチ13wの窪む方向Tに傾斜する場合もある。
Further, among the
上記のように単位時間あたりに発生する堆積物90の量を第1エッチングよりも増やすには、第1エッチングと比較してO2含有Heガスの流量を増やしてO2ガス流量を増やすか、又はCl2ガスの流量を減らせばよい。或いは、第1エッチングと比較して、陰極101の温度(基板温度)を低くしたり、チャンバ104の側壁の温度を低くしたりしても、単位時間あたりに発生する堆積物90の量を第1エッチングよりも増やすことができる。
In order to increase the amount of
本実施形態では、Cl2ガスの流量を0とし、HBrガスとO2含有Heガスとの混合ガスをエッチングガスとして使用することで、エッチングガス中に含まれるCl2ガスの流量を第1エッチングのそれよりも減らし、単位時間あたりに発生する堆積物90の量を増やす。
In this embodiment, the flow rate of Cl 2 gas contained in the etching gas is set to the first etching by setting the flow rate of Cl 2 gas to 0 and using a mixed gas of HBr gas and O 2 -containing He gas as an etching gas. The amount of
また、この第2エッチングは、第1レジストパターン15で覆われていない部分の素子分離絶縁膜6が露出した状態で行われるため、素子分離絶縁膜6がエッチング雰囲気に曝されて不必要にエッチングされるおそれがある。
In addition, since the second etching is performed in a state where the element
そのため、素子分離絶縁膜6と導電膜13とのエッチング選択比が第1エッチングにおけるよりも高くなるような条件下でこの第2エッチングを行い、素子分離絶縁膜6のエッチングを抑制するのが好ましい。
For this reason, it is preferable to suppress the etching of the element
素子分離絶縁膜6と導電膜13とのエッチング選択比は、エッチングガス中に含まれるO2ガス流量によりコントロールでき、該O2ガス流量を多くするほど素子分離絶縁膜6のエッチング速度が導電膜13のそれよりも低下する。したがって、第2エッチングにおけるO2ガスの流量を第1エッチングにおけるよりも多くすることで、素子分離絶縁膜6と導電膜13とのエッチング選択比を第1エッチングにおけるよりも高くすることができる。
The etching selectivity between the element
これ以外の条件は特に限定されないが、一例として以下のような条件が採用される。 Other conditions are not particularly limited, but the following conditions are adopted as an example.
・陰極101の温度…60〜70℃
・チャンバ104の側壁の温度…65〜75℃
・チャンバ104内の圧力…46〜54mTorr
・バイアス用高周波電源102のパワー…90〜110W
・プラズマ発生用高周波電源103のパワー…570〜630W
・エッチングガスの流量比(HBr:O2含有He)=16:1
図45(a)、(b)は、この2ステップのエッチングを終了後の導電パターン13aのSEMによる断面像を基にして描いた図である。
・ Temperature of cathode 101: 60 to 70 ° C.
-Temperature of the side wall of the
-Pressure in the
・ Power of high
・ Power of high
Etching gas flow ratio (HBr: O 2 containing He) = 16: 1
45 (a) and 45 (b) are diagrams drawn on the basis of a cross-sectional image obtained by SEM of the
これらに示されるように、ノッチ13wは、活性領域ARにおけるシリコン基板1側に窪んだ形状となる。
As shown in these figures, the
また、この例では、ノッチ13wよりも上にある導電パターン13aの側面13eは、シリコン基板1に対して垂直となっている。
In this example, the
この後に、第1レジストパターン15は除去される。
Thereafter, the first resist
図42は、この工程を終了後の平面図である。 FIG. 42 is a plan view after this process is completed.
これに示されるように、導電パターン13aは、行方向に延在するストライプ状の平面形状を有し、列方向に間隔をおいて複数形成される。
As shown in the figure, the
また、導電パターン13aの側面13eは素子分離絶縁膜6上に位置する。そして、上記のノッチ13wの窪みの方向T(図44(b)参照)は、図42に示される列方向に平行となる。
Further, the
次に、図38に示すように、素子分離絶縁膜6と導電パターン13aのそれぞれの上に中間絶縁膜16としてONO膜を形成する。
Next, as shown in FIG. 38, an ONO film is formed as an intermediate insulating
その中間絶縁膜16は、図11を参照して説明したのと同じ条件で形成され、第1熱酸化膜16x、窒化シリコン膜16y、及び第2熱酸化膜16zをこの順に形成してなる。
The intermediate insulating
その後、予備的事項で説明した図12〜図15の工程を行うことにより、図39に示すように、第2レジストパターン20をマスクにしたエッチングを中間絶縁膜16まで行う。
Thereafter, by performing the steps of FIGS. 12 to 15 described in the preliminary items, etching using the second resist
そのエッチングは例えばRIEエッチングチャンバ内で行われ、金属シリサイド膜18と第2導電膜17に対するエッチングガスとしてはCl2ガス、O2ガス、及びHBrガスの混合ガスが使用される。
The etching is performed, for example, in an RIE etching chamber, and a mixed gas of Cl 2 gas, O 2 gas, and HBr gas is used as an etching gas for the
一方、中間絶縁膜16に対するエッチングガスとしては、CF4ガスとO2ガスとの混合ガスが使用される。
On the other hand, as an etching gas for the intermediate insulating
RIEは、シリコン基板1の上面に垂直な方向でエッチングレートが最大となる異方性エッチングである。したがって、導電パターン13aの上面に形成された中間絶縁膜16はエッチングにより完全に除去することが可能であるが、導電パターン13aの側面に形成された中間絶縁膜16は、シリコン基板1の垂直方向の膜厚が他の部分よりも厚いため完全に除去することはできない。
RIE is anisotropic etching that maximizes the etching rate in a direction perpendicular to the upper surface of the
その結果、図39の点線円内に示されるように、導電パターン13aの側面13eに中間絶縁膜16の残渣16aが残ることになる。
As a result, as shown in the dotted circle in FIG. 39, the
次いで、図40に示すように、上記のRIEエッチングチャンバを引き続き使用しながら、エッチングガスをCl2、O2、及びHBrとの混合ガスに切り替える。これにより、第2レジストパターン20で覆われていない部分の導電パターン13aをRIEにより除去し、エッチングされずに残存する導電パターン13aをフローティングゲート13cとする。
Next, as shown in FIG. 40, the etching gas is switched to a mixed gas of Cl 2 , O 2 , and HBr while continuing to use the RIE etching chamber. Thereby, the
このとき、図37のエッチング工程で導電パターン13aの側面13eにノッチ13wを入れておいたので、このエッチングでは残渣16aが導電パターン13aのマスクにならず、残渣16aの横に導電パターン13aのストリンガーが発生しない。
At this time, since the
図43は、この工程を終了した後の平面図である。 FIG. 43 is a plan view after this process is completed.
これに示されるように、中間絶縁膜16の残渣16aは行方向に隣り合う二つのフローティングゲート13cの一方から他方に延在するが、残渣16aの横に導電パターン13aのストリンガーはないので、隣接するフローティングゲート13c同士が電気的に短絡するおそれはない。
As shown in this figure, the
この後は、既述の図17〜図28の工程を行うことにより、図41に示すような本実施形態に係る半導体装置の基本構造を完成させる。 Thereafter, the basic structure of the semiconductor device according to the present embodiment as shown in FIG. 41 is completed by performing the steps shown in FIGS.
以上説明した本実施形態によれば、図44(a)、(b)を参照して説明したように、第1導電膜13に対するエッチングを第1エッチングと第2エッチングに分けて行い、第2エッチングにおいて導電パターン13aの側面にノッチ13wを形成した。
According to the present embodiment described above, as described with reference to FIGS. 44A and 44B, the first
そのため、図40の工程において導電パターン13aをエッチングするときに、中間絶縁膜16の残渣16aが導電パターン13aのマスクにならず、このエッチングが終了した後に残渣16aの横に導電パターン13aのストリンガーが発生しない。
Therefore, when the
よって、導電性のストリンガーによって隣接するフローティングゲート13c同士が電気的に短絡する危険性が低減され、フラッシュメモリのチャージロス不良を低減でき、ひいては半導体装置の歩留まりを向上させることができる。
Therefore, the risk that the adjacent floating
しかも、この方法では、第1導電膜13に対するエッチングを第1エッチング(図44(a))と第2エッチング(図44(b))の2ステップに分けるだけでよく、新たな工程を追加する必要がないので、工程追加に伴うコスト上昇や歩留まり低下の懸念がない。
In addition, in this method, the etching for the first
ところで、導電パターン13aのノッチ13wの後退量は、以下に説明するように、上記の第2エッチング(図44(b))におけるエッチング時間により調節できる。
Incidentally, the amount of retreat of the
図46(a)、(b)は、第2エッチングのエッチング時間を変えた場合における、導電パターン13aのSEMによる断面像を基にして描いた図である。このうち、図46(a)は、第2エッチングのエッチング時間を65秒とした場合のもので、図46(b)は35秒としたものである。
FIGS. 46A and 46B are diagrams drawn on the basis of a cross-sectional image of the
なお、ノッチ13wの後退量ΔLは、ノッチ13wが活性領域AR側に最も後退した点Aと、導電パターン13aの側面のうち活性領域ARから最も離れた点Bとの間隔を言う。
Note that the recess amount ΔL of the
図46(a)に示すように、第2エッチングのエッチング時間が65秒の場合は後退量ΔLが約12.57nmとなる。これに対し、図46(b)に示すように、エッチング時間が35秒の場合は後退量ΔLが約6.86nmとなる。 As shown in FIG. 46A, when the etching time of the second etching is 65 seconds, the receding amount ΔL is about 12.57 nm. On the other hand, as shown in FIG. 46B, when the etching time is 35 seconds, the retraction amount ΔL is about 6.86 nm.
この結果をグラフに示すと図47のようになる。 This result is shown in a graph in FIG.
図47において、グラフの横軸は第2エッチングのエッチング時間を示し、縦軸は後退量ΔLを示す。これに示されるように、第2エッチングのエッチング時間を長くすることで、後退量ΔLが大きくなることが明らかとなった。 In FIG. 47, the horizontal axis of the graph represents the etching time of the second etching, and the vertical axis represents the retreat amount ΔL. As shown in this, it has been clarified that the receding amount ΔL is increased by increasing the etching time of the second etching.
また、本願発明者が行った別の調査によれば、第2エッチングのエッチング時間が同一であっても、エッチングガスに含まれるO2ガスの流量を多くすることによって後退量ΔLが大きくなることも明らかとなった。 Further, according to another investigation conducted by the present inventor, even when the etching time of the second etching is the same, the retraction amount ΔL is increased by increasing the flow rate of the O 2 gas contained in the etching gas. It became clear.
このように、第2エッチングにおけるエッチング時間やO2ガスの流量を制御することにより、所望の後退量ΔLを有するノッチ13wを形成することができる。
Thus, by controlling the etching time and the flow rate of O 2 gas in the second etching, it is possible to form the
(3)第2実施形態
上記した第1実施形態では、LOCOS用の素子分離絶縁膜6の傾斜面上において、導電パターン13aの裾引きが発生するのを防止した。
(3) Second Embodiment In the first embodiment described above, the occurrence of the skirting of the
そのような裾引きは、LOCOSに限らず、STI(Shallow Trench Isolation)用の素子分離絶縁膜の上面に傾斜面が生じている場合でも発生する。 Such tailing occurs not only in LOCOS but also when an inclined surface is formed on the upper surface of an element isolation insulating film for STI (Shallow Trench Isolation).
本実施形態では、素子分離構造としてSTIを採用した場合について説明する。 In the present embodiment, a case where STI is adopted as the element isolation structure will be described.
図49〜図54は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第1実施形態で説明した要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。 49 to 54 are cross-sectional views of the semiconductor device according to the present embodiment during manufacture. In these drawings, the elements described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.
この半導体装置を製造するには、まず、図49に示すように、p型シリコン基板1の表面を熱酸化して厚さが約3nmの熱酸化膜2を形成する。更に、その熱酸化膜2の上に、CVD法により窒化シリコン膜3を厚さ約120nmに形成する。
In order to manufacture this semiconductor device, first, as shown in FIG. 49, the surface of the p-
次に、図50に示すように、フォトリソグラフィにより窒化シリコン膜3をパターニングする。そして、この窒化シリコン膜3をマスクにして熱酸化膜2とシリコン基板1とをRIEでエッチングすることにより、シリコン基板1に素子分離溝1aを形成する。
Next, as shown in FIG. 50, the
次いで、図51に示すように、素子分離溝1a内と窒化シリコン膜3の上に、素子分離絶縁膜70としてCVD法により酸化シリコン膜を形成し、その素子分離絶縁膜で素子分離溝1aを完全に埋め込む。
Next, as shown in FIG. 51, a silicon oxide film is formed as the element
その後に、図52に示すように、窒化シリコン膜3上の余分な素子分離絶縁膜70をCMP法により研磨して除去し、素子分離溝1a内にのみ素子分離絶縁膜70を残す。
Thereafter, as shown in FIG. 52, the excess element
次に、図53に示すように、燐酸溶液で窒化シリコン膜3をウエットエッチングし、更にフッ酸溶液で熱酸化膜2をウエットエッチングすることにより、シリコン基板1の清浄面を露出させる。
Next, as shown in FIG. 53, the
この後は、予備的事項で説明した図6〜図28の工程を行うことにより、図54に示すような本実施形態に係る半導体装置の基本構造を完成させる。 Thereafter, the basic structure of the semiconductor device according to the present embodiment as shown in FIG. 54 is completed by performing the steps of FIGS. 6 to 28 described in the preliminary matters.
このようにして形成されたSTI用の素子分離絶縁膜6は、例えば図53のウエットエッチング工程において熱酸化膜2を除去するときにエッチングされ、その上面に傾斜面が形成されることがある。
The STI element
予備的事項で説明したように、その傾斜面は、第1導電膜13のエッチング工程(図10)において、導電パターン13aの側面の裾引きを助長してしまう。
As described in the preliminary matter, the inclined surface facilitates the skirting of the side surface of the
そのため、このようにSTIにより素子分離を行う場合においても、第1実施形態のように2ステップのエッチング(図44(a)、(b))により第1導電膜13をエッチングし、導電パターン13aの側面にノッチ13wを形成するのが好ましい。第1実施形態で説明したように、そのノッチ13wによって導電パターン13aのストリンガーが発生するのが抑制され、隣接するフローティングゲート13cがストリンガーによって電気的に短絡する危険性が低減される。
Therefore, even when element isolation is performed by STI in this way, the first
以下に、本発明の特徴について付記する。 The features of the present invention will be described below.
(付記1) 半導体基板と、
前記半導体基板に形成される素子分離絶縁膜と、
前記半導体基板の上、及び前記素子分離絶縁膜の上に形成され、前記素子分離絶縁膜の上に側面を有する導電パターンと、
前記素子分離絶縁膜の上、前記導電パターンの上、及び前記導電パターンの前記側面に形成される絶縁膜と
を有し、
前記導電パターンの前記側面にノッチが形成されたことを特徴とする半導体装置。
(Appendix 1) a semiconductor substrate;
An element isolation insulating film formed on the semiconductor substrate;
A conductive pattern formed on the semiconductor substrate and on the element isolation insulating film and having a side surface on the element isolation insulating film;
An insulating film formed on the element isolation insulating film, on the conductive pattern, and on the side surface of the conductive pattern;
A semiconductor device, wherein a notch is formed on the side surface of the conductive pattern.
(付記2) 前記素子分離絶縁膜は、前記半導体基板の第1方向に延在し、
前記絶縁膜は、前記第1方向に直交する第2方向に延在し、
前記ノッチは、前記第2方向であって前記半導体基板側に窪んだ形状を有することを特徴とする付記1に記載の半導体装置。
(Appendix 2) The element isolation insulating film extends in a first direction of the semiconductor substrate,
The insulating film extends in a second direction orthogonal to the first direction;
2. The semiconductor device according to
(付記3) 前記導電パターンは、該導電パターンの前記側面の底部に前記ノッチを有し、
前記ノッチよりも上にある前記導電パターンの前記側面が前記半導体基板に垂直、又は前記ノッチよりも上にある前記導電パターンの前記側面の下部が前記ノッチの窪む方向に傾斜していることを特徴とする付記2に記載の半導体装置。
(Additional remark 3) The said conductive pattern has the said notch in the bottom part of the said side surface of this conductive pattern,
The side surface of the conductive pattern above the notch is perpendicular to the semiconductor substrate, or the lower portion of the side surface of the conductive pattern above the notch is inclined in a direction in which the notch is recessed. The semiconductor device according to
(付記4) 前記素子分離絶縁膜は、前記半導体基板の表面に対して傾斜した傾斜面と平坦部とを有し、前記ノッチは前記傾斜面又は平坦部の上にあることを特徴とする付記2又は付記3に記載の半導体装置。
(Additional remark 4) The said element isolation insulating film has the inclined surface and flat part which were inclined with respect to the surface of the said semiconductor substrate, and the said notch is on the said inclined surface or flat part. 2 or the semiconductor device according to
(付記5) 前記導電パターンはフラッシュメモリセルのフローティングゲートであり、
前記絶縁膜は前記フラッシュメモリセルの中間絶縁膜であり、
前記中間絶縁膜の上に前記フラッシュメモリセルのコントロールゲートが形成されたことを特徴とする付記1〜付記4のいずれかに記載の半導体装置。
(Supplementary Note 5) The conductive pattern is a floating gate of a flash memory cell,
The insulating film is an intermediate insulating film of the flash memory cell;
5. The semiconductor device according to any one of
(付記6) 半導体基板に素子分離絶縁膜を形成し、
前記素子分離絶縁膜の上に導電膜を形成し、
前記導電膜を第1エッチング及び第2エッチングによりパターニングして導電パターンとすることを含み、
前記第2エッチングの条件は、該第2エッチングにより前記導電パターンの側面に堆積する堆積物が前記第1エッチングにより前記側面に堆積する堆積物よりも多くなる条件であることを特徴とする半導体装置の製造方法。
(Appendix 6) An element isolation insulating film is formed on a semiconductor substrate,
Forming a conductive film on the element isolation insulating film;
Patterning the conductive film by first etching and second etching to form a conductive pattern,
The condition of the second etching is a condition in which the deposit deposited on the side surface of the conductive pattern by the second etching is larger than the deposit deposited on the side surface by the first etching. Manufacturing method.
(付記7) 前記第2エッチングの条件は、単位時間あたりに発生する前記堆積物の量が、前記第1エッチングの条件におけるよりも多くなる条件であることを特徴とする付記6に記載の半導体装置の製造方法。
(Supplementary note 7) The semiconductor according to
(付記8) 前記導電膜としてシリコン膜を形成し、
前記第1エッチングと前記第2エッチングの少なくとも一方においてCl2ガスを含むエッチングガスを用い、
前記第2エッチングにおける前記Cl2ガスの流量を前記第1エッチングにおけるよりも減らすことにより、前記第2エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第1エッチングにおけるよりも増やすことを特徴とする付記7に記載の半導体装置の製造方法。
(Appendix 8) A silicon film is formed as the conductive film,
An etching gas containing Cl 2 gas is used in at least one of the first etching and the second etching,
By reducing the flow rate of the Cl 2 gas in the second etching than in the first etching, the amount of the deposit generated per unit time in the second etching is increased more than that in the first etching.
(付記9) 前記導電膜としてシリコン膜を形成し、
前記第1エッチングと前記第2エッチングの少なくとも一方においてO2ガスを含むエッチングガスを用い、
前記第2エッチングにおける前記O2ガスの流量を前記第1エッチングにおけるよりも増やすことにより、前記第2エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第1エッチングにおけるよりも増やすことを特徴とする付記7に記載の半導体装置の製造方法。
(Appendix 9) A silicon film is formed as the conductive film,
An etching gas containing O 2 gas is used in at least one of the first etching and the second etching,
By increasing the flow rate of the O 2 gas in the second etching than in the first etching, the amount of the deposit generated per unit time in the second etching is increased compared with that in the first etching.
(付記10) 前記導電膜としてシリコン膜を形成し、
前記第2エッチングにおける基板温度を前記第1エッチングにおけるよりも低くすることにより、前記第2エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第1エッチングにおけるよりも増やすことを特徴とする付記7に記載の半導体装置の製造方法。
(Appendix 10) A silicon film is formed as the conductive film,
The amount of the deposit generated per unit time in the second etching is increased more than that in the first etching by making the substrate temperature in the second etching lower than that in the first etching. A method for manufacturing a semiconductor device according to
(付記11) 前記導電膜としてシリコン膜を形成し、
前記第2エッチングで使用されるエッチングチャンバの側壁の温度を前記第1エッチングにおけるよりも低くすることにより、前記第2エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第1エッチングにおけるよりも増やすことを特徴とする付記7に記載の半導体装置の製造方法。
(Appendix 11) A silicon film is formed as the conductive film,
By making the temperature of the sidewall of the etching chamber used in the second etching lower than that in the first etching, the amount of the deposit generated per unit time in the second etching is smaller than that in the first etching. 8. The method of manufacturing a semiconductor device according to
(付記12) 前記第1エッチング及び前記第2エッチングにおけるエッチングガスとして、Cl2ガス、O2ガス、及びHBrの少なくとも一つを含むガスを使用することを特徴とする付記8〜付記11のいずれかに記載の半導体装置の製造方法。
As (Supplementary Note 12) etching gas in the first etching and the second etching, Cl 2 gas, any appended 8
(付記13) 前記第1エッチングと前記第2エッチングは、反応性イオンエッチングにより行われることを特徴とする付記8〜付記11のいずれかに記載の半導体装置の製造方法。
(Additional remark 13) The said 1st etching and said 2nd etching are performed by reactive ion etching, The manufacturing method of the semiconductor device in any one of Additional remark 8-
(付記14) 前記第2エッチングにより、前記導電パターンの側面にノッチが形成されることを特徴とする付記6〜付記13のいずれかに記載の半導体装置の製造方法。
(Supplementary note 14) The method for manufacturing a semiconductor device according to any one of
(付記15) 前記第2エッチングのエッチング時間、又は該第2エッチングのエッチングガス中に含まれるO2ガス流量により、前記ノッチの後退量を制御することを特徴とする付記14に記載の半導体装置の製造方法。
(Supplementary note 15) The semiconductor device according to
(付記16) 前記第2エッチングの条件は、前記第1エッチングの条件と比較して、前記素子分離絶縁膜と前記導電膜とのエッチング選択比が高くなる条件であることを特徴とする付記6〜付記15のいずれかに記載の半導体装置の製造方法。
(Supplementary Note 16) The
(付記17) 前記素子分離絶縁膜として酸化シリコン膜を形成すると共に、前記導電膜としてシリコン膜を形成し、
前記第1エッチング及び前記第2エッチングにおけるエッチングガスとしてCl2ガスとO2ガスとを含むガスを用いて、
前記第2エッチングの前記条件を、前記エッチングガス中のO2ガスの流量が前記第1エッチングにおけるよりも多くなる条件とすることを特徴とする付記16に記載の半導体装置の製造方法。
(Appendix 17) A silicon oxide film is formed as the element isolation insulating film, and a silicon film is formed as the conductive film.
Using a gas containing Cl 2 gas and O 2 gas as an etching gas in the first etching and the second etching,
18. The method of manufacturing a semiconductor device according to
(付記18) 前記素子分離絶縁膜の上、前記導電パターンの上、及び該導電パターンの側面に絶縁膜を形成し、
前記絶縁膜の上にコントロールゲート用導電膜を形成し、
前記前記コントロールゲート用導電膜をパターニングしてコントロールゲートにし、
前記絶縁膜をパターニングして前記コントロールゲートの下に残し、
前記導電パターンをパターニングして前記コントロールゲートの下にフローティングゲートとして残すことを特徴とする付記6〜付記17のいずれかに記載の半導体装置の製造方法。
(Supplementary Note 18) An insulating film is formed on the element isolation insulating film, on the conductive pattern, and on a side surface of the conductive pattern.
Forming a control gate conductive film on the insulating film;
Patterning the conductive film for the control gate to form a control gate;
Patterning the insulating film and leaving it under the control gate;
18. The method for manufacturing a semiconductor device according to any one of
1…シリコン基板、1a…素子分離溝、2…熱酸化膜、3…窒化シリコン膜、4…nウェル、6…素子分離絶縁膜、10…不純物拡散領域、11…トンネル絶縁膜、13…第1導電膜、13a…導電パターン、13s…ストリンガー、13c…フローティングゲート、15…第1レジストパターン、15a…窓、16…中間絶縁膜、16a…中間絶縁膜の残渣、17…第2導電膜、17a…コントロールゲート、17d…ゲート電極、19…キャップ絶縁膜、20…第2レジストパターン、21…n型ソース/ドレイン領域、27…保護絶縁膜、30…第3レジストパターン、31…n型ライトドープ拡散領域、32…p型ライトドープ拡散領域、33…サイドウォール用絶縁膜、33a…第1絶縁性サイドウォール、34…第2絶縁性サイドウォール、35…第4レジストパターン、35a…窓、37…第5レジストパターン、37a…窓、38…n型ソースライン、39…n型ソース/ドレイン領域、40…層間絶縁膜、41…金属配線、42…p型ソース/ドレイン領域、43…導電性プラグ、45…保護絶縁膜、70…素子分離絶縁膜、100…RIE装置、101…陰極、102…バイアス用高周波電源、103…プラズマ発生用高周波電源、104…チャンバ、105…陽極。
DESCRIPTION OF
Claims (6)
前記素子分離絶縁膜の上に導電膜を形成し、
前記導電膜を第1エッチング及び第2エッチングによりパターニングして導電パターンとすることを含み、
前記第2エッチングの条件は、該第2エッチングにより前記導電パターンの側面に堆積する堆積物が前記第1エッチングにより前記側面に堆積する堆積物よりも多くなる条件であることを特徴とする半導体装置の製造方法。 Forming an element isolation insulating film on a semiconductor substrate;
Forming a conductive film on the element isolation insulating film;
Patterning the conductive film by first etching and second etching to form a conductive pattern,
The condition of the second etching is a condition in which the deposit deposited on the side surface of the conductive pattern by the second etching is larger than the deposit deposited on the side surface by the first etching. Manufacturing method.
前記第1エッチングと前記第2エッチングの少なくとも一方においてCl2ガスを含むエッチングガスを用い、
前記第2エッチングにおける前記Cl2ガスの流量を前記第1エッチングにおけるよりも減らすことにより、前記第2エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第1エッチングにおけるよりも増やすことを特徴とする請求項2に記載の半導体装置の製造方法。 Forming a silicon film as the conductive film;
An etching gas containing Cl 2 gas is used in at least one of the first etching and the second etching,
By reducing the flow rate of the Cl 2 gas in the second etching than in the first etching, the amount of the deposit generated per unit time in the second etching is increased more than that in the first etching. The method of manufacturing a semiconductor device according to claim 2, wherein:
前記第1エッチングと前記第2エッチングの少なくとも一方においてO2ガスを含むエッチングガスを用い、
前記第2エッチングにおける前記O2ガスの流量を前記第1エッチングにおけるよりも増やすことにより、前記第2エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第1エッチングにおけるよりも増やすことを特徴とする請求項2に記載の半導体装置の製造方法。 Forming a silicon film as the conductive film;
An etching gas containing O 2 gas is used in at least one of the first etching and the second etching,
By increasing the flow rate of the O 2 gas in the second etching than in the first etching, the amount of the deposit generated per unit time in the second etching is increased compared with that in the first etching. The method of manufacturing a semiconductor device according to claim 2, wherein:
前記第2エッチングにおける基板温度を前記第1エッチングにおけるよりも低くすることにより、前記第2エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第1エッチングにおけるよりも増やすことを特徴とする請求項2に記載の半導体装置の製造方法。 Forming a silicon film as the conductive film;
The amount of the deposit generated per unit time in the second etching is increased more than that in the first etching by making the substrate temperature in the second etching lower than that in the first etching. A method for manufacturing a semiconductor device according to claim 2.
前記第2エッチングで使用されるエッチングチャンバの側壁の温度を前記第1エッチングにおけるよりも低くすることにより、前記第2エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第1エッチングにおけるよりも増やすことを特徴とする請求項2に記載の半導体装置の製造方法。 Forming a silicon film as the conductive film;
By making the temperature of the sidewall of the etching chamber used in the second etching lower than that in the first etching, the amount of the deposit generated per unit time in the second etching is smaller than that in the first etching. The method of manufacturing a semiconductor device according to claim 2, wherein
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