JP2013140868A - 半導体装置 - Google Patents
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Abstract
【解決手段】実施形態によれば、p型半導体基板11Pに形成された貫通孔30に絶縁膜31を介して導電性材料が埋め込まれた貫通ビア32が形成される半導体装置が提供される。半導体装置は、貫通ビア32の近傍のp型半導体基板11Pの上部にn型ウェル13Nと、n型ウェル13Nに接続される電極22と、電極22の近傍でp型半導体基板11Pに接続される電極23と、を備える。
【選択図】図1
Description
図1は、第1の実施形態による半導体装置の構成を模式的に示す図であり、(a)は一部側面断面図であり、(b)は、(a)のA−A断面図である。半導体装置は、p型シリコン基板などのp型半導体基板11P上にたとえばNAND型フラッシュメモリを構成するメモリセルなどの他の素子が形成された半導体チップである。メモリセル部などは、実施形態とは直接に関係がないため、図示を省略している。
図6は、第2の実施形態による半導体装置の構成を模式的に示す断面図である。この半導体装置は、第1の実施形態の図1において、p型半導体基板11Pに接続される側の電極23を基板の裏面側に配置した構造としている。この場合にも、電極23の貫通ビア32からの距離は、電極22の貫通ビア32からの距離Rに比して長くなるように、電極22,23は設けられる。なお、図1と同一の構成要素には、同一の符号を付してその説明を省略している。また、このような構成によっても、逆バイアス電圧を電極22,23に印加することで空乏層14を貫通ビア32の周囲を覆うように成長させることができる。その結果、第2の実施形態によっても、第1の実施形態と同様の効果を得ることができる。
図7は、第3の実施形態による半導体装置の構成を模式的に示す平面断面図である。第1の実施形態では、1つの貫通ビアを囲むように、半導体基板の上部に半導体基板とは逆導電型のウェルを形成していたが、第3の実施形態では、図7(a)に示されるように、複数の貫通ビア32の周囲を一括して囲むように、p型半導体基板11Pの上部にn型ウェル13Nを設けるようにしてもよい。図7(a)の例では、直線状に配列された5つの貫通ビア32の周囲を囲むようにn型ウェル13Nがp型半導体基板11Pの上部に設けられている。このような構成でも、p型半導体基板11Pとn型ウェル13Nとの間に逆バイアス電圧を印加することで、それぞれの貫通ビア32の周囲を囲むように空乏層14が成長し、貫通ビア32やビアパッド33,34と、p型半導体基板11Pとの間の電気的容量を低減することができる。
Claims (10)
- 第1導電型の半導体基板に形成された貫通孔に絶縁膜を介して導電性材料が埋め込まれた貫通ビアが形成される半導体装置において、
前記貫通ビアの近傍の前記半導体基板の上部に第2導電型のウェルと、
前記ウェルに接続される第1電極と、
前記半導体基板に接続される第2電極と、
を備え、
前記ウェルは、前記貫通ビアの周囲を囲む環状に形成されることを特徴とする半導体装置。 - 第1導電型の半導体基板に形成された貫通孔に絶縁膜を介して導電性材料が埋め込まれた貫通ビアが形成される半導体装置において、
前記貫通ビアの近傍の前記半導体基板の上部に第2導電型のウェルと、
前記ウェルに接続される第1電極と、
前記半導体基板に接続される第2電極と、
を備えることを特徴とする半導体装置。 - 前記半導体基板は、前記貫通ビアを複数有し、
前記ウェルは、前記複数の貫通ビアに対して共通して設けられることを特徴とする請求項1または2に記載の半導体装置。 - 前記半導体基板は、前記貫通ビアを複数有し、
前記ウェルはそれぞれの前記貫通ビアに対して設けられることを特徴とする請求項1または2に記載の半導体装置。 - 前記第2電極は、前記半導体基板の前記第1電極が配置される側の主面に設けられることを特徴とする請求項1から4のいずれか1つに記載の半導体装置。
- 前記第2電極は、前記半導体基板の前記第1電極が配置される主面とは反対側の主面上に設けられることを特徴とする請求項1から4のいずれか1つに記載の半導体装置。
- 前記半導体基板と前記ウェルとのpn接合が逆バイアス状態となるように、前記第1電極と前記第2電極に電圧を印加することを特徴とする請求項1から6のいずれか1つに記載の半導体装置。
- 前記ウェルは、前記貫通ビアから、前記半導体基板の厚さの範囲内に設けられることを特徴とする請求項1から7のいずれか1つに記載の半導体装置。
- 前記ウェルは、前記第1電極と前記第2電極との間に逆バイアス電圧を印加したときに生じる空乏層が前記貫通ビアに到達する位置に設けられることを特徴とする請求項1から7のいずれか1つに記載の半導体装置。
- 前記第1電極と前記第2電極との間には、当該半導体装置が有する素子が動作している間に、定常的に逆バイアス電圧が印加されることを特徴とする請求項1から9のいずれか1つに記載の半導体装置。
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