JP2013138069A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2013138069A JP2013138069A JP2011287637A JP2011287637A JP2013138069A JP 2013138069 A JP2013138069 A JP 2013138069A JP 2011287637 A JP2011287637 A JP 2011287637A JP 2011287637 A JP2011287637 A JP 2011287637A JP 2013138069 A JP2013138069 A JP 2013138069A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- igbt
- regions
- cell regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 193
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 239000010410 layer Substances 0.000 claims description 31
- 239000002344 surface layer Substances 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 230000003467 diminishing effect Effects 0.000 abstract 1
- 239000000463 material Substances 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 157
- 230000001629 suppression Effects 0.000 description 10
- 238000011084 recovery Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000002441 reversible effect Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000004132 cross linking Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 230000002401 inhibitory effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 210000004460 N cell Anatomy 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明は、IGBTとダイオードが同じ半導体基板に形成されてなる半導体装置に関する。 The present invention relates to a semiconductor device in which an IGBT and a diode are formed on the same semiconductor substrate.
IGBTとダイオードが同じ半導体基板に形成されてなる半導体装置〔RC(逆導通)−IGBT〕が、例えば、特開2007−288158号公報(特許文献1)と特開2010−263215号公報(特許文献2)に開示されている。 A semiconductor device [RC (reverse conduction) -IGBT] in which an IGBT and a diode are formed on the same semiconductor substrate is disclosed in, for example, Japanese Patent Application Laid-Open No. 2007-288158 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2010-263215 (Patent Document). 2).
特許文献1と特許文献2に記載されたRC−IGBTは、いずれも、半導体基板の主面側表層部に形成された繰り返し構造をIGBTとダイオードとで完全に共用し、裏面側表層部に形成されたのP導電型とN導電型の各領域でIGBT領域とダイオード領域を分離する構造(以下、混在型と呼ぶ)のRC−IGBTである。混在型RC−IGBTにおけるダイオードは、半導体基板の主面側に専用のP導電型アノード領域を有しておらず、IGBTのP導電型チャネル形成領域をアノードとする、ボディダイオードである。
In both RC-IGBTs described in
特許文献1に記載された半導体装置およびその設計方法は、混在型RC−IGBTにおける裏面構造の基本的な考え方を示すもので、
半導体基板の裏面側におけるIGBTのコレクタ層の最小幅をドリフト層の抵抗率と厚さ等で決まる所定値より大きく設定することで、IGBTのスナップバックを抑制するものである。また、特許文献2に記載された逆導電半導体デバイスにおいては、IGBTのスナップバックを抑制するため、半導体基板の裏面側における中心部分に、最小幅をドリフト層の厚さより大きく設定したIGBTのコレクタ領域を配置するようにしている。
The semiconductor device and the design method described in
By setting the minimum width of the IGBT collector layer on the back surface side of the semiconductor substrate to be larger than a predetermined value determined by the resistivity and thickness of the drift layer, the snapback of the IGBT is suppressed. Further, in the reverse conductive semiconductor device described in
IGBTとダイオードが同じ半導体基板に形成されてなる半導体装置には、上記特許文献1,2に記載されている混在型の構造の他に、言わば、分離型とセミ混在型といった別の構造がある。分離型RC−IGBTは、専用動作するIGBTセル領域とダイオードセル領域が半導体基板において完全に分離して配置された構造を有している。セミ混在型RC−IGBTは、専用動作するIGBTセル領域とダイオードセル領域が半導体基板に隣接して交互に配置された構造を有しており、ダイオードセル領域との境界近くにおけるIGBTセル領域のP導電型チャネル形成領域は、ダイオードのアノードとして機能する。従って、セミ混在型RC−IGBTは、専用動作するIGBTセル領域とダイオードセル領域の面積を小さくすることができ、分離型RC−IGBTに較べて小型化が可能である。
The semiconductor device in which the IGBT and the diode are formed on the same semiconductor substrate has other structures such as a separate type and a semi-mixed type in addition to the mixed type structure described in
また、セミ混在型RC−IGBTにおいては、専用動作するIGBTセル領域の主面側直下にはP導電型のコレクタ領域が配置されており、専用動作するダイオードセル領域の主面側直下にはN導電型のカソード領域が配置されている。このため、FWDとして機能するダイオードセル領域のリカバリ動作時においては、混在型RC−IGBTに較べてIGBTセル領域の主面側に流れ込むリカバリ電流を抑制することができ、高破壊耐量を実現することができる。また、セミ混在型RC−IGBTは、専用動作するIGBTセル領域とダイオードセル領域が交互に配置されており、混在型RC−IGBTに較べて低損失を実現できる。 In the semi-mixed RC-IGBT, a P-conductivity type collector region is disposed immediately below the main surface side of the IGBT cell region operating exclusively, and N is disposed immediately below the main surface side of the diode cell region operating exclusively. A conductive cathode region is disposed. For this reason, at the time of recovery operation of the diode cell region functioning as FWD, the recovery current flowing into the main surface side of the IGBT cell region can be suppressed as compared with the mixed RC-IGBT, and high breakdown resistance can be realized. Can do. In addition, the semi-mixed RC-IGBT has an IGBT cell region and a diode cell region which are exclusively operated, and can realize a lower loss than the mixed RC-IGBT.
以上のように、セミ混在型RC−IGBTは、混在型RC−IGBTに較べて、上記した高破壊耐量と低損失の長所を有している。しかしながら、セミ混在型RC−IGBTにおいて、上記した長所を阻害することなく、IGBTセル領域のスナップバックを抑制するための最適な構造は、まだ明らかになっていない。 As described above, the semi-mixed RC-IGBT has the advantages of the above-described high destruction resistance and low loss compared to the mixed RC-IGBT. However, in the semi-mixed RC-IGBT, the optimum structure for suppressing the snapback of the IGBT cell region without inhibiting the above-described advantages has not yet been clarified.
そこで本発明の目的は、専用動作するIGBTセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置(セミ混在型RC−IGBT)であって、高破壊耐量と低損失の長所を阻害することなく、IGBTセル領域のスナップバックが抑制可能な半導体装置を提供することにある。 Therefore, an object of the present invention is a semiconductor device (semi-mixed RC-IGBT) in which dedicated IGBT cell regions and diode cell regions are alternately arranged adjacent to a semiconductor substrate, and has a high breakdown resistance and low loss. An object of the present invention is to provide a semiconductor device capable of suppressing the snapback of the IGBT cell region without hindering the advantages of the above.
請求項1に記載の半導体装置は、短冊形状の複数のIGBTセル領域と複数のダイオードセル領域とが、隣接してN導電型の半導体基板に交互に配置されてなる半導体装置であって、前記IGBTセル領域において、半導体基板の裏面側の表層部にコレクタ領域となるP導電型の第1領域が形成され、前記第1領域の直上において、主面側の表層部にチャネル形成領域となるP導電型の第2領域が形成され、該第2領域の表層部にN導電型のエミッタ領域が形成されてなり、前記ダイオードセル領域において、前記第1領域と同じ半導体基板の裏面側の表層部にカソード領域となるN導電型で半導体基板より高濃度の第3領域が形成され、前記第3領域の直上において、主面側の表層部に前記第2領域と同じ層でアノード領域となるP導電型の第4領域が形成されてなり、前記複数のIGBTセル領域が、短冊形状の幅の狭い狭短冊幅領域と、狭短冊幅領域より幅の広い少なくとも1つの広短冊幅領域とで構成されてなり、前記複数のIGBTセル領域における各第1領域が、同じ層のP導電型で形成された架橋部領域で連結されている。
The semiconductor device according to
上記半導体装置は、専用動作する短冊形状の複数のIGBTセル領域と複数のダイオードセル領域とがN導電型の半導体基板に隣接して交互に配置されてなる構造を有した、所謂、セミ混在型のRC(逆導通)−IGBTである。 The semiconductor device is a so-called semi-mixed type having a structure in which a plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions that operate exclusively are alternately arranged adjacent to an N-conductivity type semiconductor substrate. RC (reverse conduction) -IGBT.
専用動作するIGBTセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型RC−IGBTは、ダイオードセル領域との境界近くにおけるIGBTセル領域のP導電型チャネル形成領域が、ダイオードのアノードとしても機能する。従って、セミ混在型RC−IGBTは、専用動作するダイオードセル領域の占有面積を小さくすることができ、IGBTセル領域とダイオードセル領域を半導体基板において完全に分離して配置する分離型RC−IGBTに較べて、小型化が可能である。 The semi-mixed RC-IGBT in which IGBT cell regions and diode cell regions that operate exclusively are alternately arranged adjacent to each other has a P-conductivity type channel formation region in the IGBT cell region near the boundary with the diode cell region. Also works. Therefore, the semi-mixed RC-IGBT can reduce the occupation area of the diode cell region for exclusive operation, and is a separate RC-IGBT in which the IGBT cell region and the diode cell region are arranged completely separated on the semiconductor substrate. Compared to this, it is possible to reduce the size.
セミ混在型RC−IGBTである上記半導体装置においては、専用動作するIGBTセル領域の裏面側の表層部に、コレクタ領域となるP導電型の第1領域が形成されており、ダイオードセル領域の裏面側の表層部に、カソード領域となるN導電型で半導体基板より高濃度の第3領域が形成されている。このため、FWDとして機能するダイオードセル領域のリカバリ動作時においては、半導体基板の主面側表層部に形成された繰り返し構造をIGBTとダイオードとで完全に共用する混在型RC−IGBTに較べて、IGBTセル領域の主面側に流れ込むリカバリ電流を抑制することができ、高破壊耐量を実現することができる。また、上記半導体装置においては、専用動作するIGBTセル領域とダイオードセル領域が交互に配置されており、混在型RC−IGBTに較べて、低損失を実現できる。このように、セミ混在型RC−IGBTである上記半導体装置は、混在型RC−IGBTに較べて、高破壊耐量と低損失の長所を有している。 In the semiconductor device which is a semi-mixed RC-IGBT, a P-conductivity type first region serving as a collector region is formed in the surface layer portion on the back surface side of the IGBT cell region operating exclusively, and the back surface of the diode cell region. In the surface layer portion on the side, a third region having an N conductivity type and a higher concentration than the semiconductor substrate is formed as a cathode region. For this reason, in the recovery operation of the diode cell region functioning as FWD, compared with the mixed RC-IGBT in which the repeated structure formed on the main surface side surface layer portion of the semiconductor substrate is completely shared by the IGBT and the diode, The recovery current flowing into the main surface side of the IGBT cell region can be suppressed, and a high breakdown resistance can be realized. Further, in the semiconductor device, the IGBT cell regions and the diode cell regions that operate exclusively are alternately arranged, and a low loss can be realized as compared with the mixed RC-IGBT. As described above, the semiconductor device which is a semi-mixed RC-IGBT has advantages of high breakdown resistance and low loss compared to the mixed RC-IGBT.
さらに、上記半導体装置は、IGBTセル領域のスナップバックを抑制するため、前記複数のIGBTセル領域が、短冊形状の幅の狭い狭短冊幅領域と、狭短冊幅領域より幅の広い少なくとも1つの広短冊幅領域とで構成され、前記複数のIGBTセル領域における裏面側の各第1領域が、同じ層のP導電型で形成された架橋部領域で連結された構造を有している。 Further, in the semiconductor device, in order to suppress snapback of the IGBT cell region, the plurality of IGBT cell regions include a narrow strip width region having a narrow strip shape and at least one wide region wider than the narrow strip width region. Each of the first regions on the back surface side of the plurality of IGBT cell regions is connected by a bridging portion region formed of the P conductivity type of the same layer.
短冊形状のIGBTセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型RC−IGBTである上記半導体装置において、高破壊耐量と低損失を確保するためには、短冊形状のIGBTセル領域の幅を狭くして、短いピッチでダイオードセル領域と交互に配置する必要がある。 In the semiconductor device, which is a semi-mixed RC-IGBT in which strip-shaped IGBT cell regions and diode cell regions are alternately arranged adjacent to each other, a strip-shaped IGBT cell is used in order to ensure high breakdown resistance and low loss. It is necessary to reduce the width of the region and alternately arrange the diode cell region at a short pitch.
一方、スナップバックを抑制するためには、混在型RC−IGBTで検討されたように、IGBTセル領域の裏面側におけるコレクタ領域(第1領域)の最小幅が、ドリフト層の抵抗率と厚さ等で決まる所定値より大きく設定されている必要がある。何故なら、P導電型の広いコレクタ領域を確保することによって、N導電型のカソードから離れた場所の電位を上昇させることができ、導電率変調させるためのコレクタからのホール注入を促進できるからである。 On the other hand, in order to suppress snapback, as discussed in the mixed RC-IGBT, the minimum width of the collector region (first region) on the back side of the IGBT cell region is the resistivity and thickness of the drift layer. It must be set larger than a predetermined value determined by the above. This is because by securing a wide collector region of P conductivity type, the potential at a location away from the N conductivity type cathode can be increased, and hole injection from the collector for conductivity modulation can be promoted. is there.
そこで、上記半導体装置においては、高破壊耐量と低損失を確保するための狭短冊幅領域とスナップバックを抑制するための広短冊幅領域とでIGBTセル領域を構成し、半導体基板の裏面側において、コレクタである狭短冊幅領域の第1領域と広短冊幅領域の第1領域を、同じ層のP導電型で形成された架橋部領域で連結するようにしている。この架橋部領域は、広短冊幅領域における裏面側の第1領域のコレクタ電位を、狭短冊幅領域における裏面側の第1領域のコレクタ電位に伝えるための領域である。架橋部領域を設けることで、広短冊幅領域における1つのIGBTセルがひとたびONすると、広短冊幅領域における別のIGBTセルだけでなく、架橋部領域を介して狭短冊幅領域のIGBTセルまで連鎖的にONさせることができる。これによって、ONする領域をIGBTセル領域の全体に瞬時に広げることができ、高破壊耐量と低損失の長所を阻害することなく、IGBTセル領域のスナップバックを同時に抑制することが可能となる。 Therefore, in the above semiconductor device, an IGBT cell region is configured by a narrow strip width region for ensuring high breakdown tolerance and low loss and a wide strip width region for suppressing snapback, and on the back side of the semiconductor substrate. The first region of the narrow strip width region, which is the collector, and the first region of the wide strip width region are connected by a bridging portion region formed of the P conductivity type of the same layer. This bridging portion region is a region for transmitting the collector potential of the first region on the back surface side in the wide strip width region to the collector potential of the first region on the back surface side in the narrow strip region. By providing a bridging region, once one IGBT cell in the wide strip region is turned ON, not only another IGBT cell in the wide strip region, but also a narrow strip region IGBT cell is linked through the bridging region. Can be turned on automatically. As a result, the ON region can be instantaneously expanded over the entire IGBT cell region, and snapback of the IGBT cell region can be suppressed simultaneously without impairing the advantages of high breakdown tolerance and low loss.
以上のようにして、上記半導体装置は、専用動作するIGBTセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置(セミ混在型RC−IGBT)であって、高破壊耐量と低損失の長所を阻害することなく、IGBTセル領域のスナップバックが抑制可能な半導体装置とすることができる。 As described above, the semiconductor device is a semiconductor device (semi-mixed RC-IGBT) in which IGBT cell regions and diode cell regions that operate exclusively are alternately arranged adjacent to the semiconductor substrate, and are highly destructive. A semiconductor device capable of suppressing the snapback of the IGBT cell region without hindering the advantages of withstand capability and low loss can be obtained.
上記半導体装置において、スナップバックを抑制するための前記広短冊幅領域の幅は、請求項2に記載のように、断面方向においてドリフト層となる前記第1領域から第2領域までの半導体基板からなるN導電型層の厚さの2倍以上に設定されてなることが好ましい。
In the semiconductor device, the width of the wide strip width region for suppressing the snapback is as defined in
また、高破壊耐量と低損失を確保するための前記狭短冊幅領域の幅は、請求項3に記載のように、断面方向においてドリフト層となる前記第1領域から第2領域までの半導体基板からなるN導電型層の厚さの2倍より小さく設定されてなることが好ましい。
Further, the width of the narrow strip width region for ensuring high breakdown tolerance and low loss is a semiconductor substrate from the first region to the second region serving as a drift layer in the cross-sectional direction as claimed in
上記半導体装置においては、請求項4に記載のように、半導体基板の裏面側における第1領域、第3領域および架橋部領域を合わせた領域が、半導体基板のチップ形状に合わせて、四角形状に形成されてなることが好ましい。
In the semiconductor device, as described in
上記半導体装置は、例えば請求項5に記載のように、前記架橋部領域の直上において、前記第2領域および第4領域と同じP導電型の領域が形成され、前記エミッタ領域が形成されていない、非活性領域が配置されてなる構成とすることができる。
In the semiconductor device, for example, as in
すなわち、上記非活性領域は、主面側と裏面側が同じP導電型の領域であり、エミッタ領域も形成されていないため、ダイオードやIGBTとしては機能しない非活性の領域である。 That is, the non-active region is a non-active region that does not function as a diode or IGBT because the main surface side and the back surface side are the same P conductivity type region and the emitter region is not formed.
従って、この場合には請求項6に記載のように、前記架橋部領域の幅が前記狭短冊幅領の幅より狭く設定されてなり、架橋部領域を必要最小限に設定して、非活性領域の占有面積をできるだけ小さくすることが好ましい。 Therefore, in this case, as described in claim 6, the width of the bridging portion region is set to be narrower than the width of the narrow strip width region, the bridging portion region is set to a necessary minimum, and inactive It is preferable to make the area occupied by the region as small as possible.
上記半導体装置において、半導体基板のチップ寸法が小さい場合には、請求項7に記載のように、前記架橋部領域が、交互に配置されてなる短冊形状の複数のIGBTセル領域および複数のダイオードセル領域と直交するようにして、該複数のIGBTセル領域と複数のダイオードセル領域の中央に1つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。 In the semiconductor device, when the chip size of the semiconductor substrate is small, a plurality of strip-shaped IGBT cell regions and a plurality of diode cells in which the bridging region is alternately arranged as described in claim 7 In order to achieve both suppression of snapback and downsizing, it is preferable that one is arranged at the center of the plurality of IGBT cell regions and the plurality of diode cell regions so as to be orthogonal to the region. is there.
また、半導体基板のチップ寸法が大きい場合には、請求項8に記載のように、前記架橋部領域が、交互に配置されてなる短冊形状の複数のIGBTセル領域および複数のダイオードセル領域と直交するようにして、該複数のIGBTセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。 In addition, when the chip size of the semiconductor substrate is large, as described in claim 8, the bridging portion region is orthogonal to a plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions arranged alternately. Thus, a configuration in which a plurality of IGBT cell regions and a plurality of diode cell regions are arranged at a predetermined repetition pitch is a preferable configuration for achieving both suppression of snapback and miniaturization. .
さらに、前記架橋部領域は、請求項9に記載のように、半導体基板の外周領域において、前記第1領域と第3領域を取り囲むように形成されていてもよい。 Furthermore, as described in claim 9, the bridging portion region may be formed so as to surround the first region and the third region in the outer peripheral region of the semiconductor substrate.
また、半導体基板のチップ寸法が小さい場合には、請求項10に記載のように、前記広短冊幅領域が、複数のIGBTセル領域と複数のダイオードセル領域の中央に1つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。 When the chip size of the semiconductor substrate is small, the wide strip width region is arranged at the center of the plurality of IGBT cell regions and the plurality of diode cell regions as described in claim 10. This is a preferable configuration for achieving both suppression of snapback and downsizing.
また、半導体基板のチップ寸法が大きい場合には、請求項11に記載のように、前記広短冊幅領域が、複数のIGBTセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。 In addition, when the chip size of the semiconductor substrate is large, as described in claim 11, a plurality of the wide strip width regions are arranged in a plurality of IGBT cell regions and a plurality of diode cell regions at a predetermined repetition pitch. It is a preferable configuration to achieve both suppression of snapback and downsizing.
上記半導体装置は、請求項12に記載のように、前記架橋部領域の幅が、前記狭短冊幅領域の幅より広く設定されてなり、架橋部領域の直上において、前記第2領域および第4領域と同じP導電型の領域が形成され、前記エミッタ領域が形成された、第2IGBTセル領域が配置されてなる構成とすることもできる。 In the semiconductor device, as described in claim 12, a width of the bridge portion region is set wider than a width of the narrow strip region, and the second region and the fourth region are directly above the bridge portion region. The same P conductivity type region as the region may be formed, and the second IGBT cell region in which the emitter region is formed may be arranged.
以上のようにして、上記した半導体装置は、いずれも専用動作するIGBTセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置(セミ混在型RC−IGBT)であって、高破壊耐量と低損失の長所を阻害することなく、IGBTセル領域のスナップバックが抑制可能な半導体装置とすることができる。 As described above, each of the semiconductor devices described above is a semiconductor device (semi-mixed RC-IGBT) in which the dedicated IGBT cell regions and diode cell regions are alternately arranged adjacent to the semiconductor substrate. The semiconductor device can suppress the snapback of the IGBT cell region without hindering the advantages of high breakdown tolerance and low loss.
従って、上記半導体装置は、請求項13に記載のように、小型であると共に、高破壊耐量、低損失およびスナップバック抑制が必要とされる、車載用のインバータ回路に好適に用いることができる。 Therefore, as described in claim 13, the semiconductor device can be suitably used for an in-vehicle inverter circuit that is small in size and requires high breakdown resistance, low loss, and snapback suppression.
以下、本発明を実施するための形態を、図に基づいて説明する。 DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
図1は、本発明に係る半導体装置の一例を示す図で、図1(a)は、半導体装置100の主面側の構成を模式的に示した上面図であり、図1(b)は、半導体装置100の裏面側の構成を示した断面図である。
FIG. 1 is a diagram showing an example of a semiconductor device according to the present invention. FIG. 1A is a top view schematically showing the configuration of the main surface side of the
また、図2(a)は、図1(a)に示した二点鎖線A−A位置での断面図であり、図2(b)は、図1(a)に示した二点鎖線B−B位置での断面図である。尚、図1(b)は、図2に示した二点鎖線C−C位置での断面図である。 2A is a cross-sectional view at the position of the two-dot chain line AA shown in FIG. 1A, and FIG. 2B is the two-dot chain line B shown in FIG. It is sectional drawing in -B position. FIG. 1B is a cross-sectional view at the position of the two-dot chain line CC shown in FIG.
図1と図2に示す半導体装置100は、短冊形状の複数のIGBTセル領域10a,10bと複数のダイオードセル領域20とが、隣接してN導電型(N−)の半導体基板30に交互に配置されてなる半導体装置である。半導体装置100では、隣接して交互に配置された上記IGBTセル領域10a,10bとダイオードセル領域20を合わせた領域が、図1(a)に示すように、半導体基板の外周部(非活性領域60b)を除いた内部領域に、チップ形状に合わせて、四角形状に形成されている。
The
図2に示すように、半導体装置100のIGBTセル領域10a,10bにおいて、半導体基板30の裏面側の表層部には、コレクタ領域となるP導電型(P+)の第1領域1a,1bが形成されている。また、該第1領域1a,1bの直上において、主面側の表層部には、チャネル形成領域となるP導電型(P)の第2領域2a,2bが形成され、該第2領域2a,2bの表層部にN導電型(N+)のエミッタ領域が形成され、該第2領域2a,2bを貫通するようにして縦型のゲートMOS構造(トレンチゲート構造)が形成されている。
As shown in FIG. 2, in the
半導体装置100のダイオードセル領域20において、前記第1領域1a,1bと同じ半導体基板30の裏面側の表層部には、カソード領域となるN導電型(N+)で半導体基板30より高濃度の第3領域3が形成されている。また、該第3領域3の直上において、主面側の表層部には、前記第2領域2a,2bと同じ層でアノード領域となるP導電型(P)の第4領域4が形成されている。
In the
半導体装置100における複数のIGBTセル領域10a,10bは、図1(a)に示すように、短冊形状の幅の狭い狭短冊幅領域10aと、該狭短冊幅領域10aより幅の広い少なくとも1つの広短冊幅領域10bとで構成されている。そして、複数のIGBTセル領域10a,10bにおける裏面側の各第1領域1a,1bが、図1(b)と図2(b)に示すように、同じ層のP導電型(P+)で形成された架橋部領域5a,5bで連結されている。
As shown in FIG. 1A, the plurality of
図1(b)の中央において、IGBTセル領域10a,10bの裏面側における第1領域1a,1bを連結している架橋部領域5aは、交互に配置されてなる短冊形状の複数のIGBTセル領域10a,10bおよび複数のダイオードセル領域20と直交するようにして、該複数のIGBTセル領域10a,10bと複数のダイオードセル領域20の中央に1つ配置されている。また、図1(b)において破線で区分した架橋部領域5bは、半導体基板の外周領域において、IGBTセル領域10a,10bの裏面側における第1領域1a,1bを連結している領域である。架橋部領域5aは、図1(a)に示した半導体基板の外周部(非活性領域60b)と対向しており、半導体基板の裏面側の外周領域において、IGBTセル領域10a,10bの第1領域1a,1bとダイオードセル領域20の第3領域3を取り囲むように形成されている。
In the center of FIG. 1B, the bridging
尚、前述したように、半導体装置100では、隣接して交互に配置されてなる上記IGBTセル領域10a,10bとダイオードセル領域20を合わせた領域が、半導体基板のチップ形状に合わせて、四角形状に形成されている。従って、半導体基板の裏面側における第1領域1a,1b、第3領域3および架橋部領域5aを合わせた領域も、図1(b)において破線で識別したように、半導体基板のチップ形状に合わせて四角形状に形成されている。
Note that, as described above, in the
図2(b)に示すように、半導体装置100では、前記架橋部領域5a,5bの直上において、IGBTセル領域10a,10bの第2領域2a,2bおよびダイオードセル領域20の第4領域4と同じP導電型(P)の領域6が形成され、該領域6にはN導電型(N+)のエミッタ領域が形成されていない。このため、半導体装置100は、図1(a)に白抜きで示したように、四角形状に形成された複数のIGBTセル領域10a,10bと複数のダイオードセル領域20の中央と半導体基板の外周部に、非活性領域60a,60bが配置された構成となっている。すなわち、該非活性領域60a,60bは、主面側の領域6が裏面側の架橋部領域5a,5bと同じP導電型の領域であり、エミッタ領域も形成されていないため、ダイオードやIGBTとしては機能しない非活性の領域である。
As shown in FIG. 2B, in the
尚、図1(a)において複数のIGBTセル領域10a,10bと複数のダイオードセル領域20の中央に配置されている非活性領域60aは、主面側にP導電型(P)の領域6があり、近くの裏面側にダイオードセル領域のN導電型のカソードがある。このため、非活性領域60aは、ダイオードセル領域20と同程度の細い幅に設定することで、ダイオードとして機能させることができる。
In FIG. 1A, the
図1と図2に示す半導体装置100は、専用動作する短冊形状の複数のIGBTセル領域10a,10bと複数のダイオードセル領域20とがN導電型の半導体基板30に隣接して交互に配置されてなる構造を有した、所謂、セミ混在型のRC(逆導通)−IGBTである。
A
専用動作するIGBTセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型RC−IGBTは、ダイオードセル領域との境界(図2の破線)近くにおけるIGBTセル領域のP導電型チャネル形成領域(図2の第2領域2a,2b)は、近くの裏面側にダイオードセル領域のN導電型のカソードがあるため、ダイオードのアノードとしても機能する。従って、セミ混在型RC−IGBTは、専用動作するダイオードセル領域の占有面積を小さくすることができ、IGBTセル領域とダイオードセル領域を半導体基板において完全に分離して配置する分離型RC−IGBTに較べて、小型化が可能である。
The semi-mixed RC-IGBT in which the IGBT cell region and the diode cell region, which are operated exclusively, are alternately arranged adjacent to each other, forms a P-conductivity type channel in the IGBT cell region near the boundary with the diode cell region (broken line in FIG. 2) The region (
セミ混在型RC−IGBTである上記半導体装置100においては、専用動作するIGBTセル領域10a,10bの裏面側の表層部に、コレクタ領域となるP導電型(P+)の第1領域1a,1bが形成されており、ダイオードセル領域20の裏面側の表層部に、カソード領域となるN導電型(N+)で半導体基板30より高濃度の第3領域3が形成されている。このため、FWDとして機能するダイオードセル領域20のリカバリ動作時においては、半導体基板の主面側表層部に形成された繰り返し構造をIGBTとダイオードとで完全に共用する背景技術で説明した混在型RC−IGBTに較べて、IGBTセル領域10a,10bの主面側に流れ込むリカバリ電流を抑制することができ、高破壊耐量を実現することができる。また、上記半導体装置100においては、専用動作するIGBTセル領域10a,10bとダイオードセル領域20が交互に配置されており、混在型RC−IGBTに較べて、低損失を実現できる。このように、セミ混在型RC−IGBTである上記半導体装置100は、混在型RC−IGBTに較べて、高破壊耐量と低損失の長所を有している。
In the
さらに、上記半導体装置100は、IGBTセル領域のスナップバックを抑制するため、前記複数のIGBTセル領域が、短冊形状の幅の狭い狭短冊幅領域10aと、狭短冊幅領域10aより幅の広い少なくとも1つの広短冊幅領域10bとで構成され、前記複数のIGBTセル領域における裏面側の各第1領域1a,1bが、同じ層のP導電型(P+)で形成された架橋部領域5a,5bで連結された構造を有している。
Further, in the
短冊形状のIGBTセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型RC−IGBTである上記半導体装置100において、高破壊耐量と低損失を確保するためには、短冊形状のIGBTセル領域の幅を狭くして、短いピッチでダイオードセル領域と交互に配置する必要がある。
In the
一方、上記半導体装置100において、スナップバックを抑制するためには、混在型RC−IGBTで検討されたように、IGBTセル領域の裏面側におけるコレクタ領域(第1領域)の最小幅が、ドリフト層の抵抗率と厚さ等で決まる所定値より大きく設定されている必要がある。何故なら、P導電型の広いコレクタ領域を確保することによって、N導電型のカソードから離れた場所の電位を上昇させることができ、導電率変調させるためのコレクタからのホール注入を促進できるからである。
On the other hand, in the
そこで、上記半導体装置100においては、高破壊耐量と低損失を確保するための狭短冊幅領域10aとスナップバックを抑制するための広短冊幅領域10bとでIGBTセル領域10a,10bを構成し、半導体基板30の裏面側において、コレクタである狭短冊幅領域10aの第1領域1aと広短冊幅領域10bの第1領域1bを、同じ層のP導電型で形成された架橋部領域5a,5bで連結するようにしている。この架橋部領域5a,5bは、広短冊幅領域10bにおける裏面側の第1領域1bのコレクタ電位を、狭短冊幅領域10aにおける裏面側の第1領域1aのコレクタ電位に伝えるための領域である。架橋部領域5a,5bを設けることで、広短冊幅領域10bにおける1つのIGBTセルがひとたびONすると、広短冊幅領域10bにおける別のIGBTセルだけでなく、架橋部領域5a,5bを介して、狭短冊幅領域10aのIGBTセルまで連鎖的にONさせることができる。これによって、ONする領域をIGBTセル領域10a,10bの全体に瞬時に広げることができ、高破壊耐量と低損失の長所を阻害することなく、IGBTセル領域10a,10bのスナップバックを同時に抑制することが可能となる。
Therefore, in the
以上のようにして、図1と図2で例示した半導体装置100は、専用動作するIGBTセル領域10a,10bとダイオードセル領域20が半導体基板30に隣接して交互に配置されてなる半導体装置(セミ混在型RC−IGBT)であって、高破壊耐量と低損失の長所を阻害することなく、IGBTセル領域10a,10bのスナップバックが抑制可能な半導体装置とすることができる。
As described above, the
尚、図1と図2に示した半導体装置100のIGBTは、縦型のゲートMOS構造(トレンチゲート構造)を有している。しかしながら、これに限らず、チャネル形成領域であるP導電型(P)の第2領域2a,2b上にゲート絶縁膜とゲート電極が形成された、横型のゲートMOS構造を有してなるIGBTであっても、同様に、高破壊耐量と低損失の長所を阻害することなく、IGBTセル領域のスナップバックが抑制可能な半導体装置とすることができる。
Note that the IGBT of the
次に、図1と図2で例示した半導体装置100の細部について、より詳しく説明する。
Next, details of the
図2(a)に示すように、上記半導体装置100において、スナップバックを抑制するための広短冊幅領域10bの幅2*L2は、半導体基板30の不純物濃度やフィールドストップ層の有無にもよるが、一般的に、断面方向においてドリフト層となる第1領域1bから第2領域2bまでの半導体基板30からなるN導電型層の厚さDの2倍以上に設定(L2≧D)されてなることが好ましい。
As shown in FIG. 2A, in the
また、セミ混在型RC−IGBTである半導体装置100において、高破壊耐量と低損失を確保するための狭短冊幅領域10aの幅2*L1は、一般的に、断面方向においてドリフト層となる第1領域1aから第2領域2aまでの半導体基板30からなるN導電型層の厚さDの2倍より小さく設定(L1<D)されてなることが好ましい。
Further, in the
図3は、シミュレーションにより上記広短冊幅領域10bと架橋部領域5aの有無によるスナップバックの抑制効果を検証した結果で、IGBTのI−V特性を示した図である。
FIG. 3 is a graph showing the IV characteristics of the IGBT as a result of verifying the effect of suppressing the snapback by the presence or absence of the wide
図3(a)は、広短冊幅領域10bの幅を小さくしてL2<Dに設定すると共に、架橋部領域5aを無くした場合であり、この条件では、著しいスナップバックが発生してしまう。
FIG. 3A shows a case where the width of the wide
図3(b)は、広短冊幅領域10bの幅を大きくしてL2>Dに設定されているが、架橋部領域5aが無い場合である。図3(b)の条件では、著しいスナップバックは見られなくなるものの、I−V特性が滑らかに変化せずにガタツキが見られ、IGBTセル領域の一部で部分的なスナップバックが発生していると考えられる。
FIG. 3B shows a case where the width of the wide
図3(c)は、広短冊幅領域10bの幅を大きくしてL2>Dに設定すると共に、架橋部領域5aを形成した場合である。この条件では、I−V特性が滑らかに変化しており、スナップバックが完全に抑制されている。
FIG. 3C shows a case where the width of the wide
以上のようにして、図1と図2で例示した半導体装置100は、専用動作するIGBTセル領域10a,10bとダイオードセル領域20が半導体基板30に隣接して交互に配置されてなる半導体装置(セミ混在型RC−IGBT)であって、高破壊耐量と低損失の長所を阻害することなく、IGBTセル領域のスナップバックが抑制可能な半導体装置とすることができる。
As described above, the
図4は、広短冊幅領域10bの設定幅L2とIGBTスナップバック電圧の関係を、シミュレーションにより検証した結果である。図4に示すように、広短冊幅領域10bの幅2*L2がドリフト層となるN導電型層の厚さDの2倍以上に設定(L2≧D)されている場合には、スナップバック電圧を十分に低減することができる。
FIG. 4 shows the result of verifying the relationship between the set width L2 of the wide
前述したように、図1と図2で例示した半導体装置100は、架橋部領域5aの直上において、第2領域2a、2bおよび第4領域4と同じP導電型の領域6が形成され、エミッタ領域が形成されていない、非活性領域60aが配置された構成となっている。該非活性領域60aは、主面側と裏面側が同じP導電型の領域であり、エミッタ領域も形成されていないため、ダイオードやIGBTとしては機能しない非活性の領域である。
As described above, in the
従って、半導体装置100においては、図2(b)に示す架橋部領域5aの幅W1が、狭短冊幅領域10a(第1領域1a)の幅2*L1より狭く設定されてなり、架橋部領域5aを必要最小限に設定して、非活性領域60aの占有面積をできるだけ小さくすることが好ましい。
Therefore, in the
次に、図1と図2に示した半導体装置100の変形例について説明する。
Next, a modification of the
図5と図6は、それぞれ、半導体装置100の変形例である半導体装置101,102を示す図で、(a)は、半導体装置101,102の主面側の構成を模式的に示した上面図であり、(b)は、半導体装置101,102の裏面側の構成を示した断面図である。尚、以下に例示する各半導体装置において、図1と図2で例示した半導体装置100と同様の部分については、同じ符号を付した。
FIGS. 5 and 6 are views showing
半導体基板のチップ寸法が小さい場合には、図1と図2で例示した半導体装置100のように、架橋部領域5aが、交互に配置されてなる短冊形状の複数のIGBTセル領域10a,10bおよび複数のダイオードセル領域20と直交するようにして、該複数のIGBTセル領域10a,10bと複数のダイオードセル領域20の中央に1つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。
When the chip size of the semiconductor substrate is small, like the
半導体基板のチップ寸法が大きい場合には、図5に例示した半導体装置101のように、架橋部領域5c,5a,5d(従って、非活性領域60c,60a,60d)が、交互に配置されてなる短冊形状の複数のIGBTセル領域10a,10bおよび複数のダイオードセル領域20と直交するようにして、該複数のIGBTセル領域10a,10bと複数のダイオードセル領域20に所定の繰り返しピッチP1で複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。
When the chip size of the semiconductor substrate is large, as in the
また、半導体基板のチップ寸法が半導体装置100より小さい場合には、図6に例示した半導体装置102のように、半導体基板の外周領域において第1領域1a,1bと第3領域3を取り囲むように形成された架橋部領域5b(従って、非活性領域60b)だけにしてもよい。
Further, when the chip size of the semiconductor substrate is smaller than the
図7は、半導体装置100の別の変形例である半導体装置110を示す図で、(a)は、半導体装置110の主面側の構成を模式的に示した上面図であり、(b)は、半導体装置110の裏面側の構成を示した断面図である。尚、図7では、半導体基板の外周部における架橋部領域5b(従って、非活性領域60b)の記載を省略している。
FIG. 7 is a view showing a
半導体基板のチップ寸法が小さい場合には、図1と図2で例示した半導体装置100のように、広短冊幅領域10bが、複数のIGBTセル領域10a,10bと複数のダイオードセル領域20の中央に1つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。
When the chip size of the semiconductor substrate is small, as in the
半導体基板のチップ寸法が大きい場合には、図7で例示した半導体装置110のように、広短冊幅領域10bが、複数のIGBTセル領域10a,10bと複数のダイオードセル領域20に所定の繰り返しピッチP2で複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。
When the chip size of the semiconductor substrate is large, as in the
図8は、半導体装置100の別の変形例である半導体装置120を示す図で、(a)は、半導体装置120の主面側の構成を模式的に示した上面図であり、(b)は、半導体装置120の裏面側の構成を示した断面図である。
FIG. 8 is a view showing a
図8に示す半導体装置120は、架橋部領域5eの幅W2が、狭短冊幅領域10aの幅2*L1より広く設定されている。そして、図2に相当する半導体装置120の厚さ方向の断面図を省略したが、架橋部領域5eの直上において、第2領域2a,2bおよび第4領域4と同じP導電型の領域が形成され、該領域の表層部にエミッタ領域が形成された、図8(a)に示す第2IGBTセル領域70eが配置された構成となっている。
In the
図8の半導体装置120においては、架橋部領域5eが十分に太く設定(W2>2*L1)されているため、ダイオードのリカバリ時の少数キャリア流入があったとしても、広いエミッタ領域で分散することができる。
In the
以上のようにして、上記した半導体装置は、いずれも専用動作するIGBTセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置(セミ混在型RC−IGBT)であって、高破壊耐量と低損失の長所を阻害することなく、IGBTセル領域のスナップバックが抑制可能な半導体装置とすることができる。 As described above, each of the semiconductor devices described above is a semiconductor device (semi-mixed RC-IGBT) in which the dedicated IGBT cell regions and diode cell regions are alternately arranged adjacent to the semiconductor substrate. The semiconductor device can suppress the snapback of the IGBT cell region without hindering the advantages of high breakdown tolerance and low loss.
従って、上記半導体装置は、小型であると共に、高破壊耐量、低損失およびスナップバック抑制が必要とされる、車載用のインバータ回路に好適に用いることができる。 Therefore, the semiconductor device can be suitably used for a vehicle-mounted inverter circuit that is small in size and requires high breakdown tolerance, low loss, and snapback suppression.
100〜102,110,120 半導体装置
10a IGBTセル領域(狭短冊幅領域)
10b IGBTセル領域(広短冊幅領域)
1a,1b 第1領域
2a,2b 第2領域
3 第3領域
4 第4領域
5a〜5e 架橋部領域
20 ダイオードセル領域
30 半導体基板
60a〜60d 非活性領域
70e 第2IGBTセル領域
100 to 102, 110, 120
10b IGBT cell area (wide strip width area)
DESCRIPTION OF
Claims (13)
前記IGBTセル領域において、
前記半導体基板の裏面側の表層部に、コレクタ領域となるP導電型の第1領域が形成され、前記第1領域の直上において、主面側の表層部に、チャネル形成領域となるP導電型の第2領域が形成され、該第2領域の表層部にN導電型のエミッタ領域が形成されてなり、
前記ダイオードセル領域において、
前記第1領域と同じ半導体基板の裏面側の表層部に、カソード領域となるN導電型で前記半導体基板より高濃度の第3領域が形成され、前記第3領域の直上において、主面側の表層部に、前記第2領域と同じ層でアノード領域となるP導電型の第4領域が形成されてなり、
前記複数のIGBTセル領域が、短冊形状の幅の狭い狭短冊幅領域と、前記狭短冊幅領域より幅の広い少なくとも1つの広短冊幅領域とで構成されてなり、
前記複数のIGBTセル領域における各第1領域が、同じ層のP導電型で形成された架橋部領域で連結されてなることを特徴とする半導体装置。 A semiconductor device in which a plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions are alternately arranged adjacent to each other on an N conductivity type semiconductor substrate,
In the IGBT cell region,
A P conductivity type first region serving as a collector region is formed in a surface layer portion on the back surface side of the semiconductor substrate, and a P conductivity type serving as a channel formation region is formed on the surface layer portion on the main surface side immediately above the first region. A second region is formed, and an N conductivity type emitter region is formed on a surface layer portion of the second region,
In the diode cell region,
A third region having a higher conductivity than the semiconductor substrate and having an N conductivity type as a cathode region is formed on the surface layer portion on the back surface side of the same semiconductor substrate as the first region. In the surface layer portion, a fourth region of P conductivity type that becomes the anode region in the same layer as the second region is formed,
The plurality of IGBT cell regions are composed of a narrow strip width region having a narrow strip shape and at least one wide strip width region wider than the narrow strip width region,
Each of the first regions in the plurality of IGBT cell regions is connected by a bridging portion region formed of the same layer P conductivity type.
前記交互に配置されてなる短冊形状の複数のIGBTセル領域および複数のダイオードセル領域と直交するようにして、該複数のIGBTセル領域と複数のダイオードセル領域の中央に1つ配置されてなることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。 The bridging region is
A plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions, which are alternately arranged, are arranged at the center of the plurality of IGBT cell regions and the plurality of diode cell regions. The semiconductor device according to claim 1, wherein:
前記交互に配置されてなる短冊形状の複数のIGBTセル領域および複数のダイオードセル領域と直交するようにして、該複数のIGBTセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。 The bridging region is
A plurality of strip-shaped IGBT cell regions and a plurality of diode cell regions that are alternately arranged are arranged at a predetermined repetition pitch in the plurality of IGBT cell regions and the plurality of diode cell regions. The semiconductor device according to claim 1, wherein:
前記半導体基板の外周領域において、前記第1領域と第3領域を取り囲むように形成されてなることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。 The bridging region is
9. The semiconductor device according to claim 1, wherein the semiconductor device is formed so as to surround the first region and the third region in an outer peripheral region of the semiconductor substrate. 10.
前記複数のIGBTセル領域と複数のダイオードセル領域の中央に1つ配置されてなることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。 The wide strip width region is
10. The semiconductor device according to claim 1, wherein one semiconductor device is arranged at a center of the plurality of IGBT cell regions and the plurality of diode cell regions. 11.
前記複数のIGBTセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。 The wide strip width region is
10. The semiconductor device according to claim 1, wherein a plurality of IGBT cell regions and a plurality of diode cell regions are arranged at a predetermined repetition pitch. 11.
前記架橋部領域の直上において、前記第2領域および第4領域と同じP導電型の領域が形成され、前記エミッタ領域が形成された、第2IGBTセル領域が配置されてなることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。 The width of the bridge portion region is set wider than the width of the narrow strip region,
The second IGBT cell region in which the same P conductivity type region as that of the second region and the fourth region is formed and the emitter region is formed is disposed immediately above the bridging region. Item 5. The semiconductor device according to any one of Items 1 to 4.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011287637A JP5742711B2 (en) | 2011-12-28 | 2011-12-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011287637A JP5742711B2 (en) | 2011-12-28 | 2011-12-28 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013138069A true JP2013138069A (en) | 2013-07-11 |
JP5742711B2 JP5742711B2 (en) | 2015-07-01 |
Family
ID=48913562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011287637A Active JP5742711B2 (en) | 2011-12-28 | 2011-12-28 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5742711B2 (en) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9147758B2 (en) | 2013-12-17 | 2015-09-29 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
CN106098762A (en) * | 2016-07-26 | 2016-11-09 | 电子科技大学 | A kind of RC IGBT device and preparation method thereof |
CN106098764A (en) * | 2016-07-26 | 2016-11-09 | 电子科技大学 | A kind of dual pathways RC LIGBT device and preparation method thereof |
CN106098763A (en) * | 2016-07-26 | 2016-11-09 | 电子科技大学 | A kind of RC LIGBT device and preparation method thereof |
CN106129110A (en) * | 2016-07-26 | 2016-11-16 | 电子科技大学 | A kind of dual pathways RC IGBT device and preparation method thereof |
JP2017500749A (en) * | 2013-12-23 | 2017-01-05 | アーベーベー・テクノロジー・アーゲー | Reverse conducting semiconductor element |
US9887191B2 (en) | 2014-09-29 | 2018-02-06 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
JP2018129448A (en) * | 2017-02-09 | 2018-08-16 | 株式会社東芝 | Semiconductor device |
KR20190085857A (en) * | 2018-01-11 | 2019-07-19 | 도요타 지도샤(주) | Semiconductor apparatus |
CN110140220A (en) * | 2017-07-18 | 2019-08-16 | 富士电机株式会社 | Semiconductor device |
US10700184B2 (en) | 2018-03-20 | 2020-06-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
CN111863743A (en) * | 2019-04-26 | 2020-10-30 | 三菱电机株式会社 | Semiconductor device with a plurality of semiconductor chips |
CN113224152A (en) * | 2020-02-05 | 2021-08-06 | 株式会社东芝 | Semiconductor device with a plurality of semiconductor chips |
JPWO2020129186A1 (en) * | 2018-12-19 | 2021-10-28 | 三菱電機株式会社 | Semiconductor device |
US11532738B2 (en) | 2019-08-09 | 2022-12-20 | Fuji Electric Co., Ltd. | Semiconductor device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7410900B2 (en) | 2021-03-17 | 2024-01-10 | 株式会社東芝 | semiconductor equipment |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03254159A (en) * | 1990-03-05 | 1991-11-13 | Fuji Electric Co Ltd | Conductivity modulation type mosfet |
JP2007227806A (en) * | 2006-02-24 | 2007-09-06 | Denso Corp | Semiconductor device |
JP2007288158A (en) * | 2006-03-22 | 2007-11-01 | Denso Corp | Semiconductor device and design method therefor |
US20080135871A1 (en) * | 2006-10-25 | 2008-06-12 | Infineon Technologies Austria Ag | Semiconductor component |
JP2009267394A (en) * | 2008-04-01 | 2009-11-12 | Denso Corp | Semiconductor device |
JP2010263215A (en) * | 2009-04-29 | 2010-11-18 | Abb Technology Ag | Reverse conducting type semiconductor device |
JP2011124566A (en) * | 2009-12-09 | 2011-06-23 | Abb Technology Ag | Method for producing semiconductor device using laser annealing for selectively activating implanted dopant |
-
2011
- 2011-12-28 JP JP2011287637A patent/JP5742711B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03254159A (en) * | 1990-03-05 | 1991-11-13 | Fuji Electric Co Ltd | Conductivity modulation type mosfet |
JP2007227806A (en) * | 2006-02-24 | 2007-09-06 | Denso Corp | Semiconductor device |
JP2007288158A (en) * | 2006-03-22 | 2007-11-01 | Denso Corp | Semiconductor device and design method therefor |
US20080135871A1 (en) * | 2006-10-25 | 2008-06-12 | Infineon Technologies Austria Ag | Semiconductor component |
JP2009267394A (en) * | 2008-04-01 | 2009-11-12 | Denso Corp | Semiconductor device |
JP2010263215A (en) * | 2009-04-29 | 2010-11-18 | Abb Technology Ag | Reverse conducting type semiconductor device |
JP2011124566A (en) * | 2009-12-09 | 2011-06-23 | Abb Technology Ag | Method for producing semiconductor device using laser annealing for selectively activating implanted dopant |
Cited By (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9147758B2 (en) | 2013-12-17 | 2015-09-29 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
JP2017500749A (en) * | 2013-12-23 | 2017-01-05 | アーベーベー・テクノロジー・アーゲー | Reverse conducting semiconductor element |
US9887191B2 (en) | 2014-09-29 | 2018-02-06 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
CN106098763A (en) * | 2016-07-26 | 2016-11-09 | 电子科技大学 | A kind of RC LIGBT device and preparation method thereof |
CN106129110A (en) * | 2016-07-26 | 2016-11-16 | 电子科技大学 | A kind of dual pathways RC IGBT device and preparation method thereof |
CN106098764A (en) * | 2016-07-26 | 2016-11-09 | 电子科技大学 | A kind of dual pathways RC LIGBT device and preparation method thereof |
CN106098762A (en) * | 2016-07-26 | 2016-11-09 | 电子科技大学 | A kind of RC IGBT device and preparation method thereof |
CN106129110B (en) * | 2016-07-26 | 2019-05-10 | 电子科技大学 | A kind of binary channels RC-IGBT device and preparation method thereof |
CN106098763B (en) * | 2016-07-26 | 2019-05-10 | 电子科技大学 | A kind of RC-LIGBT device and preparation method thereof |
CN106098762B (en) * | 2016-07-26 | 2019-05-14 | 电子科技大学 | A kind of RC-IGBT device and preparation method thereof |
CN106098764B (en) * | 2016-07-26 | 2019-05-14 | 电子科技大学 | A kind of binary channels RC-LIGBT device and preparation method thereof |
JP2018129448A (en) * | 2017-02-09 | 2018-08-16 | 株式会社東芝 | Semiconductor device |
US10083957B2 (en) | 2017-02-09 | 2018-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
CN110140220A (en) * | 2017-07-18 | 2019-08-16 | 富士电机株式会社 | Semiconductor device |
US10777549B2 (en) | 2017-07-18 | 2020-09-15 | Fuji Electric Co., Ltd. | Semiconductor device |
CN110140220B (en) * | 2017-07-18 | 2022-04-29 | 富士电机株式会社 | Semiconductor device with a plurality of semiconductor chips |
KR20190085857A (en) * | 2018-01-11 | 2019-07-19 | 도요타 지도샤(주) | Semiconductor apparatus |
US10700054B2 (en) | 2018-01-11 | 2020-06-30 | Denso Corporation | Semiconductor apparatus |
KR102131288B1 (en) * | 2018-01-11 | 2020-07-07 | 도요타 지도샤(주) | Semiconductor apparatus |
US10700184B2 (en) | 2018-03-20 | 2020-06-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
JPWO2020129186A1 (en) * | 2018-12-19 | 2021-10-28 | 三菱電機株式会社 | Semiconductor device |
JP7131632B2 (en) | 2018-12-19 | 2022-09-06 | 三菱電機株式会社 | semiconductor equipment |
JP2020181918A (en) * | 2019-04-26 | 2020-11-05 | 三菱電機株式会社 | Semiconductor device |
CN111863743A (en) * | 2019-04-26 | 2020-10-30 | 三菱电机株式会社 | Semiconductor device with a plurality of semiconductor chips |
JP7061983B2 (en) | 2019-04-26 | 2022-05-02 | 三菱電機株式会社 | Semiconductor device |
US11581307B2 (en) | 2019-04-26 | 2023-02-14 | Mitsubishi Electric Corporation | Semiconductor device |
CN111863743B (en) * | 2019-04-26 | 2024-02-23 | 三菱电机株式会社 | Semiconductor device with a semiconductor device having a plurality of semiconductor chips |
DE102020110615B4 (en) | 2019-04-26 | 2024-05-23 | Mitsubishi Electric Corporation | semiconductor device |
US11532738B2 (en) | 2019-08-09 | 2022-12-20 | Fuji Electric Co., Ltd. | Semiconductor device |
CN113224152A (en) * | 2020-02-05 | 2021-08-06 | 株式会社东芝 | Semiconductor device with a plurality of semiconductor chips |
Also Published As
Publication number | Publication date |
---|---|
JP5742711B2 (en) | 2015-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5742711B2 (en) | Semiconductor device | |
JP5157201B2 (en) | Semiconductor device | |
CN106206698B (en) | Reverse conducting insulated gate bipolar transistor | |
JP4265684B1 (en) | Semiconductor device | |
JP5034461B2 (en) | Semiconductor device | |
US10361191B2 (en) | Semiconductor device | |
JP4915481B2 (en) | Semiconductor device | |
JP5967065B2 (en) | Semiconductor device | |
JP2008288386A (en) | Semiconductor device | |
JP2017147435A (en) | Semiconductor device | |
TW201624704A (en) | Semiconductor device | |
JP2007250672A (en) | Semiconductor device | |
US9312372B2 (en) | Semiconductor device | |
JP6471508B2 (en) | Semiconductor device | |
US20170077217A1 (en) | Semiconductor device | |
JP6673439B2 (en) | Semiconductor device | |
US10672761B2 (en) | Semiconductor device | |
WO2014125584A1 (en) | Semiconductor device | |
JP2011134998A (en) | Semiconductor device | |
JP6088401B2 (en) | Reverse conducting IGBT | |
CN108470732B (en) | Semiconductor device with a plurality of semiconductor chips | |
US20210305240A1 (en) | Semiconductor device | |
JP6179468B2 (en) | Semiconductor device | |
JP6852541B2 (en) | Semiconductor device | |
JP2017079292A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140224 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150203 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150318 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150407 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150420 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5742711 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |