JP2013132009A - Distortion compensator - Google Patents
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Abstract
Description
本発明は、歪補償器、DPDシステムおよびDPDシステムの制御方法に関する。 The present invention relates to a distortion compensator, a DPD system, and a control method for a DPD system.
従来、パワーアンプの歪みを補償する方法として様々な方法が提案されており、例えばDPD(Digital Pre-distortion)方式を用いてパワーアンプの歪みを補償するDPDシステムが提案されている。
図12は、DPDシステム200の一例を示す構成図である。この図12を用いてDPD方式の歪み補償の動作原理を説明する。このDPDシステム200は、RF−IC(Radio Frequency-Integrated Circuit)に含まれるパワーアンプPAの歪補償を行うDPDシステムである。
Conventionally, various methods have been proposed as a method for compensating for distortion of a power amplifier. For example, a DPD system for compensating for distortion of a power amplifier using a DPD (Digital Pre-distortion) method has been proposed.
FIG. 12 is a configuration diagram illustrating an example of the
図12において、101は入力信号が入力される入力端、102は歪み補償後の信号の出力端、103は乗算器、104はDAコンバータ(DAC)、105はローパスフィルタ(LPF)などで構成されるイメージ除去フィルタ、106は変調部(MOD)、107は歪補償対象のパワーアンプ(PA)、108はキャリア信号発生器、109はアッテネータ(ATT)、110はルックアップテ―ブル(LUT:Lookup Table)、111は前置歪補償演算部、112はADコンバータ(ADC)、113はローパスフィルタ(LPF)などで構成される折り返し防止フィルタ、114は復調部(DEMOD)、115は遅延調整部、である。 In FIG. 12, 101 is an input terminal for inputting an input signal, 102 is an output terminal for a signal after distortion compensation, 103 is a multiplier, 104 is a DA converter (DAC), 105 is a low-pass filter (LPF), and the like. 106 is a modulation unit (MOD), 107 is a power amplifier (PA) to be compensated for distortion, 108 is a carrier signal generator, 109 is an attenuator (ATT), and 110 is a look-up table (LUT). Table), 111 is a predistortion calculation unit, 112 is an AD converter (ADC), 113 is an anti-aliasing filter composed of a low pass filter (LPF), 114 is a demodulation unit (DEMOD), 115 is a delay adjustment unit, It is.
前置歪補償演算部111において、パワーアンプ107で生じる非線形性歪みとは逆の歪み特性を算出し、算出した逆歪特性のデータを、逆歪特性の記憶部としてのルックアップテーブル110に格納する。
DPD方式は、ルックアップテーブル110に格納されたLUTデータ(逆歪特性のデータ)と入力端101に入力される入力信号u(n)とを乗算器103にて乗算し逆歪特性を有する入力信号u(n)′を生成することで、パワーアンプ107の歪みを打ち消す方法である。
In the predistortion
In the DPD method, an LUT data (inverse distortion characteristic data) stored in a lookup table 110 and an input signal u (n) input to an
なお、図12に示すDPD方式は、入力信号u(n)として連続的に増加するランピング信号を用いてパワーアンプ107の逆歪特性を得る手法である。
ここで、図12中の各波形は、各部における出力信号の波形を表す。
このようなDPDシステム200において、良好なパワーアンプ107の歪補正を実施するには、精度の高いパワーアンプ107の逆歪特性を得ることが重要である。
Note that the DPD method shown in FIG. 12 is a technique for obtaining the reverse distortion characteristics of the
Here, each waveform in FIG. 12 represents a waveform of an output signal in each part.
In such a
そのためには、入力信号u(n)とフィードバック信号とのタイミングを一致させることが必要である。ここで、フィードバック信号とは、パワーアンプ107の出力をアッテネータ109により、増幅される前の信号レベルと等しくなるように減衰し、復調部114でベースバンド帯域にダウンコンバートした後、折り返し防止フィルタ113を通し、ADコンバータ112で、AD変換された後の信号を意味する。
For this purpose, it is necessary to match the timings of the input signal u (n) and the feedback signal. Here, the feedback signal is attenuated by the
従来、携帯電話の基地局などでは、DSP(Digital Signal Processor)を用いて行列演算などの複雑な演算処理を行うことで、フィードバック信号の遅延量や逆歪補償データを算出している(例えば、非特許文献1を参照)。 2. Description of the Related Art Conventionally, mobile phone base stations and the like calculate a feedback signal delay amount and inverse distortion compensation data by performing complex arithmetic processing such as matrix calculation using a DSP (Digital Signal Processor) (for example, (Refer nonpatent literature 1).
ところで、携帯端末などの移動体通信分野では低消費電力・省面積化が要求される。
このため、携帯端末の送信信号の歪み補償を行う場合、DSPなどの大規模演算回路をRF−IC(Radio Frequency-Integrated Circuit)に内蔵することは困難である。
また、歪み補償対象のパワーアンプを備えたシステムに依存するフィードバック信号の遅延量をあらかじめ推定し、この遅延量に相当する遅延段を設けるような手法では、DPD方式による十分な効果を得ることは難しい。
Incidentally, in the mobile communication field such as portable terminals, low power consumption and area saving are required.
For this reason, when performing distortion compensation of a transmission signal of a portable terminal, it is difficult to incorporate a large-scale arithmetic circuit such as a DSP in an RF-IC (Radio Frequency-Integrated Circuit).
In addition, in a method in which a delay amount of a feedback signal depending on a system including a power amplifier to be compensated for distortion is estimated in advance and a delay stage corresponding to this delay amount is provided, a sufficient effect by the DPD method cannot be obtained. difficult.
そこで、本発明は、上記した点を鑑みてなされたものであり、入力信号とフィードバック信号とのタイミングをより高精度に一致させ、歪補償精度をより向上させることの可能な歪補償器を提供することを目的としている。 Therefore, the present invention has been made in view of the above points, and provides a distortion compensator capable of matching the timing of an input signal and a feedback signal with higher accuracy and further improving distortion compensation accuracy. The purpose is to do.
本発明の請求項1にかかる歪補償器は、パワーアンプの非線形性歪を補償する歪補償器において、入力信号の遅延量を調整する遅延回路と、パワーアンプからの非線形性歪を含んだフィードバック信号の遅延量を調整するSRC(Sample Rate Converter)と、前記入力信号と前記SRCにより調整した後のフィードバック信号とのタイミングが一致するように、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する遅延量設定部と、を備え、前記遅延量設定部は、前記入力信号の遅延量および前記フィードバック信号の遅延量を、疑似ランダムデータと前記フィードバック信号とに基づき、LMS(Least Mean Square)アルゴリズムを利用して設定することを特徴としている。
A distortion compensator according to
請求項2にかかる歪補償器は、請求項1に記載の歪補償器において、前記疑似ランダムデータを発生する疑似ランダムデータ発生器を備えることを特徴としている。
請求項3にかかる歪補償器は、請求項1または請求項2に記載の歪補償器において、前記遅延量設定部は、前記入力信号の遅延量がインテジャーディレイのみとなるように前記入力信号の遅延量および前記フィードバック信号の遅延量を設定することを特徴としている。
A distortion compensator according to a second aspect of the present invention is the distortion compensator according to the first aspect, further comprising a pseudo random data generator that generates the pseudo random data.
A distortion compensator according to a third aspect is the distortion compensator according to the first or second aspect, wherein the delay amount setting unit is configured such that the delay amount of the input signal is only an integer delay. And a delay amount of the feedback signal are set.
請求項4にかかる歪補償器は、請求項1から請求項3のいずれか1項に記載の歪補償器において、前記遅延量設定部は、前記入力信号の遅延量を表すLMS出力信号を生成する信号生成部を有し、前記遅延量設定部を構成する回路のうち前記信号生成部を除く部分は、前記LMSアルゴリズムを利用した他のシステムを構成する回路と兼用となっていて、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する時を除いて、前記他のシステムを構成する回路として動作することを特徴としている。
The distortion compensator according to
請求項5にかかる歪補償器は、請求項1から請求項4のいずれか1項に記載の歪補償器において、前記遅延回路で遅延された入力信号と前記SRCにより遅延されたフィードバック信号とに基づき前記パワーアンプの非線形性歪と逆の歪特性を算出する前置歪補償演算部と、当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、入力信号と前記記憶部に格納されたデータとから前記逆歪特性をもつ入力信号を生成し、生成した信号を、前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、を備えることを特徴としている。
The distortion compensator according to
また、本発明の請求項6にかかるDPDシステムは、請求項1から請求項5の何れか1項に記載の歪補償器と、前記パワーアンプと、を備えることを特徴としている。
さらに、本発明の請求項7にかかるDPDシステムの制御方法は、パワーアンプの歪みを補償するDPD(Digital Pre-distortion)システムの制御方法において、疑似ランダムデータを用いたLMSアルゴリズムによって、前記パワーアンプへの入力信号と前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を設定するとともに、前記入力信号の遅延量がインテジャーディレイのみとなるように前記フィードバック信号の遅延量を設定し、設定した遅延量に応じて遅延量を調整した入力信号およびSRC(Sample Rate Converter)を用いて遅延量を調整した前記フィードバック信号に基づいて入力信号を補正することにより前記パワーアンプの歪を補償することを特徴としている。
A DPD system according to a sixth aspect of the present invention includes the distortion compensator according to any one of the first to fifth aspects and the power amplifier.
Furthermore, a control method for a DPD system according to a seventh aspect of the present invention is a control method for a DPD (Digital Pre-distortion) system for compensating for distortion of the power amplifier, by the LMS algorithm using pseudo-random data. The delay amount of the input signal is set so as to match the timing of the input signal to the feedback signal from the power amplifier and the feedback signal so that the delay amount of the input signal is only an integer delay. And the input signal is corrected based on the input signal whose delay amount is adjusted according to the set delay amount and the feedback signal whose delay amount is adjusted using SRC (Sample Rate Converter). It is characterized by compensating for distortion of the power amplifier.
本発明によれば、疑似ランダムデータとパワーアンプの出力信号であるフィードバック信号とに基づき、LMSアルゴリズムを利用してパワーアンプへの入力信号の遅延量を算出し、これに応じて入力信号の遅延量を調整するとともに、入力信号の遅延量がインテジャーディレイとなるように、SRC(Sample Rate Converter)を用いてフィードバック信号の遅延量を調整するため、入力信号に対する遅延量の調整として、フラクショナルディレイの調整を行う必要はない。したがって、入力信号に対する遅延量の調整をより精度よく行うことができる。また、入力信号の遅延量はインテジャーディレイであるため、例えば、入力信号の遅延量を調整する回路をフリップフロップなどの遅延素子によって構成することができる。そのため、インテジャーディレイを容易に付加することが可能となり、入力信号とフィードバック信号とをより高精度に遅延調整することができ、結果的に、歪補償精度を向上させることができる。 According to the present invention, the delay amount of the input signal to the power amplifier is calculated using the LMS algorithm based on the pseudo-random data and the feedback signal that is the output signal of the power amplifier, and the delay of the input signal is calculated accordingly. In addition to adjusting the amount, the delay amount of the feedback signal is adjusted using an SRC (Sample Rate Converter) so that the delay amount of the input signal becomes an integer delay. There is no need to make any adjustments. Therefore, the delay amount with respect to the input signal can be adjusted more accurately. Since the delay amount of the input signal is an integer delay, for example, a circuit for adjusting the delay amount of the input signal can be configured by a delay element such as a flip-flop. Therefore, it is possible to easily add an integer delay, and delay adjustment of the input signal and the feedback signal can be performed with higher accuracy, and as a result, distortion compensation accuracy can be improved.
以下、図面を参照して本発明の実施の形態を説明する。
まず、本発明の一実施形態における、DPD(Digital Pre-distortion)システム100の基本構成を、図1を伴って説明する。
このDPDシステム100は、例えばRF−IC(Radio Frequency-Integrated Circuit)に含まれるパワーアンプ(PA)1の歪補償を行うシステムである。
Embodiments of the present invention will be described below with reference to the drawings.
First, a basic configuration of a DPD (Digital Pre-distortion)
The
このDPDシステム100は、疑似ランダムデータ発生器(PN Gen)11と、乗算器12と、DAコンバータ(DAC)13と、ローパスフィルタなどで構成されるイメージ除去フィルタ(LPF)14と、変調部(MOD)15と、キャリア信号発生器16と、アッテネータ(ATT)17と、ルックアップテーブル(LUT)18と、前置歪補償演算部19と、ADコンバータ(ADC)20と、ローパスフィルタなどで構成される折り返し防止フィルタ(LPF)21と、復調部(DEMOD)22と、遅延調整部(LMS)23とを、備える。
The
DPDシステム100において、疑似ランダムデータ発生器(PN Gen)11と、乗算器12と、ルックアップテーブル18と、前置歪補償演算部19と、遅延調整部(LMS)23とにより歪補償器10を構成している。また、DAコンバータ13、イメージ除去フィルタ14、変調部15およびキャリア信号発生器16は、前記RF−ICの送信機の一部を構成している。アッテネータ17、ADコンバータ20、折り返し防止フィルタ21および復調部22は、パワーアンプ(PA)1の出力を、歪補償器10で処理可能なデータ形式のフィードバック信号に変換するための信号変換部を構成している。すなわち、信号変換部により、パワーアンプ1の出力信号から、DAコンバータ13に入力される前のデジタル信号を復元している。
In the
歪補償器10は、ADコンバータ20の出力信号を入力しこれを利用して、入力信号u(n)の歪補償を行い、歪補償後の信号をDAコンバータ13に入力する。
疑似ランダムデータ発生器11は、パワーアンプ1による増幅対象の信号を入力するための入力端28にスイッチ回路などにより選択的に接続される。なお、29はパワーアンプ1による増幅信号の出力端である。
The
The pseudo
この歪補償器10は、疑似ランダムデータを用いたLMSアルゴリズムを用いて、パワーアンプ1による増幅対象である入力信号u(n)に対して遅延調整を行い、入力信号u(n)とフラクショナルディレイを含むフィードバック信号(ADコンバータ20の出力信号)とのタイミングを一致させることで、DPD方式の歪補償精度を向上させるようになっている。なお、フラクショナルディレイとは、整数倍遅延で補正することのできない余り分である小数遅延のことをいう。
The
図2は、疑似ランダムデータ発生器11の一例を示す構成図である。
ここで、疑似ランダムデータ発生器11は前述のように、選択的にDPDシステム100の入力端28に接続される。具体的には、遅延調整部(LMS)23の調整を行う際に、疑似ランダムデータ発生器11を入力端28に接続し、この疑似ランダムデータ発生器11で発生された疑似ランダムデータを用いて、遅延調整部(LMS)23の調整を行う。
前記疑似ランダムデータは、小規模回路で実現できるPN(Pseud random Noise:疑似ランダム雑音)生成多項式を用いて発生させることが可能である。PN系列のうち、例えばPN9段の信号を発生する回路は、図2に示すように、9つの遅延素子からなるシフトレジスタと1つのXOR演算器とで構成される。
FIG. 2 is a configuration diagram showing an example of the pseudo
Here, the
The pseudo-random data can be generated using a PN (Pseud random Noise) generating polynomial that can be realized by a small circuit. A circuit that generates, for example, a PN9 stage signal in the PN series is composed of a shift register composed of nine delay elements and one XOR operator as shown in FIG.
具体的には、1段目の遅延素子の出力と6段目の遅延素子の出力とがXOR演算器に入力され、これらのXOR演算結果が2段目の遅延素子に出力されるとともに、疑似ランダムデータとして出力される。この疑似ランダムデータ発生器11の生成多項式PN9(X)は、PN9(X)=X9+X5+1で表される。
疑似ランダムデータ発生器11で発生される信号は、「2」の9乗ビット毎に繰り返される信号となるが、疑似的にランダムデータとして扱うことができる。
Specifically, the output of the delay element at the first stage and the output of the delay element at the sixth stage are input to the XOR operator, and the result of these XOR operations is output to the delay element at the second stage. Output as random data. The generator polynomial PN9 (X) of the pseudo
The signal generated by the
図3は、LMS(Least Mean Square)アルゴリズムの概念を示す図である。遅延調整部(LMS)23ではこのLMSアルゴリズムを用いて遅延調整を行う。
LMSアルゴリズムは、図3に示すように、未知のシステム(Unknown System)23aの出力(d(n):希望信号)とFIR(Finite Impulse Response:有限インパルス応答)フィルタで構成されるシステム(Estimation System)23bの出力(y(n):フィルタ出力信号)との誤差成分(e(n):エラー信号)を加算器23cで演算し、この加算器23cで演算した誤差成分e(n)を、FIRフィルタのフィルタ係数にフィードバックさせる。これによって、誤差成分e(n)が「0」に収束することで、未知のシステム23aを同定することができるアルゴリズムである。
FIG. 3 is a diagram showing the concept of an LMS (Least Mean Square) algorithm. The delay adjustment unit (LMS) 23 performs delay adjustment using this LMS algorithm.
As shown in FIG. 3, the LMS algorithm is a system (Estimation System) composed of an output (d (n): desired signal) of an
ここで、LMSアルゴリズムの等式は下記(1)式で表すことができる。
w(n)=w(n−1)+μe(n)uH(n)
e(n)=d(n)−y(n)
y(n)=w(n−1)u(n) ……(1)
なお、式(1)において、w(n):フィルタ係数、e(n):エラー信号、d(n):希望信号、y(n):フィルタ出力信号、u(n):入力信号、μ:ステップサイズ、H:複素共役である。
Here, the equation of the LMS algorithm can be expressed by the following equation (1).
w (n) = w (n−1) + μe (n) u H (n)
e (n) = d (n) -y (n)
y (n) = w (n-1) u (n) (1)
In equation (1), w (n): filter coefficient, e (n): error signal, d (n): desired signal, y (n): filter output signal, u (n): input signal, μ : Step size, H: Complex conjugate.
図4は、遅延調整部(LMS)23の一例を示す構成図であり、前記LMSアルゴリズムをデジタル回路で構成した場合の構成図である。図4では、説明を簡易にするために3つのフィルタ係数を有する回路で構成した場合を表しているが、任意数のフィルタ係数を有する回路で構成した場合も同様である。
遅延調整部(LMS)23は、図4に示すように、FIRフィルタ30aと、当該FIRフィルタ30aのフィルタ係数h0〜h2を設定するフィルタ係数設定回路30bとを備えている。
FIG. 4 is a configuration diagram illustrating an example of the delay adjustment unit (LMS) 23, and is a configuration diagram in the case where the LMS algorithm is configured by a digital circuit. FIG. 4 shows a case where the circuit is configured with a circuit having three filter coefficients in order to simplify the description, but the same applies to a case where the circuit is configured with a circuit having an arbitrary number of filter coefficients.
As shown in FIG. 4, the delay adjustment unit (LMS) 23 includes an
FIRフィルタ30aは、入力信号(u(n):Input Signal)を遅延させるための2つの遅延素子31と3つの乗算器32と加算器(3to1加算器)33とを備える。乗算器32は、入力信号u(n)とフィルタ係数h0、遅延素子31により1回遅延された入力信号u(n)とフィルタ係数h1、2つの遅延素子31により遅延された入力信号u(n)とフィルタ係数h2、のそれぞれについて乗算する。
The
加算器33は、これら各乗算器32での乗算結果を加算する。この加算器33の加算結果が、FIRフィルタ出力(y(n):LMS Output)、すなわち遅延調整部(LMS)23のLMS出力となる。
フィルタ係数設定回路30bは、減算器34と、ステップサイズ調整用増幅器35と、3つの乗算器36と、3つの加算器(2to1加算器)37と、3つの遅延器38と、3つの複素共役演算器39とを備える。
The
The filter
減算器34は、FIRフィルタ出力(y(n):LMS Output)と希望信号(d(n):Ref Signal)との誤差成分(e(n):Error Signal)を演算する。ステップサイズ調整用増幅器35は、減算器34で演算された誤差成分e(n)を、あるステップサイズ(μ:Step Size)で増幅する。
複素共役演算器39はそれぞれ、入力信号u(n)、FIRフィルタ30aで遅延処理が行われた1回遅延処理後の入力信号u(n)および2回遅延処理後の入力信号u(n)の複素共役となる信号を演算し、乗算器36はそれぞれ、ステップサイズ調整用増幅器35で増幅した誤差成分e(n)と複素共役演算器39で演算した入力信号u(n)の複素共役となる信号とを乗算する。
The
Each of the
加算器37はそれぞれ乗算器36の出力信号とこの出力信号を遅延器38で遅延した信号とを加算し、加算結果を遅延器38に出力する。遅延器38の出力がそれぞれフィルタ係数h0〜h2となる。
このような構成とすることにより、遅延調整部(LMS)23は、誤差成分e(n)をフィルタ係数h0〜h2にフィードバックさせることによって、誤差成分e(n)が「0」となるように動作する。
Each
With this configuration, the delay adjustment unit (LMS) 23 feeds back the error component e (n) to the filter coefficients h0 to h2, so that the error component e (n) becomes “0”. Operate.
なお、アッテネータ17は、パワーアンプ1の出力信号を入力し、当該出力信号を、パワーアンプ1で増幅される前の信号レベルと等しくなるように減衰する
そして、乗算器12の出力信号が、DAコンバータ13でデジタル信号に変換され、イメージ除去フィルタ14によりイメージ成分が除去された後、変調部15において、キャリア信号発生器16で発生されたキャリア信号を用いて高周波帯域信号にアップコンバートされて、パワーアンプ1に入力される。パワーアンプ1の出力は、アッテネータ17で、パワーアンプ1で増幅される前の信号レベルと等しくなるように減衰される。その後、復調部22において、キャリア信号発生器16で発生されたキャリア信号を用いてダウンコンバートされ、折り返し防止フィルタ21でフィルタ処理された後、ADコンバータ20でアナログ信号に変換される。
The
なお、図1のDPDシステム100において、パワーアンプ1、乗算器12、ルックアップテーブル18、前置歪補償演算部19は、上記図12に示す従来のDPDシステム200の対応する各部と同一の機能構成を有する。
ここで、図4の遅延調整部(LMS)23を構成するデジタル回路は、DSPなどの大規模演算回路を必要とすることはない。したがって、例えばDPDシステム100を携帯端末に適用する場合でも十分実現可能な回路面積となる。
In the
Here, the digital circuit constituting the delay adjustment unit (LMS) 23 of FIG. 4 does not require a large-scale arithmetic circuit such as a DSP. Therefore, for example, even when the
また、DPDシステム100を携帯電話機に適用した場合、一般的に送信部のチャネルフィルタ等で使用されるデジタルフィルタがFIR型の場合には、遅延調整部(LMS)23を構成するFIRフィルタ30aと、携帯電話機のチャネルフィルタとは、FIRフィルタの回路を兼用できる。したがって、省面積化に有効である。
Further, when the
次に、DPDシステム100による、疑似ランダムデータを用いたLMSアルゴリズムによる遅延調整法を説明する。
遅延調整を行う場合には、まず、遅延量の設定を行う。具体的には、図5に示すように、疑似ランダムデータ発生器11を入力端28に接続する。
また、疑似ランダムデータ発生器11で生成した疑似ランダムデータを、乗算器12を介さずにDAコンバータ13に入力し、イメージ除去フィルタ14によってイメージ成分を除去する。その後、変調部15において、キャリア信号発生器16で発生したキャリア信号を用いて高周波帯域の信号にアップコンバートし、これをパワーアンプ1に入力する。例えば、図示しないスイッチ回路などを設けることによって、入力端28に入力される信号を、乗算器12を介してDAコンバータ13に供給する経路と、乗算器12を介さずに直接DAコンバータ13に供給する経路とで切り替え可能に構成し、この図示しないスイッチ回路を操作することにより、疑似ランダムデータを直接DAコンバータ13に供給する経路を形成する。
Next, a delay adjustment method using the LMS algorithm using pseudo-random data by the
When delay adjustment is performed, first, a delay amount is set. Specifically, as shown in FIG. 5, the pseudo
The pseudo random data generated by the pseudo
このとき、ルックアップテーブル18および前置歪補償演算部19は動作させない。例えば、これらルックアップテーブル18および前置歪補償演算部19への信号入力側に、図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、これらルックアップテーブル18および前置歪補償演算部19を動作させるか否かを切り替えるようにすればよい。
At this time, the lookup table 18 and the
前記経路の切り替えのためのスイッチ回路やルックアップテーブル18および前置歪補償演算部19を動作させるか否かを切り替えるためのスイッチ回路は、例えば図示しない制御装置により制御するようにすればよい。
このような構成とすることによって、図5に示すように、疑似ランダムデータ発生器11からの疑似ランダムデータがDAコンバータ13、イメージ除去フィルタ14、変調部15を経由してパワーアンプ1に入力され、パワーアンプ1の出力がアッテネータ17、復調部22、折り返し防止フィルタ21、ADコンバータ20を経由してフィードバック信号として遅延調整部(LMS)23に入力されるとともに、疑似ランダムデータが遅延調整部(LMS)23に入力される回路が形成される。
The switch circuit for switching the path and the switch circuit for switching whether or not to operate the lookup table 18 and the
With this configuration, as shown in FIG. 5, the pseudo random data from the pseudo
このような回路が形成された状態で、図4に示す遅延調整部(LMS)23において、疑似ランダムデータを入力信号u(n)、フィードバック信号(すなわちADコンバータ20の出力信号)をリファレンス信号d(n)としてLMSアルゴリズムを用いて、遅延調整を行う。
図6は、遅延調整部(LMS)23のフィルタ係数がh0〜h7であり、フィードバックディレイ、すなわち図5において遅延調整部(LMS)23に入力される入力信号INとADコンバータ20の出力信号であるリファレンス信号REFとのずれが「3.6cycles」分であった場合の、フィルタ係数を示す図(図6(a))および入力信号とフィルタ係数値との関係を示す図(図6(b))の一例である。
In a state in which such a circuit is formed, in the delay adjustment unit (LMS) 23 shown in FIG. 4, the pseudo random data is input signal u (n), and the feedback signal (that is, the output signal of AD converter 20) is the reference signal d. Delay adjustment is performed using the LMS algorithm as (n).
6 shows the filter coefficients of the delay adjustment unit (LMS) 23 as h0 to h7. The feedback delay, that is, the input signal IN inputted to the delay adjustment unit (LMS) 23 in FIG. 5 and the output signal of the
例えば、フィードバックディレイが「3.6cycles」分であった場合、図6(b)のように入力信号IN(u(n))として疑似ランダムデータ(PN信号)が遅延調整部(LMS)23に入力されると、時間の経過と共に遅延調整部(LMS)23のフィルタ係数値が変化する。
そして、入力信号INに「3.6cycles」分の遅延が付加されて、遅延調整部(LMS)23からLMS出力として出力される。
つまり、入力信号INにフィードバックディレイ相当の「3.6cycles」分の遅延が加算されこれがLMS出力となるため、LMS出力とリファレンス信号であるフィードバック信号とのタイミングが一致する。
For example, when the feedback delay is “3.6 cycles”, pseudo random data (PN signal) is input to the delay adjustment unit (LMS) 23 as the input signal IN (u (n)) as shown in FIG. When input, the filter coefficient value of the delay adjustment unit (LMS) 23 changes with time.
Then, a delay of “3.6 cycles” is added to the input signal IN and output from the delay adjustment unit (LMS) 23 as an LMS output.
That is, a delay of “3.6 cycles” corresponding to a feedback delay is added to the input signal IN and becomes an LMS output, so that the timings of the LMS output and the feedback signal as the reference signal match.
図6(a)は、例えば、フィルタ係数「h3」のフィルタ係数値が「0.4」、「h4」が「0.6」となることで、「3.6cycles」分のディレイを表している。この時、フィルタ係数「h3」、「h4」以外のその他のフィルタ係数のフィルタ係数値は全て「0」である。ナイキスト周波数までの全周波数帯成分を持つ疑似ランダムデータを用いることで、遅延調整部(LMS)23のフィルタ係数が拡散せず、図6(a)に示すように、フィードバックディレイがフィルタ係数によって表現される。 FIG. 6A shows, for example, a delay of “3.6 cycles” when the filter coefficient value of the filter coefficient “h3” is “0.4” and “h4” is “0.6”. Yes. At this time, the filter coefficient values of the other filter coefficients other than the filter coefficients “h3” and “h4” are all “0”. By using pseudo-random data having all frequency band components up to the Nyquist frequency, the filter coefficient of the delay adjustment unit (LMS) 23 is not diffused, and the feedback delay is expressed by the filter coefficient as shown in FIG. Is done.
このように、フィルタ係数「h3」が「0.4」、「h4」が「0.6」となることで、例えば、図7(a)に示すような「0→10→20→…」と変化するようなランピング信号を入力信号u(n)とした場合、遅延調整部(LMS)23の出力は「0→0→0→0→4→14→24→…」と変化し、「0.6」のフラクショナルディレイ分も含めて「3.6cycles」分のフィードバックディレイを調整することができる。 In this way, when the filter coefficient “h3” is “0.4” and “h4” is “0.6”, for example, “0 → 10 → 20 →...” As shown in FIG. When the ramping signal that changes is used as the input signal u (n), the output of the delay adjustment unit (LMS) 23 changes as “0 → 0 → 0 → 0 → 4 → 14 → 24 →. The feedback delay of “3.6 cycles” can be adjusted including the fractional delay of “0.6”.
なお、図7(a)において、特性線L1は、遅延調整部(LMS)23に入力されるランピング信号を表し、特性線L2は、遅延調整部(LMS)23から出力される遅延調整後の信号を表す。また、遅延調整部(LMS)23の最小単位1LSBは1code、ランピング信号のステップは10codeとする。
このように、DPDシステム100でパワーアンプ1の逆歪特性を得るためには、まず、前述のように疑似ランダムデータを用いて遅延調整部(LMS)23でフィードバックディレイを算出し、フィードバックディレイを表す遅延調整部(LMS)23のフィルタ係数の値を固定する。その上で、前述のようなランピング信号を入力する。
In FIG. 7A, a characteristic line L1 represents a ramping signal input to the delay adjustment unit (LMS) 23, and a characteristic line L2 represents a delay-adjusted signal output from the delay adjustment unit (LMS) 23. Represents a signal. The minimum unit 1LSB of the delay adjustment unit (LMS) 23 is 1 code, and the step of the ramping signal is 10 code.
As described above, in order to obtain the reverse distortion characteristic of the
前記フィルタ係数の固定は、例えば図4に示す遅延調整部(LMS)23において、加算器37の信号入力側に図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、加算器37に乗算器36からのデータではなく、「0」を含む決定された値のデータを入力することなどによって行ってもよいし、フィルタ係数値を記憶した記憶部(図示せず)からそのデータを入力することによって行ってもよい。
The filter coefficient is fixed, for example, by providing a switch circuit (not shown) on the signal input side of the
そして、図1に示すように、図示しないスイッチ等により、疑似ランダムデータ発生器11と乗算器12との接続を解除し、入力信号u(n)が乗算器12を介してDAコンバータ13に入力されるように経路を切り替える。さらに、入力端28をルックアップテーブル18に接続し、ルックアップテーブル18と前置歪補償演算部19とを動作させる。 この状態で、入力端28に、パワーアンプ1による増幅対象のランピング信号を入力することで、ランピング信号に対して遅延調整部(LMS)23で遅延が付加される。この遅延が付加されたランピング信号は、パワーアンプ1の出力信号に応じたADコンバータ20の出力信号であるフィードバック信号とタイミングが一致する。そして、フィードバック信号に基づきパワーアンプ1で生じる非線形性歪みとは逆の歪み特性を、前置歪補償演算部19で算出し、その逆歪特性のデータをルックアップテーブル(LUT)18に格納する。
1, the connection between the pseudo
このルックアップテーブル(LUT)18に格納されたLUTデータと、入力信号u(n)、すなわちパワーアンプ1による増幅対象のランピング信号とを乗算器12にて乗算した後、DAコンバータ13に供給する。これにより、パワーアンプ1に入力される前に、増幅対象のランピング信号からパワーアンプ1の歪特性とは逆の歪特性をもつ信号が生成され、これがパワーアンプ1への入力信号としてパワーアンプ1に入力されることにより、パワーアンプ1の歪みを打ち消すことができる。
The LUT data stored in the look-up table (LUT) 18 and the input signal u (n), that is, the ramping signal to be amplified by the
ところで、図1に示すDPDシステム100は、入力信号u(n)としてのランピング信号のステップが、遅延調整部(LMS)23での最小単位1LSBと同じ場合には、図7(b)に示すように、遅延調整部(LMS)23の出力において切り捨てが生じ、フラクショナルディレイを表現することができない。
なお、図7(b)において、特性線L3は遅延調整部(LMS)23に入力されるランピング信号、特性線L4は遅延調整部(LMS)23から出力される遅延調整後の信号である。また、ランピング信号のステップは1codeとし、遅延調整部(LMS)23の最小単位1LSBは1codeとする。
By the way, in the
In FIG. 7B, the characteristic line L3 is a ramping signal input to the delay adjustment unit (LMS) 23, and the characteristic line L4 is a signal after delay adjustment output from the delay adjustment unit (LMS) 23. The step of the ramping signal is 1 code, and the minimum unit 1LSB of the delay adjustment unit (LMS) 23 is 1 code.
図1のDPDシステム100の場合、上述のように、フラクショナルディレイを表現することができない場合がある。そこで、本実施形態では、図8に示すように、図1に示すDPDシステム100の基本構成において、フラクショナルディレイ調整部40をさらに備えた、DPDシステム150を用いる。
このDPDシステム150において、疑似ランダムデータ発生器(PN Gen)11と、乗算器12と、ルックアップテーブル18と、前置歪補償演算部19と、遅延調整部(LMS)23と、フラクショナルディレイ調整部40とが、歪補償器10aを構成している。なお、SRC42およびチャネルフィルタ43は、通常動作時に受信機の一部として使用される。
In the case of the
In this
このDPDシステム150では、疑似ランダムデータを用いたLMSアルゴリズムによって、前述の通りフラクショナルディレイを含めたフィードバック信号の遅延量を遅延調整部(LMS)23にて算出した後、フラクショナルディレイ調整部40でフィードバック信号にフラクショナルディレイを加え、フィードバック信号の遅延をインテジャーディレイに変換する。これによって、フラクショナルディレイを表現することのできない最小単位1LSB刻みで変化する入力信号に対して、フィードバック信号の遅延自体がインテジャーディレイとなることで、入力信号u(n)は、フリップフロップなどの遅延素子によって簡単にインテジャーディレイを付加することが可能となる。その結果、入力信号u(n)とフィードバック信号とを高精度に遅延調整することが可能となる。これにより、DPD方式の歪補償精度をさらに向上させることができる。
つまり、本実施形態では、疑似ランダムデータを用いたLMSアルゴリズムとフラクショナルディレイ調整部40とによるフラクショナルディレイ補正を備えた歪補償器10aによって、入力信号u(n)とフィードバック信号との高精度な遅延調整を実現する。
In this
In other words, in the present embodiment, the
以下、図8に示すDPDシステム150を詳細に説明する。
なお、上記図1のDPDシステム100と同一部には同一符号を付与しその詳細な説明は省略する。
フラクショナルディレイ調整部40は、図8に示すように、遅延調整部(LMS)23とADコンバータ20との間に介挿される。そして、フラクショナルディレイ調整部40は、ADコンバータ20の出力信号に対して所定の処理を行い、これをフィードバック信号として前置歪補償演算部19および遅延調整部(LMS)23に出力する。
前置歪補償演算部19は、遅延調整部(LMS)23の出力とフラクショナルディレイ調整部40の出力信号とに基づき、パワーアンプ1の非線形性歪と逆の歪特性を算出する。具体的には、前置歪補償演算部19では、遅延調整部(LMS)23で遅延された入力信号と、ADコンバータ20の出力信号を、後述するフラクショナルディレイ調整部40のSRC42で遅延した後の信号とをもとに、パワーアンプ1の非線形性歪と逆の歪特性を算出する。
Hereinafter, the
The same parts as those in the
As shown in FIG. 8, the fractional
The predistortion
フラクショナルディレイ調整部40は、フラクショナルディレイ値を設定するフラクショナルディレイ制御部41と、フラクショナルディレイ制御部41により設定されるフラクショナルディレイ値にしたがってサンプリング周期を調整するSRC(Sample Rate Converter)42と、デジタルフィルタからなるチャネルフィルタ(DIGFIL)43と、を備える。なお、このチャネルフィルタ43は、歪補償を行う歪補償器10aに必ずしも設ける必要はない。しかしながら、DPDシステム150のように、歪補償器10aをRF−ICの送信部を構成するパワーアンプ1に適用した場合、RF−ICの受信部は、通常動作時にはチャネル選択を行う必要があるため、パワーアンプ1の逆歪算出時には、パワーアンプ1の歪成分がチャネルフィルタ43で抑圧されないように、このチャネルフィルタ43の帯域を広げることが好ましい。このチャネルフィルタ43の帯域の調整は、例えば、チャネルフィルタ43を構成するデジタルフィルタの係数を広帯域となるように切り替える等の処理を行えばよい。
The fractional
図9は、SRC42の構成を示す構成図である。
このSRC42は、多段フィルタを構成しており、複数のFIRフィルタ51と、乗算器52と、加算器53と、を備え、乗算器52および加算器53はFIRフィルタ51の数よりも「1」少ない数だけ備える。図9の場合、4つのFIRフィルタ51と3つの乗算器52と3つの加算器53とを備える。なお、図9中の、54は、FIRフィルタ51への信号を入力するための入力信号端子、55は、フラクショナルディレイを設定するためのフラクショナルディレイ設定端子、56は、FIRフィルタ51の信号を出力するための出力信号端子である。
FIG. 9 is a configuration diagram showing the configuration of the
The
FIRフィルタ51は、入力信号端子54への入力信号を入力し、FIRフィルタ51の出力は乗算器52に入力される。
このFIRフィルタ51は、2つの遅延器51aと、3つのフィルタ係数乗算器51bと、3to1加算器51cと、を備える。
FIRフィルタ51では、入力信号に対して1段目のフィルタ係数乗算器51bでフィルタ係数を乗算した値と、1段目の遅延器51aで遅延した入力信号に対して2段目のフィルタ係数乗算器51bでフィルタ係数を乗算した値と、1段目および2段目の遅延器51aにより2回遅延した後の入力信号に対して3段目のフィルタ係数乗算器51cでフィルタ係数を乗算した値との和を、3to1加算器51cで加算する。この3to1加算器51cの加算結果がFIRフィルタ51の出力となる。なお、フィルタ係数乗算器51bのフィルタ係数値は、SRC42前後のサンプリング比とナイキスト周波数に基づいて設定される。
The
The
In the
そして、初段の乗算器52は初段のFIRフィルタ51の出力を入力し、これとフラクショナルディレイ設定端子55に設定されたフラクショナルディレイ値とを乗算し、乗算結果を加算器53に出力する。加算器53は、乗算器52の出力と次段のFIRフィルタ51の出力との和を次段の乗算器53に出力する。以後同様に各段において演算が行われ、最終段の加算器53の出力が、出力信号端子56に出力され、これがSRC42の出力となる。
The first-
つまり、図9の場合には、初段のFIRフィルタ51の出力およびフラクショナルディレイ値の乗算結果と2段目のFIRフィルタ51の出力とが加算され、この加算結果およびフラクショナルディレイ値の乗算結果と3段目のFIRフィルタ51の出力とが加算され、この加算結果およびフラクショナルディレイ値の乗算結果と4段目のFIRフィルタ51の出力とが加算され、この加算結果がSRC42の出力となる。
That is, in the case of FIG. 9, the output of the first
以上の構成により、SRC42は、入力信号端子54に入力される入力信号のサンプリング点のデータ、すなわち、図10(a)中に示す「○」のタイミングがサンプリングポイントであるデータから、フラクショナルディレイ値を考慮したサンプリングポイントのデータ、すなわち図10(a)中に示す「■」のタイミングがサンプリングポイントであるデータを生成する。つまり、「■」のタイミングがサンプリングポイントとなるデータは、FIRフィルタ51で計算されたデータポイントである。
With the above configuration, the
そして、サンプリング毎に、フラクショナルディレイ値を変更することによって、入力信号端子54への入力信号を任意のサンプリングレートに変更することができる。
すなわち、図10(a)の場合には、フラクショナルディレイ値を「0.25→0.27→0.29→0.31…(cycles)」のように変更することによって、サンプリングレート「0.98(cycles)」のデータに変換している。
The input signal to the
That is, in the case of FIG. 10A, the sampling rate “0... Is changed by changing the fractional delay value to“ 0.25 → 0.27 → 0.29 → 0.31... (Cycles) ”. 98 (cycles) ".
ここで、上述のように、フラクショナルディレイ値をサンプリング毎に変更した場合、SRC42は、サンプリングレート変換器として動作する。
一方、フラクショナルディレイ値を固定した場合、図10(b)及び(c)に示すように、一定のフラクショナルディレイ値(図10(b)の場合には0.25(cycles))相当だけサンプリングポイントがずれるため、SRC42を、フラクショナルディレイ調整器として動作させることができる。
Here, as described above, when the fractional delay value is changed for each sampling, the
On the other hand, when the fractional delay value is fixed, as shown in FIGS. 10B and 10C, sampling points corresponding to a fixed fractional delay value (0.25 (cycles in the case of FIG. 10B)) are obtained. Therefore, the
したがって、サンプリング毎にフラクショナルディレイ値を変更し、サンプルレート変換器として動作させつつ、常に一定の任意のフラクショナルディレイ分を、前記フラクショナルディレイ値に更に加算した場合、サンプルレート変換器にフラクショナルディレイ調整機能を付加することが可能となる。なお、図10(c)において、破線は、入力信号端子54に入力される入力信号、実線は、フラクショナルディレイ値を0.25(cycles)とした場合のSRC42の出力信号である。
Therefore, if the fractional delay value is changed for each sampling and operated as a sample rate converter, and a constant arbitrary fractional delay is always added to the fractional delay value, the fractional delay adjustment function is added to the sample rate converter. Can be added. In FIG. 10C, the broken line is an input signal input to the
このDPDシステム150では、前記フラクショナルディレイ調整機能を付加したSRC42を利用し、それによってフィードバック信号のフラクショナルディレイ補正を行う。
このフィードバック信号のフラクショナルディレイ補正方法を以下に説明する。
フラクショナルディレイの補正を行う場合には、まず、図11に示すように、疑似ランダムデータ発生器11を入力端28に接続する。また、疑似ランダムデータ発生器11で生成した疑似ランダムデータを、乗算器12を介さずに、DAコンバータ13に入力する経路を形成する。
In the
A method for correcting the fractional delay of the feedback signal will be described below.
When correcting the fractional delay, first, the pseudo
例えば、図示しないスイッチ回路などを設けることによって、入力端28に入力される信号を、乗算器12を介してDAコンバータ13に供給する経路と、乗算器12を介さずに直接DAコンバータ13に供給する経路とで切り替え可能に構成し、この図示しないスイッチ回路を操作することにより、疑似ランダムデータを直接DAコンバータ13に供給する経路を形成する。このとき、図1のDPDシステム100と同様に、ルックアップテーブル18および前置歪補償演算部19は動作させない。
For example, by providing a switch circuit (not shown) or the like, a signal that is input to the
これによって、図11に示すように、疑似ランダムデータ発生器11からの疑似ランダムデータがDAコンバータ13、イメージ除去フィルタ14、変調部15を経由してパワーアンプ1に入力され、パワーアンプ1の出力がアッテネータ17、復調部22、折り返し防止フィルタ21、ADコンバータ20、チャネルフィルタ43、SRC42を経由してフィードバック信号として遅延調整部(LMS)23に入力される。また、疑似ランダムデータが遅延調整部(LMS)23に入力される回路が形成される。
As a result, as shown in FIG. 11, the pseudo-random data from the
なお、フラクショナルディレイ調整部40は、初期状態では、遅延量は零に設定される。
このような回路が形成された状態で、遅延調整部(LMS)23において、疑似ランダムデータを入力信号u(n)、フィードバック信号(すなわちSRC42の出力信号)をリファレンス信号d(n)としてLMSアルゴリズムを用いて、上記DPDシステム100と同様に遅延調整を行う。
Note that the delay amount of the fractional
In a state where such a circuit is formed, in the delay adjustment unit (LMS) 23, the pseudo random data is input signal u (n) and the feedback signal (that is, the output signal of SRC 42) is the reference signal d (n). Is used to adjust the delay in the same manner as the
例えば、フィードバックディレイが「3.6cycles」分であった場合、図6(b)に示すように、入力信号u(n)として疑似ランダムデータ(PN信号)が遅延調整部(LMS)23に入力されると、時間と共に遅延調整部(LMS)23のフィルタ係数値がフィードバックディレイを表すように変化し、図6(a)のようにフィルタ係数「h3」のフィルタ係数値が「0.4」、「h4」のフィルタ係数値が「0.6」となることで、「3.6cycles」のディレイは表される。 For example, when the feedback delay is “3.6 cycles”, pseudo random data (PN signal) is input to the delay adjustment unit (LMS) 23 as the input signal u (n) as shown in FIG. Then, with time, the filter coefficient value of the delay adjustment unit (LMS) 23 changes to represent a feedback delay, and the filter coefficient value of the filter coefficient “h3” is “0.4” as shown in FIG. , The delay of “3.6 cycles” is represented by the filter coefficient value of “h4” being “0.6”.
次に、遅延調整部(LMS)23を動作させた状態で、遅延調整部(LMS)23のFIRフィルタ30aのフィルタ係数「h0〜h7」をフラクショナルディレイ制御部41でモニタし、フィルタ係数が「0.4」、「0.6」と変化した「h3」、「h4」のうち「h4」が「1.0」となるように、フラクショナルディレイ制御部41により、フラクショナルディレイ設定端子55へのフラクショナルディレイ値を調整する。例えば、「h4」が「1.0」となるまでフラクショナルディレイ設定端子のビット数に応じた分解能(例えば6ビットだと「1/64」単位となる)で、フラクショナルディレイ値を増加させる。
Next, in a state in which the delay adjustment unit (LMS) 23 is operated, the filter coefficients “h0 to h7” of the
これにより、SRC42では、フィードバック信号、すなわちADコンバータ20の出力信号に、SRC42のフラクショナルディレイ設定端子55に設定されたフラクショナルディレイ値を付加していく。
フラクショナルディレイを付加する場合、フィードバック信号の遅延量は増加するのみであるため、より大きな遅延量を示すフィルタ係数、この場合「h4」が「1.0」に近づくことになる。その結果、フィルタ係数値「h4」は「1.0」に、「h3」は「0」に収束し、最終的には「h4」が「1.0」となり、その他のフィルタ係数値はすべて「0」となる。これは、フィードバック信号の遅延がフラクショナルディレイからインテジャーディレイに変換されたことを意味する。
As a result, the
When a fractional delay is added, the delay amount of the feedback signal only increases, and therefore, a filter coefficient indicating a larger delay amount, in this case, “h4” approaches “1.0”. As a result, the filter coefficient value “h4” converges to “1.0”, “h3” converges to “0”, and finally “h4” becomes “1.0”. “0”. This means that the delay of the feedback signal is converted from the fractional delay to the integer delay.
ここで、フィードバック信号の遅延をインテジャーディレイに変換した場合、入力信号u(n)にインテジャーディレイを付加する方法として、フリップフロップなどの遅延素子によって簡単、かつ高精度に入力信号にインテジャーディレイを付加する方法を採用することができる。そのため、フィードバック信号の遅延を高精度で一致させることができる。 Here, when the delay of the feedback signal is converted into an integer delay, as a method of adding the integer delay to the input signal u (n), an integer can be added to the input signal with a delay element such as a flip-flop easily and with high accuracy. A method of adding a delay can be employed. Therefore, the delay of the feedback signal can be matched with high accuracy.
また、SRC42は、当該DPDシステム150が適用されるシステムにより許容される回路面積次第では、FIRフィルタ51などのフィルタ係数ビット長や、データビット長を増加させることによって、より高精度にフラクショナルディレイを調整することが可能である。また、このSRC42ではデジタル回路により遅延調整を行うため、アナログ回路の場合のように、回路のミスマッチや温度変化による特性劣化を考慮する必要がない。
The
図8のDPDシステム150において、DPD方式でパワーアンプ1の逆歪特性を得るためには、チャネルフィルタ43を構成するデジタルフィルタのフィルタ係数を切り替え、チャネルフィルタ43の帯域が広がるように調整した後、前述のように疑似ランダムデータを用いて遅延調整部(LMS)23でフィードバック信号の遅延量を算出し、遅延調整部(LMS)23のフィルタ係数値にもとづき、フラクショナルディレイ値を設定し、フィードバック信号の遅延量をフラクショナルディレイからインテジャーディレイに変換する。そして、フラクショナルディレイ値を固定するとともに、遅延調整部(LMS)23のフィルタ係数値を固定する。これにより、遅延量の設定が終了する。
In the
次に、疑似ランダムデータ発生器11を入力端28から切り離し、入力信号u(n)として前述のようなランピング信号を入力する。
例えば、図示しないスイッチ等により、入力端28と疑似ランダムデータ発生器11との接続を解除し、図8に示すように、入力信号u(n)が乗算器12、DAコンバータ13、イメージ除去フィルタ14、変調部15を介してパワーアンプ1に入力されるように、経路を切り替える。さらに、入力端28をルックアップテーブル(LUT)18に接続することでルックアップテーブル(LUT)18と前置歪補償演算部19とを動作させる。
Next, the pseudo
For example, the connection between the
この状態で、入力信号u(n)としてランピング信号を入力すると、遅延調整部(LMS)23に入力されるランピング信号に対して遅延調整部(LMS)のFIRフィルタ30aにより遅延量が付加される。これによって、この遅延量が付加されたランピング信号は、アッテネータ17によってパワーアンプ1で増幅される前の信号レベルと等しくなるように減衰され、さらにフラクショナルディレイ調整部40でフラクショナルディレイが付加されたフィードバック信号とタイミングが一致する。
When a ramping signal is input as the input signal u (n) in this state, a delay amount is added to the ramping signal input to the delay adjustment unit (LMS) 23 by the
そして、パワーアンプ1で生じる非線形性歪みとは逆の歪み特性を、前置歪補償演算部19で算出し、その逆歪特性のデータを格納しておいたルックアップテーブル(LUT)18のLUTデータと入力信号(ランピング信号)u(n)とを乗算器12にて乗算し、パワーアンプ1に入力される前に逆歪特性をもつ信号を生成することで、パワーアンプ1の歪みを打ち消すことができる。
Then, a distortion characteristic opposite to the non-linear distortion generated in the
このように、入力信号u(n)とフィードバック信号とを高精度に一致させることができるため、パワーアンプ1で生じる歪特性とは逆の歪特性を有する、高精度な逆歪特性を得ることができ、この高精度な逆歪特性に応じて歪補償を行うことによって、歪補償精度をより向上させることができる。
また、前述のように、パワーアンプ1の出力信号にフラクショナルディレイ調整部40によりフラクショナルディレイを付加しているため、SRC42の出力信号に対して調整すべき遅延量はインテジャーディレイである。
Thus, since the input signal u (n) and the feedback signal can be matched with high accuracy, a highly accurate reverse distortion characteristic having a distortion characteristic opposite to the distortion characteristic generated in the
Further, as described above, since the fractional delay is added to the output signal of the
そのため、フィードバック信号と入力信号u(n)とのタイミングを一致させるのに、前述のように遅延調整部(LMS)23を用いて入力信号u(n)に遅延を付加せずとも、遅延調整部(LMS)23とは別のフリップフロップなどの遅延素子(図示せず)を用いて入力信号u(n)を遅延させることができる。そのため、遅延調整部(LMS)23により、フラクショナルディレイ調整部40によりフラクショナルディレイ補正を行って、フィードバック信号の遅延量をインテジャーディレイに変換した後、インテジャーディレイをフリップフロップなどの遅延素子を用いて調整を行うことによって、以後は遅延調整部(LMS)23を必要とせずとも、遅延調整を行うことができる。したがって、フィードバック信号の遅延をインテジャーディレイに変換後、遅延調整部(LMS)23を、フィードバック信号の遅延調整以外の目的で利用することが可能となる。
Therefore, in order to match the timings of the feedback signal and the input signal u (n), the delay adjustment is performed without adding a delay to the input signal u (n) using the delay adjustment unit (LMS) 23 as described above. The input signal u (n) can be delayed using a delay element (not shown) such as a flip-flop other than the unit (LMS) 23. For this reason, the delay adjustment unit (LMS) 23 performs fractional delay correction by the fractional
例えば、入力端28から変調波信号を入力し、パワーアンプ1の出力をフィードバックさせ、遅延調整部(LMS)23のLMSアルゴリズムを用いてパワーアンプ1の逆歪特性を直接演算することで、即座に逆歪補正をかけるようなアダプティブなDPDシステムに利用できる可能性がある。前記遅延調整方法では、フィードバック信号(すなわちADコンバータ20の出力信号)をリファレンス信号d(n)としてLMSアルゴリズムを用いたが、パワーアンプ1の逆歪特性を得るためには、フィードバック信号を入力信号u(n)とし、入力端28からの変調波信号をリファレンス信号d(n)としてLMSアルゴリズムを用いる。そうすることでLMSのフィルタ係数がパワーアンプ1の逆歪特性を示す。その逆歪特性のデータをルックアップテーブル(LUT)18に格納し、ルックアップテーブル(LUT)18と入力端28からの入力信号とを乗算器12にて乗算することで、アダプティブなDPDを実施する。アダプティブなDPDシステムでは、パワーアンプ1の温度変化に起因するメモリ効果にも対応できる可能性がある。
For example, a modulated wave signal is input from the
また、LMSアルゴリズムとSRC42によるフラクショナルディレイ補正を行う回路を備えた歪補償器10aにおいては、SRC42は、複数のFIRフィルタ51を必要とするため、回路規模が大きくなる。しかしながら、例えばRF−ICの受信部において、ADコンバータのサンプリングレートと、例えば図示しないDBB(デジタルベースバンド)信号と、RF−ICとの間のインタフェースのサンプリングレートとが異なる場合、受信部の通常動作においても、SRCが必要であるため、DPDシステム150として、新たにSRC42を設ける必要はなく、既に設けられているSRCを兼用すればよい。
In addition, in the
したがって、歪補償器10aにおいてフラクショナル補正を実施するには、SRC自体を追加或いは変更する必要はなく、フラクショナルディレイ制御部41が必要となるだけで、RF−ICに対し歪補償器10aを適用してDPDシステム150を構成することによる、RF−ICの回路面積の増加は、全体の回路面積にほとんど影響しない程度ですむ。
Therefore, in order to perform the fractional correction in the
以上のように、本発明では、疑似ランダムデータを用いたLMSアルゴリズムとSRC42によるフラクショナルディレイ補正によって、携帯端末など低消費電力・省面積化が要求されるアプリケーションにおいても実現可能な演算処理で、入力信号とフィードバック信号の高精度な遅延調整を実現することができる。
また、本遅延調整手法を用いることで、フィードバック信号の遅延量をインテジャーディレイだけでなく、フラクショナルディレイも含めて調整することができる。
As described above, according to the present invention, input processing can be performed by an LMS algorithm using pseudo-random data and fractional delay correction by the
Also, by using this delay adjustment method, the delay amount of the feedback signal can be adjusted including not only the integer delay but also the fractional delay.
さらに、本遅延調整手法は、デジタル回路で遅延調整されるため、アナログ回路のミスマッチや温度変化による特性劣化を考慮する必要が無く、許容される回路面積次第ではSRC42を構成するFIRフィルタ51のフィルタ係数ビット長やデータビット長を増加させることによって、より高精度な遅延調整が可能となる。
また、フラクショナルディレイを表現することができない最小単位1LSB刻みで変化する入力信号に対して、フィードバック信号の遅延自体がインテジャーディレイとなることで、入力信号u(n)に対し、フリップフロップなどの遅延素子によって簡単にインテジャーディレイを付加することができ、前記入力信号u(n)と前記フィードバック信号を高精度に遅延調整することが可能となる。インテジャーディレイは遅延調整部(LMS)を用いずともフリップフロップなどの遅延素子で簡単に表現できるため、LMSアルゴリズムとSRC42とによってフラクショナルディレイ補正を実施した後、入力信号u(n)の遅延は遅延調整部(LMS)とは別のフリップフロップなどの遅延素子で調整し、遅延調整に用いていたLMS回路は、LMSアルゴリズムを用いる他のシステムと回路を兼用することができる。
Furthermore, since the delay adjustment method is adjusted by a digital circuit, there is no need to consider analog circuit mismatch or characteristic deterioration due to temperature change, and the filter of the
In addition, the feedback signal itself becomes an integer delay with respect to the input signal that changes in increments of 1 LSB, which cannot represent the fractional delay, so that the input signal u (n) has a flip-flop or the like. An integer delay can be easily added by the delay element, and the input signal u (n) and the feedback signal can be delay-adjusted with high accuracy. Since the integer delay can be simply expressed by a delay element such as a flip-flop without using a delay adjustment unit (LMS), the delay of the input signal u (n) is calculated after performing the fractional delay correction by the LMS algorithm and the
なお、上記実施形態においては、疑似ランダムデータ発生器11をスイッチ回路などにより選択的に入力端28に接続する構成としたが、これに限るものではない。
前述のように疑似ランダムデータ発生器11は、遅延調整部(LMS)23のFIRフィルタ30aのフィルタ係数の調整とSRC42の遅延量の調整とに用いるものであり、フィルタ係数およびSRC42の遅延量は、調整後、固定としているため、疑似ランダムデータ発生器11は、フィルタ係数およびSRC42の遅延量を設定するとき以外は必要としない。
In the above embodiment, the pseudo
As described above, the pseudo
したがって、歪補償器10aとして疑似ランダムデータ発生器11を必ずしも備えている必要はなく、例えば、FIRフィルタ30aのフィルタ係数およびSRC42の遅延量の調整を行う時に、疑似ランダムデータ発生器11を入力端28に接続するようにしてもよい。
また、遅延調整部(LMS)23では、フィルタ係数調整後、フィルタ係数を固定しているため、ランピング信号を入力信号u(n)として使用する通常状態では、FIRフィルタ30aのみを備えていればよく、フィルタ係数設定回路30bを必ずしも備えている必要はない。
Therefore, it is not always necessary to provide the
Further, since the delay adjustment unit (LMS) 23 fixes the filter coefficient after adjusting the filter coefficient, in the normal state where the ramping signal is used as the input signal u (n), only the
したがって、遅延調整部(LMS)23を構成するフィルタ係数設定回路30bについても、歪補償器10aとして必ずしも備えている必要はなく、FIRフィルタ30aのフィルタ係数の調整を行うときにフィルタ係数設定回路30bを接続する構成としてもよい。
また、上記実施形態においては、RF−ICの送信部を構成するパワーアンプ1の歪補償を行う場合について説明したが、これに限るものではなく、任意の回路を構成するパワーアンプに適用することができる。
Therefore, the filter
In the above-described embodiment, the case of performing distortion compensation of the
この場合には、パワーアンプの出力側とフラクショナルディレイ調整部40との間に、パワーアンプの出力信号から、DAコンバータでアナログ信号に変換される前のデジタル信号を復元するために必要な回路を設ければよい。つまり、上記実施形態の場合には、DAコンバータ13でアナログ信号に変換した後、イメージ除去フィルタ14、変調部15によりアナログ信号を低周波信号から高周波信号に変換した後、パワーアンプ1に入力する構成となっているため、アッテネータ17、復調部22、折り返し防止フィルタ21、およびADコンバータ20を設け、パワーアンプ1の出力信号からDAコンバータ13に入力される前のデジタル信号を復元する構成としている。したがって、任意の回路に適用した場合には、適用した回路に応じて、アナログ信号に変換する前のデジタル信号を復元するために必要な回路を設ければよい。
In this case, a circuit necessary for restoring the digital signal before being converted into the analog signal by the DA converter from the output signal of the power amplifier is provided between the output side of the power amplifier and the fractional
また、上記実施の形態においては、DCコンバータ13に入力される信号に対して、歪補償を行う場合について説明したが、これに限るものではなく、パワーアンプ1の入力側のデジタル信号でかつ、図示しない送信用チャネルフィルタの後段であれば、どの段階で歪補償を行ってもよい。
なお、上記実施形態において、乗算器12、ルックアップテーブル18および前置歪補償演算部19が遅延回路に対応し、遅延調整部(LMS)23が遅延量設定部に対応し、FIRフィルタ30aが信号生成部に対応し、ルックアップテーブル(LUT)18が記憶部に対応し、乗算器12が演算部に対応している。
In the above embodiment, the case where distortion compensation is performed on the signal input to the
In the above embodiment, the
1 パワーアンプ
10、10a 歪補償器
11 疑似ランダムデータ発生器(PN Gen)
12 乗算器
17 アッテネータ
18 ルックアップテーブル(LUT)
19 前置歪補償演算部
23 遅延調整部(LMS)
30a FIRフィルタ
30b フィルタ係数設定回路
40 フラクショナルディレイ調整部
41 フラクショナルディレイ制御部
42 SRC(Sample Rate Converter)
43 チャネルフィルタ
51 FIRフィルタ
52 乗算器
53 加算器
54 入力信号端子
55 フラクショナルディレイ設定端子
56 出力信号端子
100、150 DPDシステム
1
12
19 Predistortion
43
Claims (7)
入力信号の遅延量を調整する遅延回路と、
パワーアンプからの非線形性歪を含んだフィードバック信号の遅延量を調整するSRC(Sample Rate Converter)と、
前記入力信号と前記SRCにより調整した後のフィードバック信号とのタイミングが一致するように、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する遅延量設定部と、を備え、
前記遅延量設定部は、前記入力信号の遅延量および前記フィードバック信号の遅延量を、疑似ランダムデータと前記フィードバック信号とに基づき、LMS(Least Mean Square)アルゴリズムを利用して設定することを特徴とする歪補償器。 In a distortion compensator that compensates for nonlinear distortion of a power amplifier,
A delay circuit for adjusting the delay amount of the input signal;
SRC (Sample Rate Converter) for adjusting the delay amount of the feedback signal including nonlinear distortion from the power amplifier,
A delay amount setting unit that sets a delay amount of the input signal and a delay amount of the feedback signal so that timings of the input signal and the feedback signal adjusted by the SRC coincide with each other;
The delay amount setting unit sets the delay amount of the input signal and the delay amount of the feedback signal using an LMS (Least Mean Square) algorithm based on the pseudo-random data and the feedback signal. Distortion compensator.
前記遅延量設定部を構成する回路のうち前記信号生成部を除く部分は、前記LMSアルゴリズムを利用した他のシステムを構成する回路と兼用となっていて、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する時を除いて、前記他のシステムを構成する回路として動作することを特徴とする請求項1から請求項3のいずれか1項に記載の歪補償器。 The delay amount setting unit includes a signal generation unit that generates an LMS output signal representing a delay amount of the input signal,
Of the circuit constituting the delay amount setting unit, the part excluding the signal generation unit is also used as a circuit constituting another system using the LMS algorithm, and the delay amount of the input signal and the feedback signal 4. The distortion compensator according to claim 1, wherein the distortion compensator operates as a circuit constituting the other system except when the delay amount is set. 5.
当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、
入力信号と前記記憶部に格納されたデータとから前記逆歪特性をもつ入力信号を生成し、生成した信号を、前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、
を備えることを特徴とする請求項1から請求項4の何れか1項に記載の歪補償器。 A predistortion compensation calculation unit that calculates a distortion characteristic opposite to the nonlinear distortion of the power amplifier based on the input signal delayed by the delay circuit and the feedback signal delayed by the SRC;
A storage unit for storing data for specifying the reverse distortion characteristic calculated by the predistortion calculation unit;
An input unit having the inverse distortion characteristic is generated from the input signal and data stored in the storage unit, and the generated signal is output to the power amplifier as the input signal after distortion compensation;
The distortion compensator according to any one of claims 1 to 4, further comprising:
前記パワーアンプと、
を備えることを特徴とするDPD(Digital Pre-distortion)システム。 The distortion compensator according to any one of claims 1 to 5,
The power amplifier;
A DPD (Digital Pre-distortion) system comprising:
疑似ランダムデータを用いたLMSアルゴリズムによって、前記パワーアンプへの入力信号と前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を設定するとともに、前記入力信号の遅延量がインテジャーディレイのみとなるように前記フィードバック信号の遅延量を設定し、設定した遅延量に応じて遅延量を調整した入力信号およびSRC(Sample Rate Converter)を用いて遅延量を調整した前記フィードバック信号に基づいて入力信号を補正することにより前記パワーアンプの歪を補償することを特徴とするDPDシステムの制御方法。 In a control method of a DPD (Digital Pre-distortion) system that compensates for distortion of a power amplifier,
The delay amount of the input signal is set and the delay amount of the input signal is set so that the timing of the input signal to the power amplifier and the feedback signal from the power amplifier are matched by an LMS algorithm using pseudo-random data. The delay amount of the feedback signal is set so that the amount is only an integer delay, and the delay amount is adjusted using the input signal and the SRC (Sample Rate Converter) in which the delay amount is adjusted according to the set delay amount. A control method of a DPD system, wherein distortion of the power amplifier is compensated by correcting an input signal based on a feedback signal.
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JP2015162883A (en) * | 2014-02-28 | 2015-09-07 | 株式会社東芝 | Signal processing device |
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- 2011-12-22 JP JP2011281966A patent/JP2013132009A/en active Pending
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