JP2013131737A - 半導体装置 - Google Patents

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Abstract

【課題】 直列接続した縦型トランジスタの特性バラツキを低減し、占有面積を縮小すること。
【解決手段】 半導体装置は、少なくとも、第１の縦型トランジスタと第２の縦型トランジスタとが直列に接続された高耐圧トランジスタを含む。第１の縦型トランジスタは、各々半導体ピラー（５Ａ１〜５Ａ５）を有する複数の単位トランジスタ（５０Ａ１〜５０Ａ５）から成る第１の単位トランジスタ群（５０Ａ）から構成されている。第２の縦型トランジスタは、各々半導体ピラー（５Ｂ１〜５Ｂ５）を有する複数の単位トランジスタ（５０Ｂ１〜５０Ｂ５）から成る第２の単位トランジスタ群（５０Ｂ）から構成されている。第１及び第２の単位トランジスタ群（５０Ａ，５０Ｂ）を構成する複数の単位トランジスタのピラー下部拡散層（９）は共有化されている。
【選択図】 図１Ｂ

Description

本発明は、半導体装置に関し、特に、縦型トランジスタを有する半導体装置に関する。
トランジスタの微細化の対策として、縦型ＳＧＴ（Surround Gate transistor）構造を有する３次元トランジスタが知られている。３次元トランジスタは、半導体基板の主面（Ｘ方向とＹ方向とによって規定されるＸＹ平面）に対して垂直方向（Ｚ方向）に延びるシリコンピラー（半導体の基柱）をチャネルとして用いるトランジスタである。以下では、このような３次元トランジスタを、単に、縦型トランジスタとも呼ぶことにする。
このような縦型トランジスタ（縦型ＳＧＴ構造）を有する半導体装置は、従来から種々提案されている。
例えば、特開２００９−０８１３８９号公報（特許文献１）は、完全空乏化が可能な太さに形成された複数の半導体基柱（シリコンピラー）と、複数の半導体基柱の各々の外周面に設けられたゲート絶縁膜と、複数の半導体基柱の隙間を埋めて複数の半導体基柱の各々の外周面を覆うゲート電極と、を備えた半導体装置を開示している。すなわち、特許文献１は、複数の単位トランジスタを並列に配置したのと同等の特性を持つ、半導体装置（縦型トランジスタ）を開示している。特許文献１に開示された半導体装置において、ピラー下部拡散層はシリコンピラー同士を電気的に接続しており、シリコンピラー間及びシリコンピラーの周囲に形成されたピラー下部拡散層によって、複数の単位トランジスタに共通のソース・ドレイン部の一方が形成されている。換言すれば、特許文献１に開示された１つの縦型トランジスタでは、ピラー下部拡散層を共有して、複数のシリコンピラーを並列に接続している。
一方、縦型トランジスタを高耐圧とするために、複数の縦型トランジスタを直列に接続した半導体装置も知られている。例えば、特開２００９−０８８１３４号公報（特許文献２）は、同じ高さの半導体の基柱を有する複数の単位トランジスタのピラー上部拡散層とピラー下部拡散層を直列に接続し、且つ複数の単位トランジスタのゲート電極同士を電気的に接続することによって形成された高耐圧トランジスタを開示している。尚、特許文献２では、その第２実施形態として、ピラー下部拡散層を共有した複数（２個）の単位トランジスタを各々直列に接続した半導体装置も開示している。
特開２００９−０８１３８９号公報（図１、段落［００２５］） 特開２００９−０８８１３４号公報（図２７、図２８、段落［００７８］）
特許文献２に開示されているように、縦型トランジスタを高耐圧とするために、複数の縦型トランジスタを直列に接続している。
また、特許文献１に記載されているように、トランジスタの特性を維持しつつ、高い電流駆動能力とするために、縦型トランジスタを構成している半導体ピラー（シリコンピラー）を細く分割して、それらの複数個の半導体ピラーを並列に配置することにより、半導体ピラー群（シリコンピラー群）を形成している。
従って、高耐圧であるとともに、高い電流駆動能力を備えるためには、各々が並列接続した複数個の単位トランジスタから成る、複数の縦型トランジスタを直列に接続することが有利である。
しかしながら、特許文献１に記載されている縦型トランジスタにおいては、並列接続した複数の単位トランジスタに対応するピラー下部拡散層を共有して、複数のシリコンピラーを並列に接続しているだけである。すなわち、特許文献１に開示された１つの縦型トランジスタでは、１つのピラー下部拡散層が個別に形成される。
そのため、特許文献１に開示されている縦型トランジスタを複数個、個別に準備し、それら複数個の縦型トランジスタを、特許文献２に開示されているように、直列接続して高耐圧トランジスタを構成した場合、個々の縦型トランジスタの特性バラツキが生じやすく、さらに占有面積が増大してしまう問題がある。
本発明による半導体装置は、少なくとも、第１の縦型トランジスタと第２の縦型トランジスタとが直列に接続された高耐圧トランジスタを含む半導体装置である。第１の縦型トランジスタは、各々半導体ピラーを有する複数の単位トランジスタから成る第１の単位トランジスタ群から構成される。第２の縦型トランジスタは、各々半導体ピラーを有する複数の単位トランジスタから成る第２の単位トランジスタ群から構成される。第１及び第２の単位トランジスタ群を構成する複数の単位トランジスタのピラー下部拡散層は共有化されている。
また、本発明による半導体装置の製造方法は、少なくとも、第１の縦型トランジスタと第２の縦型トランジスタとが直列に接続された高耐圧トランジスタを含む半導体装置を製造する方法であって、基板上に素子分離領域を形成して、当該素子分離領域で囲まれた第１及び第２の縦型トランジスタを製造すべき第１の領域を形成する工程と、第１の領域に、所定の方向に互いに隙間を空けて形成された複数の半導体ピラーから成る、第１及び第２の半導体ピラー群を形成する工程と、第１及び第２の半導体ピラー群を構成する複数の半導体ピラーの各々の周囲に露出する基板の上面にピラー下部絶縁膜を形成する工程と、ピラー下部絶縁膜を介して基板に不純物を注入し、ピラー下部絶縁膜の下に、第１及び第２の半導体ピラー群を構成する複数の半導体ピラー同士を電気的に接続するように共有化された、ピラー下部拡散層を形成する工程と、第１及び第２の半導体ピラー群を構成する複数の半導体ピラーの各々の側面に、それぞれ、第１及び第２のゲート絶縁膜を形成する工程と、第１及び第２のゲート絶縁膜を介して、第１及び第２の半導体ピラー群を構成する複数の半導体ピラーの隙間を埋めて、それぞれ、第１及び第２の半導体ピラー群を構成する複数の半導体ピラーの側面に、第１及び第２のゲート電極を形成する工程と、を有する。
本発明によると、複数の単位トランジスタを並列接続した縦型トランジスタにおける複数の半導体ピラーのピラー下部拡散層を共http://www.chateraise.co.jp/online/products/detail.php?product_id=132880&category_id=32有化させるともに、２つの縦型トランジスタを直列接続する構成としたので、直列接続した２つの縦型トランジスタの特性バラツキを低減し、さらに占有面積を縮小することができる。
本発明の第１の実施例による半導体装置の平面図である。 図１Ａの線Ｘ１−Ｘ１’における断面図である。 図１Ａの線Ｙ１−Ｙ１’における断面図である。 図１Ａの線Ｙ２−Ｙ２’における断面図である。 第１単位トランジスタ群５０Ａと第２単位トランジスタ群５０Ｂの間を離間させ、第１ゲート電極と第２ゲート電極を分離した場合の、第１の実施例の変形例に係る半導体装置の平面図である。 図２Ａの線Ｘ１−Ｘ１’における断面図である。 図１Ａ〜図１Ｄに示す半導体装置の等価回路図である。 図２Ａ〜図２Ｂに示す半導体装置の等価回路図である。 シリコン基板に素子分離領域（ＳＴＩ）を形成する工程を示す平面図である。 図５Ａの線Ｘ１−Ｘ１’における断面図である。 シリコン基板の全面に絶縁膜およびマスク膜を形成して、絶縁膜とマスク膜とをパターニングする工程を示す、線Ｘ１−Ｘ１’における断面図である。 マス膜をマスクとして露出させたシリコン基板をトライエッチングして、１０個のシリコンピラーと２つのゲート吊りピラーとを形成する工程を示す平面図である。 図７Ａの線Ｘ１−Ｘ１’における断面図である。 図７Ａの線Ｙ１−Ｙ１’における断面図である。 １０個のシリコンピラーと２つのゲート吊りピラーとマスク膜の側面のサイドウォール膜を形成し、シリコン基板の露出部分にピラー下部絶縁膜を形成する工程を示す、線Ｘ１−Ｘ１’における断面図である。 イオン注入によって、絶縁膜の下方にピラー下部拡散層を形成し、サイドウォール膜と熱酸化膜とを除去する工程を示す、線Ｘ１−Ｘ１’における断面図である。 １０個のシリコンピラー及び２つのゲート吊りピラーの側面にゲート絶縁膜を形成し、１０個のシリコンピラー及び２つのゲート吊りピラーの側面にのみゲート電極を形成する工程を示す平面図である。 図１０Ａの線Ｘ１−Ｘ１’における断面図である。 図１０Ａの線Ｙ１−Ｙ１’における断面図である。 １０個のシリコンピラーと２つのゲート吊りピラーとを埋め込むように、第１層間絶縁膜を形成し、マスク膜を成膜する工程を示す、線Ｘ１−Ｘ１’における断面図である。 マスク膜の一部を除去して第１の開口部を形成し、絶縁膜を除去してシリコンピラーの上方に第２の開口部を形成する工程を示す、線Ｘ１−Ｘ１’における断面図である。 第２の開口部の内壁へ絶縁膜を形成し、第２の開口部から不純物を注入してピラー上部拡散層を形成し、第２の開口部の内壁へサイドウォール膜を形成し、シリコンピラーの上面に形成されていた絶縁膜を除去して、シリコンピラーの上面を露出させる工程を示す、線Ｘ１−Ｘ１’における断面図である。 第２の開口部を塞ぐようにシリコンピラーの上面にシリコンプラグを成長させ、ピラー上部拡散層と電気的に接触させる工程を示す、線Ｘ１−Ｘ１’における断面図である。 第２層間絶縁膜を形成し、ストッパー膜を成膜し、第３層間絶縁膜を成膜する工程を示す、線Ｘ１−Ｘ１’における断面図である。 コンタクト孔を形成する工程を示す平面図である。 図１６Ａの線Ｘ１−Ｘ１’における断面図である。 コンタクト孔の内部を金属膜で埋め込んで、メタルコンタクトプラグを形成する工程を示す平面図である。 図１７Ａの線Ｘ１−Ｘ１’における断面図である。 本発明の第２の実施例による半導体装置の平面図である。 図１８Ａの線Ｘ１−Ｘ１’における断面図である。 図１８Ａの線Ｙ１−Ｙ１’における断面図である。 本発明の第３の実施例による半導体装置の平面図である。 図１９Ａの線Ｘ１−Ｘ１’における断面図である。
本発明の要旨について説明する。
縦型トランジスタを高耐圧とするためには、上記特許文献２に開示されているように、複数の縦型トランジスタを直列に接続する。またトランジスタ特性を維持しつつ、高い電流駆動能力とするためには、上記特許文献１に開示されているように、各縦型トランジスタを構成している半導体ピラーを細く分割して、さらにそれらの複数の半導体ピラーを並列に接続する。
従って、高耐圧であるとともに、高い電流駆動能力を備えるためには、各々、複数の単位トランジスタを並列接続とした、複数の縦型トランジスタを直列に接続することが有利である。
しかしながら、従来、特許文献１に開示されているように、並列接続した個々の単位トランジスタに対応するピラー下部拡散層を備えた１つの縦型トランジスタが、個別に形成されている。そのため、特許文献１に開示されている縦型トランジスタを複数個個別に用意し、それら複数個の縦型トランジスタを、特許文献２に開示されているように、直列接続して高耐圧トランジスタを構成した場合、個々の縦型トランジスタの特性バラツキが生じやすく、さらに占有面積が増大してしまう問題がある。
そこで、本発明の実施形態による半導体装置では、個々の縦型トランジスタの特性バラツキを低減し、さらに占有面積を縮小するために、複数の単位トランジスタを並列接続にした各縦型トランジスタにおける半導体ピラーのピラー下部拡散層を共有化させると共に、複数の縦型トランジスタを直列接続する構成とした。
以下、図面を参照して、本発明の第１の実施例について詳細に説明する。
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向はシリコン基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の表面と水平な面においてＸ方向と直交する方向である。尚、Ｘ方向は第１の方向とも呼ばれ、Ｙ方向は第２の方向とも呼ばれる。また、図示の例では、Ｙ方向は所定の方向であり、Ｘ方向は所定の方向に直交する方向である。
図１Ａ、図１Ｂ、図１Ｃ、および図１Ｄは、本発明の第１の実施例の半導体装置の構造を示す模式図である。図１Ａは、本第１の実施例による半導体装置の平面図であり、図１Ｂは、図１Ａの線Ｘ１-Ｘ１’における断面図である。同様に、図１Ｃは、図１Ａの線Ｙ１-Ｙ１’における断面図であり、図１Ｄは、図１Ａの線Ｙ２-Ｙ２’における断面図である。但し、図１Ａでは、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。
まず、図１Ｂ乃至図１Ｄを参照すると、シリコン基板１上には、ＳＴＩ（Shallow Trench Isolation；素子分離領域）２が設けられている。ＳＴＩ２によって囲まれた領域が活性領域１Ａとなる。活性領域１Ａは、第１の領域とも呼ばれる。
図１Ａに示すように、活性領域１Ａには、１０個のシリコンピラー（半導体ピラー）５Ａ１〜５Ａ５および５Ｂ１〜５Ｂ５が立設されている。詳述すると、活性領域１Ａには、Ｙ方向に等間隔で配置された５つのシリコンピラー５Ａ１〜５Ａ５からなる第１のシリコンピラー群（第１の半導体ピラー群）５Ａと、第１のシリコンピラー群５Ａに対して平行となるようにＹ方向に等間隔で配置された５つのシリコンピラー５Ｂ１〜５Ｂ５からなる第２のシリコンピラー群（第２の半導体ピラー群）５Ｂが立設されている。本実施例においては、第１のシリコンピラー群５Ａを構成するシリコンピラーの数と、第２のシリコンピラー群５Ｂを構成するシリコンピラーの数は同じであることが必要である。
ここでは、図１ＣのＹ方向において、右側から左側に向かって順番に、第１のシリコンピラー群５Ａを構成する５つのシリコンピラーを、それぞれ、第１乃至第５のシリコンピラー５Ａ１，５Ａ２，５Ａ３，５Ａ４，および５Ａ５と区別して記している。同様に、図１ＤのＹ方向において、右側から左側に向かって順番に、第２のシリコンピラー群５Ｂを構成する５つのシリコンピラーを、それぞれ、第６乃至第１０のシリコンピラー５Ｂ１，５Ｂ２，５Ｂ３，５Ｂ４，および５Ｂ５と区別して記している。
各シリコンピラーは、単位トランジスタ５０のチャネル部を構成する柱状のシリコン半導体層である。したがって、活性領域１Ａには、５つの単位トランジスタ５０Ａ１〜５０Ａ５から成る第１の単位トランジスタ群５０Ａと、５つの単位トランジスタ５０Ｂ１〜５０Ｂ５から成る第２の単位トランジスタ群５０Ｂが設けられている。
ここでは、第１の単位トランジスタ群５０Ａを構成する５つの単位トランジスタを、第１乃至第５のシリコンピラー５Ａ１〜５Ａ５に対応して、それぞれ、第１乃至第５の単位トランジスタ５０Ａ１，５０Ａ２，５０Ａ３，５０Ａ４，および５０Ａ５と区別して記している。同様に、第２の単位トランジスタ群５０Ｂを構成する５つの単位トランジスタを、それぞれ、第６乃至第１０の単位トランジスタ５０Ｂ１，５０Ｂ２，５０Ｂ３，５０Ｂ４，および５０Ｂ５と区別して記している。
したがって、本第１の実施例では、活性領域１Ａに設けられた第１の単位トランジスタ群５０Ａによって第１の縦型トランジスタが構成され、第２の単位トランジスタ群５０Ｂによって第２の縦型トランジスタが構成される。後述するように、第１の縦型トランジスタと第２の縦型トランジスタは、直列に接続されて、高耐圧トランジスタを構成する。さらに詳述すれば、図１に示した半導体装置は、一つの活性領域に設けられ、複数の単位トランジスタが並列接続された第１の縦型トランジスタと、第１の縦型トランジスタと同数の複数の単位トランジスタが並列接続された第２の縦型トランジスタとが直列に接続された大電流対応の高耐圧トランジスタを含む半導体装置である。なお、本実施例では、Ｙ方向に延在する第１のシリコンピラー群５Ａおよび第２のシリコンピラー群５Ｂを、一例として各々５つのシリコンピラーで構成しているが、シリコンピラーの数はこれに限るものではなく、少なくとも２つ以上であればよい。
１０個のシリコンピラーは、ＳＴＩ２に区画された活性領域１Ａに全てが同一の高さで配置されている。各シリコンピラーの太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な同一の太さにしている。
各シリコンピラーの上端部と下端部には、それぞれ不純物拡散層が設けられている。上端部に位置するピラー上部拡散層１６はソース・ドレインの一方となる拡散層であり、下端部に位置したピラー下部拡散層９はソース・ドレインの他方となる拡散層である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたシリコンピラーの中央部は、チャネル部である。
図１Ａおよび図１Ｂに示すように、第１のシリコンピラー群５Ａおよび第２のシリコンピラー郡５Ｂの周囲（一端部）には、第１及び第２のゲート吊りピラー（以下、ダミーピラーと記載する）６Ａおよび６Ｂがそれぞれ配置されている。
尚、ダミーピラー６は、後述するように、第１の縦型トランジスタおよび第２の縦型トランジスタを構成するゲート電極１１へゲート電圧を供給するために用いられる。ここで、第１のダミーピラー６Ａは、ダミーシリコンピラー６ａとダミー絶縁膜ピラー６ｂとで構成されている。第２のダミーピラー６Ｂも同様である。ダミーシリコンピラー６ａにおける一方の側面は、ダミー絶縁膜ピラー６ｂにおける一方の側面と接触して一体となっている。
シリコンピラー群５とダミーピラー６とは、シリコン基板１とＳＴＩ２の表面をエッチングして設けられたピラー溝形成領域Ａ内に配置されている。ダミーシリコンピラー６ａは、シリコン基板１の表面から突出した柱状の半導体層である。またダミー絶縁膜ピラー６ｂは、ＳＴＩ２の表面から突出した柱状の絶縁体層である。図１Ｂに示すように、ダミーピラー６は、ゲート電極１１の高さを嵩上げしてゲート電極１１と上部のゲート吊り配線４２との距離を小さくするための突起層として機能する。各々のシリコンピラー群５Ａ、５Ｂにおいて、各々隣接するシリコンピラーの間隔は、ゲート電極１１の膜厚の２倍以下としている。並びに、各々のダミーピラー６Ａ、６Ｂと最近接する位置に配置されるシリコンピラー群５Ａ、５Ｂの一端部との間隔もゲート電極１１の膜厚の２倍以下としている。これにより、一つのシリコンピラー群を構成する個々のシリコンピラーと対応するダミーピラーとはゲート電極１１によって連結されている。
図１Ｂ〜図１Ｄに示すように、活性領域１Ａ内において、各シリコンピラーおよびダミーシリコンピラー６ａの周囲に位置するシリコン基板１の上面部分には、ＳＴＩ２の側面に接するピラー下部絶縁膜８が設けられている。ピラー下部拡散層９は、ピラー下部絶縁膜８の下方でピラー下部絶縁膜８と重なるように配置されており、ピラー下部絶縁膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。また、ピラー下部拡散層９は、活性領域１Ａにおいて、第１の単位トランジスタ群５０Ａと第２の単位トランジスタ群５０Ｂに共有される構成となっている。なお、ＳＴＩ２の底面は、ピラー下部拡散層９の底面よりも深く設けられており、ＳＴＩ２を挟んで隣接する図示しない他の領域とで、ピラー下部拡散層９同士が導通しない構成となっている。ここでは、ピラー下部拡散層９を第１の拡散層と呼ぶことにする。
したがって、第１の縦型トランジスタは、第１の単位トランジスタ群（５０Ａ）から構成され第１の拡散層（９）が共有化されている。同様に、第２の縦型トランジスタは、第２の単位トランジスタ群（５０Ｂ）から構成され第１の拡散層（９）が共有化されている。
各シリコンピラーとダミーシリコンピラー６ａとの各々の側面には、ゲート絶縁膜１０が配置されている。また、ゲート絶縁膜１０を介して、各シリコンピラーとダミーシリコンピラー６ａとの各々の側面にゲート電極１１が配置されている。なおダミー絶縁膜ピラー６ｂの側面には、ゲート電極１１のみが配置されている。ダミーピラー６の上面には絶縁膜３が設けられ、さらに絶縁膜３の上面を覆うようにマスク膜４が設けられている。
図１Ｂに示すように、ゲート電極１１は、ダミーピラー６の側面、絶縁膜３の側面、およびマスク膜４の側面の一部に設けられている。ゲート絶縁膜１０は、各シリコンピラーの外周面を覆ってピラー下部絶縁膜８と接続されている。各シリコンピラーのチャネル部とピラー上部拡散層１６とピラー下部拡散層９とは、ゲート絶縁膜１０とピラー下部絶縁膜８とによって、ゲート電極１１と電気的に絶縁されている。
ゲート電極１１は、隣接するシリコンピラーの隙間、及びシリコンピラー群５の一端部とダミーピラー６との隙間を埋設し、各シリコンピラーとダミーピラー６の外周面全体に設けられている。これにより、複数の単位トランジスタ５０に共通のゲート電極１１が配置される。また、シリコンピラー群５とダミーピラー６に共通のゲート電極１１となっている。
ここでは、第１の半導体ピラー群５Ａおよび第２の半導体ピラー群５Ｂを構成するゲート絶縁膜１０を、それぞれ第１および第２のゲート絶縁膜と呼ぶことにする。また、第１および第２のゲート絶縁膜に対応するゲート電極を、それぞれ第１および第２のゲート電極と呼ぶことにする。
したがって、第１の単位トランジスタ群５０Ａは、第１の半導体ピラー群５Ａと、第１のゲート絶縁膜１０と、第１のゲート電極１１と、を備える。また、第２の単位トランジスタ群５０Ｂも同様に、第２の半導体ピラー群５Ｂと、第２のゲート絶縁膜１０と、第２のゲート電極１１とから構成される。
なお、図１Ｂでは、第１の単位トランジスタ群５０Ａと第２の単位トランジスタ群５０ＢのＸ方向の間隔をゲート電極の膜厚の２倍以下とすることにより、第１のゲート電極１１と第２のゲート電極１１とは、第１のシリコンピラー群５Ａと第２のシリコンピラー群５Ｂの間で接続された状態となっているが、本発明はこれに限るものではなく、後述の図２Ａ（平面図）および図２Ｂ（Ｘ１−Ｘ１’断面図）に示すように、Ｙ方向に延在する第１のシリコンピラー群５Ａと同じくＹ方向に延在する第２のシリコンピラー群５Ｂとの距離をゲート電極の膜厚の２倍以上に離間させて、第１及び第２のゲート電極１１が第１の単位トランジスタ群５０Ａと第２の単位トランジスタ群５０Ｂの間で分離されていても良い。
図１Ｂに示すように、ＳＴＩ２、ダミーピラー６の上面には、絶縁膜３が配置されている。ＳＴＩ２とダミーピラー６の上には、絶縁膜３の上面を覆ってマスク膜４が設けられ、更にゲート電極１１とピラー下部絶縁膜８を覆って第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ＳＴＩ２と絶縁膜３とマスク膜４の側面に囲まれたピラー溝形成領域Ａ内を埋設するように設けられている。マスク膜４と第１層間絶縁膜１２との上面には、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０を覆ってストッパー膜２１が設けられ、更にストッパー膜２１を覆って第３層間絶縁膜２４が設けられている。
第３層間絶縁膜２４の上面には、ゲート吊り配線４２が配置されている。ゲート吊り配線４２は、ゲート用メタルコンタクトプラグ４１によってゲート電極１１と接続されている。詳述すると、第３層間絶縁膜２４の上面には、第１のゲート吊り配線４２Ａと第２のゲート吊り配線４２Ｂが設けられている。ゲート用メタルコンタクトプラグ４１は、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０及び第１層間絶縁膜１２を貫通している。第１および第２のゲート用メタルコンタクトプラグ４１Ａおよび４１Ｂは、それぞれ第１のゲート吊り配線４２Ａおよび第２のゲート吊り配線４２Ｂと接続されている。
ゲート用メタルコンタクトプラグ４１は、平面視において、ダミー絶縁膜ピラー６ｂと部分的に重なる位置に設けられている。より詳細には、ダミー絶縁膜ピラー６ｂの上面に位置した絶縁膜３の上には、マスク膜４が配置されており、マスク膜４の側面とダミー絶縁膜ピラー６ｂの側面とは面一に構成されている。ゲート用メタルコンタクトプラグ４１は、平面視において、マスク膜４の側面に位置したゲート電極１１に部分的に重なる位置に設けられ、ゲート電極１１の上端部と接続されている。ダミー絶縁膜ピラー６ｂの上に配置されたマスク膜４は、ダミー絶縁膜ピラー６ｂと共に、ゲート電極１１の高さを嵩上げして、ゲート電極１１とゲート吊り配線４２との距離を小さくするための突起層として機能する。ゲート電極１１は、ゲート用メタルコンタクトプラグ４１を介してゲート吊り配線４２に接続される。
第３層間絶縁膜２４上には、第１及び第２のメタル配線３３、３４が配置されている。第１のメタル配線３３は、シリコンプラグ１９と第１のメタルコンタクトプラグ３０Ａとを介して、第１のシリコンピラー群５Ａの各々のピラー上部拡散層１６と接続されている。また、ピラー下部拡散層９は各々のシリコンピラー５Ａ１〜５Ａ５に共有されている。したがって、第１の単位トランジスタ群５０Ａを構成する５つの単位トランジスタ５０Ａ１〜５０Ａ５は第１のメタル配線３３によって並列接続されている。
一方、第２のメタル配線３４は、シリコンプラグ１９と第２のメタルコンタクトプラグ３０Ｂとを介して、第２のシリコンピラー群５Ｂの各々のピラー上部拡散層１６と接続されている。また、ピラー下部拡散層９は各々のシリコンピラー５Ｂ１〜５Ｂ５に共有されている。したがって、第２の単位トランジスタ群５０Ｂを構成する５つの単位トランジスタ５０Ｂ１〜５０Ｂ５は第２のメタル配線３４によって並列接続されている。
シリコンプラグ１９は、第１層間絶縁膜１２とゲート電極１１とで囲まれている。第１及び第２のメタルコンタクトプラグ３０Ａ及び３０Ｂは、第３層間絶縁膜２４、ストッパー膜２１及び第２層間絶縁膜２０を貫通する。各シリコンプラグ１９は、シリコン中にヒ素等の不純物を注入したものであり、ピラー上部拡散層１６と共に単位トランジスタ５０のソース・ドレインの一方を構成する。シリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７とが配置されており、サイドウォール膜１８と絶縁膜１７とによって、シリコンプラグ１９とゲート電極１１とが電気的に絶縁されている。
第１の拡散層（９）には、第１の単位トランジスタ群（５０Ａ）を構成する複数の単位トランジスタ(５０Ａ１〜５０Ａ５)と第２の単位トランジスタ群（５０Ｂ）を構成する複数の単位トランジスタ（５０Ｂ１〜５０Ｂ５）が接続されている。すなわち、第１の拡散層（９）は、第１の単位トランジスタ群（５０Ａ）と第２の単位トランジスタ群（５０Ｂ）を直列に接続している。
なお、図１２Ｂを用いる説明で後述するが、図１Ａに示されるパターン４０は、マスク膜１３（図示せず）のうち、シリコンプラグ１９を設けるために除去するマスク膜１３のエリアを表しており、パターン４０の内側が第１の開口部１４（図示せず）となる。
なお図１Ａでは、第１及び第２のダミーピラー６Ａと６Ｂ、およびＹ方向に夫々５つのシリコンピラーを配置した第１及び第２のシリコンピラー群５Ａと５Ｂを、それぞれ、Ｘ方向に配置し、第１及び第２のメタル配線３３、３４、およびゲート吊り配線４２をこれらと重なるように配置したが、各構成要素の配置は、これに限定されない。各構成要素のレイアウトは任意であり、種々変更可能である。例えば、各シリコンピラーの平面形状は、円や、矩形以外の多角形とすることができる。またシリコンピラー群５の平面配置は、Ｘ方向に延在させることもできるし、ＸＹ方向でマトリックス状に配置しても良い。さらに、ダミーピラー６の大きさ、形状は特に限定されない。
また、図２Ａ、図２Ｂに示すように、第１及び第２のシリコンピラー群５Ａ、５Ｂとの間隔Ｗをゲート電極１１の膜厚の２倍以上とすれば、第１の単位トランジスタ群５０Ａの第１のゲート電極１１ａと第２の単位トランジスタ群５０Ｂの第２のゲート電極１１ｂとを分離させて、夫々の単位トランジスタ群を別々に制御することができる。なお、図２Ａ、図２Ｂにおける他の構成は図１Ａ、図１Ｂと同じなので、詳細説明は省略する。
図３は、図１Ａおよび図１Ｂに示した、第１及び第２のシリコンピラー群５Ａ、５Ｂとの間隔Ｗをゲート電極１１の膜厚の２倍以下とし、第１の単位トランジスタ群５０Ａの第１のゲート電極１１と第２の単位トランジスタ群５０Ｂの第２のゲート電極１１とを接触させて配置した場合の半導体装置の等価回路を示している。第１の単位トランジスタ群５０Ａを構成する５つの単位トランジスタ５０Ａ１〜５０Ａ５のピラー上部拡散層１６は第１のメタル配線３３を共有することにより相互に接続され、第２の単位トランジスタ群５０Ｂを構成する５つの単位トランジスタ５０Ｂ１〜５０Ｂ５のピラー上部拡散層１６は第２のメタル配線３４を共有することにより相互に接続されている。また、全ての単位トランジスタは下部拡散層９を共有することにより相互に接続されている。さらに、ゲート電極は第１および第２のゲート吊り配線４２Ａ，４２Ｂを共有することにより全ての単位トランジスタのゲート電極が共通化されている。
一方、図４は、図２Ａおよび図２Ｂに示した、第１及び第２のシリコンピラー群５Ａ、５Ｂとの間隔Ｗをゲート電極１１の膜厚の２倍以上とし、第１の単位トランジスタ群５０Ａの第１のゲート電極１１ａと第２の単位トランジスタ群５０Ｂの第２のゲート電極１１ｂとを分離させて配置した場合の半導体装置の等価回路を示している。この場合、ピラー上部拡散層１６が第１あるいは第１のメタル配線３３あるいは３４を共有して接続される構成は同じとなるが、ゲート電極は第１および第２のゲート吊り配線４２Ａと配線４２Ｂに独立して接続される構成となり、半導体装置は、第１の単位トランジスタ群５０Ａの第１のゲート電極１１ａと第２の単位トランジスタ群５０Ｂの第２のゲート電極１１ｂとを各々独立して制御できる構成となっている。
以上説明したように、本実施例の半導体装置は、５つの単位トランジスタ５０Ａ１〜５０Ａ５が第１のメタル配線３３によって並列接続された第１の単位トランジスタ群５０Ａからなる第１の縦型トランジスタと、５つの単位トランジスタ５０Ｂ１〜５０Ｂ５が第２のメタル配線３４によって並列接続された第２の単位トランジスタ群５０Ｂからなる第２の縦型トランジスタとを有している。また、本実施例の半導体装置は、第１の縦型トランジスタと第２の縦型トランジスタとが、ピラー下部拡散層９を介して直列に接続された構成となっている。さらに詳述すると、本実施例の半導体装置は、第１のメタル配線３３と、第１のメタル配線３３に接続される第１の縦型トランジスタと、共有されているピラー下部拡散層９を介して第１の縦型トランジスタに接続される第２の縦型トランジスタと、第２の縦型トランジスタに接続される第２のメタル配線３４で構成されている。
上記構成では、第１の縦型トランジスタにおいて、ピラー上部拡散層１６からピラー下部拡散層９に向かって電流が流れる場合、第２の縦型トランジスタにおいてはピラー下部拡散層９からピラー上部拡散層１６に向かって電流が流れる。したがって、第１の縦型トランジスタと第２の縦型トランジスタは、縦型トランジスタ特有の電流の流れる方向に起因する特性ばらつきを互いに相殺するように機能し、本実施例における直列トランジスタは常に平均化された電圧−電流特性が得られ、安定したトランジスタ動作を提供することができる。
次に、第１の実施例による半導体装置の製造方法について、詳細に説明する。
図５〜図１７は、本第１の実施例による半導体装置の製造方法を説明するための工程図面である。図５〜図１７の夫々（図○）において、図○Ａは各製造工程における半導体装置の平面図であり、図○Ｂは図○Ａの線Ｘ１-Ｘ１’における断面図である。同様に、図○Ｃは図○Ａの線Ｙ１-Ｙ１’における断面図、図○Ｄは図○Ａの線Ｙ２-Ｙ２’における断面図である。なお各製造工程の説明は、主として図○Ｂの断面図を用いて行い、適宜図○Ａ、図○Ｃ、図○Ｄの図面を追加して図○Ｂの補足を行う。また図○Ａでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。
まず図５Ａおよび図５Ｂに示すように、ｐ型の単結晶シリコンからなるシリコン基板１の表面に周知のＳＴＩ(Shallow Trench Isolation)法により深さが２５０ｎｍの素子分離領域となるＳＴＩ２を形成する。ＳＴＩ２で囲まれた矩形の領域が活性領域１Ａとなる。
次に図６Ｂに示すように、ＣＶＤ法によって、シリコン基板１上にシリコン酸化膜である絶縁膜３を５ｎｍ厚となるように形成してから、シリコン窒化膜であるマスク膜４を１２０ｎｍ厚となるように形成する。次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３とマスク膜４をパターニングする。このときパターニングした開口部には、シリコン基板１の上面およびＳＴＩ２の上面がそれぞれ露出している。これにより、図６Ｂおよび図７Ａに示すように、ピラー溝形成領域Ａが区画されると共に、ピラー溝形成領域Ａ内に１０個のシリコンピラー（５Ａ、５Ｂ）に対応するマスク膜パターン４と、２個のダミーピラー（６Ａ、６Ｂ）に対応するマスク膜パターン４が形成される。ダミーピラー（６Ａ、６Ｂ）に対応するマスク膜パターン４は活性領域１ＡとＳＴＩ２に跨る部分に形成される。
次に図７Ａ、図７Ｂ、および図７Ｃに示すように、マスク膜パターン４をマスクとして、上面が露出しているシリコン基板１とＳＴＩ２を異方性ドライエッチングする。エッチング深さは１５０ｎｍとする。これにより、単位トランジスタのチャネルとなる１０個のシリコンピラー５と、ゲート電極を上層部に繋げるための２つのダミーピラー６と、が形成される。
より詳細には、活性領域１Ａ内に、単位トランジスタとなる１０個のシリコンピラー５Ａ１〜５Ａ５、および５Ｂ１〜５Ｂ５を、各々Ｙ方向（所定の方向）へ配置し、第１のシリコンピラー群５Ａと第２のシリコンピラー群５Ｂで構成されたシリコンピラー群５を平行な２列として形成する。第１のシリコンピラー群５Ａと第２のシリコンピラー群５Ｂを構成するシリコンピラーは各々等しい個数とする。それぞれのシリコンピラーの間隔（隙間）を、この後形成するゲート電極の膜厚の２倍以下とする。同様に、各々のシリコンピラー群５の一端部からゲート電極の膜厚の２倍以下の間隔で、ダミーピラー６を１つ配置する。ダミーピラー６は、活性領域１Ａ内に形成されるダミーシリコンピラー６ａとＳＴＩ２内に形成されるダミー絶縁膜ピラー６ｂとが一側面で接触して合体した複合ピラーとして形成される。チャネル部を形成する各シリコンピラーの太さ（シリコン基板１に平行な面で切った断面の面積）は、完全空乏化が可能でそれぞれ同一の太さで形成される。ダミーピラー６のサイズは任意であり、チャネル部を形成するシリコンピラーと同じサイズである必要はない。
次に図８Ｂに示すように、各シリコンピラーとダミーシリコンピラー６ａとの側面に、熱酸化法により１ｎｍ厚となる保護酸化膜（図示せず）を形成し、さらにＣＶＤ法により５ｎｍ厚となるシリコン窒化膜を全面に成膜する。その後、全面エッチバックを行って、各シリコンピラーとダミーピラー６とマスク膜パターン４との側面にサイドウォール膜７を形成する。次に、活性領域１Ａ内において、各々のピラー底部の周囲に位置して上面が露出しているシリコン基板１を熱酸化し、２０ｎｍ厚のシリコン酸化膜からなるピラー下部絶縁膜８を形成する。このとき、各シリコンピラーとダミーピラー６との側面並びに上面は、シリコン窒化膜で覆われているため、シリコン酸化膜は形成されない。
次に図９Ｂに示すように、ピラー下部絶縁膜８の下方にピラー下部拡散層９を形成する。具体的には、イオン注入法を用いてｎ型不純物となるヒ素をシリコン基板１中に導入する。その後、１０００℃、１０秒の熱処理を施して不純物を活性化させ、ｎ型不純物拡散層からなるピラー下部拡散層９を形成する。次に、ドライエッチング法あるいはウェットエッチング法によって、サイドウォール膜７と保護酸化膜を除去する。
次に図１０Ａ、図１０Ｂ、および図１０Ｃに示すように、熱酸化法によって、各シリコンピラー及びダミーシリコンピラー６ａの側面に４ｎｍ厚のシリコン酸化膜であるゲート絶縁膜１０を形成する。次に、シリコン基板１の全面にゲート電極となる２０ｎｍ厚の不純物含有ポリシリコンを成膜してから、全面エッチバックを行い、各シリコンピラー及びダミーピラー６の側面にゲート電極１１を形成する。このとき、ＳＴＩ２の側面にもゲート電極１１が形成される。図１０Ｂと図１０Ｃに示すように、シリコンピラー同士の間隔、並びに、シリコンピラー群５の一端部とダミーピラー６との間隔は、ゲート電極１１の膜厚の２倍以下であるため、シリコンピラー同士の間の空間並びにシリコンピラー群５の一端部とダミーピラー６との間の空間は、ゲート電極１１で完全に埋められる。なお、図１０Ａでは、第１のシリコンピラー群５Ａを構成する第１のゲート電極１１と第２のシリコンピラー群５Ｂを構成する第２のゲート電極１１とは、第１のシリコンピラー群５Ａと第２のシリコンピラー群５Ｂの間で接続された状態となっているが、本発明は、これに限るものではなく、図２Ａおよび図２Ｂに示されるように、Ｙ方向に延在する第１のシリコンピラー群５Ａと同じくＹ方向に延在する第２のシリコンピラー群５Ｂとの距離Ｗをゲート電極１１の膜厚の２倍以上にさらに離間させて、第１及び第２のゲート電極１１ａおよび１１ｂが第１の単位トランジスタ群５０Ａと第２の単位トランジスタ群５０Ｂの間で互いに分離されていても良い。
次に図１１Ｂに示すように、各シリコンピラーとダミーピラー６とを埋め込むように、ＣＶＤ法によって、シリコン酸化膜である第１層間絶縁膜１２を形成する。次に、ＣＭＰ法によって、第１層間絶縁膜１２をマスク膜パターン４が露出するように平坦化し、続けてＣＶＤ法によって、シリコン酸化膜であるマスク膜１３を５０ｎｍ厚となるように成膜する。
次に図１２Ｂに示すように、フォトリソグラフィ法とエッチング法とを用いて、マスク膜１３の一部を除去することにより第１の開口部１４を形成する。第１の開口部１４内には、各シリコンピラーの上方に位置するマスク膜パターン４の上面が露出する。第１の開口部１４を形成するマスク膜１３のパターン４０は、図１Ａに示したように、シリコンピラーを配置した部分のみに形成される。すなわち、５Ａ１〜５Ａ５および５Ｂ１〜５Ｂ５の１０個のシリコンピラーを囲むパターン４０として形成される。
次に、露出したマスク膜パターン４をウェットエッチングによって選択的に除去し、さらに絶縁膜３を除去することで、各シリコンピラーの上方に第２の開口部１５を形成する。第２の開口部１５の底面には、各シリコンピラーの上面が露出しており、第２の開口部１５の側面にはポリシリコン膜からなるゲート電極１１の一部が露出している。
次に図１３Ｂに示すように、熱酸化法によって、第２の開口部１５内に露出しているゲート電極１１の側壁および各々のシリコンピラー５の上面にシリコン酸化膜である絶縁膜１７を形成する。次に、第２の開口部１５から各シリコンピラーの上部に、燐や砒素などの不純物をイオン注入した後、不純物活性化の熱処理を行ってピラー上部拡散層１６を形成する。その後、ＣＶＤ法によるシリコン窒化膜を５ｎｍ厚程度成膜してから、エッチバックを行うことにより、第２の開口部１５の内壁へサイドウォール膜１８形成する。このサイドウォール膜１８の形成時に、各シリコンピラーの上面に形成されていた絶縁膜１７も除去して、シリコンピラーの上面を露出させる。このとき絶縁膜１７は、サイドウォール膜１８の下方と第２の開口部１５におけるゲート電極１１の露出面に残留する。サイドウォール膜１８は、この後形成するシリコンプラグとゲート電極１１との間の絶縁を確保する役割を果たす。
次に図１４Ｂに示すように、単結晶シリコンからなるシリコンピラー５の上面を種とする選択エピタキシャル成長法を用いて、第２の開口部１５を埋め込むように単結晶シリコンを成長させてシリコンプラグ１９を形成する。その後、ヒ素などをイオン注入して、シリコンプラグ１９をｎ型の導電体として、各シリコンピラーの上部に形成したピラー上部拡散層１６と電気的に接触させる。
次に図１５Ｂに示すように、ＣＶＤ法によって、第１の開口部１４を埋め込むようにシリコン酸化膜である第２層間絶縁膜２０を形成する。シリコン酸化膜からなるマスク膜１３は第２層間絶縁膜と一体化される。次に、ＣＶＤ法によって、シリコン窒化膜であるストッパー膜２１を２０ｎｍ厚となるように成膜する。次に、ＣＶＤ法によって、シリコン酸化膜である第３層間絶縁膜２４を１５０ｎｍ厚となるように成膜する。
次に図１６Ａ、図１６Ｂに示すように、フォトリソグラフィ法およびドライエッチング法を用いて、第１及び第２のダミーピラー６Ａ、６Ｂを構成しているそれぞれのダミー絶縁膜ピラー６ｂ上に第１のコンタクト孔２７（２７Ａ，２７Ｂ）を形成する。また、シリコンピラー（５Ａ１〜５Ａ５、および５Ｂ１〜５Ｂ５）上に第２のコンタクト孔２８（２８Ａ、２８Ｂ）を形成する。
第１のコンタクト孔２７の形成では、ドライエッチングをストッパー膜２１で一旦止めることで、ゲート電極１１までの深さを制御しているが、ダミー絶縁膜ピラー６ｂの上面は、残留しているマスク膜パターン４で保護されているので、エッチングされない。第１のコンタクト孔２７は、ダミー絶縁膜ピラー６ｂの中心からずらした位置に形成しているので、その底部には、ダミー絶縁膜ピラー６ｂの上方に形成したマスク膜パターン４と、ダミー絶縁膜ピラー６ｂの側面に形成したゲート電極１１の一部が露出している。
また第２のコンタクト孔２８の底部には、シリコンプラグ１９の少なくとも一部が露出している。これらの第１及び第２のコンタクト孔２７及び２８は同時に形成しても良いが、別々に形成しても良い。
次に図１７Ａ、図１７Ｂに示すように、ＣＶＤ法によって、第３層間絶縁膜２４を覆うようにチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）からなる金属膜を順次に成膜して、第１及び第２のコンタクト孔２７及び２８の内部を埋め込む。次にＣＭＰ法によって、第３層間絶縁膜２４上の金属膜を除去して、シリコンプラグ１９に対するメタルコンタクトプラグ３０、ゲート電極１１に対するゲート用メタルコンタクトプラグ４１を形成する。
次に図１Ａ乃至図１Ｄに示したように、スパッタ法によるタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成された第１及び第２のメタル配線３３、３４とゲート吊り配線４２とを形成する。
このとき、ピラー溝形成領域Ａの第１のゲート用メタルコンタクトプラグ４１Ａは、第１のゲート吊り配線４２Ａと接続される。また、ピラー溝形成領域Ａの第２のゲート用メタルコンタクトプラグ４１Ｂは、第２のゲート吊り配線４２Ｂと接続される。
シリコンプラグ１９を介して第１のシリコンピラー群５Ａに形成されたピラー上部拡散層１６に接続している５つの第１のメタルコンタクトプラグ３０Ａは、第１のメタル配線３３と接続している。これにより第１のシリコンピラー群５Ａを構成する５つのシリコンピラー５Ａ１〜５Ａ５は並列に接続された構成となる。
さらに、シリコンプラグ１９を介して第２のシリコンピラー群５Ｂに形成されたピラー上部拡散層１６に接続している５つの第２のメタルコンタクトプラグ３０Ｂは、第２のメタル配線３４と接続している。これにより第２のシリコンピラー群５Ｂを構成する５つのシリコンピラー５Ｂ１〜５Ｂ５は並列に接続された構成となる。
したがって、第１のシリコンピラー群５Ａからなる第１の単位トランジスタ群５０Ａは、５つのシリコンピラー５Ａ１〜５Ａ５がピラー下部拡散層９を共有すると共に第１のメタル配線３３によって並列に接続された構成となっている。また、第２のシリコンピラー群５Ｂからなる第２の単位トランジスタ群５０Ｂは、５つのシリコンピラー５Ｂ１〜５Ｂ５がピラー下部拡散層９を共有すると共に第２のメタル配線３４によって並列に接続された構成となっている。さらに、第１の実施例の半導体装置は、第１の単位トランジスタ群５０Ａから成る第１の縦型トランジスタと、第２の単位トランジスタ群５０Ｂから成る第２の縦型トランジスタとが直列に接続されたレイアウトとなる。
以上説明した第１の実施例の半導体装置によれば、次のような効果が得られる。
（１）第１のメタル配線３３を介して並列接続された複数の単位トランジスタ５０Ａ１〜５０Ａ５からなる第１の縦型トランジスタと、第２のメタル配線３４を介して並列接続された複数の単位トランジスタ５０Ｂ１〜５０Ｂ５からなる第２の縦型トランジスタと、を直列接続する半導体装置において、第１の縦型トランジスタを構成する複数の単位トランジスタ５０Ａ１〜５０Ａ５のピラー下部拡散層を同一活性領域で共有させると共に、第２の縦型トランジスタを構成する複数の単位トランジスタ５０Ｂ１〜５０Ｂ５のピラー下部拡散層を同一活性領域で共有させる構成としている。したがって、例えば、第１の縦型トランジスタを構成する複数の単位トランジスタ５０Ａ１〜５０Ａ５のピラー下部拡散層が異なる活性領域に分離して別々に形成されている場合に比べて、個々の単位トランジスタ５０Ａ１〜５０Ａ５の電流−電圧特性を均一化することができ、安定した特性を有する大電流対応の高耐圧トランジスタを提供できる。
（２）一つの単位トランジスタ群を構成する複数の単位トランジスタの下部拡散層を一つの活性領域内に位置する同じピラー下部拡散層９に接続させて共有させているため、複数の単位トランジスタの一部が故障しても安定したドレイン電流を得ることができる。
これは以下の理由による。ここで１つの単位トランジスタに流れる電流量を“１”と仮定する。図１Ａにおいて、一つの単位トランジスタ群を構成する５つの単位トランジスタ、すなわち５つのピラー下部拡散層が各々異なる活性領域に形成されていた場合、５つのうち１つの単位トランジスタが故障すると、残る４つの単位トランジスタには“４”の電流量しか流れない。しかし、図１Ａでは、第１の単位トランジスタ群５０Ａを構成する全ての単位トランジスタが１つのピラー下部拡散層９に接続されると共に、ピラー上部拡散層１６が第１のメタル配線３３に接続されている。これにより、１つの単位トランジスタが故障した場合でも、各々の単位トランジスタに流れる電流が均一になるように流れるので、各トランジスタの能力によって残る４つの単位トランジスタには“４”以上から“５”未満の電流量が流れる。ピラー下部拡散層９の電位は、通常ドレイン電圧の１／２程度になるのに対して、仮にドレインに接続した単位トランジスタの１本が故障した場合には、ピラー下部拡散層９の電位はドレイン電圧の１／２よりも低い電圧になって、正常な単位トランジスタの電流が増大して、“４”以上の電流を流すことが可能になる。単位トランジスタが故障に至らず多少特性が悪い場合でも、他の単位トランジスタで特性を補償するため、特性劣化が小さい。つまり、ピラー下部拡散層９を単位トランジスタ毎に異なる活性領域に設けて並列に接続した場合よりも、電流のばらつきが小さくなる。
（３）直並列トランジスタを構成する単位トランジスタのチャネル部を複数のシリコンピラーによって構成しているため、１つのシリコンピラーの太さ（シリコン基板１に平行な面で切った断面の大きさ）を完全空乏化が可能な大きさにまで小さくすることができる。このため、完全空乏化型の高耐圧トランジスタの特性を維持しつつ、良好なＳ値（サブスレッショールド係数）と大きなドレイン電流を得ることができる。
（４）１つの単位トランジスタ群が備える複数のシリコンピラーを１つのピラー下部拡散層９に接続させて、夫々のシリコンピラー（第１乃至第５のシリコンピラー５Ａ１〜５Ａ５もしくは第６乃至第１０のシリコンピラー５Ｂ１〜５Ｂ５）に１つのピラー下部拡散層９を共有させているため、単位トランジスタ群の占有面積を小さくすることができる。
（５）複数の単位トランジスタ群が備える複数のシリコンピラーを１つのピラー下部拡散層９に接続させて、夫々のシリコンピラー（第１乃至第５のシリコンピラー５Ａ１〜５Ａ５と第６乃至第１０のシリコンピラー５Ｂ１〜５Ｂ５）に１つのピラー下部拡散層９を共有させているため、単位トランジスタ群の占有面積を小さくすることができる。
以下、図面を参照して、本発明の第２の実施例について詳細に説明する。第２の実施例は、第１の実施例に記載した、一つの活性領域内にピラー下部拡散層を共有して構成される第１の直並列トランジスタを、ＳＴＩ領域を挟んだ別の活性領域にも設けて第２の直並列トランジスタとし、第１の直並列トランジスタと第２の直並列トランジスタを配線を介してさらに直列に接続した構成を有する半導体装置に関するものである。
第２の実施例の説明で用いる図面は、第１の実施例に記載した図の構成を基本構成としている。なお説明は、第１の実施例と共通する内容の記載は割愛して、第２の実施例における相違点だけを記載する。
図１８Ａ、図１８Ｂ、および図１８Ｃは、本発明の第２の実施例の半導体装置の構造を示す模式図である。図１８Ａは、本第２の実施例による半導体装置の平面図である。図１８Ｂは、図１８Ａの線Ｘ１-Ｘ１’における断面図、図１８Ｃは、図１８Ａの線Ｙ１-Ｙ１’における断面図である。但し、図１８Ａでは、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。
まず、図１８Ａを参照する。本実施例では、ＳＴＩ２に囲まれた第１の活性領域１Ａと第２の活性領域１Ｂの二つの活性領域が設けられている。活性領域１Ａと活性領域１Ｂは、おのおのＹ方向に長手方向を有する矩形で構成され、ＳＴＩ２を挟んで隣接する構成となっている。すなわち、第１の活性領域１Ａと第２の活性領域１ＢとはＳＴＩ２によって絶縁分離されている。各々の活性領域１Ａ，１Ｂには、それぞれ、平面視矩形状の１０個のシリコンピラーが設けられている。詳述すると、第１の活性領域１Ａには、Ｙ方向に延在し第１のシリコンピラー群５Ａと第３のシリコンピラー群５Ｃとが設けられている。同様に、第２の活性領域１Ｂには、第２のシリコンピラー群５Ｂと第４のシリコンピラー群５Ｄとが設けられている。
第１のシリコンピラー群５Ａは第１の単位トランジスタ群５０Ａすなわち第１の縦型トランジスタを構成し、第３のシリコンピラー群５Ｃは第３の単位トランジスタ群５０Ｃすなわち第３の縦型トランジスタを構成している。第１の縦型トランジスタと第３の縦型トランジスタは、第１の実施例の図１Ａ〜図１Ｄと同様に第１の直並列トランジスタを構成している。
また、第２のシリコンピラー群５Ｂは第２の単位トランジスタ群５０Ｂすなわち第２の縦型トランジスタを構成し、第４のシリコンピラー群５Ｄは第４の単位トランジスタ群５０Ｄすなわち第４の縦型トランジスタを構成している。第２の縦型トランジスタと第４の縦型トランジスタは、第１の実施例の図１Ａ〜図１Ｄと同様に第２の直並列トランジスタを構成している。
なお、図１８Ａに示した、各々の領域に設けられる各々の縦型トランジスタでは、対応するダミーピラー６が、各々の縦型トランジスタの延在方向（Ｙ方向）の一方の端部に位置して設けられている。その他、各シリコンピラーの配置形態やゲート電極の配置形態、ダミーピラー６の構成などは第１の実施例と同じであるので説明は省略する。
本実施例の半導体装置は、第１の活性領域１Ａに設けられる第１の直並列トランジスタと、第２の活性領域１Ｂに設けられる第２の直並列トランジスタと、がＳＴＩ２を挟んでさらに直列に接続されている。すなわち、本実施例の半導体装置は、第１の直並列トランジスタを構成する第１の縦型トランジスタ（第１の単位トランジスタ群５０Ａ）と、第２の直並列トランジスタを構成する第４の縦型トランジスタ（第４の単位トランジスタ群５０Ｄ）と、が第１のメタル配線３３を介して接続される構成となっている。さらに詳述すると、本実施例の半導体装置は、主な構成要素として、第３のメタル配線３２と、第３のメタル配線３２に接続される第２の縦型トランジスタ（第２の単位トランジスタ群５０Ｂ）と、共有されているピラー下部拡散層９を介して第２の縦型トランジスタに接続される第４の縦型トランジスタ（第４の単位トランジスタ群５０Ｄ）と、ＳＴＩ２上に跨って共有される第１のメタル配線３３を介して第４の縦型トランジスタに接続される第１の縦型トランジスタ（第１の単位トランジスタ群５０Ａ）と、共有されるピラー下部拡散層９を介して第１の縦型トランジスタに接続される第３の縦型トランジスタ（第３の単位トランジスタ群５０Ｃ）と、第３の縦型トランジスタに接続される第２のメタル配線３４で構成されている。
次に、図１８Ｂ、図１８Ｃを参照する。ＳＴＩ２に囲まれた第１の活性領域１Ａと第２の活性領域１Ｂには、第１の実施例と同様に夫々１０個のシリコンピラーが立設されている。第３のメタル配線３２は、シリコンプラグ１９と第２のメタルコンタクトプラグ３０Ｂとを介して、第２の活性領域１Ｂの第２のシリコンピラー群５Ｂを構成する各々のシリコンピラーのピラー上部拡散層１６と接続されている。第１のメタル配線３３の一方の端部は、シリコンプラグ１９と第４のメタルコンタクトプラグ３０Ｄとを介して、第２の活性領域１Ｂの第４のシリコンピラー群５Ｄを構成する各々のシリコンピラーのピラー上部拡散層１６と接続されている。
第１のメタル配線３３の他方の端部は、シリコンプラグ１９と第１のメタルコンタクトプラグ３０Ａとを介して、第１の活性領域１Ａの第１のシリコンピラー群５Ａを構成する各々のシリコンピラーのピラー上部拡散層１６と接続されている。
第２のメタル配線３４は、シリコンプラグ１９と第３のメタルコンタクトプラグ３０Ｃとを介して、第１の活性領域１Ａの第３のシリコンピラー群５Ｃを構成する各々のシリコンピラーのピラー上部拡散層１６と接続されている。
第１のシリコンピラー群５Ａを構成する各シリコンピラーの直上には、シリコンプラグ１９、第１のメタルコンタクトプラグ３０Ａ及び第１のメタル配線３３が配置されている。第４のシリコンピラー群５Ｄを構成する各シリコンピラーの直上には、シリコンプラグ１９、第４のメタルコンタクトプラグ３０Ｄ及び第１のメタル配線３３が配置されている。
このような構成によって、第１のメタル配線３３は、第１の活性領域１Ａにおいて第１の単位トランジスタ群５０Ａを構成する５つの単位トランジスタのピラー上部拡散層１６と、第２の活性領域１Ｂにおいて第４の単位トランジスタ群５０Ｄを構成する５つの単位トランジスタのピラー上部拡散層１６とを直列に接続する配線として機能する。また、第１のメタル配線３３は、第１の活性領域１Ａの第１の単位トランジスタ群５０Ａを構成する５つの単位トランジスタを並列に接続する配線として機能すると共に、第２の活性領域１Ｂの第４の単位トランジスタ群５０Ｄを構成する５つの単位トランジスタを並列に接続する配線としても機能している。
半導体装置は、各々の活性領域において、隣接するシリコンピラー群の間隔を第１の実施例の変形例である図２Ａ、図２Ｂと同様に拡大して対応するゲート電極を分離して配置することも可能である。
以上説明した第２の実施例の半導体装置によれば、次のような効果が得られる。
（１）半導体装置が、各々異なる活性領域に、それぞれ第１の実施例に記載した第１および第２の直並列トランジスタを配置し、さらに、第１および第２の直並列トランジスタを配線３３を介して直列に接続する構成としているので、第１の実施例に記載した直並列トランジスタの効果を維持しつつ、さらに高耐圧のトランジスタを提供することができる。
（２）本実施例の半導体装置によれば、ＳＴＩ２を介して異なる第１の活性領域および第２の活性領域に各々第１および第２の直並列トランジスタを配置し、配線を介して第１および第２の直並列トランジスタを直列に接続しているので、第１の活性領域と第２の活性領域が同一方向に隣接している必要がなく、各々の活性領域の配置を任意に選択することができる。
なお本第２の実施例は、上記第１の実施例に対して、第３および第４のシリコンピラー群５Ｃと５Ｄの追加、第３および第４のダミーピラー６Ｃと６Ｄの追加、第３および第４のメタルコンタクトプラグ３０Ｃと３０Ｄの追加、第３および第４のゲート用メタルコンタクトプラグ４１Ｃと４１Ｄの追加、第３のメタル配線３２の追加、第１および第２のメタル配線３３と３４の形状変更を行ったものであり、いずれも第１の実施例の構成要素と同時に形成することができる。したがって、本第２の実施例の製法は、図５から図１７の説明を参照されたい。
以下、図面を参照して、本発明の第３の実施例について詳細に説明する。第３の実施例は、第１の実施例に記載した、一つの活性領域内にピラー下部拡散層を共有して構成される第１の直並列トランジスタを構成する第１の縦型トランジスタと第２の縦型トランジスタを、ＳＴＩ領域を挟んだ別の活性領域に設けて配線を介して直列に接続した構成を有する半導体装置に関するものである。すなわち、第３の実施例による半導体装置は、第１の活性領域に配置される第１の縦型トランジスタの第１のピラー下部拡散層と第２の活性領域に配置される第２の縦型トランジスタの第２のピラー下部拡散層を配線で接続することにより、第１のピラー下部拡散層と第２のピラー下部拡散層を共有化して２つのピラー下部拡散層を同電位とする構成を有するものである。この場合も、第３の実施例による半導体装置は、第１の実施例の図３に示した等価回路と同じ構成となる。
第３の実施例の個々の構成は、第１の実施例に記載した構成を基本構成としている。なお説明は、第１の実施例と共通する内容の記載は割愛して、第３の実施例における相違点だけを記載する。
図１９Ａ、図１９Ｂは、本発明の第３の実施例の半導体装置の構造を示す模式図である。図１９Ａは、本第３の実施例による半導体装置の平面図である。図１９Ｂは、図１９Ａの線Ｘ１-Ｘ１’における断面図である。但し、図１９Ａでは、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。
本実施例では、ＳＴＩ２に囲まれた第１の活性領域１Ａと第２の活性領域１Ｂの二つの活性領域が設けられている。第１の活性領域１Ａと第２の活性領域１Ｂは、おのおのＹ方向に長手方向を有する矩形で構成され、ＳＴＩ２を挟んで隣接する構成となっている。第１及び第２の活性領域１Ａ、１Ｂの各々には、それぞれ、平面視矩形状の５個のシリコンピラーからなる一つのシリコンピラー群（５Ａもしくは５Ｂ）と、一つのダミーピラー（６Ａもしくは６Ｂ）と、一つのメタルコンタクトプラグ（３１Ａもしくは３１Ｂ）が設けられている。
第１の活性領域１Ａに配置され、Ｙ方向に延在する第１のシリコンピラー群５Ａは第１の単位トランジスタ群５０Ａすなわち第１の縦型トランジスタを構成している。第１のメタルコンタクトプラグ３１Ａは第１の縦型トランジスタに対して、第２の活性領域１Ｂに対向する側のＸ方向に隣接する位置に配置されている。
一方、第２の活性領域１Ｂに配置され、Ｙ方向に延在する第２のシリコンピラー群５Ｂは第２の単位トランジスタ群５０Ｂすなわち第２の縦型トランジスタを構成している。第２のメタルコンタクトプラグ３１Ｂは第２の縦型トランジスタに対して、Ｘ方向に隣接する位置であって、第１のメタルコンタクトプラグ３１Ａと対向する側に配置されている。したがって、第３の実施例による半導体装置は、第１の活性領域１Ａに配置される第１のメタルコンタクトプラグ３１Ａと第２の活性領域１Ｂに配置される第２のメタルコンタクトプラグ３１Ｂと、が対向する構成となる。なお、各シリコンピラーの配置形態やゲート電極の配置形態、ダミーピラー６の構成などは第１の実施例と同じであるので説明は省略する。
第３のメタル配線３２は、第２のメタルコンタクトプラグ３０Ｂとシリコンプラグ１９とを介して、第２の活性領域１Ｂの第２の単位トランジスタ群５０Ｂを構成するピラー上部拡散層１６と接続されている。
第１のメタル配線３３の一方の端部は、第１のメタルコンタクトプラグ３１Ａの上面に接続され、第１のメタルコンタクトプラグ３１Ａを介して第１の活性領域１Ａの第１の単位トランジスタ群５０Ａを構成するピラー下部拡散層９と接続されている。また、第１のメタル配線３３の他方の端部は、第２のメタルコンタクトプラグ３１Ｂの上面に接続され、第２のメタルコンタクトプラグ３１Ｂを介して、第２の活性領域１Ｂの第２の単位トランジスタ群５０Ｂを構成するピラー下部拡散層９と接続されている。本実施例の半導体装置では、第１の活性領域１Ａに形成されたピラー下部拡散層９と第２の活性領域１Ｂに形成されたピラー下部拡散層９とが第１のメタル配線３３を介して接続された構成となっている。したがって、第３の実施例による半導体装置は、第１の活性領域１Ａに配置された第１の縦型トランジスタのピラー下部拡散層と第２の活性領域１Ｂに配置された第２の縦型トランジスタのピラー下部拡散層は同電位となって共有される構成となっている。
第２のメタル配線３４は、第１のメタルコンタクトプラグ３０Ａとシリコンプラグ１９とを介して、第１の活性領域１Ａの第１の単位トランジスタ群５０Ａを構成するピラー上部拡散層１６と接続されている。
第１のメタル配線３３は、第１の活性領域１Ａと第２の活性領域１Ｂとの配列方向に延在し、ＳＴＩ２を介して第１の活性領域１Ａと第２の活性領域１Ｂとに跨って配置されている。
本実施例の半導体装置は、第１の活性領域１Ａに設けられる第１の縦型トランジスタと、第２の活性領域１Ｂに設けられる第２の縦型トランジスタと、がＳＴＩ２を挟んで配置され、各々の領域に設けられたピラー下部拡散層９をメタルコンタクトプラグ３１Ａおよび３１Ｂを介して第１のメタル配線３３によって直列に接続する構成となっている。詳述すると、本実施例の半導体装置は、主な構成要素として、第３のメタル配線３２と、第３のメタル配線３２に接続される第２の活性領域１Ｂの第２の縦型トランジスタと、第２の縦型トランジスタを構成するピラー下部拡散層９に接続される第２のメタルコンタクトプラグ３１Ｂと、第２のメタルコンタクトプラグ３１Ｂに接続されＳＴＩ２を介して第１の活性領域１Ａと第２の活性領域１Ｂに跨って配置される第１のメタル配線３３と、第１のメタル配線３３に接続されると共に第１の活性領域１Ａのピラー下部拡散層９に接続される第１のメタルコンタクトプラグ３１Ａと、第１のメタルコンタクトプラグ３１Ａに接続される第１の縦型トランジスタと、第１の縦型トランジスタに接続される第２のメタル配線３４と、で構成されている。
以上説明した第３の実施例の半導体装置によれば、第１の活性領域１Ａに配置した第１の縦型トランジスタを構成するピラー下部拡散層と第２の活性領域１Ｂに配置した第２の縦型トランジスタを構成するピラー下部拡散層と、をメタルコンタクトプラグ３１Ａおよび３１Ｂを介してメタル配線３３で接続する構成としているので、第１の活性領域１Ａのピラー下部拡散層と第２の活性領域１Ｂのピラー下部拡散層とは同電位となり、第１の実施例に記載したように、一つの領域に、ピラー下部拡散層を共有させて二つの縦型トランジスタを配置して直列に接続する構成と等価な構成とすることができる。したがって、第１の実施例と同じ効果を得ることができる。本実施例では、一つの領域に一つの縦型トランジスタを配置しているので、レイアウトの制限を軽減して任意に配置された直並列トランジスタを提供することができる。
本実施例では第１の活性領域１Ａ、第２の活性領域１Ｂ共に矩形とする配置で説明したが、本発明はこれに限るものではなく、縦型トランジスタとダミーピラーとメタルコンタクトプラグの配置になぞった活性領域、例えば凸型の領域に形成して突出した部分にメタルコンタクトプラグを配置すれば活性領域の占有面積をより低減でき半導体装置の小型化に有利となる。なお、図１９Ａでは、メタルコンタクトプラグを活性領域内のＹ方向のほぼ中央部に配置した例を示しているが、本発明はこれに限らず、Ｙ方向の任意の位置に配置しても良い。
なお本第３の実施例による半導体装置は、上記第１の実施例による半導体装置の製造方法に従って製造することができる。
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１ シリコン基板
１Ａ 第１の活性領域（活性領域）
１Ｂ 第２の活性領域
２ 素子分離領域（ＳＴＩ）
３ 絶縁膜
４ マスク膜パターン
５ シリコンピラー群
５Ａ 第１のシリコンピラー群（第１の半導体ピラー群）
５Ａ１〜５Ａ５ シリコンピラー（半導体ピラー）
５Ｂ 第２のシリコンピラー群（第２の半導体ピラー群）
５Ｂ１〜５Ｂ５ シリコンピラー（半導体ピラー）
５Ｃ 第３のシリコンピラー群（第３の半導体ピラー群）
５Ｄ 第３のシリコンピラー群（第３の半導体ピラー群）
６ ゲート吊りピラー（ダミーピラー）
６Ａ 第１のゲート吊りピラー（第１のダミーピラー）
６Ｂ 第２のゲート吊りピラー（第２のダミーピラー）
６Ｃ 第３のゲート吊りピラー（第３のダミーピラー）
６Ｄ 第４のゲート吊りピラー（第４のダミーピラー）
６ａ ダミーシリコンピラー
６ｂ ダミー絶縁膜ピラー
７ サイドウォール膜
８ ピラー下部絶縁膜
９ ピラー下部拡散層（第１の拡散層）
１０ ゲート絶縁膜
１１ ゲート電極
１２ 第１層間絶縁膜
１３ マスク膜
１４ 第１の開口部
１５ 第２の開口部
１６ ピラー上部拡散層
１７ 絶縁膜
１８ サイドウォール膜
１９ シリコンプラグ（導電プラグ）
２０ 第２層間絶縁膜
２１ ストッパー膜
２４ 第３層間絶縁膜
２７（２７Ａ，２７Ｂ） 第１のコンタクト孔
２８（２８Ａ，２８Ｂ） 第２のコンタクト孔
３０ メタルコンタクトプラグ
３０Ａ 第１のメタルコンタクトプラグ
３０Ｂ 第２のメタルコンタクトプラグ
３０Ｃ 第３のメタルコンタクトプラグ
３０Ｄ 第４のメタルコンタクトプラグ
３１ メタルコンタクトプラグ（導電プラグ）
３１Ａ 第１のメタルコンタクトプラグ
３１Ｂ 第２のメタルコンタクトプラグ
３２ 第３のメタル配線
３３ 第１のメタル配線
３４ 第２のメタル配線
４０ パターン
４１ ゲート用メタルコンタクトプラグ（導電プラグ）
４１Ａ 第１のゲート用メタルコンタクトプラグ（導電プラグ）
４１Ｂ 第２のゲート用メタルコンタクトプラグ（導電プラグ）
４２ ゲート吊り配線（ゲート配線）
４２Ａ 第１のゲート吊り配線
４２Ｂ 第２のゲート吊り配線
５０ 単位トランジスタ（単位トランジスタ群）
５０Ａ 第１の単位トランジスタ群
５０Ａ１〜５０Ａ５ 単位トランジスタ
５０Ｂ 第２の単位トランジスタ群
５０Ｂ１〜５０Ｂ５ 単位トランジスタ
５０Ｃ 第３の単位トランジスタ群
５０Ｄ 第４の単位トランジスタ群
Ａ ピラー溝形成領域
Ｘ Ｘ方向（第１の方向）
Ｙ Ｙ方向（第２の方向；所定の方向）
Ｚ Ｚ方向

Claims (20)

  1. 少なくとも、第１の縦型トランジスタと第２の縦型トランジスタとが直列に接続された高耐圧トランジスタを含む半導体装置であって、
    前記第１の縦型トランジスタは、各々半導体ピラーを有する複数の単位トランジスタから成る第１の単位トランジスタ群から構成され、
    前記第２の縦型トランジスタは、各々半導体ピラーを有する複数の単位トランジスタから成る第２の単位トランジスタ群から構成され、
    前記第１及び前記第２の単位トランジスタ群を構成する複数の単位トランジスタのピラー下部拡散層が共有化されている、
    ことを特徴とする半導体装置。
  2. 前記第１及び前記第２の縦型トランジスタは、一つの活性領域内に設けられていることを特徴とする、請求項１に記載の半導体装置。
  3. 前記第１の単位トランジスタ群を構成する複数の単位トランジスタの第１のピラー上部拡散層が並列に接続されており、
    前記第２の単位トランジスタ群を構成する複数の単位トランジスタの第２のピラー上部拡散層が並列に接続されている、請求項２に記載の半導体装置。
  4. 前記第１の単位トランジスタ群を構成する複数の単位トランジスタは、
    複数の半導体ピラーから成る第１の半導体ピラー群と、
    該第１の半導体ピラー群を構成する複数の半導体ピラーの下端部に設けられた前記ピラー下部拡散層と、
    前記第１の半導体ピラー群を構成する複数の半導体ピラーの各々の上端部に設けられた前記第１のピラー上部拡散層と、を備え、
    前記第２の単位トランジスタ群を構成する複数の単位トランジスタは、
    複数の半導体ピラーから成る第２の半導体ピラー群と、
    該第２の半導体ピラー群を構成する複数の半導体ピラーの下端部に設けられた前記ピラー下部拡散層と、
    前記第２の半導体ピラー群を構成する複数の半導体ピラーの各々の上端部に設けられた前記第２のピラー上部拡散層と、を備える
    請求項３に記載の半導体装置。
  5. 前記第１の単位トランジスタ群は、
    所定の方向に互いに隙間を空けて設けられた複数の半導体ピラーから成る第１の半導体ピラー群と、
    該第１の半導体ピラー群を構成する複数の半導体ピラーの各々の外周面に設けられた第１のゲート絶縁膜と、
    該第１のゲート絶縁膜を介して、前記第１の半導体ピラー群を構成する複数の半導体ピラーの隙間を埋めるように、前記第１の半導体ピラー群を構成する複数の半導体ピラーの側面に設けられた第１のゲート電極と、を備え、
    前記第２の単位トランジスタ群は、
    前記所定の方向に互いに隙間を空けて設けられた複数の半導体ピラーから成る第２の半導体ピラー群と、
    該第２の半導体ピラー群を構成する複数の半導体ピラーの各々の外周面に設けられた第２のゲート絶縁膜と、
    該第２のゲート絶縁膜を介して、前記第２の半導体ピラー群を構成する複数の半導体ピラーの隙間を埋めるように、前記第２の半導体ピラー群を構成する複数の側面に設けられた第２のゲート電極と、を備え
    ていることを特徴とする請求項２又は３に記載の半導体装置。
  6. 前記第１のゲート電極と前記２のゲート電極とが電気的に接続されている、請求項５に記載の半導体装置。
  7. 前記第１のゲート電極と前記２のゲート電極とが電気的に分離されている、請求項５に記載の半導体装置。
  8. 前記第１及び前記第２の縦型トランジスタは、一つの直並列トランジスタを構成し、複数の前記直並列トランジスタをさらに直列に接続して配置することを特徴とする、請求項３に記載の半導体装置。
  9. 前記第１及び前記第２の縦型トランジスタは、それぞれ、素子分離領域を挟んで隣接する、第１及び第２の活性領域に設けられており、
    前記第１の単位トランジスタ群を構成する複数の単位トランジスタの第１のピラー下部拡散層が共有化されており、
    前記第２の単位トランジスタ群を構成する複数の単位トランジスタの第２のピラー下部拡散層が共有化されている、
    ことを特徴とする、請求項１に記載の半導体装置。
  10. 前記第１の単位トランジスタ群を構成する複数の単位トランジスタの第１のピラー上部拡散層が並列に接続されており、
    前記第２の単位トランジスタ群を構成する複数の単位トランジスタの第２のピラー上部拡散層が並列に接続されている、請求項９に記載の半導体装置。
  11. 前記第１の単位トランジスタ群を構成する複数の単位トランジスタは、
    複数の半導体ピラーから成る第１の半導体ピラー群と、
    該第１の半導体ピラー群を構成する複数の半導体ピラーの下端部に設けられた前記第１のピラー下部拡散層と、
    前記第１の半導体ピラー群を構成する複数の半導体ピラーの各々の上端部に設けられた前記第１のピラー上部拡散層と、を備え、
    前記第２の単位トランジスタ群を構成する複数の単位トランジスタは、
    複数の半導体ピラーから成る第２の半導体ピラー群と、
    該第２の半導体ピラー群を構成する複数の半導体ピラーの下端部に設けられた前記第２のピラー下部拡散層と、
    前記第２の半導体ピラー群を構成する複数の半導体ピラーの各々の上端部に設けられた前記第２のピラー上部拡散層と、を備える
    請求項９又は１０に記載の半導体装置。
  12. 前記第１のピラー下部拡散層が、前記第２のピラー下部拡散層と直列に接続されている、請求項９乃至１１のいずれか１つに記載の半導体装置。
  13. 前記第１の単位トランジスタ群は、
    所定の方向に互いに隙間を空けて設けられた複数の半導体ピラーから成る第１の半導体ピラー群と、
    該第１の半導体ピラー群を構成する複数の半導体ピラーの各々の外周面に設けられた第１のゲート絶縁膜と、
    該第１のゲート絶縁膜を介して、前記第１の半導体ピラー群を構成する複数の半導体ピラーの隙間を埋めるように、前記第１の半導体ピラー群を構成する複数の半導体ピラーの側面に設けられた第１のゲート電極と、を備え、
    前記第２の単位トランジスタ群は、
    前記所定の方向に互いに隙間を空けて設けられた複数の半導体ピラーから成る第２の半導体ピラー群と、
    該第２の半導体ピラー群を構成する複数の半導体ピラーの各々の外周面に設けられた第２のゲート絶縁膜と、
    該第２のゲート絶縁膜を介して、前記第２の半導体ピラー群を構成する複数の半導体ピラーの隙間を埋めるように、前記第２の半導体ピラー群を構成する複数の側面に設けられた第２のゲート電極と、を備え
    ていることを特徴とする請求項９又は１０に記載の半導体装置。
  14. 前記第１の縦型トランジスタは、前記第１の単位トランジスタ群に隣接して配置され、各々半導体ピラーを有する複数の単位トランジスタから成る第３の単位トランジスタ群を更に含み、それぞれ、前記第１及び前記第３の単位トランジスタ群を構成する複数の単位トランジスタの第１及び第３のピラー下部拡散層が共有化されており、
    前記第２の縦型トランジスタは、前記第２の単位トランジスタ群に隣接して配置され、各々半導体ピラーを有する複数の単位トランジスタから成る第４の単位トランジスタ群を更に含み、それぞれ、前記第２及び前記第４の単位トランジスタ群を構成する複数の単位トランジスタの第２及び第４のピラー下部拡散層が共有化されている、
    ことを特徴とする請求項９に記載の半導体装置。
  15. 前記第１の単位トランジスタ群を構成する複数の単位トランジスタの第１のピラー上部拡散層が並列に接続されており、
    前記第２の単位トランジスタ群を構成する複数の単位トランジスタの第２のピラー上部拡散層が並列に接続されており、
    前記第３の単位トランジスタ群を構成する複数の単位トランジスタの第３のピラー上部拡散層が並列に接続されており、
    前記第４の単位トランジスタ群を構成する複数の単位トランジスタの第４のピラー上部拡散層が並列に接続されている、請求項１４に記載の半導体装置。
  16. 前記第１の単位トランジスタ群を構成する複数の単位トランジスタは、
    複数の半導体ピラーから成る第１の半導体ピラー群と、
    該第１の半導体ピラー群を構成する複数の半導体ピラーの下端部に設けられた前記第１のピラー下部拡散層と、
    前記第１の半導体ピラー群を構成する複数の半導体ピラーの各々の上端部に設けられた前記第１のピラー上部拡散層と、を備え、
    前記第２の単位トランジスタ群を構成する複数の単位トランジスタは、
    複数の半導体ピラーから成る第２の半導体ピラー群と、
    該第２の半導体ピラー群を構成する複数の半導体ピラーの下端部に設けられた前記第２のピラー下部拡散層と、
    前記第２の半導体ピラー群を構成する複数の半導体ピラーの各々の上端部に設けられた前記第２のピラー上部拡散層と、を備え、
    前記第３の単位トランジスタ群を構成する複数の単位トランジスタは、
    複数の半導体ピラーから成る第３の半導体ピラー群と、
    該第３の半導体ピラー群を構成する複数の半導体ピラーの下端部に設けられた前記第３のピラー下部拡散層と、
    前記第３の半導体ピラー群を構成する複数の半導体ピラーの各々の上端部に設けられた前記第３のピラー上部拡散層と、を備え、
    前記第４の単位トランジスタ群を構成する複数の単位トランジスタは、
    複数の半導体ピラーから成る第４の半導体ピラー群と、
    該第４の半導体ピラー群を構成する複数の半導体ピラーの下端部に設けられた前記第４のピラー下部拡散層と、
    前記第４の半導体ピラー群を構成する複数の半導体ピラーの各々の上端部に設けられた前記第４のピラー上部拡散層と、を備える
    請求項１５に記載の半導体装置。
  17. 前記第１のピラー上部拡散層が、前記第４のピラー上部拡散層と直列に接続されている、請求項１５又は１６に記載の半導体装置。
  18. 前記第１の単位トランジスタ群は、
    所定の方向に互いに隙間を空けて設けられた複数の半導体ピラーから成る第１の半導体ピラー群と、
    該第１の半導体ピラー群を構成する複数の半導体ピラーの各々の外周面に設けられた第１のゲート絶縁膜と、
    該第１のゲート絶縁膜を介して、前記第１の半導体ピラー群を構成する複数の半導体ピラーの隙間を埋めるように、前記第１の半導体ピラー群を構成する複数の半導体ピラーの側面に設けられた第１のゲート電極と、を備え、
    前記第２の単位トランジスタ群は、
    前記所定の方向に互いに隙間を空けて設けられた複数の半導体ピラーから成る第２の半導体ピラー群と、
    該第２の半導体ピラー群を構成する複数の半導体ピラーの各々の外周面に設けられた第２のゲート絶縁膜と、
    該第２のゲート絶縁膜を介して、前記第２の半導体ピラー群を構成する複数の半導体ピラーの隙間を埋めるように、前記第２の半導体ピラー群を構成する複数の側面に設けられた第２のゲート電極と、を備え、
    前記第３の単位トランジスタ群は、
    前記所定の方向に互いに隙間を空けて設けられた複数の半導体ピラーから成る第３の半導体ピラー群と、
    該第３の半導体ピラー群を構成する複数の半導体ピラーの各々の外周面に設けられた第３のゲート絶縁膜と、
    該第３のゲート絶縁膜を介して、前記第３の半導体ピラー群を構成する複数の半導体ピラーの隙間を埋めるように、前記第３の半導体ピラー群を構成する複数の半導体ピラーの側面に設けられた第３のゲート電極と、を備え、
    前記第４の単位トランジスタ群は、
    前記所定の方向に互いに隙間を空けて設けられた複数の半導体ピラーから成る第４の半導体ピラー群と、
    該第４の半導体ピラー群を構成する複数の半導体ピラーの各々の外周面に設けられた第４のゲート絶縁膜と、
    該第４のゲート絶縁膜を介して、前記第４の半導体ピラー群を構成する複数の半導体ピラーの隙間を埋めるように、前記第４の半導体ピラー群を構成する複数の側面に設けられた第４のゲート電極と、を備え
    ていることを特徴とする請求項１４又は１５に記載の半導体装置。
  19. 前記第１のゲート電極と前記第３のゲート電極とが、前記第１の半導体ピラー群を構成する複数の半導体ピラーと前記第３の半導体ピラー群を構成する複数の半導体ピラーとの隙間を埋めるように、共通に接続されており、
    前記第２のゲート電極と前記第４のゲート電極とが、前記第２の半導体ピラー群を構成する複数の半導体ピラーと前記第４の半導体ピラー群を構成する複数の半導体ピラーとの隙間を埋めるように、共通に接続されている、
    請求項１８に記載の半導体装置。
  20. 前記第１のゲート電極と、前記２のゲート電極と、前記第３のゲート電極と、前記４のゲート電極とが電気的に接続されている、請求項１８又は１９に記載の半導体装置。
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