JP2013118698A - Image sensor and control method - Google Patents
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Abstract
Description
本開示は、イメージセンサおよび制御方法に関し、特に、簡単な構成で、良質な画像を得ることができるようにしたイメージセンサおよび制御方法に関する。 The present disclosure relates to an image sensor and a control method, and more particularly, to an image sensor and a control method capable of obtaining a high-quality image with a simple configuration.
一般に、CMOS(complementary metal oxide semiconductor)センサでは、フォトダイオードを有する複数の画素が行列状に配置されており、フォトダイオードにより光電変換された電荷に応じた画素信号が、各画素から出力される。 In general, in a complementary metal oxide semiconductor (CMOS) sensor, a plurality of pixels having photodiodes are arranged in a matrix, and a pixel signal corresponding to the charge photoelectrically converted by the photodiode is output from each pixel.
また、CMOSセンサの各画素は、画素信号の出力を制御するためのトランジスタをそれぞれ有しており、行および列のアドレスを指定する制御信号に応じて、ライン(行)ごとあるいは画素ごとに、画素信号を出力する。 In addition, each pixel of the CMOS sensor has a transistor for controlling the output of the pixel signal, and for each line (row) or for each pixel, according to a control signal designating a row and column address, A pixel signal is output.
例えば、画素は、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および選択トランジスタの4つのトランジスタを有して構成される。また、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの接続点は、フォトダイオードにより光電変換された電荷を蓄積して電圧に変換するフローティングディフュージョンを構成する。 For example, the pixel includes four transistors: a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor. In addition, the connection point of the transfer transistor, the reset transistor, and the amplification transistor constitutes a floating diffusion that accumulates charges photoelectrically converted by the photodiode and converts them into a voltage.
転送トランジスタは、フォトダイオードにより光電変換された電荷をフローティングディフュージョンに転送する。リセットトランジスタは、フローティングディフュージョンに蓄積された電荷をリセットする。増幅トランジスタは、フローティングディフュージョンに蓄積された電荷に応じた電圧を増幅する。選択トランジスタは、増幅トランジスタにより増幅された電圧、即ち、画素信号を、垂直信号線に出力する。 The transfer transistor transfers the charge photoelectrically converted by the photodiode to the floating diffusion. The reset transistor resets the electric charge accumulated in the floating diffusion. The amplification transistor amplifies a voltage corresponding to the electric charge accumulated in the floating diffusion. The selection transistor outputs the voltage amplified by the amplification transistor, that is, the pixel signal to the vertical signal line.
そして、CMOSセンサでは、各トランジスタを制御することで、行ごと、または画素ごとに、フォトダイオードに蓄積された電荷をフローティングディフュージョンに転送する処理や、画素信号を出力する処理が行われる。また、CMOSセンサでは、画素の露光の開始時に、それ以前にフォトダイオードに蓄積されている電荷をリセットするとともに、画素の露光の終了時に、露光によりフォトダイオードおよびフローティングディフュージョンに蓄積された電荷をリセットする処理(以下、適宜、ローリングシャッタと称する)が行われる。 In the CMOS sensor, by controlling each transistor, a process for transferring the charge accumulated in the photodiode to the floating diffusion and a process for outputting a pixel signal are performed for each row or for each pixel. In addition, the CMOS sensor resets the charge accumulated in the photodiode before the pixel exposure, and resets the charge accumulated in the photodiode and floating diffusion at the end of the pixel exposure. Processing (hereinafter referred to as a rolling shutter as appropriate) is performed.
また、CMOSセンサでは、全ての画素の画素数よりも少ない画素数の画像を撮像するときには、画角の切り出し処理や、間引き処理が行われる。例えば、間引き処理においては、画素信号を読み出す画素が、数行および数列ずつ間引かれ、一部の画素から読み出される画素信号により画像が撮像される。 In addition, in the CMOS sensor, when an image having a smaller number of pixels than the number of all the pixels is picked up, an angle-of-view clipping process and a thinning process are performed. For example, in the thinning process, pixels from which pixel signals are read are thinned out by several rows and several columns, and an image is picked up by pixel signals read from some pixels.
このような間引き処理などにおいては、画素信号が読み出されない画素が発生し、その画素信号が読み出されない画素である非読み出し画素には、電荷の蓄積の開始および終了を制御するローリングシャッタがかからないため、ブルーミング現象が発生する。ブルーミング現象とは、フォトダイオードが蓄積することができる最大の電荷量以上の電荷が光電変換されたときに、その電荷がフォトダイオードから溢れ出し(滲み出て)、転送トランジスタやチャネルストップ領域を通過して、フローティングディフュージョンや隣接する他の画素に流出する現象である。 In such a thinning process, a pixel from which a pixel signal is not read is generated, and a non-read pixel that is a pixel from which the pixel signal is not read does not have a rolling shutter that controls the start and end of charge accumulation. Therefore, blooming phenomenon occurs. Blooming is a phenomenon in which, when charge exceeding the maximum charge that can be stored in a photodiode is photoelectrically converted, the charge overflows (exudes) from the photodiode and passes through the transfer transistor and channel stop region. This is a phenomenon that flows out to floating diffusion and other adjacent pixels.
ブルーミング現象が発生すると、画像に白い帯状または白い円状のパターンが発生し、これにより、画質が劣化する恐れがある。 When the blooming phenomenon occurs, a white band or a white circular pattern is generated in the image, which may deteriorate the image quality.
ブルーミング現象に対する対策としては、画素信号が読み出されない画素に対し、フォトダイオードに蓄積される電荷をリセットするための、ブルーミング現象の回避のためのシャッタをかけることが考えられる。 As a countermeasure against the blooming phenomenon, it is conceivable to apply a shutter for avoiding the blooming phenomenon for resetting the electric charge accumulated in the photodiode to the pixel from which the pixel signal is not read.
しかしながら、ブルーミング現象の回避のためのシャッタをかけるためには、その処理を行うための専用回路や専用のアドレス線をCMOSセンサに追加する必要がある。様々な撮像モードに対応するためには、それぞれの撮像モードに対応した画角の切り出し処理や間引き処理に対応しなければならないため、ブルーミング現象の回避のためのシャッタをかけるための専用回路は複雑となるとともに、その回路規模が大きくなる。 However, in order to apply a shutter for avoiding the blooming phenomenon, it is necessary to add a dedicated circuit and a dedicated address line for the processing to the CMOS sensor. In order to support various imaging modes, it is necessary to support field angle cutout processing and thinning processing corresponding to each imaging mode, so the dedicated circuit for applying a shutter for avoiding the blooming phenomenon is complicated. And the circuit scale becomes large.
さらに、この専用回路は、特定の撮像モードに特化したものとなり、撮像モードを修正や追加したときには、回路を修正したり、新たに追加する必要があり、撮像モードの修正や追加に対応することが困難である。また、専用のアドレス線を準備する場合は、アドレス線が多数必要になるとともに、専用のアドレスデコード回路も必要となる。そのため、多数の撮像モードがある場合には、ブルーミング現象の回避のためのシャッタ用のアドレス線と、専用回路とを組み合わせる手法が用いられるが、回路が複雑となるとともに、その回路規模が大きくなる。また、シャッタ位置を管理するアドレス制御装置において、管理することが必要なシャッタ位置が多くなるとともに、複雑になり、その結果、アドレス制御装置の回路規模も大きくなる。 Furthermore, this dedicated circuit is specialized for a specific imaging mode, and when the imaging mode is corrected or added, it is necessary to correct the circuit or add a new one, which corresponds to the correction or addition of the imaging mode. Is difficult. When preparing dedicated address lines, a large number of address lines are required and a dedicated address decoding circuit is also required. Therefore, when there are a large number of imaging modes, a method of combining a shutter address line for avoiding the blooming phenomenon and a dedicated circuit is used. However, the circuit becomes complicated and the circuit scale increases. . In addition, in an address control device that manages shutter positions, the number of shutter positions that need to be managed increases and becomes complicated. As a result, the circuit scale of the address control device also increases.
また、画素信号が読み出される画素においても、ローリングシャッタがかかるまでに、強い光がフォトダイオードに入射したときには、フォトダイオードから電荷が溢れ出し、ブルーミング現象が発生する。そして、隣接する画素が露光中である場合、その画素に不要な電荷が蓄積され、これにより、画質が劣化する。 Even in the pixel from which the pixel signal is read, when intense light is incident on the photodiode before the rolling shutter is applied, the electric charge overflows from the photodiode and a blooming phenomenon occurs. When adjacent pixels are being exposed, unnecessary charges are accumulated in the pixels, thereby degrading image quality.
ここで、デコーダが選択するアドレスを時分割多重化し、1つのデコーダで複数の電子シャッタ行、または読み出し行を選択する技術が開示されている(例えば、特許文献1参照)。 Here, a technique is disclosed in which an address selected by a decoder is time-division multiplexed and a plurality of electronic shutter rows or readout rows are selected by one decoder (see, for example, Patent Document 1).
上述したように、従来のCMOSセンサでは、ブルーミング現象を回避し、ブルーミング現象による画質の劣化のない良質な画像を得るには、複雑な構成の回路を用いる必要があった。 As described above, in the conventional CMOS sensor, it is necessary to use a circuit having a complicated configuration in order to avoid the blooming phenomenon and obtain a high-quality image without deterioration in image quality due to the blooming phenomenon.
本開示は、このような状況に鑑みてなされたものであり、簡単な構成で、良質な画像を得ることができるようにするものである。 The present disclosure has been made in view of such a situation, and makes it possible to obtain a high-quality image with a simple configuration.
本発明の一側面のイメージセンサは、画像を撮像するイメージセンサにおいて、入射光を光電変換して電荷を蓄積し、前記電荷に応じた画素信号を出力する画素と、前記画素を制御し、前記画素に蓄積されている不要な電荷を排出させるシャッタ処理、所定の露光時間で光電変換された電荷を前記画素に蓄積させる電荷蓄積処理、および、前記電荷蓄積処理で前記画素に蓄積されている電荷に応じた画素信号を出力させるリード処理を行わせ、画素信号を出力する画素として選択されているか否かを表す選択信号を記憶するメモリを有する制御手段とを備え、前記画素は、入射光を光電変換する光電変換手段と、前記光電変換手段により光電変換される電荷を蓄積し、前記電荷に応じた電圧に変換する変換手段と、前記光電変換手段により光電変換される電荷の前記変換手段への転送をオン/オフする転送手段と、前記変換手段に蓄積されている電荷の排出をオン/オフする排出手段とを有し、前記制御手段は、前記シャッタ処理が行われる期間、前記電荷蓄積処理が行われる期間、および前記リード処理が行われる期間以外の期間である非蓄積期間に、前記画素で光電変換される電荷を排出させ、所定数の前記画素が少なくとも前記変換手段および前記排出手段を共有して構成される共有画素構造である場合、いずれか1の前記画素でリード処理が行われている期間において、前記画素共有構造を構成する他の前記画素からの電荷の排出を停止させる。 An image sensor according to an aspect of the present invention, in an image sensor that captures an image, photoelectrically converts incident light to accumulate charges, outputs a pixel signal corresponding to the charges, controls the pixels, and Shutter processing for discharging unnecessary charges stored in the pixel, charge storage processing for storing charge photoelectrically converted in a predetermined exposure time in the pixel, and charge stored in the pixel by the charge storage processing And a control unit having a memory for storing a selection signal indicating whether or not the pixel is selected as a pixel that outputs the pixel signal. Photoelectric conversion means for performing photoelectric conversion, conversion means for accumulating charges photoelectrically converted by the photoelectric conversion means, and converting them to a voltage corresponding to the charges; Transfer means for turning on / off transfer of charges to be converted to the conversion means; and discharge means for turning on / off discharge of charges accumulated in the conversion means; and the control means includes the shutter In a non-accumulation period that is a period other than a period during which processing is performed, a period during which the charge accumulation processing is performed, and a period during which the read processing is performed, charges that are photoelectrically converted by the pixels are discharged, and a predetermined number of the pixels Is a shared pixel structure configured by sharing at least the conversion unit and the discharge unit, and the other of the pixel sharing structure that constitutes the pixel sharing structure in a period in which the read process is performed in any one of the pixels Stop discharging the charge from the pixel.
本発明の一側面の制御方法は、入射光を光電変換して電荷を蓄積し、前記電荷に応じた画素信号を出力する画素と、前記画素を制御し、前記画素に蓄積されている不要な電荷を排出させるシャッタ処理、所定の露光時間で光電変換された電荷を前記画素に蓄積させる電荷蓄積処理、および、前記電荷蓄積処理で前記画素に蓄積されている電荷に応じた画素信号を出力させるリード処理を行わせ、画素信号を出力する画素として選択されているか否かを表す選択信号を記憶するメモリを有する制御手段とを備え、画像を撮像するイメージセンサの制御方法であって、前記画素は、入射光を光電変換する光電変換手段と、前記光電変換手段により光電変換される電荷を蓄積し、前記電荷に応じた電圧に変換する変換手段と、前記光電変換手段により光電変換される電荷の前記変換手段への転送をオン/オフする転送手段と、前記変換手段に蓄積されている電荷の排出をオン/オフする排出手段とを有し、前記制御手段が、前記シャッタ処理が行われる期間、前記電荷蓄積処理が行われる期間、および前記リード処理が行われる期間以外の期間である非蓄積期間に、前記画素で光電変換される電荷を排出させる制御を行い、所定数の前記画素が少なくとも前記変換手段および前記排出手段を共有して構成される共有画素構造である場合、いずれか1の前記画素でリード処理が行われている期間において、前記画素共有構造を構成する他の前記画素からの電荷の排出を停止させる制御を行う。 According to an aspect of the present invention, there is provided a control method for photoelectrically converting incident light to accumulate charges, outputting a pixel signal corresponding to the charges, controlling the pixels, and storing unnecessary charges in the pixels. A shutter process for discharging charges, a charge accumulation process for accumulating charges photoelectrically converted in a predetermined exposure time in the pixel, and a pixel signal corresponding to the charges accumulated in the pixel in the charge accumulation process are output. And a control unit having a memory for storing a selection signal indicating whether or not the pixel is selected as a pixel that outputs a pixel signal, the image sensor controlling method for capturing an image, The photoelectric conversion means that photoelectrically converts incident light, the charge that is photoelectrically converted by the photoelectric conversion means, the conversion means that converts the charge into a voltage corresponding to the charge, and the photoelectric conversion means Transfer means for turning on / off the transfer of charges to be converted to photoelectric conversion to the conversion means; and discharge means for turning on / off discharge of charges accumulated in the conversion means, and the control means includes Control is performed to discharge charges that are photoelectrically converted by the pixels during a period during which shutter processing is performed, a period during which the charge accumulation process is performed, and a period other than the period during which the read process is performed. When the number of the pixels has a shared pixel structure configured by sharing at least the conversion unit and the discharge unit, the pixel sharing structure is configured in a period during which a read process is performed on any one of the pixels. Control is performed to stop the discharge of charges from the other pixels.
本発明の一側面においては、画素により、入射光を光電変換して電荷を蓄積し、電荷に応じた画素信号が出力される。制御手段により、画素は制御され、画素に蓄積されている不要な電荷を排出させるシャッタ処理、所定の露光時間で光電変換された電荷を画素に蓄積させる電荷蓄積処理、および、電荷蓄積処理で画素に蓄積されている電荷に応じた画素信号を出力させるリード処理が行われる。また、画素は、入射光を光電変換する光電変換手段と、光電変換手段により光電変換される電荷を蓄積し、電荷に応じた電圧に変換する変換手段と、光電変換手段により光電変換される電荷の変換手段への転送をオン/オフする転送手段と、変換手段に蓄積されている電荷の排出をオン/オフする排出手段とを有する。そして、画素信号を出力する画素として選択されているか否かを表す選択信号を記憶するメモリを有する制御手段により、シャッタ処理が行われる期間、電荷蓄積処理が行われる期間、およびリード処理が行われる期間以外の期間である非蓄積期間に、画素で光電変換される電荷が排出され、所定数の画素が少なくとも変換手段および排出手段を共有して構成される共有画素構造である場合、いずれか1の画素でリード処理が行われている期間において、画素共有構造を構成する他の画素からの電荷の排出が停止される。 In one aspect of the present invention, the pixel photoelectrically converts incident light to accumulate charges and outputs a pixel signal corresponding to the charges. The pixel is controlled by the control means, the shutter process for discharging unnecessary charges accumulated in the pixel, the charge accumulation process for accumulating the charge photoelectrically converted in a predetermined exposure time, and the charge accumulation process. Read processing is performed to output a pixel signal corresponding to the charge accumulated in the. The pixel also includes a photoelectric conversion unit that photoelectrically converts incident light, a charge that is photoelectrically converted by the photoelectric conversion unit, a conversion unit that converts the charge into a voltage corresponding to the charge, and a charge that is photoelectrically converted by the photoelectric conversion unit. Transfer means for turning on / off transfer to the conversion means, and discharge means for turning on / off discharge of electric charges accumulated in the conversion means. Then, a control unit having a memory for storing a selection signal indicating whether or not the pixel signal is selected is output, a period during which shutter processing is performed, a period during which charge accumulation processing is performed, and read processing are performed. In the non-accumulation period that is a period other than the period, charges that are photoelectrically converted by the pixels are discharged, and when the predetermined number of pixels has a shared pixel structure configured to share at least the conversion means and the discharge means, any one of them During the period in which the read process is performed on these pixels, discharge of charges from other pixels constituting the pixel sharing structure is stopped.
本開示の一側面によれば、簡単な構成で、良質な画像を得ることができる。 According to one aspect of the present disclosure, a high-quality image can be obtained with a simple configuration.
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。 Hereinafter, specific embodiments to which the present technology is applied will be described in detail with reference to the drawings.
図1は、本技術を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。 FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a CMOS sensor to which the present technology is applied.
図1において、CMOSセンサ11は、システム制御ユニット12、垂直走査回路13、ピクセルアレイ14、参照電圧回路15、カラムADC(Analog to Digital Converter)16、および水平走査回路17から構成される。
In FIG. 1, a
システム制御ユニット12は、ロジック制御回路、PLL回路(CLK分周)、タイミング制御回路、および通信インタフェースなどを備えている。システム制御ユニット12には、図示しない外部の回路からメインクロックが供給され、システム制御ユニット12は、CMOSセンサ11を構成する各ブロックの制御や、外部の回路との通信を行う。
The
垂直走査回路13は、システム制御ユニット12の制御に従って、ピクセルアレイ14の垂直方向に並ぶ画素を、順次、所定のタイミングで制御し、各画素から画素信号を出力させる。
The
ピクセルアレイ14は、横×縦の個数がM×N個である画素2111乃至21MN、N本の行制御線221乃至22N、およびM本の垂直信号線231乃至23Mから構成される。画素2111乃至21MNは、行制御線221乃至22Nを介して垂直走査回路13に接続され、垂直信号線231乃至23Mを介してカラムADC16に接続されている。
The
画素2111乃至21MNは、例えば、ベイヤ配列に従って、3色の光(R,G,B)を受光するように配置されており、垂直走査回路13から行制御線221乃至22Nを介して供給される駆動信号に従って駆動し、垂直信号線231乃至23Mに画素信号を出力する。
The
参照電圧回路15には、システム制御ユニット12から、ゲインやオフセットを制御する制御信号や、所定の周波数のクロック信号などが供給される。参照電圧回路15は、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成し、カラムADC16に供給する。
The
カラムADC16は、電圧比較部25、A/D変換部26、および感度増幅部27から構成される。
The
電圧比較部25は、M個の比較器281乃至28Mを有し、比較器281乃至28Mには、垂直信号線231乃至23Mを介して、画素2111乃至21MNから画素信号がそれぞれ供給されるとともに、参照電圧回路15からランプ信号が供給される。
The voltage comparison unit 25 includes M
比較器281乃至28Mは、垂直信号線231乃至23Mを介して供給される画素信号と、参照電圧回路15からのランプ信号を比較し、その比較結果を表す比較結果信号を、A/D変換部26に供給する。
The
即ち、比較器281は、垂直信号線231を介して、1列目の画素2111乃至211Nから順次供給される画素信号と、参照電圧回路15から供給されるランプ信号とを比較し、その比較した結果得られる比較結果信号を、A/D変換部26のA/D変換器291に供給する。比較器282は、比較器281と同様に、2列目の画素2121乃至212Nの画素信号とランプ信号とを比較した結果得られる比較結果信号を、A/D変換部26のA/D変換器292に供給する。以下、同様に、比較器28Mは、M列目の画素21M1乃至21MNの画素信号とランプ信号とを比較した結果得られる比較結果信号を、A/D変換部26のA/D変換器29Mに供給する。
That is, the
A/D変換部26は、M個のA/D変換器291乃至29Mを有しており、A/D変換器291乃至29Mには、比較結果信号が、電圧比較部25の比較器281乃至28Mからそれぞれ供給される。
The A /
A/D変換器291乃至29Mは、ラッチ(Latch)と、13個のTFF(Toggle Flip-Flop)とにより、それぞれ構成されており、13ビットの画素データを出力する。 Each of the A / D converters 29 1 to 29 M includes a latch and 13 TFFs (Toggle Flip-Flop), and outputs 13-bit pixel data.
即ち、A/D変換器291乃至29Mには、比較器281乃至28Mから比較結果信号が供給されるとともに、システム制御ユニット12から、所定の周波数のカウンタクロック信号と、所定の制御信号とが供給される。そして、A/D変換器291乃至29Mは、比較器281乃至28Mから供給される比較結果信号と、システム制御ユニット12から供給される制御信号に応じて、システム制御ユニット12から供給されるカウンタクロック信号をカウントすることで、ピクセルアレイ14の画素2111乃至21MNが出力するアナログの画素信号をA/D変換し、その結果得られる画素データを出力する。
In other words, the A / D converters 29 1 to 29 M are supplied with the comparison result signals from the
感度増幅部27は、A/D変換部26から出力される画素データを増幅し、システム制御ユニット12を介して、後段の画像処理回路などに出力する。
The
水平走査回路17は、システム制御ユニット12からの制御信号に従って、カラムADC16の水平方向に並ぶ複数のA/D変換器291乃至29Mを、順次、所定のタイミングで制御し、画素データを出力させる。
The
次に、図2は、図1の画素21の構成例を示す回路図である。
Next, FIG. 2 is a circuit diagram illustrating a configuration example of the
図1において、画素21は、フォトダイオード(PD)31、転送トランジスタ(TR)32、リセットトランジスタ(RST)33、増幅トランジスタ(AMP)34、選択トランジスタ(SEL)35、およびフローティングディフュージョン(FD)36から構成される。
In FIG. 1, a
フォトダイオード31のアノードは接地されており、フォトダイオード31のカソードは、転送トランジスタ32のソースに接続されている。転送トランジスタ32のドレインは、リセットトランジスタ33のドレインおよび増幅トランジスタ34のゲートに接続されており、この接続点が、フローティングディフュージョン36を構成する。
The anode of the
リセットトランジスタ33のソース、および増幅トランジスタ34のソースは、所定の電源電圧VDDに接続されている。増幅トランジスタ34のドレインは、選択トランジスタ35のソースに接続されており、選択トランジスタ35のドレインは、垂直信号線23に接続されている。
The source of the
転送トランジスタ32のゲート、リセットトランジスタ33のゲート、および選択トランジスタ35のゲートは、図1の行制御線22を介して、垂直走査回路13にそれぞれ接続されており、垂直走査回路13から駆動信号がそれぞれ供給される。
The gate of the
フォトダイオード31は、入射光を光電変換し、その光量に応じた電荷を生成し、蓄積する。
The
転送トランジスタ32は、垂直走査回路13から供給される駆動信号TR_OUTに従って、フォトダイオード31からフローティングディフュージョン36への電荷の転送をオン/オフする。例えば、転送トランジスタ32は、Hレベルの駆動信号TR_OUTが供給されると、フォトダイオード31に蓄積されている電荷を、フローティングディフュージョン36に転送し、Lレベルの駆動信号TR_OUTが供給されると、電荷の転送を停止する。また、転送トランジスタ32が、フローティングディフュージョン36への電荷の転送を停止している間、フォトダイオード31が光電変換した電荷は、フォトダイオード31に蓄積される。
The
リセットトランジスタ33は、垂直走査回路13から供給される駆動信号RST_OUTに従って、フローティングディフュージョン36に蓄積されている電荷の排出をオン/オフする。例えば、リセットトランジスタ33は、Hレベルの駆動信号RST_OUTが供給されると、フローティングディフュージョン36を電源電圧VDDにクランプし、フローティングディフュージョン36に蓄積されている電荷を排出(リセット)する。また、リセットトランジスタ33は、Lレベルの駆動信号RST_OUTが供給されると、フローティングディフュージョン36を電気的に浮遊状態にする。
The
増幅トランジスタ34は、フローティングディフュージョン36に蓄積されている電荷に応じた電圧を増幅する。増幅トランジスタ34により増幅された電圧は、画素信号として、選択トランジスタ35を介して出力される。
The
選択トランジスタ35は、垂直走査回路13から供給される駆動信号SEL_OUTに従って、増幅トランジスタ34からの画素信号の垂直信号線23への出力をオン/オフする。例えば、選択トランジスタ35は、Hレベルの駆動信号SEL_OUTが供給されると、画素信号を垂直信号線23に出力し、Lレベルの駆動信号SEL_OUTが供給されると、画素信号の出力を停止する。
The
フローティングディフュージョン36は、フォトダイオード31から転送トランジスタ32を介して転送されてくる電荷を蓄積し、電圧に変換する。
The floating
このように、画素21は、垂直走査回路13から供給される駆動信号TR_OUT、駆動信号RST_OUT、および駆動信号SEL_OUTに従って駆動する。
As described above, the
次に、画素21の駆動タイミングについて説明するが、本技術を適用したCMOSセンサ11における駆動タイミングを説明する前に、従来のCMOSセンサにおける駆動タイミングについて説明する。
Next, the driving timing of the
なお、従来のCMOSセンサにおいて、図1のCMOSセンサ11の垂直走査回路13以外のブロックは、CMOSセンサ11と共通しており、以下では、CMOSセンサ11と共通するブロックについては、同一の符号で説明する。
In the conventional CMOS sensor, the blocks other than the
図3は、従来のCMOSセンサの垂直走査回路の構成例を示すブロック図である。 FIG. 3 is a block diagram showing a configuration example of a vertical scanning circuit of a conventional CMOS sensor.
図3において、垂直走査回路13’は、タイミング制御回路41’、および駆動回路42から構成される。
In FIG. 3, the
また、垂直走査回路13’では、タイミング制御回路41’および駆動回路42が、画素21の各行ごとに設けられており、図3の例では、n行目のタイミング制御回路41’および駆動回路42が示されている。なお、以下、適宜、n行目の画素211N乃至21MNを、画素21nと称する。
In the
タイミング制御回路41’には、システム制御ユニット12から、画素21nの転送トランジスタ32、リセットトランジスタ33、および選択トランジスタ35の駆動のタイミングをとるためのタイミング信号が供給される。なお、タイミング信号は、各行のタイミング制御回路41’において共通して用いられる。例えば、n行目のタイミング制御回路41’には、タイミング信号が、n−1行目のタイミング制御回路41’を介して供給され、n行目のタイミング制御回路41’は、そのタイミング信号を、n+1行目のタイミング制御回路41’に供給する。
The
また、タイミング制御回路41’には、画素21nが画素信号を出力する画素として選択されているか否かを表すアドレス選択信号[n]が、システム制御ユニット12から供給される。
The
タイミング制御回路41’は、システム制御ユニット12から、画素21nが画素信号を出力する画素として選択されていること表すアドレス選択信号[n]が供給されると、タイミング信号に従って、駆動タイミング信号を生成し、駆動回路42に供給する。即ち、タイミング制御回路41’は、転送トランジスタ32の駆動タイミングを示す駆動タイミング信号TR[n]、リセットトランジスタ33の駆動タイミングを示す駆動タイミング信号RST[n]、および、選択トランジスタ35の駆動タイミングを示す駆動タイミング信号SEL[n]を生成する。
When the address control signal [n] indicating that the pixel 21n is selected as the pixel that outputs the pixel signal is supplied from the
駆動回路42は、タイミング制御回路41’から供給される駆動タイミング信号TR[n]に従って、転送トランジスタ32を駆動させる駆動信号TR_OUT[n]を生成し、画素21nに供給する。また、駆動回路42は、タイミング制御回路41’から供給される駆動タイミング信号RST[n]に従って、リセットトランジスタ33を駆動させる駆動信号RST_OUT[n]を生成し、画素21nに供給する。また、駆動回路42は、タイミング制御回路41’から供給される駆動タイミング信号SEL[n]に従って、選択トランジスタ35を駆動させる駆動信号SEL_OUT[n]を生成し、画素21nに供給する。
The
次に、図4は、従来のCMOSセンサにおいて、画素21に供給される各信号を説明するタイミングチャートである。図4を参照して、n行目の画素21nからn+3行目の画素21n+3までの4行の画素について説明する。
Next, FIG. 4 is a timing chart for explaining each signal supplied to the
図4の上から1番目には、水平走査期間の同期に用いられるH同期信号が示されており、図4においては、1番目の水平走査期間1Hから21番目の水平走査期間21Hが示されている。 The first from the top of FIG. 4 shows an H synchronization signal used for synchronization of the horizontal scanning period, and FIG. 4 shows the first horizontal scanning period 1H to the 21st horizontal scanning period 21H. ing.
H同期信号の下方には、画素21n乃至21n+3にそれぞれ供給される駆動信号TR_OUT[n]乃至TR_OUT[n+3]、駆動信号RST_OUT[n]乃至RST_OUT[n+3]、および駆動信号SEL_OUT[n]乃至SEL_OUT[n+3]が、上から順に示されている。 Below the H synchronization signal, drive signals TR_OUT [n] to TR_OUT [n + 3], drive signals RST_OUT [n] to RST_OUT [n + 3], and drive signals SEL_OUT [n] to SEL_OUT supplied to the pixels 21n to 21n + 3, respectively. [N + 3] are shown in order from the top.
図4に示すように、画素21nに供給される駆動信号TR_OUT[n]および駆動信号RST_OUT[n]は、水平走査期間6Hにおいてパルス状にHレベルとなり、画素21nの転送トランジスタ32およびリセットトランジスタ33が同時にオンになる。これにより、画素21nでは、水平走査期間5Hまでにフォトダイオード31に蓄積されていた電荷が排出される。このように、フォトダイオード31に蓄積されていた電荷を排出させる処理を、以下、適宜、シャッタ処理と称する。
As shown in FIG. 4, the drive signal TR_OUT [n] and the drive signal RST_OUT [n] supplied to the pixel 21n become H level in a pulse shape in the horizontal scanning period 6H, and the
その後、画素21nに供給される駆動信号TR_OUT[n]は、水平走査期間7H乃至16HにおいてLレベルとなり、これにより、フォトダイオード31には、受光量に応じて光電変換された電荷が蓄積される。なお、水平走査期間7H乃至16Hにおいて、駆動信号RST_OUT[n]もLレベルとなる。ここで、水平走査期間7H乃至16Hの時間は、画素21nが露光される露光時間であり、駆動信号TR_OUT[n]の水平走査期間7H乃至16Hに示されている矢印は、画素21nの露光時間であることを表している。このように、フォトダイオード31に電荷を蓄積させる処理を、以下、適宜、電荷蓄積処理と称する。
After that, the drive signal TR_OUT [n] supplied to the pixel 21n becomes L level in the horizontal scanning periods 7H to 16H, and as a result, electric charges photoelectrically converted according to the amount of received light are accumulated in the
そして、水平走査期間17Hで、駆動信号RST_OUT[n]がパルス状にHレベルとなった後、駆動信号TR_OUT[n]がパルス状にHレベルとなり、駆動信号RST_OUT[n]および駆動信号TR_OUT[n]がパルス状にHレベルとなっている間、駆動信号SEL_OUT[n]がHレベルとなる。これにより、画素21nの画素信号が垂直信号線23に出力される。このように、画素21nの画素信号を垂直信号線23に出力させる処理を、以下、適宜、リード処理と称する。
Then, in the horizontal scanning period 17H, after the drive signal RST_OUT [n] becomes H level in a pulse shape, the drive signal TR_OUT [n] becomes H level in a pulse shape, and the drive signal RST_OUT [n] and the drive signal TR_OUT [ While n] is at the H level in a pulse shape, the drive signal SEL_OUT [n] is at the H level. Thereby, the pixel signal of the pixel 21 n is output to the
なお、画素21nの画素信号は、リセットレベルの電圧に応じた信号と、フォトダイオード31からフローティングディフュージョン36に転送された電荷に応じた信号からなる。即ち、駆動信号RST_OUT[n]がパルス状にHレベルとなり、画素21nのリセットトランジスタ33がオンになることにより、フローティングディフュージョン36がリセットされて、リセットレベルの電圧(即ち、電源電圧VDD)に応じた信号が出力される。その後、駆動信号TR_OUT[n]がパルス状にHレベルとなり、画素21nの転送トランジスタ32がオンになることにより、フォトダイオード31により露光時間で光電変換された電荷がフローティングディフュージョン36に転送されて電圧に変換され、その電荷に応じた信号が出力される。
Note that the pixel signal of the pixel 21n includes a signal corresponding to the reset level voltage and a signal corresponding to the charge transferred from the
また、画素21n+1は、画素21nと同様に、駆動信号TR_OUT[n+1]、駆動信号RST_OUT[n+1]、および駆動信号SEL_OUT[n+1]に従って駆動し、水平走査期間7Hでシャッタ処理を行い、水平走査期間8H乃至17Hで電荷蓄積処理を行い、水平走査期間18Hでリード処理を行う。以下、同様に、画素21n+2は、水平走査期間8Hでシャッタ処理を行い、水平走査期間9H乃至18Hで電荷蓄積処理を行い、水平走査期間19Hでリード処理を行う。また、画素21n+3は、水平走査期間9Hでシャッタ処理を行い、水平走査期間10H乃至19Hで電荷蓄積処理を行い、水平走査期間20Hでリード処理を行う。 Similarly to the pixel 21n, the pixel 21n + 1 is driven according to the drive signal TR_OUT [n + 1], the drive signal RST_OUT [n + 1], and the drive signal SEL_OUT [n + 1], performs the shutter process in the horizontal scanning period 7H, and performs the horizontal scanning period. Charge accumulation processing is performed in 8H to 17H, and read processing is performed in the horizontal scanning period 18H. Similarly, the pixel 21n + 2 performs shutter processing in the horizontal scanning period 8H, performs charge accumulation processing in the horizontal scanning periods 9H to 18H, and performs read processing in the horizontal scanning period 19H. Further, the pixel 21n + 3 performs shutter processing in the horizontal scanning period 9H, performs charge accumulation processing in the horizontal scanning periods 10H to 19H, and performs read processing in the horizontal scanning period 20H.
なお、露光時間は、各行で揃える必要があり、図4の例では、水平走査期間10H分の時間である。また、この露光時間は、被写体の明るさなどに応じて、任意の時間に設定することができる。 Note that the exposure time must be aligned for each row, and in the example of FIG. The exposure time can be set to an arbitrary time according to the brightness of the subject.
このように、画素21は、垂直走査回路13’が出力する駆動信号に従って駆動する。そして、例えば、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、およびリード処理が行われる水平走査期間以外の水平走査期間(以下、適宜、非蓄積期間と称する。)において、フォトダイオード31に強い光が入射したとする。このとき、フォトダイオード31が、自身が蓄積することができる最大の電荷量以上の電荷を光電変換すると、フォトダイオード31から電荷が溢れ出して、ブルーミング現象が発生する。
Thus, the
そこで、このようなブルーミング現象が発生しないような対策が行われる。 Therefore, measures are taken to prevent such blooming phenomenon from occurring.
ここで、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、およびリード処理が行われる水平走査期間以外の水平走査期間を、以下、適宜、非蓄積期間と称する。 Here, the horizontal scanning period other than the horizontal scanning period in which the shutter process is performed, the horizontal scanning period in which the charge accumulation process is performed, and the horizontal scanning period in which the read process is performed is hereinafter referred to as a non-accumulation period.
次に、図5は、本技術を適用した垂直走査回路の一実施の形態の構成例を示すブロック図である。 Next, FIG. 5 is a block diagram illustrating a configuration example of an embodiment of a vertical scanning circuit to which the present technology is applied.
図5において、垂直走査回路13は、タイミング制御回路41、駆動回路42、および出力制御回路43から構成される。
In FIG. 5, the
なお、図5では、図3の垂直走査回路13’と共通する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、図5の垂直走査回路13は、駆動回路42を備える点で、図3の垂直走査回路13’と共通する。但し、垂直走査回路13は、タイミング制御回路41および出力制御回路43を備える点で、垂直走査回路13’と異なっている。
In FIG. 5, portions common to the
タイミング制御回路41には、図3のタイミング制御回路41’と同様に、システム制御ユニット12から、タイミング信号およびアドレス選択信号[n]が供給され、タイミング制御回路41は、駆動タイミング信号TR[n]、駆動タイミング信号RST[n]、および駆動タイミング信号SEL[n]を生成し、出力制御回路43に供給する。
Similarly to the
また、タイミング制御回路41は、画素21の電荷の読み出し動作にあわせて、後述する図15を参照して説明するように、制御信号1[n]を生成し、出力制御回路43に供給する。また、前段の回路から、タイミング制御回路41に供給される信号を、制御信号1[n]として使用することができる場合には、タイミング制御回路41は、その制御信号1[n]をスルーして、出力制御回路43に供給する。
The
出力制御回路43には、タイミング制御回路41から、制御信号1[n]、駆動タイミング信号TR[n]、駆動タイミング信号RST[n]、および駆動タイミング信号SEL[n]が供給されるとともに、システム制御ユニット12から、制御信号2が供給される。
The output control circuit 43 is supplied with the control signal 1 [n], the drive timing signal TR [n], the drive timing signal RST [n], and the drive timing signal SEL [n] from the
出力制御回路43に供給される制御信号2は、例えば、出力制御回路43を初期化(内部状態をクリア)するためのクリア信号や、通常の駆動と不要電荷の排出を行うための駆動とを切り替えるためのイネーブル信号などである。なお、制御信号2は、各行の出力制御回路43において共通して用いられ、例えば、n行目の出力制御回路43には、制御信号2が、n−1行目の出力制御回路43を介して供給され、n行目の出力制御回路43は、その制御信号2を、n+1行目の出力制御回路43に供給する。
The
出力制御回路43は、制御信号1[n]および制御信号2に基づいて、駆動タイミング信号TR[n]、駆動タイミング信号RST[n]、および駆動タイミング信号SEL[n]を変更して、駆動回路42に供給する。
Based on the control signal 1 [n] and the
例えば、出力制御回路43は、非蓄積期間において、駆動回路42から出力される駆動信号TR_OUT[n]が反転されるように、駆動タイミング信号TR[n]を変更する。また、例えば、出力制御回路43は、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、および非蓄積期間において、駆動回路42から出力される駆動信号RST_OUT[n]が反転されるように、駆動タイミング信号RST[n]を変更する。
For example, the output control circuit 43 changes the drive timing signal TR [n] so that the drive signal TR_OUT [n] output from the
そして、駆動回路42は、出力制御回路43から供給される駆動タイミング信号TR[n]、駆動タイミング信号RST[n]、および駆動タイミング信号SEL[n]に従って、駆動信号TR_OUT[n]、駆動信号RST_OUT[n]、および駆動信号SEL_OUT[n]を、画素21nにそれぞれ供給する。
Then, the
次に、図6は、画素21に供給される各信号を説明するタイミングチャートである。
Next, FIG. 6 is a timing chart for explaining each signal supplied to the
図6には、図4と同様に、H同期信号、駆動信号TR_OUT[n]乃至TR_OUT[n+3]、駆動信号RST_OUT[n]乃至RST_OUT[n+3]、および駆動信号SEL_OUT[n]乃至SEL_OUT[n+3]が、上から順に示されている。 In FIG. 6, similarly to FIG. 4, the H synchronization signal, the drive signals TR_OUT [n] to TR_OUT [n + 3], the drive signals RST_OUT [n] to RST_OUT [n + 3], and the drive signals SEL_OUT [n] to SEL_OUT [n + 3] ] Are shown in order from the top.
図6に示すように、駆動信号TR_OUT[n]乃至TR_OUT[n+3]は、シャッタ処理、電荷蓄積処理、およびリード処理が行われる水平走査期間では、図4のタイミングチャートの駆動信号TR_OUT[n]乃至TR_OUT[n+3]と同様である。但し、図6において、駆動信号TR_OUT[n]乃至TR_OUT[n+3]は、非蓄積期間においてHレベルである点で、図4のタイミングチャートの駆動信号TR_OUT[n]乃至TR_OUT[n+3]と異なっている。 As shown in FIG. 6, the driving signals TR_OUT [n] to TR_OUT [n + 3] are the driving signals TR_OUT [n] in the timing chart of FIG. 4 in the horizontal scanning period in which shutter processing, charge accumulation processing, and read processing are performed. To TR_OUT [n + 3]. However, in FIG. 6, the drive signals TR_OUT [n] to TR_OUT [n + 3] are different from the drive signals TR_OUT [n] to TR_OUT [n + 3] in the timing chart of FIG. 4 in that they are at the H level in the non-accumulation period. Yes.
即ち、駆動信号TR_OUT[n]は、水平走査期間1H乃至5HにおいてHレベルであり、水平走査期間6HにおいてLレベルになった後に、パルス状にHレベルとなる。その後、駆動信号TR_OUT[n]は、水平走査期間7H乃至16HにおいてLレベルとなり、水平走査期間17Hでパルス状にHレベルになった後に、水平走査期間18H以降において、Hレベルとなる。即ち、駆動信号TR_OUT[n]は、非蓄積期間である水平走査期間1H乃至5Hおよび水平走査期間18H乃至21Hにおいて、Hレベルとなる。 That is, the drive signal TR_OUT [n] is at the H level in the horizontal scanning periods 1H to 5H, and is at the H level in a pulse form after having become the L level in the horizontal scanning period 6H. Thereafter, the drive signal TR_OUT [n] becomes L level in the horizontal scanning periods 7H to 16H, becomes H level in a pulse shape in the horizontal scanning period 17H, and then becomes H level in and after the horizontal scanning period 18H. That is, the drive signal TR_OUT [n] is at the H level in the horizontal scanning periods 1H to 5H and the horizontal scanning periods 18H to 21H, which are non-accumulation periods.
駆動信号TR_OUT[n+1]は、駆動信号TR_OUT[n]と同様に、非蓄積期間である水平走査期間1H乃至6Hおよび水平走査期間19H乃至21Hにおいて、Hレベルとなる。以下、同様に、駆動信号TR_OUT[n+2]は、水平走査期間1H乃至7Hおよび水平走査期間20H乃至21Hにおいて、Hレベルとなり、駆動信号TR_OUT[n+3]は、水平走査期間1H乃至8Hおよび水平走査期間21Hにおいて、Hレベルとなる。 Similarly to the drive signal TR_OUT [n], the drive signal TR_OUT [n + 1] becomes H level in the horizontal scanning periods 1H to 6H and the horizontal scanning periods 19H to 21H which are non-accumulation periods. Hereinafter, similarly, the driving signal TR_OUT [n + 2] becomes H level in the horizontal scanning periods 1H to 7H and the horizontal scanning periods 20H to 21H, and the driving signal TR_OUT [n + 3] is set to the horizontal scanning periods 1H to 8H and the horizontal scanning period. At 21H, it becomes H level.
また、駆動信号RST_OUT[n]乃至RST_OUT[n+3]は、リード処理が行われる水平走査期間では、図4のタイミングチャートの駆動信号TR_OUT[n]乃至TR_OUT[n+3]と同様である。但し、駆動信号RST_OUT[n]乃至RST_OUT[n+3]は、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、および非蓄積期間においてHレベルである点で、図4のタイミングチャートの駆動信号RST_OUT[n]乃至RST_OUT[n+3]と異なっている。 Further, the drive signals RST_OUT [n] to RST_OUT [n + 3] are similar to the drive signals TR_OUT [n] to TR_OUT [n + 3] in the timing chart of FIG. 4 in the horizontal scanning period in which the read process is performed. However, the driving signals RST_OUT [n] to RST_OUT [n + 3] are at the H level in the horizontal scanning period in which the shutter process is performed, the horizontal scanning period in which the charge accumulation process is performed, and the non-accumulation period. This is different from the driving signals RST_OUT [n] to RST_OUT [n + 3] in the chart.
即ち、駆動信号RST_OUT[n]は、水平走査期間1H乃至16HにおいてHレベルであり、水平走査期間17HにおいてLレベルになった後に、パルス状にHレベルとなる。その後、駆動信号RST_OUT[n]は、水平走査期間18H乃至21HにおいてHレベルとなっている。即ち、駆動信号RST_OUT[n]は、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、および非蓄積期間である水平走査期間1H乃至16Hおよび水平走査期間19H乃至21HにおいてHレベルとなる。 That is, the drive signal RST_OUT [n] is at the H level in the horizontal scanning periods 1H to 16H, and is at the H level in a pulse shape after having become the L level in the horizontal scanning period 17H. Thereafter, the drive signal RST_OUT [n] is at the H level in the horizontal scanning periods 18H to 21H. That is, the drive signal RST_OUT [n] is H in the horizontal scanning period in which the shutter process is performed, the horizontal scanning period in which the charge accumulation process is performed, and the horizontal scanning periods 1H to 16H and the horizontal scanning periods 19H to 21H which are non-accumulation periods. Become a level.
駆動信号RST_OUT[n+1]は、駆動信号RST_OUT[n]と同様に、シャッタ処理が行われる水平走査期間、電荷蓄積処理が行われる水平走査期間、および非蓄積期間である水平走査期間1H乃至17Hおよび水平走査期間19H乃至21HにおいてHレベルとなる。以下、同様に、駆動信号RST_OUT[n+2]は、水平走査期間1H乃至18Hおよび水平走査期間20H乃至21HにおいてHレベルとなり、駆動信号RST_OUT[n+3]は、水平走査期間1H乃至18Hおよび水平走査期間21HにおいてHレベルとなる。 Similarly to the drive signal RST_OUT [n], the drive signal RST_OUT [n + 1] includes a horizontal scan period in which shutter processing is performed, a horizontal scan period in which charge accumulation processing is performed, and horizontal scan periods 1H to 17H which are non-accumulation periods, and It becomes H level in the horizontal scanning periods 19H to 21H. Hereinafter, similarly, the drive signal RST_OUT [n + 2] is at the H level in the horizontal scanning periods 1H to 18H and the horizontal scanning periods 20H to 21H, and the driving signal RST_OUT [n + 3] is the horizontal scanning periods 1H to 18H and the horizontal scanning period 21H. At H level.
また、駆動信号SEL_OUT[n]乃至SEL_OUT[n+3]は、図4のタイミングチャートの駆動信号SEL_OUT[n]乃至SEL_OUT[n+3]と同様である。 The drive signals SEL_OUT [n] to SEL_OUT [n + 3] are the same as the drive signals SEL_OUT [n] to SEL_OUT [n + 3] in the timing chart of FIG.
画素21は、駆動信号TR_OUTと駆動信号RST_OUTとが同時にHレベルであるときに、フォトダイオード31により光電変換される電荷を排出するので、図6のタイミングチャートに示した駆動信号に従って動作することで、非蓄積期間では、電荷を常に排出する。これにより、非蓄積期間において、フォトダイオード31に強い光が入射しても、フォトダイオード31により光電変換された電荷は、フォトダイオード31に蓄積されることなく排出される。従って、画素21は、図4のタイミングチャートを参照して説明したようなブルーミング現象が生じることを回避することができる。
Since the
また、駆動信号RST_OUTは、シャッタ処理が行われる水平走査期間、および電荷蓄積処理が行われる水平走査期間おいてもHレベルである。従って、画素21では、電荷蓄積処理において、フォトダイオード31に強い光が入射し、フォトダイオード31から電荷が溢れ出したとしても、その電荷がフローティングディフュージョン36に蓄積されることはなく、ブルーミング現象が生じることは回避される。
Further, the drive signal RST_OUT is at the H level also in the horizontal scanning period in which the shutter process is performed and in the horizontal scanning period in which the charge accumulation process is performed. Therefore, in the
また、シャッタ処理、電荷蓄積処理、およびリード処理について、図6のタイミングチャートに示した駆動信号と、図4のタイミングチャートに示した駆動信号とは、同様であるので、画素21は、従来と同様に、画素信号を出力することができる。 In the shutter process, the charge accumulation process, and the read process, the drive signal shown in the timing chart of FIG. 6 is the same as the drive signal shown in the timing chart of FIG. Similarly, a pixel signal can be output.
次に、図7は、図1のCMOSセンサ11において、間引き処理が行われる場合に、垂直走査回路13から出力される各信号を説明するタイミングチャートである。
Next, FIG. 7 is a timing chart illustrating each signal output from the
例えば、ピクセルアレイ14の全画素数のうちの、3/4の画素数の画像を撮像するときには、4行ごとに1行の画素からの画素信号の読み出しを行わずに、残りの3行の画素から画素信号が読み出される。図7の例においては、n+2行目の画素n+2の画素信号の読み出しが行われない。
For example, when an image of 3/4 of the total number of pixels of the
画素信号の読み出しが行われない画素n+2では、シャッタ処理、電荷蓄積処理、およびリード処理が行われないので、図7に示すように、駆動信号TR_OUT[n+2]およびRST_OUT[n+2]は、常にHレベルとされる。 Since the shutter process, the charge accumulation process, and the read process are not performed on the pixel n + 2 from which the pixel signal is not read, the drive signals TR_OUT [n + 2] and RST_OUT [n + 2] are always H as shown in FIG. Level.
このように画素信号の読み出しが行われない画素n+2の駆動信号TR_OUT[n+2]およびRST_OUT[n+2]を、常にHレベルとすることで、画素n+2のフォトダイオード31が光電変換した電荷は常に排出される。従って、画素21は、画素n+2のフォトダイオード31に強い光が入射しても、フォトダイオード31やフローティングディフュージョン36には電荷が常に蓄積されないので、ブルーミング現象が生じることを回避することができる。
Thus, by always setting the drive signals TR_OUT [n + 2] and RST_OUT [n + 2] of the pixel n + 2 from which the pixel signal is not read out to the H level, the charge photoelectrically converted by the
また、従来のCMOSセンサでは、ブルーミング現象が生じることを回避するためのシャッタ処理を行う必要があり、そのシャッタ処理を行う回路を設ける必要があった。ブルーミング現象が生じることを回避するためのシャッタ処理を行う回路は、間引き処理の種類に応じて画素信号が読み出されない画素を記憶するメモリや、シャッタ処理を行うタイミングを決定する手段などが必要であり、その回路の構成が複雑になる。 Further, in the conventional CMOS sensor, it is necessary to perform a shutter process for avoiding the blooming phenomenon, and it is necessary to provide a circuit for performing the shutter process. A circuit that performs shutter processing to avoid the occurrence of blooming phenomenon requires a memory that stores pixels from which pixel signals are not read out according to the type of thinning processing, a means for determining timing for performing shutter processing, and the like. Yes, the circuit configuration becomes complicated.
これに対し、CMOSセンサ11では、ブルーミング現象が生じることを回避するためのシャッタ処理を行う回路が不要になる。また、出力制御回路43は、例えば、非蓄積期間における駆動信号TR_OUTおよび駆動信号RST_OUTを反転させたり、シャッタ処理が行われる水平走査期間、および電荷蓄積処理が行われる水平走査期間における駆動信号RST_OUTを反転させるだけでよいので、その回路構成をシンプルにすることができる。
On the other hand, the
ところで、CMOSセンサ11では、図2に示したように、1つの画素21が、1つのフォトダイオード31を有する他、例えば、1つの画素で、複数のフォトダイオードを有することができる。1つの画素で、複数のフォトダイオードを有する場合には、画素を構成するトランジスタのうちの、いくつかのトランジスタを共有することとで、全体的な画素サイズを小さくすることができる。
Incidentally, in the
次に、図8は、画素の他の構成例を示す回路図である。 Next, FIG. 8 is a circuit diagram illustrating another configuration example of the pixel.
図8において、画素21’は、4つのフォトダイオード310乃至313、4つの転送トランジスタ320乃至323、リセットトランジスタ33、増幅トランジスタ34、選択トランジスタ35、およびフローティングディフュージョン36から構成される。
In FIG. 8, the
なお、図8では、図2の画素21と共通する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、図8の画素21’は、リセットトランジスタ33、増幅トランジスタ34、選択トランジスタ35、およびフローティングディフュージョン36を備える点で、図2の画素21と共通する。但し、画素21’は、4つのフォトダイオード310乃至313、4つの転送トランジスタ320乃至323を備える点で、画素21と異なっている。
In FIG. 8, portions common to the
図8に示すように、フォトダイオード310乃至313は、転送トランジスタ320乃至323をそれぞれ介して、フローティングディフュージョン36に接続されている。画素21’では、転送トランジスタ320乃至323が、順次、Hレベルとされることにより、フォトダイオード310乃至313により光電変換された電荷が、フローティングディフュージョン36に、順次、蓄積される。
As shown in FIG. 8, the
画素21’では、4つのフォトダイオード310乃至313で、リセットトランジスタ33、増幅トランジスタ34、選択トランジスタ35、およびフローティングディフュージョン36を共有して使用するため、駆動タイミングに制約が生じる。なお、垂直方向(列)の4つの画素により、リセットトランジスタ33、増幅トランジスタ34、選択トランジスタ35、およびフローティングディフュージョン36を共有する方式を、垂直4画素共有方式と称する。
In the pixel 21 ', the four
次に、図9は、図8の画素21’に各信号を供給する垂直走査回路の構成例を示すブロック図である。
Next, FIG. 9 is a block diagram illustrating a configuration example of a vertical scanning circuit that supplies each signal to the
図9において、垂直走査回路50は、タイミング制御回路51、画素共有判定回路52、4つの出力制御回路530乃至533、4つの転送トランジスタ駆動回路540乃至543、リセットトランジスタ駆動回路55、および選択トランジスタ駆動回路56から構成される。
In FIG. 9, the
垂直走査回路50は、画素21’が有する4つの転送トランジスタ320乃至323を駆動するために、それぞれ独立した駆動信号TR_OUT[4n]乃至TR_OUT[4n+3]が必要であり、4つの出力制御回路530乃至533と、4つの転送トランジスタ駆動回路540乃至543が設けられる。また、画素21’は、リセットトランジスタ33と、選択トランジスタ35とをそれぞれ1つずつ有するので、垂直走査回路50には、リセットトランジスタ駆動回路55と、選択トランジスタ駆動回路56とが1つずつ設けられる。
The
即ち、垂直走査回路50では、出力制御回路と転送トランジスタ駆動回路とが、各行ごとに設けられ、リセットトランジスタ駆動回路55と、選択トランジスタ駆動回路56とが、4行ごとに設けられている。
That is, in the
タイミング制御回路51には、システム制御ユニット12から、アドレス選択信号[4n]乃至[4n+3]、およびタイミング信号が供給される。
The
タイミング制御回路51は、アドレス選択信号[4n]乃至[4n+3]、およびタイミング信号を用いて、駆動タイミング信号TR[4n]乃至TR[4n+3]、制御信号1[4n]乃至1[4n+3]、駆動タイミング信号RST[n]、制御信号3[n]、および駆動タイミング信号SEL[n]を生成する。
The
タイミング制御回路51は、駆動タイミング信号TR[4n]乃至TR[4n+3]、および制御信号1[4n]乃至1[4n+3]を、出力制御回路530乃至533にそれぞれ供給する。また、タイミング制御回路51は、駆動タイミング信号RST[n]、および制御信号3[n]を画素共有判定回路52に供給し、駆動タイミング信号SEL[n]を選択トランジスタ駆動回路56に供給する。
The
画素共有判定回路52および出力制御回路530乃至533には、システム制御ユニット12から、制御信号2が供給される。制御信号2は、各行の画素共有判定回路52および出力制御回路530乃至533に共通して用いられる。
The pixel
画素共有判定回路52は、フローティングディフュージョン36を共有するフォトダイオード310乃至313のうちの1つのフォトダイオードのリード処理が行われているときに、他のフォトダイオードの電荷がフローティングディフュージョン36に転送されないように、フォトダイオード310乃至313のいずれかでリード処理が行われていることを示す信号を、転送トランジスタ駆動回路540乃至543に供給する回路である。画素共有判定回路52については、図12を参照して後述する。
Pixel
出力制御回路530乃至533は、図5の出力制御回路43と同様に、転送トランジスタ駆動回路540乃至543から出力される駆動信号TR_OUT[4n]乃至TR_OUT[4n+3]の一部の期間が反転されるように、駆動タイミング信号TR[4n]乃至TR[4n+3]の期間をそれぞれ変更して、転送トランジスタ駆動回路540乃至543に供給する。 Output control circuit 53 0 to 53 3, like the output control circuit 43 of FIG. 5, a portion of the period of the drive signal TR_OUT [4n] to TR_OUT [4n + 3] output from the transfer transistor drive circuits 54 0 to 54 3 so they are reversed, the duration of the drive timing signal TR [4n] to TR [4n + 3] change respectively, supplied to the transfer transistor drive circuits 54 0 to 54 3.
転送トランジスタ駆動回路540乃至543は、駆動タイミング信号TR[4n]乃至TR[4n+3]に従って、転送トランジスタ320乃至323を駆動させる駆動信号TR_OUT[4n]乃至TR_OUT[4n+3]を生成して出力する。
The transfer transistor drive circuits 54 0 to 54 3 generate drive signals TR_OUT [4n] to TR_OUT [4n + 3] for driving the
リセットトランジスタ駆動回路55は、画素共有判定回路52から供給される駆動タイミング信号RST[n]に従って、駆動回路42と同様に、リセットトランジスタ33を駆動させる駆動信号RST_OUT[n]を生成して出力する。
The reset
選択トランジスタ駆動回路56は、タイミング制御回路51から供給される駆動タイミング信号SEL[n]に従って、駆動回路42と同様に、選択トランジスタ35を駆動させる駆動信号SEL_OUT[n]を生成して出力する。
The selection
次に、図10のタイミングチャートを参照して、タイミング制御回路51が出力する信号について説明する。
Next, signals output from the
駆動信号TR_OUT[4n]乃至TR_OUT[4n+3]は、シャッタ処理、電荷蓄積処理、およびリード処理が行われる水平走査期間では、図6の駆動信号TR_OUT[n]乃至TR_OUT[n+3]と同様である。駆動信号TR_OUT[4n]乃至TR_OUT[4n+2]は、リード処理が行われる水平走査期間の次の水平走査期間から、駆動信号TR_OUT[4n+3]のリード処理が行われる水平走査期間まで、Lレベルとなる点が、図6の駆動信号TR_OUT[n]乃至TR_OUT[n+3]と異なっている。 The drive signals TR_OUT [4n] to TR_OUT [4n + 3] are the same as the drive signals TR_OUT [n] to TR_OUT [n + 3] in FIG. 6 in the horizontal scanning period in which the shutter process, the charge accumulation process, and the read process are performed. The driving signals TR_OUT [4n] to TR_OUT [4n + 2] are at the L level from the horizontal scanning period next to the horizontal scanning period in which the reading process is performed to the horizontal scanning period in which the reading process of the driving signal TR_OUT [4n + 3] is performed. This is different from the drive signals TR_OUT [n] to TR_OUT [n + 3] in FIG.
画素21’では、フォトダイオード310乃至313が、フローティングディフュージョン36を共有しているため、あるフォトダイオードのリード処理が行われているときは、他のフォトダイオードからの電荷の排出を停止しなければならない。
In the pixel 21 ', the
即ち、フォトダイオード311のリード処理が行われる水平走査期間18Hにおいて、駆動信号TR_OUT[4n]はLレベルとなり、フォトダイオード312のリード処理が行われる水平走査期間19Hにおいて、駆動信号TR_OUT[4n]およびTR_OUT[4n+1]は、Lレベルとなる。また、フォトダイオード313のリード処理が行われる水平走査期間20Hにおいて、駆動信号TR_OUT[4n]乃至TR_OUT[4n+2]は、Lレベルとなる。
That is, in the horizontal scanning period 18H the read process of the
そして、駆動信号TR_OUT[4n]乃至TR_OUT[4n+2]は、水平走査期間21Hで、同時にHレベルとなる。 The drive signals TR_OUT [4n] to TR_OUT [4n + 2] are simultaneously at the H level in the horizontal scanning period 21H.
駆動信号RST_OUT[n]および駆動信号SEL_OUT[n]は、水平走査期間17H乃至20Hにおいて、フォトダイオード310乃至313が、順次、リード処理を行うので、それらの期間において、連続的に、駆動パルスを出力する。
The drive signal RST_OUT [n] and the drive signal SEL_OUT [n] is the horizontal scanning period 17H to 20H, the
図10に示すような信号を出力することで、画素21’において、フォトダイオード310乃至313でフローティングディフュージョン36を共有していても、読み出しの対象となっているフォトダイオード310乃至313からの電荷に、他のフォトダイオード310乃至313からの電荷が流れ込むことはなく、正常に対象の画素信号を出力することができる。
By outputting a signal as shown in FIG. 10, in the pixel 21 ', even share the floating
次に、図11は、間引き処理が行われる場合に、転送トランジスタ駆動回路540乃至543、リセットトランジスタ駆動回路55、選択トランジスタ駆動回路56が出力する信号について説明するタイミングチャートである。
Next, FIG. 11 is a timing chart for explaining signals output from the transfer transistor driving circuits 54 0 to 54 3 , the reset
図11では、図7のタイミングチャートと同様に、n+2行目の画素n+2に対応するフォトダイオード312からの画素信号が読み出されない場合について説明する。
In Figure 11, similar to the timing chart of FIG. 7, the case where the pixel signal from the
上述したように、フォトダイオード310乃至313のいずれかのリード処理が行われているときには、リード処理の対象となっていないフォトダイオードに供給する駆動信号TR_OUT[4n]乃至TR_OUT[4n+3]をLレベルとする。これは、画素信号が読み出されないフォトダイオード312の駆動信号TR_OUT[4n+2]についても同様である。
As described above, the when any of the read process of the
即ち、図11に示すように、フォトダイオード310のリード処理が水平走査期間17Hで行われ、フォトダイオード311のリード処理が水平走査期間18Hで行われ、フォトダイオード313のリード処理が水平走査期間19Hで行われるとき、駆動信号TR_OUT[4n+2]は、水平走査期間17H乃至19HにおいてLレベルとなる。
That is, as shown in FIG. 11, the read process of the
また、駆動信号TR_OUT[4n+2]は、水平走査期間17H乃至19H以外の水平走査期間では、Hレベルとなるので、フォトダイオード312から画素信号が読み出されない場合でも、フォトダイオード312が光電変換した電荷は、水平走査期間17H乃至19H以外の水平走査期間において常に排出される。これにより、ブルーミング現象が発生することを回避することができる。
Further, the drive signal TR_OUT [4n + 2], in the horizontal scanning period other than the horizontal scanning period 17H to 19H, since the H level, even if the pixel signal from the
また、例えば、間引きをする行の位置や行数が変更されたとき、ブルーミング現象が生じることを回避するためのシャッタ処理を行う回路が設けられていた場合には、その変更に応じて、回路の修正や追加が必要であったが、垂直走査回路50では、各行における出力制御回路53が、それぞれの行の制御信号に基づいて、駆動信号TR_OUTを生成することができるので、そのような回路の修正や追加をする必要がない。
In addition, for example, when a circuit for performing a shutter process for avoiding a blooming phenomenon when the position or number of lines to be thinned is changed, a circuit is provided according to the change. However, in the
また、画角の切り出し処理が行われた場合に、ピクセルアレイ14の上部分や下部分において画素信号が読み出されない画素21が発生するが、そのような画素21に対しても、図11を参照して説明した処理により、ブルーミング現象が発生することを回避することができる。
In addition, when the angle-of-view clipping process is performed, a
次に、図12は、図9の画素共有判定回路52および出力制御回路530の構成例を示す回路図である。なお、出力制御回路530乃至533は、それぞれ同様に構成されており、それぞれ同様に動作し、以下では、出力制御回路531乃至533についての説明は、省略する。
Next, FIG. 12 is a circuit diagram showing a configuration example of a pixel
図12において、画素共有判定回路52は、NANDゲート61、インバータ62、NORゲート63および64、並びに、インバータ65から構成される。
In FIG. 12, the pixel
画素共有判定回路52には、タイミング制御回路51から駆動タイミング信号RST[n]が供給されるとともに、制御信号3として、リードアドレス選択信号RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]が供給される。また、画素共有判定回路52には、システム制御ユニット12から、各行の画素共有判定回路52や出力制御回路53を介して、制御信号2として、イネーブル(Enable)信号が供給される。
The pixel
NANDゲート61の4つの入力端子は、リードアドレス選択信号RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]を供給する信号線にそれぞれ接続されており、NORゲート64の2つの入力端子の一方は、駆動タイミング信号RST[n]を供給する信号線(RST通常ライン)に接続されている。また、インバータ62の入力端子は、イネーブル信号を供給する信号線に接続されている。
The four input terminals of the
NANDゲート61の出力端子は、NORゲート63の2つの入力端子の一方に接続されている。NANDゲート61から出力される信号を、共有画素判定信号PX_SHR_RD[n]と称する。また、NANDゲート61の出力端子は、出力制御回路530のNORゲート75の入力端子にも接続されている。
The output terminal of the
インバータ62の出力端子は、NORゲート63の2つの入力端子の他方に接続されている。NORゲート63の出力端子は、NORゲート64の2つの入力端子の他方に接続されており、NORゲート63の出力端子とNORゲート64の入力端子とを接続する信号線を、RST電荷排出制御ラインと称する。NORゲート64の出力端子は、インバータ65の入力端子に接続されている。インバータ65は、図9のリセットトランジスタ駆動回路55に接続されており、インバータ65から変更された駆動タイミング信号RST'[n]が出力される。
The output terminal of the
出力制御回路530は、NANDゲート71、インバータ72、メモリ73、NANDゲート74、NORゲート75および76、並びに、インバータ77から構成される。
Output control circuit 53 0,
出力制御回路530には、タイミング制御回路51から駆動タイミング信号TR[4n]が供給されるとともに、制御信号1[4n]として、リードアドレス選択信号RD_ADD_INF[4n]およびシャッタアドレス選択信号SH_ADD_INF[4n]が供給される。また、出力制御回路530には、システム制御ユニット12から、各行の画素共有判定回路52や出力制御回路53を介して、制御信号2として、イネーブル(Enable)信号とクリア(Clear)信号が供給される。
The output control circuit 53 0, together with the drive timing signal TR [4n] is supplied from the
NANDゲート71の2つの入力端子の一方は、シャッタアドレス選択信号SH_ADD_INF[4n]を供給する信号線に接続されており、その他方は、クリア信号を供給する信号線に接続されている。NANDゲート71の出力端子は、インバータ72を介して、メモリ73に接続されており、メモリ73には、また、リードアドレス選択信号RD_ADD_INF[4n]を供給する信号線が接続されている。
One of the two input terminals of the
メモリ73は、NANDゲート78および79からなるラッチ回路により構成されており、その出力端子が、NANDゲート74の2つの入力端子の一方に接続されている。また、NANDゲート74の2つの入力端子の他方は、イネーブル信号を供給する信号線に接続されている。
The
NANDゲート74の出力端子は、NORゲート75の2つの入力端子の一方に接続されており、その他方には、NANDゲート61から共有画素判定信号PX_SHR_RD[n]が供給される。NORゲート75の出力端子は、NORゲート76の2つの入力端子の一方に接続されており、NORゲート75の出力端子とNORゲート76の入力端子とを接続する信号線を、TR電荷排出制御ラインと称する。NORゲート76の2つの入力端子の他方には、駆動タイミング信号TR[4n]を供給する信号線(TR通常ライン)に接続されている。
The output terminal of the
NORゲート76の出力端子は、インバータ77の入力端子に接続されている。インバータ77は、図9の転送トランジスタ駆動回路540に接続されており、インバータ77から変更された駆動タイミング信号TR’[4n]が出力される。
The output terminal of the NOR
ここで、リードアドレス選択信号RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]は、図8のフォトダイオード310乃至313のそれぞれが、露光時間に光電変換した電荷を読み出すリード処理を行うことが選択されたときに有効となる信号で、リード処理を行う1水平走査期間だけ有効となる。シャッタアドレス選択信号SH_ADD_INF[4n]は、フォトダイオード310に蓄積された不要な電荷を排出するシャッタ処理を行うことが選択されたときに有効となる信号で、シャッタ処理を行う1水平走査期間だけ有効となる。
Here, the read address selection signal RD_ADD_INF [4n] to RD_ADD_INF [4n + 3] are respectively the
イネーブル信号は、通常の駆動タイミングと、不要な電荷を排出することが可能な駆動タイミングとを切り替えるための信号である。クリア信号は、出力制御回路530のメモリ73のクリアを行うための信号であり、例えば、電源投入時に、メモリ73が不定となることがあり、その状態が出力制御回路530の外部からクリアされる。なお、クリア信号の変わりに、メモリ73の値をセットするセット信号を用いることもできる。
The enable signal is a signal for switching between normal drive timing and drive timing at which unnecessary charges can be discharged. Clear signal is a signal for clearing the output control circuit 53 0 in the
上述したように、出力制御回路531乃至533は、出力制御回路530と同様に構成されており、出力制御回路531乃至533も、それぞれメモリを内蔵している。このように、各行の出力制御回路にメモリが内蔵されており、そのメモリを各行のアドレス選択信号で制御することで、出力制御回路531乃至533から出力される信号に応じて、転送トランジスタ駆動回路540乃至543が、駆動信号TR_OUT[4n]乃至TR_OUT[4n+3]を出力する。 As described above, the output control circuit 53 1 to 53 3 is configured similarly to the output control circuit 53 0, the output control circuit 53 1 to 53 3, a built-in memory, respectively. Thus, and memory to the output control circuit of each line is built, and by controlling the memory in each row of the address selection signal, in response to signals output from the output control circuit 53 1 to 53 3, transfer transistors drive circuits 54 0 to 54 3 outputs a drive signal TR_OUT [4n] to TR_OUT [4n + 3].
また、TR通常ラインは、タイミング制御回路51からの駆動タイミング信号TR[4n]を出力する経路であり、TR電荷排出制御ラインは、不要な電荷の排出が可能な期間を表すタイミング信号を出力する経路である。そして、駆動タイミング信号TR[4n]と、不要な電荷の排出が可能な期間を表すタイミング信号との論理和をとった信号(即ち、NORゲート76から出力される信号)に応じて、変更された駆動タイミング信号TR’[4n]が決定される。
The TR normal line is a path for outputting the drive timing signal TR [4n] from the
また、画素共有判定回路52のNANDゲート61で、リードアドレス選択信号RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]のNAND(否定論理積)をとることで生成される共有画素判定信号PX_SHR_RD[n]により、出力制御回路530は、フォトダイオード310乃至313のいずれか1つのフォトダイオードのリード処理が行われているときに、他の3つのフォトダイオードから電荷が排出されないような制御をすることができる。
In addition, the
次に、図13は、画素共有判定回路52および出力制御回路530における各信号のタイミングチャートである。図13を参照して、フォトダイオード310を駆動させる駆動信号TR_OUT[4n]について説明する。
Next, FIG. 13 is a timing chart of signals in the pixel
初期状態で、メモリ73はHレベルとされており、水平走査期間1H乃至5Hにおいて、リードアドレス選択信号RD_ADD_INF[4n]とシャッタアドレス選択信号SH_ADD_INF[4n]とは、Hレベルであるので、この期間において、メモリ73はHレベルである。
In the initial state, the
また、水平走査期間1H乃至5Hにおいて、リードアドレス選択信号RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]はHレベルであるので、共有画素判定信号PX_SHR_RD[n]はLレベルとなり、TR電荷排出制御ラインは、Hレベルとなる。従って、この期間において、駆動信号TR_OUT[4n]はHレベルとなり、フォトダイオード310により光電変換される不要な電荷は排出される。
In the horizontal scanning periods 1H to 5H, the read address selection signals RD_ADD_INF [4n] to RD_ADD_INF [4n + 3] are at the H level, so the shared pixel determination signal PX_SHR_RD [n] is at the L level, and the TR charge discharge control line is Becomes H level. Accordingly, in this period, the drive signal TR_OUT [4n] is the H level, an unnecessary charge generated through photoelectric conversion performed by the
水平走査期間6Hにおいて、フォトダイオード310のシャッタ処理が行われるので、シャッタアドレス選択信号SH_ADD_INF[4n]がLレベルになる。
In the horizontal scanning period 6H, so shutter process of the
これにより、メモリ73はLレベルになるので、TR電荷排出制御ラインがLレベルとなり、駆動信号TR_OUT[4n]として、TR通常ラインのレベル、即ち、駆動タイミング信号TR[4n]が出力される。これにより、駆動信号TR_OUT[4n]は、水平走査期間6Hにおいて、パルス状にHレベルとなる。
As a result, the
水平走査期間7H乃至16Hにおいて、駆動タイミング信号TR[4n]はLレベル、リードアドレス選択信号RD_ADD_INF[4n]は、Hレベルであるので、この期間において、駆動信号TR_OUT[4n]はLレベルとなり、これにより、フォトダイオード310に電荷が蓄積される。また、メモリ73は、Lレベルを保持している。
In the horizontal scanning periods 7H to 16H, since the drive timing signal TR [4n] is at the L level and the read address selection signal RD_ADD_INF [4n] is at the H level, the drive signal TR_OUT [4n] is at the L level during this period. Thus, the charge in the
水平走査期間17Hにおいて、フォトダイオード310のリード処理が行われるので、リードアドレス選択信号RD_ADD_INF[4n]がLレベルとなり、これにより、メモリ73がHレベルになるが、同時に共有画素判定信号PX_SHR_RD[n]がHレベルになるので、TR電荷排出制御ラインはLレベルのままである。従って、駆動信号TR_OUT[4n]として、TR通常ラインのレベル、即ち、駆動タイミング信号TR[4n]が出力されるので、駆動信号TR_OUT[4n]は、水平走査期間17Hにおいて、パルス状にHレベルとなる。また、メモリ73は、Hレベルを保持している。
In the horizontal scanning period 17H, the lead processing of the
また、水平走査期間17Hにおいて、共有画素判定信号PX_SHR_RD[n]がHレベルになることにより、RST電荷排出制御ラインがLレベルとなる。これにより、駆動信号RST_OUT[n]として、RST通常ラインのレベル、即ち、駆動タイミング信号RST[n]が出力されるので、駆動信号RST_OUT[n]は、水平走査期間17Hにおいて、パルス状にHレベルとなる。 Further, in the horizontal scanning period 17H, the shared pixel determination signal PX_SHR_RD [n] becomes the H level, so that the RST charge discharge control line becomes the L level. As a result, the level of the RST normal line, that is, the drive timing signal RST [n] is output as the drive signal RST_OUT [n]. Therefore, the drive signal RST_OUT [n] is pulsed in the horizontal scanning period 17H. Become a level.
さらに、図10に示されているように、水平走査期間17Hにおいて、駆動信号SEL_OUT[n]がHレベルになるので、フォトダイオード310により光電変換された電荷に応じた画素信号が読み出される。
Furthermore, as shown in FIG. 10, the horizontal scanning period 17H, the drive signal SEL_OUT [n] since the H level, the pixel signals corresponding to the charge that has been photoelectrically converted by the
水平走査期間18H乃至20Hにおいて、リードアドレス選択信号RD_ADD_INF[4n+1]乃至RD_ADD_INF[4n+3]が、順次、Lレベルとなるので、この期間において、共有画素判定信号PX_SHR_RD[n]がHレベルになる。従って、この期間において、駆動信号TR_OUT[4n]として、駆動タイミング信号TR[4n]のLレベルが出力される。 In the horizontal scanning periods 18H to 20H, the read address selection signals RD_ADD_INF [4n + 1] to RD_ADD_INF [4n + 3] are sequentially set to the L level. Accordingly, during this period, the L level of the drive timing signal TR [4n] is output as the drive signal TR_OUT [4n].
水平走査期間21Hにおいて、リードアドレス選択信号RD_ADD_INF[4n]乃至RD_ADD_INF[4n+3]はHレベルとなるので、共有画素判定信号PX_SHR_RD[n]がLレベルになり、これにより、TR電荷排出制御ラインがHレベルとなる。従って、駆動信号TR_OUT[4n]がHレベルになり、フォトダイオード310により光電変換される不要な電荷は排出される。
In the horizontal scanning period 21H, the read address selection signals RD_ADD_INF [4n] to RD_ADD_INF [4n + 3] are at the H level, so that the shared pixel determination signal PX_SHR_RD [n] is at the L level. Become a level. Therefore, the drive signal TR_OUT [4n] is at the H level, an unnecessary charge generated through photoelectric conversion performed by the
このように、フォトダイオード310により光電変換される不要な電荷の排出を行うことができる。また、フォトダイオード311乃至313においても、フォトダイオード310と同様に、不要な電荷の排出を行うことができる。
Thus, it is possible to perform the discharge of an unnecessary charge generated through photoelectric conversion performed by the
ここで、例えば、画角の切り出し処理や間引き処理などが行われ、画素21’のフォトダイオード310から画素信号が読み出されないとき、出力制御回路530に入力されるリードアドレス選択信号RD_ADD_INF[4n]とシャッタアドレス選択信号SH_ADD_INF[4n]は変化せず、メモリ73の状態は初期状態から変化しない。
Here, for example, is performed such extraction processing and decimation processing of the angle of view, when it is not read out the pixel signal from the
そのため、画素信号を読み出す処理を開始する前に、メモリ73をHレベルにする必要がある。これにより、画素信号が読み出されないフォトダイオード310は、不要な電荷の排出する期間と、その排出の停止する期間(即ち、画素信号が読み出されるフォトダイオード311乃至313のリード処理が行われている期間)とを繰り返すことができる。
For this reason, it is necessary to set the
メモリ73をHレベルにするタイミングとしては、CMOSセンサ11の起動の直後が最適である。
The optimum timing for setting the
次に、図14は、CMOSセンサ11の起動時における、垂直走査回路50の各信号のタイミングチャートである。
Next, FIG. 14 is a timing chart of each signal of the
図14において、H同期信号の下に示されているスタンバイ(STBY)信号は、CMOSセンサ11を起動させる信号であり、このスタンバイ信号を、クリア信号として、例えば、図12の出力制御回路530のNANDゲート71に入力することにより、メモリ73がLレベルになる。また、スタンバイ信号は、各行の全ての出力制御回路53に供給される。
14, a standby (STBY) signal shown below the H sync signal is a signal for starting the
なお、メモリ73をHレベルにするには、図14において、スタンバイ信号の下に示されているように、CMOSセンサ11の起動後に、Hレベルとなるセット(SET)信号を、制御信号3に追加したり、CMOSセンサ11の起動後に、Hレベルとなるリードアドレス選択信号RD_ADD_INFを、全行の出力制御回路530に供給する方法がある。
In order to set the
また、メモリ73をHレベルにしただけでは、駆動信号RST_OUTおよび駆動信号TR_OUTは、Hレベルとならないため、メモリ73を起動時にHレベルにした後、画素信号の読み出し動作を開始する直前に、イネーブル信号をHレベルにし、これにより、駆動信号RST_OUTおよび駆動信号TR_OUTをHレベルにすることができ、不要な電荷の排出が開始される。そして、その後、シャッタ処理などが行われる。
Further, since the drive signal RST_OUT and the drive signal TR_OUT do not become the H level only by setting the
次に、例えば、リードアドレス選択信号RD_ADD_INFの信号線と、シャッタアドレス選択信号SH_ADD_INFの信号線とを共有し、その信号線を時分割で使用した場合、信号線の数や、デコーダ回路などを削減することができる。この場合、タイミング制御回路51が、時分割で送信されてくる信号から、制御信号1を生成する制御信号生成回路を備える。なお、このように、信号線を時分割で使用する撮像装置を、ラッチ式アドレス型撮像装置という。
Next, for example, when the signal line of the read address selection signal RD_ADD_INF and the signal line of the shutter address selection signal SH_ADD_INF are shared and used in a time division manner, the number of signal lines, the decoder circuit, etc. are reduced. can do. In this case, the
図15は、タイミング制御回路51が備える制御信号生成回路81の構成例を示す図である。
FIG. 15 is a diagram illustrating a configuration example of the control
図15において、制御信号生成回路81は、6個のNORゲート82乃至87から構成される。
In FIG. 15, the control
制御信号生成回路81には、時分割されたアドレス選択信号ADD_INF[4n]、シャッタ用メモリの制御信号SLRSTおよびSLSET、リード用メモリの制御信号RLRSTおよびRLSETが、図1のシステム制御ユニット12から供給される。
A time-division address selection signal ADD_INF [4n], shutter memory control signals SLRST and SLSET, and read memory control signals RLRST and RLSET are supplied from the
NORゲート82の2つの入力端子の一方は、アドレス選択信号ADD_INF[4n]を供給する信号線に接続されており、その他方は、リード用メモリの制御信号RLSETを供給する信号線に接続されている。
One of the two input terminals of the NOR
NORゲート83および84は、ラッチ回路を構成しており、リード用メモリとなる。NORゲート83の入力端子には、NORゲート82の出力端子が接続されており、NORゲート84の入力端子には、リード用メモリの制御信号RLRSTを供給する信号線に接続されている。そして、リード用メモリから、即ち、NORゲート83の出力端子から、リードアドレス選択信号RD_LAT_INF[4n]が出力される。
The NOR
即ち、リード用メモリは、アドレス選択信号ADD_INF[4n]を記憶し、リード用メモリの制御信号RLRSTおよびRLSETに従って、1水平走査期間だけ有効となるリードアドレス選択信号RD_LAT_INF[4n]が生成される。 That is, the read memory stores the address selection signal ADD_INF [4n], and the read address selection signal RD_LAT_INF [4n] that is valid for only one horizontal scanning period is generated in accordance with the read memory control signals RLRST and RLSET.
NORゲート85の2つの入力端子の一方は、アドレス選択信号ADD_INF[4n]を供給する信号線に接続されており、その他方は、シャッタ用メモリの制御信号SLSETを供給する信号線に接続されている。
One of the two input terminals of the NOR
NORゲート86および87は、ラッチ回路を構成しており、シャッタ用メモリとなる。NORゲート86の入力端子には、NORゲート85の出力端子が接続されており、NORゲート87の入力端子には、シャッタ用メモリの制御信号SLRSTを供給する信号線に接続されている。そして、シャッタ用メモリから、即ち、NORゲート86の出力端子から、シャッタアドレス選択信号SH_LAT_INF[4n]が出力される。
The NOR
即ち、リード用メモリは、アドレス選択信号ADD_INF[4n]を記憶し、シャッタ用メモリの制御信号SLRSTおよびSLSETに従って、1水平走査期間だけ有効となるシャッタアドレス選択信号SH_LAT_INF[4n]が生成される。 That is, the read memory stores the address selection signal ADD_INF [4n], and the shutter address selection signal SH_LAT_INF [4n] that is valid only for one horizontal scanning period is generated according to the control signals SLRST and SLSET of the shutter memory.
なお、リードアドレス選択信号RD_LAT_INF[4n]およびシャッタアドレス選択信号SH_LAT_INF[4n]は、制御信号1として、即ち、それぞれリードアドレス選択信号RD_ADD_INF[4n]およびシャッタアドレス選択信号SH_ADD_INF[4n]として、図12の出力制御回路530に供給される。
Note that the read address selection signal RD_LAT_INF [4n] and the shutter address selection signal SH_LAT_INF [4n] are the
次に、図16は、制御信号生成回路81の動作を説明するタイミングチャートである。
Next, FIG. 16 is a timing chart for explaining the operation of the control
図16の上側には、リードアドレス選択信号RD_LAT_INF[4n]のレベルを遷移させるタイミングチャートが示されており、図16の下側には、シャッタアドレス選択信号SH_LAT_INF[4n]のレベルを遷移させるタイミングチャートが示されている。 A timing chart for changing the level of the read address selection signal RD_LAT_INF [4n] is shown on the upper side of FIG. 16, and a timing for changing the level of the shutter address selection signal SH_LAT_INF [4n] is shown on the lower side of FIG. A chart is shown.
また、図16には、1水平走査期間の信号が示されており、一番上に示されているXHS信号が、H同期信号を表している。 Further, FIG. 16 shows a signal in one horizontal scanning period, and the XHS signal shown at the top represents an H synchronization signal.
アドレス選択信号ADD_INF[4n]は、時分割して使用されるため、アドレスが選択されたときに、1水平走査期間のうちの時分割されたタイミングのいずれかで、Hレベル(有効)となる。 Since the address selection signal ADD_INF [4n] is used in a time-sharing manner, it becomes H level (valid) at one of the time-sharing timings in one horizontal scanning period when an address is selected. .
リードアドレス選択信号RD_LAT_INF[4n]のレベルを遷移させるタイミングチャートについて説明すると、アドレス選択信号ADD_INF[4n]がHレベルである間に、リード用メモリの制御信号RLSETをHレベルにすることで、制御信号生成回路81のNORゲート83および84からなるリード用メモリに、アドレス選択信号ADD_INF[4n]が格納され、リードアドレス選択信号RD_LAT_INF[4n]がLレベルとなる。
The timing chart for transitioning the level of the read address selection signal RD_LAT_INF [4n] will be described. While the address selection signal ADD_INF [4n] is at the H level, the control signal RLSET of the read memory is set to the H level to perform control. The address selection signal ADD_INF [4n] is stored in the read memory including the NOR
その後、アドレス選択信号ADD_INF[4n]がLレベルになった場合でも、NORゲート83および84からなるリード用メモリに、アドレス選択信号ADD_INF[4n]が格納されているので、リードアドレス選択信号RD_LAT_INF[4n]をLレベルで出力することができる。そして、次の1水平走査期間において、リード用メモリの制御信号RLRSTがHレベルとなることにより、リードアドレス選択信号RD_LAT_INF[4n]はHレベルにリセットされる。
After that, even when the address selection signal ADD_INF [4n] becomes L level, the read address memory ADD_INF [4n] is stored in the read memory composed of the NOR
また、リードアドレス選択信号RD_LAT_INF[4n]は、1水平走査期間ごとに更新されるので、リード用メモリの制御信号RLRSTは、1水平走査期間に1回供給される。そのため、リード用メモリの制御信号RLSETをHレベルとする前に、リード用メモリの制御信号RLRSTをHレベルとするタイミングとなっている。 Since the read address selection signal RD_LAT_INF [4n] is updated every horizontal scanning period, the read memory control signal RLRST is supplied once per horizontal scanning period. Therefore, the read memory control signal RLRST is set to the H level before the read memory control signal RLSET is set to the H level.
制御信号生成回路81から出力されるリードアドレス選択信号RD_LAT_INF[4n]は、水平走査期間の開始時刻からシフトして遷移する信号となっている。このシフト量は、リード用メモリの制御信号RLSETがHレベルになるタイミングに依存する。
The read address selection signal RD_LAT_INF [4n] output from the control
そして、リードアドレス選択信号RD_LAT_INF[4n]は、制御信号1として、即ち、図13のリードアドレス選択信号RD_ADD_INF[4n]として、出力制御回路530に供給される。 Then, the read address selection signal RD_LAT_INF [4n] is the control signal as a 1, i.e., as the read address selection signal RD_ADD_INF in Figure 13 [4n], is supplied to the output control circuit 53 0.
また、図16の下側に示されているように、シャッタアドレス選択信号SH_LAT_INF[4n]は、リードアドレス選択信号RD_LAT_INF[4n]と同様に、シャッタ用メモリの制御信号SLRSTおよびSLSETに従って、レベルが遷移する。そして、シャッタアドレス選択信号SH_LAT_INF[4n]は、図3のシャッタアドレス選択信号SH_ADD_INF[4n]として、出力制御回路530に供給される。 Further, as shown in the lower side of FIG. 16, the level of the shutter address selection signal SH_LAT_INF [4n] is set according to the control signals SLRST and SLSET of the shutter memory, similarly to the read address selection signal RD_LAT_INF [4n]. Transition. Then, the shutter address selection signal SH_LAT_INF [4n] is a shutter address selection signal SH_ADD_INF in Figure 3 [4n], is supplied to the output control circuit 53 0.
このようなタイミングチャートに従って、制御信号生成回路81は、リードアドレス選択信号RD_LAT_INF[4n]とシャッタアドレス選択信号SH_LAT_INF[4n]を生成することができる。
According to such a timing chart, the control
次に、図17を参照して、図2のフォトダイオード31に蓄積される不要な電荷の排出時のポテンシャルについて説明する。
Next, the potential at the time of discharging unnecessary charges accumulated in the
図17では、SELゲート、Ampゲート、RSTゲート、およびTRゲートにおける電位(ポテンシャル)が縦方向に表されており、縦方向の上方に向かうに従い、ポテンシャルが高くなっている。 In FIG. 17, the potentials (potentials) at the SEL gate, Amp gate, RST gate, and TR gate are represented in the vertical direction, and the potential increases in the upward direction in the vertical direction.
図17の上側には、電荷排出時に、転送トランジスタ32に供給される駆動信号TR_OUTをHレベルにするとともに、リセットトランジスタ33に供給される駆動信号RST_OUTをHレベルにすることにより、RSTゲートおよびTRゲートが完全に開いている状態が示されている。
On the upper side of FIG. 17, when the charge signal is discharged, the drive signal TR_OUT supplied to the
このような状態で、フォトダイオード(PD)31で光電変換された電荷は、TRゲートを介して、フローティングディフュージョン(FD)36に転送され、RSTゲートを介して、電源電圧VDD(不要電荷ドレイン部)に排出される。このとき、TRゲートは、完全に開いているので、フォトダイオード31で電荷が生成され次第、フローティングディフュージョン36に転送される。
In such a state, the charge photoelectrically converted by the photodiode (PD) 31 is transferred to the floating diffusion (FD) 36 through the TR gate, and is supplied to the power supply voltage VDD (unnecessary charge drain portion) through the RST gate. ). At this time, since the TR gate is completely open, as soon as charge is generated by the
このようにして、不要な電荷を排出することができるが、TRゲートおよびRSTゲートを完全に開かなくても、不要な電荷を排出して、ブルーミング現象が発生することを回避することができる。 In this way, unnecessary charges can be discharged, but it is possible to avoid the occurrence of blooming phenomenon by discharging unnecessary charges without completely opening the TR gate and the RST gate.
図17の下側には、電荷排出時に、TRゲートおよびRSTゲートを半開きにした状態が示されている。即ち、転送トランジスタ32およびリセットトランジスタ33に供給される信号の電位を中間電位にすることにより、TRゲートおよびRSTゲートが半開きにされる。
The lower side of FIG. 17 shows a state in which the TR gate and the RST gate are half-opened when the electric charge is discharged. That is, by setting the potential of the signal supplied to the
TRゲートを半開きにすることで、フォトダイオード31で光電変換された電荷は、ある程度の電荷が蓄積されるが、フォトダイオード31から溢れた電荷は、基板側のポテンシャルが高いために基板側には流れずに、フローティングディフュージョン36に流れる。従って、図17の上側に示した状態と同様に、フォトダイオード31から溢れ出した電荷は、RSTゲートを介して、電源電圧VDDに排出される。
By partially opening the TR gate, the charge photoelectrically converted by the
また、TRゲートおよびRSTゲートを半開きにしたときにフォトダイオード31やフローティングディフュージョン36に蓄積される電荷は、露光時間に応じた電荷蓄積処理が開始される前に、シャッタ処理が行われることにより排出され、電荷蓄積処理では、フォトダイオード31に電荷が蓄積されていない状態から開始される。
Further, the charges accumulated in the
なお、TRゲートだけを半開きにしても、TRゲートおよびRSTゲートを半開きにした状態と同様に、フォトダイオード31から溢れ出した電荷は、フローティングディフュージョン36に流れ、RSTゲートを介して、電源電圧VDDに排出される。
Even if only the TR gate is half open, the charge overflowing from the
このように、TRゲートおよびRSTゲートを完全に開かなくても、不要な電荷を排出することができる。 In this manner, unnecessary charges can be discharged without completely opening the TR gate and the RST gate.
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。 Note that the present embodiment is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present disclosure.
11 CMOSセンサ, 12 システム制御ユニット, 13 垂直走査回路, 14 ピクセルアレイ, 15 参照電圧回路, 16 カラムADC, 17 水平走査回路, 2111乃至21Mn 画素, 221乃至22n 行制御線, 231乃至23M 垂直信号線, 25 電圧比較部, 26 A/D変換部, 27 感度増幅部, 281乃至28M 比較器, 291乃至29M A/D変換器, 31 フォトダイオード, 32 転送トランジスタ, 33 リセットトランジスタ, 34 増幅トランジスタ, 35 選択トランジスタ, 36 フローティングディフュージョン, 41 タイミング制御回路41, 42 駆動回路42, 43 出力制御回路
11 CMOS sensor, 12 system control unit, 13 vertical scanning circuit, 14 pixel array, 15 reference voltage circuit, 16 column ADC, 17 horizontal scanning circuit, 21 11 to 21 Mn pixel, 22 1 to 22 n row control line, 23 1 To 23 M vertical signal line, 25 voltage comparison unit, 26 A / D conversion unit, 27 sensitivity amplification unit, 28 1 to 28 M comparator, 29 1 to 29 M A / D converter, 31 photodiode, 32 transfer transistor , 33 reset transistor, 34 amplification transistor, 35 selection transistor, 36 floating diffusion, 41
Claims (3)
入射光を光電変換して電荷を蓄積し、前記電荷に応じた画素信号を出力する画素と、
前記画素を制御し、前記画素に蓄積されている不要な電荷を排出させるシャッタ処理、所定の露光時間で光電変換された電荷を前記画素に蓄積させる電荷蓄積処理、および、前記電荷蓄積処理で前記画素に蓄積されている電荷に応じた画素信号を出力させるリード処理を行わせ、画素信号を出力する画素として選択されているか否かを表す選択信号を記憶するメモリを有する制御手段と
を備え、
前記画素は、入射光を光電変換する光電変換手段と、前記光電変換手段により光電変換される電荷を蓄積し、前記電荷に応じた電圧に変換する変換手段と、前記光電変換手段により光電変換される電荷の前記変換手段への転送をオン/オフする転送手段と、前記変換手段に蓄積されている電荷の排出をオン/オフする排出手段とを有し、
前記制御手段は、
前記シャッタ処理が行われる期間、前記電荷蓄積処理が行われる期間、および前記リード処理が行われる期間以外の期間である非蓄積期間に、前記画素で光電変換される電荷を排出させ、
所定数の前記画素が少なくとも前記変換手段および前記排出手段を共有して構成される共有画素構造である場合、いずれか1の前記画素でリード処理が行われている期間において、前記画素共有構造を構成する他の前記画素からの電荷の排出を停止させる
イメージセンサ。 In an image sensor that captures images,
A pixel that photoelectrically converts incident light to accumulate charges and outputs a pixel signal corresponding to the charges;
In the shutter process for controlling the pixel and discharging unnecessary charges accumulated in the pixel, the charge accumulation process for accumulating the charge photoelectrically converted in a predetermined exposure time in the pixel, and the charge accumulation process. Control means having a memory for storing a selection signal indicating whether or not a pixel signal is output as a pixel signal to be output by performing a read process for outputting a pixel signal corresponding to the charge accumulated in the pixel;
The pixel is photoelectrically converted by the photoelectric conversion means for photoelectrically converting incident light, the charge that is photoelectrically converted by the photoelectric conversion means, and converted to a voltage corresponding to the charge, and the photoelectric conversion means. Transfer means for turning on / off the transfer of the charge to the conversion means, and discharge means for turning on / off discharge of the charge accumulated in the conversion means,
The control means includes
In a non-accumulation period that is a period other than the period in which the shutter process is performed, the period in which the charge accumulation process is performed, and the period in which the read process is performed, the charge photoelectrically converted by the pixels is discharged,
When a predetermined number of the pixels have a shared pixel structure configured by sharing at least the conversion unit and the discharge unit, the pixel sharing structure is changed during a period in which a read process is performed on any one of the pixels. An image sensor for stopping discharge of electric charges from the other pixels constituting the image sensor.
請求項1に記載のイメージセンサ。 When any of the pixels constituting the pixel sharing structure is not selected as a pixel that outputs the pixel signal, the control means discharges charges from the unselected pixels. The image sensor according to claim 1, wherein the image sensor is stopped during a period in which the read processing is performed in another pixel that constitutes.
前記画素は、入射光を光電変換する光電変換手段と、前記光電変換手段により光電変換される電荷を蓄積し、前記電荷に応じた電圧に変換する変換手段と、前記光電変換手段により光電変換される電荷の前記変換手段への転送をオン/オフする転送手段と、前記変換手段に蓄積されている電荷の排出をオン/オフする排出手段とを有し、
前記制御手段が、
前記シャッタ処理が行われる期間、前記電荷蓄積処理が行われる期間、および前記リード処理が行われる期間以外の期間である非蓄積期間に、前記画素で光電変換される電荷を排出させる制御を行い、
所定数の前記画素が少なくとも前記変換手段および前記排出手段を共有して構成される共有画素構造である場合、いずれか1の前記画素でリード処理が行われている期間において、前記画素共有構造を構成する他の前記画素からの電荷の排出を停止させる制御を行う
制御方法。 A pixel that photoelectrically converts incident light to accumulate charges and outputs a pixel signal corresponding to the charges; a shutter process that controls the pixels and discharges unnecessary charges accumulated in the pixels; and predetermined exposure A charge accumulation process that accumulates charges photoelectrically converted in time in the pixel, and a read process that outputs a pixel signal corresponding to the charges accumulated in the pixel in the charge accumulation process, and outputs a pixel signal And a control unit having a memory for storing a selection signal indicating whether or not the pixel is selected as a pixel to be imaged, and a method for controlling an image sensor that captures an image,
The pixel is photoelectrically converted by the photoelectric conversion means for photoelectrically converting incident light, the charge that is photoelectrically converted by the photoelectric conversion means, and converted to a voltage corresponding to the charge, and the photoelectric conversion means. Transfer means for turning on / off the transfer of the charge to the conversion means, and discharge means for turning on / off discharge of the charge accumulated in the conversion means,
The control means is
Performing a control to discharge charges photoelectrically converted by the pixels during a period in which the shutter process is performed, a period in which the charge accumulation process is performed, and a non-accumulation period other than a period in which the read process is performed;
When a predetermined number of the pixels have a shared pixel structure configured by sharing at least the conversion unit and the discharge unit, the pixel sharing structure is changed during a period in which a read process is performed on any one of the pixels. A control method for performing control for stopping discharge of electric charges from the other pixels constituting the control method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013043913A JP5569760B2 (en) | 2013-03-06 | 2013-03-06 | Image sensor and control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013043913A JP5569760B2 (en) | 2013-03-06 | 2013-03-06 | Image sensor and control method |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007233662A Division JP5262028B2 (en) | 2007-09-10 | 2007-09-10 | Image sensor and control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013118698A true JP2013118698A (en) | 2013-06-13 |
JP5569760B2 JP5569760B2 (en) | 2014-08-13 |
Family
ID=48712885
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Application Number | Title | Priority Date | Filing Date |
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JP2013043913A Expired - Fee Related JP5569760B2 (en) | 2013-03-06 | 2013-03-06 | Image sensor and control method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5569760B2 (en) |
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---|---|
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