JP2013118034A - Memory controller - Google Patents

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Hisashi Iwamoto
久 岩本
Yuji Yano
祐二 矢野
Yasuto Kuroda
泰斗 黒田
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Abstract

PROBLEM TO BE SOLVED: To provide a memory controller that can make an area penalty small or relieve a defect of deterioration in operation.SOLUTION: A redundant memory 10 stores data instead of a defective memory cell in a memory. A relief circuit 11 holds the address of the defective memory cell, and writes data to the redundant memory 10 or read data out of the redundant memory 10 and outputs the data, when an input address matches the held address. A power-up circuit 54 actuates a BIST circuit in the memory in a power-up sequence to receive the address of a memory cell whose test result sent from the memory is defective, and makes the relief circuit 11 hold the address as the address of the defective memory cell.

Description

本発明は、メモリコントローラに関する。   The present invention relates to a memory controller.

特許文献１（特開平１０−２４２２８８号公報）にはメモリ内部にＢＩＳＴ（Build In Self Test）回路を設け、救済することが記載されている。特許文献１のシステムは、ランダムアクセスメモリＲＡＭ等の半導体メモリを搭載する論理集積回路装置ＬＳＩ等に、ビルトインセルフテスト回路ＢＩＳＴと、例えばビルトインセルフテスト回路ＢＩＳＴによるパワーオンリセット時の機能試験結果に応じて障害となった欠陥素子を自動的に冗長素子と置き換える欠陥救済回路つまり冗長アドレス切り換え回路ＲＡＸＣとを設ける。また、ビルトインセルフテスト回路ＢＩＳＴ及び冗長アドレス切り換え回路ＲＡＸＣを、論理集積回路装置等の所定の製造工程における機能試験及び欠陥救済に活用する。   Patent Document 1 (Japanese Patent Laid-Open No. 10-242288) describes that a BIST (Build In Self Test) circuit is provided inside a memory and repaired. The system of Patent Document 1 is based on a built-in self-test circuit BIST and a function test result at the time of power-on reset by, for example, the built-in self-test circuit BIST, in a logic integrated circuit device LSI or the like equipped with a semiconductor memory such as a random access memory RAM Then, a defect relief circuit that automatically replaces a defective element that becomes a failure with a redundant element, that is, a redundant address switching circuit RAXC is provided. Further, the built-in self-test circuit BIST and the redundant address switching circuit RAXC are utilized for a function test and defect relief in a predetermined manufacturing process of a logic integrated circuit device or the like.

特開平１０−２４２２８８号公報Japanese Patent Laid-Open No. 10-242288

ところで、図１１に示すように、通常メモリ１は、プロセッサやＡＳＩＣ２に含まれるメモリコントローラ３によって制御される。   Incidentally, as shown in FIG. 11, the normal memory 1 is controlled by a memory controller 3 included in a processor or ASIC 2.

テスト回路および救済回路を、メモリではなくメモリコントロール側に設けても、テストおよび救済が可能である。   Even if the test circuit and the relief circuit are provided on the memory control side instead of the memory, the test and relief can be performed.

図１２は、テスト回路および救済回路を備えるメモリコントローラの構成を表わす図である。   FIG. 12 shows a configuration of a memory controller including a test circuit and a relief circuit.

図１２に示すように、このメモリコントローラは、パワーアップ回路４と、ＢＯＳＴ（Built-Out Self Test）回路５と、内部回路６と、冗長メモリ１０および救済回路１１からなる冗長救済回路９と、切替回路７と、ＰＨＹ８とを備える。   As shown in FIG. 12, the memory controller includes a power-up circuit 4, a BOST (Built-Out Self Test) circuit 5, an internal circuit 6, a redundant relief circuit 9 including a redundant memory 10 and a relief circuit 11, A switching circuit 7 and a PHY 8 are provided.

パワーアップ回路４は、電源立ち上げ時のパワーアップシーケンスを制御する。
ＢＯＳＴ回路５は、メモリ内のメモリセルのテストを制御する。 The power-up circuit 4 controls the power-up sequence when the power is turned on.
The BOST circuit 5 controls the test of the memory cell in the memory.

内部回路６は、メモリをコントロールするための処理を行なう。
冗長メモリ１０は、メモリ内の不良メモリセルに代わって、データを記憶する。 The internal circuit 6 performs processing for controlling the memory.
The redundant memory 10 stores data in place of defective memory cells in the memory.

救済回路１１は、冗長メモリ１０からのデータの読出し、または冗長メモリ１０へのデータの書込みを制御する。   The relief circuit 11 controls reading of data from the redundant memory 10 or writing of data to the redundant memory 10.

切替回路７は、メモリから送られてきたデータの出力先を切替え、メモリへ出力するデータの入力元を切替える。   The switching circuit 7 switches the output destination of data sent from the memory and switches the input source of data to be output to the memory.

ＰＨＹ８は、メモリとの間のインタフェースである。
また、図１３に示すように、プロセッセに複数のメモリが接続し、それぞれのメモリの容量や種類が違うこともある。その場合、それぞれのメモリに対応した冗長救済回路が必要となり、エリアペナルティが大きくなる。 PHY 8 is an interface with the memory.
Also, as shown in FIG. 13, a plurality of memories may be connected to the processor, and the capacity and type of each memory may be different. In that case, a redundant relief circuit corresponding to each memory is required, and the area penalty increases.

また、特許文献１のような従来の方法では、通常動作とテスト動作が別であったため、動作中に劣化した不良は救済できないという問題がある。   In addition, the conventional method as disclosed in Patent Document 1 has a problem that a normal operation and a test operation are different, so that a defect deteriorated during the operation cannot be repaired.

それゆえに、本発明の目的は、エリアペナルティを小さくすることができるメモリコントローラを提供することである。さらに、本発明の目的は、動作中に劣化した不良を救済することができるメモリコントローラを提供することである。   Therefore, an object of the present invention is to provide a memory controller capable of reducing the area penalty. Furthermore, an object of the present invention is to provide a memory controller that can relieve a defect deteriorated during operation.

本発明の一実施形態のメモリコントローラは、メモリを制御するメモリコントローラであって、メモリ内の不良なメモリセルに代わって、データを記憶する冗長メモリと、不良なメモリセルのアドレスを保持し、入力されたアドレスと保持しているアドレスが一致するときには、冗長メモリにデータを書込み、または冗長メモリからのデータを読出して出力する救済回路と、パワーアップシーケンス時に、メモリ内のＢＩＳＴ回路を起動して、メモリから送られるテスト結果が不良なメモリセルのアドレスを受けて、アドレスを不良なメモリセルのアドレスとして救済回路に保持させるパワーアップ回路を備える。   A memory controller according to an embodiment of the present invention is a memory controller that controls a memory, and holds a redundant memory that stores data instead of a defective memory cell in the memory, an address of the defective memory cell, When the input address matches the stored address, the relief circuit that writes data to the redundant memory or reads and outputs data from the redundant memory and outputs the BIST circuit in the memory during the power-up sequence And a power-up circuit that receives an address of a memory cell having a defective test result sent from the memory and holds the address in the relief circuit as the address of the defective memory cell.

本発明によれば、エリアペナルティを小さくすることができる。また、本発明によれば、動作中に劣化した不良を救済することができる。   According to the present invention, the area penalty can be reduced. Further, according to the present invention, it is possible to relieve a defect that has deteriorated during operation.

第１の実施形態のメモリコントローラの構成を表わす図である。It is a figure showing the structure of the memory controller of 1st Embodiment. 第１の実施の形態の電源立ち上げ時の動作を示す図である。It is a figure which shows the operation | movement at the time of power-on of 1st Embodiment. 図１に含まれる救済回路の詳細な構成を表わす図である。FIG. 2 is a diagram illustrating a detailed configuration of a relief circuit included in FIG. 1. 第１の実施の形態の救済動作の手順を表わすフローチャートである。3 is a flowchart illustrating a procedure of a relief operation according to the first embodiment. 第１の実施形態のメモリの構成を表わす図である。It is a figure showing the structure of the memory of 1st Embodiment. 第２の実施形態のメモリコントローラの構成を表わす図である。It is a figure showing the structure of the memory controller of 2nd Embodiment. 第２の実施形態の不良メモリセルのアドレスの登録手順を表わすフローチャートである。It is a flowchart showing the registration procedure of the address of the defective memory cell of 2nd Embodiment. 第２の実施形態の救済動作の手順を表わすフローチャートである。It is a flowchart showing the procedure of the relief operation of 2nd Embodiment. 第３の実施形態の冗長メモリおよび救済回路を表わす図である。It is a figure showing the redundant memory and relief circuit of 3rd Embodiment. 第３の実施形態における不良メモリセルのアドレスの登録および救済の手順を１つにまとめたフローチャートである。10 is a flowchart summarizing a procedure for registering and repairing an address of a defective memory cell in a third embodiment. メモリとメモリコントローラを説明するための図である。It is a figure for demonstrating a memory and a memory controller. テスト回路および救済回路を備えるメモリコントローラの構成を表わす図である。It is a figure showing the structure of a memory controller provided with a test circuit and a relief circuit. 複数のメモリに対応する冗長救済回路を説明するための図である。It is a figure for demonstrating the redundant relief circuit corresponding to a some memory.

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（メモリコントローラの構成）
図１は、第１の実施形態のメモリコントローラの構成を表わす図である。 Embodiments of the present invention will be described below with reference to the drawings.
[First Embodiment]
(Memory controller configuration)
FIG. 1 is a diagram illustrating the configuration of the memory controller according to the first embodiment.

このメモリコントローラ５３が、従来例の図１２のメモリコントローラ３と相違する点は、ＢＯＳＴ回路５を含まない点と、パワーアップ回路の機能である。   The memory controller 53 differs from the conventional memory controller 3 of FIG. 12 in that it does not include the BOST circuit 5 and functions of a power-up circuit.

図１２に含まれるようなメモリをテストするためのＢＯＳＴ回路５は、メモリ全体の空間をテストするためにアドレスを発生し、不良ビットを探すために様々なデータパターンを発生する必要がある。そのため、ＢＯＳＴ回路５は、内部にシーケンサを設ける必要があり、回路規模が大きくなる。さらに、ＢＯＳＴ回路５は、接続するメモリ毎に変更する必要があり、共通化も難しい。また、図１３で示したように、複数のメモリを接続する時は、メモリごとに、ＢＯＳＴ回路５を設ける必要がある。   The BOST circuit 5 for testing the memory as shown in FIG. 12 needs to generate an address in order to test the entire memory space and generate various data patterns to search for defective bits. Therefore, the BOST circuit 5 needs to be provided with a sequencer inside, and the circuit scale becomes large. Furthermore, the BOST circuit 5 needs to be changed for each memory to be connected, and it is difficult to make it common. Further, as shown in FIG. 13, when a plurality of memories are connected, it is necessary to provide a BOST circuit 5 for each memory.

これに対して、図１に示すように、本実施の形態のメモリコントローラは、回路規模の大きいＢＯＳＴ回路を含まずに、パワーアップ回路５４が、通常のメモリに搭載されているＢＩＳＴ回路を利用して、メモリをテストする。   On the other hand, as shown in FIG. 1, the memory controller according to the present embodiment does not include a BOST circuit having a large circuit scale, and the power-up circuit 54 uses a BIST circuit mounted on a normal memory. And test the memory.

（動作）
図２は、第１の実施の形態の電源立ち上げ時の動作を示す図である。 (Operation)
FIG. 2 is a diagram illustrating an operation at the time of power-on in the first embodiment.

従来は、メモリへのパワーアップシーケンスを実行すると、通常の動作が開始されるが、本実施の形態では、メモリコントローラ５３内部のパワーアップ回路５４は、パワーアップシーケンス後、メモリ内部のＢＩＳＴ回路を起動する。メモリ内部のＢＩＳＴ回路は、ビットエラーが発生した時はエラーのアドレスとエラーコードをパワーアップ回路５４に転送する。パワーアップ回路５４は、救済回路１１にエラーのアドレスを保持させる。   Conventionally, when a power-up sequence for a memory is executed, a normal operation is started. In this embodiment, the power-up circuit 54 in the memory controller 53 performs a BIST circuit in the memory after the power-up sequence. to start. When a bit error occurs, the BIST circuit in the memory transfers the error address and error code to the power-up circuit 54. The power-up circuit 54 causes the relief circuit 11 to hold the error address.

図１２に示す従来例では、ＢＯＳＴ回路でメモリテストをコントロールし、結果を救済回路１１に転送した。これに対して、本実施の形態では、メモリ内部のＢＩＳＴ回路のテスト結果が救済回路１１に転送される。エラーが発生したアドレスにアクセスされた時は、メモリにアクセスするのではなく、メモリコントローラ内部に設けた冗長メモリ１０にアクセスする。そのためエラーが回避される。たとえば、１つのアドレスのエラーを救済するのであれば、メモリと接続しているＩＯ分だけのメモリ容量を冗長メモリとして搭載するだけであり、エリアペナルティは非常に小さい。   In the conventional example shown in FIG. 12, the memory test is controlled by the BOST circuit, and the result is transferred to the relief circuit 11. In contrast, in this embodiment, the test result of the BIST circuit in the memory is transferred to the relief circuit 11. When an address where an error has occurred is accessed, the redundant memory 10 provided in the memory controller is accessed instead of accessing the memory. This avoids errors. For example, if an error at one address is to be remedied, only a memory capacity corresponding to the IO connected to the memory is mounted as a redundant memory, and the area penalty is very small.

（救済回路）
図３は、図１に含まれる救済回路の詳細な構成を表わす図である。 (Relief circuit)
FIG. 3 is a diagram showing a detailed configuration of the relief circuit included in FIG.

図３を参照し、救済回路１１は、アドレス比較回路２１と、スタック２２とを含む。
アドレス比較回路２１は、保持しているアドレスと入力されるアドレスが一致しているときに、冗長メモリ１０へのアクセスを許可する。スタック２２は、データの書込時には、外部からのアドレスが保持しているアドレスと一致しているときに、外部からのデータを冗長メモリ１０へ出力する。スタック２２は、データの読出時には、保持しているアドレスと入力されるアドレスが一致しているときに、冗長メモリ１０から出力されたデータを外部へ出力する。 Referring to FIG. 3, relief circuit 11 includes an address comparison circuit 21 and a stack 22.
The address comparison circuit 21 permits access to the redundant memory 10 when the stored address matches the input address. When writing data, the stack 22 outputs data from the outside to the redundant memory 10 when the address from the outside matches the held address. When reading data, the stack 22 outputs the data output from the redundant memory 10 to the outside when the stored address matches the input address.

（救済動作）
図４は、第１の実施の形態の救済動作の手順を表わすフローチャートである。 (Relief action)
FIG. 4 is a flowchart showing the procedure of the relief operation according to the first embodiment.

アドレス比較回路２１には、ＢＩＳＴ動作によって得られた不良メモリセルのアドレスが保存されているものとする。   It is assumed that the address comparison circuit 21 stores the address of the defective memory cell obtained by the BIST operation.

図４を参照して、読出コマンド（Ｒｅａｄ）が入力されたときには（ステップＳ１０１でＲｅａｄ）、内部回路６内の図示しない制御回路は、メモリへ読み出しコマンドを送る（ステップＳ１０２）。   Referring to FIG. 4, when a read command (Read) is input (Read in step S101), a control circuit (not shown) in internal circuit 6 sends the read command to the memory (step S102).

アドレス比較回路２１は、入力された読出しアドレスと保持している不良アドレスを比較し、切替回路７は、一致しなければ（ステップＳ１０３でＭｉｓｓ）、メモリから読出されたデータを内部回路６に転送する。   The address comparison circuit 21 compares the input read address with the held defective address, and the switching circuit 7 transfers the data read from the memory to the internal circuit 6 if they do not match (Miss in step S103). To do.

一方、切替回路７は、一致した場合には（ステップＳ１０３でＨｉｔ）、メモリから読み出されたデータに代えて冗長メモリ１０から読み出されたデータを内部回路６に転送する（ステップＳ１０４）。   On the other hand, if they match (Hit in step S103), the switching circuit 7 transfers the data read from the redundant memory 10 to the internal circuit 6 instead of the data read from the memory (step S104).

書込コマンド（Ｗｒｉｔｅ）が入力されたときには（ステップＳ１０１でＷｒｉｔｅ）、内部回路６内の制御回路は、書込みデータをメモリおよびスタック２２に書き込む（ステップＳ１０５）。   When the write command (Write) is input (Write in Step S101), the control circuit in the internal circuit 6 writes the write data to the memory and the stack 22 (Step S105).

アドレス比較回路２１は、入力された書込みアドレスと保持している不良アドレスを比較して、一致した場合には（ステップＳ１０６でＨｉｔ）、スタック２２は、保持したデータを冗長メモリ１０に転送する（ステップＳ１０７）。   The address comparison circuit 21 compares the input write address with the stored defective address, and if they match (Hit in step S106), the stack 22 transfers the stored data to the redundant memory 10 ( Step S107).

（メモリ）
図５は、第１の実施形態のメモリの構成を表わす図である。 (memory)
FIG. 5 is a diagram illustrating the configuration of the memory according to the first embodiment.

図５を参照して、このメモリ１は、制御信号バッファ１２１と、アドレスバッファ１２２と、クロックバッファ２３と、出力バッファ２４と、入力バッファ２５と、ＰＬＬ（Phase Locked Loop）回路２６と、制御回路２７と、ＢＩＳＴ回路２８と、メモリアレイ制御回路２９と、メモリアレイ３０と、リードアンプ＆ライトドライバ３１とを備える。   Referring to FIG. 5, this memory 1 includes a control signal buffer 121, an address buffer 122, a clock buffer 23, an output buffer 24, an input buffer 25, a PLL (Phase Locked Loop) circuit 26, and a control circuit. 27, a BIST circuit 28, a memory array control circuit 29, a memory array 30, and a read amplifier & write driver 31.

制御信号バッファ１２１は、外部から入力される制御信号Ｃｏｍｍａｎｄを受ける。
アドレスバッファ１２２は、外部からのアドレス信号Ａｄｄｒｅｓｓを受ける。 The control signal buffer 121 receives a control signal Command input from the outside.
The address buffer 122 receives an address signal Address from the outside.

クロックバッファ２３は、外部からのクロック信号ＣＬＫを受ける。
出力バッファ２４は、外部へデータを出力する。 The clock buffer 23 receives an external clock signal CLK.
The output buffer 24 outputs data to the outside.

入力バッファ２５は、外部からのデータを受ける。
ＰＬＬ回路２６は、外部からのクロックＣＬＫに基づいて、内部クロックを生成して出力する。 The input buffer 25 receives data from the outside.
The PLL circuit 26 generates and outputs an internal clock based on an external clock CLK.

制御回路２７は、メモリ１全体を制御する。
ＢＩＳＴ回路２８は、パワーアップシーケンス時に、メモリアレイ３０に含まれるメモリセルをテストし、テスト結果が不良のメモリセルのアドレスを出力バッファ２４を介してメモリコントローラ５３に出力する。 The control circuit 27 controls the entire memory 1.
The BIST circuit 28 tests the memory cell included in the memory array 30 during the power-up sequence, and outputs the address of the memory cell having a defective test result to the memory controller 53 via the output buffer 24.

メモリアレイ制御回路２９は、メモリアレイ３０を制御し、ローデコーダ、カラムデコーダなどを含む。   The memory array control circuit 29 controls the memory array 30 and includes a row decoder, a column decoder, and the like.

メモリアレイ３０は、複数のメモリセルを含む。
リードアンプ＆ライトドライバ３１は、書込時に外部からのデータをメモリアレイ３０へ出力し、読出時に、メモリアレイ３０から出力されたデータを出力バッファを介して外部へ出力する。 Memory array 30 includes a plurality of memory cells.
Read amplifier & write driver 31 outputs external data to memory array 30 during writing, and outputs data output from memory array 30 to the outside via an output buffer during reading.

［第２の実施形態］
第１の実施形態では、メモリが動作中に劣化して不良を発生した時には救済できない。不良アドレスを見つけるために、メモリのテストが必要であるためである。これに対して、第２の実施形態では、メモリが動作中の不具合に対応する。 [Second Embodiment]
In the first embodiment, when the memory deteriorates during operation and a failure occurs, it cannot be remedied. This is because a memory test is necessary to find a defective address. On the other hand, in the second embodiment, a problem during operation of the memory is dealt with.

（構成）
図６は、第２の実施形態のメモリコントローラの構成を表わす図である。 (Constitution)
FIG. 6 is a diagram illustrating the configuration of the memory controller according to the second embodiment.

図６のメモリコントローラ６３が、図１のメモリコントローラ５３と相違する点は、ＥＣＣ（Error Check and Correction）回路８０を備える点である。   The memory controller 63 in FIG. 6 is different from the memory controller 53 in FIG. 1 in that an ECC (Error Check and Correction) circuit 80 is provided.

ＥＣＣ回路８０は、動作中にメモリセルの読出データのエラーを検出したときには、エラーのあった不良メモリセルのアドレスをアドレス比較回路６１へ出力するとともに、エラーを訂正する。   When the ECC circuit 80 detects an error in the read data of the memory cell during operation, the ECC circuit 80 outputs the address of the defective memory cell having the error to the address comparison circuit 61 and corrects the error.

アドレス比較回路６１は、受取った不良メモリセルのアドレスを保持する。
（不良メモリセルのアドレス登録動作）
図７は、第２の実施形態の不良メモリセルのアドレスの登録手順を表わすフローチャートである。 The address comparison circuit 61 holds the address of the received defective memory cell.
(Bad memory cell address registration operation)
FIG. 7 is a flowchart showing a registration procedure of an address of a defective memory cell according to the second embodiment.

図７を参照して、読出コマンド（Ｒｅａｄ）が入力されたときには（ステップＳ２０１でＲｅａｄ）、内部回路１６内の図示しない制御回路は、メモリへ読み出しコマンドを送る（ステップＳ２０２）。   Referring to FIG. 7, when a read command (Read) is input (Read in step S201), a control circuit (not shown) in internal circuit 16 sends the read command to the memory (step S202).

ＥＣＣ回路８０は、メモリから読み出されたデータにエラーがあるか否かをチェックし、エラーがあった場合には（ステップＳ２０３でエラーあり）、エラーを修正するとともに、エラーのあった不良メモリセルのアドレスをアドレス比較回路６１へ出力して、アドレス比較回路６１に不良メモリセルのアドレスを記憶させる（ステップＳ２０４）。   The ECC circuit 80 checks whether or not there is an error in the data read from the memory, and if there is an error (there is an error in step S203), the error is corrected and a defective memory in which the error has occurred. The address of the cell is output to the address comparison circuit 61, and the address of the defective memory cell is stored in the address comparison circuit 61 (step S204).

書込コマンド（Ｗｒｉｔｅ）が入力されたときには（ステップＳ２０１でＷｒｉｔｅ）、内部回路６内の制御回路は、書込みデータをメモリに書き込む（ステップＳ２０５）。   When the write command (Write) is input (Write in Step S201), the control circuit in the internal circuit 6 writes the write data to the memory (Step S205).

（救済動作）
図８は、第２の実施の形態の救済動作の手順を表わすフローチャートである。 (Relief action)
FIG. 8 is a flowchart showing the procedure of the relief operation according to the second embodiment.

アドレス比較回路６１には、ＥＣＣ回路８０によって検出された不良メモリセルのアドレスが保存されているものとする。   It is assumed that the address comparison circuit 61 stores the address of the defective memory cell detected by the ECC circuit 80.

図８を参照して、読出コマンド（Ｒｅａｄ）が入力されたときには（ステップＳ１０１でＲｅａｄ）、内部回路１６内の図示しない制御回路は、メモリへ読み出しコマンドを送る（ステップＳ３０２）。   Referring to FIG. 8, when a read command (Read) is input (Read in step S101), a control circuit (not shown) in internal circuit 16 sends the read command to the memory (step S302).

アドレス比較回路６１は、入力された読出しアドレスと保持している不良アドレスを比較する。アドレス比較が一致している場合には（ステップＳ３０３でＨｉｔ）、一致したアドレスが有効、つまり冗長メモリ１０にデータが書き込まれている場合には（ステップＳ３０４でＹＥＳ）、切替回路７は、メモリから読み出されたデータに代えて冗長メモリ１０から読み出されたデータを内部回路１６に転送する（ステップＳ３０５）。   The address comparison circuit 61 compares the inputted read address with the held defective address. If the address comparisons match (Hit in step S303), the matching address is valid, that is, if data is written in the redundant memory 10 (YES in step S304), the switching circuit 7 The data read from the redundant memory 10 is transferred to the internal circuit 16 instead of the data read from (step S305).

切替回路７は、アドレスが一致しない場合（ステップＳ３０３でＭｉｓｓ）、または一致したアドレスが有効でない場合（ステップＳ３０４でＮＯ）、メモリから読出されたデータを内部回路１６に転送する。   The switching circuit 7 transfers the data read from the memory to the internal circuit 16 when the addresses do not match (Miss at step S303) or when the matched address is not valid (NO at step S304).

書込コマンド（Ｗｒｉｔｅ）が入力されたときには（ステップＳ１０１でＷＲＩＴＥ）、内部回路１６内の制御回路は、書込みデータをメモリおよびスタック２２に書き込む（ステップＳ１０５）。   When the write command (Write) is input (WRITE in step S101), the control circuit in the internal circuit 16 writes the write data to the memory and the stack 22 (step S105).

アドレス比較回路６１は、入力された書込みアドレスと保持している不良アドレスを比較して、一致した場合には（ステップＳ３０７でＨｉｔ）、スタック２２は、保持したデータを冗長メモリ１０に転送するともに、アドレス比較回路６１は、一致したアドレスを有効に設定する（ステップＳ３０８）。   The address comparison circuit 61 compares the input write address with the stored defective address, and if they match (Hit in step S307), the stack 22 transfers the stored data to the redundant memory 10. The address comparison circuit 61 sets the matched address to be valid (step S308).

［第３の実施形態］
第３の実施形態では、図９に示すように、メモリコントローラは、３個の冗長メモリ７１ａ，７１ｂ，７１ｃを備え、各冗長メモリは、不良メモリセルに代わって、データを記憶する。 [Third Embodiment]
In the third embodiment, as shown in FIG. 9, the memory controller includes three redundant memories 71a, 71b, 71c, and each redundant memory stores data in place of a defective memory cell.

救済回路７６は、スタック２２と、アドレス比較回路７２ａ，７２ｂ，７２ｃと、セレクタ７３を含む。   The relief circuit 76 includes a stack 22, address comparison circuits 72a, 72b, 72c, and a selector 73.

アドレス比較回路７２ａは、冗長メモリ７１ａが置換する不良メモリセルのアドレスを記憶し、外部からのアドレスと記憶しているアドレスとを比較する。アドレス比較回路７２ｂは、冗長メモリ７１ｂが置換する不良メモリセルのアドレスを記憶し、外部からのアドレスと記憶しているアドレスとを比較する。アドレス比較回路７２ｃは、冗長メモリ７１ｃが置換する不良メモリセルのアドレスを記憶し、外部からのアドレスと記憶しているアドレスとを比較する。   The address comparison circuit 72a stores the address of the defective memory cell to be replaced by the redundant memory 71a, and compares the address from the outside with the stored address. The address comparison circuit 72b stores the address of the defective memory cell to be replaced by the redundant memory 71b, and compares the address from the outside with the stored address. The address comparison circuit 72c stores the address of the defective memory cell to be replaced by the redundant memory 71c, and compares the address from the outside with the stored address.

セレクタ７３は、データの書込み時に、アドレス比較回路７２ａでアドレスが一致した場合には、スタック２２内のデータを冗長メモリ７１ａへ出力する。セレクタ７３は、データの読出し時に、アドレス比較回路７２ａでアドレスが一致した場合には、冗長メモリ７１ａのデータをスタック２２へ出力する。   The selector 73 outputs the data in the stack 22 to the redundant memory 71a when the address is matched by the address comparison circuit 72a at the time of data writing. The selector 73 outputs the data in the redundant memory 71a to the stack 22 when the addresses match in the address comparison circuit 72a at the time of data reading.

セレクタ７３は、データの書込み時に、アドレス比較回路７２ｂでアドレスが一致した場合には、スタック２２内のデータを冗長メモリ７１ｂへ出力する。セレクタ７３は、データの読出し時に、アドレス比較回路７２ｂでアドレスが一致した場合には、冗長メモリ７１ｂのデータをスタック２２へ出力する。   The selector 73 outputs the data in the stack 22 to the redundant memory 71b when the address matches in the address comparison circuit 72b at the time of data writing. The selector 73 outputs the data in the redundant memory 71b to the stack 22 when the address is matched by the address comparison circuit 72b at the time of data reading.

セレクタ７３は、データの書込み時に、アドレス比較回路７２ｃでアドレスが一致した場合には、スタック２２内のデータを冗長メモリ７１ｃへ出力する。セレクタ７３は、データの読出し時に、アドレス比較回路７２ｃでアドレスが一致した場合には、冗長メモリ７１ｃのデータをスタック２２へ出力する。   The selector 73 outputs the data in the stack 22 to the redundant memory 71c when the address is matched by the address comparison circuit 72c at the time of data writing. The selector 73 outputs the data of the redundant memory 71c to the stack 22 when the address is matched by the address comparison circuit 72c at the time of data reading.

（アドレス登録および救済）
図１０は、第３の実施形態における不良メモリセルのアドレスの登録および救済の手順を１つにまとめたフローチャートである。 (Address registration and relief)
FIG. 10 is a flowchart summarizing the procedure for registering and relieving the address of a defective memory cell in the third embodiment.

図１０を参照して、読出コマンド（Ｒｅａｄ）が入力されたときには（ステップＳ４０１でＲｅａｄ）、内部回路１６内の図示しない制御回路は、メモリへ読み出しコマンドを送る（ステップＳ３０２）。   Referring to FIG. 10, when a read command (Read) is input (Read in step S401), a control circuit (not shown) in internal circuit 16 sends the read command to the memory (step S302).

アドレス比較回路７２ａ，７２ｂ，７２ｃは、入力された読出しアドレスと保持している不良アドレスを比較する。アドレス比較が一致している場合には（ステップＳ４０３でＨｉｔ）、一致したアドレスが有効、つまり冗長メモリ７１ａ，７１ｂ，７１ｃにデータが書き込まれている場合には（ステップＳ４０４でＹＥＳ）、切替回路７は、メモリから読み出されたデータに代えて冗長メモリ７１ａ，７１ｂ，７１ｃから読み出されたデータを内部回路１６に転送する（ステップＳ４０５）。   The address comparison circuits 72a, 72b, and 72c compare the inputted read address with the held defective address. If the address comparisons match (Hit in step S403), the matching address is valid, that is, if data is written in the redundant memories 71a, 71b, 71c (YES in step S404), the switching circuit 7 transfers the data read from the redundant memories 71a, 71b, 71c to the internal circuit 16 instead of the data read from the memory (step S405).

一方、アドレス比較が一致していない場合には（ステップＳ４０３でＮＯ）、ＥＣＣ回路８０は、メモリから読み出されたデータにエラーがあるか否かをチェックし、エラーがあった場合には（ステップＳ４０６でＹＥＳ）、冗長メモリ７１ａ，７１ｂ，７１ｃのいずれかにに空きがあるかどうかを調べる。冗長メモリ７１ａ，７１ｂ，７１ｃのいずれかに空きがある場合には（ステップＳ４０７でＹＥＳ）、エラーのあった不良メモリセルのアドレスをアドレス比較回路７２ａ，７２ｂ，７２ｃのうち空きのある冗長メモリに対応するものへ出力して、そのアドレス比較回路に不良メモリセルのアドレスを記憶させる（ステップＳ４０８）。さらに、ＥＣＣ回路８０は、読み出したデータのエラーを修正する（ステップＳ３０９）。   On the other hand, if the address comparisons do not match (NO in step S403), the ECC circuit 80 checks whether there is an error in the data read from the memory, and if there is an error ( In step S406, YES), it is checked whether any of the redundant memories 71a, 71b, 71c is free. If any of the redundant memories 71a, 71b, 71c is free (YES in step S407), the address of the defective memory cell having the error is transferred to the redundant memory having free space in the address comparison circuits 72a, 72b, 72c. The data is output to the corresponding one, and the address of the defective memory cell is stored in the address comparison circuit (step S408). Further, the ECC circuit 80 corrects the error in the read data (step S309).

一致したアドレスが有効でない場合（ステップＳ３０４でＮＯ）、またはメモリから読み出されたデータにエラーがエラーがなかった場合には（ステップＳ３０６でＮＯ）、メモリから読出されたデータを内部回路１６に転送する（ステップＳ３１０）。   If the matched address is not valid (NO in step S304), or if there is no error in the data read from the memory (NO in step S306), the data read from the memory is sent to the internal circuit 16. Transfer (step S310).

書込コマンド（Ｗｒｉｔｅ）が入力されたときには（ステップＳ４０１でＷＲＩＴＥ）、内部回路１６内の制御回路は、書込みデータをメモリおよびスタック２２に書き込む（ステップＳ１０５）。   When the write command (Write) is input (WRITE in step S401), the control circuit in the internal circuit 16 writes the write data to the memory and the stack 22 (step S105).

アドレス比較回路７２ａ，７２ｂ，７２ｃは、入力された書込みアドレスと保持している不良アドレスを比較して、一致した場合には（ステップＳ４１２でＨｉｔ）、スタック２２は、保持したデータを対応の冗長メモリ７１ａ，７１ｂ，７２ｃのうち、一致したアドレス比較回路に対応する冗長メモリに転送するともに、一致したアドレス比較回路は、一致したアドレスを有効に設定する（ステップＳ４１３）。   The address comparison circuits 72a, 72b, 72c compare the input write address with the held defective address, and if they match (Hit in step S412), the stack 22 converts the held data to the corresponding redundancy. Of the memories 71a, 71b and 72c, the data is transferred to the redundant memory corresponding to the matched address comparison circuit, and the matched address comparison circuit sets the matched address to be valid (step S413).

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１，１ａ，１ｂ，１ｃ メモリ、２ プロセッセｏｒＡＳＩＣ、３，５３ メモリコントローラ、５ ＢＯＳＴ回路、６ 内部回路、７ 切替回路、８，８ａ，８ｂ，８ｃ ＰＨＹ、９，９ａ，９ｂ，９ｃ，６９ 冗長救済回路、１０，７１ａ，７１ｂ，７１ｃ 冗長メモリ、１１，６２ 救済回路、２１，６１，７２ａ，７２ｂ，７２ｃ アドレス比較回路、２２，６２ スタック、２３ クロックバッファ、２４ 出力バッファ、２５ 入力バッファ、２６ ＰＬＬ回路、２７ 制御回路、２８ ＢＩＳＴ回路、２９ メモリアレイ制御回路、３０ メモリアレイ、３１ リードアンプ＆ライトドライバ、５３ メモリコントローラ、５４ パワーアップ回路、７３ セレクタ、８０ ＥＣＣ回路、１２１ 制御信号バッファ、１２２ アドレスバッファ。   1,1a, 1b, 1c memory, 2 processor or ASIC, 3,53 memory controller, 5 BOST circuit, 6 internal circuit, 7 switching circuit, 8, 8a, 8b, 8c PHY, 9, 9a, 9b, 9c, 69 redundancy Relief circuit, 10, 71a, 71b, 71c Redundant memory, 11, 62 Relief circuit, 21, 61, 72a, 72b, 72c Address comparison circuit, 22, 62 Stack, 23 Clock buffer, 24 Output buffer, 25 Input buffer, 26 PLL circuit, 27 control circuit, 28 BIST circuit, 29 memory array control circuit, 30 memory array, 31 read amplifier & write driver, 53 memory controller, 54 power-up circuit, 73 selector, 80 ECC circuit, 121 control signal buffer, 122 Address buffer.

Claims (4)

メモリを制御するメモリコントローラであって、
前記メモリ内の不良なメモリセルに代わって、データを記憶する冗長メモリと、
前記不良なメモリセルのアドレスを保持し、入力されたアドレスと前記保持しているアドレスが一致するときには、前記冗長メモリにデータを書込み、または前記冗長メモリからのデータを読出して出力する救済回路と、
パワーアップシーケンス時に、前記メモリ内のＢＩＳＴ回路を起動して、前記メモリから送られるテスト結果が不良なメモリセルのアドレスを受けて、前記アドレスを前記不良なメモリセルのアドレスとして前記救済回路に保持させるパワーアップ回路を備える、メモリコントローラ。 A memory controller for controlling the memory,
A redundant memory for storing data in place of a defective memory cell in the memory;
A relief circuit that holds an address of the defective memory cell and writes data to the redundant memory or reads and outputs data from the redundant memory when the input address matches the held address; ,
During the power-up sequence, the BIST circuit in the memory is activated, receives the address of the memory cell whose test result sent from the memory is defective, and holds the address in the relief circuit as the address of the defective memory cell A memory controller comprising a power-up circuit for causing 前記メモリコントローラは、
前記メモリセルから読み出されたデータのエラーをチェックし、前記エラーのあったメモリセルのアドレスを前記不良なメモリセルのアドレスとして、前記救済回路に保持させるエラー回路を備える、請求項１記載のメモリコントローラ。 The memory controller is
The error circuit according to claim 1, further comprising: an error circuit that checks an error in data read from the memory cell and causes the relief circuit to hold an address of the memory cell having the error as the address of the defective memory cell. Memory controller. 前記救済回路は、データの書込み時に、前記入力されたアドレスと前記保持しているアドレスが一致するときには、書込データを前記冗長メモリに記憶させ、前記保持しているアドレスを有効に設定する、請求項２記載のメモリコントローラ。   The relief circuit stores write data in the redundant memory and sets the held address to be valid when the input address matches the held address when data is written. The memory controller according to claim 2. 前記救済回路は、データの読出し時に、前記入力されたアドレスと前記保持しているアドレスが一致するときには、前記保持しているアドレスが有効に設定されている場合に限り、前記メモリセルから読み出されたデータに代えて、前記冗長メモリに記憶されているデータを外部へ出力する、請求項３記載のメモリコントローラ。   The relief circuit reads from the memory cell only when the held address is set valid when the input address matches the held address when reading data. 4. The memory controller according to claim 3, wherein the data stored in the redundant memory is output to the outside instead of the data that has been set.
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* Cited by examiner, † Cited by third party
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