JP2013110264A - Semiconductor device and semiconductor device manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide means of reducing a size of a semiconductor device in a thickness direction.SOLUTION: A semiconductor device 1 comprises: a first semiconductor chip 11; first conductors 13 formed on an electrode formation surface of the first semiconductor chip; a second semiconductor chip 21; second conductors 22 formed on an electrode formation surface of the second semiconductor chip; third conductors 23 formed on the electrode formation surface of the second semiconductor chip on parts where the second conductors are not formed; and external electrodes 15 connected to the third conductors. The first semiconductor chip is placed on the electrode formation surface of the second semiconductor chip such that the electrode formation surface of the first semiconductor chip faces the electrode formation surface of the second semiconductor chip, and the first conductors and the second conductors are connected.

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

半導体チップの配線が微小化するのに伴い、半導体チップの電極及び電極間隔の微細化が進んでいる。半導体チップの電極及び電極間隔の微細化によって、半導体チップをパッケージ基板上に搭載する際、半導体チップの電極とパッケージ基板の外部接続用電極とを接続するのが困難になってきている。このような問題を解決するため、以下のような構造が提案されている。   As the wiring of a semiconductor chip is miniaturized, the electrodes of the semiconductor chip and the electrode spacing are being miniaturized. Due to the miniaturization of the electrodes of the semiconductor chip and the electrode spacing, it has become difficult to connect the electrodes of the semiconductor chip and the external connection electrodes of the package substrate when the semiconductor chip is mounted on the package substrate. In order to solve such problems, the following structures have been proposed.

例えば、図１４に示すＣＯＣ（チップオンチップ）型の半導体パッケージ構造では、半導体チップ５０の電極（図示せず）と半導体チップ５１のパッド５２とが電気的に接続されている。ワイヤボンディングによって、半導体チップ５１のパッド５２とパッケージ基板５３の外部接続用電極５４とが接続されている。半導体チップ５０と半導体チップ５１との間は封止樹脂５５によって封止され、パッケージ基板５３のチップ実装面はモールド樹脂５６によって封止されている。   For example, in the COC (chip-on-chip) type semiconductor package structure shown in FIG. 14, the electrodes (not shown) of the semiconductor chip 50 and the pads 52 of the semiconductor chip 51 are electrically connected. The pads 52 of the semiconductor chip 51 and the external connection electrodes 54 of the package substrate 53 are connected by wire bonding. The space between the semiconductor chip 50 and the semiconductor chip 51 is sealed with a sealing resin 55, and the chip mounting surface of the package substrate 53 is sealed with a mold resin 56.

特開２００６−１９４３３号公報JP 2006-19433 A 特開２００１−２４４４０６号公報JP 2001-244406 A 特開２００９−９９７８２号公報JP 2009-99782 A

ワイヤボンディングにより、半導体チップ５１のパッド５２をパッケージ基板５３の外部接続用電極５４に接続する場合、半導体装置（半導体パッケージ）の厚さがワイヤ５７の高さに制約され、半導体装置の厚さ方向のサイズを縮小化することが困難になる。このような課題に鑑み、本件は、半導体装置の厚さ方向のサイズを縮小する技術を提供することを目的とする。   When the pad 52 of the semiconductor chip 51 is connected to the external connection electrode 54 of the package substrate 53 by wire bonding, the thickness of the semiconductor device (semiconductor package) is restricted by the height of the wire 57, and the thickness direction of the semiconductor device It becomes difficult to reduce the size. In view of such a problem, an object of the present invention is to provide a technique for reducing the size of a semiconductor device in the thickness direction.

本件の一観点による半導体装置は、第一の半導体チップと、前記第一の半導体チップの電極形成面に形成された第一の導電体と、第二の半導体チップと、前記第二の半導体チップの電極形成面に形成された第二の導電体と、前記第二の半導体チップの電極形成面の、前記第二の導電体が形成されていない部分に形成された第三の導電体と、前記第三の導電体に接続された外部電極と、を備え、前記第一の半導体チップの電極形成面と前記第二の半導体チップの電極形成面とが向かい合うようにして、前記第一の半導体チップが前記第二の半導体チップの電極形成面に設置され、前記第一の導電体と前記第二の導電体とが接続されている。   A semiconductor device according to an aspect of the present invention includes a first semiconductor chip, a first conductor formed on an electrode formation surface of the first semiconductor chip, a second semiconductor chip, and the second semiconductor chip. A second conductor formed on the electrode forming surface, and a third conductor formed on a portion of the electrode forming surface of the second semiconductor chip where the second conductor is not formed, An external electrode connected to the third conductor, the electrode forming surface of the first semiconductor chip and the electrode forming surface of the second semiconductor chip facing each other, the first semiconductor A chip is installed on the electrode forming surface of the second semiconductor chip, and the first conductor and the second conductor are connected.

本件によれば、半導体装置の厚さ方向のサイズを縮小化することが可能となる。   According to this case, it is possible to reduce the size of the semiconductor device in the thickness direction.

図１Ａは、支持基板２の上面に半導体チップ１１及びボールパッド１２を設置した場合の半導体装置１の平面図である。FIG. 1A is a plan view of the semiconductor device 1 when the semiconductor chip 11 and the ball pad 12 are installed on the upper surface of the support substrate 2. 図１Ｂは、図１Ａの一点鎖線Ａ−Ａ’における半導体装置１の断面図である。1B is a cross-sectional view of the semiconductor device 1 taken along one-dot chain line A-A ′ in FIG. 1A. 図２Ａは、支持基板２のボールパッド１２の上面に半田ボール１５を搭載した場合の半導体装置１の断面図である。FIG. 2A is a cross-sectional view of the semiconductor device 1 when a solder ball 15 is mounted on the upper surface of the ball pad 12 of the support substrate 2. 図２Ｂは、ボールパッド１２の側面にソルダーレジスト１６を形成した場合の半導体装置１の断面図である。FIG. 2B is a cross-sectional view of the semiconductor device 1 when the solder resist 16 is formed on the side surface of the ball pad 12. 図２Ｃは、ボールパッド１２の側面及び上面の一部にソルダーレジスト１６を形成した場合の半導体装置１の断面図である。FIG. 2C is a cross-sectional view of the semiconductor device 1 when the solder resist 16 is formed on part of the side surface and the upper surface of the ball pad 12. 図３は、半導体チップ１１及び半田ボール１５を封止した場合の半導体装置１の断面図である。FIG. 3 is a cross-sectional view of the semiconductor device 1 when the semiconductor chip 11 and the solder balls 15 are sealed. 図４は、支持基板２を除去した場合の半導体装置１の断面図である。FIG. 4 is a cross-sectional view of the semiconductor device 1 when the support substrate 2 is removed. 図５は、半導体チップ１１の上に半導体チップ２１を配置した場合の半導体装置１の断面図である。FIG. 5 is a cross-sectional view of the semiconductor device 1 when the semiconductor chip 21 is disposed on the semiconductor chip 11. 図６は、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２とを接続し、ボールパッド１２と半導体チップ２１のバンプ２３とを接続した場合の半導体装置１の断面図である。FIG. 6 is a cross-sectional view of the semiconductor device 1 when the bump 13 of the semiconductor chip 11 and the bump 22 of the semiconductor chip 21 are connected and the ball pad 12 and the bump 23 of the semiconductor chip 21 are connected. 図７は、半導体チップ１１と半導体チップ２１との接続関係を示す図である。FIG. 7 is a diagram illustrating a connection relationship between the semiconductor chip 11 and the semiconductor chip 21. 図８は、半導体チップ１１と半導体チップ２１との間を封止し、半導体チップ２１を封止した場合の半導体装置１の断面図である。FIG. 8 is a cross-sectional view of the semiconductor device 1 when the space between the semiconductor chip 11 and the semiconductor chip 21 is sealed and the semiconductor chip 21 is sealed. 図９は、モールド樹脂１７から半田ボール１５を露出させた場合の半導体装置１の断面図である。FIG. 9 is a cross-sectional view of the semiconductor device 1 when the solder balls 15 are exposed from the mold resin 17. 図１０は、ＬＧＡ型の半導体パッケージとして、半導体装置１をメインボード４０に実装した場合の電子機器の断面図である。FIG. 10 is a cross-sectional view of an electronic device when the semiconductor device 1 is mounted on the main board 40 as an LGA type semiconductor package. 図１１は、半田ボール１５の先端をモールド樹脂１７から突出させた場合の半導体装置１の断面図である。FIG. 11 is a cross-sectional view of the semiconductor device 1 when the tip of the solder ball 15 protrudes from the mold resin 17. 図１２は、ＢＧＡ型の半導体パッケージとして、半導体装置１をメインボード４０に実装した場合の電子機器の断面図である。FIG. 12 is a cross-sectional view of an electronic device when the semiconductor device 1 is mounted on the main board 40 as a BGA type semiconductor package. 図１３は、半導体チップ１１と半導体チップ２１との接続例を示す図である。FIG. 13 is a diagram illustrating an example of connection between the semiconductor chip 11 and the semiconductor chip 21. 図１４は、ＣＯＣ（チップオンチップ）型の半導体パッケージ構造の断面図である。FIG. 14 is a cross-sectional view of a COC (chip-on-chip) type semiconductor package structure.

以下、図面を参照して、発明を実施するための形態（以下、実施形態という）に係る半導体装置について説明する。以下の実施形態の構成は例示であり、本件は実施形態の構成に限定されない。   Hereinafter, a semiconductor device according to a mode for carrying out the invention (hereinafter referred to as an embodiment) will be described with reference to the drawings. The configuration of the following embodiment is an exemplification, and this case is not limited to the configuration of the embodiment.

実施形態に係る半導体装置（半導体パッケージ）１及びその製造方法について説明する。まず、図１Ａ及び図１Ｂに示すように、支持基板２を用意し、支持基板２の上面に半導体チップ１１及びボールパット１２を設置する。図１Ａは、支持基板２の上面に半導体チップ１１及びボールパッド１２を設置した場合の半導体装置１の平面図である。図１Ａでは、半導体チップ１１の外形を点線によって示している。図１Ｂは、図１Ａの点線Ａ−Ａ’における半導体装置１の断面図である。   A semiconductor device (semiconductor package) 1 and a manufacturing method thereof according to the embodiment will be described. First, as shown in FIGS. 1A and 1B, a support substrate 2 is prepared, and a semiconductor chip 11 and a ball pad 12 are installed on the upper surface of the support substrate 2. FIG. 1A is a plan view of the semiconductor device 1 when the semiconductor chip 11 and the ball pad 12 are installed on the upper surface of the support substrate 2. In FIG. 1A, the outline of the semiconductor chip 11 is indicated by a dotted line. FIG. 1B is a cross-sectional view of the semiconductor device 1 taken along a dotted line A-A ′ in FIG. 1A.

図１Ａ及び図１Ｂに示すように、支持基板２の上面の中央部分に半導体チップ１１が設置され、支持基板２の上面の中央部分を囲む外周部分に複数のボールパッド１２が設置されている。また、図１Ａ及び図１Ｂでは、半導体チップ１１が支持基板２の上面の中央部分に設置されているが、半導体チップ１１の設置位置は支持基板２の上面の中央部分には限られない。支持基板２は、例えば、有機樹脂基板である。ボールパッド１２は、例えば
、銅（Ｃｕ）等の金属を材料としている。実施形態に係る半導体装置１では、ボールパッド１２の形状は、円柱であるが、これに限らず、ボールパッド１２の形状は、直方体又は立方体であってもよい。ボールパッド１２は、外部配線の一例である。 As shown in FIGS. 1A and 1B, a semiconductor chip 11 is installed in the central portion of the upper surface of the support substrate 2, and a plurality of ball pads 12 are installed in an outer peripheral portion surrounding the central portion of the upper surface of the support substrate 2. In FIG. 1A and FIG. 1B, the semiconductor chip 11 is installed at the central portion of the upper surface of the support substrate 2, but the installation position of the semiconductor chip 11 is not limited to the central portion of the upper surface of the support substrate 2. The support substrate 2 is, for example, an organic resin substrate. The ball pad 12 is made of a metal such as copper (Cu), for example. In the semiconductor device 1 according to the embodiment, the shape of the ball pad 12 is a cylinder. However, the shape is not limited to this, and the shape of the ball pad 12 may be a rectangular parallelepiped or a cube. The ball pad 12 is an example of external wiring.

半導体チップ１１の上面に複数のバンプ１３が形成されている。半導体チップ１１の上面は、図示しない電極が形成された面（電極形成面）である。バンプ１３は、半導体チップ１１の上面に形成された電極（図示せず）上に形成されている。バンプ１３は、例えば、錫（Ｓｎ）及び鉛（Ｐｂ）を主成分とするＳｎ−Ｐｂ半田バンプ、錫（Ｓｎ）及び銀（Ａｇ）を主成分とするＳｎ−Ａｇ半田バンプ、錫（Ｓｎ）及びビスマス（Ｂｉ）を主成分とするＳｎ−Ｂｉ半田バンプ、金(Ａｕ)を主体とするＡｕバンプ、銅(Ｃｕ)を主体とするＣｕバンプ等である。バンプ１３は、第一の導電体の一例である。   A plurality of bumps 13 are formed on the upper surface of the semiconductor chip 11. The upper surface of the semiconductor chip 11 is a surface (electrode formation surface) on which an electrode (not shown) is formed. The bump 13 is formed on an electrode (not shown) formed on the upper surface of the semiconductor chip 11. The bumps 13 are, for example, Sn—Pb solder bumps mainly composed of tin (Sn) and lead (Pb), Sn—Ag solder bumps mainly composed of tin (Sn) and silver (Ag), and tin (Sn). And Sn—Bi solder bumps mainly composed of bismuth (Bi), Au bumps mainly composed of gold (Au), Cu bumps mainly composed of copper (Cu), and the like. The bump 13 is an example of a first conductor.

半導体チップ１１のバンプ１３が支持基板２の上層部分に埋まった状態で、半導体チップ１１を支持基板２の上面に設置してもよい。実施形態に係る半導体装置１では、半導体チップ１１のバンプ１３が支持基板２の上層部分に埋まるようにしているが、これに限らず、半導体チップ１１のバンプ１３が支持基板の上層部分に埋まらないようにしてもよい。   The semiconductor chip 11 may be placed on the upper surface of the support substrate 2 with the bumps 13 of the semiconductor chip 11 buried in the upper layer portion of the support substrate 2. In the semiconductor device 1 according to the embodiment, the bumps 13 of the semiconductor chip 11 are embedded in the upper layer portion of the support substrate 2. However, the invention is not limited thereto, and the bumps 13 of the semiconductor chip 11 are not embedded in the upper layer portion of the support substrate. You may do it.

支持基板２と半導体チップ１１との間は封止樹脂１４によって封止されている。なお、図１Ａでは、封止樹脂１４の図示は省略されている。封止樹脂１４は、例えば、エポキシ樹脂等のアンダーフィル剤である。支持基板２に半導体チップ１１を設置した後、支持基板２と半導体チップ１１との間に封止樹脂１４を充填することにより、支持基板２と半導体チップ１１との間を封止樹脂１４によって封止してもよい。また、半導体チップ１１の上面に封止樹脂１４を塗布した後、支持基板２に半導体チップ１１を設置することにより、支持基板２と半導体チップ１１との間を封止樹脂１４によって封止してもよい。   A space between the support substrate 2 and the semiconductor chip 11 is sealed with a sealing resin 14. In FIG. 1A, illustration of the sealing resin 14 is omitted. The sealing resin 14 is an underfill agent such as an epoxy resin, for example. After the semiconductor chip 11 is installed on the support substrate 2, the sealing resin 14 is filled between the support substrate 2 and the semiconductor chip 11, thereby sealing the space between the support substrate 2 and the semiconductor chip 11 with the sealing resin 14. You may stop. In addition, after applying the sealing resin 14 on the upper surface of the semiconductor chip 11, the semiconductor chip 11 is placed on the support substrate 2, thereby sealing the space between the support substrate 2 and the semiconductor chip 11 with the sealing resin 14. Also good.

封止樹脂１４は接着性を有しているため、支持基板２に半導体チップ１１が固定される。また、支持基板２の上面に接着性を有する剥離層を形成し、支持基板２に半導体チップ１１を固定するようにしてもよい。   Since the sealing resin 14 has adhesiveness, the semiconductor chip 11 is fixed to the support substrate 2. Further, a peeling layer having adhesiveness may be formed on the upper surface of the support substrate 2, and the semiconductor chip 11 may be fixed to the support substrate 2.

次に、図２Ａに示すように、支持基板２のボールパッド１２の上面に半田ボール１５を搭載する。図２Ａは、支持基板２のボールパッド１２の上面に半田ボール１５を搭載した場合の半導体装置１の断面図である。ただし、支持基板２の上面に半導体チップ１１を設置する前に、支持基板２のボールパッド１２の上面に半田ボール１５を搭載してもよい。半田ボール１５は、例えば、球形状であるが、他の形状であってもよい。加熱処理（リフロー処理）を行うことにより、ボールパッド１２と半田ボール１５とを接続する。加熱処理が行われることにより、半田ボール１５が溶融し、ボールパッド１２と半田ボール１５とが接続される。半田ボール１５は、突起電極の一例である。   Next, as shown in FIG. 2A, solder balls 15 are mounted on the upper surface of the ball pad 12 of the support substrate 2. FIG. 2A is a cross-sectional view of the semiconductor device 1 when a solder ball 15 is mounted on the upper surface of the ball pad 12 of the support substrate 2. However, the solder ball 15 may be mounted on the upper surface of the ball pad 12 of the support substrate 2 before the semiconductor chip 11 is installed on the upper surface of the support substrate 2. The solder ball 15 has, for example, a spherical shape, but may have another shape. By performing a heat treatment (reflow treatment), the ball pad 12 and the solder ball 15 are connected. By performing the heat treatment, the solder ball 15 is melted and the ball pad 12 and the solder ball 15 are connected. The solder ball 15 is an example of a protruding electrode.

図２Ｂに示すように、半田ボール１５が周囲に広がることを抑制するソルダーレジスト１６を、ボールパッド１２の側面に形成してもよい。図２Ｂは、ボールパッド１２の側面にソルダーレジスト１６を形成した場合の半導体装置１の断面図である。図２Ｂに示すように、ソルダーレジスト１６が、ボールパッド１２の側面を覆うようにして、隣接するボールパッド１２の間に埋め込み形成されている。ソルダーレジスト１６は、例えば、エポキシ樹脂等の熱硬化性樹脂である。例えば、ソルダーレジスト１６を支持基板２の上面全面に塗布し、露光及び現像を行うことにより、ボールパッド１２の側面にソルダーレジスト１６を形成してもよい。ソルダーレジスト１６の形成は、ボールパッド１２の上面に半田ボール１５を搭載する前に行われる。ソルダーレジスト１６は、絶縁膜の一例である。ソルダーレジスト１６は、ボールパッド１２と比較して濡れ性が劣る。そのため、ボールパッド１２の側面にソルダーレジスト１６を形成することにより、半田ボール１５が溶融
した場合における半田ボール１５の周囲への広がりが抑制される。 As shown in FIG. 2B, a solder resist 16 that prevents the solder balls 15 from spreading around may be formed on the side surface of the ball pad 12. FIG. 2B is a cross-sectional view of the semiconductor device 1 when the solder resist 16 is formed on the side surface of the ball pad 12. As shown in FIG. 2B, a solder resist 16 is embedded between adjacent ball pads 12 so as to cover the side surfaces of the ball pads 12. The solder resist 16 is, for example, a thermosetting resin such as an epoxy resin. For example, the solder resist 16 may be formed on the side surface of the ball pad 12 by applying the solder resist 16 to the entire upper surface of the support substrate 2 and performing exposure and development. The solder resist 16 is formed before the solder ball 15 is mounted on the upper surface of the ball pad 12. The solder resist 16 is an example of an insulating film. The solder resist 16 is inferior in wettability compared to the ball pad 12. Therefore, by forming the solder resist 16 on the side surface of the ball pad 12, the spread of the solder ball 15 to the periphery when the solder ball 15 is melted is suppressed.

図２Ｃに示すように、ソルダーレジスト１６を、ボールパッド１２の側面に形成するとともに、ボールパッド１２の上面の一部に形成してもよい。図２Ｃは、ボールパッド１２の側面及び上面の一部にソルダーレジスト１６を形成した場合の半導体装置１の断面図である。図２Ｃに示すように、ソルダーレジスト１６が、ボールパッド１２の側面と、ボールパッド１２の上面の一部とを覆うようにして、隣接するボールパッド１２の間に埋め込み形成されている。図２Ｃに示すように、ソルダーレジスト１６が、半田ボール１５の一部を覆うようにして、隣接する半田ボール１５の間に埋め込み形成されている。ボールパッド１２の側面及び上面の一部にソルダーレジスト１６を形成することにより、半田ボール１５が溶融した場合における半田ボール１５の周囲への広がりが抑制される。   As shown in FIG. 2C, the solder resist 16 may be formed on the side surface of the ball pad 12 and may be formed on a part of the upper surface of the ball pad 12. FIG. 2C is a cross-sectional view of the semiconductor device 1 when the solder resist 16 is formed on part of the side surface and the upper surface of the ball pad 12. As shown in FIG. 2C, a solder resist 16 is embedded between adjacent ball pads 12 so as to cover the side surface of the ball pad 12 and a part of the upper surface of the ball pad 12. As shown in FIG. 2C, a solder resist 16 is embedded between adjacent solder balls 15 so as to cover a part of the solder balls 15. By forming the solder resist 16 on a part of the side surface and the upper surface of the ball pad 12, the spread of the solder ball 15 to the periphery when the solder ball 15 is melted is suppressed.

次いで、図３に示すように、支持基板２の上面にモールド樹脂１７を形成することにより、半導体チップ１１及び半田ボール１５を封止する。図３は、半導体チップ１１及び半田ボール１５を封止した場合の半導体装置１の断面図である。モールド樹脂１７は、半導体チップ１１の下面（裏面）及び側面を覆うとともに、半田ボール１５を覆うようにして支持基板２の上面に形成されている。半導体チップ１１の下面（裏面）は、図示しない電極が形成された面（電極形成面）の反対面である。モールド樹脂１７は、例えば、エポキシ樹脂等の熱硬化性樹脂である。   Next, as shown in FIG. 3, the semiconductor chip 11 and the solder balls 15 are sealed by forming a mold resin 17 on the upper surface of the support substrate 2. FIG. 3 is a cross-sectional view of the semiconductor device 1 when the semiconductor chip 11 and the solder balls 15 are sealed. The mold resin 17 is formed on the upper surface of the support substrate 2 so as to cover the lower surface (back surface) and side surfaces of the semiconductor chip 11 and the solder balls 15. The lower surface (back surface) of the semiconductor chip 11 is a surface opposite to the surface (electrode formation surface) on which an electrode (not shown) is formed. The mold resin 17 is, for example, a thermosetting resin such as an epoxy resin.

次に、図４に示すように、支持基板２を除去することにより、半導体チップ１１のバンプ１３と、ボールパッド１２の下面（裏面）とを露出させる。ボールパッド１２の下面（裏面）は、半田ボール１５が形成された面の反対面である。図４は、支持基板２を除去した場合の半導体装置１の断面図である。支持基板２に対して研磨又はエッチングを行うことにより、支持基板２を除去してもよい。また、支持基板２をモールド樹脂１７から引き剥がすことにより、支持基板２を除去してもよい。   Next, as shown in FIG. 4, by removing the support substrate 2, the bumps 13 of the semiconductor chip 11 and the lower surface (back surface) of the ball pad 12 are exposed. The lower surface (back surface) of the ball pad 12 is the surface opposite to the surface on which the solder balls 15 are formed. FIG. 4 is a cross-sectional view of the semiconductor device 1 when the support substrate 2 is removed. The support substrate 2 may be removed by polishing or etching the support substrate 2. Further, the support substrate 2 may be removed by peeling the support substrate 2 from the mold resin 17.

次いで、半導体チップ１１を裏返した後、図５に示すように、半導体チップ１１の上に半導体チップ２１を配置する。図５は、半導体チップ１１の上に半導体チップ２１を配置した場合の半導体装置１の断面図である。この場合、半導体チップ１１の上面と、半導体チップ２１の上面とが向かい合うように、半導体チップ１１及び半導体チップ２１を配置する。また、半導体チップ１１が、半導体チップ２１の上面の中央部分に位置するように、半導体チップ１１及び半導体チップ２１を配置してもよい。すなわち、半導体チップ１１を、半導体チップ２１の上面の中央部分に設置してもよい。図５では、半導体チップ１１が半導体チップ２１の上面の中央部分に設置されているが、半導体チップ１１の設置は、半導体チップ２１の上面の中央部分に限られない。半導体チップ２１の上面は、図示しない電極が形成された面（電極形成面）である。半導体チップ２１の上面に複数のバンプ２２，２３が形成されている。バンプ２２，２３は、半導体チップ２１の上面に形成された電極（図示せず）上に形成されている。バンプ２２，２３は、例えば、錫（Ｓｎ）及び鉛（Ｐｂ）を主成分とするＳｎ−Ｐｂ半田バンプ、錫（Ｓｎ）及び銀（Ａｇ）を主成分とするＳｎ−Ａｇ半田バンプ、錫（Ｓｎ）及びビスマス（Ｂｉ）を主成分とするＳｎ−Ｂｉ半田バンプ等である。   Next, after turning over the semiconductor chip 11, the semiconductor chip 21 is disposed on the semiconductor chip 11 as shown in FIG. 5. FIG. 5 is a cross-sectional view of the semiconductor device 1 when the semiconductor chip 21 is disposed on the semiconductor chip 11. In this case, the semiconductor chip 11 and the semiconductor chip 21 are arranged so that the upper surface of the semiconductor chip 11 and the upper surface of the semiconductor chip 21 face each other. Further, the semiconductor chip 11 and the semiconductor chip 21 may be arranged so that the semiconductor chip 11 is positioned at the center portion of the upper surface of the semiconductor chip 21. In other words, the semiconductor chip 11 may be installed at the central portion of the upper surface of the semiconductor chip 21. In FIG. 5, the semiconductor chip 11 is installed at the central portion of the upper surface of the semiconductor chip 21, but the installation of the semiconductor chip 11 is not limited to the central portion of the upper surface of the semiconductor chip 21. The upper surface of the semiconductor chip 21 is a surface (electrode formation surface) on which an electrode (not shown) is formed. A plurality of bumps 22 and 23 are formed on the upper surface of the semiconductor chip 21. The bumps 22 and 23 are formed on electrodes (not shown) formed on the upper surface of the semiconductor chip 21. The bumps 22 and 23 are, for example, Sn—Pb solder bumps mainly composed of tin (Sn) and lead (Pb), Sn—Ag solder bumps mainly composed of tin (Sn) and silver (Ag), tin ( Sn-Bi solder bumps mainly composed of Sn) and bismuth (Bi).

バンプ２２は、半導体チップ２１の上面の、半導体チップ１１が設置される部分（半導体チップ１１の設置領域）に形成されている。例えば、半導体チップ２１の上面の中央部分に半導体チップ１１が設置される場合、バンプ２２は、半導体チップ２１の上面の中央部分に形成される。バンプ２３は、半導体チップ２１の上面の、半導体チップ１１が設置されない部分（半導体チップ１１の設置領域以外の領域）に形成されている。すなわち、バンプ２３は、半導体チップ２１の上面の、バンプ２２が形成されていない部分に形成されている。例えば、半導体チップ２１の上面の中央部分に半導体チップ１１が設置される
場合、バンプ２３は、半導体チップ２１の上面の外周部分に形成される。半導体チップ２１の上面の外周部分は、半導体チップ２１の上面の中央部分を囲む領域である。バンプ２２は、第二の導電体の一例である。バンプ２３は、第三の導電体の一例である。 The bumps 22 are formed on a portion of the upper surface of the semiconductor chip 21 where the semiconductor chip 11 is installed (an installation area of the semiconductor chip 11). For example, when the semiconductor chip 11 is installed in the central portion of the upper surface of the semiconductor chip 21, the bump 22 is formed in the central portion of the upper surface of the semiconductor chip 21. The bumps 23 are formed on a portion of the upper surface of the semiconductor chip 21 where the semiconductor chip 11 is not installed (an area other than the installation area of the semiconductor chip 11). That is, the bump 23 is formed on the upper surface of the semiconductor chip 21 where the bump 22 is not formed. For example, when the semiconductor chip 11 is installed at the central portion of the upper surface of the semiconductor chip 21, the bumps 23 are formed on the outer peripheral portion of the upper surface of the semiconductor chip 21. The outer peripheral portion of the upper surface of the semiconductor chip 21 is a region surrounding the central portion of the upper surface of the semiconductor chip 21. The bump 22 is an example of a second conductor. The bump 23 is an example of a third conductor.

次に、半導体装置１を加熱炉に搬送した後、加熱処理（リフロー処理）を行うことにより、図６に示すように、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２とを接続し、ボールパッド１２と半導体チップ２１のバンプ２３とを接続する。加熱処理を行う際に、半導体チップ１１及び半導体チップ２１の一方又は両方に対して荷重を加えてもよい。図６は、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２とを接続し、ボールパッド１２と半導体チップ２１のバンプ２３とを接続した場合の半導体装置１の断面図である。   Next, after transporting the semiconductor device 1 to the heating furnace, by performing a heat treatment (reflow treatment), the bumps 13 of the semiconductor chip 11 and the bumps 22 of the semiconductor chip 21 are connected as shown in FIG. The ball pad 12 and the bump 23 of the semiconductor chip 21 are connected. When performing the heat treatment, a load may be applied to one or both of the semiconductor chip 11 and the semiconductor chip 21. FIG. 6 is a cross-sectional view of the semiconductor device 1 when the bump 13 of the semiconductor chip 11 and the bump 22 of the semiconductor chip 21 are connected and the ball pad 12 and the bump 23 of the semiconductor chip 21 are connected.

図６では、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２とが全て接続されている例を示している。図６では、バンプ１３とバンプ２２が完全に溶融して一体化した状態を示しているが、電気的に接続されていれば、バンプ１３とバンプ２２の溶融の程度は問わない。   FIG. 6 shows an example in which the bumps 13 of the semiconductor chip 11 and the bumps 22 of the semiconductor chip 21 are all connected. FIG. 6 shows a state where the bump 13 and the bump 22 are completely melted and integrated, but the degree of melting of the bump 13 and the bump 22 is not limited as long as they are electrically connected.

加熱処理が行われることにより、半導体チップ１１のバンプ１３及び半導体チップ２１のバンプ２２が溶融し、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２とが接続される。その結果、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２とが電気的に接続される。半導体チップ１１のバンプ１３及び半導体チップ２１のバンプ２２が溶融することにより、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２とが一体化されたバンプが、半導体チップ１１と半導体チップ２１との間に形成される。加熱処理が行われることにより、半導体チップ２１のバンプ２３が溶融し、半導体チップ２１のバンプ２３がボールパッド１２の下面（裏面）に接続される。その結果、ボールパッド１２と半導体チップ２１のバンプ２３とが電気的に接続される。   By performing the heat treatment, the bump 13 of the semiconductor chip 11 and the bump 22 of the semiconductor chip 21 are melted, and the bump 13 of the semiconductor chip 11 and the bump 22 of the semiconductor chip 21 are connected. As a result, the bump 13 of the semiconductor chip 11 and the bump 22 of the semiconductor chip 21 are electrically connected. When the bump 13 of the semiconductor chip 11 and the bump 22 of the semiconductor chip 21 are melted, a bump in which the bump 13 of the semiconductor chip 11 and the bump 22 of the semiconductor chip 21 are integrated is formed between the semiconductor chip 11 and the semiconductor chip 21. Formed between. By performing the heat treatment, the bumps 23 of the semiconductor chip 21 are melted, and the bumps 23 of the semiconductor chip 21 are connected to the lower surface (back surface) of the ball pad 12. As a result, the ball pad 12 and the bump 23 of the semiconductor chip 21 are electrically connected.

図７は、半導体チップ１１と半導体チップ２１との接続関係を示す図であり、図７の（Ａ）は、半導体装置１の断面図である。図７の（Ｂ）は、図７の（Ａ）の点線で示す部分における半導体装置１の平面図である。図７の（Ｂ）では、半導体チップ１１、２１、封止樹脂１４及びモールド樹脂１７の図示は省略している。図７の（Ａ）及び（Ｂ）に示すように、半導体チップ２１は、内部に形成された内部配線２４を有している。図７の（Ａ）及び（Ｂ）に示すように、半導体チップ２１のバンプ２２は、半導体チップ２１の内部配線２４と電気的に接続されており、半導体チップ２１のバンプ２３は、半導体チップ２１の内部配線２４と電気的に接続されている。したがって、半導体チップ２１のバンプ２２と、半導体チップ２１のバンプ２３とは、半導体チップ２１の内部配線２４を介して電気的に接続されている。   FIG. 7 is a diagram illustrating a connection relationship between the semiconductor chip 11 and the semiconductor chip 21, and FIG. 7A is a cross-sectional view of the semiconductor device 1. FIG. 7B is a plan view of the semiconductor device 1 taken along the dotted line in FIG. In FIG. 7B, illustration of the semiconductor chips 11 and 21, the sealing resin 14, and the mold resin 17 is omitted. As shown in FIGS. 7A and 7B, the semiconductor chip 21 has internal wiring 24 formed therein. As shown in FIGS. 7A and 7B, the bumps 22 of the semiconductor chip 21 are electrically connected to the internal wiring 24 of the semiconductor chip 21, and the bumps 23 of the semiconductor chip 21 are connected to the semiconductor chip 21. The internal wiring 24 is electrically connected. Therefore, the bump 22 of the semiconductor chip 21 and the bump 23 of the semiconductor chip 21 are electrically connected via the internal wiring 24 of the semiconductor chip 21.

次いで、図８に示すように、封止樹脂２５によって半導体チップ１１と半導体チップ２１との間を封止する。次に、図８に示すように、半導体チップ２１の下面（裏面）にモールド樹脂２６を形成することにより、半導体チップ２１を封止する。半導体チップ２１の下面（裏面）は、図示しない電極が形成された面（電極形成面）の反対面である。図８は、半導体チップ１１と半導体チップ２１との間を封止し、半導体チップ２１を封止した場合の半導体装置１の断面図である。   Next, as shown in FIG. 8, the space between the semiconductor chip 11 and the semiconductor chip 21 is sealed with a sealing resin 25. Next, as shown in FIG. 8, the semiconductor chip 21 is sealed by forming a mold resin 26 on the lower surface (back surface) of the semiconductor chip 21. The lower surface (back surface) of the semiconductor chip 21 is the opposite surface to the surface (electrode formation surface) on which an electrode (not shown) is formed. FIG. 8 is a cross-sectional view of the semiconductor device 1 when the space between the semiconductor chip 11 and the semiconductor chip 21 is sealed and the semiconductor chip 21 is sealed.

封止樹脂２５は、アンダーフィル剤であり、エポキシ樹脂等の熱硬化性樹脂である。半導体チップ１１と半導体チップ２１との間に封止樹脂２５を充填することにより、半導体チップ１１と半導体チップ２１との間を封止樹脂２５によって封止してもよい。また、半導体チップ１１の上面側に封止樹脂２５を塗布した後、半導体チップ１１の上に半導体チップ２１を設置することにより、半導体チップ１１と半導体チップ２１との間を封止樹脂
２５によって封止してもよい。モールド樹脂２６は、半導体チップ２１を覆うようにして半導体チップ２１の下面（裏面）に形成されている。モールド樹脂２６は、例えば、エポキシ樹脂等の熱硬化性樹脂である。 The sealing resin 25 is an underfill agent and is a thermosetting resin such as an epoxy resin. By filling the sealing resin 25 between the semiconductor chip 11 and the semiconductor chip 21, the space between the semiconductor chip 11 and the semiconductor chip 21 may be sealed with the sealing resin 25. In addition, after applying the sealing resin 25 on the upper surface side of the semiconductor chip 11, the semiconductor chip 21 is placed on the semiconductor chip 11, thereby sealing the gap between the semiconductor chip 11 and the semiconductor chip 21 with the sealing resin 25. You may stop. The mold resin 26 is formed on the lower surface (back surface) of the semiconductor chip 21 so as to cover the semiconductor chip 21. The mold resin 26 is, for example, a thermosetting resin such as an epoxy resin.

次いで、ＣＭＰ（Chemical Mechanical Polishing）法でモールド樹脂１７を研磨する
ことにより、図９に示すように、モールド樹脂１７から半田ボール１５を露出させる。図９は、モールド樹脂１７から半田ボール１５を露出させた場合の半導体装置１の断面図である。図９に示すように、モールド樹脂１７が薄層化されているとともに、半田ボール１５の先端が平坦化されている。モールド樹脂１７が薄層化され、半田ボール１５の先端が平坦化されることにより、モールド樹脂１７の厚み（高さ）と、半田ボール１５及びボールパッド１２を併せた厚み（高さ）とが同一になる。また、予めモールド樹脂１７を形成する工程において、モールド樹脂１７の厚みを半田ボール１５の一部が露出する厚みにしてもよい。 Next, by polishing the mold resin 17 by CMP (Chemical Mechanical Polishing) method, the solder balls 15 are exposed from the mold resin 17 as shown in FIG. FIG. 9 is a cross-sectional view of the semiconductor device 1 when the solder balls 15 are exposed from the mold resin 17. As shown in FIG. 9, the mold resin 17 is thinned and the tip of the solder ball 15 is flattened. Since the mold resin 17 is thinned and the tip of the solder ball 15 is flattened, the thickness (height) of the mold resin 17 and the thickness (height) of the solder ball 15 and the ball pad 12 are combined. Be the same. Further, in the step of forming the mold resin 17 in advance, the thickness of the mold resin 17 may be set such that a part of the solder ball 15 is exposed.

図９に示す半導体装置１を、ＬＧＡ（Land Grid Array）型の半導体パッケージとして
、メインボード（配線基板）４０に実装してもよい。図１０は、ＬＧＡ型の半導体パッケージとして、半導体装置１をメインボード４０に実装した場合の電子機器の断面図である。図１０に示すように、メインボード４０の上に半導体装置１が設置され、半導体装置１とメインボード４０との間にＬＧＡソケット４１が設置され、ＬＧＡソケット４１を介して半導体装置１とメインボード４０とが接続されている。 The semiconductor device 1 shown in FIG. 9 may be mounted on a main board (wiring board) 40 as an LGA (Land Grid Array) type semiconductor package. FIG. 10 is a cross-sectional view of an electronic device when the semiconductor device 1 is mounted on the main board 40 as an LGA type semiconductor package. As shown in FIG. 10, the semiconductor device 1 is installed on the main board 40, an LGA socket 41 is installed between the semiconductor device 1 and the main board 40, and the semiconductor device 1 and the main board are interposed via the LGA socket 41. 40 is connected.

ＬＧＡソケット４１は、接続端子としてのピン（リード）４２を有している。ＬＧＡソケット４１のピン４２は、ＬＧＡソケット４１を貫通し、ＬＧＡソケット４１の上面及び下面から突出している。メインボード４０の上面（半導体装置１が実装された面）には、端子電極４３が設けられている。メインボード４０の端子電極４３とＬＧＡソケット４１のピン４２とが接続され、半導体装置１の半田ボール１５とＬＧＡソケット４１のピン４２とが接続される。したがって、ＬＧＡソケット４１のピン４２は、半導体装置１の半田ボール１５とメインボード４０の端子電極４３とを電気的に接続する。これにより、ＬＧＡソケット４１を介して、半導体装置１とメインボード４０とが電気的に接続される。   The LGA socket 41 has pins (leads) 42 as connection terminals. The pins 42 of the LGA socket 41 penetrate the LGA socket 41 and protrude from the upper surface and the lower surface of the LGA socket 41. A terminal electrode 43 is provided on the upper surface (the surface on which the semiconductor device 1 is mounted) of the main board 40. The terminal electrode 43 of the main board 40 and the pin 42 of the LGA socket 41 are connected, and the solder ball 15 of the semiconductor device 1 and the pin 42 of the LGA socket 41 are connected. Accordingly, the pins 42 of the LGA socket 41 electrically connect the solder balls 15 of the semiconductor device 1 and the terminal electrodes 43 of the main board 40. Thereby, the semiconductor device 1 and the main board 40 are electrically connected via the LGA socket 41.

モールド樹脂１７から半田ボール１５を露出させた後、図１１に示すように、半田ボール１５の先端を再び球形状にすることにより、半田ボール１５の先端をモールド樹脂１７から突出させてもよい。図１１は、半田ボール１５の先端をモールド樹脂１７から突出させた場合の半導体装置１の断面図である。例えば、半田ボール１５の平坦化された先端に半田粒子を形成し、加熱処理（リフロー処理）を行うことにより、半田ボール１５の先端を球形状に再形成してもよい。また、例えば、半田ボール１５の平坦化された先端に、更に、半田ボールを搭載し、加熱処理（リフロー処理）を行うことにより、半田ボール１５の先端を球形状に再形成してもよい。   After the solder ball 15 is exposed from the mold resin 17, the tip of the solder ball 15 may be protruded from the mold resin 17 by making the tip of the solder ball 15 spherical again as shown in FIG. FIG. 11 is a cross-sectional view of the semiconductor device 1 when the tip of the solder ball 15 protrudes from the mold resin 17. For example, the solder ball 15 may be reshaped into a spherical shape by forming solder particles at the flattened tip of the solder ball 15 and performing a heat treatment (reflow treatment). Further, for example, the solder ball 15 may be reshaped into a spherical shape by mounting a solder ball on the flattened tip of the solder ball 15 and performing a heat treatment (reflow treatment).

図１１に示す半導体装置１を、ＢＧＡ（Ball Grid Array）型の半導体パッケージとし
て、メインボード４０に実装してもよい。図１２は、ＢＧＡ型の半導体パッケージとして、半導体装置１をメインボード４０に実装した場合の電子機器の断面図である。図１２に示すように、メインボード４０の上に半導体装置１が設置され、半田ボール１５を介して半導体装置１とメインボード４０とが接続されている。メインボード４０の上面（半導体装置１が実装された面）には、端子電極４３が設けられている。加熱処理（リフロー処理）を行うことにより、半田ボール１５とメインボード４０の端子電極４３とが接続される。これにより、半導体装置１とメインボード４０とが電気的に接続される。 The semiconductor device 1 shown in FIG. 11 may be mounted on the main board 40 as a BGA (Ball Grid Array) type semiconductor package. FIG. 12 is a cross-sectional view of an electronic device when the semiconductor device 1 is mounted on the main board 40 as a BGA type semiconductor package. As shown in FIG. 12, the semiconductor device 1 is installed on the main board 40, and the semiconductor device 1 and the main board 40 are connected via solder balls 15. A terminal electrode 43 is provided on the upper surface (the surface on which the semiconductor device 1 is mounted) of the main board 40. By performing the heat treatment (reflow treatment), the solder balls 15 and the terminal electrodes 43 of the main board 40 are connected. Thereby, the semiconductor device 1 and the main board 40 are electrically connected.

図１３は、半導体チップ１１と半導体チップ２１との接続例を示す図である。図１３において、実線Ａは、半導体装置１の外形部分を示しており、点線Ｂは、半導体チップ１１
の外形部分を示しており、一点鎖線Ｃは、半導体チップ２１の外形部分を示している。半導体装置１を平面視した場合、バンプ１３とバンプ２２とが重なるため、図１３においては、バンプ２２の符号が（）内に示されている。 FIG. 13 is a diagram illustrating an example of connection between the semiconductor chip 11 and the semiconductor chip 21. In FIG. 13, the solid line A indicates the outer portion of the semiconductor device 1, and the dotted line B indicates the semiconductor chip 11.
The one-dot chain line C indicates the outer shape portion of the semiconductor chip 21. When the semiconductor device 1 is viewed in plan, the bumps 13 and the bumps 22 overlap each other, and therefore, the reference numerals of the bumps 22 are shown in parentheses in FIG.

図１３に示すように、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２とが接続されている。図１３に示すように、ボールパッド１２と接続されたバンプ２３のそれぞれは、半導体チップ２１の内部配線２４と接続されている。内部配線２４は、半導体チップ２１のバンプ２２と接続されている。   As shown in FIG. 13, the bump 13 of the semiconductor chip 11 and the bump 22 of the semiconductor chip 21 are connected. As shown in FIG. 13, each of the bumps 23 connected to the ball pad 12 is connected to the internal wiring 24 of the semiconductor chip 21. The internal wiring 24 is connected to the bumps 22 of the semiconductor chip 21.

半導体チップ１１のバンプ１３は、半導体チップ２１のバンプ２２と電気的に接続され、バンプ２２は、半導体チップ２１の内部配線２４と電気的に接続されている。半導体チップ２１の内部配線２４は、半導体チップ２１のバンプ２３と電気的に接続され、バンプ２３は、ボールパッド１２と電気的に接続されている。ボールパッド１２は、半田ボール１５と電気的に接続されている。したがって、半導体チップ１１のバンプ１３は、半導体チップ２１のバンプ２２、内部配線２４及び半導体チップ２１のバンプ２３を介して、ボールパッド１２及び半田ボール１５と電気的に接続されている。ボールパッド１２及び半田ボール１５が、外部電極の一例である。半導体チップ２１のバンプ２２、内部配線２４及び半導体チップ２１のバンプ２３によって、半導体チップ１１のバンプ１３から半田ボール１５への配線の引き回しが可能となる。   The bump 13 of the semiconductor chip 11 is electrically connected to the bump 22 of the semiconductor chip 21, and the bump 22 is electrically connected to the internal wiring 24 of the semiconductor chip 21. The internal wiring 24 of the semiconductor chip 21 is electrically connected to the bumps 23 of the semiconductor chip 21, and the bumps 23 are electrically connected to the ball pad 12. The ball pad 12 is electrically connected to the solder ball 15. Therefore, the bump 13 of the semiconductor chip 11 is electrically connected to the ball pad 12 and the solder ball 15 via the bump 22 of the semiconductor chip 21, the internal wiring 24 and the bump 23 of the semiconductor chip 21. The ball pad 12 and the solder ball 15 are examples of external electrodes. With the bumps 22 of the semiconductor chip 21, the internal wiring 24, and the bumps 23 of the semiconductor chip 21, the wiring from the bumps 13 of the semiconductor chip 11 to the solder balls 15 can be routed.

実施形態に係る半導体装置１は、ワイヤボンディングを用いずに、半導体チップ１１のバンプ１３と半田ボール１５とが電気的に接続されている。したがって、ワイヤボンディングを用いて、チップの電極と外部接続用端子とを接続する場合と比較して、半導体装置１の厚さ方向（チップ積層方向）のサイズを縮小化することができる。   In the semiconductor device 1 according to the embodiment, the bump 13 of the semiconductor chip 11 and the solder ball 15 are electrically connected without using wire bonding. Therefore, the size of the semiconductor device 1 in the thickness direction (chip stacking direction) can be reduced as compared with the case where the electrode of the chip and the external connection terminal are connected using wire bonding.

実施形態に係る半導体装置１は、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２との間には、ビアや配線が設けられていない。半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２とが直接接続されることにより、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２との間にビアや配線を設ける場合と比較して、半導体装置１の厚さ方向（チップ積層方向）のサイズを縮小化することができる。   In the semiconductor device 1 according to the embodiment, no via or wiring is provided between the bump 13 of the semiconductor chip 11 and the bump 22 of the semiconductor chip 21. By directly connecting the bumps 13 of the semiconductor chip 11 and the bumps 22 of the semiconductor chip 21, compared to the case where vias and wiring are provided between the bumps 13 of the semiconductor chip 11 and the bumps 22 of the semiconductor chip 21, The size of the semiconductor device 1 in the thickness direction (chip stacking direction) can be reduced.

実施形態に係る半導体装置１では、ビアや配線を接続するための加圧処理や加熱処理が不要である。したがって、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２との間にビアや配線を設ける場合と比較して、実施形態に係る半導体装置１の製造方法は、製造工程を簡易化することが可能となる。また、半導体チップ１１のバンプ１３と半導体チップ２１のバンプ２２との間にビアや配線を設ける場合、封止樹脂１４及び２５に貫通孔を形成し、貫通孔にビアや配線を設ける。実施形態に係る半導体装置１では、封止樹脂１４及び２５に貫通孔を形成する処理が不要である。したがって、封止樹脂１４及び２５に貫通孔を形成する場合と比較して、実施形態に係る半導体装置１の製造方法は、製造工程を簡易化することが可能となる。   In the semiconductor device 1 according to the embodiment, a pressurizing process and a heating process for connecting vias and wirings are unnecessary. Therefore, compared with the case where vias and wiring are provided between the bumps 13 of the semiconductor chip 11 and the bumps 22 of the semiconductor chip 21, the manufacturing method of the semiconductor device 1 according to the embodiment can simplify the manufacturing process. It becomes possible. Further, when providing vias or wirings between the bumps 13 of the semiconductor chip 11 and the bumps 22 of the semiconductor chip 21, through holes are formed in the sealing resins 14 and 25, and vias and wirings are provided in the through holes. In the semiconductor device 1 according to the embodiment, the process of forming through holes in the sealing resins 14 and 25 is not necessary. Therefore, as compared with the case where the through holes are formed in the sealing resins 14 and 25, the manufacturing method of the semiconductor device 1 according to the embodiment can simplify the manufacturing process.

図１４に示す半導体装置１では、ワイヤボンディングにより、半導体チップ５１のパッド５２をパッケージ基板５３の外部接続用電極５４に接続する場合、半導体装置（半導体パッケージ）の厚さがワイヤ５７の高さに制約され、半導体装置の厚さ方向のサイズを縮小化することが困難であった。しかし、本発明の実施形態を示す図９及び図１１では、半導体チップ１１が、接続されたバンプ１３及びバンプ２２を介して、半導体チップ２１と電気的に接続されているので、ワイヤ５７の高さに制約されることなく、半導体装置１の厚さ方向のサイズを縮小化することができる。   In the semiconductor device 1 shown in FIG. 14, when the pad 52 of the semiconductor chip 51 is connected to the external connection electrode 54 of the package substrate 53 by wire bonding, the thickness of the semiconductor device (semiconductor package) becomes the height of the wire 57. Due to restrictions, it has been difficult to reduce the size of the semiconductor device in the thickness direction. However, in FIGS. 9 and 11 showing the embodiment of the present invention, since the semiconductor chip 11 is electrically connected to the semiconductor chip 21 via the connected bumps 13 and 22, the height of the wire 57 is high. The size of the semiconductor device 1 in the thickness direction can be reduced without being limited by the thickness.

実施形態によれば、半導体装置１の反りを抑制することができる。半導体装置１は、対
向して配置された半導体チップ１１及び半導体チップ２１を備えている。また、半導体装置１は、半導体チップ１１を覆うようにして形成されたモールド樹脂１７と、半導体チップ２１を覆うようにして形成されたモールド樹脂２６とを備えている。したがって、モールド樹脂１７及びモールド樹脂２６が対向して形成されている。 According to the embodiment, warping of the semiconductor device 1 can be suppressed. The semiconductor device 1 includes a semiconductor chip 11 and a semiconductor chip 21 that are arranged to face each other. Further, the semiconductor device 1 includes a mold resin 17 formed so as to cover the semiconductor chip 11 and a mold resin 26 formed so as to cover the semiconductor chip 21. Therefore, the mold resin 17 and the mold resin 26 are formed to face each other.

モールド樹脂１７及びモールド樹脂２６が対向して形成されているため、半導体チップ１１に対する応力と半導体チップ２１に対する応力との不均衡が抑制される。半導体チップ１１に対する応力と半導体チップ２１に対する応力とが均衡しない場合と比較して、実施形態に係る半導体装置１の反りが低減される。例えば、モールド樹脂１７が形成され、モールド樹脂２６が形成されていない場合、半導体チップ１１に対する応力が半導体チップ２１に対する応力よりも強く、半導体チップ１１に対する応力と半導体チップ２１に対する応力とが不均衡になる。例えば、モールド樹脂２６が形成され、モールド樹脂１７が形成されていない場合、半導体チップ２１に対する応力が半導体チップ１１に対する応力よりも強く、半導体チップ１１に対する応力と半導体チップ２１に対する応力とが不均衡になる。   Since the mold resin 17 and the mold resin 26 are formed to face each other, an imbalance between the stress on the semiconductor chip 11 and the stress on the semiconductor chip 21 is suppressed. Compared with the case where the stress on the semiconductor chip 11 and the stress on the semiconductor chip 21 are not balanced, the warp of the semiconductor device 1 according to the embodiment is reduced. For example, when the mold resin 17 is formed and the mold resin 26 is not formed, the stress on the semiconductor chip 11 is stronger than the stress on the semiconductor chip 21, and the stress on the semiconductor chip 11 and the stress on the semiconductor chip 21 are imbalanced. Become. For example, when the mold resin 26 is formed and the mold resin 17 is not formed, the stress on the semiconductor chip 21 is stronger than the stress on the semiconductor chip 11, and the stress on the semiconductor chip 11 and the stress on the semiconductor chip 21 are imbalanced. Become.

１ 半導体装置
２ 支持基板
１１、２１ 半導体チップ
１２ ボールパッド
１３、２２、２３ バンプ
１４、２５ 封止樹脂
１５ 半田ボール
１６ ソルダーレジスト
１７、２６ モールド樹脂
２４ 内部配線
４０ メインボード
４１ ＬＧＡソケット
４２ ピン
４３ 端子電極 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Support substrate 11, 21 Semiconductor chip 12 Ball pad 13, 22, 23 Bump 14, 25 Sealing resin 15 Solder ball 16 Solder resist 17, 26 Mold resin 24 Internal wiring 40 Main board 41 LGA socket 42 Pin 43 Terminal electrode

Claims (6)

第一の半導体チップと、
前記第一の半導体チップの電極形成面に形成された第一の導電体と、
第二の半導体チップと、
前記第二の半導体チップの電極形成面に形成された第二の導電体と、
前記第二の半導体チップの電極形成面の、前記第二の導電体が形成されていない部分に形成された第三の導電体と、
前記第三の導電体に接続された外部電極と、
を備え、
前記第一の半導体チップの電極形成面と前記第二の半導体チップの電極形成面とが向かい合うようにして、前記第一の半導体チップが前記第二の半導体チップの電極形成面に設置され、
前記第一の導電体と前記第二の導電体とが接続されていることを特徴とする半導体装置。 A first semiconductor chip;
A first conductor formed on the electrode forming surface of the first semiconductor chip;
A second semiconductor chip;
A second conductor formed on the electrode forming surface of the second semiconductor chip;
A third conductor formed on a portion of the electrode forming surface of the second semiconductor chip where the second conductor is not formed;
An external electrode connected to the third conductor;
With
The first semiconductor chip is placed on the electrode formation surface of the second semiconductor chip so that the electrode formation surface of the first semiconductor chip and the electrode formation surface of the second semiconductor chip face each other,
The semiconductor device, wherein the first conductor and the second conductor are connected. 前記第一の半導体チップ及び前記第二の半導体チップを覆うモールド樹脂を更に備え、
前記外部電極の一部分が、前記モールド樹脂から露出していることを特徴とする請求項１に記載の半導体装置。 A mold resin that covers the first semiconductor chip and the second semiconductor chip;
The semiconductor device according to claim 1, wherein a part of the external electrode is exposed from the mold resin. 前記外部電極は、前記第三の導電体に接続された外部配線と、前記外部配線に接続された突起電極とを有し、
前記外部配線の側面には、前記突起電極の広がりを抑制する絶縁膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。 The external electrode has an external wiring connected to the third conductor, and a protruding electrode connected to the external wiring,
The semiconductor device according to claim 1, wherein an insulating film that suppresses the spread of the protruding electrode is formed on a side surface of the external wiring. 支持基板の上面に第一の半導体チップを設置し、前記支持基板の上面の前記第一の半導体チップが設置されていない部分に外部電極を設置する工程と、
前記第一の半導体チップ及び前記外部電極を覆うように、第一のモールド樹脂を形成する工程と、
前記支持基板を除去する工程と、
前記第一の半導体チップの電極形成面と、第二の半導体チップの電極形成面とが向かい合うようにして、前記第二の半導体チップに前記第一の半導体チップを設置するとともに、前記第二の半導体チップの前記第一の半導体チップを設置していない部分に前記外部電極を設置する工程と、
加熱処理により、前記第一の半導体チップの電極形成面に形成された第一の導電体と、前記第二の半導体チップの電極形成面に形成された第二の導電体と、を接続するとともに、前記外部電極と、前記第二の半導体チップの、前記第二の導電体が形成されていない部分に形成された第三の導電体と、を接続する工程と、
前記第二の半導体チップを覆うように、第二のモールド樹脂を形成する工程と、
前記第一のモールド樹脂を研磨することにより、前記第一のモールド樹脂から前記外部電極の一部分を露出させる工程と、
を備えることを特徴とする半導体装置の製造方法。 Installing a first semiconductor chip on the upper surface of the support substrate, and installing an external electrode on a portion of the upper surface of the support substrate where the first semiconductor chip is not installed;
Forming a first mold resin so as to cover the first semiconductor chip and the external electrode;
Removing the support substrate;
The first semiconductor chip is installed on the second semiconductor chip so that the electrode formation surface of the first semiconductor chip and the electrode formation surface of the second semiconductor chip face each other, and the second semiconductor chip Installing the external electrode in a portion of the semiconductor chip where the first semiconductor chip is not installed;
By connecting the first conductor formed on the electrode formation surface of the first semiconductor chip and the second conductor formed on the electrode formation surface of the second semiconductor chip by heat treatment Connecting the external electrode and a third conductor formed on a portion of the second semiconductor chip where the second conductor is not formed;
Forming a second mold resin so as to cover the second semiconductor chip;
A step of exposing a part of the external electrode from the first mold resin by polishing the first mold resin;
A method for manufacturing a semiconductor device, comprising: 前記外部電極の一部分を前記第一のモールド樹脂から突出させる工程を、更に備える請求項４に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 4, further comprising a step of projecting a part of the external electrode from the first mold resin. 前記外部電極は、前記第三の導電体に接続された外部配線と、前記外部配線に接続された突起電極とを有し、
前記外部配線の側面に、前記突起電極の広がりを抑制する絶縁膜を形成する工程を、更に備える請求項４又は５に記載の半導体装置の製造方法。 The external electrode has an external wiring connected to the third conductor, and a protruding electrode connected to the external wiring,
The method for manufacturing a semiconductor device according to claim 4, further comprising a step of forming an insulating film that suppresses spreading of the protruding electrode on a side surface of the external wiring.
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