JP2013105770A

JP2013105770A - Semiconductor device manufacturing method

Info

Publication number: JP2013105770A
Application number: JP2011246426A
Authority: JP
Inventors: Yuki Munetaka; 勇気宗高; Yoshihiro Takaishi; 芳宏高石
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-11-10
Filing date: 2011-11-10
Publication date: 2013-05-30

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method which can reduce variation in a depth direction of an upper diffusion layer of a vertical transistor.SOLUTION: A semiconductor device manufacturing method of forming an upper diffusion layer 11 composed of a silicon layer having a flat surface, comprises: selectively and excessively growing a silicon layer having a facet; and subsequently, planarizing a surface of the silicon layer by removing an excess of the silicon layer formed on the surface of an interlayer insulation film 7 by CMP. The silicon layer is grown by selectively epitaxial growing the silicon layer by a single crystal silicon. In this case, because a facet is generated, the silicon layer is excessively grown until the slowest growing facet reaches above the surface of the interlayer insulation film.

Description

本発明は半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

特許文献１には、プレーナ型トランジスタを対象とした改良技術として、エピタキシャル成長法を利用して深さ方向に均一な濃度プロファイルの半導体層を形成する技術が提案されている。 Patent Document 1 proposes a technique for forming a semiconductor layer having a uniform concentration profile in the depth direction using an epitaxial growth method as an improved technique for a planar transistor.

しかしながら、微細化の進歩が著しい半導体装置では、半導体基板の主面上へトランジスタを構成するプレーナ型から、半導体基板に複数の柱状体（シリコンピラー）を形成してトランジスタを構成する縦型へ移行しつつある。縦型トランジスタは、シリコンピラーの上部側に設けられる上部拡散層と、隣り合うシリコンピラー間の溝の底部側に設けられる下部拡散層と、上部拡散層と下部拡散層で挟まれるシリコン基板からなるチャネル領域と、チャネル領域の周囲側面を覆うゲート絶縁膜と、ゲート絶縁膜の表面を覆うゲート電極と、を含んで構成される（特許文献２）。縦型トランジスタでは、下部拡散層がソース又はドレインとなる。 However, in semiconductor devices where progress in miniaturization is remarkable, the planar type that constitutes a transistor on the main surface of a semiconductor substrate is shifted to a vertical type that constitutes a transistor by forming a plurality of pillars (silicon pillars) on the semiconductor substrate. I am doing. The vertical transistor includes an upper diffusion layer provided on the upper side of the silicon pillar, a lower diffusion layer provided on the bottom side of a groove between adjacent silicon pillars, and a silicon substrate sandwiched between the upper diffusion layer and the lower diffusion layer. A channel region, a gate insulating film that covers the peripheral side surface of the channel region, and a gate electrode that covers the surface of the gate insulating film are configured (Patent Document 2). In the vertical transistor, the lower diffusion layer serves as a source or a drain.

図１は縦型トランジスタの例として、４Ｆ^２セルトランジスタの場合の構造を示す。このような構造において上部拡散層を形成するまでの製造過程を図２〜図６を参照して説明する。 FIG. 1 shows a structure of a 4F ^2- cell transistor as an example of a vertical transistor. The manufacturing process until the upper diffusion layer is formed in such a structure will be described with reference to FIGS.

先ず、図２を参照して、リソグラフィとエッチングによりパターンとして形成したパッド酸化膜１０１、マスク窒化膜６を用いシリコン基板１をエッチングして複数の溝（穴）を形成し、隣り合う溝の間にシリコンピラー１aを形成する。溝の底部の下側に下部拡散層２を形成するための不純物注入を行った後、溝の底部及びシリコンピラー１ａの側面を酸化してゲート酸化膜（ゲート絶縁膜）３、４を形成する。ゲート酸化膜３、４の形成後、ゲート電極材料を堆積し、エッチバックによりシリコンピラー１ａ側面のゲート酸化膜４を覆うようにゲート電極５を形成する。 First, referring to FIG. 2, a plurality of grooves (holes) are formed by etching silicon substrate 1 using pad oxide film 101 and mask nitride film 6 formed as a pattern by lithography and etching, and between adjacent grooves. The silicon pillar 1a is formed. After the impurity implantation for forming the lower diffusion layer 2 is performed below the bottom of the trench, the bottom of the trench and the side surface of the silicon pillar 1a are oxidized to form gate oxide films (gate insulating films) 3 and 4. . After the formation of the gate oxide films 3 and 4, a gate electrode material is deposited, and a gate electrode 5 is formed so as to cover the gate oxide film 4 on the side surface of the silicon pillar 1a by etch back.

次に、図３において、隣り合うシリコンピラー１ａ間の溝を酸化膜（層間絶縁膜）７で埋設し、CMP（Chemical Mechanical Polishing）によりマスク窒化膜６の上面と同じ高さまで擦り切り平坦化する。 Next, in FIG. 3, a groove between adjacent silicon pillars 1a is filled with an oxide film (interlayer insulating film) 7, and is planarized by CMP (Chemical Mechanical Polishing) to the same height as the upper surface of the mask nitride film 6.

次に、図４を参照して、マスク窒化膜６及びパッド酸化膜１０１を除去し、シリコンピラー１ａ上部のシリコンを露出させる。この状態で、不純物注入を行い、上部拡散層のLDD(Lightly Doped Drain)８を形成する。続いて、側面のゲート電極５とのショート防止の為、窒化膜のような絶縁膜を堆積させエッチバックすることにより、窒化マスク膜６及びパッド酸化膜１０１の除去後の穴（溝）にサイドウォール９を形成する。 Next, referring to FIG. 4, mask nitride film 6 and pad oxide film 101 are removed to expose the silicon on silicon pillar 1a. In this state, impurities are implanted to form an LDD (Lightly Doped Drain) 8 of the upper diffusion layer. Subsequently, an insulating film such as a nitride film is deposited and etched back to prevent a short circuit with the gate electrode 5 on the side surface, so that the side of the hole (groove) after the removal of the nitride mask film 6 and the pad oxide film 101 is removed. A wall 9 is formed.

次に、図５に移行して、露出したピラーシリコン表面をシード層として選択的にエピタキシャル成長させることで上部拡散層となる低抵抗なシリコン層１０を形成する。 Next, moving to FIG. 5, the exposed pillar silicon surface is selectively epitaxially grown as a seed layer, thereby forming a low-resistance silicon layer 10 to be an upper diffusion layer.

続いて、図６では、このエピタキシャル成長シリコン層（以下、エピＳｉ層と呼ぶことがある）１０に不純物注入を行うことで上部拡散層１１を形成する。 Subsequently, in FIG. 6, the upper diffusion layer 11 is formed by implanting impurities into the epitaxially grown silicon layer (hereinafter sometimes referred to as an epi-Si layer) 10.

図１に戻って、１４はコンタクト底金属シリサイド層、１５は容量シリンダコンタクトプラグ、１６は層間酸化膜、１７は窒化膜によるシリンダストッパ、１８は容量誘電膜、１９は容量下部電極、２０は容量シリンダ層間絶縁膜、２１は容量上部電極である。 Returning to FIG. 1, 14 is a contact bottom metal silicide layer, 15 is a capacitor cylinder contact plug, 16 is an interlayer oxide film, 17 is a cylinder stopper made of a nitride film, 18 is a capacitor dielectric film, 19 is a capacitor lower electrode, and 20 is a capacitor. A cylinder interlayer insulating film 21 is a capacitor upper electrode.

特開２００１−１９６５７３号公報JP 2001-196573 A 特開２００８−３１１６４１号公報JP 2008-311641 A

ところで、図５の選択エピタキシャル成長では、絶縁膜表面での成長速度がシリコン表面での成長速度より遅れるため、絶縁膜表面には図５に示すようなファセットと呼ばれる傾斜面が発生する。これにより、エピＳｉ層１０表面には凹凸が生じてしまう。その結果、図６におけるイオン注入により形成される上部拡散層１１もエピＳｉ層１０表面の凹凸の影響を受けて深さ（高さ）にばらつきが生じてしまう。しかも、一つの上部拡散層１１内において深さにばらつきを生じるばかりでなく、異なる位置に形成される上部拡散層１１間でも深さがばらつくことになる。上記のような深さのばらつきは、縦型トランジスタのチャネル長が局所的に変化することとなり、所望のトランジスタ特性を得ることが困難となる。 Incidentally, in the selective epitaxial growth of FIG. 5, the growth rate on the surface of the insulating film is delayed from the growth rate on the silicon surface, so that an inclined surface called a facet as shown in FIG. 5 is generated on the surface of the insulating film. As a result, unevenness occurs on the surface of the epi-Si layer 10. As a result, the upper diffusion layer 11 formed by ion implantation in FIG. 6 also varies in depth (height) due to the unevenness of the surface of the epi-Si layer 10. Moreover, not only does the depth vary within one upper diffusion layer 11, but the depth also varies between the upper diffusion layers 11 formed at different positions. Such variation in depth causes the channel length of the vertical transistor to change locally, making it difficult to obtain desired transistor characteristics.

本発明の課題は、縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供しようとするものである。 An object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing variations in the depth direction of an upper diffusion layer in a vertical transistor.

本発明による半導体装置の製造方法は、半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、
前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、
前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含む。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a plurality of semiconductor pillars on a semiconductor substrate using a mask film formed in a pattern,
Forming a lower diffusion layer on the semiconductor substrate on the bottom side of the groove sandwiched between adjacent semiconductor pillars;
A step of depositing an interlayer insulating film from the inside of the groove to the same height as the mask film after forming a gate electrode on the side surface of the groove via an oxide film;
Forming a sidewall on the side surface of the hole or groove formed by removing the mask film and then forming an upper diffusion layer on the upper side of the semiconductor pillar exposed at the bottom surface of the hole or groove; ,including.

本発明の第１の態様によれば、前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、単結晶シリコンを選択的に前記穴又は溝の外側まで過剰エピタキシャル成長させる工程と、前記層間絶縁膜の上面より上方に形成された余分な単結晶シリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含む。 According to the first aspect of the present invention, in the step of forming the upper diffusion layer, the single crystal silicon is selectively formed on the semiconductor pillar exposed on the bottom surface of the hole or groove. Excessive epitaxial growth to the outside, a planarization step of rubbing excess single crystal silicon formed above the upper surface of the interlayer insulating film to the same height as the upper surface of the interlayer insulating film, and the above in the hole or groove Implanting impurities into the single crystal silicon.

本発明の第２の態様によれば、前記上部拡散層を形成する工程は、前記穴又は溝内で、該穴又は溝の底面に露出している前記半導体ピラー上にポリシリコンを選択的にエピタキシャル成長させる工程と、前記穴又は溝内の前記ポリシリコンに不純物を注入する工程と、を含む。 According to the second aspect of the present invention, in the step of forming the upper diffusion layer, the polysilicon is selectively formed on the semiconductor pillar exposed at the bottom surface of the hole or groove in the hole or groove. And epitaxially growing and implanting impurities into the polysilicon in the holes or trenches.

本発明の第３の態様によれば、前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、前記穴又は溝から出ない程度の高さまで単結晶シリコンを選択的にエピタキシャル成長させる工程と、前記穴又は溝内の前記単結晶シリコンを埋設すると共に前記層間絶縁膜を覆うようにポリシリコンを成長させる工程と、前記層間絶縁膜の上面より上方に形成された余分なポリシリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含む。 According to the third aspect of the present invention, the step of forming the upper diffusion layer is performed on the semiconductor pillar exposed at the bottom of the hole or groove up to a height that does not protrude from the hole or groove. Selectively epitaxially growing crystalline silicon, burying the single crystal silicon in the hole or groove and growing polysilicon so as to cover the interlayer insulating film, and above the upper surface of the interlayer insulating film A flattening step of rubbing the formed excess polysilicon to the same height as the upper surface of the interlayer insulating film, and a step of implanting impurities into the single crystal silicon in the hole or groove.

上記第１〜第３の態様のいずれの場合も、マスク膜を除去することにより形成された穴又は溝には表面が平坦なシリコンプラグが得られるので、不純物注入で形成する上部拡散層を、その深さ方向のばらつきを低減して安定して形成することができる。これにより、チャネル長の違いによる縦型トランジスタの特性ばらつきを無くすことができる。 In any of the first to third aspects, since the silicon plug having a flat surface is obtained in the hole or groove formed by removing the mask film, the upper diffusion layer formed by impurity implantation is The variation in the depth direction can be reduced and the film can be formed stably. This eliminates variations in the characteristics of the vertical transistor due to the difference in channel length.

本発明が適用され得る縦型トランジスタの一例として、４Ｆ^２セルトランジスタの構造例を示した断面図である。It is sectional drawing which showed the structural example of the 4F ² cell transistor as an example of the vertical transistor which can apply this invention. これまでの製造方法により、図１に示した縦型トランジスタの上部拡散層を形成するまでの製造過程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process until it forms the upper diffusion layer of the vertical transistor shown in FIG. 1 with the manufacturing method until now. 図２に続く製造過程を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a manufacturing process subsequent to FIG. 2. 図３に続く製造過程を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining a manufacturing process subsequent to FIG. 3. 図４に続く製造過程を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining a manufacturing process subsequent to FIG. 4. 図５に続く製造過程で生じる問題点を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining problems that occur in the manufacturing process subsequent to FIG. 5. 本発明の実施例１による製造方法を説明するための図であって、図４に続く製造過程を説明するための断面図である。It is a figure for demonstrating the manufacturing method by Example 1 of this invention, Comprising: It is sectional drawing for demonstrating the manufacturing process following FIG. 図７に続く製造過程を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process subsequent to FIG. 7. 図８に続く製造過程を説明するための断面図である。FIG. 9 is a cross-sectional view for illustrating the manufacturing process following FIG. 8. 本発明の実施例２による製造方法を説明するための図であって、図４に続く製造過程を説明するための断面図である。It is a figure for demonstrating the manufacturing method by Example 2 of this invention, Comprising: It is sectional drawing for demonstrating the manufacturing process following FIG. 図１０に続く製造過程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process following FIG. 本発明の実施例３による製造方法を説明するための図であって、図４に続く製造過程を説明するための断面図である。It is a figure for demonstrating the manufacturing method by Example 3 of this invention, Comprising: It is sectional drawing for demonstrating the manufacturing process following FIG. 図１２に続く製造過程を説明するための断面図である。FIG. 13 is a cross-sectional view for illustrating a manufacturing process following FIG. 12. 図１３に続く製造過程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process following FIG. 図１４に続く製造過程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process following FIG.

本発明は表面が平坦なシリコン層からなる上部拡散層を形成しようとするものである。具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。あるいはファセットが生じないポリシリコン層を成長させて平坦な表面を得る。この場合、シリコン層の成長には下記の方法の何れかを用いることができる。 The present invention intends to form an upper diffusion layer composed of a silicon layer having a flat surface. Specifically, after selectively overgrowing a silicon layer having facets, the surface of the silicon layer is planarized by rubbing the silicon layer formed on the surface of the interlayer insulating film with CMP. Alternatively, a flat layer is obtained by growing a polysilicon layer that does not generate facets. In this case, any of the following methods can be used for the growth of the silicon layer.

（１）シリコン層を単結晶Ｓｉ（シリコン）で選択的にエピタキシャル成長させる。この場合、ファセットが生じるので最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる（実施例１）。 (1) A silicon layer is selectively epitaxially grown with single crystal Si (silicon). In this case, since facets are generated, the growth is sufficiently excessive until the slowest growing facet is located above the surface of the interlayer insulating film (Example 1).

（２）シリコン層をポリシリコンで選択的に成長させる。この場合、ポリシリコンにはファセットが生じないので表面が平坦なシリコン層が得られる（実施例２）。 (2) A silicon layer is selectively grown with polysilicon. In this case, since the facet does not occur in the polysilicon, a silicon layer having a flat surface can be obtained (Example 2).

（３）シリコン層を、ファセットを有する単結晶Ｓｉとファセットを生じないポリシリコンとで積層形成する。この場合、ポリシリコンは選択成長、全面成長のいずれで形成されてもよい（実施例３）。 (3) A silicon layer is formed by laminating single-crystal Si having facets and polysilicon not generating facets. In this case, the polysilicon may be formed by either selective growth or whole surface growth (Example 3).

以下に、実施例１〜３について説明する。 Examples 1 to 3 will be described below.

［実施例１］
以下に本発明の実施例１を説明するが、図４で説明したマスク窒化膜６及びパッド酸化膜１０１（以下、マスク膜と総称する）の除去後、窒化膜によるサイドウォール９を形成するまでの工程は、前述した通りである。 [Example 1]
Example 1 of the present invention will be described below. After removing the mask nitride film 6 and the pad oxide film 101 (hereinafter collectively referred to as mask film) described with reference to FIG. This process is as described above.

図４で説明したサイドウォール９の形成の後、図７に移行して、マスク膜の除去により露出しているシリコンピラー１ａ表面をシード層として単結晶Ｓｉ１０ａを選択的にエピタキシャル成長させる。Ｓｉの選択成長装置に半導体基板をセットする前に、上記シリコンピラー表面をフッ酸含有溶液により洗浄し、自然酸化膜を除去する。次に、洗浄後の半導体基板をＳｉの選択成長装置にセットする。半導体基板を８００〜９００℃に加熱した後、水素雰囲気で１〜３分間熱処理する。この水素熱処理で上記シリコンピラー表面をさらに清浄化する。続いて、水素雰囲気を維持しながら、ジクロロシラン（ＳｉＨ_２Ｃｌ_２）を、例えば２００ｍｌ／ｍｉｎ、塩化水素（ＨＣｌ）を、例えば１００ｍｌ／ｍｉｎで導入し、５〜３０Ｔｏｒｒ（好ましくは１５Ｔｏｒｒ）の圧力条件に保持して単結晶Ｓｉ１０ａを選択エピタキシャル成長させる。選択エピタキシャル成長はマスク膜の除去により出来た穴（又は溝）が埋まり、半導体基板の中で最も成長の遅いファセットが層間絶縁膜７の上方に位置するまで層間絶縁膜７を十分覆うように過剰成長させる。 After the formation of the sidewalls 9 described with reference to FIG. 4, the process proceeds to FIG. 7 where single crystal Si 10a is selectively epitaxially grown using the surface of the silicon pillar 1a exposed by removing the mask film as a seed layer. Before setting the semiconductor substrate in the Si selective growth apparatus, the surface of the silicon pillar is washed with a hydrofluoric acid-containing solution to remove the natural oxide film. Next, the cleaned semiconductor substrate is set in a Si selective growth apparatus. After the semiconductor substrate is heated to 800 to 900 ° C., it is heat-treated in a hydrogen atmosphere for 1 to 3 minutes. The surface of the silicon pillar is further cleaned by this hydrogen heat treatment. Subsequently, while maintaining the hydrogen atmosphere, dichlorosilane (SiH ₂ Cl ₂ ) is introduced at, for example, 200 ml / min and hydrogen chloride (HCl) is introduced at, for example, 100 ml / min, and a pressure of 5 to 30 Torr (preferably 15 Torr). The single crystal Si10a is selectively epitaxially grown under the condition. In selective epitaxial growth, an overgrowth is made so that a hole (or groove) formed by removing the mask film is filled and the interlayer insulating film 7 is sufficiently covered until the slowest growth facet in the semiconductor substrate is located above the interlayer insulating film 7. Let

なお、半導体基板の中で最も遅いファセットは単結晶Ｓｉ１０ａの成長中に検知することはできないので、同一の構成からなる別の半導体基板を用いた予備成長試験に基づいて経験的に成長時間を制御（又は設定）する。 Since the slowest facet among semiconductor substrates cannot be detected during the growth of single crystal Si 10a, the growth time is controlled empirically based on a preliminary growth test using another semiconductor substrate having the same configuration. (Or set).

次に、図８に移行して、過剰成長して層間絶縁膜７上に形成されている単結晶Ｓｉ１０ａをCMPによって平坦化させ、層間絶縁膜７の表面が露出したところで止める。この状態で不純物注入によって上部拡散層１１を形成することにより、深さ方向に均一な上部拡散層が形成され、図９に示すように縦型トランジスタのチャネル長を一定に保つことが出来る。 Next, moving to FIG. 8, the single crystal Si 10a that has grown excessively and is formed on the interlayer insulating film 7 is planarized by CMP, and is stopped when the surface of the interlayer insulating film 7 is exposed. By forming the upper diffusion layer 11 by impurity implantation in this state, a uniform upper diffusion layer is formed in the depth direction, and the channel length of the vertical transistor can be kept constant as shown in FIG.

［実施例２］
次に、本発明の実施例２について説明する。 [Example 2]
Next, a second embodiment of the present invention will be described.

図４で説明したマスク膜の除去後、窒化膜によるサイドウォール９を形成するまでの工程は、前述した通りである。図４で説明したサイドウォール９の形成の後、図１０を参照して、マスク膜の除去により露出しているシリコンピラー１ａ上部からエピ成長（エピタキシャル成長）させる際、ポリシリコン１２を選択的に成長させる。なお、図示を省略しているが、ポリシリコンが層間絶縁膜７の上面よりも上に形成された場合には、ポリシリコンをCMPにより平坦化させ、層間絶縁膜７の表面が露出したところで止める。実施例１のように単結晶シリコンをエピ成長させる場合は面方位に依存するファセットが形成され、高さ（深さ）ばらつきの要因となるが、ポリシリコンのエピ成長の場合は面方位依存が無いため、高さばらつきを抑制できる。この状態で上部拡散層１１を形成するための不純物注入を行えば、図１１に示すように、均一な上部拡散層１１が形成されるのでチャネル長の違いによる縦型トランジスタの特性ばらつきが生じない。 The steps from the removal of the mask film described with reference to FIG. 4 to the formation of the sidewalls 9 by the nitride film are as described above. After the formation of the sidewalls 9 described with reference to FIG. 4, referring to FIG. 10, when the epitaxial growth (epitaxial growth) is performed from above the silicon pillar 1a exposed by the removal of the mask film, the polysilicon 12 is selectively grown. Let Although illustration is omitted, when polysilicon is formed above the upper surface of the interlayer insulating film 7, the polysilicon is planarized by CMP and stopped when the surface of the interlayer insulating film 7 is exposed. . When single crystal silicon is epitaxially grown as in the first embodiment, facets depending on the plane orientation are formed, which causes variations in height (depth). Because there is no height variation, the height variation can be suppressed. If the impurity implantation for forming the upper diffusion layer 11 is performed in this state, as shown in FIG. 11, the uniform upper diffusion layer 11 is formed, so that there is no variation in the characteristics of the vertical transistor due to the difference in channel length. .

ポリシリコンをエピ成長させるためには下記のように、いくつかの方法を選択することができる。シリコン層を成長させるシリコンピラー１ａ表面をシリコンとは異なる材料で全面あるいは部分的に被覆すればよい。 Several methods can be selected for epitaxial growth of polysilicon as described below. The surface of the silicon pillar 1a on which the silicon layer is grown may be entirely or partially covered with a material different from silicon.

（１）異なる材料が導体であれば全面被覆でも部分被覆でもよい。この導体には金属や金属シリサイドもしくは金属化合物を用いることができる。金属をＣＶＤ法やスパッタ法により全面に形成した後、６５０℃で熱処理しシリコンピラー１ａの表面に金属シリサイドを形成する。この場合、シリコンピラー１ａ表面は金属シリサイドで全面被覆される。その後、層間絶縁膜７上に形成されている未反応の金属を除去する。この状態にて実施例１で説明した条件でポリシリコンを選択成長させることにより、金属シリサイド上にのみ表面が平坦なポリシリコンを形成することができる。金属にはチタン、タングステン、ニッケル、コバルトなどを用いることができる。この場合、金属シリサイドの膜厚は１〜１０ｎｍとすることが好ましい。 (1) If the different material is a conductor, it may be covered entirely or partially. A metal, a metal silicide, or a metal compound can be used for this conductor. A metal is formed on the entire surface by CVD or sputtering, and then heat-treated at 650 ° C. to form metal silicide on the surface of the silicon pillar 1a. In this case, the surface of the silicon pillar 1a is entirely covered with metal silicide. Thereafter, the unreacted metal formed on the interlayer insulating film 7 is removed. In this state, by selectively growing polysilicon under the conditions described in the first embodiment, it is possible to form polysilicon having a flat surface only on the metal silicide. As the metal, titanium, tungsten, nickel, cobalt, or the like can be used. In this case, the thickness of the metal silicide is preferably 1 to 10 nm.

（２）一方、異なる材料が絶縁膜の場合には、シリコンピラー１ａ表面を部分的に被覆する必要がある。これは、全面被覆してしまうとコンタクト抵抗が増大してしまう問題があるからである。逆に言えば、露出するシリコンピラー１ａ表面を分散させればよい。この絶縁膜には、酸化シリコンなどの酸化物が好ましい。例えば以下のようにしてシリコンピラー１ａ表面を部分的に酸化シリコンで被覆することができる。実施例１で説明したように、Ｓｉの選択成長装置に半導体基板をセットする前に、上記シリコンピラー表面をフッ酸含有溶液により洗浄し、自然酸化膜を除去する。その後、室温の空気中あるいは酸素雰囲気中に１〜３分放置して、シリコンピラー表面に新たな自然成長酸化シリコン膜を形成する。この状態で形成される酸化シリコン膜の厚さは０．２ｎｍ程度であり、表面の５０％程度が酸化シリコンで覆われた状態になっている。次に、半導体基板をＳｉの選択成長装置にセットする。水素雰囲気中で７００〜７５０℃に加熱した後、ジクロロシラン（ＳｉＨ_２Ｃｌ_２）を例えば２００ｍｌ／ｍｉｎ、塩化水素（ＨＣｌ）を例えば１００ｍｌ／ｍｉｎで導入し、５〜３０Ｔｏｒｒ（好ましくは１５Ｔｏｒｒ）の圧力条件に保持してシリコンを選択成長させる。この場合、成長温度は７００〜７５０℃で選択成長条件としては低い温度であり、水素雰囲気であっても酸化シリコンはほとんど還元されないため、そのままシリコンピラー表面に残存している。この状態では、シリコンピラー表面のうち、露出している５０％程度の分散された表面から各々独立してエピ成長が始まり、成長と共に各々の成長Ｓｉが接触して界面を形成し続けるのでシリコン層全体としては単結晶にはならず、多結晶シリコンとなる。したがってファセットを形成することなく表面が平坦なポリシリコン層として成長させることができる。 (2) On the other hand, when the different material is an insulating film, it is necessary to partially cover the surface of the silicon pillar 1a. This is because there is a problem that the contact resistance increases if the entire surface is covered. In other words, the exposed surface of the silicon pillar 1a may be dispersed. The insulating film is preferably an oxide such as silicon oxide. For example, the surface of the silicon pillar 1a can be partially covered with silicon oxide as follows. As described in the first embodiment, before setting the semiconductor substrate in the Si selective growth apparatus, the surface of the silicon pillar is washed with a hydrofluoric acid-containing solution to remove the natural oxide film. Thereafter, the substrate is left in air at room temperature or in an oxygen atmosphere for 1 to 3 minutes to form a new naturally grown silicon oxide film on the surface of the silicon pillar. The thickness of the silicon oxide film formed in this state is about 0.2 nm, and about 50% of the surface is covered with silicon oxide. Next, the semiconductor substrate is set in a Si selective growth apparatus. After heating to 700 to 750 ° C. in a hydrogen atmosphere, dichlorosilane (SiH ₂ Cl ₂ ) is introduced at, for example, 200 ml / min and hydrogen chloride (HCl) is introduced at, for example, 100 ml / min, and 5 to 30 Torr (preferably 15 Torr). The silicon is selectively grown while maintaining the pressure condition. In this case, the growth temperature is 700 to 750 ° C., which is a low temperature as the selective growth condition. Since silicon oxide is hardly reduced even in a hydrogen atmosphere, it remains on the silicon pillar surface as it is. In this state, the epitaxial growth starts independently from the exposed surface of about 50% of the surface of the silicon pillar, and each of the grown Si contacts with the growth and forms an interface. As a whole, it is not single crystal but polycrystalline silicon. Therefore, it can be grown as a polysilicon layer having a flat surface without forming facets.

また、酸化シリコンからなる自然成長酸化膜以外にも以下のように分散する酸化膜を形成することができる。酸化ハフニウムや酸化ジルコニウムなどの比較的誘電率が高い絶縁膜は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）を用いて形成することができる。例えば、酸化ジルコニウムの場合、半導体基板の温度を２５０℃に保持して、原料ガスとなるテトラキスエチルメチルアミノジルコニウム（ＴＥＭＡＺ）の導入、原料ガスのパージ、オゾンの導入、オゾンのパージからなる基本ステップを１サイクルとして複数サイクル繰り返すことにより所望の膜厚分を形成する。この時、１サイクルで形成される酸化ジルコニウム膜厚は０．１ｎｍ程度であり。表面の３０％程度が酸化ジルコニウムで被覆された状態に相当する。したがって、このようなＡＬＤ法で形成する酸化物でシリコンピラー表面を部分的に被覆することができ、表面が平坦なポリシリコン層として選択成長させることができる。 In addition to the naturally grown oxide film made of silicon oxide, an oxide film dispersed as described below can be formed. An insulating film having a relatively high dielectric constant such as hafnium oxide or zirconium oxide can be formed by using an atomic layer deposition (ALD) method. For example, in the case of zirconium oxide, the basic steps consist of introduction of tetrakisethylmethylaminozirconium (TEMAZ) as a source gas, source gas purge, ozone introduction, and ozone purge while maintaining the temperature of the semiconductor substrate at 250 ° C. Is repeated for a plurality of cycles to form a desired film thickness. At this time, the film thickness of zirconium oxide formed in one cycle is about 0.1 nm. This corresponds to a state in which about 30% of the surface is coated with zirconium oxide. Therefore, the silicon pillar surface can be partially covered with such an oxide formed by the ALD method, and can be selectively grown as a polysilicon layer having a flat surface.

［実施例３］
次に、本発明の実施例３について説明する。 [Example 3]
Next, Embodiment 3 of the present invention will be described.

図４で説明したマスク膜の除去後、窒化膜によるサイドウォール９を形成するまでの工程は、前述した通りである。図４で説明したサイドウォール９の形成の後、図１２を参照して、単結晶Ｓｉ１０’をマスク膜除去後の穴（又は溝）から頭が出ない程度の高さにエピ成長させる。 The steps from the removal of the mask film described with reference to FIG. 4 to the formation of the sidewalls 9 by the nitride film are as described above. After the formation of the sidewall 9 described with reference to FIG. 4, referring to FIG. 12, the single crystal Si 10 'is epitaxially grown to such a height that the head does not protrude from the hole (or groove) after removal of the mask film.

続いて、図１３を参照して、単結晶Ｓｉ１０’をポリシリコン１３で埋設し、CMPにより層間絶縁膜７の上面と同じ高さ位置まで擦り切ることで上部拡散層の高さを揃えることが出来る(図１４)。この状態で不純物注入により上部拡散層を形成すると、高濃度注入層１１’は単結晶シリコンで形成されることになる(図１５)。その為、上部コンタクト底をシリサイド化する際にポリシリコンの粒界を伝っての異常成長が起きたとしても、高濃度注入層１１’に欠陥が生じることを防ぐことができる。なお、ポリシリコンは選択成長、全面成長のいずれで形成されてもよい。 Subsequently, referring to FIG. 13, single crystal Si 10 ′ is buried in polysilicon 13, and the upper diffusion layer is made to have the same height by CMP to the same height as the upper surface of interlayer insulating film 7. Yes (Figure 14). When the upper diffusion layer is formed by impurity implantation in this state, the high concentration implanted layer 11 'is formed of single crystal silicon (FIG. 15). For this reason, even if abnormal growth occurs along the grain boundary of polysilicon when siliciding the upper contact bottom, it is possible to prevent a defect from occurring in the high concentration implantation layer 11 ′. Polysilicon may be formed by either selective growth or overall growth.

［実施例の効果］
上記実施例１〜３によれば、表面が平坦なシリコン層を形成できることにより、上部拡散層となるシリコン層の高さ（深さ）を一定にして、縦型トランジスタの特性ばらつきを抑制することが出来る。 [Effect of Example]
According to the first to third embodiments, since the silicon layer having a flat surface can be formed, the height (depth) of the silicon layer serving as the upper diffusion layer is made constant, and the characteristic variation of the vertical transistor is suppressed. I can do it.

本発明を、複数の実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described with reference to a plurality of embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the spirit and scope of the present invention described in the claims.

本発明は、例えば４Ｆ^２セルトランジスタへの適用に適しているが、これに限定されるものではなく、下部拡散層と上部拡散層を備える縦型トランジスタ全般に適用可能である。 The present invention is suitable for application to, for example, a 4F ^2- cell transistor, but is not limited to this, and can be applied to all vertical transistors including a lower diffusion layer and an upper diffusion layer.

１シリコン基板
２下部拡散層
３、４ゲート酸化膜
５ゲート電極
６マスク窒化膜
７層間絶縁膜
８ＬＤＤ
９サイドウォール
１０エピタキシャル成長シリコン層（エピＳｉ層）
１０’、１０ａ単結晶シリコン
１１上部拡散層
１１’ 高濃度注入層
１２、１３ポリシリコン DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Lower diffused layer 3, 4 Gate oxide film 5 Gate electrode 6 Mask nitride film 7 Interlayer insulating film 8 LDD
9 Side wall 10 Epitaxial growth silicon layer (epi-Si layer)
10 ', 10a Single crystal silicon 11 Upper diffusion layer 11' High concentration injection layer 12, 13 Polysilicon

Claims

半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、
前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、
前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含み、
前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、単結晶シリコンを選択的に前記穴又は溝の外側まで過剰エピタキシャル成長させる工程と、
前記層間絶縁膜の上面より上方に形成された余分な単結晶シリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、
前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。 Forming a plurality of semiconductor pillars on a semiconductor substrate using a mask film formed in a pattern;
Forming a lower diffusion layer on the semiconductor substrate on the bottom side of the groove sandwiched between adjacent semiconductor pillars;
A step of depositing an interlayer insulating film from the inside of the groove to the same height as the mask film after forming a gate electrode on the side surface of the groove via an oxide film;
Forming a sidewall on the side surface of the hole or groove formed by removing the mask film and then forming an upper diffusion layer on the upper side of the semiconductor pillar exposed at the bottom surface of the hole or groove; Including,
The step of forming the upper diffusion layer includes a step of selectively epitaxially growing single-crystal silicon to the outside of the hole or groove on the semiconductor pillar exposed at the bottom of the hole or groove;
A planarization step of rubbing excess single crystal silicon formed above the upper surface of the interlayer insulating film to the same height as the upper surface of the interlayer insulating film;
And a step of injecting an impurity into the single crystal silicon in the hole or groove.

前記単結晶シリコンを前記穴又は溝の外側まで過剰成長させる工程では、前記穴又は溝の外側においてファセットを有するようになるまで前記単結晶シリコンを過剰エピタキシャル成長させることを特徴とする請求項１に記載の半導体装置の製造方法。 The method of claim 1, wherein in the step of overgrowing the single crystal silicon to the outside of the hole or groove, the single crystal silicon is excessively epitaxially grown until a facet is formed outside the hole or groove. Semiconductor device manufacturing method.

前記単結晶シリコンの過剰成長のための成長時間を、同一の構成からなる別の半導体基板を用いた予備成長試験に基づいて設定することを特徴とする請求項１又は２に記載の半導体装置の製造方法。 3. The semiconductor device according to claim 1, wherein a growth time for the overgrowth of the single crystal silicon is set based on a preliminary growth test using another semiconductor substrate having the same configuration. Production method.

半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、
前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、
前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含み、
前記上部拡散層を形成する工程は、前記穴又は溝内で、該穴又は溝の底面に露出している前記半導体ピラー上にポリシリコンを選択的にエピタキシャル成長させる工程と、
前記穴又は溝内の前記ポリシリコンに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。 Forming a plurality of semiconductor pillars on a semiconductor substrate using a mask film formed in a pattern;
Forming a lower diffusion layer on the semiconductor substrate on the bottom side of the groove sandwiched between adjacent semiconductor pillars;
A step of depositing an interlayer insulating film from the inside of the groove to the same height as the mask film after forming a gate electrode on the side surface of the groove via an oxide film;
Forming a sidewall on the side surface of the hole or groove formed by removing the mask film and then forming an upper diffusion layer on the upper side of the semiconductor pillar exposed at the bottom surface of the hole or groove; Including,
The step of forming the upper diffusion layer includes the step of selectively epitaxially growing polysilicon on the semiconductor pillar exposed at the bottom surface of the hole or groove in the hole or groove;
And a step of injecting impurities into the polysilicon in the hole or groove.

前記穴又は溝内で、前記ポリシリコンを選択的にエピタキシャル成長させる工程は、前記穴又は溝の底面に露出している前記半導体ピラーの上面の少なくとも一部をシリコンとは異なる材料による膜で被覆する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。 In the step of selectively epitaxially growing the polysilicon in the hole or groove, at least a part of the upper surface of the semiconductor pillar exposed at the bottom surface of the hole or groove is covered with a film made of a material different from silicon. The method of manufacturing a semiconductor device according to claim 4, further comprising a step.

前記シリコンとは異なる材料は、金属、金属シリサイド、金属化合物のいずれかによる導体材料である請求項５に記載の半導体装置の製造方法。 6. The method of manufacturing a semiconductor device according to claim 5, wherein the material different from silicon is a conductor material made of any one of metal, metal silicide, and metal compound.

前記金属は、チタン、タングステン、ニッケル、コバルトのいずれかであることを特徴とする請求項６に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 6, wherein the metal is titanium, tungsten, nickel, or cobalt.

前記金属シリサイドの膜厚は１〜１０ｎｍの範囲であることを特徴とする請求項６に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 6, wherein a film thickness of the metal silicide is in a range of 1 to 10 nm.

前記シリコンとは異なる材料による膜は絶縁膜であり、前記穴又は溝の底面に露出している前記半導体ピラーの上面の一部を前記絶縁膜で被覆することを特徴とする請求項５に記載の半導体装置の製造方法。 6. The film made of a material different from silicon is an insulating film, and a part of the upper surface of the semiconductor pillar exposed at the bottom surface of the hole or groove is covered with the insulating film. Semiconductor device manufacturing method.

前記絶縁膜は、酸化シリコン、酸化ハフニウム、酸化ジルコニウムのいずれかであることを特徴とする請求項９に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 9, wherein the insulating film is any one of silicon oxide, hafnium oxide, and zirconium oxide.

半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、
前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、
前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含み、
前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、前記穴又は溝から出ない程度の高さまで単結晶シリコンを選択的にエピタキシャル成長させる工程と、
前記穴又は溝内の前記単結晶シリコンを埋設すると共に前記層間絶縁膜を覆うようにポリシリコンを成長させる工程と、
前記層間絶縁膜の上面より上方に形成された余分なポリシリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、
前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。 Forming a plurality of semiconductor pillars on a semiconductor substrate using a mask film formed in a pattern;
Forming a lower diffusion layer on the semiconductor substrate on the bottom side of the groove sandwiched between adjacent semiconductor pillars;
A step of depositing an interlayer insulating film from the inside of the groove to the same height as the mask film after forming a gate electrode on the side surface of the groove via an oxide film;
Forming a sidewall on the side surface of the hole or groove formed by removing the mask film and then forming an upper diffusion layer on the upper side of the semiconductor pillar exposed at the bottom surface of the hole or groove; Including,
The step of forming the upper diffusion layer is a step of selectively epitaxially growing single crystal silicon on the semiconductor pillar exposed at the bottom of the hole or groove to a height that does not come out of the hole or groove;
Burying the single crystal silicon in the hole or groove and growing polysilicon so as to cover the interlayer insulating film;
A planarization step of rubbing excess polysilicon formed above the upper surface of the interlayer insulating film to the same height as the upper surface of the interlayer insulating film;
And a step of injecting an impurity into the single crystal silicon in the hole or groove.