JP2013084912A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of securing breakdown voltage without focusing an electric field in a peripheral region, in a structure that secures breakdown voltage in the peripheral region.SOLUTION: In a cell region 1, a source electrode 12 of MOSFET is provided. In a peripheral region 2, an outermost peripheral electrode 21 that is located around a charge balance change region 27 and electrically connected with a semiconductor substrate 6. In the peripheral region 2, a p-type layer 7 is formed on a super junction structure and a potential division region 23 for electrically connecting the source electrode 12 and outermost peripheral electrode 21 and dividing the voltage between the source electrode 12 and outermost peripheral electrode 21 into a plurality of stages is provided on the p-type layer 7. At least part of the potential division region 23 overlaps with the peripheral region 2 and preferably with the charge balance change region 27 when viewed in the thickness direction of the semiconductor substrate 6.

Description

本発明は、セル領域とこのセル領域の周囲の周辺領域とを備えた半導体装置に関する。   The present invention relates to a semiconductor device including a cell region and a peripheral region around the cell region.

従来より、耐圧とオン抵抗とを改善する半導体デバイスとして、スーパージャンクションＭＯＳトランジスタ（以下、ＳＪＭＯＳという）が知られている。このＳＪＭＯＳでは、短冊状のＮ型カラムとＰ型カラムとが半導体基板の面方向に交互に繰り返し配列された繰り返し構造（ＰＮカラム）すなわちスーパージャンクション構造を備えている。この構造により、電流が流れやすい通電経路が形成されるので低オン抵抗となり、スーパージャンクション構造によって電界集中が回避されるので高耐圧が得られる。つまり、高耐圧と低オン抵抗の両立を実現している。   Conventionally, a super junction MOS transistor (hereinafter referred to as SJMOS) is known as a semiconductor device that improves the breakdown voltage and the on-resistance. This SJMOS has a repetitive structure (PN column), that is, a super junction structure, in which strip-shaped N-type columns and P-type columns are alternately and repeatedly arranged in the plane direction of the semiconductor substrate. With this structure, an energization path through which current flows easily is formed, so that the on-resistance is low, and electric field concentration is avoided by the super junction structure, so that a high breakdown voltage can be obtained. That is, both high breakdown voltage and low on-resistance are realized.

ここで、耐圧を確保するためには、外周部の耐圧構造も重要である。そこで、例えば特許文献１には、外周部である周辺領域での耐圧を確保するために、周辺領域のカラムは、外側に向かって一旦Ｐリッチになった上で、このＰリッチの領域のさらに外側がＮリッチになる構造が提案されている。このような不純物濃度の分布により、周辺領域の耐圧を大きくすることができる。   Here, in order to ensure the withstand voltage, the withstand voltage structure in the outer peripheral portion is also important. Therefore, for example, in Patent Document 1, in order to ensure the withstand voltage in the peripheral region which is the outer peripheral portion, the column in the peripheral region is once P-rich toward the outside, and then the P-rich region is further increased. A structure in which the outside is N-rich has been proposed. With such an impurity concentration distribution, the breakdown voltage of the peripheral region can be increased.

特開２００６−７３６１５号公報JP 2006-73615 A

上記従来の技術では、周辺領域においてＰリッチのさらに外側にＮリッチの領域が位置する構造になっている。このため、ＰＮカラムにおける等電位線がこのＰリッチの領域によって基板裏面側に引っ張られ、逆に、Ｐリッチよりもさらに外側のＮリッチの領域においては等電位線が基板表面側に引っ張られてしまう。   In the above conventional technique, the N-rich region is located on the outer side of the P-rich in the peripheral region. For this reason, the equipotential lines in the PN column are pulled to the back side of the substrate by the P-rich region, and conversely, the equipotential lines are pulled to the substrate surface side in the N-rich region further outside the P-rich region. End up.

特に、Ｎリッチの領域における等電位線の先端は基板表面側に延びることになるが、その先端の位置が固定されるわけではないので、Ｎリッチの領域における各等電位線の先端が一箇所に集中する可能性がある。これにより、電界集中が起こり、ひいては耐圧が低下してしまうという問題があった。   In particular, the tip of the equipotential line in the N-rich region extends to the substrate surface side, but the position of the tip is not fixed, so there is one tip of each equipotential line in the N-rich region. There is a possibility to concentrate on. As a result, there is a problem that electric field concentration occurs, and as a result, the withstand voltage decreases.

本発明は上記点に鑑み、周辺領域で耐圧を確保する構造において、周辺領域に電界を集中させずに耐圧を確保することができる半導体装置を提供することを目的とする。   In view of the above points, an object of the present invention is to provide a semiconductor device that can ensure a withstand voltage without concentrating an electric field in the peripheral region in a structure that ensures a withstand voltage in the peripheral region.

上記目的を達成するため、請求項１に記載の発明では、ドリフト領域としての第１導電型カラム領域（４）および第２導電型カラム領域（５）が第１導電型層（３）の上に形成されていると共に、第１導電型カラム領域（４）および第２導電型カラム領域（５）によってスーパージャンクション構造が構成された半導体基板（６）を備え、半導体基板（６）のうち半導体素子（９）が形成された領域がセル領域（１）とされ、当該セル領域（１）の外周に設けられた領域が周辺領域（２）とされている半導体装置であって、以下の点を特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, the first conductivity type column region (4) and the second conductivity type column region (5) as drift regions are formed on the first conductivity type layer (3). And a semiconductor substrate (6) having a super junction structure formed by the first conductivity type column region (4) and the second conductivity type column region (5). The semiconductor device in which the region in which the element (9) is formed is the cell region (1) and the region provided on the outer periphery of the cell region (1) is the peripheral region (2). It is characterized by.

まず、セル領域（１）には半導体素子（９）の素子電極（１２、１７）が設けられ、周辺領域（２）において半導体基板（６）に電気的に接続された最外周電極（２１）が設けられている。   First, the device electrode (12, 17) of the semiconductor element (9) is provided in the cell region (1), and the outermost peripheral electrode (21) electrically connected to the semiconductor substrate (6) in the peripheral region (2). Is provided.

さらに、周辺領域（２）には、スーパージャンクション構造の上に第２導電型層（７）が形成され、第２導電型層（７）の上に、素子電極（１２、１７）と最外周電極（２１）とを電気的に接続すると共に素子電極（１２、１７）と最外周電極（２１）との間の電圧を複数段に分割する電位分割領域（２３）が設けられている。   Further, in the peripheral region (2), the second conductivity type layer (7) is formed on the super junction structure, and the device electrodes (12, 17) and the outermost periphery are formed on the second conductivity type layer (7). A potential dividing region (23) for electrically connecting the electrode (21) and dividing the voltage between the element electrodes (12, 17) and the outermost peripheral electrode (21) into a plurality of stages is provided.

そして、電位分割領域（２３）は、その少なくとも一部が、半導体基板（６）の厚み方向から見て周辺領域（２）と重なっていることを特徴とする。   The potential dividing region (23) is characterized in that at least a part thereof overlaps with the peripheral region (2) when viewed from the thickness direction of the semiconductor substrate (6).

このように、周辺領域（２）の上に電位分割領域（２３）が位置しているので、周辺領域（２）にトラップされる電荷の影響に対する遮蔽効果を実現でき、ひいては耐圧の変動を防ぐことができる。したがって、周辺領域（２）に電界を集中させずに耐圧を確保することができる。   As described above, since the potential dividing region (23) is located on the peripheral region (2), a shielding effect against the influence of the charges trapped in the peripheral region (2) can be realized, thereby preventing the fluctuation of the breakdown voltage. be able to. Therefore, a withstand voltage can be secured without concentrating the electric field on the peripheral region (2).

請求項２に記載の発明では、電位分割領域（２３）は、第１導電型層（３）の面方向において、スーパージャンクション構造における電位分布が等間隔になるように、素子電極（１２、１７）側から最外周電極（２１）側に向かって、素子電極（１２、１７）と最外周電極（２１）との間の電圧を複数段に分割することを特徴とする。これによると、電位分割領域（２３）において等間隔で電位を固定できるので、耐圧低下に対する不純物濃度のばらつきのマージン（チャージバランスマージン）を広く確保することができる。   According to the second aspect of the present invention, the potential dividing region (23) includes the device electrodes (12, 17) such that the potential distribution in the super junction structure is equally spaced in the plane direction of the first conductivity type layer (3). ) Side, the voltage between the element electrodes (12, 17) and the outermost peripheral electrode (21) is divided into a plurality of stages from the outermost peripheral electrode (21) side. According to this, since the potential can be fixed at equal intervals in the potential division region (23), it is possible to secure a wide margin (charge balance margin) of variation in impurity concentration with respect to a decrease in breakdown voltage.

請求項３に記載の発明では、第１導電型層（３）の面方向におけるセル領域（１）側から最外周電極（２１）側までの電位分割領域（２３）の長さは、第２導電型層（７）の表面から第１導電型層（３）に達する深さよりも長いことを特徴とする。これにより、周辺領域（２）の耐圧が低下してしまうことを防止できると共に、周辺領域（２）における耐圧を確実に確保できる（図５参照）。   In the invention according to claim 3, the length of the potential division region (23) from the cell region (1) side to the outermost peripheral electrode (21) side in the surface direction of the first conductivity type layer (3) is the second length. It is characterized by being longer than the depth reaching the first conductivity type layer (3) from the surface of the conductivity type layer (7). As a result, it is possible to prevent the breakdown voltage in the peripheral region (2) from decreasing and to ensure the breakdown voltage in the peripheral region (2) (see FIG. 5).

請求項４に記載の発明では、最外周電極（２１）は、半導体基板（６）の厚み方向から見てスーパージャンクション構造と重なるように設けられていることを特徴とする。これによると、スーパージャンクション構造に形成される電位の分布の広がりを最外周電極（２１）によって抑えることができる。   The invention according to claim 4 is characterized in that the outermost peripheral electrode (21) is provided so as to overlap the super junction structure when viewed from the thickness direction of the semiconductor substrate (6). According to this, the spread of the potential distribution formed in the super junction structure can be suppressed by the outermost peripheral electrode (21).

請求項５に記載の発明では、周辺領域（２）に、スーパージャンクション構造を構成する第１導電型カラム領域（４）と第２導電型カラム領域（５）との不純物濃度のバランスがセル領域（１）側とは反対側に向かって連続的に変化するチャージバランス変化領域（２７）を備えていることを特徴としている。   In the invention according to claim 5, in the peripheral region (2), the balance of impurity concentration between the first conductivity type column region (4) and the second conductivity type column region (5) constituting the super junction structure is the cell region. It is characterized by having a charge balance changing region (27) that continuously changes toward the side opposite to the (1) side.

このような構造では、電位分割領域（２３）と周辺領域（２）に形成したチャージバランス変化領域（２７）と重なるようにできるため、半導体基板（６）の表面の電位分布と電位分割領域（２３）が構成する表面電位分布とを一致させることができる。このため、例えば電位分割領域（２３）にセル領域（１）を囲むようにガードリング（１９）を備えることができるが、このガードリング（１９）の有無で耐圧に差が生じなくなる。このため、さらに耐圧低下に対するチャージバランスマージンを広く確保できるという効果が得られる。   In such a structure, the potential distribution region (23) and the charge balance change region (27) formed in the peripheral region (2) can be overlapped, so that the potential distribution on the surface of the semiconductor substrate (6) and the potential division region ( 23) can be made to coincide with the surface potential distribution. Therefore, for example, the guard ring (19) can be provided so as to surround the cell region (1) in the potential division region (23), but there is no difference in breakdown voltage depending on the presence or absence of the guard ring (19). For this reason, the effect that the charge balance margin with respect to a pressure | voltage resistant fall can be ensured further is acquired.

請求項６に記載の発明では、周辺領域（２）のうちのチャージバランス変化領域（２７）が、セル領域（１）と隣接していることを特徴とする。これによると、セル領域（１）に隣接して等電位線が変化しているので、キャリアの高注入状態においてセル領域（１）の等電位線が移動したときに周辺領域（２）の等電位線が追従しやすく、これにより電界集中によるアバランシェ発生を抑制することができる。   The invention according to claim 6 is characterized in that the charge balance changing region (27) in the peripheral region (2) is adjacent to the cell region (1). According to this, since the equipotential lines are changed adjacent to the cell region (1), when the equipotential lines of the cell region (1) move in a high carrier injection state, the equipotential lines of the peripheral region (2), etc. It is easy for the potential line to follow, thereby suppressing the occurrence of avalanche due to electric field concentration.

請求項７に記載の発明のように、スーパージャンクション構造を構成する第１導電型カラム領域（４）および第２導電型カラム領域（５）は、セル領域（１）と周辺領域（２）の全体にわたって繰り返し配置されている。また、第１導電型カラム領域（４）および第２導電型カラム領域（５）が繰り返し配置された方向を繰り返し方向とする。そして、周辺領域（２）では、第１導電型層（３）の面方向において繰り返し方向に垂直な方向における第２導電型カラム領域（５）の幅が当該第２導電型カラム領域（５）の端部（５ａ）に向かって連続的に狭くなっていることにより、チャージバランス変化領域（２７）における不純物濃度のバランスが連続的に変化している構造としても良い。   As in the invention described in claim 7, the first conductivity type column region (4) and the second conductivity type column region (5) constituting the super junction structure are formed of the cell region (1) and the peripheral region (2). It is repeatedly arranged throughout. The direction in which the first conductivity type column region (4) and the second conductivity type column region (5) are repeatedly arranged is defined as a repetition direction. In the peripheral region (2), the width of the second conductivity type column region (5) in the direction perpendicular to the repeating direction in the surface direction of the first conductivity type layer (3) is the second conductivity type column region (5). A structure in which the balance of the impurity concentration in the charge balance changing region (27) continuously changes by being continuously narrowed toward the end portion (5a) of the electrode may be employed.

請求項８に記載の発明のように、セル領域（１）と周辺領域（２）とで、第１導電型カラム領域（４）と第２導電型カラム領域（５）が繰り返されるピッチは一定とされつつ、周辺領域（２）においてセル領域（１）から反対側に向かって第２導電型カラム領域（５）の幅が連続的に狭くなることにより、チャージバランス変化領域（２７）における不純物濃度のバランスが連続的に変化している構造としても良い。   As in the invention described in claim 8, the pitch at which the first conductivity type column region (4) and the second conductivity type column region (5) are repeated in the cell region (1) and the peripheral region (2) is constant. In the peripheral region (2), the width of the second conductivity type column region (5) continuously narrows from the cell region (1) to the opposite side, so that the impurities in the charge balance change region (27) are reduced. A structure in which the balance of concentration continuously changes may be employed.

一方、請求項９に記載の発明のように、周辺領域（２）では、スーパージャンクション構造を構成する第１導電型カラム領域（４）および第２導電型カラム領域（５）は、セル領域（１）を囲むリング状にレイアウトされていると共に、セル領域（１）とは反対側に向かって第１導電型カラム領域（４）および第２導電型カラム領域（５）が繰り返し配置されている。また、第１導電型カラム領域（４）および第２導電型カラム領域（５）が繰り返し配置された方向を繰り返し方向とする。そして、周辺領域（２）では、繰り返し方向において、セル領域（１）から離れるほど、第１導電型カラム領域（４）の幅が広くなることにより、チャージバランス変化領域（２７）における不純物濃度のバランスが連続的に変化している構造としても良い。   On the other hand, as in the invention described in claim 9, in the peripheral region (2), the first conductivity type column region (4) and the second conductivity type column region (5) constituting the super junction structure are separated from each other in the cell region ( 1), the first conductivity type column region (4) and the second conductivity type column region (5) are repeatedly arranged toward the opposite side of the cell region (1). . The direction in which the first conductivity type column region (4) and the second conductivity type column region (5) are repeatedly arranged is defined as a repetition direction. In the peripheral region (2), the width of the first conductivity type column region (4) becomes wider as the distance from the cell region (1) in the repeat direction increases, so that the impurity concentration in the charge balance change region (27) increases. A structure in which the balance continuously changes may be used.

請求項１０に記載の発明では、スーパージャンクション構造は、第１導電型カラム領域（４）に対して第２導電型カラム領域（５）がドット状に点在させられた構造とされ、セル領域（１）では、第２導電型カラム領域（５）の形成されている割合がセル領域（１）よりも周辺領域（２）の方が小さく、当該割合がセル領域（１）の外周方向に向かうに連れて小さくされていることを特徴としている。   In the invention according to claim 10, the super junction structure has a structure in which the second conductivity type column region (5) is dotted in the form of dots with respect to the first conductivity type column region (4), and the cell region. In (1), the proportion of the second conductivity type column region (5) formed is smaller in the peripheral region (2) than in the cell region (1), and the proportion is in the outer peripheral direction of the cell region (1). It is characterized by being made smaller as it goes.

このように、第１導電型カラム領域（４）に対して第２導電型カラム領域（５）をドット状に形成してチャージバランス変化領域（２７）を構成しても良い。このような構造としても、請求項５または６に示した効果を得ることができる。   In this manner, the charge conductivity changing region (27) may be configured by forming the second conductivity type column region (5) in a dot shape with respect to the first conductivity type column region (4). Even with such a structure, the effect described in claim 5 or 6 can be obtained.

請求項１１に記載の発明では、スーパージャンクション構造は、セル領域（１）では、第１導電型カラム領域（４）および第２導電型カラム領域（５）が、第１導電型層（３）の面方向と平行な一方向をカラム長手方向とし、該長手方向に対する垂直方向をカラム繰り返し方向として繰り返し交互に形成されることで構成され、周辺領域（２）では、第２導電型カラム領域（５）がセル領域（１）の周囲を囲む多重枠状で構成され、周辺領域（２）において、多重枠状で構成された第２導電型カラム領域（５）の間隔がセル領域（１）の外周方向に向かうに連れて広くされていることを特徴としている。   In the invention according to claim 11, in the super junction structure, in the cell region (1), the first conductivity type column region (4) and the second conductivity type column region (5) are the first conductivity type layer (3). One direction parallel to the surface direction is defined as a column longitudinal direction, and a direction perpendicular to the longitudinal direction is repeated alternately as a column repeating direction. In the peripheral region (2), the second conductivity type column region ( 5) is formed in a multi-frame shape surrounding the cell region (1), and in the peripheral region (2), the interval between the second conductivity type column regions (5) formed in the multi-frame shape is the cell region (1). It is characterized by being widened toward the outer circumferential direction.

これにより、第１導電型カラム領域（４）のキャリアが増えるので、チャージバランス変化領域（２７）では第１導電型不純物の割合が第２導電型不純物の割合より大きくなる。このようにして、チャージバランス変化領域（２７）における不純物濃度のバランスを連続的に変化させることができる。   As a result, the number of carriers in the first conductivity type column region (4) increases, so that the proportion of the first conductivity type impurity in the charge balance change region (27) becomes larger than the proportion of the second conductivity type impurity. In this way, the balance of impurity concentration in the charge balance change region (27) can be continuously changed.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. 図１のＡ−Ａ断面図である。It is AA sectional drawing of FIG. 周辺領域のガードリングとツェナーダイオードを示した平面図である。It is the top view which showed the guard ring and Zener diode of the peripheral region. （ａ）は周辺領域におけるＰ型カラム領域の幅を一律に変化させた平面図であり、（ｂ）は周辺領域におけるＰ型カラム領域の幅を連続的に変化させた平面図である。(A) is a plan view in which the width of the P-type column region in the peripheral region is uniformly changed, and (b) is a plan view in which the width of the P-type column region in the peripheral region is continuously changed. 電位分割領域の長さと耐圧との関係を示した図である。It is the figure which showed the relationship between the length of an electric potential division area | region, and a proof pressure. 周辺領域に電位分割領域が設けられていない構造において、（ａ）は周辺領域におけるＮ型の不純物濃度が一定とされたときの電位分布のシミュレーション結果であり、（ｂ）は周辺領域におけるＮ型の不純物濃度が連続的に変化した構造の電位分布のシミュレーション結果を示した図である。In the structure in which the potential dividing region is not provided in the peripheral region, (a) is a simulation result of the potential distribution when the N-type impurity concentration in the peripheral region is constant, and (b) is the N-type in the peripheral region. It is the figure which showed the simulation result of the electric potential distribution of the structure where the impurity concentration of changed continuously. 図６の構造に電位分割領域を設けた構造における電位分布のシミュレーション結果を示した図である。It is the figure which showed the simulation result of the electric potential distribution in the structure which provided the electric potential division area | region in the structure of FIG. 周辺領域の余剰濃度と半導体装置の耐圧との関係を示した図である。It is the figure which showed the relationship between the surplus density | concentration of a peripheral region, and the proof pressure of a semiconductor device. 本発明の第２実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置のスーパージャンクション構造の平面図である。It is a top view of the super junction structure of the semiconductor device which concerns on 3rd Embodiment of this invention. （ａ）は本発明の第４実施形態に係る半導体装置の周辺領域の断面図であり、（ｂ）はガードリングが設けられていない半導体装置の周辺領域の断面図である。(A) is sectional drawing of the peripheral region of the semiconductor device which concerns on 4th Embodiment of this invention, (b) is sectional drawing of the peripheral region of the semiconductor device in which the guard ring is not provided. 図１１（ａ）および図１１（ｂ）に示される構造において、層間絶縁膜と絶縁層との間にトラップされる電荷Ｑと耐圧との関係を示した図である。FIG. 12 is a diagram showing a relationship between a charge Q trapped between an interlayer insulating film and an insulating layer and a withstand voltage in the structure shown in FIGS. 11A and 11B. 本発明の第５実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 5th embodiment of the present invention. 本発明の第６実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 6th embodiment of the present invention. 本発明の第７実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 7th Embodiment of this invention. 本発明の第８実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning an 8th embodiment of the present invention. （ａ）、（ｂ）は、共に、他の実施形態に係るスーパージャンクション構造のコーナー部近辺でのＮ型カラム領域の濃度分布を示した平面図である。(A), (b) is the top view which showed concentration distribution of the N type column area | region in the corner part vicinity of the super junction structure which concerns on other embodiment both.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型は本発明の第２導電型に対応している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings. The N type and N + type shown in the following embodiments correspond to the first conductivity type of the present invention, and the P type corresponds to the second conductivity type of the present invention.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体装置の平面図である。この図に示されるように、半導体装置は、半導体素子が形成されたセル領域１と、周辺領域２とを備えている。四角形状のセル領域１を囲うように、セル領域１の外周に周辺領域２が設けられている。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, the semiconductor device includes a cell region 1 in which a semiconductor element is formed and a peripheral region 2. A peripheral region 2 is provided on the outer periphery of the cell region 1 so as to surround the rectangular cell region 1.

図２は、図１のＡ−Ａ断面図であり、セル領域１の外縁部を含んだ周辺領域２の断面を示したものである。図２に示されるように、セル領域１には多数のＭＯＳＦＥＴが形成されている。   2 is a cross-sectional view taken along the line AA in FIG. 1 and shows a cross section of the peripheral region 2 including the outer edge portion of the cell region 1. As shown in FIG. 2, a number of MOSFETs are formed in the cell region 1.

まず、半導体装置は、Ｎ＋型のドレイン層３の上に、ドリフト領域としてＮ型カラム領域４およびＰ型カラム領域５が形成されていると共に、これらＮ型カラム領域４およびＰ型カラム領域５がドレイン層３の面方向と平行な一方向に繰り返し配置されたスーパージャンクション構造が構成された半導体基板６を備えている。   First, in the semiconductor device, an N-type column region 4 and a P-type column region 5 are formed as drift regions on an N + type drain layer 3, and the N-type column region 4 and the P-type column region 5 are A semiconductor substrate 6 having a super junction structure that is repeatedly arranged in one direction parallel to the surface direction of the drain layer 3 is provided.

また、スーパージャンクション構造の上にエピタキシャル成長により形成されたＰ型層７が設けられている。Ｐ型層７は、セル領域１と周辺領域２にわたって設けられている。一方、ドレイン層３においてスーパージャンクション構造とは反対側にドレイン電極８が形成されている。   A P-type layer 7 formed by epitaxial growth is provided on the super junction structure. The P-type layer 7 is provided over the cell region 1 and the peripheral region 2. On the other hand, a drain electrode 8 is formed on the opposite side of the drain layer 3 from the super junction structure.

セル領域１においては、半導体素子９としてトレンチゲート型のＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴの構造については一般的だが、簡単に説明すると、Ｐ型層７に形成されたＮ＋型ソース領域およびＰ型チャネル層を貫通してＮ型カラム領域４に達するトレンチ１０が形成され、このトレンチ１０の内壁表面にゲート絶縁膜とゲート層とが順に形成され、これらトレンチ１０、ゲート絶縁膜、およびゲート層からなるトレンチゲート構造が構成されている。Ｐ型チャネル層にはＰ型ボディ領域も形成されている。なお、このＭＯＳＦＥＴの構造は一例であり、他の構造でも良い。   In the cell region 1, a trench gate type MOSFET is formed as the semiconductor element 9. Although the structure of the MOSFET is general, in brief, a trench 10 that penetrates the N + type source region and the P type channel layer formed in the P type layer 7 and reaches the N type column region 4 is formed. A gate insulating film and a gate layer are sequentially formed on the inner wall surface of the trench 10, and a trench gate structure including the trench 10, the gate insulating film, and the gate layer is configured. A P-type body region is also formed in the P-type channel layer. Note that the structure of this MOSFET is an example, and other structures may be used.

トレンチ１０は、Ｎ型カラム領域４とＰ型カラム領域５とが接する面の面方向と、トレンチ１０が延設された延設方向とが平行になるように設けられている。さらに、１つのＮ型カラム領域４と当該Ｎ型カラム領域４に隣接する１つのＰ型カラム領域５とを一組のカラム構造と定義すると、トレンチゲート構造は一組のカラム構造毎に設けられている。   The trench 10 is provided so that the surface direction of the surface where the N-type column region 4 and the P-type column region 5 are in contact with the extending direction in which the trench 10 is extended. Further, if one N-type column region 4 and one P-type column region 5 adjacent to the N-type column region 4 are defined as a set of column structures, a trench gate structure is provided for each set of column structures. ing.

また、ゲート層上には、当該ゲート層を覆うと共にＰ型チャネル層が露出するコンタクトホールが設けられた層間絶縁膜１１が形成されている。層間絶縁膜１１は例えばＬＯＣＯＳである。そして、ソース電極１２がこの層間絶縁膜１１を覆うと共に、層間絶縁膜１１のコンタクトホールを介してＰ型チャネル層に接触するように形成されている。   On the gate layer, an interlayer insulating film 11 is formed which covers the gate layer and is provided with a contact hole exposing the P-type channel layer. The interlayer insulating film 11 is, for example, LOCOS. A source electrode 12 is formed so as to cover the interlayer insulating film 11 and to be in contact with the P-type channel layer through a contact hole of the interlayer insulating film 11.

一方、周辺領域２では、Ｐ型層７の上に層間絶縁膜１１が形成されている。この層間絶縁膜１１の厚みは例えば８００ｎｍである。層間絶縁膜１１の上には絶縁層１３が形成され、この絶縁層１３の上に例えば４００ｎｍの厚さのポリシリコン層１４が形成されている。絶縁層１３は例えばＢＰＳＧである。このポリシリコン層１４は配線としてパターニングされており、セル領域１側からゲート配線１５とフィールドプレート１６とが順にレイアウトされている。   On the other hand, in the peripheral region 2, an interlayer insulating film 11 is formed on the P-type layer 7. The thickness of this interlayer insulating film 11 is, for example, 800 nm. An insulating layer 13 is formed on the interlayer insulating film 11, and a polysilicon layer 14 having a thickness of, for example, 400 nm is formed on the insulating layer 13. The insulating layer 13 is BPSG, for example. The polysilicon layer 14 is patterned as a wiring, and a gate wiring 15 and a field plate 16 are sequentially laid out from the cell region 1 side.

ゲート配線１５はゲート層と電気的に接続されており、ゲート配線１５の上にはゲート電極１７が形成されている。フィールドプレート１６の上にはソース電極１２と電気的に接続された中継電極１８が形成されている。   The gate wiring 15 is electrically connected to the gate layer, and a gate electrode 17 is formed on the gate wiring 15. A relay electrode 18 that is electrically connected to the source electrode 12 is formed on the field plate 16.

ポリシリコン層１４のうちフィールドプレート１６よりも外側には、複数のガードリング１９がセル領域１とは反対側に向かって等間隔でレイアウトされている。ガードリング１９は、例えば導電領域としてセル領域１を囲うように多段に連ねられて並べられている。なお、ガードリング１９として、例えばＮ型の導電領域、Ｐ型の導電領域、または金属等を採用しても良い。   A plurality of guard rings 19 are laid out at equal intervals toward the side opposite to the cell region 1 outside the field plate 16 in the polysilicon layer 14. For example, the guard rings 19 are arranged in multiple stages so as to surround the cell region 1 as a conductive region. As the guard ring 19, for example, an N-type conductive region, a P-type conductive region, or a metal may be employed.

さらに、ポリシリコン層１４のうち最も外側に最外周リング２０がレイアウトされ、この最外周リング２０の上に最外周電極（ＥＱＲ）２１が形成されている。最外周リング２０は、複数のガードリング１９のうち最も最外周電極２１側のガードリング１９と電気的に接続されている。   Further, an outermost peripheral ring 20 is laid out on the outermost side of the polysilicon layer 14, and an outermost peripheral electrode (EQR) 21 is formed on the outermost peripheral ring 20. The outermost ring 20 is electrically connected to the guard ring 19 closest to the outermost electrode 21 among the plurality of guard rings 19.

この最外周電極２１は半導体装置の外縁部側すなわち周辺領域２の最外縁部に位置している。そして、最外周電極２１は、Ｐ型層７と同じ層に設けられたＮ＋型領域２２を介してドリフト領域の周囲に位置するＮ型のエピタキシャル領域に電気的に接続されている。   The outermost peripheral electrode 21 is located on the outer edge side of the semiconductor device, that is, on the outermost edge portion of the peripheral region 2. The outermost peripheral electrode 21 is electrically connected to an N type epitaxial region located around the drift region via an N + type region 22 provided in the same layer as the P type layer 7.

ゲート配線１５、フィールドプレート１６、複数のガードリング１９、および最外周リング２０は絶縁層１３に覆われていると共に、ゲート配線１５、フィールドプレート１６、および最外周リング２０の一部が絶縁層１３から露出している。絶縁層１３のトータルの厚みは例えば８００ｎｍである。ゲート電極１７や中継電極１８は絶縁層１３の開口部を介してゲート配線１５やフィールドプレート１６に接続されている。   The gate wiring 15, the field plate 16, the plurality of guard rings 19, and the outermost peripheral ring 20 are covered with the insulating layer 13, and the gate wiring 15, the field plate 16, and a part of the outermost peripheral ring 20 are part of the insulating layer 13. Is exposed from. The total thickness of the insulating layer 13 is, for example, 800 nm. The gate electrode 17 and the relay electrode 18 are connected to the gate wiring 15 and the field plate 16 through the opening of the insulating layer 13.

また、最外周電極２１は、半導体基板６の厚み方向（基板法線方向）から見てスーパージャンクション構造と重なるように設けられている。これにより、スーパージャンクション構造の電位分布の広がりが最外周電極２１によって抑えられる。   The outermost peripheral electrode 21 is provided so as to overlap the super junction structure when viewed from the thickness direction (substrate normal direction) of the semiconductor substrate 6. Thereby, the spread of the potential distribution of the super junction structure is suppressed by the outermost peripheral electrode 21.

上記のように周辺領域２においてポリシリコン層１４がレイアウトされた領域のうち、複数のガードリング１９がレイアウトされた領域が電位分割領域２３とされている。すなわち、電位分割領域２３は、Ｐ型層７の上方（絶縁層１３側）における領域であり、ソース電極１２（中継電極１８）と最外周電極２１とを電気的に接続すると共にソース電極１２（中継電極１８）と最外周電極２１との間の電圧を複数段に分割する領域である。なお、周辺領域２の長さが例えば２５０μｍであり、電位分割領域２３の長さは例えば１００μｍである。   Of the regions where the polysilicon layer 14 is laid out in the peripheral region 2 as described above, the region where the plurality of guard rings 19 are laid out is the potential dividing region 23. That is, the potential division region 23 is a region above the P-type layer 7 (on the insulating layer 13 side), and electrically connects the source electrode 12 (relay electrode 18) and the outermost peripheral electrode 21 and at the same time the source electrode 12 ( This is a region where the voltage between the relay electrode 18) and the outermost peripheral electrode 21 is divided into a plurality of stages. Note that the length of the peripheral region 2 is, for example, 250 μm, and the length of the potential division region 23 is, for example, 100 μm.

電圧を複数段に分割するために、各ガードリング１９は所望の耐圧を確保したツェナーダイオード２４によってそれぞれ接続されている。本実施形態では、ツェナーダイオード２４は、半導体装置の外径方向に素子電位が分配されるように設けられている。１つのガードリング１９と隣接するガードリング１９とを繋ぐ１段のツェナーダイオード２４の耐圧は例えば３０Ｖである。このようなツェナーダイオード２４を用いて、例えば６００Ｖの電圧を分割する。   In order to divide the voltage into a plurality of stages, each guard ring 19 is connected by a Zener diode 24 that secures a desired breakdown voltage. In the present embodiment, the Zener diode 24 is provided so that the element potential is distributed in the outer diameter direction of the semiconductor device. The withstand voltage of the one-stage Zener diode 24 that connects one guard ring 19 and the adjacent guard ring 19 is, for example, 30V. Using such a Zener diode 24, for example, a voltage of 600 V is divided.

また、複数のガードリング１９は電位分割領域２３においてソース電極１２（中継電極１８）側から最外周電極２１側に向かって等間隔で配置されている。このため、電位分割領域２３は、ソース電極１２（中継電極１８）側から最外周電極２１側に向かって、等間隔でソース電極１２（中継電極１８）と最外周電極２１との間の電圧を複数段に分割する。これにより、電位分割領域２３においてソース電極１２（中継電極１８）側から最外周電極２１側に向かって等間隔で電位を固定できるので、耐圧低下に対する不純物濃度のばらつきのマージン（チャージバランスマージン）を広く確保することができる。   The plurality of guard rings 19 are arranged at equal intervals from the source electrode 12 (relay electrode 18) side to the outermost peripheral electrode 21 side in the potential dividing region 23. For this reason, the potential dividing region 23 applies a voltage between the source electrode 12 (relay electrode 18) and the outermost peripheral electrode 21 at equal intervals from the source electrode 12 (relay electrode 18) side to the outermost peripheral electrode 21 side. Divide into multiple stages. Thereby, the potential can be fixed at equal intervals from the source electrode 12 (relay electrode 18) side to the outermost peripheral electrode 21 side in the potential division region 23, so that a margin (charge balance margin) of variation in impurity concentration with respect to a decrease in breakdown voltage can be obtained. Widely secured.

なお、ガードリング１９を等間隔で配置するレイアウトは一例であり、電位分割領域２３において半導体基板６に発生する電位分布を等間隔に固定できれば、ガードリング１９は等間隔に配置されていなくても良い。   The layout in which the guard rings 19 are arranged at equal intervals is an example. If the potential distribution generated in the semiconductor substrate 6 in the potential dividing region 23 can be fixed at equal intervals, the guard rings 19 may not be arranged at equal intervals. good.

図３は、図２の周辺領域２の一部を拡大した平面図であり、特にガードリング１９とツェナーダイオード２４を示した平面図である。この図に示されるように、ツェナーダイオード２４は、一方のガードリング１９と他方のガードリング１９との間に、ガードリング１９の延設方向に沿って交互に並べられたＮ型領域２５とＰ型領域２６とで構成されている。これらＮ型領域２５およびＰ型領域２６はポリシリコンに対するイオン注入によって形成されている。このように、ツェナーダイオード２４が直列に並べられていることで、各ガードリング１９の各段の電位が分割されている。   FIG. 3 is an enlarged plan view of a part of the peripheral region 2 of FIG. 2, in particular, a plan view showing the guard ring 19 and the Zener diode 24. As shown in this figure, the Zener diode 24 includes N-type regions 25 and P arranged alternately between one guard ring 19 and the other guard ring 19 along the extending direction of the guard ring 19. It consists of a mold region 26. These N-type region 25 and P-type region 26 are formed by ion implantation into polysilicon. In this way, the Zener diodes 24 are arranged in series, so that the potential of each stage of each guard ring 19 is divided.

続いて、半導体基板６のスーパージャンクション構造のチャージバランスについて説明する。まず、本実施形態では、スーパージャンクション構造を構成するＮ型カラム領域４およびＰ型カラム領域５は、セル領域１と周辺領域２の全体にわたって繰り返し配置されている。Ｎ型カラム領域４およびＰ型カラム領域５の深さは例えば４７μｍであり、ピッチは７μｍである。   Next, the charge balance of the super junction structure of the semiconductor substrate 6 will be described. First, in this embodiment, the N-type column region 4 and the P-type column region 5 constituting the super junction structure are repeatedly arranged over the entire cell region 1 and the peripheral region 2. The depth of the N-type column region 4 and the P-type column region 5 is, for example, 47 μm and the pitch is 7 μm.

そして、セル領域１では、Ｎ型カラム領域４とＰ型カラム領域５との不純物濃度はそれぞれ同じであり、ＰＮカラムはＰキャリア数、Ｎキャリア数が一致している、すなわち、ＰＮカラムのチャージバランス条件が一致している。例えば、Ｎ型カラム領域４およびＰ型カラム領域５の不純物濃度はそれぞれ５×１０１５ｃｍ−３である。   In the cell region 1, the N-type column region 4 and the P-type column region 5 have the same impurity concentration, and the PN column has the same number of P carriers and the same number of N carriers. Balance conditions are met. For example, the impurity concentration of the N-type column region 4 and the P-type column region 5 is 5 × 10 15 cm −3, respectively.

一方、周辺領域２では、Ｎ型カラム領域４とＰ型カラム領域５との不純物濃度のバランスがセル領域１側とは反対側に向かって連続的に変化する領域が設けられている。この領域は、Ｐ型層７の下方（ドレイン層３側）の領域であり、チャージバランス変化領域２７とされている。なお、最外周電極２１は、このチャージバランス変化領域２７の周囲に位置している。   On the other hand, the peripheral region 2 is provided with a region in which the balance of impurity concentration between the N-type column region 4 and the P-type column region 5 continuously changes toward the side opposite to the cell region 1 side. This region is a region below the P-type layer 7 (on the drain layer 3 side) and is a charge balance change region 27. The outermost peripheral electrode 21 is located around the charge balance change region 27.

ここで、周辺領域２のチャージバランス変化領域２７において不純物濃度のバランスがセル領域１側とは反対側に向かって連続的に変化する。これについて、図４を参照して説明する。周辺領域２に位置するスーパージャンクション構造の平面レイアウトの例を図４（ａ）と図４（ｂ）とにそれぞれ示す。なお、図４では周辺領域２を「Ｎリッチ領域」と表現している。また、ドリフト領域の周囲のＮ型のエピタキシャル領域を「Ｎエピ領域」と表現している。   Here, in the charge balance changing region 27 of the peripheral region 2, the impurity concentration balance continuously changes toward the side opposite to the cell region 1 side. This will be described with reference to FIG. Examples of the planar layout of the super junction structure located in the peripheral region 2 are shown in FIGS. 4 (a) and 4 (b), respectively. In FIG. 4, the peripheral region 2 is expressed as an “N rich region”. An N type epitaxial region around the drift region is expressed as an “N epi region”.

Ｎ型カラム領域４およびＰ型カラム領域５が繰り返し配置された方向を繰り返し方向とすると、図４（ａ）では、繰り返し方向において、周辺領域２に位置するＰ型カラム領域５の幅が、セル領域１に位置するＰ型カラム領域５の幅よりも一律に狭くなっている。しかしながら、周辺領域２ではＰ型カラム領域５の幅は一定であるので、周辺領域２のチャージバランス変化領域２７では不純物濃度のバランスは変化せずに一定である。   Assuming that the direction in which the N-type column region 4 and the P-type column region 5 are repeatedly arranged is a repeat direction, in FIG. 4A, in the repeat direction, the width of the P-type column region 5 located in the peripheral region 2 is the cell. The width is uniformly narrower than the width of the P-type column region 5 located in the region 1. However, since the width of the P-type column region 5 is constant in the peripheral region 2, the balance of the impurity concentration is constant in the charge balance changing region 27 of the peripheral region 2 without changing.

一方、図４（ｂ）では、周辺領域２において、ドレイン層３の面方向において繰り返し方向に垂直な方向におけるＰ型カラム領域５の幅が当該Ｐ型カラム領域５の端部５ａに向かって連続的に狭くなっている。つまり、Ｐ型カラム領域５の端部５ａは当該垂直な方向で先細りになっている。言い換えると、当該垂直な方向におけるＮ型カラム領域４の幅が連続的に広くなっている。これにより、周辺領域２ではセル領域１から離れるほどＮ型カラム領域４の体積が連続的に増えるので、繰り返し方向にＮ型よりに不純物濃度のバランスが崩れる。すなわち、Ｎ型が支配的になり、周辺領域２の最外縁部側に向かってＮリッチとなる。このように、Ｐ型カラム領域５の平面レイアウトによって、チャージバランス変化領域２７における不純物濃度のバランスが連続的に変化している。   On the other hand, in FIG. 4B, in the peripheral region 2, the width of the P-type column region 5 in the direction perpendicular to the repeating direction in the surface direction of the drain layer 3 continues toward the end portion 5 a of the P-type column region 5. It becomes narrower. That is, the end portion 5a of the P-type column region 5 is tapered in the vertical direction. In other words, the width of the N-type column region 4 in the vertical direction is continuously increased. As a result, the volume of the N-type column region 4 continuously increases in the peripheral region 2 as the distance from the cell region 1 increases, so that the impurity concentration is more imbalanced than the N-type in the repetition direction. That is, the N type becomes dominant and becomes N rich toward the outermost edge side of the peripheral region 2. As described above, the balance of the impurity concentration in the charge balance changing region 27 continuously changes depending on the planar layout of the P-type column region 5.

そして、本実施形態では、電位分割領域２３は、半導体基板６の厚み方向から見てチャージバランス変化領域２７と重なるように配置されている。   In the present embodiment, the potential division region 23 is disposed so as to overlap the charge balance change region 27 when viewed from the thickness direction of the semiconductor substrate 6.

また、発明者らは、電位分割領域２３の長さと耐圧との関係を調べた。その結果を図５に示す。「電位分割領域２３の長さ」とはドレイン層３の面方向におけるセル領域１側から最外周電極２１側までの電位分割領域２３の長さに相当する。   In addition, the inventors examined the relationship between the length of the potential division region 23 and the breakdown voltage. The result is shown in FIG. The “length of the potential dividing region 23” corresponds to the length of the potential dividing region 23 from the cell region 1 side to the outermost peripheral electrode 21 side in the surface direction of the drain layer 3.

そして、図５を見てみると、電位分割領域２３の長さが５０μｍ以上で耐圧が安定して確保している。ここで、５０μｍという長さは、Ｐ型層７の表面からドレイン層３に達する深さより長い値である。   Then, when looking at FIG. 5, the length of the potential dividing region 23 is 50 μm or more, and the breakdown voltage is stably secured. Here, the length of 50 μm is a value longer than the depth reaching the drain layer 3 from the surface of the P-type layer 7.

すなわち、電位分割領域２３の長さが短い場合には周辺領域２によって耐圧が決定してしまうが、電位分割領域２３の長さがＰ型層７の表面からドレイン層３に達する深さよりも長い場合は６００Ｖ以上の安定した耐圧を得ることができ、周辺領域２における耐圧を確実に確保できる。したがって、上述の電位分割領域２３の長さはＰ型層７の表面からドレイン層３に達する深さよりも長くなっている。   That is, when the length of the potential division region 23 is short, the breakdown voltage is determined by the peripheral region 2, but the length of the potential division region 23 is longer than the depth reaching the drain layer 3 from the surface of the P-type layer 7. In this case, a stable withstand voltage of 600 V or more can be obtained, and the withstand voltage in the peripheral region 2 can be reliably ensured. Therefore, the length of the potential dividing region 23 is longer than the depth reaching the drain layer 3 from the surface of the P-type layer 7.

続いて、発明者らは、周辺領域２における電位分割領域２３の有無、および、周辺領域２におけるチャージバランス変化領域２７の有無における半導体装置の耐圧を調べた。その結果を図６〜図８に示す。   Subsequently, the inventors examined the breakdown voltage of the semiconductor device in the presence or absence of the potential division region 23 in the peripheral region 2 and in the presence or absence of the charge balance change region 27 in the peripheral region 2. The results are shown in FIGS.

まず、図６は周辺領域２に電位分割領域２３（ガードリング１９およびツェナーダイオード２４）が設けられていないと共に、周辺領域２におけるＮ型カラム領域４の不純物濃度がＰ型カラム領域５の不純物濃度よりも例えば１０％高くされた構造の電位分布のシミュレーション結果である。   First, in FIG. 6, the potential dividing region 23 (the guard ring 19 and the Zener diode 24) is not provided in the peripheral region 2, and the impurity concentration of the N-type column region 4 in the peripheral region 2 is the impurity concentration of the P-type column region 5. For example, this is a simulation result of the potential distribution of a structure that is 10% higher than that of FIG.

図６（ａ）は周辺領域２のスーパージャンクション構造が図４（ａ）に示されるレイアウトの構造におけるシミュレーション結果である。すなわち、余剰濃度＝｛（Ｎ型カラム領域４の不純物量）−（Ｐ型カラム領域５の不純物量）｝/（カラム部の体積）から求められる余剰濃度が周辺領域２において一律である構造の電位分布を示している。この結果を見ると、周辺領域２のうちセル領域１側に等電位線が集中しており、電界集中が起こる可能性があることがわかる。   FIG. 6A shows a simulation result in a layout structure in which the super junction structure of the peripheral region 2 is shown in FIG. That is, the surplus concentration = {(the impurity amount in the N-type column region 4) − (the impurity amount in the P-type column region 5)} / (the volume of the column portion) / the structure in which the surplus concentration obtained in the peripheral region 2 is uniform. The potential distribution is shown. From this result, it can be seen that equipotential lines are concentrated on the cell region 1 side in the peripheral region 2, and there is a possibility that electric field concentration occurs.

これに対し、図６（ｂ）は周辺領域２のスーパージャンクション構造が図４（ｂ）に示されるレイアウトの構造におけるシミュレーション結果である。すなわち、周辺領域２のチャージバランス変化領域２７では不純物濃度のバランスが連続的に変化する構造のシミュレーション結果である。この結果を見ると、周辺領域２のセル領域１側から等電位線が少しずつ変化している。   On the other hand, FIG. 6B shows a simulation result in the layout structure in which the super junction structure of the peripheral region 2 is shown in FIG. That is, it is a simulation result of a structure in which the balance of impurity concentration continuously changes in the charge balance changing region 27 of the peripheral region 2. Looking at this result, the equipotential lines gradually change from the cell region 1 side of the peripheral region 2.

上記のような電位分布の構造にガードリング１９を設けた構造の電位分布のシミュレーション結果を図７に示す。ガードリング１９が設けられるので、スーパージャンクション構造のうちのガードリング１９側の電位が固定される。   FIG. 7 shows a simulation result of the potential distribution of the structure in which the guard ring 19 is provided in the structure of the potential distribution as described above. Since the guard ring 19 is provided, the potential on the guard ring 19 side of the super junction structure is fixed.

そして、図７（ａ）は図６（ａ）の構造にガードリング１９を設けた構造におけるシミュレーション結果を示している。この結果を見てみると、周辺領域２における等電位線が滑らかに描かれておらず、等電位線の間隔が不均一になっている。   FIG. 7A shows a simulation result in a structure in which the guard ring 19 is provided in the structure of FIG. Looking at this result, the equipotential lines in the peripheral region 2 are not drawn smoothly, and the intervals between the equipotential lines are not uniform.

一方、図７（ｂ）は図６（ｂ）の構造に等間隔で電位を固定したガードリング１９を設けた構造におけるシミュレーション結果を示している。この結果を見てみると、スーパージャンクション構造における等電位線は滑らかに描かれ、等電位線の間隔も均一になっている。   On the other hand, FIG. 7B shows a simulation result in a structure in which a guard ring 19 in which potentials are fixed at equal intervals is added to the structure in FIG. 6B. Looking at this result, the equipotential lines in the super junction structure are drawn smoothly, and the equipotential lines are evenly spaced.

また、図８は周辺領域２の余剰濃度と半導体装置の耐圧との関係を示した図である。なお、図８ではガードリング１９が設けられていない構造の耐圧が破線で示され、ガードリング１９が設けられた構造の耐圧が実線で示されている。   FIG. 8 is a diagram showing the relationship between the excess concentration in the peripheral region 2 and the breakdown voltage of the semiconductor device. In FIG. 8, the breakdown voltage of the structure without the guard ring 19 is shown by a broken line, and the breakdown voltage of the structure with the guard ring 19 is shown by a solid line.

図８（ａ）は、チャージバランス変化領域２７が設けられていない構造において、ガードリング１９の有無による耐圧を示している。この結果を見ると、周辺領域２の余剰濃度の変化に関係無く、ガードリング１９の有無で耐圧に差が生じてしまうことがわかる。これは、周辺領域２のスーパージャンクション構造により形成されるシリコン表面の電位分布とガードリング１９が規定する表面電位分布が一致しない為に、周辺領域２のスーパージャンクション構造により形成される電位分布が影響を受けたからであり、図８（ａ）の場合には周辺領域２のうちの最外周リング２０の近傍で耐圧が低下している。   FIG. 8A shows the breakdown voltage due to the presence or absence of the guard ring 19 in a structure in which the charge balance change region 27 is not provided. From this result, it can be seen that there is a difference in the withstand voltage depending on the presence or absence of the guard ring 19 regardless of the change in the excess concentration in the peripheral region 2. This is because the potential distribution formed by the super junction structure in the peripheral region 2 is affected because the potential distribution on the silicon surface formed by the super junction structure in the peripheral region 2 does not match the surface potential distribution defined by the guard ring 19. In the case of FIG. 8A, the breakdown voltage is reduced in the vicinity of the outermost peripheral ring 20 in the peripheral region 2.

これに対し、図８（ｂ）は、チャージバランス変化領域２７が設けられた構造において、ガードリング１９の有無による耐圧を示している。この結果を見ると、周辺領域２の余剰濃度が変化したとしても、ガードリング１９の有無で耐圧に差は生じない。このように、周辺領域２のスーパージャンクション構造により形成されるシリコン表面の電位分布とガードリング１９が規定する表面電位分布とを一致させることで、耐圧低下に対する不純物濃度のばらつきのマージン（チャージバランスマージン）を広く確保することができる。本実施形態では、上述のように、周辺領域２の不純物濃度のバランスが連続的に変化する構造としつつガードリング１９を等間隔で配置することにより、周辺領域２におけるスーパージャンクション構造の表面電位分布を共に等間隔にしている。   On the other hand, FIG. 8B shows the breakdown voltage due to the presence or absence of the guard ring 19 in the structure in which the charge balance change region 27 is provided. Looking at this result, even if the surplus concentration in the peripheral region 2 changes, there is no difference in the withstand voltage with or without the guard ring 19. Thus, by matching the potential distribution on the silicon surface formed by the super junction structure in the peripheral region 2 with the surface potential distribution defined by the guard ring 19, a margin of variation in impurity concentration with respect to a decrease in breakdown voltage (charge balance margin). ) Can be secured widely. In the present embodiment, as described above, the surface potential distribution of the super junction structure in the peripheral region 2 is obtained by arranging the guard rings 19 at equal intervals while having a structure in which the balance of the impurity concentration in the peripheral region 2 continuously changes. Are equally spaced.

次に、半導体基板６にチャージバランス変化領域２７を備え、層間絶縁膜１１の上に電位分割領域２３を備えた半導体装置の製造方法について説明する。まず、スーパージャンクション構造を備えた半導体基板６を用意する。ここで、周辺領域２に対応するスーパージャンクション構造が例えば図４（ｂ）の平面レイアウトになっていることにより、周辺領域２におけるチャージバランス変化領域２７の不純物濃度のバランスが連続的に変化しているものを用意する。   Next, a method for manufacturing a semiconductor device in which the semiconductor substrate 6 includes the charge balance change region 27 and the potential division region 23 on the interlayer insulating film 11 will be described. First, a semiconductor substrate 6 having a super junction structure is prepared. Here, since the super junction structure corresponding to the peripheral region 2 has the planar layout of FIG. 4B, for example, the balance of the impurity concentration of the charge balance changing region 27 in the peripheral region 2 continuously changes. Prepare what you have.

そして、セル領域１の半導体素子を通常の半導体プロセスにより形成する。また、半導体基板６においてセル領域１の外周にＰ型層７を形成し、当該Ｐ型層７上に層間絶縁膜１１を形成する。   Then, the semiconductor element in the cell region 1 is formed by a normal semiconductor process. In addition, a P-type layer 7 is formed on the outer periphery of the cell region 1 in the semiconductor substrate 6, and an interlayer insulating film 11 is formed on the P-type layer 7.

この後、層間絶縁膜１１の上に絶縁層１３およびポリシリコン層１４を形成し、ポリシリコン層１４をゲート配線１５とフィールドプレート１６と複数のガードリング１９と最外周リング２０にレイアウトする。また、各ガードリング１９の間を連結するようにポリシリコン層１４を残す。ここで、電位分割領域２３に位置する複数のガードリング１９がチャージバランス変化領域２７の上に位置するように各ガードリング１９をレイアウトする。   Thereafter, an insulating layer 13 and a polysilicon layer 14 are formed on the interlayer insulating film 11, and the polysilicon layer 14 is laid out on the gate wiring 15, the field plate 16, the plurality of guard rings 19, and the outermost peripheral ring 20. Further, the polysilicon layer 14 is left so as to connect the guard rings 19. Here, each guard ring 19 is laid out so that a plurality of guard rings 19 positioned in the potential division region 23 are positioned on the charge balance change region 27.

そして、各ガードリング１９の間のポリシリコン層１４にイオン注入を行うことでＮ型領域２５とＰ型領域２６とをガードリング１９の延設方向に沿って交互に形成する。続いて、各ガードリング１９、Ｎ型領域２５、およびＰ型領域２６を覆うようにさらに絶縁層１３を形成して一部を開口し、セル領域１から周辺領域２の全体でソース電極１２、ゲート電極１７、中継電極１８、および最外周電極２１をまとめて形成する。こうして図１〜図３に示される半導体装置が完成する。   Then, N-type regions 25 and P-type regions 26 are alternately formed along the extending direction of the guard ring 19 by performing ion implantation into the polysilicon layer 14 between the guard rings 19. Subsequently, an insulating layer 13 is further formed so as to cover each guard ring 19, the N-type region 25, and the P-type region 26, and a part of the insulating layer 13 is opened, and the source electrode 12, the entire cell region 1 to the peripheral region 2, The gate electrode 17, the relay electrode 18, and the outermost peripheral electrode 21 are formed together. Thus, the semiconductor device shown in FIGS. 1 to 3 is completed.

以上説明したように、本実施形態では、周辺領域２に不純物濃度のバランスが連続的に変化するチャージバランス変化領域２７を設け、この上にソース電極１２とドレイン電極８との間の電圧を複数に分割する電位分割領域２３を設けたことが特徴となっている。   As described above, in the present embodiment, the charge balance changing region 27 in which the balance of impurity concentration continuously changes is provided in the peripheral region 2, and a plurality of voltages between the source electrode 12 and the drain electrode 8 are provided thereon. It is characterized in that a potential dividing region 23 to be divided is provided.

このように、不純物濃度が連続的に変化するチャージバランス変化領域２７の上に電位分割領域２３が位置しているので、周辺領域２において層間絶縁膜１１と絶縁層１３との間にトラップされる電荷の影響に対する遮蔽効果を実現でき、ひいては耐圧の変動を防ぐことができる。したがって、周辺領域２に電界を集中させずに耐圧を確保することができる。   Thus, since the potential dividing region 23 is located on the charge balance changing region 27 in which the impurity concentration continuously changes, it is trapped between the interlayer insulating film 11 and the insulating layer 13 in the peripheral region 2. It is possible to realize a shielding effect against the influence of electric charges and to prevent fluctuations in breakdown voltage. Therefore, a withstand voltage can be secured without concentrating the electric field on the peripheral region 2.

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、Ｎ型カラム領域４が特許請求の範囲の「第１導電型カラム領域」に対応し、Ｐ型カラム領域５が特許請求の範囲の「第２導電型カラム領域」に対応する。また、ソース電極１２が特許請求の範囲の「素子電極」に対応する。   As for the correspondence between the description of the present embodiment and the description of the claims, the N-type column region 4 corresponds to the “first conductivity type column region” in the claims, and the P-type column region 5 This corresponds to the “second conductivity type column region” in the claims. The source electrode 12 corresponds to an “element electrode” in the claims.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図９は、本実施形態に係る半導体装置の断面図である。なお、図９では、電極間の配線やツェナーダイオード２４を省略している。 (Second Embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 9 is a cross-sectional view of the semiconductor device according to the present embodiment. In FIG. 9, the wiring between the electrodes and the Zener diode 24 are omitted.

図９に示されるように、本実施形態では、ドレイン層３の面方向においてＮ型カラム領域４とＰ型カラム領域５との繰り返し方向に垂直な方向に延設された各ガードリング１９が半導体基板６の厚み方向から見てＰ型カラム領域５とオーバーラップしている。このように、Ｐ型カラム領域５の上方にガードリング１９の端部が位置していても良い。   As shown in FIG. 9, in this embodiment, each guard ring 19 extending in a direction perpendicular to the repeating direction of the N-type column region 4 and the P-type column region 5 in the surface direction of the drain layer 3 is a semiconductor. It overlaps with the P-type column region 5 when viewed from the thickness direction of the substrate 6. Thus, the end of the guard ring 19 may be positioned above the P-type column region 5.

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。図１０は周辺領域２に位置する本実施形態に係るスーパージャンクション構造のレイアウトを示した平面図である。図１０に示されるように、周辺領域２では、スーパージャンクション構造を構成するＮ型カラム領域４およびＰ型カラム領域５は、セル領域１を囲むリング状（多重枠状）にレイアウトされている。そして、セル領域１とは反対側に向かってＮ型カラム領域４およびＰ型カラム領域５が繰り返し配置されている。 (Third embodiment)
In the present embodiment, parts different from the first and second embodiments will be described. FIG. 10 is a plan view showing a layout of the super junction structure according to this embodiment located in the peripheral region 2. As shown in FIG. 10, in the peripheral region 2, the N-type column region 4 and the P-type column region 5 constituting the super junction structure are laid out in a ring shape (multiple frame shape) surrounding the cell region 1. An N-type column region 4 and a P-type column region 5 are repeatedly arranged toward the side opposite to the cell region 1.

ここで、図１０（ａ）では、Ｎ型カラム領域４およびＰ型カラム領域５が繰り返し配置された繰り返し方向において、Ｎ型カラム領域４およびＰ型カラム領域５の幅がそれぞれ一定であり、Ｎ型カラム領域４が等間隔で配置されている。この配置では、周辺領域２のチャージバランス変化領域２７では不純物濃度のバランスに変化はない。   Here, in FIG. 10A, the widths of the N-type column region 4 and the P-type column region 5 are constant in the repeating direction in which the N-type column region 4 and the P-type column region 5 are repeatedly arranged, and N The mold column regions 4 are arranged at equal intervals. In this arrangement, there is no change in the impurity concentration balance in the charge balance changing region 27 in the peripheral region 2.

一方、図１０（ｂ）では、繰り返し方向において、セル領域１から離れるに従って、チャージバランス変化領域２７のＮ型カラム領域４の幅が広くなっていく。言い換えると、セル領域１から離れるに従って、Ｐ型カラム領域５の配置間隔が広くなっていく。これにより、Ｎ型カラム領域４のキャリアが増えるので、チャージバランス変化領域２７ではＮリッチとなる。このようにして、チャージバランス変化領域２７における不純物濃度のバランスを連続的に変化させることができる。   On the other hand, in FIG. 10B, the width of the N-type column region 4 of the charge balance changing region 27 becomes wider as the distance from the cell region 1 increases in the repetition direction. In other words, the distance between the P-type column regions 5 increases as the distance from the cell region 1 increases. As a result, the number of carriers in the N-type column region 4 increases, and the charge balance change region 27 becomes N-rich. In this way, the impurity concentration balance in the charge balance change region 27 can be continuously changed.

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。上記各実施形態では、電位分割素子であるツェナーダイオード２４で各ガードリング１９をそれぞれ接続していたが、本実施形態では抵抗で各ガードリング１９を接続している。 (Fourth embodiment)
In the present embodiment, parts different from the first to third embodiments will be described. In each of the above embodiments, each guard ring 19 is connected by the Zener diode 24 that is a potential dividing element, but in the present embodiment, each guard ring 19 is connected by a resistor.

図１１（ａ）は、本実施形態に係る半導体装置の周辺領域２における断面図である。この図に示されるように、本実施形態ではゲート電極１７とドレイン電極８とが電位分割領域２３で電位分割されている。また、電位分割素子として抵抗２８が用いられている。抵抗値は例えば１×１０１０Ωである。   FIG. 11A is a cross-sectional view in the peripheral region 2 of the semiconductor device according to the present embodiment. As shown in this figure, in this embodiment, the gate electrode 17 and the drain electrode 8 are potential-divided by the potential-dividing region 23. A resistor 28 is used as a potential dividing element. The resistance value is, for example, 1 × 1010Ω.

発明者らは、図１１（ａ）に示された周辺領域２の構造において、電位分割領域２３の有無による耐圧を調べた。その結果を図１２に示す。図１２は、層間絶縁膜１１と絶縁層１３との間にトラップされる電荷Ｑと耐圧との関係を示している。この図に示されるように、図１１（ｂ）に示された電位分割領域２３が設けられていない構造では、電荷Ｑの存在に応じて耐圧が不安定に変化してしまう。一方、図１１に示すように電位分割領域２３を設けた構造では、電荷Ｑの存在に依存せずに一定の耐圧が得られることがわかった。   The inventors examined the breakdown voltage depending on the presence or absence of the potential division region 23 in the structure of the peripheral region 2 shown in FIG. The result is shown in FIG. FIG. 12 shows the relationship between the charge Q trapped between the interlayer insulating film 11 and the insulating layer 13 and the withstand voltage. As shown in this figure, in the structure in which the potential division region 23 shown in FIG. 11B is not provided, the breakdown voltage changes in an unstable manner according to the presence of the charge Q. On the other hand, as shown in FIG. 11, it was found that a constant breakdown voltage can be obtained without depending on the presence of the charge Q in the structure in which the potential dividing region 23 is provided.

なお、電位分割素子としてツェナーダイオード２４を用いた構造においても図１２と同じ結果が得られた。   Note that the same results as in FIG. 12 were obtained in the structure using the Zener diode 24 as the potential dividing element.

以上のように、電位分割素子として抵抗２８を用いても良い。抵抗２８としては、第１実施形態で示されたツェナーダイオード２４を形成する際の不純物濃度を低くすることによりツェナーダイオード２４を構成するＮ型領域２５およびＰ型領域２６を抵抗２８とすることができる。   As described above, the resistor 28 may be used as the potential dividing element. As the resistor 28, the N-type region 25 and the P-type region 26 constituting the Zener diode 24 may be used as the resistor 28 by lowering the impurity concentration when forming the Zener diode 24 shown in the first embodiment. it can.

また、ゲート電極１７とドレイン電極８との間の電圧を分割しているので、ガードリング１９とソース電極１２とを接続するための中継電極１８が不要となる。したがって、その分だけ半導体装置を小型化できる。   Further, since the voltage between the gate electrode 17 and the drain electrode 8 is divided, the relay electrode 18 for connecting the guard ring 19 and the source electrode 12 becomes unnecessary. Therefore, the semiconductor device can be downsized accordingly.

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ゲート電極１７が特許請求の範囲の「素子電極」に対応する。   As for the correspondence between the description of this embodiment and the description of the claims, the gate electrode 17 corresponds to the “element electrode” in the claims.

（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分について説明する。図１３は、本発明の第５実施形態に係る半導体装置の平面図である。この図に示されるように、本実施形態では、１本のガードリング１９を渦巻状に配置している。これにより、ガードリング１９の持っている抵抗成分を利用して、各段の電位を分割させることができる。 (Fifth embodiment)
In the present embodiment, parts different from the first to fourth embodiments will be described. FIG. 13 is a plan view of a semiconductor device according to the fifth embodiment of the present invention. As shown in this figure, in the present embodiment, one guard ring 19 is arranged in a spiral shape. Thereby, the potential of each stage can be divided by using the resistance component of the guard ring 19.

（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分について説明する。図１４は、本発明の第６実施形態に係る半導体装置の平面図である。 (Sixth embodiment)
In the present embodiment, parts different from the first to fifth embodiments will be described. FIG. 14 is a plan view of a semiconductor device according to the sixth embodiment of the present invention.

この図に示されるように、本実施形態では、Ｎ型カラム領域４に対してＰ型カラム領域５をドット状に点在させたパターンのレイアウトとしている。つまり、セル領域１の中心から放射方向に向かってＮ型カラム領域４とＰ型カラム領域５が交互に繰り返し並べられた構造となるようにしている。そして、Ｐ型カラム領域５が形成されている割合は、セル領域１よりも周辺領域２の方が小さくされ、当該割合がセル領域１の外周方向に向かうに連れて小さくされている。   As shown in this figure, in the present embodiment, the layout of the pattern is such that the P-type column region 5 is dotted in the form of dots with respect to the N-type column region 4. That is, the N-type column region 4 and the P-type column region 5 are alternately and repeatedly arranged in the radial direction from the center of the cell region 1. The rate at which the P-type column region 5 is formed is smaller in the peripheral region 2 than in the cell region 1, and the proportion is reduced as it goes in the outer peripheral direction of the cell region 1.

このように、Ｎ型カラム領域４に対してＰ型カラム領域５をドット状に形成しても、チャージバランス変化領域２７を構成することができ、第１実施形態と同様の効果を得ることができる。   Thus, even if the P-type column region 5 is formed in a dot shape with respect to the N-type column region 4, the charge balance change region 27 can be formed, and the same effect as in the first embodiment can be obtained. it can.

（第７実施形態）
本実施形態では、第１〜第６実施形態と異なる部分について説明する。図１５は、本発明の第７実施形態に係る半導体装置の断面図であり、図１のＡ−Ａ断面に対応する図である。 (Seventh embodiment)
In the present embodiment, parts different from the first to sixth embodiments will be described. FIG. 15 is a cross-sectional view of the semiconductor device according to the seventh embodiment of the present invention, and corresponds to the AA cross section of FIG.

この図に示すように、Ｎ型カラム領域４およびｐ型カラム領域５を半導体基板６の表面まで形成しておき、ｐ型層７をエピタキシャル成長ではなくイオン注入によって形成することもできる。   As shown in this figure, the N-type column region 4 and the p-type column region 5 can be formed up to the surface of the semiconductor substrate 6, and the p-type layer 7 can be formed by ion implantation instead of epitaxial growth.

このように、イオン注入によってｐ型層７を形成する場合、半導体基板６の表面までＮ型カラム領域４が形成された状態にできることから、第１実施形態で示したようなＮ＋型領域２２（図２参照）を形成しなくても、ドリフト領域の周囲のＮ型エピタキシャル領域と最外周電極２１との電気的な接続を図ることができる。   As described above, when the p-type layer 7 is formed by ion implantation, the N-type column region 4 can be formed up to the surface of the semiconductor substrate 6, so that the N + -type region 22 (as shown in the first embodiment) ( 2), the N-type epitaxial region around the drift region and the outermost peripheral electrode 21 can be electrically connected.

（第８実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図１６は、本発明の第８実施形態に係る半導体装置の平面図である。 (Eighth embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 16 is a plan view of a semiconductor device according to the eighth embodiment of the present invention.

この図に示されるように、本実施形態の半導体装置では、カラムの繰り返し方向において、各カラムのピッチについてはセル領域１から外周方向に向かって変化させないで一定にしつつ、Ｐ型カラム領域５の幅をセル領域１から外周方向に向かうに連れて狭くなるようにしている。また、繰り返し方向に対する垂直方向において、Ｐ型カラム領域５の端部５ａが先細りになっており、その先細りとなっている部分のテーパ角を、Ｐ型カラム領域５の幅が細くなるほど、つまり繰り返し方向においてセル領域１の外周方向に向かうほど小さくしている。   As shown in this figure, in the semiconductor device of the present embodiment, in the column repetition direction, the pitch of each column is kept constant without changing from the cell region 1 toward the outer circumferential direction, while the P-type column region 5 The width is narrowed from the cell region 1 toward the outer peripheral direction. In addition, the end 5a of the P-type column region 5 is tapered in the direction perpendicular to the repeating direction, and the taper angle of the tapered portion is repeated as the width of the P-type column region 5 is reduced, that is, repeated. In the direction, it is made smaller toward the outer peripheral direction of the cell region 1.

このように、Ｐ型カラム領域５の幅が細くなるほど端部５ａのテーパ角が小さくなるため、スーパージャンクション構造全体を四角形と見立てたときのコーナー部（以下、単にスーパージャンクション構造のコーナ部という）での電界集中を抑制できる。   As described above, since the taper angle of the end portion 5a becomes smaller as the width of the P-type column region 5 becomes smaller, the corner portion when the entire super junction structure is regarded as a square (hereinafter simply referred to as a corner portion of the super junction structure). The electric field concentration at can be suppressed.

また、Ｐ型カラム領域５の幅が徐々に狭くなるようにすることで、Ｎ型カラム領域４とＰ型カラム領域５との不純物濃度のバランスをセル領域１から外周方向に向かって連続的に変化させることができる。   Further, by gradually reducing the width of the P-type column region 5, the balance of the impurity concentration between the N-type column region 4 and the P-type column region 5 is continuously increased from the cell region 1 toward the outer peripheral direction. Can be changed.

このように、カラムの繰り返し方向においてＰ型カラム領域５の幅を変化させるようにしても、周辺領域２をＮ型キャリアが支配的となるＮリッチ領域としつつ、セル領域１から外周方向に向かって連続的にＮ型不純物濃度がＰ型不純物濃度よりも大きくなるように変化させられる。したがって、第１実施形態と同様の効果を得ることができる。   As described above, even if the width of the P-type column region 5 is changed in the column repeating direction, the peripheral region 2 is made an N-rich region where N-type carriers are dominant, and the cell region 1 is directed to the outer peripheral direction. Thus, the N-type impurity concentration is continuously changed to be higher than the P-type impurity concentration. Therefore, the same effect as that of the first embodiment can be obtained.

（他の実施形態）
上記各実施形態で示された半導体装置の構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、半導体素子はＭＯＳＦＥＴに限らず、ダイオード等でも良い。また、ＭＯＳＦＥＴはトレンチゲート型ではなく、プレーナ型でも良い。 (Other embodiments)
The configurations of the semiconductor devices described in the above embodiments are examples, and the present invention is not limited to the configurations described above, and other configurations that can realize the present invention may be employed. For example, the semiconductor element is not limited to a MOSFET but may be a diode or the like. The MOSFET may be a planar type instead of a trench gate type.

電位分割素子として抵抗２８を採用した構造においても、チャージバランス変化領域２７におけるＮ型カラム領域４は図４（ｂ）に示されたレイアウトに限らず、図１０（ｂ）に示されたレイアウトでも良い。   Even in the structure in which the resistor 28 is used as the potential dividing element, the N-type column region 4 in the charge balance change region 27 is not limited to the layout shown in FIG. 4B, but also in the layout shown in FIG. good.

上記各実施形態では、電位分割領域２３は、その全体が、半導体基板６の厚み方向から見てチャージバランス変化領域２７と重なっていた。しかしながら、これは配置の一例であり、電位分割領域２３の少なくとも一部が半導体基板６の厚み方向から見て周辺領域２、好ましくはチャージバランス変化領域２７と重なっていれば良い。すなわち、少なくとも周辺領域２の上に電位分割領域２３が位置するようにすれば、周辺領域２にトラップされる電荷の影響に対する遮蔽効果を実現でき、ひいては耐圧の変動を防ぐことができる。したがって、周辺領域２に電界を集中させずに耐圧を確保することができるのである。そして、電位分割領域２３をチャージバランス変化領域２７と重なるようにすると、シリコン表面の電位分布とガードリング１９が規定する表面電位分布とを一致させることができ、ガードリングの有無で耐圧に差が生じなくなる。このため、さらに耐圧低下に対するチャージバランスマージンを広く確保できるという効果が得られる。   In each of the above embodiments, the potential dividing region 23 entirely overlaps the charge balance changing region 27 when viewed from the thickness direction of the semiconductor substrate 6. However, this is an example of arrangement, and at least a part of the potential dividing region 23 only has to overlap with the peripheral region 2, preferably the charge balance changing region 27 when viewed from the thickness direction of the semiconductor substrate 6. In other words, if the potential dividing region 23 is positioned at least on the peripheral region 2, a shielding effect against the influence of charges trapped in the peripheral region 2 can be realized, and as a result, fluctuations in breakdown voltage can be prevented. Therefore, the breakdown voltage can be secured without concentrating the electric field on the peripheral region 2. If the potential dividing region 23 overlaps the charge balance changing region 27, the potential distribution on the silicon surface can be matched with the surface potential distribution defined by the guard ring 19, and there is a difference in breakdown voltage depending on the presence or absence of the guard ring. No longer occurs. For this reason, the effect that the charge balance margin with respect to a pressure | voltage resistant fall can be ensured further is acquired.

また、第１実施形態では、電位分割領域２３において最外周電極２１（ドレイン電極８）とソース電極１２との電圧を分割する構造であったが、第４実施形態と同様に、最外周電極２１（ドレイン電極８）とゲート電極１７との間の電圧を分割する構造になっていても良い。これにより、ゲートの引き出し電極を用いることができソースの電極を外に引き出す中継電極１８のための領域が必要なくなるために、その分だけ半導体装置の面積を縮小することができる。   In the first embodiment, the voltage between the outermost peripheral electrode 21 (drain electrode 8) and the source electrode 12 is divided in the potential division region 23. However, as in the fourth embodiment, the outermost peripheral electrode 21 is divided. The structure may be such that the voltage between the (drain electrode 8) and the gate electrode 17 is divided. As a result, the lead electrode for the gate can be used, and the area for the relay electrode 18 for leading the source electrode to the outside is not necessary, so that the area of the semiconductor device can be reduced accordingly.

さらに、第１実施形態では電位分割素子としてツェナーダイオード２４を用いて電位の分割を行っていたが、第４実施形態と同様に、抵抗２８を用いても良い。   Furthermore, in the first embodiment, the potential is divided using the Zener diode 24 as the potential dividing element. However, as in the fourth embodiment, the resistor 28 may be used.

そして、上記各実施形態では、チャージバランス変化領域２７において不純物濃度のバランスが連続的に変化していたが、この不純物濃度のバランスの連続的な変化は、周辺領域２のうちのチャージバランス変化領域２７よりもセル領域１側の領域から開始していることが好ましい。すなわち、周辺領域２のうちのチャージバランス変化領域２７が、セル領域１と隣接していることが好ましい。これにより、セル領域１側から等電位線が曲がり始めるので、キャリアの高注入状態が発生したときのセル領域１と周辺領域２とのキャリアの供給量のずれが抑制される。   In each of the above embodiments, the balance of the impurity concentration is continuously changed in the charge balance changing region 27. However, the continuous change in the balance of the impurity concentration is the charge balance changing region in the peripheral region 2. It is preferable to start from an area closer to the cell area 1 than 27. That is, it is preferable that the charge balance changing region 27 in the peripheral region 2 is adjacent to the cell region 1. As a result, the equipotential lines start to bend from the cell region 1 side, so that a deviation in the amount of carrier supply between the cell region 1 and the peripheral region 2 when a high carrier injection state occurs is suppressed.

また、チャージバランス変化領域２７の構造に応じて、ドリフト領域の周囲に位置しているＮ型のエピタキシャル領域におけるＮ型不純物濃度を変化させるようにすると好ましい。   It is preferable to change the N-type impurity concentration in the N-type epitaxial region located around the drift region in accordance with the structure of the charge balance changing region 27.

例えば、図４（ｂ）に示した構造では、繰り返し方向において並べられた各Ｐ型カラム領域５の幅が一定となるようにし、先細り形状とされた端部５ａのテーパ角も一定としている。そして、繰り返し方向においてセル領域１の外周方向に向かうほど、Ｐ型カラム領域５のピッチが大きくなるようにしている。このような構造とする場合には、繰り返し方向およびそれと垂直方向の両方において、セル領域１の外周方向に向かうほどＰ型不純物濃度に対するＮ型の不純物濃度の割合が大きくなる。   For example, in the structure shown in FIG. 4B, the widths of the P-type column regions 5 arranged in the repeating direction are made constant, and the taper angle of the tapered end portion 5a is also made constant. The pitch of the P-type column regions 5 is increased toward the outer peripheral direction of the cell region 1 in the repetition direction. In the case of such a structure, the ratio of the N-type impurity concentration to the P-type impurity concentration increases toward the outer peripheral direction of the cell region 1 in both the repeating direction and the vertical direction.

このため、スーパージャンクション構造のコーナー部について、繰り返し方向、およびそれと垂直方向において、Ｎ型不純物濃度の割合を大きくするのと同様の割合で大きくすると、チャージバランス変化領域２７の他の部分よりも、更にＮ型不純物濃度の割合が高くなる。つまり、コーナー部では、繰り返し方向およびそれと垂直方向でのＮ型不純物濃度の割合を掛け算した割合となることから、よりＮ型不純物濃度の割合が高くなってしまう。   For this reason, when the corner portion of the super junction structure is increased at the same rate as the ratio of the N-type impurity concentration in the repeat direction and the direction perpendicular thereto, the other portion of the charge balance change region 27 is Further, the ratio of the N-type impurity concentration is increased. That is, in the corner portion, the ratio of the N-type impurity concentration is multiplied by the ratio of the N-type impurity concentration in the repeat direction and the direction perpendicular thereto, so that the N-type impurity concentration ratio becomes higher.

したがって、図４（ｂ）に示した構造の場合、コーナー部については、繰り返し方向におけるＮ型不純物濃度の割合が同じ部分とその垂直方向におけるＮ型不純物濃度の割合が同じ部分とを直線で結ぶようにしてＮ型不純物濃度の割合を設定すると良い。つまり、Ｎ型不純物濃度の割合が同じ場所を示す線を等濃度線と定義すると、図１７（ａ）に示すように、コーナー部において等濃度線がテーパ状となるようにすれば良い。これにより、コーナー部においてＮ型不純物濃度の割合がチャージバランス変化領域２７の他の部分よりも、更にＮ型不純物濃度の割合が高くなることを抑制できる。   Therefore, in the case of the structure shown in FIG. 4B, at the corner portion, a portion where the ratio of the N-type impurity concentration in the repetition direction is the same as a portion where the ratio of the N-type impurity concentration in the vertical direction is the same. In this way, the ratio of the N-type impurity concentration may be set. In other words, if a line indicating the same N-type impurity concentration ratio is defined as an isoconcentration line, the isoconcentration line may be tapered at the corner as shown in FIG. As a result, it is possible to suppress the N-type impurity concentration ratio at the corner portion from becoming higher than the other portions of the charge balance change region 27.

また、図１６に示した構造では、繰り返し方向において並べられた各Ｐ型カラム領域５の幅が徐々に狭くなるようにし、先細り形状とされた端部５ａのテーパ角も徐々に小さくしている。そして、繰り返し方向において、Ｐ型カラム領域５のピッチが一定となるようにしている。このような構造とする場合にも、繰り返し方向およびそれと垂直方向の両方において、セル領域１の外周方向に向かうほどＰ型不純物濃度に対するＮ型の不純物濃度の割合が大きくなる。このため、この場合にも、繰り返し方向とその垂直方向とでＰ型不純物濃度の濃度に対するＮ型不純物濃度の割合が同じ部分同士を結ぶようにしてコーナー部におけるＮ型不純物濃度の割合を設定すると良い。   In the structure shown in FIG. 16, the width of each P-type column region 5 arranged in the repeating direction is gradually reduced, and the taper angle of the tapered end portion 5a is also gradually reduced. . The pitch of the P-type column region 5 is made constant in the repetition direction. Even in such a structure, the ratio of the N-type impurity concentration to the P-type impurity concentration increases toward the outer peripheral direction of the cell region 1 in both the repeating direction and the vertical direction. For this reason, also in this case, if the ratio of the N-type impurity concentration in the corner portion is set so that the portions where the ratio of the N-type impurity concentration to the concentration of the P-type impurity concentration is the same in the repetition direction and the vertical direction are connected to each other. good.

ただし、図４（ｂ）の構造と比較すれば、スーパージャンクション構造のコーナー部について、繰り返し方向およびそれと垂直方向においてＮ型不純物濃度の割合を大きくするのと同様の割合で大きくしても、Ｎ型不純物濃度の割合の高くなる度合いが小さい。このため、図１７（ｂ）に示すように、コーナー部での等濃度線はセル領域１の外周方向に向かうに連れて徐々に曲率が大きくなるような形状となるようにする。これにより、コーナー部においてＮ型不純物濃度の割合がチャージバランス変化領域２７の他の部分よりも、更にＮ型不純物濃度の割合が高くなることを抑制できる。   However, as compared with the structure of FIG. 4B, even if the corner portion of the super junction structure is increased at the same rate as the ratio of the N-type impurity concentration in the repeat direction and the direction perpendicular thereto, N The degree of increasing the ratio of the type impurity concentration is small. For this reason, as shown in FIG. 17B, the isoconcentration lines at the corners are shaped so that the curvature gradually increases toward the outer periphery of the cell region 1. As a result, it is possible to suppress the N-type impurity concentration ratio at the corner portion from becoming higher than the other portions of the charge balance change region 27.

なお、上記各実施形態では、Ｎ型カラム領域４とＰ型カラム領域５を構成するＮ型不純物やＰ型不純物の濃度自体は一定で、これらの形成面積（体積）をセル領域１の外周方向に向かうに連れて変化させることでチャージバランス変化領域２７を構成している。これは、Ｎ型カラム領域４やＰ型カラム領域５を構成するＮ型不純物やＰ型不純物の濃度が一定である方が製造工程の簡素化を可能にできるためである。しかしながら、Ｎ型カラム領域４やＰ型カラム領域５の製造工程を不純物濃度別に複数回に分けて行えば、これらを構成するＮ型不純物やＰ型不純物の濃度を変化させることもできる。したがって、Ｎ型カラム領域４やＰ型カラム領域５を構成するＮ型不純物やＰ型不純物の濃度をセル領域１の外周方向に向かうに連れて変化させることで、チャージバランス変化領域２７を構成しても良い。   In each of the above embodiments, the concentration of the N-type impurity and the P-type impurity constituting the N-type column region 4 and the P-type column region 5 is constant, and the formation area (volume) thereof is set in the outer peripheral direction of the cell region 1. The charge balance change region 27 is configured by changing the direction of the charge balance. This is because the manufacturing process can be simplified if the concentration of the N-type impurity and the P-type impurity constituting the N-type column region 4 and the P-type column region 5 is constant. However, if the manufacturing process of the N-type column region 4 and the P-type column region 5 is divided into a plurality of times according to the impurity concentration, the concentration of the N-type impurity and P-type impurity constituting them can be changed. Therefore, the charge balance change region 27 is formed by changing the concentration of the N-type impurity and the P-type impurity constituting the N-type column region 4 and the P-type column region 5 as it goes toward the outer periphery of the cell region 1. May be.

要するに、チャージバランス変化領域２７は、セル領域１の外周方向に向かうに連れて電荷量が小さくなればよいのである。このため、例えばＰ型カラム領域５内のＰ型不純物濃度を一定にしつつ、Ｎ型カラム領域４内のＮ型不純物濃度がセル領域１の外周方向に向かうに連れて大きくなるようにしても良い。   In short, the charge balance change region 27 only needs to have a smaller charge amount as it goes toward the outer periphery of the cell region 1. For this reason, for example, the N-type impurity concentration in the N-type column region 4 may be increased toward the outer peripheral direction of the cell region 1 while the P-type impurity concentration in the P-type column region 5 is kept constant. .

同様に、第６実施形態のようにＰ型カラム領域５をドット状に点在させた構造の場合には、セル領域１の外周方向に向かうに連れてＰ型カラム領域５を構成するドットの形成面積（体積）を小さくするようにしてチャージバランス変化領域２７を構成しても良い。   Similarly, in the case of the structure in which the P-type column regions 5 are scattered in a dot shape as in the sixth embodiment, the dots constituting the P-type column region 5 are moved toward the outer periphery of the cell region 1. The charge balance change region 27 may be configured to reduce the formation area (volume).

１ セル領域
２ 周辺領域
３ ドレイン層
４ Ｎ型カラム領域
５ Ｐ型カラム領域
５ａ Ｐ型カラム領域の端部
６ 半導体基板
７ Ｐ型層
９ 半導体素子
１２ ソース電極
１７ ゲート電極
２１ 最外周電極
２３ 電位分割領域
２７ チャージバランス変化領域 DESCRIPTION OF SYMBOLS 1 Cell region 2 Peripheral region 3 Drain layer 4 N-type column region 5 P-type column region 5a End of P-type column region 6 Semiconductor substrate 7 P-type layer 9 Semiconductor element 12 Source electrode 17 Gate electrode 21 Outermost peripheral electrode 23 Potential division Area 27 Charge Balance Change Area

Claims (11)

ドリフト領域としての第１導電型カラム領域（４）および第２導電型カラム領域（５）が第１導電型層（３）の上に形成されていると共に、前記第１導電型カラム領域（４）および前記第２導電型カラム領域（５）によってスーパージャンクション構造が構成された半導体基板（６）を備え、
前記半導体基板（６）のうち半導体素子（９）が形成された領域がセル領域（１）とされ、当該セル領域（１）の外周に設けられた領域が周辺領域（２）とされている半導体装置であって、
前記セル領域（１）には前記半導体素子（９）の素子電極（１２、１７）が設けられ、前記周辺領域（２）において前記半導体基板（６）に電気的に接続された最外周電極（２１）が設けられており、
前記周辺領域（２）には、前記スーパージャンクション構造の上に第２導電型層（７）が形成され、前記第２導電型層（７）の上に、前記素子電極（１２、１７）と前記最外周電極（２１）とを電気的に接続すると共に前記素子電極（１２、１７）と前記最外周電極（２１）との間の電圧を複数段に分割する電位分割領域（２３）が設けられており、
前記電位分割領域（２３）は、その少なくとも一部が、前記半導体基板（６）の厚み方向から見て前記周辺領域（２）と重なっていることを特徴とする半導体装置。 A first conductivity type column region (4) and a second conductivity type column region (5) as a drift region are formed on the first conductivity type layer (3), and the first conductivity type column region (4 And a semiconductor substrate (6) having a super junction structure constituted by the second conductivity type column region (5),
Of the semiconductor substrate (6), a region where the semiconductor element (9) is formed is a cell region (1), and a region provided on the outer periphery of the cell region (1) is a peripheral region (2). A semiconductor device,
In the cell region (1), device electrodes (12, 17) of the semiconductor device (9) are provided, and an outermost peripheral electrode (electrically connected to the semiconductor substrate (6) in the peripheral region (2) ( 21)
In the peripheral region (2), a second conductivity type layer (7) is formed on the super junction structure, and on the second conductivity type layer (7), the device electrodes (12, 17) and A potential dividing region (23) for electrically connecting the outermost peripheral electrode (21) and dividing the voltage between the element electrodes (12, 17) and the outermost peripheral electrode (21) into a plurality of stages is provided. And
The potential dividing region (23) is at least partially overlapped with the peripheral region (2) when viewed from the thickness direction of the semiconductor substrate (6). 前記電位分割領域（２３）は、前記第１導電型層（３）の面方向において、前記スーパージャンクション構造における電位分布が等間隔になるように、前記素子電極（１２、１７）側から前記最外周電極（２１）側に向かって、前記素子電極（１２、１７）と前記最外周電極（２１）との間の電圧を複数段に分割することを特徴とする請求項１に記載の半導体装置。   The potential dividing region (23) extends from the element electrode (12, 17) side so that the potential distribution in the super junction structure is equally spaced in the plane direction of the first conductivity type layer (3). 2. The semiconductor device according to claim 1, wherein the voltage between the element electrodes (12, 17) and the outermost peripheral electrode (21) is divided into a plurality of stages toward the outer peripheral electrode (21) side. . 前記第１導電型層（３）の面方向における前記セル領域（１）側から前記最外周電極（２１）側までの前記電位分割領域（２３）の長さは、前記第２導電型層（７）の表面から前記第１導電型層（３）に達する深さよりも長いことを特徴とする請求項１または２に記載の半導体装置。   The length of the potential division region (23) from the cell region (1) side to the outermost peripheral electrode (21) side in the surface direction of the first conductivity type layer (3) is the second conductivity type layer ( 7. The semiconductor device according to claim 1, wherein the depth is longer than a depth reaching the first conductivity type layer from the surface of 7). 前記最外周電極（２１）は、前記半導体基板（６）の厚み方向から見て前記スーパージャンクション構造と重なるように設けられていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。   The said outermost peripheral electrode (21) is provided so that it may overlap with the said super junction structure seeing from the thickness direction of the said semiconductor substrate (6), The one of Claim 1 thru | or 3 characterized by the above-mentioned. Semiconductor device. 前記周辺領域（２）に、前記スーパージャンクション構造を構成する前記第１導電型カラム領域（４）と前記第２導電型カラム領域（５）との不純物濃度のバランスが前記セル領域（１）側とは反対側に向かって連続的に変化するチャージバランス変化領域（２７）が備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。   In the peripheral region (2), the balance of impurity concentration between the first conductivity type column region (4) and the second conductivity type column region (5) constituting the super junction structure is on the cell region (1) side. 5. The semiconductor device according to claim 1, further comprising a charge balance changing region (27) that continuously changes toward a side opposite to the semiconductor device. 前記周辺領域（２）のうちの前記チャージバランス変化領域（２７）が、前記セル領域（１）と隣接していることを特徴とする請求項５に記載の半導体装置。   6. The semiconductor device according to claim 5, wherein the charge balance change region (27) in the peripheral region (2) is adjacent to the cell region (1). 前記スーパージャンクション構造を構成する前記第１導電型カラム領域（４）および前記第２導電型カラム領域（５）は、前記セル領域（１）と前記周辺領域（２）の全体にわたって繰り返し配置されており、
前記第１導電型カラム領域（４）および前記第２導電型カラム領域（５）が繰り返し配置された方向を繰り返し方向とすると、
前記周辺領域（２）では、前記第１導電型層（３）の面方向において前記繰り返し方向に垂直な方向における前記第２導電型カラム領域（５）の幅が当該第２導電型カラム領域（５）の端部（５ａ）に向かって連続的に狭くなっていることにより、前記チャージバランス変化領域（２７）における前記不純物濃度のバランスが連続的に変化していることを特徴とする請求項５または６に記載の半導体装置。 The first conductivity type column region (4) and the second conductivity type column region (5) constituting the super junction structure are repeatedly arranged over the entire cell region (1) and the peripheral region (2). And
When the direction in which the first conductivity type column region (4) and the second conductivity type column region (5) are repeatedly arranged is a repetition direction,
In the peripheral region (2), the width of the second conductivity type column region (5) in the direction perpendicular to the repeating direction in the surface direction of the first conductivity type layer (3) is the second conductivity type column region ( 5. The impurity concentration balance in the charge balance change region (27) is continuously changed by being narrowed continuously toward the end (5a) of 5). 5. The semiconductor device according to 5 or 6. 前記セル領域（１）と前記周辺領域（２）とで、前記第１導電型カラム領域（４）と前記第２導電型カラム領域（５）が繰り返されるピッチは一定とされつつ、前記周辺領域（２）において前記セル領域（１）から反対側に向かって前記第２導電型カラム領域（５）の幅が連続的に狭くなることにより、前記チャージバランス変化領域（２７）における前記不純物濃度のバランスが連続的に変化していることを特徴とする請求項７に記載の半導体装置。   In the cell region (1) and the peripheral region (2), the pitch in which the first conductivity type column region (4) and the second conductivity type column region (5) are repeated is constant, and the peripheral region In (2), the width of the second conductivity type column region (5) continuously narrows from the cell region (1) toward the opposite side, so that the impurity concentration in the charge balance change region (27) is reduced. The semiconductor device according to claim 7, wherein the balance continuously changes. 前記周辺領域（２）では、前記スーパージャンクション構造を構成する前記第１導電型カラム領域（４）および前記第２導電型カラム領域（５）は、前記セル領域（１）を囲むリング状にレイアウトされていると共に、前記セル領域（１）とは反対側に向かって前記第１導電型カラム領域（４）および前記第２導電型カラム領域（５）が繰り返し配置されており、
前記第１導電型カラム領域（４）および前記第２導電型カラム領域（５）が繰り返し配置された方向を繰り返し方向とすると、
前記周辺領域（２）では、前記繰り返し方向において、前記セル領域（１）から離れるほど、前記第１導電型カラム領域（４）の幅が広くなることにより、前記チャージバランス変化領域（２７）における前記不純物濃度のバランスが連続的に変化していることを特徴とする請求項５または６に記載の半導体装置。 In the peripheral region (2), the first conductivity type column region (4) and the second conductivity type column region (5) constituting the super junction structure are laid out in a ring shape surrounding the cell region (1). And the first conductivity type column region (4) and the second conductivity type column region (5) are repeatedly arranged toward the opposite side of the cell region (1),
When the direction in which the first conductivity type column region (4) and the second conductivity type column region (5) are repeatedly arranged is a repetition direction,
In the peripheral region (2), the width of the first conductivity type column region (4) becomes wider as the distance from the cell region (1) in the repetitive direction increases. The semiconductor device according to claim 5, wherein a balance of the impurity concentration continuously changes. 前記スーパージャンクション構造は、前記第１導電型カラム領域（４）に対して前記第２導電型カラム領域（５）がドット状に点在させられた構造とされ、
前記セル領域（１）では、前記第２導電型カラム領域（５）の形成されている割合が前記セル領域（１）よりも前記周辺領域（２）の方が小さく、当該割合が前記セル領域（１）の外周方向に向かうに連れて小さくされていることを特徴とする請求項５または６に記載の半導体装置。 The super junction structure is a structure in which the second conductivity type column region (5) is dotted in a dot shape with respect to the first conductivity type column region (4).
In the cell region (1), the proportion of the second conductivity type column region (5) formed in the peripheral region (2) is smaller than that in the cell region (1), and the proportion is the cell region. 7. The semiconductor device according to claim 5, wherein the semiconductor device is made smaller toward the outer peripheral direction of (1). 前記スーパージャンクション構造は、前記セル領域（１）では、前記第１導電型カラム領域（４）および前記第２導電型カラム領域（５）が、前記第１導電型層（３）の面方向と平行な一方向をカラム長手方向とし、該長手方向に対する垂直方向をカラム繰り返し方向として繰り返し交互に形成されることで構成され、前記周辺領域（２）では、前記第２導電型カラム領域（５）が前記セル領域（１）の周囲を囲む多重枠状で構成され、
前記周辺領域（２）において、前記多重枠状で構成された前記第２導電型カラム領域（５）の間隔が前記セル領域（１）の外周方向に向かうに連れて広くされていることを特徴とする請求項５または６に記載の半導体装置。 In the super junction structure, in the cell region (1), the first conductivity type column region (4) and the second conductivity type column region (5) are arranged in a plane direction of the first conductivity type layer (3). A parallel direction is defined as a column longitudinal direction, and a direction perpendicular to the longitudinal direction is defined as a column repetition direction. The second conductivity type column region (5) is formed in the peripheral region (2). Is configured in a multi-frame shape surrounding the cell region (1),
In the peripheral region (2), the interval between the second conductivity type column regions (5) configured in the multiple frame shape is widened toward the outer peripheral direction of the cell region (1). A semiconductor device according to claim 5 or 6.
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