JP2013084750A - Method of manufacturing gan-based light-emitting diode - Google Patents
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Abstract
Description
本発明はＧａＮ系半導体を用いて形成された発光構造を有するＧａＮ系発光ダイオードを製造する方法に関し、とりわけ、エピタキシャル成長により形成されたｐｎ接合型の発光構造をｍ面ＧａＮ基板上に有するＧａＮ系発光ダイオードを製造する方法に関する。ＧａＮ系半導体は、一般式ＡｌａＩｎｂＧａ１−ａ−ｂＮ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で表される化合物半導体であり、窒化物半導体、窒化物系化合物半導体などとも呼ばれる。 The present invention relates to a method for manufacturing a GaN-based light emitting diode having a light-emitting structure formed using a GaN-based semiconductor. The present invention relates to a method of manufacturing a diode. A GaN-based semiconductor is a compound semiconductor represented by the general formula Al a In b Ga 1-ab N (0 ≦ a ≦ 1, 0 ≦ b ≦ 1, 0 ≦ a + b ≦ 1), and is a nitride semiconductor. It is also called a nitride compound semiconductor.
ＧａＮ系半導体をエピタキシャル成長させることにより形成されたｐｎ接合型の発光構造をｍ面ＧａＮ基板上に有する半導体発光素子が公知である（非特許文献１〜４）。 2. Description of the Related Art Semiconductor light emitting devices having a pn junction type light emitting structure formed by epitaxially growing a GaN-based semiconductor on an m-plane GaN substrate are known (Non-Patent Documents 1 to 4).
非特許文献１〜３に開示されているのは発光ダイオード（ＬＥＤ）であり、いずれの素子においても、ｍ面ＧａＮ基板上にエピタキシャル成長したｎ型のＳｉドープＧａＮ層にｎ側オーミック電極が形成されている。非特許文献４に開示されているのはレーザダイオード（ＬＤ）であり、この素子ではｍ面ＧａＮ基板の裏面にｎ側オーミック電極が形成されている。このレーザダイオードの閾値電流はＣＷ駆動時で３６ｍＡ、パルス駆動時で２８ｍＡであり、閾値電圧は約７〜８Ｖとなっている。 Non-Patent Documents 1 to 3 disclose light emitting diodes (LEDs), and in each element, an n-side ohmic electrode is formed on an n-type Si-doped GaN layer epitaxially grown on an m-plane GaN substrate. ing. Non-Patent Document 4 discloses a laser diode (LD). In this element, an n-side ohmic electrode is formed on the back surface of an m-plane GaN substrate. The threshold current of this laser diode is 36 mA at the time of CW driving and 28 mA at the time of pulse driving, and the threshold voltage is about 7 to 8V.
ＧａＮ基板上に発光構造を形成した発光素子においては、ＧａＮ基板の裏面に良好なｎ側オーミック電極を形成することが難しいといわれている（特許文献１〜６）。そこで、特許文献２に記載された方法では、ＧａＮ基板の裏面を粒径１０μｍ以上の研磨剤で研磨して粗くすることにより、該裏面上に形成するｎ側オーミック電極の接触抵抗の低減が図られている。また、特許文献３に記載された方法では、同じ目的のために、ＧａＮ基板の裏面をウェットエッチングまたはドライエッチングで粗くしている。一方、特許文献４によれば、ＧａＮ基板の厚さを落とすためにその裏面をグラインディング、ラッピングまたはポリッシングしたときにダメージ層が形成され、これが良好なオーミック電極の形成を阻害するとのことである。そこで、該特許文献４に記載の方法では、研磨加工後のＧａＮ基板の裏面をドライエッチングまたはウェットエッチングで削っている。しかし、特許文献５には、ウェットエッチングではこの目的は達成できなかったと記載されている。特許文献６に記載された方法では、ＧａＮ基板の裏面をドライエッチングして、機械研磨により発生した結晶欠陥を含む部分を削り取ることにより、ＧａＮ基板とｎ側オーミック電極との接触抵抗の低減が図られている。なお、これら特許文献１〜６に記載された知見や発明は、基本的にはｃ面ＧａＮ基板に関するものである。 In a light emitting device having a light emitting structure formed on a GaN substrate, it is said that it is difficult to form a good n-side ohmic electrode on the back surface of the GaN substrate (Patent Documents 1 to 6). Therefore, in the method described in Patent Document 2, the contact resistance of the n-side ohmic electrode formed on the back surface is reduced by polishing the back surface of the GaN substrate with a polishing agent having a particle diameter of 10 μm or more. It has been. In the method described in Patent Document 3, for the same purpose, the back surface of the GaN substrate is roughened by wet etching or dry etching. On the other hand, according to Patent Document 4, a damaged layer is formed when the back surface is ground, lapped or polished in order to reduce the thickness of the GaN substrate, which inhibits the formation of a good ohmic electrode. . Therefore, in the method described in Patent Document 4, the back surface of the polished GaN substrate is shaved by dry etching or wet etching. However, Patent Document 5 describes that this purpose cannot be achieved by wet etching. In the method described in Patent Document 6, the contact resistance between the GaN substrate and the n-side ohmic electrode is reduced by dry-etching the back surface of the GaN substrate and scraping off the portion containing crystal defects generated by mechanical polishing. It has been. In addition, the knowledge and invention described in these Patent Documents 1 to 6 basically relate to a c-plane GaN substrate.
金属ワイヤ、金属バンプまたはハンダのような給電部材が接合される部品として発光ダイオードに必須なのが、素子表面に金属材料を用いて形成される電極パッドである。電極パッドは光透過性を有さないので、発光構造を流れる電流が光取出し方向から見て電極パッドの影となる部位に集中する発光ダイオードは、発光効率の低いものとなる。なぜなら、この部位で発生する光は電極パッドによる遮蔽と吸収を受けるので、素子外部に効率的に取り出せないからである。そこで、電流がこの部位に集中しないように、電極パッドと発光構造の間に電流ブロック構造として高抵抗膜（絶縁膜）または高抵抗領域を設けて、素子内を流れる電流の経路を制御することが行われている（特許文献７〜９）。 An electrode pad formed using a metal material on the element surface is essential for a light emitting diode as a part to which a power feeding member such as a metal wire, a metal bump, or solder is bonded. Since the electrode pad does not have optical transparency, a light emitting diode in which the current flowing through the light emitting structure is concentrated in a portion that is a shadow of the electrode pad when viewed from the light extraction direction has low light emission efficiency. This is because the light generated at this site is shielded and absorbed by the electrode pad and cannot be extracted efficiently outside the device. Therefore, to prevent the current from concentrating on this part, a high resistance film (insulating film) or a high resistance region is provided as a current block structure between the electrode pad and the light emitting structure to control the path of the current flowing in the element. (Patent Documents 7 to 9).
本発明の主たる目的は、ｍ面ＧａＮ基板の裏面に形成された低接触抵抗のｎ側電極を有するＧａＮ系発光ダイオードを製造する方法を提供することである。 The main object of the present invention is to provide a method of manufacturing a GaN-based light emitting diode having a low contact resistance n-side electrode formed on the back surface of an m-plane GaN substrate.
本発明によれば以下に記載するＧａＮ系発光ダイオードの製造方法が提供される。
（１）（i）ｎ型導電性のｍ面ＧａＮ基板である基板と、該基板上にエピタキシャル成長したＧａＮ系半導体からなりｐｎ接合型の発光構造を含むエピ層と、を有するエピウェハを準備する第１ステップと、（ii）前記エピウェハに含まれる前記基板の裏面をポリッシングする第２ステップと、（iii）前記第２ステップでポリッシュされた前記基板の裏面全体にｎ側オーミック電極を形成する第３ステップと、（iv）前記第３ステップで形成された前記ｎ側オーミック電極をエッチングによりパターニングする第４ステップと、を有するＧａＮ系発光ダイオードの製造方法。
（２）前記第４ステップで露出した前記基板の裏面を粗く加工する第５ステップを更に有する、前記（１）の製造方法。
（３）前記第５ステップでは、前記第４ステップで露出した前記基板の裏面に周期性を有する凹凸パターンを形成する、前記（２）の製造方法。
（４）前記ｎ側オーミック電極が多結晶質の透明導電性酸化物膜であり、前記第４ステップでは前記ｎ側オーミック電極の一部をその残渣が前記基板上に残るようにエッチングし、更に、前記第５ステップでは、該残渣をエッチングマスクとして利用してドライエッチングすることにより前記基板の露出した裏面を粗く加工する、前記（２）の製造方法。
（５）前記第４ステップで露出した前記基板の裏面に反射膜を形成する第６ステップを更に有する、前記（１）の製造方法。
（６）前記反射膜が誘電体反射膜である、前記（５）の製造方法。
（７）前記第２ステップでポリッシングする前記基板の裏面を、前記第２ステップの直前にラッピングする、前記（１）〜（６）のいずれかの製造方法。
（８）前記基板のキャリア濃度が１０１７ｃｍ−３である、前記（１）〜（７）のいずれかの製造方法。
According to the present invention, the following method for producing a GaN-based light emitting diode is provided.
(1) (i) preparing an epi wafer having a substrate which is an n-type conductive m-plane GaN substrate and an epi layer made of a GaN-based semiconductor epitaxially grown on the substrate and including a pn junction type light-emitting structure; 1 step; (ii) a second step of polishing the back surface of the substrate included in the epi-wafer; and (iii) forming an n-side ohmic electrode on the entire back surface of the substrate polished in the second step. And (iv) a fourth step of patterning the n-side ohmic electrode formed in the third step by etching.
(2) The manufacturing method according to (1), further including a fifth step of roughly processing the back surface of the substrate exposed in the fourth step.
(3) In the fifth step, the uneven pattern having periodicity is formed on the back surface of the substrate exposed in the fourth step.
(4) The n-side ohmic electrode is a polycrystalline transparent conductive oxide film, and in the fourth step, a part of the n-side ohmic electrode is etched so that the residue remains on the substrate. In the fifth step, the exposed back surface of the substrate is roughly processed by dry etching using the residue as an etching mask.
(5) The manufacturing method according to (1), further including a sixth step of forming a reflective film on the back surface of the substrate exposed in the fourth step.
(6) The manufacturing method according to (5), wherein the reflective film is a dielectric reflective film.
(7) The manufacturing method according to any one of (1) to (6), wherein the back surface of the substrate to be polished in the second step is lapped immediately before the second step.
(8) The manufacturing method in any one of said (1)-(7) whose carrier concentration of the said board | substrate is 10 < 17 > cm <-3 >.
本発明に係る上記のＧａＮ系発光ダイオード製造方法によれば、ｍ面ＧａＮ基板の裏面に形成された低接触抵抗のｎ側電極を有するＧａＮ系発光ダイオードを製造することができる。 According to the GaN-based light emitting diode manufacturing method according to the present invention, a GaN-based light emitting diode having a low contact resistance n-side electrode formed on the back surface of an m-plane GaN substrate can be manufactured.
本発明の製造方法を用いて製造することのできるＧａＮ系発光ダイオードの構造を図５に模式的に示す。図５に示すＧａＮ系発光ダイオード１０１は、基板１１０と、その上にエピタキシャル成長したＧａＮ系半導体からなるエピ層１２０とを有している。図５（ａ）はＧａＮ系発光ダイオード１０１をエピ層１２０側から見た平面図であり、図５（ｂ）は図５（ａ）のＸ−Ｘ線の位置における断面図である。図６には、ＧａＮ系発光ダイオード１０１を基板１１０側から見た平面図を示す。 FIG. 5 schematically shows the structure of a GaN-based light emitting diode that can be manufactured using the manufacturing method of the present invention. A GaN-based light emitting diode 101 shown in FIG. 5 has a substrate 110 and an epitaxial layer 120 made of a GaN-based semiconductor epitaxially grown thereon. FIG. 5A is a plan view of the GaN-based light emitting diode 101 viewed from the epi layer 120 side, and FIG. 5B is a cross-sectional view taken along the line XX in FIG. FIG. 6 shows a plan view of the GaN-based light emitting diode 101 as viewed from the substrate 110 side.
基板１１０はｎ型導電性のｍ面ＧａＮ基板である。エピ層１２０はｐｎ接合を構成するｎ型層１２１とｐ型層１２３を含んでいる。ダブルヘテロ構造が形成されるように、ｎ型層１２１とｐ型層１２３との間には活性層１２２が設けられている。基板１１０の裏面にはオーミック電極と電極パッドを兼用するｎ側電極Ｅ１００が形成されている。エピ層１２０上には、透光性電極であるｐ側オーミック電極Ｅ２０１が形成されている。ｎ側電極Ｅ１００と、ｐ側オーミック電極Ｅ２０１上の一部に形成されたｐ側電極パッドＥ２０２とを通して、エピ層１２０に順方向電圧を印加することにより活性層１２２で発光が生じる。この光は、ｐ側オーミック電極Ｅ２０１の表面、エピ層１２０の端面、基板１１０の端面などから、ＧａＮ系発光ダイオード１０１の外部に放出される。 The substrate 110 is an n-type conductive m-plane GaN substrate. The epi layer 120 includes an n-type layer 121 and a p-type layer 123 that form a pn junction. An active layer 122 is provided between the n-type layer 121 and the p-type layer 123 so that a double heterostructure is formed. An n-side electrode E100 that serves both as an ohmic electrode and an electrode pad is formed on the back surface of the substrate 110. On the epi layer 120, a p-side ohmic electrode E201 which is a translucent electrode is formed. Light emission occurs in the active layer 122 by applying a forward voltage to the epi layer 120 through the n-side electrode E100 and the p-side electrode pad E202 formed in part on the p-side ohmic electrode E201. This light is emitted to the outside of the GaN-based light emitting diode 101 from the surface of the p-side ohmic electrode E201, the end face of the epi layer 120, the end face of the substrate 110, and the like.
ｎ側電極Ｅ１００は、少なくとも基板１１０と接触する部分がＡｌ、Ｔｉ、Ｃｒ、Ｖ、Ｗ、ＩＴＯのような、ｎ型ＧａＮ系半導体とオーミック接触を形成する材料で形成される。好ましい実施形態において、ｎ側電極Ｅ１００は、基板１１０と接触する部分がＡｌ、Ｔｉ、Ｃｒ、Ｖ、Ｗ、ＩＴＯなどで形成され、その上にＡｕ、Ａｌ、Ｃｕ、Ａｇのような導電性の高い金属からなる層が積層された、多層構造とされる。 The n-side electrode E100 is formed of a material that forms an ohmic contact with an n-type GaN-based semiconductor, such as Al, Ti, Cr, V, W, or ITO, at least at a portion in contact with the substrate 110. In a preferred embodiment, the n-side electrode E100 is formed of Al, Ti, Cr, V, W, ITO, or the like in contact with the substrate 110, and further has a conductive property such as Au, Al, Cu, or Ag. A multi-layer structure in which layers made of a high metal are laminated.
ｐ側オーミック電極Ｅ２０１は、ＩＴＯのような透明導電性酸化物（ＴＣＯ；TransparentConductive Oxide）で形成される。好ましくは、ｐ側オーミック電極Ｅ２０１は、ｐ型層１２３の上面全体を覆うように設けられる。ｐ側電極パッドＥ２０２は金属を用いて形成される。好ましい実施形態において、ｐ側電極パッドＥ２０２は、ｐ側オーミック電極Ｅ２０１と接する部分がＣｒ、Ｔｉ、Ｎｉ、Ｐｔ、Ｒｈのような、ＴＣＯとの密着性に優れた金属で形成され、その上にＡｕ、Ａｌ、Ｃｕ、Ａｇのような導電性の高い金属からなる層が積層された、多層構造とされる。ＴＣＯからなるｐ側オーミック電極Ｅ２０１の厚さは好ましくは０．１μｍ〜０．５μｍであり、金属からなるｐ側電極パッドＥ２０２の厚さは好ましくは０．５μｍ〜５μｍである。 The p-side ohmic electrode E201 is formed of a transparent conductive oxide (TCO; Transparent Conductive Oxide) such as ITO. Preferably, the p-side ohmic electrode E201 is provided so as to cover the entire top surface of the p-type layer 123. The p-side electrode pad E202 is formed using metal. In a preferred embodiment, the p-side electrode pad E202 is formed of a metal having excellent adhesion to TCO, such as Cr, Ti, Ni, Pt, and Rh, in contact with the p-side ohmic electrode E201. A multilayer structure in which layers made of highly conductive metals such as Au, Al, Cu, and Ag are stacked. The thickness of the p-side ohmic electrode E201 made of TCO is preferably 0.1 μm to 0.5 μm, and the thickness of the p-side electrode pad E202 made of metal is preferably 0.5 μm to 5 μm.
図６に示すように、基板１１０の裏面上に形成されたｎ側電極Ｅ１００は特定の形状にパターニングされている。ｎ側電極Ｅ１００の中央部には、基板１１０の裏面へのｐ側電極パッドＥ２０２の正射影と重なる位置に、円形の開口部が設けられている。この開口部があるために、ｐ側電極パッドＥ２０２からエピ層１２０に流れる電流はｐ側電極パッドＥ２０２の真下に集中することがない。つまり、電流が図５（ｂ）中に矢印で示す経路に集中することがない。その結果として、この経路に電流が集中した場合と比べて、活性層１２２で発生する光がｐ側電極パッドＥ２０２により受ける遮蔽および吸収が低減される。加えて、活性層１２２を横切って流れる電流の密度がより均一となるので、ドループ現象（ＧａＮ系発光ダイオードに特有の、電流密度が高くなるにつれて発光効率が低下する現象）による発光効率低下が抑制される。 As shown in FIG. 6, the n-side electrode E100 formed on the back surface of the substrate 110 is patterned into a specific shape. At the center of the n-side electrode E100, a circular opening is provided at a position overlapping the orthogonal projection of the p-side electrode pad E202 on the back surface of the substrate 110. Due to this opening, the current flowing from the p-side electrode pad E202 to the epi layer 120 does not concentrate directly below the p-side electrode pad E202. That is, the current does not concentrate on the path indicated by the arrow in FIG. As a result, the shielding and absorption received by the p-side electrode pad E202 by the light generated in the active layer 122 is reduced as compared with the case where current is concentrated in this path. In addition, since the density of the current flowing across the active layer 122 becomes more uniform, a reduction in light emission efficiency due to the droop phenomenon (a phenomenon in which the light emission efficiency decreases as the current density increases, which is peculiar to a GaN-based light emitting diode) is suppressed. Is done.
次に、本発明の実施形態に係る製造方法を、図５に示すＧａＮ系発光ダイオード１０１を製造する場合を例にして説明する。ＧａＮ系発光ダイオード１０１は以下に記す（Ａ）〜（Ｇ）のステップを順次実行することにより製造することができる。
（Ａ）エピウェハの準備
最初のステップでは、図７（ａ）に示すように、ｎ型導電性のｍ面ＧａＮ基板１１０上に、ＧａＮ系半導体からなるｎ型層１２１、活性層１２２およびｐ型層１２３を含むエピ層１２０が形成されたエピウェハを準備する。この段階における基板１１０の厚さは、典型的には３００μｍ〜１ｍｍである。
（Ｂ）エピ層の加工
このステップでは、図７（ｂ）に示すように、エピ層１２０をドライエッチング加工して素子分離溝Ｇ１００を形成する。そして、素子分離溝Ｇ１００によって区画される各発光ダイオード部のｐ型層１２３上に、ｐ側オーミック電極Ｅ２０１とｐ側電極パッドＥ２０２を順次形成する。素子分離溝Ｇ１００とｐ側オーミック電極Ｅ２０１の形成の順序に限定はなく、素子分離溝Ｇ１００を形成する前にｐ側オーミック電極Ｅ２０１を形成してもよい。また、この例では、素子分離溝Ｇ１００はｎ型層１２１に達する深さとされているが、基板１１０の表面または内部に達する深さに形成することもできる。好ましくは、素子分離溝Ｇ１００、ｐ側オーミック電極Ｅ２０１およびｐ側電極パッドＥ２０２を形成した後、ｐ側オーミック電極Ｅ２０１の表面とエピ層１２０の露出面をＳｉＯ２、ＳｉＮｘのような透明材料からなる絶縁性の保護膜（図示せず）で被覆する。
（Ｃ）基板の薄肉化
このステップでは、基板１１０の裏面をグラインディングまたはラッピングして、図７（ｃ）に示すように基板１１０の厚さを減じる。グラインディングを行った場合には、続けてラッピングを行って、加工された面の粗さを減じる。このラッピングの際には、使用するダイヤモンド砥粒の粒径を段階的に小さくしていくことが好ましい。
（Ｄ）基板の裏面のポリッシング
このステップでは、酸性のＣＭＰスラリーを用いて、０．５μｍ／ｈ以下という低いポリッシングレートで基板１１０の裏面をポリッシングし、ＡＦＭを用いて測定される１０μｍ角の範囲の算術平均粗さＲａを０．１ｎｍ以下とする。ポリッシング前の基板１１０の裏面がグラインドされたままの表面のような荒れた面である場合は、予備加工としてラッピングを行って粗さを減じてから、ポリッシングを行う。このラッピングの際には、使用するダイヤモンド砥粒の粒径を段階的に小さくしていくことが望ましい。ポリッシング後は基板１１０に付着したスラリーを水で洗い流し、乾燥させる。水洗の後に、有機洗浄や紫外線オゾン洗浄を行ってもよい。
（Ｅ）ｎ側電極の形成
このステップでは、図８（ｄ）に示すように、基板１１０の裏面全体にｎ側電極Ｅ１００を、蒸着、スパッタ、ＣＶＤなどの気相法を用いて薄膜状に形成する。このように、酸性スラリーを用いて低いレートで基板１１０の表面をポリッシングした後に、そのポリッシュされたままの表面にｎ側電極Ｅ１００を形成することによって、ｎ側電極Ｅ１００の接触抵抗を低くすることができる。
（Ｆ）ｎ側電極のパターニング
このステップでは、必要な部分をマスクで保護したうえで不要部分をエッチングにより除去する方法、すなわちサブトラクティブ法によって、図８（ｅ）に示すようにｎ側電極Ｅ１００を所定形状にパターニングする。マスクのパターニングは、よく知られたフォトリソグラフィ技法を用いて行うことができる。エッチング方法は、ウェットエッチングとドライエッチングのいずれでもよい。ウェットエッチングで用いるエッチャント、ドライエッチングで用いるエッチングガスについては、公知技術を適宜参照して選択すればよい。好ましい実施形態においては、ｎ側電極Ｅ１００のパターニング後、基板１１０の露出面をＳｉＯ２、ＳｉＮｘのような透明材料からなる絶縁性の保護膜（図示せず）で被覆する。
（Ｇ）ダイシング
最後のステップとして、エピ層１２０に形成した素子分離溝Ｇ１００の位置でエピウェハを切断し、チップ状のＧａＮ系発光ダイオード１０１を得る。
Next, the manufacturing method according to the embodiment of the present invention will be described by taking as an example the case of manufacturing the GaN-based light emitting diode 101 shown in FIG. The GaN-based light emitting diode 101 can be manufactured by sequentially executing the steps (A) to (G) described below.
(A) Preparation of Epi Wafer In the first step, as shown in FIG. 7A, an n-type layer 121 made of a GaN-based semiconductor, an active layer 122, and a p-type are formed on an n-type conductive m-plane GaN substrate 110. An epi wafer on which the epi layer 120 including the layer 123 is formed is prepared. The thickness of the substrate 110 at this stage is typically 300 μm to 1 mm.
(B) Process of Epi Layer In this step, as shown in FIG. 7B, the epi layer 120 is dry-etched to form an element isolation groove G100. Then, the p-side ohmic electrode E201 and the p-side electrode pad E202 are sequentially formed on the p-type layer 123 of each light-emitting diode section partitioned by the element isolation trench G100. The order of forming the element isolation trench G100 and the p-side ohmic electrode E201 is not limited, and the p-side ohmic electrode E201 may be formed before forming the element isolation trench G100. In this example, the element isolation groove G100 has a depth reaching the n-type layer 121, but can be formed to a depth reaching the surface or the inside of the substrate 110. Preferably, after forming the element isolation trench G100, the p-side ohmic electrode E201, and the p-side electrode pad E202, the surface of the p-side ohmic electrode E201 and the exposed surface of the epi layer 120 are made of a transparent material such as SiO 2 or SiN x. And an insulating protective film (not shown).
(C) Substrate Thinning In this step, the back surface of the substrate 110 is ground or lapped to reduce the thickness of the substrate 110 as shown in FIG. When grinding is performed, lapping is continuously performed to reduce the roughness of the processed surface. At the time of this lapping, it is preferable to gradually reduce the particle diameter of the diamond abrasive used.
(D) Polishing of Backside of Substrate In this step, an acidic CMP slurry is used to polish the backside of the substrate 110 at a low polishing rate of 0.5 μm / h or less, and the range of 10 μm square measured using AFM. The arithmetic average roughness Ra is set to 0.1 nm or less. In the case where the back surface of the substrate 110 before polishing is a rough surface such as a ground surface, polishing is performed after lapping is performed as preliminary processing to reduce the roughness. At the time of this lapping, it is desirable to gradually reduce the grain size of the diamond abrasive grains to be used. After polishing, the slurry adhering to the substrate 110 is washed away with water and dried. After washing with water, organic cleaning or ultraviolet ozone cleaning may be performed.
(E) Formation of n-side electrode In this step, as shown in FIG. 8D, the n-side electrode E100 is formed on the entire back surface of the substrate 110 into a thin film using a vapor phase method such as vapor deposition, sputtering, or CVD. Form. Thus, after polishing the surface of the substrate 110 at a low rate using an acidic slurry, the contact resistance of the n-side electrode E100 is reduced by forming the n-side electrode E100 on the polished surface. Can do.
(F) Patterning of n-side electrode In this step, as shown in FIG. 8E, an n-side electrode E100 is formed by a method of removing unnecessary portions by etching after protecting necessary portions with a mask, that is, a subtractive method. Is patterned into a predetermined shape. Mask patterning can be performed using well-known photolithography techniques. The etching method may be either wet etching or dry etching. An etchant used in wet etching and an etching gas used in dry etching may be selected by appropriately referring to known techniques. In a preferred embodiment, after patterning the n-side electrode E100, the exposed surface of the substrate 110 is covered with an insulating protective film (not shown) made of a transparent material such as SiO 2 or SiN x .
(G) Dicing As the last step, the epi-wafer is cut at the position of the element isolation groove G100 formed in the epi layer 120, and the chip-like GaN-based light emitting diode 101 is obtained.
以下に説明するのは、図５に示すＧａＮ系発光ダイオード１０１の変形例であり、いずれも上記（Ａ）〜（Ｇ）のステップを順次実行することにより製造することができる。図９〜図１８では、図５に示すＧａＮ系発光ダイオード１０１と共通する構成要素については同一の符号を付している。 The following is a modification of the GaN-based light emitting diode 101 shown in FIG. 5, and any of them can be manufactured by sequentially executing the above steps (A) to (G). 9 to 18, the same reference numerals are given to components common to the GaN-based light emitting diode 101 illustrated in FIG. 5.
図９に示すＧａＮ系発光ダイオード１０２では、基板１１０の裏面のｎ側電極Ｅ１００に覆われていない部分に、活性層１２２で生じる光を乱反射させ得る凹凸パターンが設けられている。この凹凸パターンは、例えば、ドット状の凹部または凸部が周期的に配列されたパターンであり、フォトリソグラフィとドライエッチングによって形成することができる。凹凸パターンは、凹部の深さまたは凸部の高さとパターンの周期が１μｍ以上であれば、活性層１２２で生じる近紫外〜可視波長の光を乱反射させることができる。乱反射を発生させ得る凹凸パターンの形成によって多重反射が抑制され、光取出し効率が改善される。周期性を有する凹凸パターンの形成に代えて、ランダムエッチングマスクを用いたドライエッチングあるいはサンドブラストによって、同様の効果を奏する、周期性を有さない粗面を形成することもできる。 In the GaN-based light emitting diode 102 shown in FIG. 9, a concavo-convex pattern capable of irregularly reflecting light generated in the active layer 122 is provided in a portion of the back surface of the substrate 110 that is not covered with the n-side electrode E100. This concavo-convex pattern is, for example, a pattern in which dot-shaped concave portions or convex portions are periodically arranged, and can be formed by photolithography and dry etching. The concave / convex pattern can diffusely reflect light in the near ultraviolet to visible wavelength generated in the active layer 122 if the depth of the concave portion or the height of the convex portion and the pattern period are 1 μm or more. Multiple reflections are suppressed by forming a concavo-convex pattern that can cause irregular reflection, and the light extraction efficiency is improved. Instead of forming the concavo-convex pattern having periodicity, a rough surface having no periodicity can be formed by dry etching or sand blasting using a random etching mask.
図９に示すＧａＮ系発光ダイオード１０２を製造する場合、基板１１０の裏面を凹凸状に加工するステップは、ｎ側電極Ｅ１００をパターニングするステップの後に行う。 When the GaN-based light emitting diode 102 shown in FIG. 9 is manufactured, the step of processing the back surface of the substrate 110 into an uneven shape is performed after the step of patterning the n-side electrode E100.
図１０（ａ）に示すＧａＮ系発光ダイオード１０３および図１０（ｂ）に示すＧａＮ系発光ダイオード１０４では、オーミック電極と電極パッドを兼用するｎ側電極Ｅ１００に代えて、パターニングされたｎ側オーミック電極Ｅ１０１と、それを覆うｎ側電極パッドＥ１０２が、基板１１０の裏面上に形成されている。基板１１０の裏面上でｎ側オーミック電極Ｅ１０１が呈するパターンは、図１１（ａ）に一例を示すドットパターンや、図１１（ｂ）に一例を示すネットパターンなどとすることができる。ｎ側オーミック電極Ｅ１０１は、基板１１０の裏面全体を覆うように形成された後、不要部分を除去することによってパターニングされる。つまり、サブトラクティブ法によりパターニングされる。 In the GaN-based light-emitting diode 103 shown in FIG. 10A and the GaN-based light-emitting diode 104 shown in FIG. 10B, a patterned n-side ohmic electrode is used instead of the n-side electrode E100 that also serves as an ohmic electrode and an electrode pad. E101 and an n-side electrode pad E102 covering the same are formed on the back surface of the substrate 110. The pattern exhibited by the n-side ohmic electrode E101 on the back surface of the substrate 110 can be a dot pattern shown as an example in FIG. 11A, a net pattern shown as an example in FIG. The n-side ohmic electrode E101 is formed so as to cover the entire back surface of the substrate 110, and then patterned by removing unnecessary portions. That is, patterning is performed by a subtractive method.
図１０（ａ）のＧａＮ系発光ダイオード１０３では、ｎ側電極パッドＥ１０２が基板１１０の露出した裏面と接するように設けられているが、図１０（ｂ）のＧａＮ系発光ダイオード１０４では、基板１１０の裏面とｎ側電極パッドＥ１０２との間に誘電体反射膜Ｒ１００が介在している。誘電体反射膜Ｒの好適例はブラッグ反射膜（ＤＢＲ）であるが、限定されるものではなく、基板１１０より屈折率の低い誘電体からなる単層膜であってもよい。 In the GaN-based light emitting diode 103 of FIG. 10A, the n-side electrode pad E102 is provided in contact with the exposed back surface of the substrate 110. In the GaN-based light emitting diode 104 of FIG. A dielectric reflection film R100 is interposed between the back surface of the electrode and the n-side electrode pad E102. A suitable example of the dielectric reflection film R is a Bragg reflection film (DBR), but is not limited, and may be a single layer film made of a dielectric having a refractive index lower than that of the substrate 110.
ＧａＮ系発光ダイオード１０３、１０４において、ｎ側オーミック電極Ｅ１０１は、Ａｌ、Ｔｉ、Ｃｒ、Ｖ、Ｗ、ＩＴＯのような、ｎ型ＧａＮ系半導体とオーミック接触を形成する材料を用いて、蒸着、スパッタ、ＣＶＤのような気相法により、好ましくは０．０５μｍ〜０．５μｍの厚さに形成される。ｎ側電極パッドＥ１０２は、Ａｕ、Ａｌ、Ｃｕ、Ａｇのような導電性の高い金属からなる厚さ０．５μｍ〜５μｍの層を含むことが望ましい。また、ｎ側電極パッドＥ１０２は基板１１０側に、Ａｇ、Ａｌ、Ｒｈ、Ｐｔのような近紫外〜可視波長域における反射率の高い金属からなる高反射部を含むことが望ましい。 In the GaN-based light emitting diodes 103 and 104, the n-side ohmic electrode E101 is formed by vapor deposition or sputtering using a material that forms an ohmic contact with an n-type GaN-based semiconductor, such as Al, Ti, Cr, V, W, or ITO. It is preferably formed to a thickness of 0.05 μm to 0.5 μm by a vapor phase method such as CVD. The n-side electrode pad E102 preferably includes a layer having a thickness of 0.5 μm to 5 μm made of a highly conductive metal such as Au, Al, Cu, or Ag. The n-side electrode pad E102 preferably includes a high reflection portion made of a metal having high reflectivity in the near ultraviolet to visible wavelength region, such as Ag, Al, Rh, and Pt, on the substrate 110 side.
図１２に示すＧａＮ系発光ダイオード１０５では、ｐ型層１２３上に設けられる電極が、オーミック電極と電極パッドを兼用するｐ側電極Ｅ２００とされるとともに、活性層１２２で生じる光が基板１１０の裏面からＧａＮ系発光ダイオード１００の外部に放出されるように、ｎ側電極Ｅ１００の面積が小さくされている。好ましい実施形態においては、ｐ側電極Ｅ２００は、ｐ型層１２３と接触する部分がｐ型ＧａＮ系半導体とオーミック接触を形成する材料で形成され、その上にＡｕ、Ａｌ、Ｃｕ、Ａｇのような導電性の高い金属からなる層が積層された、多層構造とされる。ｐ型ＧａＮ系半導体とオーミック接触を形成する材料としては、Ｎｉ、Ａｕ、Ｐｄ、Ｒｈ、Ｐｔ、Ｃｏなどの金属が挙げられる他、ＩＴＯ、亜鉛添加酸化インジウム、酸化亜鉛、酸化錫、酸化チタン、酸化ガリウムなどの透明導電性酸化物が挙げられる。導電性の高い金属からなる層は、好ましくは０．５μｍ〜５μｍの厚さに形成される。 In the GaN-based light emitting diode 105 shown in FIG. 12, the electrode provided on the p-type layer 123 is a p-side electrode E200 that serves both as an ohmic electrode and an electrode pad, and light generated in the active layer 122 is emitted from the back surface of the substrate 110. The area of the n-side electrode E100 is reduced so as to be emitted from the GaN-based light emitting diode 100 to the outside. In a preferred embodiment, the p-side electrode E200 is formed of a material that forms an ohmic contact with the p-type GaN-based semiconductor at a portion in contact with the p-type layer 123, and Au, Al, Cu, Ag, or the like is formed thereon. A multi-layer structure in which layers made of highly conductive metals are stacked. Examples of the material that forms ohmic contact with the p-type GaN-based semiconductor include metals such as Ni, Au, Pd, Rh, Pt, Co, ITO, zinc-doped indium oxide, zinc oxide, tin oxide, titanium oxide, Examples thereof include transparent conductive oxides such as gallium oxide. The layer made of a highly conductive metal is preferably formed to a thickness of 0.5 μm to 5 μm.
図１３に示すＧａＮ系発光ダイオード１０６は、図１２に示すＧａＮ系発光ダイオード１０５の変形例である。相違点として、平面図である図１３（ａ）に示すように、ＧａＮ系発光ダイオード１０６ではｎ側電極Ｅ１００が、ボンディングワイヤ等が接続される部分である接続部Ｅ１００ａと、電流を横方向（基板１１０の厚さ方向と直交する方向）に拡げるための延長部Ｅ１００ｂとから構成されている。加えて、ＧａＮ系発光ダイオード１０６では、断面図である図１３（ｂ）に示すように、基板１１０の裏面の露出した部分が粗く加工されている。この粗く加工された部分には、活性層１２２で生じる光を乱反射させ得るミクロンサイズの凹凸、活性層１２２で生じる光を回折させ得るサブミクロンサイズの周期的凹凸パターン、あるいは、活性層１２２で生じる光の全反射を抑制し得るサブミクロンサイズの微細な凹凸が形成される。サブミクロンサイズの凹凸は、ポリマー微粒子やシリカ微粒子をマスクに用いて基板１１０をエッチング加工する方法を用いて形成することができる。 A GaN-based light emitting diode 106 shown in FIG. 13 is a modification of the GaN-based light emitting diode 105 shown in FIG. As a difference, as shown in FIG. 13A, which is a plan view, in the GaN-based light emitting diode 106, the n-side electrode E100 is electrically connected to the connection portion E100a, which is a portion to which a bonding wire or the like is connected, in the lateral direction ( It is comprised from the extension part E100b for extending to the direction orthogonal to the thickness direction of the board | substrate 110). In addition, in the GaN-based light emitting diode 106, as shown in FIG. 13B, which is a cross-sectional view, the exposed portion of the back surface of the substrate 110 is roughly processed. In the rough processed portion, micron-sized irregularities that can diffusely reflect the light generated in the active layer 122, submicron-sized periodic irregularities pattern that can diffract the light generated in the active layer 122, or the active layer 122 Sub-micron-sized fine irregularities that can suppress the total reflection of light are formed. The submicron-sized unevenness can be formed by a method of etching the substrate 110 using polymer fine particles or silica fine particles as a mask.
図１４に示すＧａＮ系発光ダイオード１０７は、図１２に示すＧａＮ系発光ダイオード１０５の別の変形例である。相違点として、図１４（ａ）（ｂ）に示すように、ＧａＮ系発光ダイオード１０７では、オーミック電極と電極パッドを兼用するｎ側電極Ｅ１００に代えて、ＩＴＯのような透明導電性酸化物で形成された透光性のｎ側オーミック電極Ｅ１０１と、その一部上に設けられたｎ側電極パッドＥ１０２が、基板１１０の裏面上に形成されている。 A GaN light emitting diode 107 shown in FIG. 14 is another modification of the GaN light emitting diode 105 shown in FIG. As a difference, as shown in FIGS. 14A and 14B, in the GaN-based light emitting diode 107, a transparent conductive oxide such as ITO is used in place of the n-side electrode E100 that serves both as an ohmic electrode and an electrode pad. The formed translucent n-side ohmic electrode E101 and an n-side electrode pad E102 provided on a part thereof are formed on the back surface of the substrate 110.
ｎ側電極パッドＥ１０２は、図１３のＧａＮ系発光ダイオード１０６におけるｎ側電極Ｅ１００と同様に、ボンディングワイヤ等が接続される部分である接続部Ｅ１０２ａと、電流を横方向に拡げるための延長部Ｅ１０２ｂとから構成されている。透光性のｎ側オーミック電極Ｅ１０１はサブトラクティブ法によりパターニングされており、ｎ側電極パッドＥ１０２ａの直下の部分に円形の開口部を有している。 Similarly to the n-side electrode E100 in the GaN-based light emitting diode 106 of FIG. 13, the n-side electrode pad E102 includes a connection portion E102a that is a portion to which a bonding wire or the like is connected, and an extension portion E102b for spreading the current in the lateral direction. It consists of and. The translucent n-side ohmic electrode E101 is patterned by a subtractive method, and has a circular opening at a portion immediately below the n-side electrode pad E102a.
図１５に示すＧａＮ系発光ダイオード１０８は、図１２に示すＧａＮ系発光ダイオード１０５の更に別の変形例である。相違点として、図１５（ａ）（ｂ）に示すように、発光ダイオード１０８では、オーミック電極と電極パッドを兼用するｎ側電極Ｅ１００に代えて、ＩＴＯのような透明導電性酸化物で形成された透光性のｎ側オーミック電極Ｅ１０１と、その一部上に設けられたｎ側電極パッドＥ１０２が、基板１１０の裏面上に形成されている。ただし、図１４のＧａＮ系発光ダイオード１０７とは異なり、ｎ側オーミック電極Ｅ１０１は基板１１０の裏面を広く覆っておらず、その面積はｎ側電極パッドＥ１０２よりも僅かに大きいだけである。加えて、ＧａＮ系発光ダイオード１０８では、図１２のＧａＮ系発光ダイオード１０５と異なり、基板１１０の裏面のうちｎ側オーミック電極Ｅ１０１に覆われていない部分が粗面とされている。 A GaN-based light emitting diode 108 shown in FIG. 15 is yet another modification of the GaN-based light emitting diode 105 shown in FIG. As a difference, as shown in FIGS. 15A and 15B, the light-emitting diode 108 is formed of a transparent conductive oxide such as ITO instead of the n-side electrode E100 that serves both as an ohmic electrode and an electrode pad. The translucent n-side ohmic electrode E101 and the n-side electrode pad E102 provided on a part thereof are formed on the back surface of the substrate 110. However, unlike the GaN-based light emitting diode 107 of FIG. 14, the n-side ohmic electrode E101 does not cover the back surface of the substrate 110 widely, and its area is only slightly larger than the n-side electrode pad E102. In addition, in the GaN-based light emitting diode 108, unlike the GaN-based light emitting diode 105 in FIG. 12, the portion of the back surface of the substrate 110 that is not covered by the n-side ohmic electrode E101 is a rough surface.
図１５に示すＧａＮ系発光ダイオード１０８を製造するには、まず、ｎ型導電性のｍ面ＧａＮ基板１１０上に、ＧａＮ系半導体からなるｎ型層１２１、活性層１２２およびｐ型層１２３を含むエピ層１２０が形成されたエピウェハを準備する。そして、エピ層１２０をドライエッチング加工して素子分離溝Ｇ１００を形成するとともに、素子分離溝Ｇ１００によって区画される各発光ダイオード部のｐ型層１２３上に、ｐ側電極Ｅ２００を形成する。 In order to manufacture the GaN-based light emitting diode 108 shown in FIG. 15, first, an n-type layer 121 made of a GaN-based semiconductor, an active layer 122, and a p-type layer 123 are included on an n-type conductive m-plane GaN substrate 110. An epi wafer on which the epi layer 120 is formed is prepared. Then, the epi layer 120 is dry-etched to form the element isolation groove G100, and the p-side electrode E200 is formed on the p-type layer 123 of each light-emitting diode section partitioned by the element isolation groove G100.
ｐ側電極Ｅ２００の形成後、基板１１０の裏面をグラインディングまたはラッピングして、基板１１０の厚さを減じる。グラインディングを行った場合には、続けてラッピングを行って、加工された面の粗さを減じる。その後、酸性のＣＭＰスラリーを用いて、０．５μｍ／ｈ以下という低いポリッシングレートで基板１１０の裏面をポリッシングし、ＡＦＭを用いて測定される１０μｍ角の範囲の算術平均粗さＲａを０．１ｎｍ以下とする。ポリッシング後は基板１１０に付着したスラリーを水で洗い流し、乾燥させる。水洗の後に、有機洗浄や紫外線オゾン洗浄を行ってもよい。 After forming the p-side electrode E200, the back surface of the substrate 110 is ground or lapped to reduce the thickness of the substrate 110. When grinding is performed, lapping is continuously performed to reduce the roughness of the processed surface. Thereafter, the back surface of the substrate 110 is polished using an acidic CMP slurry at a polishing rate as low as 0.5 μm / h or less, and the arithmetic average roughness Ra in the range of 10 μm square measured using AFM is 0.1 nm. The following. After polishing, the slurry adhering to the substrate 110 is washed away with water and dried. After washing with water, organic washing or ultraviolet ozone washing may be performed.
次に、ポリッシュされたままの基板１１０の裏面全体にＩＴＯからなるｎ側オーミック電極Ｅ１０１を、蒸着、スパッタ、ＣＶＤなどの気相法を用いて薄膜状に形成する。このステップまで完了したエピウェハの断面図が図１６（ａ）である。 Next, an n-side ohmic electrode E101 made of ITO is formed in a thin film shape on the entire back surface of the substrate 110 that has been polished using a vapor phase method such as vapor deposition, sputtering, or CVD. FIG. 16A is a cross-sectional view of the epi-wafer completed up to this step.
次のステップでは、必要な部分をレジストマスクで保護したうえで不要部分をエッチングにより除去する方法、すなわちサブトラクティブ法によって、図１６（ｂ） に示すようにｎ側オーミック電極Ｅ１０１を所定形状にパターニングする。レジストマスクのパターニングは、通常のフォトリソグラフィ技法を用いて行うことができる。ＩＴＯのエッチングは、好ましくは、エッチャントに塩化鉄水溶液または塩酸を用いて、ウェット法により行う。このウェットエッチングの際には、ＩＴＯの不要部分を完全に取り除かないで、その残渣が基板１１０上に残るようにエッチング時間などを調節する。 In the next step, the n-side ohmic electrode E101 is patterned into a predetermined shape as shown in FIG. 16B by a method of removing unnecessary portions by etching after protecting the necessary portions with a resist mask, that is, a subtractive method. To do. Patterning of the resist mask can be performed using a normal photolithography technique. Etching of ITO is preferably performed by a wet method using an aqueous iron chloride solution or hydrochloric acid as an etchant. In this wet etching, the etching time or the like is adjusted so that the unnecessary portion of ITO is not completely removed and the residue remains on the substrate 110.
ＩＴＯのような多結晶質のＴＣＯ薄膜は、成膜後にアニールして結晶部分の結晶性を向上させることによって、ウェットエッチング時の結晶部分と粒界部分とのエッチングレート差を大きくすることができる。従って、ｎ側オーミック電極Ｅ１０１をＩＴＯのような多結晶質のＴＣＯ膜とする場合には、これを熱処理することによって、ウェットエッチング後にＴＣＯの残渣が基板１１０上に残留し易くすることができる。 A polycrystalline TCO thin film such as ITO can increase the etching rate difference between the crystal part and the grain boundary part during wet etching by annealing after film formation to improve the crystallinity of the crystal part. . Therefore, when the n-side ohmic electrode E101 is a polycrystalline TCO film such as ITO, the TCO residue can be easily left on the substrate 110 after wet etching by heat-treating it.
次のステップでは、前のステップでｎ側オーミック電極Ｅ１０１の保護に用いたレジストマスクを引き続きマスクとして残したまま、露出した基板１１０の裏面を塩素ガスをエッチングガスに用いてドライエッチングする。このとき、残留したＩＴＯの残渣が微細マスクとして働くことによって、図１６（ｃ）に示すように、基板１１０のドライエッチされた部分には微細な凹凸が無数に形成される。 In the next step, the exposed back surface of the substrate 110 is dry-etched using chlorine gas as an etching gas while the resist mask used for protecting the n-side ohmic electrode E101 in the previous step remains as a mask. At this time, the remaining ITO residue acts as a fine mask, and as shown in FIG. 16C, innumerable fine irregularities are formed in the dry-etched portion of the substrate 110.
ドライエッチング後、図１７（ｄ）に示すようにｎ側オーミック電極Ｅ１０１上にｎ側電極パッドＥ１０２を形成する。好ましい実施形態においては、この後、基板１１０の露出面をＳｉＯ２、ＳｉＮｘのような透明材料からなる絶縁性の保護膜（図示せず）で被覆する。そして、最後のステップとして、エピ層１２０に形成した素子分離溝Ｇ１００の位置でエピウェハを切断し、チップ状のＧａＮ系発光ダイオード１０８を得る。 After dry etching, an n-side electrode pad E102 is formed on the n-side ohmic electrode E101 as shown in FIG. In a preferred embodiment, thereafter, the exposed surface of the substrate 110 is covered with an insulating protective film (not shown) made of a transparent material such as SiO 2 or SiN x . Then, as the last step, the epi-wafer is cut at the position of the element isolation groove G100 formed in the epi layer 120, and the chip-like GaN-based light emitting diode 108 is obtained.
図１８に示すＧａＮ系発光ダイオード１０９は、図１５に示すＧａＮ系発光ダイオード１０８の変形例である。相違点として、ＧａＮ系発光ダイオード１０９では図１８（ａ）（ｂ）に示すように、ｎ側電極パッドＥ１０２が、ボンディングワイヤ等が接続される部分である接続部Ｅ１０２ａと、電流を横方向（基板１１０の厚さ方向と直交する方向）に拡げるための、グリッド状の延長部Ｅ１０２ｂとから構成されている。ｎ側電極パッドＥ１０２とｐ型層１２３との間に介在されたｎ側オーミック電極Ｅ１０１は、ｎ側電極パッドＥ１０２と略同じ形状に形成されている。
（実験結果）
本発明者によるＧａＮ系発光ダイオード（以下では単に「ＬＥＤ」ともいう）の試作および評価の結果を以下に記す。
１．試作したＬＥＤの基本構造
図１に、試作したＬＥＤの基本構造を模式的に示す。図１（ａ）は上面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線の位置における断面図である。図１（ａ）に示すように、ＬＥＤ１の平面形状は矩形であり、サイズは３５０μｍ×３４０μｍである。
A GaN-based light emitting diode 109 shown in FIG. 18 is a modification of the GaN-based light emitting diode 108 shown in FIG. As a difference, in the GaN-based light emitting diode 109, as shown in FIGS. 18 (a) and 18 (b), the n-side electrode pad E102 has a current flowing in the horizontal direction ( It is comprised from the grid-like extension part E102b for expanding to the direction orthogonal to the thickness direction of the board | substrate 110). The n-side ohmic electrode E101 interposed between the n-side electrode pad E102 and the p-type layer 123 is formed in substantially the same shape as the n-side electrode pad E102.
(Experimental result)
The results of trial manufacture and evaluation of a GaN-based light emitting diode (hereinafter also simply referred to as “LED”) by the present inventor will be described below.
1. Basic Structure of Prototype LED FIG. 1 schematically shows the basic structure of a prototype LED. 1A is a top view, and FIG. 1B is a cross-sectional view taken along the line XX in FIG. 1A. As shown to Fig.1 (a), the planar shape of LED1 is a rectangle, and a size is 350 micrometers x 340 micrometers.
図１（ｂ）に示すように、ＬＥＤ１は、基板１０の上にＧａＮ系半導体からなる半導体積層体２０を有している。基板１０はｍ面ＧａＮ基板であり、半導体積層体２０は該基板１０のおもて面１１上に配置されている。半導体積層体２０は基板１０側から順に、第１のアンドープＧａＮ層２１、Ｓｉドープされたｎ型ＧａＮコンタクト層２２、第２のアンドープＧａＮ層２３、Ｓｉドープされたｎ型ＧａＮクラッド層２４、ＭＱＷ活性層２５、Ｍｇドープされたｐ型Ａｌ０．１Ｇａ０．9Ｎクラッド層２６、Ｍｇドープされたｐ型Ａｌ０．０３Ｇａ０．９７Ｎコンタクト層２７を有している。 As shown in FIG. 1B, the LED 1 has a semiconductor stacked body 20 made of a GaN-based semiconductor on a substrate 10. The substrate 10 is an m-plane GaN substrate, and the semiconductor stacked body 20 is disposed on the front surface 11 of the substrate 10. The semiconductor stacked body 20 includes, in order from the substrate 10 side, a first undoped GaN layer 21, a Si-doped n-type GaN contact layer 22, a second undoped GaN layer 23, a Si-doped n-type GaN cladding layer 24, an MQW. An active layer 25, a Mg-doped p-type Al 0.1 Ga 0.9 N clad layer 26, and an Mg-doped p-type Al 0.03 Ga 0.97 N contact layer 27 are provided.
ＭＱＷ活性層２５は、交互に積層されたアンドープＩｎ０．０４Ｇａ０．９６Ｎバリア層とアンドープＩｎ０．１６Ｇａ０．８４Ｎウェル層とを有している。アンドープＩｎＧａＮバリア層の数は４層、アンドープＩｎＧａＮウェル層の数は３層であり、ゆえに、ＭＱＷ活性層２５の最下層と最上層はいずれもバリア層である。ウェル層の組成は発光ピーク波長が４４５〜４６５ｎｍの範囲内に入るように調整されたものである。 The MQW active layer 25 has undoped In 0.04 Ga 0.96 N barrier layers and undoped In 0.16 Ga 0.84 N well layers that are alternately stacked. The number of undoped InGaN barrier layers is four, and the number of undoped InGaN well layers is three. Therefore, the lowermost layer and the uppermost layer of the MQW active layer 25 are both barrier layers. The composition of the well layer is adjusted so that the emission peak wavelength falls within the range of 445 to 465 nm.
ＬＥＤ１は２つのｎ側電極と１つのｐ側電極を有している。ｎ側電極のひとつは第１のｎ側メタルパッドＥ１１であり、基板１０の裏面１２全体を覆うように設けられている。もうひとつは第２のｎ側メタルパッドＥ１２であり、半導体積層体２０を一部除去することにより露出したｎ型ＧａＮコンタクト層２２の表面上に形成されている。第１のｎ側メタルパッドＥ１１と第２のｎ側メタルパッドＥ１２は、どちらもオーミック電極を兼用している。ｐ側電極を構成するのは、ｐ型ＡｌＧａＮコンタクト層２７の上面に形成されたオーミック性の透光性電極Ｅ２１と、該透光性電極Ｅ２１上の一部に形成されたｐ側メタルパッドＥ２２である。ＭＱＷ活性層２５への電流印加は、第１のｎ側メタルパッドＥ１１とｐ側メタルパッドＥ２２を通して行うこともできるし、第２のｎ側メタルパッドＥ１２とｐ側メタルパッドＥ２２を通して行うこともできる。 LED1 has two n-side electrodes and one p-side electrode. One of the n-side electrodes is a first n-side metal pad E11, which is provided so as to cover the entire back surface 12 of the substrate 10. The other is the second n-side metal pad E12, which is formed on the surface of the n-type GaN contact layer 22 exposed by partially removing the semiconductor stacked body 20. Both the first n-side metal pad E11 and the second n-side metal pad E12 also serve as ohmic electrodes. The p-side electrode is composed of an ohmic translucent electrode E21 formed on the upper surface of the p-type AlGaN contact layer 27 and a p-side metal pad E22 formed on a part of the translucent electrode E21. It is. The current application to the MQW active layer 25 can be performed through the first n-side metal pad E11 and the p-side metal pad E22, or can be performed through the second n-side metal pad E12 and the p-side metal pad E22. .
第１のｎ側メタルパッドＥ１１は多層膜であり、基板１０側から順にＴｉＷ層、Ａｕ層、Ｐｔ層、Ａｕ層、Ｐｔ層、Ａｕ層、Ｐｔ層、Ａｕ層を有している。第２のｎ側メタルパッドＥ１２も同様の積層構造を備える多層膜であり、ｎ型ＧａＮコンタクト層２２側から順にＴｉＷ層、Ａｕ層、Ｐｔ層、Ａｕ層、Ｐｔ層、Ａｕ層、Ｐｔ層、Ａｕ層を有している。透光性電極Ｅ２１はＩＴＯ（インジウム錫酸化物）膜である。ｐ側メタルパッドＥ１２は第１のｎ側メタルパッドＥ１１および第２のｎ側メタルパッドＥ１２と同様の積層構造を備える多層膜であり、透光性電極Ｅ２１側から順にＴｉＷ層、Ａｕ層、Ｐｔ層、Ａｕ層、Ｐｔ層、Ａｕ層、Ｐｔ層、Ａｕ層を有している。
２．ＬＥＤの試作
ＬＥＤ１を次の手順により作製した。
２−１．エピタキシャル成長
サイズが７ｍｍ（ｃ軸方向）×１５ｍｍ（ａ軸方向）×３３０μｍ（厚さ）、おもて面（半導体積層体を設ける側の主面）のオフ角が０±０．５°の範囲内で、ｎ型不純物としてＳｉが添加されたｎ型導電性のｍ面ＧａＮ基板を準備した。ホール測定により調べた該ｍ面ＧａＮ基板のキャリア濃度は１．３×１０１７ｃｍ−３であった。
The first n-side metal pad E11 is a multilayer film, and includes a TiW layer, an Au layer, a Pt layer, an Au layer, a Pt layer, an Au layer, a Pt layer, and an Au layer in order from the substrate 10 side. The second n-side metal pad E12 is also a multilayer film having a similar laminated structure, and in order from the n-type GaN contact layer 22 side, a TiW layer, an Au layer, a Pt layer, an Au layer, a Pt layer, an Au layer, a Pt layer, It has an Au layer. The translucent electrode E21 is an ITO (indium tin oxide) film. The p-side metal pad E12 is a multilayer film having a laminated structure similar to that of the first n-side metal pad E11 and the second n-side metal pad E12, and sequentially includes a TiW layer, an Au layer, and Pt from the translucent electrode E21 side. A layer, an Au layer, a Pt layer, an Au layer, a Pt layer, and an Au layer.
2. LED Trial Production LED1 was produced by the following procedure.
2-1. Epitaxial growth Size is 7 mm (c-axis direction) x 15 mm (a-axis direction) x 330 μm (thickness), and the off-angle of the front surface (main surface on which the semiconductor laminate is provided) is 0 ± 0.5 ° The n-type conductive m-plane GaN substrate to which Si was added as an n-type impurity was prepared. The carrier concentration of the m-plane GaN substrate examined by hole measurement was 1.3 × 10 17 cm −3 .
このｍ面ＧａＮ基板のおもて面上に、常圧ＭＯＶＰＥ法を用いて複数のＧａＮ系半導体層をエピタキシャル成長させて半導体積層体を形成した。ＩＩＩ族原料にはＴＭＧ（トリメチルガリウム）、ＴＭＩ（トリメチルインジウム）およびＴＭＡ（トリメチルアルミニウム）、Ｖ族原料にはアンモニア、Ｓｉ原料にはシラン、Ｍｇ原料にはビスエチルシクロペンタジエニルマグネシウム（（ＥｔＣｐ）２Ｍｇ）を用いた。 A plurality of GaN-based semiconductor layers were epitaxially grown on the front surface of the m-plane GaN substrate using the atmospheric pressure MOVPE method to form a semiconductor laminate. TMG (trimethylgallium), TMI (trimethylindium) and TMA (trimethylaluminum) for Group III materials, ammonia for Group V materials, silane for Si materials, bisethylcyclopentadienylmagnesium ((EtCp) for Mg materials ) 2 Mg) was used.
各層の成長温度および膜厚を表１に示す。 Table 1 shows the growth temperature and film thickness of each layer.
ｎ型ＧａＮコンタクト層、ｎ型ＧａＮクラッド層、ｐ型ＡｌＧａＮクラッド層およびｐ型ＡｌＧａＮコンタクト層に添加した不純物の濃度は表２に示す通りである。 Table 2 shows the concentration of impurities added to the n-type GaN contact layer, n-type GaN clad layer, p-type AlGaN clad layer, and p-type AlGaN contact layer.
ｐ型ＡｌＧａＮクラッド層およびｐ型ＡｌＧａＮコンタクト層に添加したＭｇの活性化は、ｐ型ＡｌＧａＮコンタクト層を所定時間成長させた後、ＭＯＶＰＥ装置の成長炉内で基板温度が室温まで降下する間に、該成長炉内に流す窒素ガスおよびアンモニアガスの流量を制御する方法を用いて行った。
２−２．ｐ側電極および第２のｎ側メタルパッドの形成
上記エピタキシャル成長により形成した半導体積層体の表面（ｐ型ＡｌＧａＮコンタクト層の表面）に、電子ビーム蒸着法によりＩＴＯ膜を２１０ｎｍの厚さに形成した。続いて、フォトリソグラフィとエッチングの技法を用いて、このＩＴＯ膜を所定の形状にパターニングして、透光性電極を形成した。パターニング後、反応性イオンエッチング（ＲＩＥ）加工により半導体積層体の一部を除去して、第２のｎ側メタルパッドを形成すべき部位にｎ型ＧａＮコンタクト層を露出させるとともに、メサ形成を行った。ＲＩＥ加工においては、エッチングガスとしてＣｌ２を用い、アンテナ／バイアスを１００Ｗ／２０Ｗ、チャンバー内圧力を０．５Ｐａと設定した。
The activation of Mg added to the p-type AlGaN cladding layer and the p-type AlGaN contact layer is performed while the p-type AlGaN contact layer is grown for a predetermined time and then the substrate temperature is lowered to room temperature in the growth furnace of the MOVPE apparatus. This was carried out using a method for controlling the flow rates of nitrogen gas and ammonia gas flowing into the growth furnace.
2-2. Formation of p-side electrode and second n-side metal pad An ITO film having a thickness of 210 nm was formed on the surface of the semiconductor laminate formed by the epitaxial growth (surface of the p-type AlGaN contact layer) by electron beam evaporation. Subsequently, the ITO film was patterned into a predetermined shape using photolithography and etching techniques to form a translucent electrode. After patterning, a part of the semiconductor stacked body is removed by reactive ion etching (RIE) processing to expose the n-type GaN contact layer at the site where the second n-side metal pad is to be formed, and perform mesa formation. It was. In RIE processing, Cl 2 was used as an etching gas, the antenna / bias was set to 100 W / 20 W, and the pressure in the chamber was set to 0.5 Pa.
ＲＩＥ加工に続いて、上記作製したＩＴＯ膜に対し、大気雰囲気中、５２０℃で２０分間の熱処理を施した。更に続けて、ＲＴＡ（Rapid Thermal Annealing）装置を用いて、このＩＴＯ膜に対し、窒素ガス雰囲気中、５００℃で１分間の熱処理を施した。 Subsequent to the RIE process, the produced ITO film was heat-treated at 520 ° C. for 20 minutes in the air atmosphere. Further, using an RTA (Rapid Thermal Annealing) apparatus, this ITO film was heat-treated at 500 ° C. for 1 minute in a nitrogen gas atmosphere.
ＩＴＯ膜の熱処理後、リフトオフ法を用いて、第２のｎ側メタルパッドとｐ側メタルパッドを同時に所定のパターンに形成した。第２のｎ側メタルパッドとｐ側メタルパッドを構成するメタル多層膜に含まれる全ての層（ＴｉＷ層、Ａｕ層およびＰｔ層）は、スパッタリング法で形成した。ＴｉＷ膜を形成する際は、ターゲットにＴｉ含有量が１０ｗｔ％のＴｉ−Ｗターゲット、スパッタガスにＡｒ（アルゴン）を使用し、スパッタ条件はＲＦ電力８００Ｗ、Ａｒ流量５０ｓｃｃｍ、スパッタガス圧２．２×１０−1Ｐａとした。最下層であるＴｉＷ層とその直上に積層するＡｕ層の厚さは１０８ｎｍとし、それ以外のＰｔ層およびＡｕ層の厚さはいずれも８９ｎｍとした。 After the heat treatment of the ITO film, a second n-side metal pad and a p-side metal pad were simultaneously formed in a predetermined pattern using a lift-off method. All layers (TiW layer, Au layer, and Pt layer) included in the metal multilayer film constituting the second n-side metal pad and the p-side metal pad were formed by sputtering. When forming a TiW film, a Ti-W target having a Ti content of 10 wt% is used as a target, Ar (argon) is used as a sputtering gas, sputtering conditions are RF power 800 W, Ar flow rate 50 sccm, sputtering gas pressure 2.2. × 10 −1 Pa. The thickness of the lowermost TiW layer and the Au layer laminated immediately above it was 108 nm, and the thicknesses of the other Pt layers and Au layers were all 89 nm.
第２のｎ側メタルパッドとｐ側メタルパッドを形成した後、露出した半導体積層体の表面および透光性電極の表面に、ＳｉＯ２からなるパッシベーション膜を２１３ｎｍの厚さに形成した。
２−３．ｍ面ＧａＮ基板の裏面の加工
上記パッシベーション膜の形成後、ｍ面ＧａＮ基板の裏面に対し、以下に加工ａ〜加工ｆとして記す６通りの異なる加工を行った。
After forming the second n-side metal pad and p-side metal pad, a passivation film made of SiO 2 was formed to a thickness of 213 nm on the exposed surface of the semiconductor stacked body and the surface of the translucent electrode.
2-3. Processing of the back surface of the m-plane GaN substrate After the formation of the passivation film, six different processes described below as processing a to processing f were performed on the back surface of the m-plane GaN substrate.
加工ａ：ｍ面ＧａＮ基板の裏面にラッピングおよびポリッシングをこの順に施すことにより、該基板の厚さを２００μｍに減じた。 Process a: The thickness of the substrate was reduced to 200 μm by lapping and polishing the back surface of the m-plane GaN substrate in this order.
ラッピング工程では、定法に従い、使用するダイヤモンド砥粒の粒径を段階的に小さくしていった。 In the lapping process, the grain size of the diamond abrasive used was gradually reduced in accordance with a conventional method.
ポリッシング工程では、酸性コロイダルシリカ（粒径７０〜１００ｎｍ）に酸を添加してｐＨを２未満に調整したＣＭＰスラリーを用い、ポリッシングレートが０．５μｍ／ｈとなるように荷重を調整し、ポリッシング加工時間は約１４時間とした。この条件でポリッシュされたｍ面ＧａＮ基板の表面は、ＡＦＭ（例えばDIGITALINSTRUMENTS社製 DIMENSION 5000）を用いて測定される１０μｍ角の範囲の算術平均粗さＲａが０．1ｎｍ以下となる。 In the polishing step, a CMP slurry in which acid is added to acidic colloidal silica (particle size 70-100 nm) and the pH is adjusted to less than 2 is used, and the load is adjusted so that the polishing rate is 0.5 μm / h. The processing time was about 14 hours. The surface of the m-plane GaN substrate polished under these conditions has an arithmetic average roughness Ra in the range of 10 μm square measured using AFM (for example, DIMENSION 5000 manufactured by DIGITALINSTRUMENTS) of 0.1 nm or less.
ポリッシングされた面（ｍ面ＧａＮ基板の裏面）は水で洗った後、更に室温のＩＰＡおよびアセトンを用いて洗浄し、乾燥後に５分間の紫外線オゾン洗浄（１１０℃、酸素流量５Ｌ／分）を施した。 The polished surface (the back surface of the m-plane GaN substrate) is washed with water, further washed with IPA and acetone at room temperature, and then dried with ultraviolet ozone cleaning (110 ° C., oxygen flow rate 5 L / min) for 5 minutes. gave.
加工ｂ：加工ａを行った後、更に、ＲＩＥによってｍ面ＧａＮ基板の裏面から表層部分を削り取った。ＲＩＥ条件は上記２−２．で半導体積層体に対してＲＩＥ加工を施したときの条件と同じとし、エッチング深さが０．１μｍとなるよう、エッチング時間を６０秒に設定した。ＲＩＥ加工後の表面の粗さを触針式段差計（株式会社小坂研究所製ＥＴ３０００）で測定したところ、算術平均粗さＲａは０．０２μｍ、最大高さＲｚは０．０４μｍであった。 Process b: After process a, the surface layer portion was further removed from the back surface of the m-plane GaN substrate by RIE. The RIE condition is the above 2-2. The etching time was set to 60 seconds so that the etching depth was 0.1 μm under the same conditions as when the RIE processing was performed on the semiconductor laminate. When the roughness of the surface after RIE processing was measured with a stylus type step gauge (ET3000 manufactured by Kosaka Laboratory Ltd.), the arithmetic average roughness Ra was 0.02 μm, and the maximum height Rz was 0.04 μm.
加工ｃ：加工ａを行った後、更に、ＲＩＥによってｍ面ＧａＮ基板の裏面から表層部分を削り取った。ＲＩＥ条件は上記２−２．で半導体積層体に対してＲＩＥ加工を施したときの条件と同じとし、エッチング深さが１．０μｍとなるよう、エッチング時間を６１０秒に設定した。ＲＩＥ加工後の表面の粗さを触針式段差計で測定したところ、算術平均粗さＲａは０．０６μｍ、最大高さＲｚは０．５５μｍであった。 Processing c: After processing a, the surface layer portion was further scraped off from the back surface of the m-plane GaN substrate by RIE. The RIE condition is the above 2-2. The etching time was set to 610 seconds so that the etching depth was 1.0 μm under the same conditions as when the semiconductor laminate was subjected to RIE processing. When the surface roughness after RIE processing was measured with a stylus profilometer, the arithmetic average roughness Ra was 0.06 μm, and the maximum height Rz was 0.55 μm.
加工ｄ：加工ａを行った後、更に、ＲＩＥによってｍ面ＧａＮ基板の裏面から表層部分を削り取った。ＲＩＥ条件は上記２−２．で半導体積層体に対してＲＩＥ加工を施したときの条件と同じとし、エッチング深さが２．０μｍとなるよう、エッチング時間を１２２０秒に設定した。ＲＩＥ加工後の表面の粗さを触針式段差計で測定したところ、算術平均粗さＲａは０．０７〜０．１２μｍ、最大高さＲｚは１．３０μｍであった。 Processing d: After processing a, the surface layer portion was further scraped off from the back surface of the m-plane GaN substrate by RIE. The RIE condition is the above 2-2. The etching time was set to 1220 seconds so that the etching conditions were the same as those when the RIE processing was performed on the semiconductor laminate. When the surface roughness after RIE processing was measured with a stylus profilometer, the arithmetic average roughness Ra was 0.07 to 0.12 μm, and the maximum height Rz was 1.30 μm.
加工ｅ：加工ａを行った後のｍ面ＧａＮ基板の裏面に、ノボラック樹脂を用いたポジ型フォトレジスト（住友化学株式会社製 スミレジストＰＦＩ−３４ＡＬ）を１．６μｍの厚さにコーティングし、フォトリソグラフィ技法を用いて該フォトレジストをパターニングすることによって、図２に示すマスクパターンを形成した。すなわち、複数の円形エッチングマスクが三角格子の格子位置に配置されたマスクパターンである。各円形マスクの直径（図２中のＲ）は２μｍ、隣り合う円形マスク間のスペース（図２中のＳ）は２．５μｍとした。マスクパターンの方向は、図３に示すように、三角格子の６つの格子位置を頂点とする正六角形ＡＢＣＤＥＦの２つの辺ＢＣ、ＥＦが、ｍ面ＧａＮ基板のｃ軸と直交するように定めた。 Process e: A positive photoresist (Sumiresist PFI-34AL manufactured by Sumitomo Chemical Co., Ltd.) using a novolac resin is coated on the back surface of the m-plane GaN substrate after the process a to a thickness of 1.6 μm. The mask pattern shown in FIG. 2 was formed by patterning the photoresist using a photolithography technique. That is, it is a mask pattern in which a plurality of circular etching masks are arranged at the lattice positions of a triangular lattice. The diameter of each circular mask (R in FIG. 2) was 2 μm, and the space between adjacent circular masks (S in FIG. 2) was 2.5 μm. As shown in FIG. 3, the direction of the mask pattern was determined so that the two sides BC and EF of the regular hexagon ABCDEF having the six lattice positions of the triangular lattice as vertices were orthogonal to the c-axis of the m-plane GaN substrate. .
上記のように形成したマスクパターンをエッチングマスクに用いてＲＩＥを行うことにより、ｍ面ＧａＮ基板の裏面を凹凸状に加工した。エッチングガスとしてＣｌ２を用い、アンテナ／バイアスを１００Ｗ／２０Ｗ、チャンバー内圧力を０．５Ｐａと設定して、エッチング選択比が約１となるようにした。なお、ここでいうエッチング選択比は、エッチング時間が約８００秒以下であるときの、〔ＧａＮのエッチングレート〕／〔マスクのエッチングレート〕である。この条件で、１５００秒間、ＲＩＥ加工を行った。マスクパターンは、エッチング時間が約８００秒に達したところで殆ど消失した。ＲＩＥ加工後、有機溶剤を用いてウェハを洗浄し、続けて、ＲＩＥ加工された面に５分間の紫外線オゾン洗浄（１１０℃、酸素流量５Ｌ／分）を施した。 The back surface of the m-plane GaN substrate was processed into a concavo-convex shape by performing RIE using the mask pattern formed as described above as an etching mask. Cl 2 was used as an etching gas, the antenna / bias was set to 100 W / 20 W, the pressure in the chamber was set to 0.5 Pa, and the etching selectivity was about 1. The etching selectivity here is [GaN etching rate] / [mask etching rate] when the etching time is about 800 seconds or less. Under these conditions, RIE processing was performed for 1500 seconds. The mask pattern almost disappeared when the etching time reached about 800 seconds. After the RIE processing, the wafer was cleaned using an organic solvent, and then the surface subjected to the RIE processing was subjected to ultraviolet ozone cleaning (110 ° C., oxygen flow rate 5 L / min) for 5 minutes.
加工ｅを施したｍ面ＧａＮ基板の裏面のＳＥＭ像を図４に示す。図４において（ａ）は平面図、（ｂ）は断面方向から見た図、（ｃ）は斜視図である。 図４（ａ）〜（ｃ）のいずれにおいても紙面内で右から左に向かう方向が、ＧａＮの［０００１］方向（ｃ＋方向）であり、左から右に向かう方向がＧａＮの［０００−１］方向（ｃ−方向）である。ｍ面ＧａＮ基板の裏面に形成された突起の高さは１．５μｍであった。 FIG. 4 shows an SEM image of the back surface of the m-plane GaN substrate subjected to the processing e. 4A is a plan view, FIG. 4B is a diagram viewed from the cross-sectional direction, and FIG. 4C is a perspective view. 4A to 4C, the direction from right to left in the drawing is the [0001] direction (c + direction) of GaN, and the direction from left to right is [000-1] of GaN. ] Direction (c-direction). The height of the protrusion formed on the back surface of the m-plane GaN substrate was 1.5 μm.
加工ｆ：加工ａを行った後のｍ面ＧａＮ基板の裏面に、加工ｅと同じ手順でマスクパターンを形成したが、ＲＩＥチャンバー内に設置した後、薄いサファイア板でｍ面ＧａＮ基板の裏面を覆うことにより、該裏面がＲＩＥ加工を受けないように保護した。このことを除いて、加工ｆで行った処理は、加工ｅと同じである。すなわち、加工ｆを施したｍ面ＧａＮ基板の裏面には、フォトレジストを用いてマスクパターンを形成する処理、該マスクパターンを有機溶剤を用いて取り除く処理、及び、該マスクパターン除去後の紫外線オゾン洗浄処理が行われている。
２−４．第１のｎ側メタルパッドの形成
上記加工ａ〜ｆのいずれかを行ったｍ面ＧａＮ基板の裏面に、第１のｎ側メタルパッドとなるメタル多層膜を形成した。このメタル多層膜に含まれる全ての層（ＴｉＷ層、Ａｕ層およびＰｔ層）は、スパッタリング法で形成した。ＴｉＷ膜を形成する際は、ターゲットにＴｉ含有量が１０ｗｔ％のＴｉ−Ｗターゲット、スパッタガスにＡｒ（アルゴン）を使用し、スパッタ条件はＲＦ電力８００Ｗ、Ａｒ流量５０ｓｃｃｍ、スパッタガス圧２．２×１０−1Ｐａとした。最下層であるＴｉＷ層とその直上に積層するＡｕ層の厚さは１０８ｎｍとし、それ以外のＰｔ層およびＡｕ層の厚さはいずれも８９ｎｍとした。
Processing f: A mask pattern was formed on the back surface of the m-plane GaN substrate after processing a by the same procedure as processing e, but after installing in the RIE chamber, the back surface of the m-plane GaN substrate was covered with a thin sapphire plate. By covering, the back surface was protected from being subjected to RIE processing. Except for this, the process performed in process f is the same as process e. That is, on the back surface of the m-plane GaN substrate subjected to processing f, a process of forming a mask pattern using a photoresist, a process of removing the mask pattern using an organic solvent, and an ultraviolet ozone after removing the mask pattern A cleaning process is being performed.
2-4. Formation of first n-side metal pad A metal multilayer film serving as a first n-side metal pad was formed on the back surface of the m-plane GaN substrate subjected to any of the above processes a to f. All layers (TiW layer, Au layer, and Pt layer) included in this metal multilayer film were formed by sputtering. When forming a TiW film, a Ti-W target having a Ti content of 10 wt% is used as a target, Ar (argon) is used as a sputtering gas, sputtering conditions are RF power 800 W, Ar flow rate 50 sccm, sputtering gas pressure 2.2. × 10 −1 Pa. The thickness of the lowermost TiW layer and the Au layer laminated immediately above it was 108 nm, and the thicknesses of the other Pt layers and Au layers were all 89 nm.
上記メタル多層膜の形成後、スクライブおよびブレーキングを行うことによりウェハを分断し、ＬＥＤをチップにした。上記メタル多層膜はこの工程でＧａＮ基板と共に分断した。従って、第１のｎ側メタルパッドの平面形状はｍ面ＧａＮ基板の裏面の形状と同じとなった。また、第１のｎ側メタルパッドのサイズはチップサイズと略同じ３５０μｍ×３４０μｍとなった。
２−５．順方向電圧の評価
上記手順にて得たＬＥＤチップに対して、第１のｎ側メタルパッドとｐ側メタルパッドを通して電流を印加したときの順方向電圧（Ｖｆ１）と、第２のｎ側メタルパッドとｐ側メタルパッドを通して電流を印加したときの順方向電圧（Ｖｆ２）を比較した。印加電流はパルス幅１ｍｓｅｃ、パルス周期１００ｍｓｅｃのパルス電流とし、電流値は２０ｍＡおよび６０ｍＡの２通りとした。結果を表３に示す。
After the formation of the metal multilayer film, the wafer was divided by scribing and breaking to form LEDs as chips. The metal multilayer film was cut together with the GaN substrate in this step. Therefore, the planar shape of the first n-side metal pad is the same as the shape of the back surface of the m-plane GaN substrate. The size of the first n-side metal pad was 350 μm × 340 μm, which was substantially the same as the chip size.
2-5. Evaluation of forward voltage Forward voltage (Vf 1 ) when current is applied through the first n-side metal pad and p-side metal pad to the LED chip obtained by the above procedure, and the second n-side The forward voltage (Vf 2 ) when current was applied through the metal pad and the p-side metal pad was compared. The applied current was a pulse current having a pulse width of 1 msec and a pulse period of 100 msec, and the current value was 20 mA and 60 mA. The results are shown in Table 3.
表３に示すように、ｍ面ＧａＮ基板の裏面に加工ａのみを行ったＬＥＤチップではＶｆ１とＶｆ２は一致したのに対し、加工ｂ〜ｆを行ったＬＥＤチップではいずれもＶｆ１がＶｆ２よりも大きくなった。特に、ＲＩＥ加工を含む加工ｂ〜ｅを行ったＬＥＤチップでは、その差は数Ｖ以上にもなった。 As shown in Table 3, Vf 1 and Vf 2 coincided with the LED chip in which only the processing a was performed on the back surface of the m-plane GaN substrate, whereas Vf 1 was all in the LED chips subjected to processing b to f. It becomes larger than the vf 2. In particular, the difference between the LED chips subjected to processing b to e including RIE processing was several V or more.
１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９ ＧａＮ系発光ダイオード
１１０ 基板
１２０ エピ層
１２１ ｎ型層
１２２ 活性層
１２３ ｐ型層
Ｅ１００ ｎ側電極
Ｅ１０１ ｎ側オーミック電極
Ｅ１０２ ｎ側電極パッド
Ｅ２００ ｐ側電極
Ｅ２０１ ｐ側オーミック電極
Ｅ２０２ ｐ側電極パッド
Ｇ１００ 素子分離溝
Ｒ１００ 誘電体反射膜
101, 102, 103, 104, 105, 106, 107, 108, 109 GaN-based light emitting diode 110 Substrate 120 Epi layer 121 n-type layer 122 active layer 123 p-type layer E100 n-side electrode E101 n-side ohmic electrode E102 n-side electrode Pad E200 p-side electrode E201 p-side ohmic electrode E202 p-side electrode pad G100 element isolation trench R100 dielectric reflection film
Claims (8)
（ii）前記エピウェハに含まれる前記基板の裏面をポリッシングする第２ステップと、
（iii）前記第２ステップでポリッシュされた前記基板の裏面全体にｎ側オーミック電極を形成する第３ステップと、
（iv）前記第３ステップで形成された前記ｎ側オーミック電極をエッチングによりパターニングする第４ステップと、
を有するＧａＮ系発光ダイオードの製造方法。 (I) a first step of preparing an epi wafer having a substrate which is an n-type conductive m-plane GaN substrate and an epi layer made of a GaN-based semiconductor epitaxially grown on the substrate and including a pn junction type light emitting structure; ,
(Ii) a second step of polishing the back surface of the substrate included in the epi-wafer;
(Iii) a third step of forming an n-side ohmic electrode over the entire back surface of the substrate polished in the second step;
(Iv) a fourth step of patterning the n-side ohmic electrode formed in the third step by etching;
The manufacturing method of the GaN-type light emitting diode which has this.
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