JP2013074128A

JP2013074128A - Switching element

Info

Publication number: JP2013074128A
Application number: JP2011212268A
Authority: JP
Inventors: Masayuki Tajiri; 雅之田尻
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2011-09-28
Filing date: 2011-09-28
Publication date: 2013-04-22

Abstract

PROBLEM TO BE SOLVED: To provide a switching element configured to effectively suppress reverse piezo effect and suppress occurrence of cracks in the vicinity of a gate electrode even in a high electric field state during off-time.SOLUTION: A switching element 1 includes: an electron travel layer 13; an electron supply layer 14 that is formed on an upper surface of the electron travel layer 13, has a larger band gap than the electron travel layer 13, and establishes a heterojunction with the electron travel layer 13; a source electrode 15 and a drain electrode 16; and a gate electrode 17 disposed between the source electrode 15 and the drain electrode 16. In place of the electron supply layer 14, a reverse-piezo suppressing layer 20 is disposed below the gate electrode. The composition and the like of the reverse piezo suppressing layer 20 are adjusted to be joined to the electron travel layer 13 in a state that lattice mismatch is more relaxed than heterojunction. The reverse piezo suppressing layer 20 is disposed to cross a boundary B4 closer to the drain electrode 16 in a contact region A2 with respect to the gate electrode 17.

Description

本発明は、ＨＥＭＴ（High Electron Mobility Transistor）等に代表されるスイッチング素子に関する。 The present invention relates to a switching element represented by a HEMT (High Electron Mobility Transistor) or the like.

ＧａＮ（窒化ガリウム）に代表されるIII‐Ｖ族化合物半導体である窒化物半導体は、近年、スイッチング素子への適用が期待されている。これは、窒化物半導体が、従来のシリコン半導体に比べ、バンドギャップが３．４ｅＶ程度と大きく、絶縁破壊電界が１０倍高く、電子飽和速度が２．５倍大きい等、パワーデバイスに適した特性を持っていることによる。 In recent years, nitride semiconductors, which are III-V group compound semiconductors represented by GaN (gallium nitride), are expected to be applied to switching elements. This is because nitride semiconductors have a band gap as large as about 3.4 eV, a dielectric breakdown electric field is 10 times higher, and electron saturation speed is 2.5 times higher than conventional silicon semiconductors. By having.

例えば、ＳｉＣやシリコン、サファイア、或いはＧａＮ基板上に形成したＡｌＧａＮ／ＧａＮへテロ構造では、ＧａＮの結晶構造（ウルツ鉱型）のｃ軸方向における非対称構造に起因する自発分極に加え、ＡｌＧａＮとＧａＮの格子定数の不整合に起因するピエゾ効果による分極により、ＡｌＧａＮ／ＧａＮヘテロ界面にて１×１０^１３ｃｍ^−２程度の高濃度の二次元電子ガス層が生じる。この二次元電子ガス層の電子密度を制御し、所定の電極間の導通と非導通を切り替えることで、スイッチング素子としての利用が可能になる。 For example, in an AlGaN / GaN heterostructure formed on SiC, silicon, sapphire, or a GaN substrate, in addition to the spontaneous polarization caused by the asymmetric structure in the c-axis direction of the GaN crystal structure (wurtzite type), AlGaN and GaN Due to the polarization due to the piezo effect resulting from the mismatch of lattice constants, a two-dimensional electron gas layer having a high concentration of about 1 × 10 ¹³ cm ⁻² is generated at the AlGaN / GaN hetero interface. By controlling the electron density of the two-dimensional electron gas layer and switching between conduction and non-conduction between predetermined electrodes, it can be used as a switching element.

上記のスイッチング素子について、その構造を図５に示す。 The structure of the above switching element is shown in FIG.

図５に示す従来構成のスイッチング素子１００は、基板１０１、基板１０１の上面に形成されるバッファ層１０２、バッファ層１０２の上面に形成されるアンドープのＧａＮからなる電子走行層１０３、電子走行層１０３の上面に形成されるＡｌＧａＮからなる電子供給層１０４、電子供給層１０４の上面に形成されるソース電極１０５とドレイン電極１０６、電子供給層１０４の上面に形成され、ソース電極１０５とドレイン電極１０６の間に形成されるゲート電極１０７を備える。 5 includes a substrate 101, a buffer layer 102 formed on the upper surface of the substrate 101, an electron transit layer 103 made of undoped GaN formed on the upper surface of the buffer layer 102, and an electron transit layer 103. An electron supply layer 104 made of AlGaN formed on the upper surface of the source electrode 105, a source electrode 105 and a drain electrode 106 formed on the upper surface of the electron supply layer 104, and formed on the upper surface of the electron supply layer 104. A gate electrode 107 formed therebetween is provided.

上記のスイッチング素子１００は、ノーマリオン型の素子であり、ゲート電極１０７の電位がソース電極１０５と同電位（０Ｖ）の場合であっても、またゲート電極１０７に電圧を印加しないオープンの場合であっても、電子走行層１０３の電子供給層１０４と接する界面に二次元電子ガス層１０８が生じ、オン状態となる。ドレイン電極１０６の電位をソース電極１０５の電位より高くすることで、ドレイン電極１０６とソース電極１０５の間に電流が流れる。 The switching element 100 described above is a normally-on type element, and even when the potential of the gate electrode 107 is the same potential (0 V) as that of the source electrode 105, or when the voltage is not applied to the gate electrode 107. Even in this case, the two-dimensional electron gas layer 108 is generated at the interface of the electron transit layer 103 in contact with the electron supply layer 104 and is turned on. By making the potential of the drain electrode 106 higher than the potential of the source electrode 105, a current flows between the drain electrode 106 and the source electrode 105.

一方で、ゲート電極１０７の電位をソース電極１０５の電位を基準として閾値電圧より低電位の負電位にすると、ゲート電極１０７の下方において、電子走行層１０３の電子供給層１０４と接する界面に二次元電子ガス層１０８が生じず、オフ状態となる。この状態では、ドレイン電極１０６とソース電極１０５の間に電流は流れない。 On the other hand, when the potential of the gate electrode 107 is set to a negative potential lower than the threshold voltage with reference to the potential of the source electrode 105, two-dimensionally is formed below the gate electrode 107 at the interface contacting the electron supply layer 104 of the electron transit layer 103. The electron gas layer 108 is not generated and is turned off. In this state, no current flows between the drain electrode 106 and the source electrode 105.

図６は、図５の要部を拡大した模式図である。スイッチング素子１００がオフ状態になると、図６（Ａ）に示すように、ゲート電極１０７の下方に空乏領域１０９が形成される。このとき、スイッチング素子は非常に高抵抗となっているため、ドレイン電極１０６とソース電極１０５の間に、電源電圧に相当する数１００Ｖ程度の高電位差が生じる。これにより空乏領域１０９のドレイン電極側下方境界からゲート電極１０７に向かって高電界１１０が発生する。 FIG. 6 is an enlarged schematic view of the main part of FIG. When the switching element 100 is turned off, a depletion region 109 is formed below the gate electrode 107 as shown in FIG. At this time, since the switching element has a very high resistance, a high potential difference of about several hundred volts corresponding to the power supply voltage is generated between the drain electrode 106 and the source electrode 105. As a result, a high electric field 110 is generated from the lower boundary on the drain electrode side of the depletion region 109 toward the gate electrode 107.

空乏領域１０９に高電界が印加される結果、当該空乏領域内１０９の電子供給層１０４において、逆ピエゾ効果により、電子供給層１０４と電子走行層１０３の格子定数の不整合に起因した引っ張り応力１１１が働く。この逆ピエゾ効果による引っ張り応力によって、図６（Ｂ）に示すように、電子供給層１０４から電子走行層１０３に向かってクラック１１２が生じ、結果、ゲート電極１０７とドレイン電極１０６との間で大きなリーク電流が流れることで素子の特性が劣化するか、或いは、最悪の場合素子が破壊される虞がある。 As a result of applying a high electric field to the depletion region 109, the tensile stress 111 due to the mismatch of lattice constants between the electron supply layer 104 and the electron transit layer 103 due to the inverse piezoelectric effect in the electron supply layer 104 in the depletion region 109. Work. Due to the tensile stress due to the reverse piezo effect, as shown in FIG. 6B, a crack 112 is generated from the electron supply layer 104 toward the electron transit layer 103, and as a result, a large gap is generated between the gate electrode 107 and the drain electrode 106. There is a possibility that the characteristics of the element deteriorate due to the leakage current, or the element is destroyed in the worst case.

上述の逆ピエゾ効果によるクラック発生を抑制するため、ゲート電極を少なくともドレイン電極側に張り出した構造（フィールドプレート構造）とし、ドレイン電極側のゲート電極近傍に発生する電界を緩和するものが、特許文献１に提案されている。 In order to suppress the occurrence of cracks due to the above-described reverse piezo effect, a structure in which the gate electrode is extended at least to the drain electrode side (field plate structure) and the electric field generated in the vicinity of the gate electrode on the drain electrode side is alleviated is a patent document. 1 is proposed.

特許文献１に記載のスイッチング素子の構造を図７に示す。図７に示すように、スイッチング素子２００は、基板２０１、基板２０１の上面に形成されるバッファ層２０２、バッファ層２０２の上面に形成されるアンドープのＧａＮからなる電子走行層２０３、電子走行層２０３の上面に形成されるＡｌＧａＮからなる電子供給層２０４、電子供給層２０４の上面に形成されるソース電極２０５とドレイン電極２０６、電子供給層２０４の上面に形成され、基板２０１に垂直な方向から見てソース電極２０５とドレイン電極２０６の間に形成されるゲート電極２０７を備え、ゲート電極２０７が、少なくともドレイン電極２０６に向かって電子供給層２０４の上面に形成されたパッシベーション層（絶縁層）２０９上を延伸する構造となっている。 The structure of the switching element described in Patent Document 1 is shown in FIG. As shown in FIG. 7, the switching element 200 includes a substrate 201, a buffer layer 202 formed on the upper surface of the substrate 201, an electron transit layer 203 made of undoped GaN formed on the upper surface of the buffer layer 202, and an electron transit layer 203. An electron supply layer 204 made of AlGaN formed on the upper surface of the source electrode 205, a source electrode 205 and a drain electrode 206 formed on the upper surface of the electron supply layer 204, and formed on the upper surface of the electron supply layer 204 and viewed from a direction perpendicular to the substrate 201. A gate electrode 207 formed between the source electrode 205 and the drain electrode 206, and the gate electrode 207 is at least on the passivation layer (insulating layer) 209 formed on the upper surface of the electron supply layer 204 toward the drain electrode 206. It has the structure which extends.

特開２００４−２００２４８号公報JP 2004-200248 A

しかしながら、ゲート電極にフィールドプレート構造を採用した場合であっても、ソース‐ドレイン間に数１００Ｖの電圧が加わった際にゲート電極２０７の近傍で発生する高電界を、逆ピエゾ効果が十分抑制されるレベルまで緩和するには至らない。結果として、例えば数１００時間の長時間、ソース‐ドレイン間に高電圧が印加された状態で、スイッチング素子２００のオフ状態が継続すると、当該高電界に長時間さらされることで、電子供給層２０４から電子走行層２０３に向かってクラックが生じてしまう。 However, even when a field plate structure is used for the gate electrode, the reverse piezo effect is sufficiently suppressed due to the high electric field generated in the vicinity of the gate electrode 207 when a voltage of several hundred volts is applied between the source and drain. Will not be reduced to a certain level. As a result, for example, when the switching element 200 continues to be off in a state where a high voltage is applied between the source and the drain for a long time of several hundred hours, the electron supply layer 204 is exposed to the high electric field for a long time. From this, a crack is generated toward the electron transit layer 203.

本発明は、上記の問題を鑑み、逆ピエゾ効果が効果的に抑制され、クラックの発生が抑止されるスイッチング素子を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a switching element in which the reverse piezo effect is effectively suppressed and the occurrence of cracks is suppressed.

上記目的を達成するための本発明に係る半導体装置は、
第１半導体層と、前記第１半導体層の上面に形成され、バンドギャップが前記第１半導体層より大きく前記第１半導体層とヘテロ接合する第２半導体層と、前記第１半導体層と電気的に接続する第１電極と、前記第１半導体層と電気的に接続し、前記第１半導体層の表面に平行な方向に前記第１電極と離間して形成される第２電極と、前記第１半導体層の上面の第１接触領域上に形成され、側面が前記第２半導体層と接触し、前記ヘテロ接合と比較して格子不整合が緩和された状態で前記第１半導体層と接合する第３半導体層と、前記表面に垂直な方向から見て前記第１電極と前記第２電極の間に位置し、第２接触領域を介して前記第２半導体層または前記第３半導体層と接続する制御電極と、を備え、
前記第１接触領域の前記第２電極側境界が、前記第２接触領域の前記第２電極側境界と前記第２電極の間に位置し、
前記第１接触領域の前記第１電極側境界が、前記第２接触領域の前記第２電極側境界と前記第１電極の間に位置し、
前記制御電極の電位に応じて、前記第１半導体層と前記第２半導体層との接合界面、及び、前記第１半導体層と前記第３半導体層との接合界面に生じる二次元電子ガス層により、前記第１電極と前記第２電極が電気的に接続されるオン状態と、少なくとも前記制御電極下方の前記第１半導体層と前記第３半導体層との接合界面において二次元電子ガス層が生じないことにより、前記第１電極と前記第２電極の電気的接続が遮断されるオフ状態とが切り替えられることを第１の特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention provides:
A first semiconductor layer; a second semiconductor layer formed on an upper surface of the first semiconductor layer and having a band gap larger than the first semiconductor layer and heterojunction with the first semiconductor layer; and the first semiconductor layer electrically A first electrode connected to the first semiconductor layer, a second electrode electrically connected to the first semiconductor layer, and spaced apart from the first electrode in a direction parallel to a surface of the first semiconductor layer; Formed on the first contact region on the upper surface of one semiconductor layer, the side surface is in contact with the second semiconductor layer, and is bonded to the first semiconductor layer in a state where lattice mismatch is relaxed as compared with the heterojunction. A third semiconductor layer, which is located between the first electrode and the second electrode when viewed from a direction perpendicular to the surface, and is connected to the second semiconductor layer or the third semiconductor layer via a second contact region And a control electrode
The second electrode side boundary of the first contact region is located between the second electrode side boundary of the second contact region and the second electrode;
The first electrode side boundary of the first contact region is located between the second electrode side boundary of the second contact region and the first electrode;
Depending on the potential of the control electrode, a two-dimensional electron gas layer formed at the junction interface between the first semiconductor layer and the second semiconductor layer and at the junction interface between the first semiconductor layer and the third semiconductor layer. A two-dimensional electron gas layer is generated at an ON state where the first electrode and the second electrode are electrically connected, and at least at a junction interface between the first semiconductor layer and the third semiconductor layer below the control electrode. The first characteristic is that the absence of electrical switching between the first electrode and the second electrode switches the off state.

上記第１の特徴のスイッチング素子は、第１半導体層（電子走行層）と第２半導体層（電子供給層）の接合界面に形成される２次元電子ガス層により第１電極（ソース）と第２電極（ドレイン）の間のオンオフが制御されるＨＥＭＴ構造のスイッチング素子であり、制御電極（ゲート）の下方、第１半導体層の上方の第１接触領域に、第２半導体層に替えて、第３半導体層（逆ピエゾ抑制層）を配置してなる。当該逆ピエゾ抑制層は、第１半導体層と第２半導体層の間のヘテロ接合と比較して格子不整合が緩和された状態で第１半導体層と接合するようにその組成等が調整された半導体層であり、制御電極との接触領域（第２接触領域）のドレイン側境界を跨いで延伸するか、少なくとも当該ドレイン側境界まで延伸するように配置されている。 The switching element having the first feature is characterized in that the first electrode (source) and the first electrode are formed by a two-dimensional electron gas layer formed at the junction interface between the first semiconductor layer (electron transit layer) and the second semiconductor layer (electron supply layer). It is a switching element having a HEMT structure in which on / off between two electrodes (drains) is controlled. Instead of the second semiconductor layer, the first contact region below the control electrode (gate) and above the first semiconductor layer, A third semiconductor layer (reverse piezo suppression layer) is disposed. The reverse piezo-restraining layer has its composition adjusted so as to be bonded to the first semiconductor layer in a state where the lattice mismatch is relaxed compared to the heterojunction between the first semiconductor layer and the second semiconductor layer. The semiconductor layer is disposed so as to extend across the drain side boundary of the contact region (second contact region) with the control electrode, or to extend at least to the drain side boundary.

スイッチング素子がオフ状態の時には、第３半導体層に高電界が印加されるが、当該第３半導体層は、格子不整合が緩和された状態で第１半導体層と接合しているため、逆ピエゾ効果が抑制され、引っ張り応力の発生が抑制される。結果、クラックの発生が抑止される。 When the switching element is in the off state, a high electric field is applied to the third semiconductor layer. However, since the third semiconductor layer is bonded to the first semiconductor layer in a state where the lattice mismatch is relaxed, the reverse piezo is applied. The effect is suppressed and the generation of tensile stress is suppressed. As a result, the occurrence of cracks is suppressed.

即ち、本発明は、スイッチング素子のオフ時において高電界の発生が想定される領域に、第２半導体層に替えて第３半導体層（逆ピエゾ抑制層）を設けておくことにより、逆ピエゾ効果による引っ張り応力の発生を抑制し、以てクラックの発生を抑止するものである。 That is, the present invention provides a reverse piezo effect by providing a third semiconductor layer (reverse piezo suppression layer) instead of the second semiconductor layer in a region where a high electric field is expected when the switching element is turned off. This suppresses the generation of tensile stress due to, thereby suppressing the generation of cracks.

上記第１の特徴のスイッチング素子は、更に、前記制御電極が、前記第２接触領域を超えて絶縁層上を前記第２電極側に張り出してなり、
前記第３半導体層が、前記絶縁層上を前記第２電極側に張り出した前記制御電極の下方の領域を覆うように、前記第１半導体層の上面に形成されていることを第２の特徴とする。 In the switching element of the first feature, the control electrode further extends over the insulating layer to the second electrode side beyond the second contact region,
The second feature is that the third semiconductor layer is formed on an upper surface of the first semiconductor layer so as to cover a region below the control electrode that protrudes on the insulating layer and toward the second electrode side. And

上記第２の特徴のスイッチング素子によれば、制御電極が第２電極（ドレイン）側に張り出したフィールドプレート構造の素子においても、第３半導体層（逆ピエゾ抑制層）を設けることで、クラックの発生が抑止されたスイッチング素子を提供できる。このとき、当該逆ピエゾ抑制層は、絶縁層上を張り出した制御電極のドレイン側境界まで、ドレイン側に延伸させることが好ましい。 According to the switching element having the second feature described above, even in a field plate structure element in which the control electrode projects to the second electrode (drain) side, by providing the third semiconductor layer (reverse piezo suppression layer), cracks can be generated. A switching element in which generation is suppressed can be provided. At this time, the reverse piezo suppression layer is preferably extended to the drain side to the drain side boundary of the control electrode protruding on the insulating layer.

上記第１又は第２の特徴のスイッチング素子は、更に、前記第３半導体層の下層に位置する前記第１半導体層の上部の少なくとも一部の領域に、ｎ型の不純物がドーピングされていることを第３の特徴とする。 In the switching element according to the first or second feature, an n-type impurity is further doped in at least a partial region of the upper portion of the first semiconductor layer located below the third semiconductor layer. Is the third feature.

第３半導体層（逆ピエゾ抑制層）は、格子不整合が緩和された状態で第１半導体層と接合しているため、逆ピエゾ効果が抑制されるが、同時にピエゾ効果も抑制されうる。このため、第１半導体層と第３半導体層の接合界面に生じる二次元電子ガスの電子密度が低下し、結果、オン抵抗が増加するという問題が、第３半導体層を設けた副作用として生じうる。 Since the third semiconductor layer (reverse piezo suppression layer) is joined to the first semiconductor layer in a state where the lattice mismatch is relaxed, the reverse piezo effect is suppressed, but at the same time, the piezo effect can also be suppressed. For this reason, a problem that the electron density of the two-dimensional electron gas generated at the junction interface between the first semiconductor layer and the third semiconductor layer is lowered, and as a result, the on-resistance is increased, may be caused as a side effect of providing the third semiconductor layer. .

しかしながら、上記第３の特徴のスイッチング素子によれば、第３半導体層と接合する第１半導体層の上部の少なくとも一部の領域をｎ型にドープしておくことで、第１半導体層と第３半導体層の接合界面で生じる二次元電子ガスの電子密度低下を補償し、第３半導体層を設けたことに伴うオン抵抗の増加を回避することができる。 However, according to the switching element having the third feature, the first semiconductor layer and the first semiconductor layer can be formed by doping at least a part of the upper portion of the first semiconductor layer joined to the third semiconductor layer into n-type. The decrease in the electron density of the two-dimensional electron gas generated at the junction interface of the three semiconductor layers can be compensated, and an increase in on-resistance due to the provision of the third semiconductor layer can be avoided.

もっとも、別の見方をすると、第１半導体層と第３半導体層の接合界面に生じる二次元電子ガスの電子密度を大きく低下させ、第１半導体層と第３半導体層の接合界面に二次元電子ガスが形成されないようにすることで、スイッチング素子は、制御電極に負電圧を印加しなくてもオフ状態となる。第１半導体層と第３半導体層の接合界面に形成される二次元電子ガスの電子密度は、第１半導体層と第３半導体層との接合における格子不整合の程度や、第３半導体層の下層の第１半導体層におけるｎ型不純物のドープ量により調整されるため、本発明ではこの特性を利用することで、ノーマリオフ特性のスイッチング素子の実現が容易となる。 However, from another viewpoint, the electron density of the two-dimensional electron gas generated at the junction interface between the first semiconductor layer and the third semiconductor layer is greatly reduced, and two-dimensional electrons are formed at the junction interface between the first semiconductor layer and the third semiconductor layer. By preventing gas from being formed, the switching element is turned off without applying a negative voltage to the control electrode. The electron density of the two-dimensional electron gas formed at the junction interface between the first semiconductor layer and the third semiconductor layer depends on the degree of lattice mismatch at the junction between the first semiconductor layer and the third semiconductor layer, Since it is adjusted by the doping amount of the n-type impurity in the lower first semiconductor layer, the present invention makes it easy to realize a normally-off switching element by utilizing this characteristic.

上記第１乃至第３の何れかの特徴のスイッチング素子は、更に、前記第３半導体層のバンドギャップが、前記第２半導体層と同じか、又はより大きいことが好ましい。これにより、リーク電流を抑制することができる。 In the switching element having any one of the first to third characteristics, it is preferable that a band gap of the third semiconductor layer is the same as or larger than that of the second semiconductor layer. Thereby, leakage current can be suppressed.

上記第１乃至第３の何れかの特徴のスイッチング素子は、更に、前記第１半導体層、前記第２半導体層、及び、前記第３半導体層が、夫々、窒化物半導体で構成され、前記第３半導体層が、インジウムを含んでなることが好ましい。 In the switching element according to any one of the first to third features, the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are each formed of a nitride semiconductor, and The three semiconductor layers preferably comprise indium.

より具体的には、前記第１半導体層が、ＧａＮからなり、
前記第２半導体層が、Ａｌ_ＸＧａ_１−ＸＮ（但し、０＜Ｘ＜１）からなり、
前記第３半導体層が、Ｉｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ（但し、０＜Ｙ≦１、０≦Ｚ≦１）からなることが好ましい。 More specifically, the first semiconductor layer is made of GaN,
The second semiconductor layer is made of Al _X Ga _1-X N (where 0 <X <1);
It said third semiconductor _{_{_{layer, In Y Al Z Ga 1-}}} Y-Z N ( where, 0 <Y ≦ 1,0 ≦ Z ≦ 1) is preferably made of.

ここで、前記第３半導体層を構成するＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}ＮのＡｌとＩｎの組成比が、−０．１≦４Ｙ−Ｚ≦０．１の関係を満たすことが好ましい。このとき、第３半導体層（逆ピエゾ抑制層）と第１半導体層との接合における格子不整合が、第１半導体層と第２半導体層とのヘテロ接合における格子不整合に対して半分以下となり、格子不整合が大幅に緩和される。 Here, it is preferable that the composition ratio of Al and In of In _Y Al _Z Ga _1-YZ N constituting the third semiconductor layer satisfies a relationship of −0.1 ≦ 4YZ ≦ 0.1. . At this time, the lattice mismatch at the junction of the third semiconductor layer (reverse piezo suppression layer) and the first semiconductor layer is less than half of the lattice mismatch at the heterojunction of the first semiconductor layer and the second semiconductor layer. The lattice mismatch is greatly relieved.

更に、前記第３半導体層を構成するＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}ＮのＡｌとＩｎの組成比が、Ｙ＋Ｚ≧０．２５の関係を満たすことが好ましい。このとき、第３半導体層（逆ピエゾ抑制層）のバンドギャップが、一般的な組成の第２半導体層（Ａｌ_０．２Ｇａ_０．８Ｎ）のバンドギャップ以上になる。 Furthermore, it is preferable that the composition ratio of Al and In in In _Y Al _Z Ga ₁ -YZN constituting the third semiconductor layer satisfies a relationship of Y + Z ≧ 0.25. At this time, the band gap of the third semiconductor layer (inverse piezo suppression layer) is equal to or greater than the band gap of the second semiconductor layer (Al _0.2 Ga _0.8 N) having a general composition.

尚、前記第３半導体層は、前記第２半導体層を構成する材料を前記第１半導体層の上面に堆積後、インジウムをイオン注入することにより形成することができる。 The third semiconductor layer can be formed by ion-implanting indium after depositing the material constituting the second semiconductor layer on the upper surface of the first semiconductor layer.

また、上記第１乃至第３の何れかの特徴のスイッチング素子は、前記制御電極が前記第１電極と同電位のとき、前記第１電極と前記第２電極間の接続が前記オフ状態であることができる。即ち、ノーマリオフ型のスイッチング素子が容易に実現可能となる。 In the switching element according to any one of the first to third features, when the control electrode is at the same potential as the first electrode, the connection between the first electrode and the second electrode is in the off state. be able to. That is, a normally-off type switching element can be easily realized.

従って、本発明に依れば、第３半導体層（逆ピエゾ抑制層）を設けることで、オフ時の高電界による逆ピエゾ効果が抑制され、引っ張り応力が働かず、長時間オフ状態を継続してもクラックが発生しないスイッチング素子を実現することができる。 Therefore, according to the present invention, by providing the third semiconductor layer (reverse piezo suppression layer), the reverse piezo effect due to the high electric field at the time of OFF is suppressed, the tensile stress does not work, and the OFF state is continued for a long time. However, it is possible to realize a switching element that does not generate cracks.

本発明の第１実施形態に係るスイッチング素子の構成を示す構造断面図Structural sectional drawing which shows the structure of the switching element which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係るスイッチング素子の構成を示す構造断面図Structural sectional drawing which shows the structure of the switching element which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係るスイッチング素子の構成を示す構造断面図Structural sectional drawing which shows the structure of the switching element which concerns on 3rd Embodiment of this invention. 本発明において、ノーマリオフ型のスイッチング素子の実施形態を示す構造断面図In the present invention, a structural cross-sectional view showing an embodiment of a normally-off type switching element 従来のスイッチング素子の構成を示す構造断面図Structural sectional view showing the configuration of a conventional switching element 従来構成のスイッチング素子において、オフ状態時の課題を説明するための模式図Schematic diagram for explaining problems in the off state in a conventional switching element ゲート電極にフィールドプレート構造を採用した従来のスイッチング素子の構成を示す構造断面図Cross-sectional view showing the structure of a conventional switching element that uses a field plate structure for the gate electrode

以下に、本発明のスイッチング素子の実施形態について、図面を参照して説明する。尚、以下に説明する各実施形態に係るスイッチング素子は、夫々、本発明の実施形態の一つに過ぎないものであり、本発明はこれらの実施形態に制限されるものではない。また、各実施形態に係るスイッチング素子は、その一部もしくは全部を、矛盾の無い範囲で組み合わせて実施することが可能である。 Embodiments of a switching element of the present invention will be described below with reference to the drawings. Note that each of the switching elements according to each embodiment described below is only one of the embodiments of the present invention, and the present invention is not limited to these embodiments. The switching elements according to each embodiment can be implemented by combining a part or all of them within a consistent range.

〈第１実施形態〉
本発明の一実施形態に係るスイッチング素子１（以降、適宜「本発明素子１」と称する）の構成例を図１に示す。図１は、本発明素子１の基板に垂直な面における構造断面図である。尚、以降の実施形態の説明に用いる図では、同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。また、図１に示される断面図では、適宜、要部が強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降に示す断面図について同様とする。 <First Embodiment>
FIG. 1 shows a configuration example of a switching element 1 according to an embodiment of the present invention (hereinafter, referred to as “present element 1” as appropriate). FIG. 1 is a structural cross-sectional view in a plane perpendicular to the substrate of the element 1 of the present invention. In the drawings used for the description of the following embodiments, the same components are denoted by the same reference numerals, and the names and functions are also the same, so the same description will not be repeated. Further, in the cross-sectional view shown in FIG. 1, the main part is appropriately emphasized, and the dimensional ratio of each component on the drawing does not necessarily match the actual dimensional ratio. The same applies to the cross-sectional views shown below.

図１に示すように、本発明素子１は、基板１１、基板１１の上面に形成されるバッファ層１２、バッファ層１２の上面に形成される電子走行層（第１半導体層）１３、電子走行層１３の上面に形成される電子供給層（第２半導体層）１４、電子走行層１３と電気的に接続するソース電極（第１電極）１５、電子走行層１３と電気的に接続し、電子走行層１３の表面に平行な方向にソース電極１５と離間して形成されるドレイン電極（第２電極）１６、電子走行層１３の表面に垂直な方向から見てソース電極１５とドレイン電極１６の間に配置されるゲート電極（制御電極）１７、及び、電子走行層１３の上面の所定の領域に形成され、側面が電子供給層１４と接触し、電子走行層１３と電子供給層１４との接合と比較して格子不整合が緩和された状態で電子供給層と接合する逆ピエゾ抑制層（第３半導体層）２０を備える。尚、本発明素子１は、ノーマリオン型の素子である。 As shown in FIG. 1, the element 1 of the present invention includes a substrate 11, a buffer layer 12 formed on the upper surface of the substrate 11, an electron transit layer (first semiconductor layer) 13 formed on the upper surface of the buffer layer 12, and an electron transit. An electron supply layer (second semiconductor layer) 14 formed on the upper surface of the layer 13; a source electrode (first electrode) 15 electrically connected to the electron transit layer 13; A drain electrode (second electrode) 16 formed away from the source electrode 15 in a direction parallel to the surface of the traveling layer 13, and the source electrode 15 and the drain electrode 16 as viewed from a direction perpendicular to the surface of the electron traveling layer 13. A gate electrode (control electrode) 17 disposed between them and a predetermined region on the upper surface of the electron transit layer 13, the side surfaces of which are in contact with the electron supply layer 14, and the electron transit layer 13 and the electron supply layer 14 Less lattice mismatch compared to junction Comprising an inverse piezo suppressing layer (third semiconductor layer) 20 which is bonded to the electron supply layer in condition. The device 1 of the present invention is a normally-on device.

基板１１は、例えば、シリコン、炭化珪素（ＳｉＣ）、サファイア、窒化ガリウム（ＧａＮ）、酸化亜鉛（ＺｎＯ）、ガリウム砒素（ＧａＡｓ）等から選択される。バッファ層１２は、例えば、Ａｌ_ＷＧａ_１−ＷＮ（但し、０≦Ｗ≦１）が挙げられる。従って、バッファ層１２は、Ｗ＝１の場合のＡｌＮや、Ｗ＝０の場合のＧａＮを含みうる。基板１１及びバッファ層１２は、本発明素子１が好適に動作する限り、どのようなものを選択してもよい。 The substrate 11 is selected from, for example, silicon, silicon carbide (SiC), sapphire, gallium nitride (GaN), zinc oxide (ZnO), gallium arsenide (GaAs), and the like. Buffer layer 12 is, for _{_{example, Al W Ga 1-W N}} ( where, 0 ≦ W ≦ 1) can be mentioned. Accordingly, the buffer layer 12 can include AlN when W = 1 and GaN when W = 0. Any substrate 11 and buffer layer 12 may be selected as long as the element 1 of the present invention operates suitably.

電子走行層１３は、例えば、厚さが１μｍ以上５μｍ以下のアンドープのＧａＮからなる。 The electron transit layer 13 is made of undoped GaN having a thickness of 1 μm to 5 μm, for example.

電子供給層１４は、例えば、厚さが１０ｎｍ以上１００ｎｍ以下のＡｌ_ＸＧａ_１−ＸＮ（但し、０＜Ｘ＜１）からなる。０．１≦Ｘ≦０．３がより好ましい。電子供給層１４のバンドギャップは、電子走行層１３のバンドギャップよりも大きく、電子走行層１３と電子供給層１４はヘテロ接合している。更に、電子供給層１４の格子定数は電子走行層１３の格子定数よりも小さいため、電子走行層１３と電子供給層１４との当該ヘテロ接合界面に格子不整合が発生している。これにより、電子走行層１３と電子供給層１４とヘテロ接合界面の近傍に、二次元電子ガス層１８が生じる。本発明素子１において、当該二次元電子ガス層１８がチャネルに相当する。 The electron supply layer 14 is made of, for example, Al _X Ga _1-X N (where 0 <X <1) having a thickness of 10 nm to 100 nm. 0.1 ≦ X ≦ 0.3 is more preferable. The band gap of the electron supply layer 14 is larger than the band gap of the electron transit layer 13, and the electron transit layer 13 and the electron supply layer 14 are heterojunction. Furthermore, since the lattice constant of the electron supply layer 14 is smaller than the lattice constant of the electron transit layer 13, lattice mismatch occurs at the heterojunction interface between the electron transit layer 13 and the electron supply layer 14. As a result, a two-dimensional electron gas layer 18 is generated in the vicinity of the interface between the electron transit layer 13, the electron supply layer 14, and the heterojunction. In the element 1 of the present invention, the two-dimensional electron gas layer 18 corresponds to a channel.

ソース電極１５、ドレイン電極１６、及び、ゲート電極１７は、夫々、Ｔｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｕ、Ｉｒ、Ｐｄ、Ｈｆ等の金属元素や、これらの金属元素のうち少なくとも２種類を含む合金、或いは、これらの金属元素のうち少なくとも１つを含む窒化物等からなる。ソース電極１５、ドレイン電極１６、及び、ゲート電極１７は、夫々が単層であってもよいし、各層の組成の異なる積層構造であってもよい。但し、ソース電極１５とドレイン電極１６は、電子走行層１３に対してオーミック接合し、ゲート電極１７は、電子供給層１４及び逆ピエゾ抑制層２０に対してショットキー接合する。 The source electrode 15, the drain electrode 16, and the gate electrode 17 are respectively composed of metal elements such as Ti, Al, Cu, Au, Pt, W, Ta, Ru, Ir, Pd, and Hf, and among these metal elements It consists of an alloy containing at least two types, or a nitride containing at least one of these metal elements. Each of the source electrode 15, the drain electrode 16, and the gate electrode 17 may be a single layer, or may have a stacked structure in which the composition of each layer is different. However, the source electrode 15 and the drain electrode 16 are in ohmic contact with the electron transit layer 13, and the gate electrode 17 is in Schottky junction with the electron supply layer 14 and the reverse piezo suppression layer 20.

逆ピエゾ抑制層２０が、電子走行層１３の上面に、図１の領域Ａ１（第１接触領域）上に形成されている。第１接触領域Ａ１の境界は、ソース電極１５側の境界Ｂ１が、ゲート電極１７と電子供給層１４または逆ピエゾ防止層２０との接触領域Ａ２（第２接触領域）のドレイン電極側の境界Ｂ４とソース電極１５との間にあり、ドレイン電極１６側の境界Ｂ２が、上記ドレイン電極側の境界Ｂ４とドレイン電極１６との間にある。即ち、逆ピエゾ抑制層２０は、ゲート電極１７の下方に形成され、第２接触領域Ａ２のドレイン電極側の境界Ｂ４を跨ぐように、ドレイン電極側に延伸している。 The reverse piezo suppression layer 20 is formed on the upper surface of the electron transit layer 13 on the region A1 (first contact region) in FIG. The boundary B1 on the source electrode 15 side is the boundary B1 on the drain electrode side of the contact region A2 (second contact region) between the gate electrode 17 and the electron supply layer 14 or the reverse piezo prevention layer 20. The boundary B 2 on the drain electrode 16 side is between the boundary B 4 on the drain electrode side and the drain electrode 16. That is, the reverse piezo suppression layer 20 is formed below the gate electrode 17 and extends to the drain electrode side so as to straddle the boundary B4 on the drain electrode side of the second contact region A2.

逆ピエゾ抑制層２０は、例えば、Ｉｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ（但し、０＜Ｙ≦１、０≦Ｚ≦１）からなり、電子走行層１３と電子供給層１４と間のヘテロ接合と比較して格子不整合が緩和された状態で、電子走行層と接合している。ここでは、Ｉｎ及びＡｌを添加したＧａＮを用いることで、Ｉｎの添加により逆ピエゾ抑制層２０の格子定数を電子走行層１３（ＧａＮ）の格子定数に近づけ、電子走行層１３との間の格子不整合を緩和させるとともに、Ｉｎの添加に伴って小さくなるバンドギャップをＡｌの添加により回復させている。逆ピエゾ抑制層２０のバンドギャップは、リーク電流の抑制のため、電子供給層１４のバンドギャップと同程度か、又はより大きい方が好ましい。 Conversely piezo suppression layer 20 is, for _{_{_{example, In Y Al Z Ga 1-}}} Y-Z N ( where, 0 <Y ≦ 1,0 ≦ Z ≦ 1) consists, between the electron transit layer 13 and the electron supply layer 14 It is joined to the electron transit layer in a state where the lattice mismatch is relaxed compared to the heterojunction. Here, by using GaN doped with In and Al, the lattice constant of the reverse piezo suppression layer 20 is brought close to the lattice constant of the electron transit layer 13 (GaN) by the addition of In, and the lattice between the electron transit layer 13 and In addition to mitigating mismatch, the band gap, which decreases with the addition of In, is recovered by the addition of Al. The band gap of the reverse piezo suppression layer 20 is preferably about the same as or larger than the band gap of the electron supply layer 14 in order to suppress leakage current.

具体的には、Ｉｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎからなる逆ピエゾ抑制層２０は、Ｙ／Ｚ＝１／４となるようにＩｎとＡｌとＧａの組成比を調整すると、格子定数が電子走行層１３（ＧａＮ）と略同じになる。更に、（Ｙ＋Ｚ）／（１−Ｙ−Ｚ）≧１／３となるように（即ち、Ｙ≧０．０５、Ｚ＝４Ｙ≧０．２となるように）、ＩｎとＡｌとＧａの組成比を調整すると、バンドギャップが電子供給層１４として一般的なＡｌ_０．２Ｇａ_０．８Ｎ以上となる。 Specifically, the inverse piezo suppression layer 20 made of In _Y Al _Z Ga _1-YZ N has a lattice constant when the composition ratio of In, Al, and Ga is adjusted so that Y / Z = 1/4. Is substantially the same as the electron transit layer 13 (GaN). Further, the composition of In, Al, and Ga so that (Y + Z) / (1−Y−Z) ≧ 1/3 (that is, Y ≧ 0.05, Z = 4Y ≧ 0.2). When the ratio is adjusted, the band gap becomes equal to or more than Al _0.2 Ga _0.8 N which is common for the electron supply layer 14.

ところで、電子供給層１４をＡｌ_０．２Ｇａ_０．８Ｎとした場合、電子走行層１３のＧａＮとは、ａ軸方向において０．５％の格子不整合がある。一方で、電子供給層１４の格子定数を変化させ、電子供給層１４をＡｌ_０．１Ｇａ_０．９Ｎとした場合、電子走行層１３と電子供給層１４との間の格子不整合は、半分の０．２５％になるが、電子供給層１４のＡｌ組成が１０％以下になるとピエゾ効果が弱くなり、オン抵抗が高くなるため、電子供給層１４としては利用しにくくなる。しかしながらこれは、むしろピエゾ抑制層２０として好適な特性であり、電子供給層１４の一部に、電子走行層１３と電子供給層１４との間のヘテロ接合の格子不整合の半分以下になるまで格子不整合を緩和させた半導体層を設けることで、当該半導体層が、ピエゾ抑制層２０として利用可能であることが示唆される。 By the way, when the electron supply layer 14 is made of Al _0.2 Ga _0.8 N, there is a lattice mismatch of 0.5% with GaN of the electron transit layer 13 in the a-axis direction. On the other hand, when the lattice constant of the electron supply layer 14 is changed and the electron supply layer 14 is Al _0.1 Ga _0.9 N, the lattice mismatch between the electron transit layer 13 and the electron supply layer 14 is However, when the Al composition of the electron supply layer 14 is 10% or less, the piezo effect is weakened and the on-resistance is increased, so that it is difficult to use as the electron supply layer 14. However, this is rather a characteristic suitable as the piezo-restraining layer 20, and until a part of the electron supply layer 14 is less than half of the lattice mismatch of the heterojunction between the electron transit layer 13 and the electron supply layer 14. By providing the semiconductor layer in which the lattice mismatch is relaxed, it is suggested that the semiconductor layer can be used as the piezo suppression layer 20.

したがって、逆ピエゾ抑制層２０としては、電子供給層１４との間の格子不整合が、電子走行層１３と電子供給層１４との間の格子不整合に対してその半分以下まで緩和されていることが好ましい。この場合のＩｎの組成比ＹとＡｌの組成比Ｚとの関係は、−０．１≦４Ｙ−Ｚ≦０．１となる。その上で、Ｙ＋Ｚ≧０．２５となるようにＩｎとＡｌとＧａの組成比を調整すると、バンドギャップが電子供給層１４として一般的なＡｌ_０．２Ｇａ_０．８Ｎ以上となる。 Therefore, in the reverse piezo suppression layer 20, the lattice mismatch with the electron supply layer 14 is relaxed to less than half of the lattice mismatch between the electron transit layer 13 and the electron supply layer 14. It is preferable. In this case, the relationship between the In composition ratio Y and the Al composition ratio Z is −0.1 ≦ 4Y−Z ≦ 0.1. After that, when the composition ratio of In, Al, and Ga is adjusted so that Y + Z ≧ 0.25, the band gap becomes equal to or more than Al _0.2 Ga _0.8 N, which is typical for the electron supply layer 14.

本発明素子１は、ゲート電極１７の電圧印加状態に応じて、オン状態とオフ状態が切り替わる。オン状態では、電子走行層１３と電子供給層１４とのヘテロ接合界面、及び、電子走行層１３と逆ピエゾ抑制層２０との接合界面の近傍に二次元電子ガス層１８が形成されており、当該二次元電子ガス層１８を介してソース電極１５とドレイン電極１６の間が導通状態となる。一方、オフ状態では、ゲート電極１７にソース電極１５に対して−１０Ｖ程度の負電圧が印加されることで、電子走行層１３と、第２接触領域Ａ２の下方の電子供給層１４または逆ピエゾ抑制層２０との接合界面（少なくとも、図１の境界Ｂ１とＢ４の間の領域の逆ピエゾ抑制層２０と電子走行層１３との接合界面）に二次元電子ガス層１８が形成されないことにより、ソース電極１５とドレイン電極１６の間の接続が遮断される。 The element 1 of the present invention switches between an on state and an off state according to the voltage application state of the gate electrode 17. In the ON state, the two-dimensional electron gas layer 18 is formed in the vicinity of the heterojunction interface between the electron transit layer 13 and the electron supply layer 14 and the junction interface between the electron transit layer 13 and the reverse piezo suppression layer 20. The source electrode 15 and the drain electrode 16 are brought into conduction through the two-dimensional electron gas layer 18. On the other hand, in the off state, a negative voltage of about −10 V with respect to the source electrode 15 is applied to the gate electrode 17, so that the electron transit layer 13 and the electron supply layer 14 below the second contact region A <b> 2 or the reverse piezoelectric element. The two-dimensional electron gas layer 18 is not formed at the bonding interface with the suppression layer 20 (at least, the bonding interface between the reverse piezo suppression layer 20 and the electron transit layer 13 in the region between the boundaries B1 and B4 in FIG. 1). The connection between the source electrode 15 and the drain electrode 16 is cut off.

本発明素子１がオフ状態のとき、ソース電極１５とドレイン電極１６の間には数１００Ｖ程度の高電圧（例えば、６００Ｖ）が印加される。このとき、ゲート電極１７のドレイン電極１６側の境界（図１の境界Ｂ４）近傍の下方の電子走行層１３からゲート電極１７に向かって、高電界が生じる。 When the element 1 of the present invention is in an off state, a high voltage of about several hundred volts (for example, 600 volts) is applied between the source electrode 15 and the drain electrode 16. At this time, a high electric field is generated from the lower electron transit layer 13 near the boundary of the gate electrode 17 on the drain electrode 16 side (boundary B4 in FIG. 1) toward the gate electrode 17.

しかし、本発明素子１では、当該高電界が加わる領域に、電子供給層１４に替えて逆ピエゾ抑制層２０が形成されている。当該逆ピエゾ抑制層２０は、その下方に位置する電子走行層１３と、格子不整合が緩和された状態で接合しているため、高電界が加わっても逆ピエゾ効果が起こりにくい。この結果、長時間の高電界印加によって引っ張り応力が発生することもなく、クラックの発生が抑止される。 However, in the element 1 of the present invention, the reverse piezo suppression layer 20 is formed instead of the electron supply layer 14 in the region where the high electric field is applied. The reverse piezo suppression layer 20 is joined to the electron transit layer 13 located thereunder in a state in which the lattice mismatch is relaxed, and therefore, the reverse piezo effect hardly occurs even when a high electric field is applied. As a result, no tensile stress is generated by applying a high electric field for a long time, and the generation of cracks is suppressed.

このように、本発明素子１は、逆ピエゾ抑制層２０を設けたことで、ゲート電極１７のドレイン電極１６側の境界近傍で生じる逆ピエゾ効果を抑制でき、これによりクラック発生を長時間に渡って抑止することができる。 As described above, the element 1 of the present invention can suppress the reverse piezo effect generated in the vicinity of the boundary of the gate electrode 17 on the drain electrode 16 side by providing the reverse piezo suppression layer 20, thereby generating cracks for a long time. Can be deterred.

尚、本発明素子１は、例えば（１）基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４をこの順に形成し、（２）逆ピエゾ抑制層２０を形成し、（３）電子供給層１４を貫通し、電子走行層１３に達する深さのソース電極１５及びドレイン電極１６を所定の領域に形成し、（４）逆ピエゾ抑制層２０のソース電極側境界（図１の境界Ｂ１）を跨ぐように、電子供給層１４及び逆ピエゾ抑制層２０上の所定の領域にゲート電極１７を形成することにより、作製される。このとき、バッファ層１２、電子走行層１３、電子供給層１４、及び、逆ピエゾ抑制層２０は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＭＢＥ（Molecular Beam Epitaxy）法等の各種製膜方法で形成できる。更に、逆ピエゾ抑制層２０は、電子供給層１４を逆ピエゾ抑制層２０の形成領域（第１接触領域Ａ１）を含む全面に形成後、第１接触領域Ａ１に開口部を有するレジストマスクを用いて、Ｉｎをイオン注入し、第１接触領域Ａ１上に形成された電子供給層１４を逆ピエゾ抑制層２０に変化させることで容易に形成できる。 In the element 1 of the present invention, for example, (1) the buffer layer 12, the electron transit layer 13, and the electron supply layer 14 are formed in this order on the substrate 11, and (2) the reverse piezo suppression layer 20 is formed. ) A source electrode 15 and a drain electrode 16 having a depth that penetrates the electron supply layer 14 and reaches the electron transit layer 13 are formed in a predetermined region. (4) A boundary on the source electrode side of the reverse piezo suppression layer 20 (in FIG. The gate electrode 17 is formed in a predetermined region on the electron supply layer 14 and the reverse piezo suppression layer 20 so as to straddle the boundary B1). At this time, the buffer layer 12, the electron transit layer 13, the electron supply layer 14, and the reverse piezo suppression layer 20 are formed by various film forming methods such as MOCVD (Metal Organic Chemical Vapor Deposition) method and MBE (Molecular Beam Epitaxy) method. Can be formed. Furthermore, the reverse piezo suppression layer 20 uses a resist mask having an opening in the first contact region A1 after the electron supply layer 14 is formed on the entire surface including the formation region of the reverse piezo suppression layer 20 (first contact region A1). Then, In can be formed easily by implanting In and changing the electron supply layer 14 formed on the first contact region A <b> 1 to the reverse piezo suppression layer 20.

〈第２実施形態〉
本発明の一実施形態に係るスイッチング素子２（以降、適宜「本発明素子２」と称する）の構成例を図２に示す。図２は、本発明素子２の基板に垂直な面における構造断面図である。図２に示すように、本発明素子２は、第１実施形態に係る本発明素子１と同様、基板１１、バッファ層１２、電子走行層（第１半導体層）１３、電子供給層（第２半導体層）１４、ソース電極（第１電極）１５、ドレイン電極（第２電極）１６、ゲート電極（制御電極）１７、及び、逆ピエゾ抑制層（第３半導体層）２０を備える。尚、本発明素子２は、ノーマリオン型の素子である。 Second Embodiment
FIG. 2 shows a configuration example of the switching element 2 (hereinafter, referred to as “present invention element 2” as appropriate) according to an embodiment of the present invention. FIG. 2 is a structural cross-sectional view in a plane perpendicular to the substrate of the element 2 of the present invention. As shown in FIG. 2, the inventive element 2 is similar to the inventive element 1 according to the first embodiment in that the substrate 11, the buffer layer 12, the electron transit layer (first semiconductor layer) 13, the electron supply layer (second A semiconductor layer) 14, a source electrode (first electrode) 15, a drain electrode (second electrode) 16, a gate electrode (control electrode) 17, and an inverse piezo suppression layer (third semiconductor layer) 20 are provided. The device 2 of the present invention is a normally-on device.

本発明素子２は、本発明素子１の構成に加え、逆ピエゾ抑制層２０の下層に位置する電子走行層１３の上部に、電子走行層１４にｎ型の不純物をドーピングしてなる不純物層２１を備えている。尚、当該ｎ型の不純物は、電子走行層１４がＧａＮの場合、例えば、Ｓｉ、Ｓｅ、Ｇｅ、Ｔｅ等が挙げられる。この点を除き、本発明素子２は、図１に示した本発明素子１と同様であり、重複する部分については詳細な説明を割愛する。 In addition to the configuration of the element 1 of the present invention, the element 2 of the present invention has an impurity layer 21 formed by doping an electron traveling layer 14 with an n-type impurity on the electron traveling layer 13 positioned below the reverse piezo suppression layer 20. It has. Examples of the n-type impurity include Si, Se, Ge, and Te when the electron transit layer 14 is GaN. Except for this point, the element 2 of the present invention is the same as the element 1 of the present invention shown in FIG. 1, and the detailed description is omitted for overlapping portions.

上述したように、本発明素子１では、逆ピエゾ抑制層２０を設けることにより、ゲート電極１７のドレイン電極１６側の境界近傍で生じる逆ピエゾ効果を抑制し、これにより高電界の印加による引っ張り応力の発生を抑制し、以てクラックの発生が抑止されている。しかしながら、逆ピエゾ効果が抑制されるということは、ピエゾ効果が抑制されることをも意味する。このため、電子走行層１３と逆ピエゾ抑制層２０との接合界面に形成される二次元電子ガス層１８の電子密度が、電子走行層１３と電子供給層１４との接合界面に形成される二次元電子ガス層１８の電子密度に比べて、逆ピエゾ効果抑制の副作用のために低下する。この結果、オン状態でのスイッチング素子の抵抗（オン抵抗）が増加する。 As described above, in the element 1 of the present invention, by providing the reverse piezo suppression layer 20, the reverse piezo effect generated near the boundary of the gate electrode 17 on the drain electrode 16 side is suppressed, and thereby tensile stress due to application of a high electric field. The generation of cracks is suppressed, and the generation of cracks is suppressed. However, suppression of the reverse piezo effect also means that the piezo effect is suppressed. For this reason, the electron density of the two-dimensional electron gas layer 18 formed at the junction interface between the electron transit layer 13 and the reverse piezo suppression layer 20 is two at the junction interface between the electron transit layer 13 and the electron supply layer 14. Compared to the electron density of the three-dimensional electron gas layer 18, the electron density decreases due to the side effect of suppressing the inverse piezo effect. As a result, the resistance (ON resistance) of the switching element in the ON state increases.

これに対し、本発明素子２では、逆ピエゾ抑制層２０の下層の電子走行層１３が、ｎ型にドーピングされていることにより、逆ピエゾ抑制層２０を設けたことによる二次元電子ガス層１８の電子密度低下が補償され、オン時のスイッチング素子の抵抗は、逆ピエゾ抑制層２０を設けない場合の低抵抗を維持できる。 On the other hand, in the element 2 of the present invention, the two-dimensional electron gas layer 18 obtained by providing the reverse piezo suppression layer 20 because the electron transit layer 13 below the reverse piezo suppression layer 20 is doped n-type. The decrease in the electron density is compensated, and the resistance of the switching element at the time of ON can maintain a low resistance when the reverse piezo suppression layer 20 is not provided.

〈第３実施形態〉
本発明の一実施形態に係るスイッチング素子３（以降、適宜「本発明素子３」と称する）の構成例を図３に示す。図３は、本発明素子３の基板に垂直な面における構造断面図である。図３に示すように、本発明素子３は、基板１１、バッファ層１２、電子走行層（第１半導体層）１３、電子供給層（第２半導体層）１４、ソース電極（第１電極）１５、ドレイン電極（第２電極）１６、ゲート電極（制御電極）１７、パッシベーション層（絶縁層）１９、逆ピエゾ抑制層（第３半導体層）２０、及び、不純物層２１を備える。本発明素子３は、図２に示す本発明素子２において、ゲート電極１７にフィールドプレート構造を採用したものである。 <Third Embodiment>
FIG. 3 shows a configuration example of the switching element 3 according to an embodiment of the present invention (hereinafter referred to as “the present element 3” as appropriate). FIG. 3 is a structural sectional view in a plane perpendicular to the substrate of the element 3 of the present invention. As shown in FIG. 3, the element 3 of the present invention includes a substrate 11, a buffer layer 12, an electron transit layer (first semiconductor layer) 13, an electron supply layer (second semiconductor layer) 14, and a source electrode (first electrode) 15. , A drain electrode (second electrode) 16, a gate electrode (control electrode) 17, a passivation layer (insulating layer) 19, a reverse piezo suppression layer (third semiconductor layer) 20, and an impurity layer 21. The present invention element 3 employs a field plate structure for the gate electrode 17 in the present invention element 2 shown in FIG.

本発明素子３では、ソース電極１５、ドレイン電極１６、及び、ゲート電極１７は、夫々がパッシベーション層１９上に張り出すフィールドプレート構造になっている。尚、パッシベーション層１９は、例えば、厚さが５０ｎｍ以上２５０ｎｍ以下のＳｉＮやＳｉＯ_２などの絶縁物からなる。 In the element 3 of the present invention, the source electrode 15, the drain electrode 16, and the gate electrode 17 have a field plate structure that projects on the passivation layer 19. The passivation layer 19 is made of an insulator such as SiN or SiO ₂ having a thickness of 50 nm to 250 nm, for example.

特に、ゲート電極１７が、ソース電極１５側とドレイン電極１６側に夫々張り出しているが、本発明素子３では、当該ドレイン電極１６側に張り出したゲート電極１７の下方の領域（図３の境界Ｂ４から、パッシベーション層１９上のゲート電極１７のドレイン電極側１６の境界Ｂ５まで）を覆うように、逆ピエゾ抑制層（第３半導体層）２０が形成され、更に、逆ピエゾ抑制層２０の下層に、不純物層２１が形成されている。 In particular, the gate electrode 17 projects to the source electrode 15 side and the drain electrode 16 side, but in the element 3 of the present invention, a region below the gate electrode 17 projecting to the drain electrode 16 side (boundary B4 in FIG. 3). To the boundary B5 on the drain electrode side 16 of the gate electrode 17 on the passivation layer 19), a reverse piezo suppression layer (third semiconductor layer) 20 is formed, and further under the reverse piezo suppression layer 20. An impurity layer 21 is formed.

このような構成とすることで、ゲート電極１７のドレイン電極側の境界近傍で発生する高電界を緩和しつつ、高電界の印加により生じる逆ピエゾ効果を抑制し、以て逆ピエゾ効果により生じる引っ張り応力の発生を抑制することができ、引っ張り応力によるクラック発生を抑止することができる。 With this configuration, the high electric field generated in the vicinity of the boundary on the drain electrode side of the gate electrode 17 is relaxed, and the reverse piezo effect caused by the application of the high electric field is suppressed, and thus the tensile force generated by the reverse piezo effect is suppressed. Generation of stress can be suppressed, and generation of cracks due to tensile stress can be suppressed.

尚、上記第２及び第３実施形態では、不純物層２１が、逆ピエゾ抑制層２０の下層の電子走行層１３の領域の上部全域に渡って、電子走行層１３の上部に形成されているとしたが、本発明はこれに限られるものではなく、逆ピエゾ抑制層２０の下層に形成されている電子走行層１３の上部の、少なくとも一部の領域に不純物層２１が形成されていればよい。逆に、不純物層２１が、逆ピエゾ抑制層２０が形成される領域Ａ１を超えて、電子供給層１４の下層の電子走行層１３の上部に形成されていても構わない。 In the second and third embodiments, the impurity layer 21 is formed above the electron transit layer 13 over the entire upper region of the region of the electron transit layer 13 below the reverse piezo suppression layer 20. However, the present invention is not limited to this, as long as the impurity layer 21 is formed in at least a part of the upper portion of the electron transit layer 13 formed in the lower layer of the reverse piezo suppression layer 20. . Conversely, the impurity layer 21 may be formed above the electron transit layer 13 below the electron supply layer 14 beyond the region A1 where the reverse piezo suppression layer 20 is formed.

また、上記各実施形態では、ゲート電極１７が、電子供給層１４と直接接触している場合を例示したが、本発明はこれに限られるものではなく、電子供給層１４であるＡｌ_ＸＧａ_１−ＸＮの酸化による劣化を防ぐためのキャップ層（例えば、膜厚１〜５ｎｍ程度のＧａＮ）を、電子供給層１４上に形成し、その上面にゲート電極１７を形成する場合が考えられる。その場合、図１〜図３における接触領域Ａ２（第２接触領域）とは、ゲート電極１７と当該キャップ層との接触領域を意味する。 Further, in each of the above embodiments, the case where the gate electrode 17 is in direct contact with the electron supply layer 14 is exemplified, but the present invention is not limited to this, and the Al _X Ga ₁ that is the electron supply layer 14 is used. _{It is} conceivable that a cap layer (for example, GaN having a film thickness of about 1 to 5 nm) for preventing deterioration due to oxidation of -XN is formed on the electron supply layer 14 and the gate electrode 17 is formed on the upper surface thereof. In this case, the contact region A2 (second contact region) in FIGS. 1 to 3 means a contact region between the gate electrode 17 and the cap layer.

また、上記各実施形態では、ノーマリオン型のスイッチング素子１〜３を例示したが、本発明は、電子走行層１３と逆ピエゾ抑制層２０との接合における格子不整合の程度や、逆ピエゾ抑制層２０の延伸範囲、或いは、不純物層２１の不純物濃度を調整することで、ノーマリオフ型のスイッチング素子にも適用可能である。 In each of the above embodiments, normally-on type switching elements 1 to 3 are exemplified. However, the present invention relates to the degree of lattice mismatch at the junction between the electron transit layer 13 and the reverse piezo suppression layer 20 and the reverse piezo suppression. By adjusting the extending range of the layer 20 or the impurity concentration of the impurity layer 21, the present invention can also be applied to a normally-off type switching element.

具体的には、図４（Ａ）に示すように、不純物層２１を形成せず、逆ピエゾ抑制層２０の延伸範囲を、ゲート電極１７のパッシベーション層１９上の延伸範囲と同等か或いはそれを超えて延伸させる。この状態でも電子走行層１３の自発分極の影響で二次元電子ガス層が形成される場合には、更に、図４（Ｂ）に示すように、ゲート電極１７と電子供給層１４の間に例えばｐ型のＧａＮ層２２を配置し、電子走行層１３の伝導バンドを押し上げてやるといった方法が考えられる。このように構成することで、ソース電極１５とゲート電極１７が同電位のとき、ゲート電極１７下方に二次元電子ガス層１８が形成されない領域が生じ、ノーマリオフ型のスイッチング素子を実現できる。 Specifically, as shown in FIG. 4A, the impurity layer 21 is not formed, and the extension range of the reverse piezo suppression layer 20 is equal to or equal to the extension range of the gate electrode 17 on the passivation layer 19. Extend beyond. Even in this state, when a two-dimensional electron gas layer is formed due to the spontaneous polarization of the electron transit layer 13, as shown in FIG. 4B, for example, between the gate electrode 17 and the electron supply layer 14, for example, A method is conceivable in which the p-type GaN layer 22 is disposed and the conduction band of the electron transit layer 13 is pushed up. With this configuration, when the source electrode 15 and the gate electrode 17 are at the same potential, a region where the two-dimensional electron gas layer 18 is not formed is formed below the gate electrode 17, and a normally-off type switching element can be realized.

本発明は、スイッチング素子に利用可能であり、特に、パワーデバイスに適用されるスイッチング素子において好適に利用可能である。 The present invention can be used for a switching element, and can be suitably used particularly for a switching element applied to a power device.

１〜３：本発明に係るスイッチング素子（本発明素子）
１１、１０１、２０１：基板
１２、１０２、２０２：バッファ層
１３、１０３、２０３：電子走行層（第１半導体層）
１４、１０４、２０４：電子供給層（第２半導体層）
１５、１０５、２０５：ソース電極（第１電極）
１６、１０６、２０６：ドレイン電極（第２電極）
１７、１０７、２０７：ゲート電極（制御電極）
１８、１０８、２０８：二次元電子ガス層
１９、２０９：パッシベーション層（絶縁層）
２０：逆ピエゾ抑制層（第３半導体層）
２１：不純物層
２２：ｐ型のＧａＮ層
１００、２００：従来構成のスイッチング素子
１０９：空乏領域
１１０：電界
１１１：引っ張り応力
１１２：クラック
Ａ１：電子走行層上に逆ピエゾ抑制層が形成される領域（第１接触領域）
Ａ２：ゲート電極と電子供給層または逆ピエゾ抑制層との接触領域（第２接触領域）
Ｂ１：第１接触領域のソース電極側の境界
Ｂ２：第１接触領域のドレイン電極側の境界
Ｂ３：第２接触領域のソース電極側の境界
Ｂ４：第２接触領域のドレイン電極側の境界
Ｂ５：パッシベーション層上を延伸するゲート電極のドレイン電極側の境界
1-3: Switching element according to the present invention (present element)
11, 101, 201: Substrate 12, 102, 202: Buffer layer 13, 103, 203: Electron travel layer (first semiconductor layer)
14, 104, 204: electron supply layer (second semiconductor layer)
15, 105, 205: Source electrode (first electrode)
16, 106, 206: Drain electrode (second electrode)
17, 107, 207: Gate electrode (control electrode)
18, 108, 208: Two-dimensional electron gas layer 19, 209: Passivation layer (insulating layer)
20: Reverse piezo suppression layer (third semiconductor layer)
21: Impurity layer 22: p-type GaN layer 100, 200: conventional switching element 109: depletion region 110: electric field 111: tensile stress 112: crack A1: region where an inverse piezo suppression layer is formed on the electron transit layer (First contact area)
A2: Contact region between the gate electrode and the electron supply layer or the reverse piezo suppression layer (second contact region)
B1: Boundary on the source electrode side of the first contact region B2: Boundary on the drain electrode side of the first contact region B3: Boundary on the source electrode side of the second contact region B4: Boundary B5 on the drain electrode side of the second contact region: Boundary on the drain electrode side of the gate electrode extending on the passivation layer

Claims

第１半導体層と、
前記第１半導体層の上面に形成され、バンドギャップが前記第１半導体層より大きく前記第１半導体層とヘテロ接合する第２半導体層と、
前記第１半導体層と電気的に接続する第１電極と、
前記第１半導体層と電気的に接続し、前記第１半導体層の表面に平行な方向に前記第１電極と離間して形成される第２電極と、
前記第１半導体層の上面の第１接触領域上に形成され、側面が前記第２半導体層と接触し、前記ヘテロ接合と比較して格子不整合が緩和された状態で前記第１半導体層と接合する第３半導体層と、
前記表面に垂直な方向から見て前記第１電極と前記第２電極の間に位置し、第２接触領域を介して前記第２半導体層または前記第３半導体層と接続する制御電極と、を備え、
前記第１接触領域の前記第２電極側境界が、前記第２接触領域の前記第２電極側境界と前記第２電極の間に位置し、
前記第１接触領域の前記第１電極側境界が、前記第２接触領域の前記第２電極側境界と前記第１電極の間に位置し、
前記制御電極の電位に応じて、
前記第１半導体層と前記第２半導体層との接合界面、及び、前記第１半導体層と前記第３半導体層との接合界面に生じる二次元電子ガス層により、前記第１電極と前記第２電極が電気的に接続されるオン状態と、
少なくとも前記制御電極下方の前記第１半導体層と前記第３半導体層との接合界面において二次元電子ガス層が生じないことにより、前記第１電極と前記第２電極の電気的接続が遮断されるオフ状態とが切り替えられることを特徴とするスイッチング素子。 A first semiconductor layer;
A second semiconductor layer formed on an upper surface of the first semiconductor layer and having a band gap larger than that of the first semiconductor layer and heterojunction with the first semiconductor layer;
A first electrode electrically connected to the first semiconductor layer;
A second electrode electrically connected to the first semiconductor layer and formed apart from the first electrode in a direction parallel to a surface of the first semiconductor layer;
The first semiconductor layer is formed on the first contact region on the upper surface of the first semiconductor layer, the side surface is in contact with the second semiconductor layer, and the lattice mismatch is relaxed as compared with the heterojunction. A third semiconductor layer to be joined;
A control electrode positioned between the first electrode and the second electrode as viewed from a direction perpendicular to the surface and connected to the second semiconductor layer or the third semiconductor layer via a second contact region; Prepared,
The second electrode side boundary of the first contact region is located between the second electrode side boundary of the second contact region and the second electrode;
The first electrode side boundary of the first contact region is located between the second electrode side boundary of the second contact region and the first electrode;
Depending on the potential of the control electrode,
Due to the two-dimensional electron gas layer generated at the junction interface between the first semiconductor layer and the second semiconductor layer and at the junction interface between the first semiconductor layer and the third semiconductor layer, the first electrode and the second semiconductor layer are formed. An ON state in which the electrodes are electrically connected;
The two-dimensional electron gas layer is not generated at least at the junction interface between the first semiconductor layer and the third semiconductor layer below the control electrode, so that the electrical connection between the first electrode and the second electrode is interrupted. A switching element that is switched between an off state and a switching element.

前記制御電極が、前記第２接触領域を超えて絶縁層上を前記第２電極側に張り出してなり、
前記第３半導体層が、前記絶縁層上を前記第２電極側に張り出した前記制御電極の下方の領域を覆うように、前記第１半導体層の上面に形成されていることを特徴とする請求項１に記載のスイッチング素子。 The control electrode extends over the insulating layer beyond the second contact area toward the second electrode;
The third semiconductor layer is formed on an upper surface of the first semiconductor layer so as to cover a region under the control electrode that protrudes on the second electrode side over the insulating layer. Item 4. The switching element according to Item 1.

前記第３半導体層の下層に位置する前記第１半導体層の上部の少なくとも一部の領域に、ｎ型の不純物がドーピングされていることを特徴とする請求項１又は２に記載のスイッチング素子。 3. The switching element according to claim 1, wherein an n-type impurity is doped in at least a partial region of the upper portion of the first semiconductor layer located under the third semiconductor layer.

前記第３半導体層のバンドギャップが、前記第２半導体層と同じか、又はより大きいことを特徴とする請求項１〜３の何れか一項に記載のスイッチング素子。 4. The switching element according to claim 1, wherein a band gap of the third semiconductor layer is the same as or larger than that of the second semiconductor layer. 5.

前記第１半導体層、前記第２半導体層、及び、前記第３半導体層が、夫々、窒化物半導体で構成され、
前記第３半導体層が、インジウムを含んでなることを特徴とする請求項１〜４の何れか一項に記載のスイッチング素子。 The first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are each composed of a nitride semiconductor,
The switching element according to claim 1, wherein the third semiconductor layer contains indium.

前記第１半導体層が、ＧａＮからなり、
前記第２半導体層が、Ａｌ_ＸＧａ_１−ＸＮ（但し、０＜Ｘ＜１）からなり、
前記第３半導体層が、Ｉｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ（但し、０＜Ｙ≦１、０≦Ｚ≦１）からなることを特徴とする請求項５に記載のスイッチング素子。 The first semiconductor layer is made of GaN;
The second semiconductor layer is made of Al _X Ga _1-X N (where 0 <X <1);
It said third semiconductor _{_{_{layer, In Y Al Z Ga 1-}}} Y-Z N ( where, 0 <Y ≦ 1,0 ≦ Z ≦ 1) switching element according to claim 5, characterized in that it consists of.

前記第３半導体層を構成するＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}ＮのＡｌとＩｎの組成比が、−０．１≦４Ｙ−Ｚ≦０．１の関係を満たすことを特徴とする請求項６に記載のスイッチング素子。 The composition ratio of Al and In in In _Y Al _Z Ga _1- YZN constituting the third semiconductor layer satisfies a relationship of −0.1 ≦ 4YZ ≦ 0.1. Item 7. The switching element according to Item 6.

前記第３半導体層を構成するＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}ＮのＡｌとＩｎの組成比が、Ｙ＋Ｚ≧０．２５の関係を満たすことを特徴とする請求項７に記載のスイッチング素子。 8. The switching element according to claim 7, wherein the composition ratio of Al and In in In _Y Al _Z Ga ₁ -YZN constituting the third semiconductor layer satisfies a relationship of Y + Z ≧ 0.25. .

前記第３半導体層が、前記第２半導体層を構成する材料を前記第１半導体層の上面に堆積後、インジウムをイオン注入することにより形成されていることを特徴とする請求項５〜８の何れか一項に記載のスイッチング素子。 9. The third semiconductor layer according to claim 5, wherein the third semiconductor layer is formed by ion-implanting indium after depositing a material constituting the second semiconductor layer on the upper surface of the first semiconductor layer. The switching element according to any one of the above.

前記制御電極が前記第１電極と同電位のとき、前記第１電極と前記第２電極間の接続が前記オフ状態であることを特徴とする請求項１〜９の何れか一項に記載のスイッチング素子。
The connection between the first electrode and the second electrode is in the off state when the control electrode is at the same potential as the first electrode, according to any one of claims 1 to 9, Switching element.