JP2013072762A - Semiconductor testing apparatus and timing adjustment method of semiconductor testing apparatus - Google Patents
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Abstract
Description
本発明は、被試験デバイスの試験を行う半導体試験装置および半導体試験装置のタイミングを調整する半導体試験装置のタイミング調整方法に関するものである。 The present invention relates to a semiconductor test apparatus for testing a device under test and a timing adjustment method for a semiconductor test apparatus for adjusting the timing of the semiconductor test apparatus.
被試験デバイス（ＤＵＴ：Device Under Test）の試験を行うために半導体試験装置が用いられる。半導体試験装置は、ＤＵＴの試験を行うための試験部（ピンエレクトロニクスカード）を設けており、ピンエレクトロニクスカードからＤＵＴに向けて試験信号を出力して、ＤＵＴからの応答信号に基づいて試験を行う。 A semiconductor test apparatus is used to test a device under test (DUT). The semiconductor test apparatus is provided with a test unit (pin electronics card) for testing a DUT, outputs a test signal from the pin electronics card to the DUT, and performs a test based on a response signal from the DUT. .
ピンエレクトロニクスカードに設けられる各ドライバおよび各コンパレータはその駆動タイミングが調整される。このために、ＴＤＲ（Time Domain Relectometry）測定を用いて、タイミングが調整される。この種の技術としては、例えば特許文献１に開示された技術がある。
The drive timing of each driver and each comparator provided in the pin electronics card is adjusted. For this purpose, the timing is adjusted using TDR (Time Domain Relectometry) measurement. As this type of technology, for example, there is a technology disclosed in
図８は、ピンエレクトロニクスカードによりＤＵＴの試験を行う半導体試験装置の一例を示している。この図に示すように、半導体試験装置１は、ピンエレクトロニクスカード（図中ではＰＥ）２とＤＵＴ３と経路基板４とを複数設けており、またデバイスパワーサプライ５と電源用配線基板６とを備えている。
FIG. 8 shows an example of a semiconductor test apparatus that performs a DUT test using a pin electronics card. As shown in this figure, the
各ピンエレクトロニクスカード２はＤＵＴ３の試験を行う試験部であり、タイミングジェネレータ１１とドライバ１２とコンパレータ１３とを有している。タイミングジェネレータ１１はドライバ１２およびコンパレータ１３の駆動タイミング（ストローブ）を規定している。ドライバ１２はＤＵＴ３に対して試験信号を出力する。コンパレータ１３はＤＵＴ３からの応答信号を比較することにより、良否判定を行う。
Each
ＤＵＴ３は駆動回路１４を有しており、試験信号に応じて駆動回路１４が駆動して、応答信号を出力する。ピンエレクトロニクスカード２とＤＵＴ３との間には経路基板４（図中でＢＵ＋ＰＣ）が設けられており、この経路基板４に伝送経路１５が複数配置されている。試験信号および応答信号は伝送経路１５を伝送される。
The
各ＤＵＴ３の駆動回路１４はデバイスパワーサプライ５の電源電圧の供給を受けて駆動する。デバイスパワーサプライ５と各ＤＵＴ３との間は電源用配線基板６により接続されている。電源用配線基板６は固有のインピーダンスＺ１を有しており、このインピーダンスＺ１による電圧変動を緩和するためにコンデンサＣ１およびインダクタＬ１、Ｌ２が設けられている。インダクタＬ１、Ｌ２はコンデンサＣ１の寄生インダクタンスおよび各ＤＵＴ３までの配線経路のインダクタンスの合計を表しており、各ＤＵＴ３の電源経路の共通インピーダンスを簡易的に示している。
The
ピンエレクトロニクスカード２とＤＵＴ３との間を接続する複数の伝送経路１５は固有の伝播遅延Ｔｐｄを有している。このために、この伝播遅延Ｔｐｄを考慮したタイミング校正を行う。このタイミング校正を行うことで、タイミングジェネレータ１１の駆動タイミングが校正される。
The plurality of
図９にタイミング校正を示す。ここでは、ＤＵＴ３−１〜３−３の３つが設けられており、これらＤＵＴ３−１〜３−３はデバイスパワーサプライ５に接続されている。タイミングジェネレータ１１−１〜１１−３がドライバ１２−１〜１２−３およびコンパレータ１３−１〜１３−３のタイミングを制御している。ドライバ１２−１〜１２−３およびコンパレータ１３−１〜１３−３とＤＵＴ３との間には伝送経路１５が介在している。各伝送経路１５には固有の伝播遅延Ｔｐｄが存在している。ドライバ１１−１〜１１−３に接続される伝送経路１５の伝播遅延ＴｐｄをＴｐｄ１−１〜１−３、コンパレータ１１−１〜１１−３に接続される伝送経路１５の伝播遅延ＴｐｄをＴｐｄ２−１〜２−３とする。
FIG. 9 shows timing calibration. Here, three DUTs 3-1 to 3-3 are provided, and these DUTs 3-1 to 3-3 are connected to the
同図に示すように、タイミングジェネレータ１１−１によりドライバ１２−１のタイミング（ストローブ）を負方向にＴｐｄ１−１だけずらし、コンパレータ１３−１のタイミングを正方向にＴｐｄ２−１だけずらしている。また、タイミングジェネレータ１１−２によりドライバ１２−２のタイミングを負方向にＴｐｄ１−２だけずらし、コンパレータ１３−２のタイミングを正方向にＴｐｄ２−２だけずらしている。さらに、タイミングジェネレータ１１−３によりドライバ１２−３のタイミングを負方向にＴｐｄ１−３だけずらし、コンパレータ１３−３のタイミングを正方向にＴｐｄ２−３だけずらしている。 As shown in the drawing, the timing generator 11-1 shifts the timing (strobe) of the driver 12-1 in the negative direction by Tpd1-1 and the comparator 13-1 in the positive direction by Tpd2-1. Further, the timing generator 11-2 shifts the timing of the driver 12-2 in the negative direction by Tpd1-2, and shifts the timing of the comparator 13-2 in the positive direction by Tpd2-2. Further, the timing generator 11-3 shifts the timing of the driver 12-3 in the negative direction by Tpd1-3 and the timing of the comparator 13-3 in the positive direction by Tpd2-3.
これにより、ＤＵＴ３を基準（時刻ｔ＝０）としたときに、試験信号および応答信号のタイミングを一致させることができる。つまり、各伝送経路１５の伝播時間Ｔｐｄを考慮した補正（校正）を行うことで、ＤＵＴ３に対する信号の入出力のタイミングを一致させることができる。従って、伝播時間Ｔｐｄを考慮したタイミング校正を行うことで、ＤＵＴ３に対する正確な試験を実現することができる。
As a result, when the
図１０はＤＵＴ３の試験を行うためのフローを示している。まず、ＴＤＲ測定により各経路基板４の伝播時間Ｔｐｄを求める（ステップＳ１０１）。そして、得られた伝播時間Ｔｐｄをタイミング校正データとしてタイミングジェネレータ１１のタイミング校正を行う（ステップＳ１０２）。そして、校正されたタイミングでタイミングジェネレータ１１を駆動して、ＤＵＴ３の試験（デバイステスト）を行う（ステップＳ１０３）。
FIG. 10 shows a flow for performing the test of DUT3. First, the propagation time Tpd of each path substrate 4 is obtained by TDR measurement (step S101). Then, timing calibration of the
ところで、図８に示したように、各ＤＵＴ３は電源用配線基板６を介して、デバイスパワーサプライ５に接続されており、デバイスパワーサプライ５から電源の供給を受けている。
By the way, as shown in FIG. 8, each
そして、ＤＵＴ３には駆動回路１４が設けられており、この駆動回路１４には試験信号を入力するレシーバおよび応答信号を出力するドライバが設けられている。前述したように、ＤＵＴ３の駆動タイミング（つまり、駆動回路１４の駆動タイミング）を一致させるタイミング校正を行う。
The
このとき、電源用配線基板６の経路上にある共通インピーダンスが存在するため、全てのＤＵＴ３が同じタイミングで駆動すると、各ＤＵＴ３の駆動回路１４に電圧が上昇するオーバーシュート、或いは電圧が下降するアンダーシュートが発生する。これが、各ＤＵＴ３の駆動回路１４から出力される波形に影響を及ぼす。
At this time, since there is a common impedance on the path of the power
図１１のａ）はＤＵＴ３の駆動回路１４のドライバを駆動したときに出力される信号を示している。同図ｂ）〜ｄ）はＤＵＴ３の駆動回路１４を駆動したときに出力される応答信号をコンパレータ１３−１〜１３−３で観測したときの波形である。同図ｅ）はＤＵＴ３の駆動回路１４の電源電圧の波形を示している。なお、デバイスパワーサプライ５の出力電圧が１．８ボルト、電源用配線基板６のインピーダンスＺ１が０Ω、インダクタＬ１、Ｌ２が５ｎＨ、ＤＵＴ３の駆動周期が１ｎｓｅｃの場合の波形を示している。
FIG. 11A shows a signal output when the driver of the
同図ａ）に示すように、タイミング校正を行っていることで、各ＤＵＴ３−１〜３−３は同じタイミングで駆動回路１４を駆動しており、出力される信号の波形は同じ波形となる。従って、ＤＵＴ３−１〜３−３が同時に駆動することから、アンダーシュートおよびオーバーシュートが発生する。これにより、同図ｅ）に示すように、ＤＵＴ３の駆動回路１４の電源電圧の波形は不安定になる。
As shown in FIG. 5A, by performing timing calibration, each DUT 3-1 to 3-3 drives the
本来であれば、デバイスパワーサプライ５が供給する電源電圧は１．８ボルトであるため、ＤＵＴ３の駆動回路１４の電源電圧も１．８ボルトで安定していなければならない。しかし、アンダーシュートおよびオーバーシュートが発生しているため、０．５ボルト近傍から３．０ボルト近傍まで不安定に変化している。
Originally, since the power supply voltage supplied by the
このアンダーシュートおよびオーバーシュートが発生している電源電圧に基づいて動作するＤＵＴ３−１〜３−３が出力する波形も不安定になる。これにより、ピンエレクトロニクスカード２のコンパレータ１３−１〜１３−３で観測するＤＵＴ３−１〜３−３から出力された信号の波形も本来の波形から電圧の振幅が小さくなっている。
The waveforms output from the DUTs 3-1 to 3-3 that operate based on the power supply voltage in which the undershoot and overshoot are generated also become unstable. Thereby, the amplitude of the voltage of the waveform of the signal output from the DUTs 3-1 to 3-3 observed by the comparators 13-1 to 13-3 of the
同図ｂ）はコンパレータ１３−１で観測する波形、同図ｃ）はコンパレータ１３−２で観測する波形、同図ｄ）はコンパレータ１３−３で観測する波形になる。各コンパレータ１３−１〜１３−３は、本来ＤＵＴ３の電源電圧（つまり、１．８ボルト）の半分の０．９ボルトを閾値として、観測する波形のハイレベルまたはローレベルを判定する。 B) shows the waveform observed by the comparator 13-1, c) shows the waveform observed by the comparator 13-2, and d) shows the waveform observed by the comparator 13-3. Each of the comparators 13-1 to 13-3 determines the high level or low level of the waveform to be observed using 0.9 volts, which is half of the power supply voltage of the DUT 3 (ie, 1.8 volts) as a threshold.
このとき、アンダーシュートおよびオーバーシュートを発生しているために、コンパレータ１３−１〜１３−３で観測する波形の電圧が閾値である０．９ボルトに対して大幅に低下している。このため、０．９ボルトを閾値としてハイレベルとローレベルとを判定するときに、誤判定を生じる。これが、ＤＵＴ３の試験の正確性を損なう結果となる。 At this time, since undershoot and overshoot are generated, the voltage of the waveform observed by the comparators 13-1 to 13-3 is greatly reduced from the threshold value of 0.9 volts. For this reason, an erroneous determination occurs when the high level and the low level are determined using 0.9 volts as a threshold. This results in a loss of DUT3 testing accuracy.
このように、ＤＵＴ３を同時に駆動することで生じるアンダーシュートやオーバーシュートにより波形が不安定になる現象は同時スイッチングノイズと呼ばれる。近年では、ＤＵＴ３の動作速度の高速化および高集積化が顕著になっており、同時スイッチングノイズの影響による誤判定は大きな問題となる。
Thus, the phenomenon that the waveform becomes unstable due to undershoot or overshoot caused by simultaneously driving the
そして、この同時スイッチングノイズの影響が大きくなると、本来良品であるＤＵＴ３が不良品と判定されることになり、ＤＵＴ３の試験（デバイステスト）の歩留まりが低下する問題が生じる。また、同時スイッチングノイズの影響により、ＤＵＴ３が誤作動を起こすこともある。
When the influence of the simultaneous switching noise is increased, the
そこで、本発明は、複数の被試験デバイスに対して電源供給部から電源の供給を行って試験を行うときに、同時スイッチングノイズの影響を抑制することを目的とする。 Therefore, an object of the present invention is to suppress the influence of simultaneous switching noise when a test is performed by supplying power from a power supply unit to a plurality of devices under test.
以上の課題を解決するため、本発明の半導体試験装置は、複数の被試験デバイスに電源を供給する電源供給部を備える半導体試験装置であって、前記被試験デバイスの試験を行う試験部のドライバおよびコンパレータと前記被試験デバイスとの間の伝送経路の伝播遅延を校正するデータをタイミング校正データとして記憶するタイミング校正データ記憶部と、前記被試験デバイスを複数のグループに分割して、当該グループごとに異なる遅延量を前記タイミング校正データに加算する遅延量加算部と、を備えたことを特徴とする。 In order to solve the above-described problems, a semiconductor test apparatus of the present invention is a semiconductor test apparatus including a power supply unit that supplies power to a plurality of devices under test, and a driver of the test unit that tests the devices under test And a timing calibration data storage unit for storing data for calibrating propagation delay of a transmission path between the comparator and the device under test as timing calibration data, and dividing the device under test into a plurality of groups, And a delay amount adding unit for adding different delay amounts to the timing calibration data.
複数の被試験デバイスを複数のグループに分割して、各グループの被試験デバイスのタイミング校正データに異なる遅延量を加算することで、各グループの被試験デバイスは異なるタイミングで駆動する。これにより、各グループ間では同時スイッチングノイズの影響を抑制できる。 By dividing the plurality of devices under test into a plurality of groups and adding different delay amounts to the timing calibration data of the devices under test in each group, the devices under test in each group are driven at different timings. Thereby, the influence of simultaneous switching noise can be suppressed between the groups.
また、前記遅延量加算部は、前記被試験デバイスのデータレートを前記グループ数で除算した値ずつ前記グループごとに加算していることを特徴とする。 The delay amount adding unit adds the data rate of the device under test by a value obtained by dividing the data rate of the device under test by the number of groups.
データレートをグループ数で除算した値ずつ各グループの遅延量として加算していることで、均等な遅延量を与えることができる。これにより、同時スイッチングノイズの影響をより抑制することができる。 By adding the data rate divided by the number of groups as the delay amount of each group, an equal delay amount can be given. Thereby, the influence of simultaneous switching noise can be suppressed more.
また、前記グループの数は２つであり、当該２つのグループの前記被試験デバイスに入出力される信号の位相差が１８０度となるような遅延量を加算していることを特徴とする。 Further, the number of the groups is two, and a delay amount is added so that a phase difference between signals inputted to and outputted from the devices under test of the two groups becomes 180 degrees.
グループ数が２つの場合は、被試験デバイスに入出力される信号の位相差が１８０度となるような遅延量を与えることができる。これにより、各グループの中で同時スイッチングノイズの影響を生じたとしても、２つのグループの同時スイッチングノイズが相互にキャンセルし合うようになるため、同時スイッチングノイズの影響を抑制することができる。 When the number of groups is two, it is possible to give a delay amount such that the phase difference between signals input to and output from the device under test is 180 degrees. Thereby, even if the influence of simultaneous switching noise occurs in each group, the simultaneous switching noise of the two groups cancel each other, so that the influence of the simultaneous switching noise can be suppressed.
また、前記グループごとに割り当てる前記遅延量を変更可能にした遅延量割り当て部を備えたことを特徴とする。 Further, the present invention is characterized in that a delay amount allocating section is provided that makes it possible to change the delay amount allocated for each group.
被試験デバイスの物理的な空間配置によっては、同時スイッチングノイズの影響も異なるようになる。このために、グループごとに割り当てる遅延量を変更可能にすることで、空間配置に最適な遅延量を与えることができ、同時スイッチングノイズの影響をより抑制することができる。 Depending on the physical spatial arrangement of the device under test, the effect of simultaneous switching noise will also differ. For this reason, by making it possible to change the delay amount assigned to each group, it is possible to give an optimum delay amount to the spatial arrangement, and to further suppress the influence of simultaneous switching noise.
また、複数の被試験デバイスに電源を供給する電源供給部を備える半導体試験装置のタイミングを調整する半導体試験装置のタイミング調整方法であって、前記被試験デバイスの試験を行う試験部のドライバおよびコンパレータと前記被試験デバイスとの間の伝送経路の伝播遅延を測定して、この伝播遅延を校正するタイミング校正データを得る工程と、前記被試験デバイスを複数のグループに分割して、当該グループごとに異なる遅延量を前記タイミング校正データに加算する工程と、を有することを特徴とする。 A method for adjusting the timing of a semiconductor test apparatus for adjusting the timing of a semiconductor test apparatus comprising a power supply unit for supplying power to a plurality of devices under test, wherein the driver and comparator of the test unit perform the test of the device under test And measuring the propagation delay of the transmission path between the device under test and obtaining timing calibration data for calibrating the propagation delay, dividing the device under test into a plurality of groups, and for each group Adding different delay amounts to the timing calibration data.
本発明は、各グループの被試験デバイスのタイミング校正データに異なる遅延量を加算することで、各グループの被試験デバイスが同時に駆動することがなくなり、同時スイッチングノイズの影響を抑制することができる。 In the present invention, by adding different delay amounts to the timing calibration data of the devices under test of each group, the devices under test of each group are not driven simultaneously, and the influence of simultaneous switching noise can be suppressed.
以下、図面を参照して、本発明の実施形態について説明する。図８は本実施形態の半導体試験装置１を示している。この半導体試験装置１の構成は既に説明したが、改めて説明する。半導体試験装置１はピンエレクトロニクスカード２によりＤＵＴ３の試験を行うための装置であり、ピンエレクトロニクスカード２とＤＵＴ３との間には経路基板４を設けている。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 8 shows the
ここでは、ＤＵＴ３は３つを設けており、これに伴いピンエレクトロニクスカード２および経路基板４も３つになっている。各ＤＵＴ３はデバイスパワーサプライ５に対して電源用配線基板６を介して接続されている。なお、ＤＵＴ３の個数は複数であれば３つ以外であってもよい。また、ピンエレクトロニクスカード２の個数もＤＵＴ３の個数と同じであってもよいし、異なる数であってもよい。
Here, three
ピンエレクトロニクスカード２（図中ＰＥ）はＤＵＴ３の試験を行う試験部である。各ピンエレクトロニクスカード２はｎ（ｎは２以上の整数）個のタイミングジェネレータ１１（図中ではＴＧ）とドライバ１２とコンパレータ１３とを有している。ここでは、各ピンエレクトロニクスカード２のタイミングジェネレータ１１とドライバ１２とコンパレータ１３との個数を全てｎ個としているが、ドライバ１２とコンパレータ１３との個数を異ならせるようにしてもよい。
The pin electronics card 2 (PE in the figure) is a test unit for testing the
タイミングジェネレータ１１はドライバ１２およびコンパレータ１３の駆動タイミング（ストローブ）を出力している。ドライバ１２はＤＵＴ３に対して試験を行う信号（試験信号：テスト信号）を出力する。コンパレータ１３はＤＵＴ３から出力される信号（応答信号）に基づいて、ハイレベルとローレベルとを判定することで、良否判定を行う。
The
ＤＵＴ（Device Under Test）３はピンエレクトロニクスカード２により試験される被試験デバイスである。ＤＵＴ３はｎ個のドライバ１２およびコンパレータ１３に対応して、ｎ個の駆動回路１４を有している。駆動回路１４は正電圧Ｖｃｃと負電圧Ｖｓｓとの差分に基づいて動作を行う。駆動回路１４にはピンエレクトロニクスカード２から出力された試験信号を入力するレシーバとピンエレクトロニクスカード２に対して応答信号を出力するドライバとを有している。
A DUT (Device Under Test) 3 is a device under test to be tested by the
経路基板４はピンエレクトロニクスカード２とＤＵＴ３との間を接続している。この経路基板４はベースユニットとプローブカードとを有して構成している（図中でＢＵ＋ＰＣ）。経路基板４にはｎ個のドライバ１２およびコンパレータ１３、そして駆動回路１４に対応してｎ個の伝送経路１５が設けられている。各伝送経路１５にはそれぞれ固有の伝播遅延Ｔｐｄが発生しており、この伝播遅延Ｔｐｄのタイミングを考慮したタイミングの補正（タイミング校正）が行われる。
The route board 4 connects between the
デバイスパワーサプライ５（図中ではＤＰＳ）は各ＤＵＴ３に所定の電源電圧を供給する電源供給部になる。デバイスパワーサプライ５と各ＤＵＴ３とは電源用配線基板６を介して接続されている。電源用配線基板６はベースユニットとプローブカードとを有している（図中でＢＵ＋ＰＣ）。電源用配線基板６の配線はインピーダンスＺ１を持ち、インピーダンスＺ１による電圧変動を緩和するためのコンデンサＣ１が実装されている。また、電源用配線基板６のインダクタＬ１、Ｌ２はコンデンサＣ１の寄生インダクタンスおよび各ＤＵＴ３の配線経路のインダクタンスの合計を示しており、各ＤＵＴ３の電源経路の共通インピーダンスを簡易的に示している。
The device power supply 5 (DPS in the drawing) serves as a power supply unit that supplies a predetermined power supply voltage to each
図１は本実施形態の半導体試験装置１として、３つのピンエレクトロニクスカード２−１〜２−３を有しており、ピンエレクトロニクスカード２−１〜２−３はＤＵＴ３−１〜３−３に接続されているものとする。ピンエレクトロニクスカード２−１〜２−３は制御部２０に接続されており、制御部２０によりコントロールがされている。制御部２０はタイミング校正データ記憶部２１と設定部２２とＰＥグループリスト記憶部２３と遅延量生成部２４と遅延量加算部２５とタイミング校正データ出力部２６とを備えて構成している。
1 includes three pin electronics cards 2-1 to 2-3 as the
タイミング校正データ記憶部２１は経路基板４の各伝送経路１５の固有の伝播遅延Ｔｐｄを校正するためのタイミング校正データを記憶している。各ピンエレクトロニクスカード２−１〜２−３とＤＵＴ３−１〜３−３との間にはそれぞれｎ個の伝送経路１５が設けられており、各伝送経路１５には固有の伝播遅延Ｔｐｄが存在する。タイミング校正データ記憶部２１はこの伝播遅延Ｔｐｄの分だけタイミングをずらすことで、伝播遅延Ｔｐｄの分を校正する。これがタイミング校正データになる。
The timing calibration
各伝送経路１５の伝播遅延Ｔｐｄを得る手法としては、例えばＴＤＲ（Time Domain Reflectometry）測定を適用することができる。ＴＤＲ測定は、伝送経路１５にパルス信号を出力して、反射して戻ってくるまでの時間を計測することにより、伝播遅延Ｔｐｄを得ている。伝播遅延ＴｐｄはＴＤＲ測定以外によっても得ることができる。例えば、予め伝送経路１５の固有の設計値等から得ることもできる。
As a technique for obtaining the propagation delay Tpd of each
設定部２２は各伝送経路１５のタイミング校正データに与える遅延量を設定する。この遅延量は手動により任意に設定することもできるが、ここではＤＵＴ３のデータレートを、複数のＤＵＴ３を複数のグループに分割したときのグループ数で除算した値（除算値）ずつずらした遅延量を設定する。ＤＵＴ３のデータレートは予め得られる値であり、ここでは例えばデータレートは１ｎｓｅｃとする。
The setting
グループ数はＤＵＴ３の個数と一致させてもよいし、異ならせてもよい。つまり、１つのグループの中に複数のＤＵＴ３を設定してもよいし、１つのグループの中に１つのＤＵＴ３を設定してもよい。ここでは、３つのＤＵＴ３−１〜３−３はそれぞれ１つのグループを構成しているものとする（つまり、１つのグループの中に１つのＤＵＴ３がある）。勿論、１つのグループの中に複数のＤＵＴ３を設定してもよい。
The number of groups may be the same as the number of
従って、ＤＵＴ３のデータレート１ｎｓｅｃをグループ数（つまり、ＤＵＴ３の個数）である３で除算した３３０ｐｓｅｃが得られる。ＤＵＴ３のグループごとにこの除算値（３３０ｐｓｅｃ）ずつずらした値がＤＵＴ３のグループごとの遅延量となる。このＤＵＴ３のグループごとの遅延量をＤＵＴ遅延量リストとする。
Therefore, 330 psec is obtained by dividing the
ここで、前記の除算値は、タイミング校正データにより校正されるピンエレクトロニクスカード２の分解能に応じて丸めるようにしてもよい。つまり、本来であれば、１ｎｓｅｃをグループ数である３で除算すると、３３３．３３・・・ｐｓｅｃになるが、ピンエレクトロニクスカード２の分解能に応じて丸めた値である３３０ｐｓｅｃとしている。
Here, the division value may be rounded according to the resolution of the
ＰＥグループリスト記憶部２３はＤＵＴ３に対応するピンエレクトロニクスカード２をリスト化（ＰＥグループリスト）として記憶している。ＤＵＴ３には少なくとも１つのピンエレクトロニクスカード２が接続されているため、その対応関係を記憶している。ここでは、ＤＵＴ３−１〜３−３に対応するピンエレクトロニクスカード２−１〜２−３がＰＥグループリストとして記憶されている。
The PE group
遅延量生成部２４は設定部２２からＤＵＴ遅延量リストを取得する。このＤＵＴ遅延量リストはＤＵＴ３のグループごとに設定した遅延量になっており、ＰＥグループリスト記憶部２３のＰＥグループリストを参照して、ＤＵＴ３のグループごとに設定した遅延量をピンエレクトロニクスカード２ごとに設定する遅延量として生成する。このときのピンエレクトロニクスカード２ごとの遅延量がＰＥ遅延量リストとなる。
The delay
ここでは、ＤＵＴ３−１〜３−３の３つのグループがあり、それぞれピンエレクトロニクスカード２−１〜２−３に対応している。そこで、１つ目のグループであるＤＵＴ３−１に対応するピンエレクトロニクスカード２−１には０ｐｓｅｃの遅延量を与える。２つ目のグループであるＤＵＴ３−２に対応するピンエレクトロニクスカード２−２には３３０ｐｓｅｃの遅延量を与える。３つ目のグループであるＤＵＴ３−３に対応するピンエレクトロニクスカード２−３には６６０ｐｓｅｃの遅延量を与える。このように、ＤＵＴ３のグループごとの遅延量をピンエレクトロニクスカード２ごとの遅延量としたＰＥ遅延量リストが遅延量生成部２４により生成される。
Here, there are three groups of DUTs 3-1 to 3-3, which correspond to the pin electronics cards 2-1 to 2-3, respectively. Therefore, a delay amount of 0 psec is given to the pin electronics card 2-1 corresponding to the first group DUT 3-1. A delay amount of 330 psec is given to the pin electronics card 2-2 corresponding to the DUT 3-2 which is the second group. A delay amount of 660 psec is given to the pin electronics card 2-3 corresponding to the third group DUT3-3. In this way, the delay
遅延量加算部２５はタイミング校正データ記憶部２１から各伝送経路１５のタイミング校正データを取得する。各伝送経路１５は１つのピンエレクトロニクスカード２に対応している。そこで、遅延量加算部２５は各ピンエレクトロニクスカード２のタイミング校正データに対して、ＰＥ遅延量リストが示すピンエレクトロニクスカード２ごとの遅延量を加算する。
The delay
タイミング校正データ出力部２６は遅延量加算部２５により遅延量が加算されたタイミング校正データを、対応するピンエレクトロニクスカード２のタイミングジェネレータ１１に対して出力する。タイミングジェネレータ１１はこのタイミング校正データに基づいてタイミング校正を行って、ドライバ１２およびコンパレータ１３のタイミング（ストローブ）を規定する。
The timing calibration
以上が構成である。次に、図２のフローを参照して動作について説明する。まず、ＴＤＲ測定により伝送経路１５の伝播遅延Ｔｐｄを測定する（ステップＳ１）。伝播遅延Ｔｐｄは伝送経路１５の固有の電気長であり、各伝送経路１５の伝播遅延Ｔｐｄを測定する。勿論、伝播遅延Ｔｐｄが予め得られているような場合には、ＴＤＲ測定を行うことを要しない。
The above is the configuration. Next, the operation will be described with reference to the flow of FIG. First, the propagation delay Tpd of the
ここでは、ピンエレクトロニクスカード２−１のタイミングジェネレータ１１−１１〜１１−１ｎとＤＵＴ１の各駆動回路１４とを接続する伝送経路１５の伝播遅延ＴｐｄをＴｐｄ１−１〜１−ｎとする。また、ピンエレクトロニクスカード２−２のタイミングジェネレータ１１−２１〜１１−２ｎとＤＵＴ２の各駆動回路１４とを接続する伝送経路１５の伝播遅延ＴｐｄをＴｐｄ２−１〜２−ｎとする。そして、ピンエレクトロニクスカード２−３のタイミングジェネレータ１１−３１〜１１−３ｎとＤＵＴ３の各駆動回路１４とを接続する伝送経路１５の伝播遅延ＴｐｄをＴｐｄ３−１〜３−ｎとする。
Here, the propagation delays Tpd of the
これらの伝播遅延Ｔｐｄはタイミングジェネレータ１１を駆動するときのタイミングを校正するタイミング校正データとして使用され、タイミング校正データ記憶部２１はステップＳ１のＴＤＲ測定により得られた伝播遅延Ｔｐｄ１−１〜１−ｎ、２−１〜２−ｎ、３−１〜３−ｎを打ち消すようなデータをタイミング校正データとしてタイミング校正データ記憶部２１に記憶する。
These propagation delays Tpd are used as timing calibration data for calibrating the timing when the
次に、同時に測定する複数のＤＵＴ３の個数を設定し、当該複数のＤＵＴ３を複数のグループに分割する。ここでは、１グループに１つのＤＵＴ３があり、ＤＵＴ３−１〜３−３の３つのグループが形成される。このＤＵＴ３のグループを設定すると共に、ＤＵＴ３のデータレートを設定部２２に設定する（ステップＳ３）。ここでは、ＤＵＴ３のデータレートは１ｎｓｅｃであり、グループ数は３になる。
Next, the number of a plurality of
設定部２２はＤＵＴ３のデータレートをグループ数で除算する。そして、各グループのＤＵＴ３で除算値ずつ遅延量をずらすようにする。従って、ＤＵＴ３−１は０ｐｓｅｃ、ＤＵＴ３−２は３３０ｐｓｅｃ、ＤＵＴ３−３は６６０ｐｓｅｃの遅延量が割り当てられる。これがＤＵＴ遅延量リストとして生成される（ステップＳ４）。
The setting
遅延量生成部２４は設定部２２からＤＵＴ遅延量リストを取得する。これにより、ＤＵＴ３のグループごとの遅延量を認識できる。そして、遅延量生成部２４はＰＥグループリスト記憶部２３を参照する（ステップＳ５）。ＰＥグループリスト記憶部２３のＰＥグループリストはＤＵＴ３ごとに対応するピンエレクトロニクスカード２を記憶している。よって、ＤＵＴ３のグループごとに設定されている遅延量を、ピンエレクトロニクスカード２ごとの遅延量とすることができる。これをＰＥ遅延量リストとして生成する（ステップＳ６）。
The delay
ステップＳ２において、ピンエレクトロニクスカード２ごとにタイミング校正データが得られており、これがタイミング校正データ記憶部２１に記憶されている。そこで、遅延量加算部２５はタイミング校正データ記憶部２１からピンエレクトロニクスカード２ごとのタイミング校正データを読み出して、遅延量生成部２４のＰＥ遅延量リストに基づいてピンエレクトロニクスカード２ごとの遅延量を加算する（ステップＳ７）。
In
ここでは、ＤＵＴ３−１に対応するピンエレクトロニクスカード２−１に対するタイミング校正データＴｐｄ１−１〜１−ｎに対して、０ｐｓｅｃの遅延量を加算する。また、ＤＵＴ３−２に対応するピンエレクトロニクスカード２−２に対するタイミング校正データＴｐｄ２−１〜２−ｎに対して、３３０ｐｓｅｃの遅延量を加算する。そして、ＤＵＴ３−３に対応するピンエレクトロニクスカード２−３に対するタイミング校正データＴｐｄ３−１〜３−ｎに対して、６６０ｐｓｅｃの遅延量を加算する。 Here, a delay amount of 0 psec is added to the timing calibration data Tpd1-1 to 1-n for the pin electronics card 2-1 corresponding to the DUT 3-1. Further, a delay amount of 330 psec is added to the timing calibration data Tpd2-1 to 2-n for the pin electronics card 2-2 corresponding to the DUT 3-2. Then, a delay amount of 660 psec is added to the timing calibration data Tpd3-1 to 3-n for the pin electronics card 2-3 corresponding to the DUT3-3.
タイミング校正データ出力部２６は各ピンエレクトロニクスカード２−１〜２−３のタイミングジェネレータ１１に対して、遅延量を加算した後のタイミング校正データを出力する（ステップＳ８）。タイミングジェネレータ１１は入力したタイミング校正データに基づいて駆動することで、ドライバ１２およびコンパレータ１３のタイミングを校正する。このタイミング校正がされたドライバ１２およびコンパレータ１３を用いて試験信号を生成して、ＤＵＴ３の試験（デバイステスト）を行う（ステップＳ９）。
The timing calibration
図３はタイミング校正データによりドライバ１２およびコンパレータ１３のタイミングが校正されたときの試験信号および応答信号のタイミングを示している。ＤＵＴ３−１については、ドライバ１２−１の伝送経路１５の伝播遅延Ｔｐｄ１−１のタイミング校正がされており、コンパレータ１３−１の伝送経路１５の伝播遅延Ｔｐｄ２−１のタイミング校正がされている。
FIG. 3 shows the timing of the test signal and the response signal when the timings of the
このときのタイミング校正データの遅延量の加算は０ｐｓｅｃとなっている。よって、ＤＵＴ３−１が駆動するタイミング（試験信号を入力するタイミング、応答信号を出力するタイミング）は基準となる時刻ｔ＝０となっている。この時刻ｔ＝０となるように、ドライバ１２−１は伝播遅延Ｔｐｄ１−１の分だけ早いタイミングで試験信号を出力し、コンパレータ１３−１は伝播遅延Ｔｐｄ２−１の分だけ遅いタイミングで応答信号を入力する。 At this time, the addition of the delay amount of the timing calibration data is 0 psec. Accordingly, the timing at which the DUT 3-1 is driven (the timing at which the test signal is input and the timing at which the response signal is output) is the reference time t = 0. The driver 12-1 outputs a test signal at an earlier timing by the propagation delay Tpd1-1 so that the time t = 0, and the comparator 13-1 has a response signal at a later timing by the propagation delay Tpd2-1. Enter.
ＤＵＴ３−２については、ドライバ１２−２の伝送経路１５の伝播遅延がＴｐｄ１−２になっており、コンパレータ１３−２の伝送経路１５の伝播遅延がＴｐｄ２−２になっている。このとき、ピンエレクトロニクスカード２のタイミング校正データは前記の伝播遅延Ｔｐｄ２−１および２−２に対して３３０ｐｓｅｃの遅延量が加算されている。
For DUT 3-2, the propagation delay of
よって、ドライバ１２−２は伝播遅延Ｔｐｄ１−２の分だけ早いタイミングに３３０ｐｓｅｃを加算したタイミングで駆動し、コンパレータ１３−２は伝播遅延Ｔｐｄ２−２の分だけ遅いタイミングに３３０ｐｓｅｃを加算したタイミングで駆動する。つまり、ＤＵＴ３−２が駆動するタイミングは基準となる時刻ｔ＝０から３３０ｐｓｅｃだけ遅くなっている。 Therefore, the driver 12-2 is driven at a timing obtained by adding 330 psec to the timing earlier by the propagation delay Tpd1-2, and the comparator 13-2 is driven at a timing obtained by adding 330 psec to the timing later by the propagation delay Tpd2-2. To do. That is, the timing at which the DUT 3-2 is driven is delayed by 330 psec from the reference time t = 0.
ＤＵＴ３−３については、ドライバ１２−３の伝送経路１５の伝播遅延がＴｐｄ１−３になっており、コンパレータ１３−３の伝送経路１５の伝播遅延がＴｐｄ２−３になっている。このとき、ピンエレクトロニクスカード２のタイミング校正データは前記の伝播遅延Ｔｐｄ１−３およびＴｐｄ２−３に対して６６０ｐｓｅｃの遅延量が加算されている。
For DUT3-3, the propagation delay of
よって、ドライバ１２−３は伝播遅延Ｔｐｄ１−３の分だけ早いタイミングに６６０ｐｓｅｃを加算したタイミングで駆動し、コンパレータ１３−３は伝播遅延Ｔｐｄ２−３の分だけ遅いタイミングに６６０ｐｓｅｃを加算したタイミングで駆動する。つまり、ＤＵＴ３−３が駆動するタイミングは基準となる時刻ｔ＝０から６６０ｐｓｅｃだけ遅くなっている。 Accordingly, the driver 12-3 is driven at a timing obtained by adding 660 psec to the timing earlier by the propagation delay Tpd1-3, and the comparator 13-3 is driven at a timing obtained by adding 660 psec later by the propagation delay Tpd2-3. To do. That is, the timing for driving the DUT 3-3 is delayed by 660 psec from the reference time t = 0.
従って、ＤＵＴ３−１〜３−３は同時に駆動することなく、それぞれ駆動タイミングが３３０ｐｓｅｃずつ遅くなっている。前述したように、ＤＵＴ３−１〜３−３はデバイスパワーサプライ５の電源電圧の供給を受けて動作を行う。このときに、ＤＵＴ３−１〜３−３が同時に駆動を行うと、アンダーシュートやオーバーシュートが発生して、電源電圧の波形が不安定になり、その結果コンパレータ１３−１〜１３−３に入力される波形の値が小さくなることは既に述べたとおりである。
Accordingly, the drive timings of the DUTs 3-1 to 3-3 are delayed by 330 psec without being driven simultaneously. As described above, the DUTs 3-1 to 3-3 operate by receiving the power supply voltage supplied from the
本実施形態では、ＤＵＴ３−１〜３−３が駆動するタイミングが３３０ｐｓｅｃずつ異なるようにしている。図４ａ）はＤＵＴ３−１〜３−３の駆動回路１４のドライバを駆動したときに出力される信号を示している。また、同図ｂ）〜ｄ）はＤＵＴ３−１〜３−３の駆動回路１４を駆動したときに出力される応答信号をコンパレータ１３−１〜１３−３で観測したときの波形である。同図ｅ）はＤＵＴ３−１〜３−３の駆動回路１４の電源電圧の波形を示している。なお、デバイスパワーサプライ５の出力電圧が１．８ボルト、電源用配線基板６のインピーダンスＺ１が０Ω、インダクタＬ１、Ｌ２が５ｎＨ、ＤＵＴ３の駆動周期が１ｎｓｅｃｅｃの場合の波形を示している。
In the present embodiment, the timing at which the DUTs 3-1 to 3-3 are driven is set to be different by 330 psec. FIG. 4A) shows signals output when the drivers of the
同図ａ）に示すように、ＤＵＴ３−１〜３−３が駆動するタイミングが３３０ｐｓｅｃずつ異なっているため、出力される信号も３３０ｐｓｅｃずつ異なっている。従って、各ＤＵＴ３−１〜３−３の駆動タイミングが同時になることがなくなるため、アンダーシュートやオーバーシュートを発生することなく、同時スイッチングノイズの影響を抑制できる。 As shown in FIG. 5A, since the timings at which the DUTs 3-1 to 3-3 are driven are different by 330 psec, the output signals are also different by 330 psec. Accordingly, since the drive timings of the DUTs 3-1 to 3-3 are not made simultaneously, the influence of simultaneous switching noise can be suppressed without causing undershoot or overshoot.
同図ｅ）に示すように、ＤＵＴ３−１〜３−３の電源電圧の波形は、デバイスパワーサプライ５の出力電圧１．８ボルト近傍で安定した波形になっている。このために、同図ｂ）〜ｄ）に示すように、コンパレータ１３−１〜１３−３で観測される波形も０ボルト近傍から２．０ボルト近傍までの振幅が大きな波形となり、デバイスパワーサプライ５の出力電圧である１．８ボルトの半分の０．９ボルトを閾値として、ハイレベルとローベルトとを正確に判定することができる。
As shown in FIG. 5E, the power supply voltage waveforms of the DUTs 3-1 to 3-3 are stable in the vicinity of the output voltage of the
これにより、複数のＤＵＴ３に対してデバイスパワーサプライ５から電源を供給して試験を行うときに、同時スイッチングノイズの影響を抑制して、正確な試験を行うことができる。従って、良品と判定されるべきＤＵＴ３が不良品と判定されることがなくなり、デバイステストの歩留まりが向上する。且つ、ＤＵＴ３−１〜３−３が同時に動作することがないため、ＤＵＴ３−１〜３−３自身も誤作動を起こすことがなくなる。
As a result, when the power is supplied from the
ここで、１つのＤＵＴ３に対して１または複数のピンエレクトロニクスカード２が接続されているときに、この１つのＤＵＴ３に入出力される信号のタイミング（つまり、駆動タイミング）は同時となるようにしなければならない。１つのＤＵＴ３に入出力される信号のタイミングにバラツキを生じると、正確な試験を行うことができないためである。
Here, when one or more
半導体試験装置１は、多くのＤＵＴ３の試験を同時に行うことがある。このときに、１つのＤＵＴ３に対する信号の入出力タイミングは同時にしなければならない、という制限があることから、通常は全てのＤＵＴ３の駆動タイミングを同時に設定する。つまり、伝送経路１５の伝播遅延Ｔｐｄの分だけ校正したタイミング校正データを用意して、画一的に全てのＤＵＴ３の駆動タイミングを同時にしている。
The
特に、試験対象となるＤＵＴ３の個数が多数のときに、各ＤＵＴ３で駆動タイミングを異ならせると、駆動タイミングの設定作業が非常に煩雑になる。つまり、ＤＵＴ３の駆動タイミングはタイミングジェネレータ１１のタイミングを設定する制御部２０により制御することは可能であるが、この制御内容を各ＤＵＴ３のそれぞれで異なるように設定しなければならない。従って、設定作業の容易性の観点から、ＤＵＴ３の駆動タイミングは同時に設定するようにしている。
In particular, when the number of
本実施形態では、複数のＤＵＴ３を複数のグループに分割して、各グループのＤＵＴ３にそれぞれ異なる遅延量を与えている。ただし、ＤＵＴ３のグループ数およびＤＵＴ３のデータレートを入力するだけで、タイミング校正データに加算する遅延量は遅延量生成部２４が自動的に生成し、遅延量加算部２５がタイミング校正データに自動的に遅延量を加算する。
In this embodiment, a plurality of
よって、格別に設定作業を行う必要がなく、同時スイッチングノイズの影響を抑制することができる。従って、半導体試験装置１のハードウェアやソフトウェア等に格別の構成の変更を要することなく、同時スイッチングノイズの影響を抑制することができる。
Therefore, it is not necessary to perform a special setting operation, and the influence of simultaneous switching noise can be suppressed. Therefore, the influence of simultaneous switching noise can be suppressed without requiring a special configuration change in the hardware or software of the
以上において、ＤＵＴ３は３つの場合を説明し、１つのＤＵＴ３が１グループを構成している場合を説明したが、１グループに複数のＤＵＴ３が含まれていてもよい。この場合には、グループごとに遅延量を異ならせるようにする。例えば、１００個のＤＵＴ３が試験対象となっている場合に、１０個のＤＵＴ３を１グループとして合計１０グループを構成し、当該１０グループのＤＵＴ３の駆動タイミングをそれぞれ異ならせるように遅延量を与えるようにしてもよい。
In the above description, three
この場合、１つのグループ内のＤＵＴ３は同じタイミングで駆動するため、同時スイッチングノイズの問題を生じるが、１００個全てのＤＵＴ３を同じタイミングで駆動させた場合と比較して、格段に同時スイッチングノイズの影響を抑制することができる。
In this case, since the
また、設定部２２により、ＤＵＴ３のデータレートをＤＵＴ３のグループ数で除算した値を遅延量としているが、この遅延量は任意に設定してもよい。例えば、前述した場合では、０ｐｓｅｃ、３３０ｐｓｅｃ、６６０ｐｓｅｃの遅延量としていたが、０ｐｓｅｃ、３００ｐｓｅｃ、７００ｐｓｅｃ等のように均等でない遅延量としてもよい。ただし、遅延量はできる限り均等にすることが望ましい。
Further, the value obtained by dividing the data rate of
次に、変形例１について説明する。図５に示すように、この変形例１では４つのＤＵＴ３−１〜３−４にピンエレクトロニクスカード２−１〜２−４が接続されている。４つのＤＵＴ３−１〜３−４のうち、ＤＵＴ３−１および３−２がグループＡ、ＤＵＴ３−３および３−４がグループＢとしている。
Next,
この図に示すように、グループＡのＤＵＴ３−１および３−２は同じタイミング（ｔ＝０）で動作をするようにしている。一方、グループＢのＤＵＴ３−３および３−４は同じタイミングで動作をするが、時刻ｔ＝０からＴ１の分だけ遅延量を持たせている。これにより、ＤＵＴ３−１および３−２とＤＵＴ３−３および３−４とは異なるタイミングで駆動する。 As shown in this figure, the DUTs 3-1 and 3-2 in group A are operated at the same timing (t = 0). On the other hand, DUTs 3-3 and 3-4 in group B operate at the same timing, but have a delay amount from time t = 0 to T1. As a result, the DUTs 3-1 and 3-2 and the DUTs 3-3 and 3-4 are driven at different timings.
このとき、グループＡとグループＢとの遅延量Ｔ１は信号の位相差が１８０度となるような遅延量とする。ＤＵＴ３−１と３−２とが動作するタイミングは同一であり、ＤＵＴ３−３と３−４とが動作するタイミングは同一である。よって、ＤＵＴ３−１と３−２との間、およびＤＵＴ３−３と３−４との間では同時スイッチングノイズが生じる。 At this time, the delay amount T1 between the group A and the group B is set to such a delay amount that the signal phase difference is 180 degrees. The timings at which the DUTs 3-1 and 3-2 operate are the same, and the timings at which the DUTs 3-3 and 3-4 operate are the same. Therefore, simultaneous switching noise occurs between DUTs 3-1 and 3-2 and between DUTs 3-3 and 3-4.
しかし、グループＡとグループＢとでは信号の位相差が１８０度となるような遅延量を与えている。信号の位相差が１８０度になると、グループＡとグループＢとでそれぞれに生じている同時スイッチングノイズが打ち消しあうようになる。従って、グループＡおよびグループＢの中でのＤＵＴ３のタイミングが同時であることから同時スイッチングノイズを生じたとしても、両者がキャンセルし合うようになる。これにより、正確な試験を行うことができるようになる。
However, in Group A and Group B, a delay amount that gives a signal phase difference of 180 degrees is given. When the signal phase difference reaches 180 degrees, the simultaneous switching noise generated in each of group A and group B cancels each other. Accordingly, since the timing of
次に、変形例２について説明する。図６は変形例２の半導体試験装置１を示している。図１で説明した半導体試験装置１との違いは、遅延量割り当て部３１を設けた点である。この遅延量割り当て部３１は設定部２２と遅延量生成部２４との間に設けられている。
Next,
遅延量割り当て部３１は設定部２２により得られる遅延量を任意のグループに割り当てる。前述したＤＵＴ３のデータレートが１ｎｓｅｃであり、ＤＵＴ３のグループ数が３つである場合には、遅延量が０ｐｓｅｃ、３３０ｐｓｅｃ、６６０ｐｓｅｃとなる。この場合に、遅延量割り当て部３１はＤＵＴ３−１〜３−３にそれぞれ前記の３つの遅延量を任意に割り当てることができる。
The delay
図７は図６の構成のフローチャートである。図２のフローチャートのステップＳ４が図７のフローチャートではステップＳ１０に代わっている。また、図７のフローチャートでは、ステップＳ１０およびステップＳ６〜Ｓ９がＤＵＴ３の試験を行うデバイステストを構成している。よって、ステップＳ９では試験信号の生成が行われる。
FIG. 7 is a flowchart of the configuration of FIG. Step S4 in the flowchart in FIG. 2 replaces step S10 in the flowchart in FIG. In the flowchart of FIG. 7, step S10 and steps S6 to S9 constitute a device test for testing the
ステップＳ３では、ＤＵＴ３のデータレートから同時測定を行うＤＵＴ３のグループ数を除算して遅延量を得る。ステップＳ１０ではステップＳ３の遅延量をＤＵＴ３のグループの任意のグループに割り当てる。例えば、前述の場合、ＤＵＴ３−１のグループに３３０ｐｓｅｃ、ＤＵＴ３−２のグループに０ｐｓｅｃ、ＤＵＴ３−３のグループに６６０ｐｓｅｃを割り当てる。
In step S3, a delay amount is obtained by dividing the number of groups of
複数のＤＵＴ３を同時に駆動するときに生じる同時スイッチングノイズの影響は、ＤＵＴ３の物理的な配置によって影響を受ける。このため、画一的に遅延量をＤＵＴ３の各グループに順番に割り当てるよりは、ＤＵＴ３の物理的な配置によって任意のグループに遅延量を割り当てるようにすることができる。
The influence of simultaneous switching noise that occurs when driving a plurality of
これを行うのが、遅延量割り当て部３１であり、遅延量割り当て部３１はＤＵＴ３のグループごとの遅延量を動的に割り当ててＤＵＴ遅延量リストを作成する（ステップＳ１０）。これにより、同時スイッチングノイズの影響をさらに抑制することができるようになる。
The delay
１ 半導体試験装置
２ ピンエレクトロニクスカード
３ ＤＵＴ
４ 経路基板
５ デバイスパワーサプライ
６ 電源用配線基板
１１ タイミングジェネレータ
１２ ドライバ
１３ コンパレータ
１４ 駆動回路
１５ 伝送経路
２０ 制御部
２１ タイミング校正データ記憶部
２２ 設定部
２３ グループリスト記憶部
２４ 遅延量生成部
２５ 遅延量加算部
２６ タイミング校正データ出力部
３１ 遅延量割り当て部
1
4
Claims (5)
前記被試験デバイスの試験を行う試験部のドライバおよびコンパレータと前記被試験デバイスとの間の伝送経路の伝播遅延を校正するデータをタイミング校正データとして記憶するタイミング校正データ記憶部と、
前記被試験デバイスを複数のグループに分割して、当該グループごとに異なる遅延量を前記タイミング校正データに加算する遅延量加算部と、
を備えたことを特徴とする半導体試験装置。 A semiconductor test apparatus including a power supply unit that supplies power to a plurality of devices under test,
A timing calibration data storage unit for storing data for calibrating the propagation delay of the transmission path between the driver and comparator of the test unit for testing the device under test and the device under test as timing calibration data;
A delay amount adding unit that divides the device under test into a plurality of groups and adds a different delay amount for each group to the timing calibration data;
A semiconductor test apparatus comprising:
を特徴とする請求項１記載の半導体試験装置。 2. The semiconductor test apparatus according to claim 1, wherein the delay amount adding unit adds, for each group, a value obtained by dividing the data rate of the device under test by the number of groups.
を特徴とする請求項２記載の半導体試験装置。 The number of the groups is two, and a delay amount is added such that a phase difference between signals input to and output from the devices under test of the two groups is 180 degrees. The semiconductor test apparatus described.
を特徴とする請求項１記載の半導体試験装置。 The semiconductor test apparatus according to claim 1, further comprising: a delay amount assigning unit that enables the delay amount to be assigned to each group to be changed.
前記被試験デバイスの試験を行う試験部のドライバおよびコンパレータと前記被試験デバイスとの間の伝送経路の伝播遅延を測定して、この伝播遅延を校正するタイミング校正データを得る工程と、
前記被試験デバイスを複数のグループに分割して、当該グループごとに異なる遅延量を前記タイミング校正データに加算する工程と、
を有することを特徴とする半導体試験装置のタイミング調整方法。 A semiconductor test apparatus timing adjustment method for adjusting a timing of a semiconductor test apparatus including a power supply unit that supplies power to a plurality of devices under test,
Measuring a propagation delay of a transmission path between a driver and a comparator of a test unit for testing the device under test and the device under test, and obtaining timing calibration data for calibrating the propagation delay;
Dividing the device under test into a plurality of groups, and adding different delay amounts for the groups to the timing calibration data;
A method for adjusting the timing of a semiconductor test apparatus, comprising:
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11047908B2 (en) | 2018-08-07 | 2021-06-29 | Samsung Electronics Co., Ltd. | Device and methods for reducing peak noise and peak power consumption in semiconductor devices under test |
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