JP2013069354A - Semiconductor integrated circuit and method for controlling the same - Google Patents
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Abstract
Description
本発明は、電源回路を備える半導体集積回路及びその制御方法に関する。 The present invention relates to a semiconductor integrated circuit including a power supply circuit and a control method thereof.
一般に、マイコン等には、フラッシュメモリやＥＥＰＲＯＭ等の不揮発性メモリが使用されている。フラッシュメモリでは、メモリセルへの書込みや消去動作時に、トンネル効果又はチャネルホットエレクトロンが使用される。メモリセルへの書込みや消去動作時には、５〜１０Ｖ程度の高電圧が必要とされる。フラッシュメモリの各動作に応じた高電圧は、フラッシュメモリ内部のチャージポンプ等の昇圧回路で発生される。チャージポンプ等の昇圧回路で発生した電圧にはリップルを含む場合が多い。リップルを低減させ電圧を安定化させるためには、昇圧回路の出力に大容量のデカップリング容量が必要不可欠となっている。 In general, a nonvolatile memory such as a flash memory or an EEPROM is used for a microcomputer or the like. In a flash memory, a tunnel effect or channel hot electrons are used at the time of writing or erasing a memory cell. A high voltage of about 5 to 10 V is required at the time of writing or erasing the memory cell. A high voltage corresponding to each operation of the flash memory is generated by a booster circuit such as a charge pump in the flash memory. A voltage generated in a booster circuit such as a charge pump often includes ripples. In order to reduce the ripple and stabilize the voltage, a large decoupling capacitance is indispensable for the output of the booster circuit.
特許文献１には、チャージポンプ方式昇圧回路の出力に接地電圧端子ＧＮＤに接続されたデカップリング容量（安定化容量）を接続した構成が記載されている。図４は、特許文献１に記載の昇圧回路の構成を示す図である。図４に示すように、特許文献１に記載の昇圧回路は、チャージポンプ方式昇圧回路１、セレクタ２、クロック分周回路３、昇圧電圧安定化コンデンサ５を備えている。
クロック分周回路３は、入力したクロックＣＫを分周して複数のクロックを出力する。クロック分周回路３で生成されたクロックはセレクタ２で受け取られ、セレクト信号ＳＥＬ０〜３に応じて１本が選択される。選択されたクロックが、チャージポンプ方式昇圧回路１の昇圧クロックとして用いられる。
The clock dividing
図５を用いて、チャージポンプ式昇圧回路１、昇圧電圧安定化コンデンサ５、負荷回路６間の電流の流れを説明する。図５では、図４のチャージポンプ方式昇圧回路１を簡単化して図示している。チャージポンプ方式昇圧回路１では、クロックの変化でスイッチＳＷ１〜ＳＷ４が切り替わる。
A current flow among the charge
例えば、昇圧クロックがＨｉｇｈレベルのとき各スイッチはＡ側に、ＬｏｗレベルのときはＢ側に切り替わる。コンデンサＣ１、Ｃ２はコンデンサＣ３に比べて十分容量が小さい。また、負荷回路６に流れる負荷電流Ｉ−ｏｕｔは一定であるとする。
For example, each switch is switched to the A side when the boost clock is at a high level, and to the B side when the boost clock is at a low level. Capacitors C1 and C2 have sufficiently smaller capacities than capacitor C3. Further, it is assumed that the load current I-out flowing through the
各スイッチがＢ側のとき、コンデンサＣ１の両端にＶｃｃ−接地間の電位差が生じ、Ｖｃｃレベルの電位がチャージされる。次に、各スイッチがＡ側に切り替わると、Ｖｃｃ−Ｃ１−Ｃ３−接地のパスができる。コンデンサＣ３の容量はコンデンサＣ１の容量より十分大きいので、コンデンサＣ１の電荷はコンデンサＣ３に移される。この動作が繰り返されて、Ｃ１とＣ２から交互に供給電流Ｉ−ｉｎが供給される。 When each switch is on the B side, a potential difference between Vcc and ground is generated at both ends of the capacitor C1, and the potential at the Vcc level is charged. Next, when each switch is switched to the A side, a Vcc-C1-C3-ground path is made. Since the capacity of the capacitor C3 is sufficiently larger than the capacity of the capacitor C1, the charge of the capacitor C1 is transferred to the capacitor C3. This operation is repeated, and supply current I-in is alternately supplied from C1 and C2.
負荷電流Ｉ−ｏｕｔは平均的には一定でも瞬間的には差が生じる。また、クロックが変化する時に供給電流Ｉ−ｉｎも流れる。このため、昇圧電圧は小刻みに上昇と下降を繰り返すことになり電源としての安定性に欠ける。そこで、昇圧電圧の出力に十分大きな昇圧電圧安定化コンデンサ５を付けることにより、コンデンサＣ３が負荷電流と供給電流の受け皿となって昇圧電圧の変化を最小に抑えることができ、安定して昇圧電圧を得ることが可能となる。
Although the load current I-out is constant on average, a difference occurs instantaneously. Also, the supply current I-in flows when the clock changes. For this reason, the boosted voltage repeatedly rises and falls in small increments and lacks stability as a power source. Therefore, by attaching a sufficiently large boost
特許文献１に記載の昇圧回路では、コンデンサＣ３が負荷電流と供給電流の受け皿となって昇圧電圧の変化を抑制している。この昇圧回路をフラッシュメモリに用いる場合には、コンデンサＣ３が、フラッシュメモリの読出し／書込み／消去といった動作モードのうち、最も高電圧を必要とする動作モードや、最も供給電流を必要とする動作モードにおいても、電源電圧の安定化が図れる充分な大きさがあることが必要となる。
In the booster circuit described in
このように、フラッシュメモリの読出し／書込み／消去といった動作モードに応じた複数の昇圧電源電圧を安定させるには、各動作モードで必要とされる電源電圧及び供給電流に対する諸条件を包括した安定化コンデンサＣ３を用意する必要がある。 As described above, in order to stabilize a plurality of boosted power supply voltages corresponding to the operation mode such as reading / writing / erasing of the flash memory, stabilization including various conditions for the power supply voltage and the supply current required in each operation mode. It is necessary to prepare the capacitor C3.
一般に、安定化用コンデンサＣ３は酸化膜を誘電体として用いている。このため、印加する電圧が高くなると、素子におけるＴＤＤＢ（酸化膜経時破壊）が加速されてフラッシュメモリの信頼性が保てなくなる。フラッシュメモリの信頼性を保つには、安定化用コンデンサＣ３の酸化膜を厚くする対策が必要となる。しかし、酸化膜厚を厚くすることは安定化用コンデンサＣ３の容量の減少を招く。減少した容量を補い、電源電圧の安定性を確保するためには、安定化用コンデンサＣ３の面積を増加するしかない。結果として、フラッシュメモリの面積が増加するという問題を生じることになる。 In general, the stabilization capacitor C3 uses an oxide film as a dielectric. For this reason, when the applied voltage increases, TDDB (oxide film breakdown with time) in the device is accelerated and the reliability of the flash memory cannot be maintained. In order to maintain the reliability of the flash memory, it is necessary to take measures to increase the thickness of the oxide film of the stabilization capacitor C3. However, increasing the thickness of the oxide film causes a reduction in the capacitance of the stabilizing capacitor C3. In order to compensate for the decreased capacitance and to ensure the stability of the power supply voltage, the area of the stabilizing capacitor C3 must be increased. As a result, there arises a problem that the area of the flash memory increases.
本発明の一態様に係る半導体集積回路は、フラッシュメモリと、前記フラッシュメモリに電圧を供給する第１電源回路と、前記第１電源回路の出力に一端が接続されたデカップリング容量素子と、前記フラッシュメモリの動作モードに応じて、前記デカップリング容量素子の他端の電位を制御する制御回路とを備える。 A semiconductor integrated circuit according to an aspect of the present invention includes a flash memory, a first power supply circuit that supplies a voltage to the flash memory, a decoupling capacitance element having one end connected to an output of the first power supply circuit, And a control circuit for controlling the potential of the other end of the decoupling capacitor according to the operation mode of the flash memory.
本発明の他の態様に係る半導体集積回路の制御方法は、フラッシュメモリと、前記フラッシュメモリに電圧を供給する電源回路と、前記電源回路の出力に一端が接続されたデカップリング容量素子とを備える半導体集積回路の制御方法であって、前記デカップリング容量素子の他端の電位を、前記フラッシュメモリの動作モードに用いられる前記電源回路からの出力電圧を平滑化するのに必要な電荷量に応じて決定することを特徴とする。 A method of controlling a semiconductor integrated circuit according to another aspect of the present invention includes a flash memory, a power supply circuit that supplies a voltage to the flash memory, and a decoupling capacitance element having one end connected to the output of the power supply circuit. A method for controlling a semiconductor integrated circuit, wherein the potential at the other end of the decoupling capacitor is determined according to the amount of charge required to smooth the output voltage from the power supply circuit used in the operation mode of the flash memory. It is characterized by determining.
このような構成により、フラッシュメモリの動作モードに応じてデカップリング容量素子の他端の電位を変更することができる。このため、高電圧供給時おいても、デカップリング容量素子の酸化膜を厚くすることなく信頼性を確保した上で、昇圧回路からの電源電圧を平滑化することができ、半導体集積回路の面積増加を抑制することが可能となる。 With such a configuration, the potential of the other end of the decoupling capacitor can be changed according to the operation mode of the flash memory. For this reason, even when a high voltage is supplied, the power supply voltage from the booster circuit can be smoothed while ensuring reliability without increasing the thickness of the oxide film of the decoupling capacitance element. The increase can be suppressed.
本発明によれば、一端が電源回路の出力に接続されたデカップリング容量素子の他端の電位を切り替えることにより、デカップリング容量素子の信頼性を確保するとともに、より少ない容量で十分な出力の平滑化を行うことができ、面積の増加を抑制することが可能となる。 According to the present invention, the reliability of the decoupling capacitive element is ensured by switching the potential of the other end of the decoupling capacitive element whose one end is connected to the output of the power supply circuit, and sufficient output can be obtained with a smaller capacity. Smoothing can be performed, and an increase in area can be suppressed.
本発明は、半導体集積回路に内蔵される電源回路のデカップリング容量素子に関する。電源回路は、特にフラッシュメモリに用いられる。本発明に係る半導体集積回路は、フラッシュメモリに電圧を供給する電源回路の出力に一端が接続され、該電源回路の出力を平滑化させるデカップリング容量素子を備える。フラッシュメモリの動作モードに応じて、デカップリング容量素子の他端の電位を変更することにより、高電圧時の容量素子の信頼性向上を向上させるとともに、低電圧出力時においてもより少ない容量にて充分な電源電圧の平滑化が可能となる。 The present invention relates to a decoupling capacitance element of a power supply circuit built in a semiconductor integrated circuit. The power supply circuit is used particularly for a flash memory. A semiconductor integrated circuit according to the present invention includes a decoupling capacitance element that is connected at one end to an output of a power supply circuit that supplies a voltage to a flash memory and smoothes the output of the power supply circuit. By changing the potential at the other end of the decoupling capacitive element according to the operation mode of the flash memory, the reliability of the capacitive element at high voltage is improved and the capacity is reduced even at low voltage output. Sufficient power supply voltage can be smoothed.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description will be omitted. In addition, the following description will be divided into a plurality of embodiments, but unless otherwise specified, they are not irrelevant to each other, and one is a modification, details, and supplements of a part or all of the other. There is a relationship such as explanation.
実施の形態１．
本発明の実施の形態１に係る半導体記憶装置について、図を参照して説明する。図１は、実施の形態１に係る半導体記憶装置の構成を示す図である。図１に示すように、実施の形態１の半導体集積回路１０は、昇圧電源生成部１１、フラッシュメモリ部１２を備えている。
A semiconductor memory device according to
昇圧電源生成部１１は、フラッシュメモリ部１２で使用される電圧を発生する回路である。昇圧電源生成部１１は、昇圧回路１３、制御回路１４、デカップリング容量素子１５、第１スイッチ回路１６、第２スイッチ回路１７を有している。昇圧電源生成部１１には、読出し信号ＲＥＡＤ、書込み信号ＷＲＩＴＥ、消去信号ＥＲＡＳＥを含む外部制御信号が入力される。昇圧電源生成部１１は、入力される外部制御信号に応じて、出力信号として昇圧電源電圧ＣＰＯＵＴを出力する。
The boosted
フラッシュメモリ部１２は、複数のメモリセルが行列状に配列されたメモリアレイを有している。フラッシュメモリ部１２には、読出し信号ＲＥＡＤ、書込み信号ＷＲＩＴＥ、消去信号ＥＲＡＳＥを含む外部制御信号、及び、昇圧電源電圧ＣＰＯＵＴが入力される。フラッシュメモリ部１２は、読出し信号ＲＥＡＤに応じて読出しモード、書込み信号ＷＲＩＴＥに応じて書込みモード、消去信号ＥＲＡＳＥに応じて消去モード、のいずれかの動作モードとなる。
The
昇圧電源生成部１１において、外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）は、昇圧回路１３、制御回路１４にそれぞれ入力される。昇圧回路１３は、入力される外部信号に応じた昇圧電圧を出力する。昇圧回路１３の出力には、デカップリング容量素子１５の一端が接続されている。昇圧回路１３から出力される昇圧電圧は、デカップリング容量素子１５により平滑化され、昇圧電源電圧ＣＰＯＵＴとして出力される。昇圧回路１３は、特許請求の範囲における第１電源回路に相当する。
In the boost power
デカップリング容量素子１５の他端には、第１スイッチ回路１６の一端が接続されている。第１スイッチ回路１６の他端は、接地電圧端子ＧＮＤに接続されている。また、デカップリング容量素子１５の他端には、第２スイッチ回路１７の一端が接続されている。第２スイッチ回路１７の他端は、電源電圧端子ＶＤＤに接続されている。
One end of the
デカップリング容量素子１５の他端と、第１スイッチ回路１６、第２スイッチ回路１７との接点を、接点Ｘとする。デカップリング容量素子１５は、昇圧回路１３の出力と接点Ｘとの間に接続されている。デカップリング容量素子１５の一端には、昇圧電源電圧ＣＰＯＵＴが供給される。第１スイッチ回路１６は、接点Ｘと接地電圧端子ＧＮＤとの間に接続される。第２スイッチ回路１７は、接点Ｘと電源電圧端子ＶＤＤとの間に接続される。
A contact point between the other end of the
制御回路１４は、第１スイッチ回路１６、第２スイッチ回路１７を制御する。制御回路１４は、入力される外部制御信号に応じて、第１制御信号ＣＮ１、第２制御信号ＣＮ２を出力する。第１スイッチ回路１６は、第１制御信号ＣＮ１により制御される。第２スイッチ回路１７は、第２制御信号ＣＮ２により制御される。第１スイッチ回路１６、第２スイッチ回路１７は、ＭＯＳ型トランジスタにて構成された一般に使用されるものであるため、詳細な説明は省略する。
The
半導体集積回路１０は、実際には、図１に示す上記の構成要素以外に、データ入出力端子、アドレス入力端子、クロックその他のコントロール用端子等を有するが、本実施の形態の説明では不要であるため省略する。
The semiconductor integrated
ここで、図２を参照して、本実施の形態に係る半導体集積回路１０の動作について説明する。図２は、半導体集積回路１０の動作を説明するためのタイミングチャートである。
Here, the operation of the semiconductor integrated
一般的に、フラッシュメモリの特徴として、昇圧電源生成部１１からフラッシュメモリ部１２に供給される昇圧電源電圧ＣＰＯＵＴと電流Ｉとの関係は、フラッシュメモリ部１２の動作モードによって、高電圧で低電流供給の場合と、通常電圧で大電流供給の場合に分かれる。
Generally, as a feature of the flash memory, the relationship between the boosted power supply voltage CPOUT supplied from the boosted power
ここでは、動作条件の一例として、一般的なフラッシュメモリの例に倣い、電源電圧を２Ｖとする。各動作モードにおいて必要となる昇圧電源電圧ＣＰＯＵＴを、読出しモード時３Ｖ、書込みモード時８Ｖ、消去モード時１３Ｖとし、供給される電流Ｉを、読出しモード時０．１ｍＡ、書込みモード時０．２ｍＡ、消去モード時０．０２ｍＡとする。 Here, as an example of the operating conditions, the power supply voltage is set to 2 V, following an example of a general flash memory. The boosted power supply voltage CPOUT required in each operation mode is 3 V in the read mode, 8 V in the write mode, 13 V in the erase mode, and the supplied current I is 0.1 mA in the read mode, 0.2 mA in the write mode, 0.02 mA in the erase mode.
以下に、上記の関係をまとめた表を示す。
デカップリング容量素子１５の対向電極である接点Ｘの電位は、各動作モードに応じて制御信号ＣＮ１、ＣＮ２により変更される。
The potential of the contact X that is the counter electrode of the
この条件における具体的な動作を説明する。読出しモード時には、外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）に応じて、制御回路１４にて、第１制御信号ＣＮ１を電源電圧レベル（以下Ｈｉと称する）、第２制御信号ＣＮ２を接地電位レベル（以下Ｌｏｗと称する）とする。これにより、第１スイッチ回路１６がＯＮ状態、第２スイッチ回路１７がＯＦＦ状態となる。このため、接点Ｘの電位は接地電圧となる。
A specific operation under these conditions will be described. In the read mode, in response to external control signals (READ, WRITE, ERASE), the
このときの昇圧電源電圧ＣＰＯＵＴは３Ｖであるため、デカップリング容量素子１５における電極間の電位差ａは３Ｖとなる。デカップリング容量素子１５の電極間の電位差ａが昇圧電源電圧ＣＰＯＵＴと同じ３Ｖとなるため、デカップリング容量素子１５は供給される電流Ｉ（０．１ｍＡ）の補償容量として機能する。
Since the boosted power supply voltage CPOUT at this time is 3V, the potential difference a between the electrodes in the
書込みモード時には、外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）に応じて、制御回路１４にて、制御信号ＣＮ１をＨｉレベル、制御信号ＣＮ２をＬｏｗレベルとする。これにより、第１スイッチ回路１６がＯＮ状態、第２スイッチ回路１７がＯＦＦ状態となる。このため、接点Ｘの電位は接地電圧となる。
In the write mode, the
このときの昇圧電源電圧ＣＰＯＵＴは８Ｖであるため、デカップリング容量素子１５における電極間の電位差ａは８Ｖとなる。デカップリング容量素子１５の電極間の電位差ａが昇圧電源電圧ＣＰＯＵＴと同じ８Ｖとなるため、デカップリング容量素子１５は供給される電流Ｉ（０．２ｍＡ）の補償容量として機能する。
Since the boosted power supply voltage CPOUT at this time is 8V, the potential difference a between the electrodes in the
消去モード時には、外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）に応じて、制御回路ＣＮにて、制御信号ＣＮ１をＬｏｗレベル、制御信号ＣＮ２をＨｉレベルとする。これにより、第１スイッチ回路１６がＯＦＦ状態、第２スイッチ回路１７がＯＮ状態となる。このため、接点Ｘの電位は電源電圧端子ＶＤＤから供給される電源電圧（２Ｖ）となる。
In the erase mode, the control circuit CN1 sets the control signal CN1 to the low level and the control signal CN2 to the high level in response to the external control signals (READ, WRITE, ERASE). As a result, the
このときの昇圧電源電圧ＣＰＯＵＴは１３Ｖである。デカップリング容量素子１５の電極間の電位差ａは、昇圧電源電圧ＣＰＯＵＴの１３Ｖから電源電圧の２Ｖが低減されて、１１Ｖとなる。つまり、デカップリング容量素子１５の電極間の電位差ａは、昇圧電源電圧ＣＰＯＵＴ（１３Ｖ）−電源電圧（２Ｖ）＝１１Ｖとなり、デカップリング容量素子１５の対向電極が接地電位の場合の電位差である１３Ｖから約１５．４％低下する。
The boosted power supply voltage CPOUT at this time is 13V. The potential difference a between the electrodes of the
このため、デカップリング容量素子１５に蓄えられる電荷量も、１３Ｖのときの電荷量から約１５．４％減少する。すなわち、デカップリング容量素子１５の電荷量は、１３Ｖのときの電荷量の８４．６％となる。ここで、消去モード時に供給される電流Ｉは、０．０２ｍＡである。これは、読出しモード時の０．１ｍＡの２０％であり、書込みモード時の０．２ｍＡの１０％である。このため、デカップリング容量素子１５に蓄えられる電荷量が、１３Ｖのときの電荷量の８４．６％となっても問題とならない。
For this reason, the amount of charge stored in the
このように、高電圧出力である消去モード時のときに、デカップリング容量素子１５の差電圧ａを電源電圧分下げることで、デカップリング容量素子１５により昇圧電源電圧ＣＰＯＵＴの安定化を図ることができるとともに、信頼性を低下させることなく、デカップリング容量素子１５の酸化膜を薄くすることができる。このため、半導体集積回路１０の面積の増加を抑制することができる。
As described above, when the erase mode is a high-voltage output, the boosted power supply voltage CPOUT can be stabilized by the
ここで、図２を用いて、本実施の形態に係る半導体集積回路１０の動作を詳細に説明する。図２は、半導体集積回路１０の動作を説明するためのタイミングチャートである。図２において、時間Ｔ１になる前は初期状態を示している。初期状態においては、外部制御信号（ＲＥＤＡ、ＷＲＩＴＥ、ＥＲＡＳＥ）は全てＬｏｗになっている。また、制御回路１４は、全てＬｏｗである外部制御信号を受けて、第１制御信号ＣＮ１をＨｉに、第２制御信号ＣＮ２をＬｏｗとする。また、昇圧電源生成部１１の出力である昇圧電源電圧ＣＰＯＵＴは０Ｖである。昇圧回路１３の出力にデカップリング容量素子１５を介して接続された接点Ｘの電位は０Ｖである。
Here, the operation of the semiconductor integrated
なお、上述したように、第１制御信号ＣＮ１が第１スイッチ回路１６のＯＮ／ＯＦＦを制御し、第２制御信号ＣＮ２が第２スイッチ回路１７のＯＮ／ＯＦＦを制御する。第１制御信号ＣＮ１がＨｉのとき第１スイッチ回路１６がＯＮとなり、Ｌｏｗのとき第１スイッチ回路１６はＯＦＦとなる。第２制御信号ＣＮ２がＨｉのとき第２スイッチ回路１７がＯＮとなり、Ｌｏｗのとき第２スイッチ回路１７はＯＦＦとなる。従って、初期状態では、第１制御信号ＣＮ１がＨｉであり、第２制御信号ＣＮ２がＬｏｗであるため、第１スイッチ回路１６がＯＮ状態、第２制御信号ＣＮ２がＯＦＦ状態である。
As described above, the first control signal CN1 controls ON / OFF of the
時間Ｔ１になると、外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）のうち、読出し信号ＲＥＡＤのみがＬｏｗからＨｉとなる。これにより、フラッシュメモリ部１２は読出しモードとなる。昇圧回路１３は、読出し信号ＲＥＡＤのみがＨｉであることを検出し、昇圧電源電圧ＣＰＯＵＴを、初期状態の０Ｖから、フラッシュメモリ部１２の読出し動作に必要な３Ｖに昇圧する。
At time T1, among the external control signals (READ, WRITE, ERASE), only the read signal READ changes from Low to Hi. As a result, the
このとき、制御回路１４は、第１制御信号ＣＮ１をＨｉに、第２制御信号ＣＮ２をＬｏｗとする。このため、第１スイッチ回路１６がＯＮ状態、第２スイッチ回路１７がＯＦＦ状態となる。これにより、デカップリング容量素子１５の対向電極に接続されている接点Ｘの電位は、０Ｖとなる。デカップリング容量素子１５における電極間の電位差ａは、０Ｖから３Ｖに変化する。また、読出しモードで供給される電流Ｉは、０．１ｍＡとなる。
At this time, the
次に、時間Ｔ２において、読出し信号ＲＥＡＤがＨｉからＬｏｗに推移する。書込み信号ＷＲＩＴＥ、消去信号ＥＲＡＳＥはＬｏｗの状態を維持する。フラッシュメモリ部１２の各動作モードを制御する外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）のＨｉの期間が重ならない時間をディスチャージ期間（Ｄｉｓ期間）とする。Ｄｉｓ期間では、昇圧回路１３は昇圧電源電圧ＣＰＯＵＴをディスチャージし、３Ｖから０Ｖにする。読出しモードから書込みモードに移行する際には、決められたＤｉｓ期間を経た後に行われる。
Next, at time T2, the read signal READ changes from Hi to Low. The write signal WRITE and the erase signal ERASE maintain the low state. A time during which Hi periods of external control signals (READ, WRITE, ERASE) for controlling each operation mode of the
時間Ｔ３になると、Ｄｉｓ期間が終了する。時間Ｔ４になると、外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）のうち、書込み信号ＷＲＩＴＥのみがＨｉとなり、読出し信号ＲＥＡＤ及び消去信号ＥＲＡＳＥはＬｏｗとなる。これにより、フラッシュメモリ部１２は書込みモードとなる。昇圧回路１３は、書込み信号ＷＲＩＴＥのみがＨｉであることを検出し、昇圧電源電圧ＣＰＯＵＴを０Ｖからフラッシュメモリ部１２の書込み動作に必要な８Ｖに昇圧する。
At time T3, the Dis period ends. At time T4, only the write signal WRITE among the external control signals (READ, WRITE, ERASE) becomes Hi, and the read signal READ and the erase signal ERASE become Low. As a result, the
このとき、制御回路１４は、第１制御信号ＣＮ１をＨｉに、第２制御信号ＣＮ２をＬｏｗとする。このため、第１スイッチ回路１６がＯＮ状態、第２スイッチ回路１７がＯＦＦ状態となる。これにより、デカップリング容量素子１５の対向電極に接続されている接点Ｘの電位は、０Ｖとなる。デカップリング容量素子１５における電極間の電位差ａは、８Ｖに変化する。また、書込みモードで供給される電流Ｉは、０．２ｍＡとなる。
At this time, the
時間Ｔ５になると、時間Ｔ２と同じように、外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）と昇圧電源生成部１１は、初期状態となる。すなわち、書込み信号ＷＲＩＴＥがＨｉからＬｏｗに推移し、読出し信号ＲＥＡＤ、消去信号ＥＲＡＳＥはＬｏｗ状態を維持する。このＤｉｓ期間では、昇圧回路１３は昇圧電源電圧ＣＰＯＵＴをディスチャージし、８Ｖから０Ｖになる。
At time T5, as in time T2, the external control signals (READ, WRITE, ERASE) and the boosted power
時間Ｔ６になるとＤｉｓ期間が終了する。時間Ｔ７になると、外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）のうち、消去信号ＥＲＡＳＥのみがＨｉとなり、読出し信号ＲＥＡＤ及び書込み信号ＷＲＩＴＥはＬｏｗとなる。これにより、フラッシュメモリ部１２は消去モードとなる。
At time T6, the Dis period ends. At time T7, only the erase signal ERASE among the external control signals (READ, WRITE, ERASE) becomes Hi, and the read signal READ and the write signal WRITE become Low. As a result, the
昇圧回路１３は、消去信号ＥＲＡＳＥのみがＨｉであることを検出し、昇圧電源電圧ＣＰＯＵＴを０Ｖからフラッシュメモリ部１２の消去動作に必要な１３Ｖに昇圧する。また、制御回路１４は消去信号ＥＲＡＳＥのみがＨｉであることを受け、第１制御信号ＣＮ１をＬｏｗに、第２制御信号ＣＮ２をＨｉに変化させる。これにより、第１スイッチ回路１６がＯＦＦ様態、第２スイッチ回路１７がＯＮとなる。
The
デカップリング容量素子１５の対向電極が接続される接点Ｘは電源電圧（２Ｖ）となる。デカップリング容量素子１５における電極間の電位差ａは、昇圧電源電圧ＣＰＯＵＴの１３Ｖに対し、電圧２Ｖ分を低減されて１１Ｖとなる。
The contact X to which the counter electrode of the
時間Ｔ８になると、時間Ｔ２と同じように、外部制御信号（ＲＥＡＤ、ＷＲＩＴＥ、ＥＲＡＳＥ）と昇圧電源生成部１１は、初期状態となる。すなわち、消去信号ＥＲＡＳＥがＨｉからＬｏｗに推移し、読出し信号ＲＥＡＤ、書込み信号ＷＲＩＴＥはＬｏｗ状態を維持する。このＤｉｓ期間では、昇圧回路１３は昇圧電源電圧ＣＰＯＵＴをディスチャージし、１３Ｖから０Ｖになる。
At time T8, as in time T2, the external control signals (READ, WRITE, ERASE) and the boosted power
以上説明したように、昇圧電源電圧ＣＰＯＵＴが最も高い１３Ｖとなる消去モード時において、第１制御信号ＣＮ１をＬｏｗ、第２制御信号ＣＮ２をＨｉとすることで、第１スイッチ回路１６をＯＦＦ状態、第２スイッチ回路１７をＯＮ状態としている。デカップリング容量素子１５の対向電極である接点Ｘの電位を電源電圧２Ｖとすることによって、デカップリング容量Ｃｄの電極間の電位差ａを、昇圧電源電圧ＣＰＯＵＴ（１３Ｖ）―電源電圧端子ＶＤＤ（２Ｖ）の電圧に下げることができる。
As described above, in the erase mode in which the boosted power supply voltage CPOUT is the highest 13V, the first control circuit CN1 is set low and the second control signal CN2 is set high to turn off the
このように、消去モード時のときだけ、デカップリング容量素子１５の差電圧ａを電源電圧分下げることで、デカップリング容量素子１５の酸化膜を厚くすることなく、消去モード時の信頼性を確保することができる。
As described above, only in the erase mode, by reducing the differential voltage a of the
一般に、容量素子を構成する電極間の距離が近いほど、容量素子における単位面積当たりの容量値が増加することは周知の事実である。また、電極間の距離は酸化膜の膜厚により決まるため、容量素子を構成する酸化膜厚を薄くすることは容量素子における単位面積当たりの容量値が増加することになる。よって、少ない面積で同じ容量の容量素子を作ることができる。 In general, it is a well-known fact that the capacitance value per unit area of a capacitive element increases as the distance between electrodes constituting the capacitive element becomes shorter. Further, since the distance between the electrodes is determined by the thickness of the oxide film, reducing the thickness of the oxide film constituting the capacitor element increases the capacitance value per unit area of the capacitor element. Therefore, a capacitor having the same capacitance can be manufactured with a small area.
従来のデカップリング容量は、差電位ａがかかるとき、面積Ｙｍｍ２必要だとすると、本発明では差電位ａが電源電圧の分低くなるので、面積がＹ×αｍｍ２（α＜１）となりデカップリング容量は従来よりも縮小可能となる。 In the conventional decoupling capacitor, if the area Ymm 2 is required when the difference potential a is applied, the difference potential a is reduced by the power supply voltage in the present invention, so that the area becomes Y × αmm 2 (α <1). Can be reduced more than before.
また、昇圧電源生成部１１からフラッシュメモリ部１２に供給される電流Ｉは、消去モード時が最も少ないことから、デカップリング容量素子１５に蓄積する電荷量が減少しても、十分な補償容量を確保することができ、昇圧電源電圧を安定化させることができる。
In addition, since the current I supplied from the boost power
以上説明したように、フラッシュメモリに搭載する電源回路のデカップリング容量素子の信頼性と、動作モードに対応した供給電流の補償を損なわずに、デカップリング容量素子の面積を削減することが可能となり、フラッシュメモリの面積増加を抑制することが可能となる。 As described above, it is possible to reduce the area of the decoupling capacitance element without impairing the reliability of the decoupling capacitance element of the power supply circuit mounted on the flash memory and the compensation of the supply current corresponding to the operation mode. Thus, it is possible to suppress an increase in the area of the flash memory.
実施の形態２．
本発明の実施の形態２に係る半導体集積回路１０Ａの構成について。図３を参照して説明する。図３は、実施の形態２に係る半導体集積回路１０Ａの構成を示す図である。なお、図３において、図１と同一の構成要素には同一の符号を付し説明を省略する。
Embodiment 2. FIG.
The configuration of the semiconductor integrated
実施の形態２において、実施の形態１と異なる点は、電源回路１８が設けられている点である。電源回路１８は電源線１９を介して、第２スイッチ回路１７の他端に接続さている。すなわち、第２スイッチ回路１７は、接点Ｘと電源回路１８との間に接続されている。電源回路１８は、任意の電圧を電源線１９に出力している。なお、電源回路１８としては、一般に使用される電源回路を用いることができるため、詳細な説明を省略する。
The second embodiment is different from the first embodiment in that a
電源線１９から出力される電圧が高いと、デカップリング容量素子１５における電極間の電位差ａが減少する。一方、必要とされる電荷量を確保しようとすると、デカップリング容量素子１５の容量値を増加する必要がある。これを満たすため、電源回路１８から出力される電圧は、以下の条件を満たす範囲で設定される。
When the voltage output from the
一般に、デカップリング容量素子１５で必要となる電荷量Ｑは、各動作モードにおいて供給される電流Ｉにより決まる。デカップリング容量素子１５で必要となる容量値Ｃは、各動作モードにおいて必要となる電荷量Ｑと昇圧電源電圧ＣＰＯＵＴより決まる。ここで、昇圧電源電圧ＣＰＯＵＴを電圧Ｅとすると、容量値Ｃは以下の式で表わされる。
容量値Ｃ＝ｎ×電流Ｉ／電圧Ｅ（ｎは定数）
In general, the amount of charge Q required for the
Capacitance value C = n × current I / voltage E (n is a constant)
読出しモード時に必要な容量値をＣｒ、書込みモード時に必要な容量値をＣｗ、消去モード時に必要な容量値をＣｅとする。各動作モードで必要となる容量値の比率は、各動作モードにおける供給電流Ｉと昇圧電源電圧ＣＰＯＵＴより、以下の関係となる。
Ｃｗ：Ｃｒ：Ｃｅ＝１０／８：５／３：１／（１３−電源回路１８の出力電圧）
なお、各動作モードにおける供給電流Ｉは、実施の形態１で示した例であるものとする。
The capacity value required in the read mode is Cr, the capacity value required in the write mode is Cw, and the capacity value required in the erase mode is Ce. The ratio of the capacitance values required in each operation mode has the following relationship based on the supply current I and the boosted power supply voltage CPOUT in each operation mode.
Cw: Cr: Ce = 10/8: 5/3: 1 / (13-output voltage of power supply circuit 18)
It is assumed that the supply current I in each operation mode is the example shown in the first embodiment.
よって、電源回路１８からの出力電圧は、各動作モード時に必要なデカップリング容量がＣｗ≧Ｃｒ≧Ｃｅとなるように設定される。このように、デカップリング容量素子の他端の電位は、フラッシュメモリ部１２の動作モードに用いられる昇圧回路１３からの出力電圧を平滑化するのに必要な電荷量に応じて決定される。また、フラッシュメモリ部１２における異なる動作モード毎に、デカップリング容量素子１５に異なる電荷量が確保される。
Therefore, the output voltage from the
ここで、実施の形態２に係る半導体集積回路１０Ａと実施の形態１に係る半導体集積回路１０の動作の違いについて説明する。制御回路１４の出力である第２制御信号ＣＮ２がＬｏｗからＨｉになると、第２スイッチ回路１７がＯＮ状態となる。これにより、第２スイッチ回路１７を介して、デカップリング容量素子１５の対向電極に接続される接点Ｘに電源回路１８からの出力電圧が接続される。これにより、デカップリング容量素子１５間の電位差ａを昇圧電源電圧ＣＰＯＵＴ−電源回路１８からの出力電圧とすることができる。
Here, a difference in operation between the semiconductor integrated
このように、実施の形態２では、高電圧を必要とする消去モード時において、デカップリング容量素子１５の対向電極に電源回路１８からの出力電圧を供給する。これにより、デカップリング容量素子１５の対向電極である接点Ｘの電位を電源回路１８からの出力電圧とすることによって、デカップリング容量Ｃｄの電極間の電位差ａを下げることができる。デカップリング容量素子１５の差電圧ａを電源電圧分下げることで、フラッシュメモリに搭載する電源回路のデカップリング容量素子の信頼性と、動作モードに対応した供給電流の補償を損なわずに、デカップリング容量素子の面積を削減することが可能となる。
Thus, in the second embodiment, the output voltage from the
また、実施の形態２では、デカップリング容量素子１５の対向電極の電位を、実施の形態１よりも細かく設定することができる。これにより、実施の形態１の効果に加え、デカップリング容量素子１５の耐圧調整を細かく設定して、さらに信頼性の向上を図ることができ、また、供給電流Ｉに対する補償容量の確保をより精密に実現できる。
In the second embodiment, the potential of the counter electrode of the
以上、本発明について実施の形態をもとに説明したが、上記の実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にある事は当業者に理解されるところである。 As mentioned above, although this invention was demonstrated based on embodiment, said embodiment is an illustration, and unless it deviates from the main point of this invention, you may add various change and increase / decrease. It will be understood by those skilled in the art that modifications to which these changes and increases / decreases are also within the scope of the present invention.
１０ 半導体集積回路
１１ 昇圧電源生成部
１２ フラッシュメモリ部
１３ 昇圧回路
１４ 制御回路
１５ デカップリング容量素子
１６ 第１スイッチ回路
１７ 第２スイッチ回路
１８ 電源回路
１９ 電源線
ＲＥＡＤ 読出し信号
ＷＲＩＴＥ 書込み信号
ＥＲＡＳＥ 消去信号
ＣＰＯＵＴ 昇圧電源電圧
ＣＮ１ 第１制御信号
ＣＮ２ 第２制御信号
ＶＤＤ 電源電圧端子
ＧＮＤ 接地電圧端子
Ｘ 接点
Ｉ 電流
ａ 電位差
DESCRIPTION OF
Claims (5)
前記フラッシュメモリに電圧を供給する第１電源回路と、
前記第１電源回路の出力に一端が接続されたデカップリング容量素子と、
前記フラッシュメモリの動作モードに応じて、前記デカップリング容量素子の他端の電位を制御する制御回路と、
を備える半導体集積回路。 Flash memory,
A first power supply circuit for supplying a voltage to the flash memory;
A decoupling capacitive element having one end connected to the output of the first power supply circuit;
A control circuit for controlling the potential of the other end of the decoupling capacitance element according to the operation mode of the flash memory;
A semiconductor integrated circuit comprising:
前記デカップリング容量素子の他端と電源電圧端子との間に接続された第２スイッチ回路と、
をさらに備え、
前記制御回路は、前記フラッシュメモリの動作モードに応じて、前記第１スイッチ回路又は前記第２スイッチ回路のいずれか一方を導通状態とする請求項１に記載の半導体集積回路。 A first switch circuit connected between the other end of the decoupling capacitive element and a ground voltage terminal;
A second switch circuit connected between the other end of the decoupling capacitance element and a power supply voltage terminal;
Further comprising
2. The semiconductor integrated circuit according to claim 1, wherein the control circuit brings one of the first switch circuit and the second switch circuit into a conductive state in accordance with an operation mode of the flash memory.
前記デカップリング容量素子の他端の電位を、前記フラッシュメモリの動作モードに用いられる前記電源回路からの出力電圧を平滑化するのに必要な電荷量に応じて決定することを特徴とする半導体集積回路の制御方法。 A method for controlling a semiconductor integrated circuit comprising: a flash memory; a power supply circuit that supplies a voltage to the flash memory; and a decoupling capacitance element having one end connected to an output of the power supply circuit,
A semiconductor integrated circuit characterized in that the potential at the other end of the decoupling capacitor element is determined in accordance with an amount of charge necessary to smooth the output voltage from the power supply circuit used in the operation mode of the flash memory. Circuit control method.
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