JP2013065618A - Semiconductor device manufacturing method - Google Patents

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  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method which improves detection sensitivity of an alignment mark by alignment light to perform alignment of a through hole at low cost; which prevents false detection of the alignment mark; and which can respond to microfabrication by increasing an exposure margin of the alignment light at the time of detecting the alignment mark.SOLUTION: A semiconductor device manufacturing method comprises: forming an alignment mark in an ineffective shot region of a semiconductor substrate on a principal surface of the semiconductor substrate or above the principal surface; forming an opening corresponding to a position where the alignment mark is formed from a rear face side of the semiconductor substrate; aligning a configuration pattern of the semiconductor device formed in the semiconductor substrate and an exposure mask pattern to form a through hole in the semiconductor substrate in an effective shot region.

Description

本発明は、半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体装置では、予めウェハのチップ領域又はスクライブ領域にアライメントマーク（Ａｌｉｇｎｍｅｎｔ Ｍａｒｋ；以下、「ＡＭ」と記載する）を設け、このＡＭをアライメント光で検出することにより、貫通電極用の貫通孔を位置合わせして形成する。 In the semiconductor device which realizes high-function by laminating a plurality of semiconductor chips, the through electrode provided so as to penetrate the semiconductor chip (T hrough S ilicon V ia: TSV) by electrically the upper and lower semiconductor chips A connecting structure is used. In such a semiconductor device, previously alignment marks in the chip region or the scribe area of the wafer (A lignment M ark; hereinafter referred to as "AM") provided, by detecting the AM in alignment light, through electrode The through holes are aligned and formed.

特許文献１（特開２００９−２７７７１９号公報）には、基板の主面上に設けた層間絶縁膜内に、層間絶縁膜の表面から貫通孔の形成及び導電材料の埋設を行うことにより貫通電極を完成させる製造方法が開示されている。この製造方法では、層間絶縁膜内にＡＭを設け、層間絶縁膜の表面側から、このＡＭを検出することにより、貫通孔等の位置合わせを行っている。   In Patent Document 1 (Japanese Patent Application Laid-Open No. 2009-277719), a through electrode is formed by forming a through hole and embedding a conductive material from the surface of the interlayer insulating film in an interlayer insulating film provided on the main surface of the substrate. The manufacturing method which completes is disclosed. In this manufacturing method, an AM is provided in the interlayer insulating film, and this AM is detected from the surface side of the interlayer insulating film, thereby aligning the through holes and the like.

特開２００９−２７７７１９号公報JP 2009-277719 A

従来のＡＭの検出方法では、ＡＭがウェハの内部に設けられるため、ウェハ内にアライメント光を透過させてＡＭの検出を行っていた。しかしながら、従来の方法では、透過性の高いアライメント光として近赤外線を使用しなければならず、専用の近赤外アライメント機構を有する露光装置が必要となり高コストとなっていた。   In the conventional AM detection method, since AM is provided inside the wafer, AM is detected by transmitting alignment light into the wafer. However, in the conventional method, near infrared light must be used as highly transmissive alignment light, and an exposure apparatus having a dedicated near infrared alignment mechanism is required, resulting in high cost.

また、従来のＡＭ検出法では、表面が平坦な厚い基板を透過させるアライメント光を用いてＡＭの検出を行なっているので、隣接して配置されている他の工程で用いられるＡＭを誤検出しやすい問題があった。さらに、微細化が進展するにつれてチップ領域やスクライブ領域の占有面積が小さくなっていた。このため、チップ領域又はスクライブ領域にＡＭを形成すると、ＡＭを正確に検出できない場合があった。   Also, in the conventional AM detection method, AM is detected using alignment light that is transmitted through a thick substrate with a flat surface, so that AM used in other steps disposed adjacently is erroneously detected. There was an easy problem. Further, as the miniaturization progresses, the area occupied by the chip region and the scribe region is reduced. For this reason, when the AM is formed in the chip area or the scribe area, the AM may not be detected accurately.

一実施形態は、
半導体装置が形成される有効ショット領域と前記半導体装置が形成されない非有効ショット領域と、を主面に有する半導体基板を用いた半導体装置の製造方法であって、
前記非有効ショット領域の前記主面又は前記主面よりも上方にアライメントマークを形成する工程と、
前記半導体基板の前記主面に対して反対側の裏面の方から前記半導体基板をエッチングすることにより、前記アライメントマークが形成された位置に対応する開口を形成する工程と、
前記アライメントマークを用いて、前記半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、前記有効ショット領域の前記半導体基板内に、貫通電極の第１の部分を露出させる貫通孔を形成する工程と、
前記貫通孔内に貫通電極の第２の部分を形成する工程と、
を有する半導体装置の製造方法に関する。 One embodiment is:
A method for manufacturing a semiconductor device using a semiconductor substrate having an effective shot region in which a semiconductor device is formed and an ineffective shot region in which the semiconductor device is not formed on a main surface,
Forming an alignment mark above the main surface or the main surface of the ineffective shot region;
Etching the semiconductor substrate from the back side opposite to the main surface of the semiconductor substrate to form an opening corresponding to the position where the alignment mark is formed;
The alignment mark is used to align the configuration pattern of the semiconductor device formed in the semiconductor substrate with the exposure mask pattern, and the first through electrode is formed in the semiconductor substrate in the effective shot region. Forming a through hole exposing the portion of
Forming a second portion of the through electrode in the through hole;
The present invention relates to a method for manufacturing a semiconductor device having

アライメント光によるＡＭの検出感度を向上させて、低コストで貫通孔の位置合わせを行うことができる。ＡＭの誤検出を防ぐ。また、非有効ショット領域にＡＭを設けることで、ＡＭの検出マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供することができる。   The detection sensitivity of AM by alignment light can be improved, and alignment of a through-hole can be performed at low cost. Prevent false detection of AM. Further, by providing AM in the ineffective shot region, it is possible to provide a method for manufacturing a semiconductor device that can increase the detection margin of AM and cope with miniaturization.

第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第1実施例の半導体装置の製造方法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example. 第１実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 1st Example. 第２実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 2nd Example. 第３実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 3rd Example. 第３実施例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of 3rd Example. ＡＭ上の膜厚とアライメント信号との関係を表す図である。It is a figure showing the relationship between the film thickness on AM, and an alignment signal.

以下に、図面を参照して、本発明に係る半導体装置の製造方法を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。   A method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings. In addition, these Examples are specific examples shown for a deeper understanding of the present invention, and the present invention is not limited to these specific examples.

（第1実施例）
図１〜１５を参照して、本実施例の、貫通電極を備えた半導体装置の製造方法について説明する。なお、図２〜１４において、Ａ図は有効ショット領域４１の断面図、Ｂ図は非有効ショット領域４２の断面図、Ｃ図は非有効ショット領域４２の平面図を表す。また、Ａ図とＢ図は上下を逆にして示す場合がある。 (First Example)
With reference to FIGS. 1-15, the manufacturing method of the semiconductor device provided with the penetration electrode of a present Example is demonstrated. 2 to 14, A is a cross-sectional view of the effective shot region 41, B is a cross-sectional view of the non-effective shot region 42, and C is a plan view of the non-effective shot region 42. In addition, A and B may be shown upside down.

図１に示すように、シリコン（Ｓｉ）単結晶からなる厚さが例えば８００μｍの半導体基板２を用意する。半導体基板２は、後の工程でリソグラフィーの露光等を行うことにより半導体装置が形成される半導体チップからなる複数の有効ショット領域４１と、半導体装置が形成されない非有効ショット領域４２が存在する。非有効ショット領域とは、正常な半導体装置のパターン形成ができない半導体チップが位置する領域を指す。すなわち、半導体基板は円形で構成され、半導体チップは矩形で構成されるので半導体基板の周端部に掛かった半導体チップでは、一部が半導体基板からはみ出してしまい、パターン形成ができない状態となる。半導体装置の設計が完了した時点で半導体チップのサイズが決まるので、半導体基板において非有効ショット領域となる位置は予め把握することができる。半導体基板の端部にパターン形成を繰り返すと、異物発生の原因となるので、非有効ショット領域にはパターンを形成しない。したがって、非有効ショット領域は半導体装置の製造に寄与しない無駄な領域となっていた。本実施例では、上記の無駄な領域となる非有効ショット領域を利用してＡＭ２５を形成する。本実施例では、図１に示すように、各々対向する位置となる４隅の非有効ショット領域４２を選択してＡＭ２５を形成している。なお、ＡＭ２５を形成する非有効ショット領域４２の数及び位置は図１に限定されず、適宜、所望の数及び位置の非有効ショット領域４２にＡＭ２５を形成することができる。   As shown in FIG. 1, a semiconductor substrate 2 made of silicon (Si) single crystal and having a thickness of, for example, 800 μm is prepared. The semiconductor substrate 2 has a plurality of effective shot regions 41 made of a semiconductor chip on which a semiconductor device is formed by performing lithography exposure or the like in a later step, and an ineffective shot region 42 where no semiconductor device is formed. The ineffective shot region refers to a region where a semiconductor chip where a normal semiconductor device pattern cannot be formed is located. That is, since the semiconductor substrate is configured in a circular shape and the semiconductor chip is configured in a rectangular shape, a part of the semiconductor chip that extends over the peripheral edge of the semiconductor substrate protrudes from the semiconductor substrate, and a pattern cannot be formed. Since the size of the semiconductor chip is determined when the design of the semiconductor device is completed, the position of the ineffective shot region on the semiconductor substrate can be grasped in advance. If pattern formation is repeated on the edge of the semiconductor substrate, foreign matter is generated, so no pattern is formed in the ineffective shot region. Therefore, the non-effective shot area is a useless area that does not contribute to the manufacture of the semiconductor device. In the present embodiment, the AM 25 is formed using the ineffective shot area that becomes the above-mentioned useless area. In the present embodiment, as shown in FIG. 1, the AM 25 is formed by selecting the non-effective shot regions 42 at the four corners which are respectively opposed to each other. Note that the number and position of the non-effective shot regions 42 in which the AM 25 is formed are not limited to those in FIG.

図２に示すように、半導体基板上に酸化シリコン膜（図示していない）を形成した後、リソグラフィー技術により酸化シリコン膜をパターニングする。パターニングされた酸化シリコン膜をマスクに用いて、非有効ショット領域４２内に複数のＡＭ２５用のトレンチを設けると同時に有効ショット領域４１に素子分離領域用のトレンチを形成する。各々のトレンチの深さは０．２〜０．３μｍとする。酸化シリコン膜のマスクを除去した後、トレンチ内を埋め込むように全面に酸化シリコン膜等の絶縁膜を形成する。半導体基板上の絶縁膜を除去することにより、非有効ショット領域にＡＭ２５を形成すると同時に有効ショット領域に素子分離領域４を形成する。ＡＭ２５は、幅方向に一定のピッチで配列された複数のマークからなる。個々のＡＭの寸法は例えば、幅Ｌ1が１〜３μｍ、長さＬ2が５〜１０μｍ、ピッチＰ（幅Ｌ1とスペース部分の合計長さ）は、２〜６μｍとなるように形成することができる。また、全体の横方向の長さが３０μｍとなるように形成することができる。 As shown in FIG. 2, after a silicon oxide film (not shown) is formed on the semiconductor substrate, the silicon oxide film is patterned by a lithography technique. Using the patterned silicon oxide film as a mask, a plurality of trenches for AM 25 are provided in the non-effective shot region 42 and simultaneously, trenches for element isolation regions are formed in the effective shot region 41. The depth of each trench is 0.2 to 0.3 μm. After removing the mask of the silicon oxide film, an insulating film such as a silicon oxide film is formed on the entire surface so as to fill the trench. By removing the insulating film on the semiconductor substrate, the AM 25 is formed in the ineffective shot region, and at the same time, the element isolation region 4 is formed in the effective shot region. The AM 25 is composed of a plurality of marks arranged at a constant pitch in the width direction. The dimensions of each AM are, for example, formed such that the width L 1 is 1 to 3 μm, the length L 2 is 5 to 10 μm, and the pitch P (the total length of the width L 1 and the space portion) is 2 to 6 μm. be able to. Moreover, it can form so that the length of the whole horizontal direction may be set to 30 micrometers.

図３に示すように、フォトリソグラフィー技術を使用したドライエッチングにより、半導体基板２の主面２ａにリング状の開口を形成する。リング状の開口の深さは、最終的に研削して形成する半導体基板の厚さに応じて設定する。本実施例では５０μｍとする。リング状の開口幅は例えば、２〜３μｍに設定する。   As shown in FIG. 3, a ring-shaped opening is formed in the main surface 2a of the semiconductor substrate 2 by dry etching using a photolithography technique. The depth of the ring-shaped opening is set according to the thickness of the semiconductor substrate that is finally ground. In this embodiment, the thickness is 50 μm. The ring-shaped opening width is set to 2 to 3 μm, for example.

ＣＶＤ法により、リング状の開口の内壁を覆うように窒化シリコン膜を形成する。この後にＣＶＤ法を用いて、リング状の開口内を酸化シリコン膜で充填する。半導体基板２の表面２ａ上の窒化シリコン膜および酸化シリコン膜をエッチングによって除去し、リング状の開口内にのみ窒化シリコン膜および酸化シリコン膜を残存させる。これにより絶縁リング３を形成する。図３Ｄは、図３Ａの点線で囲まれた部分４０を表す平面図である。図３Ｄに示すように、絶縁リング３は、２重のリング状となっている。絶縁リング３はＡＭ２５よりも深くなるように形成する。絶縁リング３は、半導体基板１の所定の領域を囲むように形成される。後述するように、この所定の領域上に、表面バンプ等の貫通電極の第1の部分が形成される。すなわち、所定の領域は、貫通電極の第1の部分の下方に位置する。なお、本実施例では、各貫通電極を囲む２つのリングからなる絶縁リングを形成したが、各貫通電極を囲む絶縁リングは1つであっても良い。また、絶縁リングを設ける代わりに、後に形成する貫通孔の内壁側面上に絶縁膜を形成することにより、他の素子との絶縁を確保しても良い。   A silicon nitride film is formed by CVD to cover the inner wall of the ring-shaped opening. Thereafter, the ring-shaped opening is filled with a silicon oxide film by using a CVD method. The silicon nitride film and the silicon oxide film on the surface 2a of the semiconductor substrate 2 are removed by etching, and the silicon nitride film and the silicon oxide film are left only in the ring-shaped opening. Thereby, the insulating ring 3 is formed. FIG. 3D is a plan view showing a portion 40 surrounded by a dotted line in FIG. 3A. As shown in FIG. 3D, the insulating ring 3 has a double ring shape. The insulating ring 3 is formed so as to be deeper than the AM 25. The insulating ring 3 is formed so as to surround a predetermined region of the semiconductor substrate 1. As will be described later, a first portion of the through electrode such as a surface bump is formed on the predetermined region. That is, the predetermined region is located below the first portion of the through electrode. In this embodiment, an insulating ring composed of two rings surrounding each through electrode is formed. However, there may be one insulating ring surrounding each through electrode. Further, instead of providing an insulating ring, an insulating film may be formed on the side surface of the inner wall of a through hole to be formed later to ensure insulation from other elements.

図４に示すように、有効ショット領域４１内の活性領域にトランジスタ等の素子１を形成する。スピン法でＳＯＤ膜（Ｓｐｉｎ Ｏｎ Ｄｉｒｅｃｔｒｉｃｓ：ポリシラザン等の塗布系絶縁膜）を堆積した後に、高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜を改質して第１の層間絶縁膜５を形成する。この際、第１の層間絶縁膜５の形成前に、半導体基板２の主面２ａ上に、耐酸化性を備えた窒化シリコン膜などによりライナー膜を形成しても良い。ライナー膜を形成することにより、ＳＯＤ膜のアニール処理に際して、すでに形成されている下層の素子が酸化されてダメージを受けることを防止できる。なお、ＳＯＤ膜の代わりに、ＣＶＤ法で形成した酸化シリコン膜を形成してもよい。 As shown in FIG. 4, an element 1 such as a transistor is formed in an active region in the effective shot region 41. After depositing an SOD film (Spin On Directors: polysilazane coating system insulating film) by a spin method, an annealing process is performed in a high-temperature water vapor (H 2 O) atmosphere to modify the solid deposited film. The interlayer insulating film 5 is formed. At this time, before the first interlayer insulating film 5 is formed, a liner film may be formed on the main surface 2a of the semiconductor substrate 2 using a silicon nitride film having oxidation resistance. By forming the liner film, it is possible to prevent the underlying element from being oxidized and damaged during the annealing process of the SOD film. Note that a silicon oxide film formed by a CVD method may be formed instead of the SOD film.

次に、第１の層間絶縁膜５内に、トランジスタ１の不純物拡散層に到達するコンタクトプラグ７を形成する。この後、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次、堆積した積層膜を形成しパターニングすることで、コンタクトプラグ７と接続された局所配線８ａを形成する。この際、同時に局所配線８ｂを形成する。局所配線８ｂは、図示していない部分で他の局所配線と導通していてもかまわない。局所配線８ｂは、後の工程で形成する貫通電極プラグと接続するためのパッドとして機能する。   Next, a contact plug 7 reaching the impurity diffusion layer of the transistor 1 is formed in the first interlayer insulating film 5. Thereafter, tungsten nitride (WN) and tungsten (W) are sequentially deposited and patterned to form a local wiring 8a connected to the contact plug 7. At this time, the local wiring 8b is formed at the same time. The local wiring 8b may be electrically connected to other local wiring at a portion not shown. The local wiring 8b functions as a pad for connecting to a through electrode plug formed in a later process.

図５に示すように、局所配線８ｂ上を覆うように、ＳＯＤ膜を用いて、第２の層間絶縁膜６を形成する。第２の層間絶縁膜６は、ＣＶＤ法によって形成しても良い。この後に、局所配線８ｂに接続する局所コンタクトプラグ１５Ａを、タングステン等の金属膜で形成する。次に、局所コンタクトプラグ１５Ａに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で上層の第１配線１４Ａを形成する。第１配線１４Ａを覆うように、第３の層間絶縁膜９を、酸化シリコン膜等で形成する。第３の層間絶縁膜９内に、第１配線１４Ａに接続する第１コンタクトプラグ１５Ｂを、タングステン等の金属膜で形成する。   As shown in FIG. 5, a second interlayer insulating film 6 is formed using an SOD film so as to cover the local wiring 8b. The second interlayer insulating film 6 may be formed by a CVD method. Thereafter, the local contact plug 15A connected to the local wiring 8b is formed of a metal film such as tungsten. Next, an upper first wiring 14A is formed of aluminum (Al), copper (Cu), or the like so as to be connected to the local contact plug 15A. A third interlayer insulating film 9 is formed of a silicon oxide film or the like so as to cover the first wiring 14A. A first contact plug 15B connected to the first wiring 14A is formed in the third interlayer insulating film 9 with a metal film such as tungsten.

次に、第３の層間絶縁膜９上に、第１コンタクトプラグ１５Ｂに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で第２配線１４Ｂを形成する。第２配線１４Ｂを覆うように、第４の層間絶縁膜１０を、酸化シリコン膜等で形成する。第４の層間絶縁膜１０内を貫通して第２配線１４Ｂに接続するように、第２コンタクトプラグ１５Ｃを、タングステン等の金属膜で形成する。   Next, the second wiring 14B is formed of aluminum (Al), copper (Cu), or the like on the third interlayer insulating film 9 so as to be connected to the first contact plug 15B. The fourth interlayer insulating film 10 is formed of a silicon oxide film or the like so as to cover the second wiring 14B. The second contact plug 15C is formed of a metal film such as tungsten so as to penetrate through the fourth interlayer insulating film 10 and connect to the second wiring 14B.

次に、第２コンタクトプラグ１５Ｃに接続されるように、第３配線１４Ｃをアルミニウム等で形成する。第３配線１４Ｃは最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねるので、銅等の自然酸化されやすい金属膜を避けることが好ましい。なお、第２配線１４Ｂや第３配線１４Ｃを形成する際に、デュアルダマシン法やアルミリフロー法を用いて、各配線の下面に接続するコンタクトプラグの形成と配線層の形成を同時に行ってもよい。   Next, the third wiring 14C is formed of aluminum or the like so as to be connected to the second contact plug 15C. The third wiring 14C is the uppermost wiring layer and also serves as a pad for forming a bump electrode on the surface. Therefore, it is preferable to avoid a metal film that is easily oxidized, such as copper. When forming the second wiring 14B and the third wiring 14C, the contact plugs connected to the lower surface of each wiring and the wiring layer may be simultaneously formed by using a dual damascene method or an aluminum reflow method. .

図６に示すように、第３配線を覆うように表面に、シリコン酸窒化膜（ＳｉＯＮ）１１を形成する。リソグラフィとドライエッチング法により第３配線１４Ｃの上面を露出させるように酸窒化シリコン膜内に第１の開口５０を形成する。次いで、全面にポリイミド膜１２を形成した後、複数の開口５０を露出させるパターニングを行なう。スパッタにより、半導体基板２の主面２ａ側に、チタン（Ｔｉ）膜上に銅を積層したシード膜１３を形成する。   As shown in FIG. 6, a silicon oxynitride film (SiON) 11 is formed on the surface so as to cover the third wiring. A first opening 50 is formed in the silicon oxynitride film so as to expose the upper surface of the third wiring 14C by lithography and dry etching. Next, after the polyimide film 12 is formed on the entire surface, patterning for exposing the plurality of openings 50 is performed. A seed film 13 in which copper is laminated on a titanium (Ti) film is formed on the main surface 2a side of the semiconductor substrate 2 by sputtering.

図７に示すように、半導体基板２の主面２ａ側のシード膜１３上にフォトレジスト２１を形成した後、パターニングを行って、第１の開口内に設けたシード膜１３を露出させるように第２の開口５１を形成する。電界メッキ法により、第２の開口内のシード膜１３上に順に銅バンプ１６、Ｃｕの拡散防止用のＮｉ膜１７、及びＮｉの酸化防止用のＡｕ膜１８を形成する。この銅バンプ１６、Ｎｉ膜１７、及びＡｕ膜１８から表面バンプが構成される。貫通電極の第１の部分は、この表面バンプと、配線８ｂ、１４Ａ〜Ｃ及びコンタクトプラグ１５Ａ〜Ｃからなる配線層から構成される。   As shown in FIG. 7, after forming a photoresist 21 on the seed film 13 on the main surface 2a side of the semiconductor substrate 2, patterning is performed so that the seed film 13 provided in the first opening is exposed. A second opening 51 is formed. A copper bump 16, an Ni film 17 for preventing Cu diffusion, and an Au film 18 for preventing Ni oxidation are sequentially formed on the seed film 13 in the second opening by electroplating. The copper bump 16, Ni film 17, and Au film 18 constitute a surface bump. The first portion of the through electrode is composed of this surface bump and a wiring layer composed of the wirings 8b and 14A to 14C and the contact plugs 15A to 15C.

図８に示すように、フォトレジスト２１を除去した後、半導体基板の主面２ａ側に、接着層２２を介して、アクリル樹脂または石英等の支持基板からなる支持基板２４を貼り付ける。   As shown in FIG. 8, after removing the photoresist 21, a support substrate 24 made of a support substrate such as an acrylic resin or quartz is attached to the main surface 2 a side of the semiconductor substrate via an adhesive layer 22.

図９に示すように、研磨パッド及び研磨剤を用いた研磨や、ＣＭＰ処理などにより半導体基板２の裏面２ｂ側を研削して、絶縁リング３の底部が露出する所定の厚さまで薄膜化する。本実施例では半導体基板２の厚さが８００μｍ、主面２ａに形成された絶縁リング３の深さが５０μｍとしているので、裏面２ｂの表面から７５０μｍだけ半導体基板２を除去する。この時、ＡＭ２５の深さは０．２〜０．３μｍと絶縁リング３よりも浅く形成されているので露出しない。上記のように、研削後の半導体基板は、例えば５０μｍとする。ブラシ又は薬液により、半導体基板２を洗浄する。   As shown in FIG. 9, the back surface 2 b side of the semiconductor substrate 2 is ground by polishing using a polishing pad and a polishing agent, CMP processing, or the like, and the thickness is reduced to a predetermined thickness at which the bottom of the insulating ring 3 is exposed. In this embodiment, since the thickness of the semiconductor substrate 2 is 800 μm and the depth of the insulating ring 3 formed on the main surface 2a is 50 μm, the semiconductor substrate 2 is removed by 750 μm from the surface of the back surface 2b. At this time, the AM 25 is not exposed because the depth of the AM 25 is 0.2 to 0.3 μm, which is shallower than the insulating ring 3. As described above, the ground semiconductor substrate is, for example, 50 μm. The semiconductor substrate 2 is cleaned with a brush or a chemical solution.

図１０(半導体基板を上下反転して記載している)に示すように、半導体基板２の裏面側を覆うように窒化シリコン膜２６を、０．２〜０．４μｍの膜厚に形成する。この窒化シリコン膜は、後の工程で形成する貫通電極プラグに使用する銅が製造工程中に半導体基板２の裏面２ｂ側から内部に拡散して、素子特性に悪影響を与えることを防止する（ゲッタリング効果）。半導体基板２の裏面２ｂ側に、厚さが３〜１０μｍのフォトレジスト膜を形成した後、リソグラフィー技術を用いて、非有効ショット領域のＡＭ２５に対応する領域上に開口を有するフォトレジスト膜のパターン４８を形成する。フォトレジスト膜のパターン４８をマスクに用いた異方性ドライエッチングにより、第３の開口４９を形成する。また、第３の開口４９を形成する際、オーバーエッチングを行って第１層間絶縁膜の表面が露出するまでエッチングしても良い。これにより、ＡＭ２５の段差が露出するので検出感度が増大し、より高精度のアライメントが可能となる。   As shown in FIG. 10 (described with the semiconductor substrate turned upside down), a silicon nitride film 26 is formed to a thickness of 0.2 to 0.4 μm so as to cover the back side of the semiconductor substrate 2. This silicon nitride film prevents copper used for through-electrode plugs to be formed in a later step from diffusing from the back surface 2b side of the semiconductor substrate 2 during the manufacturing process to adversely affect device characteristics (getter). Ring effect). After a photoresist film having a thickness of 3 to 10 μm is formed on the back surface 2 b side of the semiconductor substrate 2, a pattern of the photoresist film having an opening on a region corresponding to the AM 25 of the ineffective shot region using a lithography technique 48 is formed. A third opening 49 is formed by anisotropic dry etching using the photoresist film pattern 48 as a mask. Further, when the third opening 49 is formed, overetching may be performed until the surface of the first interlayer insulating film is exposed. As a result, the steps of the AM 25 are exposed, so that the detection sensitivity is increased and more accurate alignment is possible.

なお、図１０の工程における第３の開口４９を形成するためのリソグラフィではＡＭが存在しないので、ＡＭを用いずにフォトレジスト膜のパターン４８を形成しなければならない。このパターン合わせには、半導体基板を露光装置にセットした段階で行なわれる粗調整機能を利用する。半導体基板を露光装置にセットすると、図１の平面図に示した半導体基板に結晶方位の目印となるノッチ（切り欠き）４３を検出して所定の位置に固定すると共に上下左右方向、および回転方向の粗調整が行なわれる。この調整段階でのマスクパターンとの合わせズレ量のばらつきは最大でも１００μｍとなる。したがって、１辺が２００μｍ以上となる矩形で第３の開口４９を形成すれば、どのようにズレた場合でも開口４９内にＡＭ２５を露出させることができる。半導体チップの一辺の長さは少なくとも４０００μｍなので、この半導体チップの大きさと比較した場合、開口４９の大きさは充分に小さく、隣接する有効ショット領域４１のパターン形成を阻害することはない。したがって、ＡＭを用いずに露光装置の粗調整機能に基いて第３の開口４９を形成することができる。   In the lithography for forming the third opening 49 in the step of FIG. 10, there is no AM, so the pattern 48 of the photoresist film must be formed without using the AM. For this pattern alignment, a rough adjustment function performed at the stage when the semiconductor substrate is set in the exposure apparatus is used. When the semiconductor substrate is set in the exposure apparatus, a notch 43 serving as a mark of crystal orientation is detected and fixed at a predetermined position on the semiconductor substrate shown in the plan view of FIG. Coarse adjustment is performed. The variation in the amount of misalignment with the mask pattern at this adjustment stage is 100 μm at the maximum. Therefore, if the third opening 49 is formed in a rectangle having one side of 200 μm or more, the AM 25 can be exposed in the opening 49 in any case. Since the length of one side of the semiconductor chip is at least 4000 μm, the size of the opening 49 is sufficiently small compared to the size of this semiconductor chip, and does not hinder the pattern formation of the adjacent effective shot region 41. Therefore, the third opening 49 can be formed based on the rough adjustment function of the exposure apparatus without using AM.

図１１に示すように、フォトレジスト膜のパターン４８を除去した後、リソグラフィー技術により有効ショット領域の半導体基板裏面２ｂ側に厚さ２０μｍのフォトレジスト膜３０を形成する。この際、フォトレジスト膜３０は、半導体基板と異なり、可視光に対して透明なのでフォトレジスト膜３０を介してＡＭ２５を検出することが可能である。半導体基板の裏面側から可視光を照射して、ＡＭ２５を検出し、これを基準にして半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域４１のフォトレジスト膜３０内に開口を設けることにより、フォトレジストパターンを形成する。フォトレジストパターン３０をマスクに用いたエッチングにより、半導体基板内に貫通孔２７を形成する。貫通孔２７は、局所配線８ｂをストッパとして、窒化シリコン膜２６、半導体基板２、及び第１の層間絶縁膜５を貫通するように形成され、その底部において、局所配線８ｂの裏面側が露出する。貫通孔２７を形成するドライエッチングに際しては、半導体基板２のシリコンエッチングと、第１の層間絶縁膜６のエッチングを分けて、２段階のステップで実施してもよい。   As shown in FIG. 11, after the photoresist film pattern 48 is removed, a photoresist film 30 having a thickness of 20 μm is formed on the semiconductor substrate back surface 2b side of the effective shot region by lithography. At this time, unlike the semiconductor substrate, the photoresist film 30 is transparent to visible light, so that the AM 25 can be detected through the photoresist film 30. By irradiating visible light from the back side of the semiconductor substrate, AM25 is detected, and the alignment of the configuration pattern of the semiconductor device formed in the semiconductor substrate and the exposure mask pattern is effective based on this AM25. By providing an opening in the photoresist film 30 in the shot region 41, a photoresist pattern is formed. Through holes 27 are formed in the semiconductor substrate by etching using the photoresist pattern 30 as a mask. The through hole 27 is formed so as to penetrate the silicon nitride film 26, the semiconductor substrate 2, and the first interlayer insulating film 5 using the local wiring 8b as a stopper, and the back side of the local wiring 8b is exposed at the bottom. In the dry etching for forming the through hole 27, the silicon etching of the semiconductor substrate 2 and the etching of the first interlayer insulating film 6 may be separately performed in two steps.

従来の方法では、貫通孔を形成する工程において、ＡＭを露出させたりＡＭ上の膜厚を薄くすることなく、半導体基板の主面又は裏面からＡＭにアライメント光を照射して、ＡＭを検出していた。この場合、アライメント光を、半導体基板や層間絶縁膜等の膜中を透過させてＡＭを検出する必要があり、アライメント光として膜の透過性に優れた近赤外線（例えば、波長１０００ｎｍ）を使用する必要があった。しかしながら、このようなアライメント光の照射装置を導入すると高コストとなっていた。また、従来の方法では、ダイシング用に半導体チップ間に設けるスクライブ領域や、チップ領域内にＡＭを設けていた。しかし、半導体装置の微細化が進展するにつれて、これらの領域も小さくなり、アライメント光によりＡＭを検出できる領域が小さくなっていた。   In the conventional method, in the step of forming the through hole, the AM is detected by irradiating the AM with the alignment light from the main surface or the back surface of the semiconductor substrate without exposing the AM or reducing the film thickness on the AM. It was. In this case, it is necessary to detect the AM by transmitting alignment light through a film such as a semiconductor substrate or an interlayer insulating film, and near infrared light (for example, wavelength 1000 nm) having excellent film transparency is used as alignment light. There was a need. However, the introduction of such an alignment light irradiation device has been expensive. In the conventional method, a scribe region provided between semiconductor chips for dicing, and an AM in the chip region are provided. However, as the miniaturization of the semiconductor device progresses, these regions are also reduced, and the region where AM can be detected by the alignment light has been reduced.

これに対して、本実施例では、図１０の工程で予めＡＭ２５を露出させているため、アライメント光として、従来から用いられている可視光（波長３６０〜７６０ｎｍの電磁波）を使用することができる。この結果、生産コストを低減することができる。また、非有効ショット領域にＡＭを設けているので、有効ショット領域への悪影響を回避できる。有効ショット領域には種々の半導体装置構成部材が形成されており、ＡＭ２５を露出させるために２００μｍ四方の開口を形成すると、必要な構成部材まで除去されてしまい、半導体装置を構成できなくなってしまう。本実施例のように、構成部材が何も形成されていない非有効ショット領域にＡＭ２５を形成することにより、上記の問題を回避すると共にアライメント光によりＡＭ２５を検出できる領域を大きくとることができる。また、非有効ショット領域にＡＭを設けているので、有効ショット領域に配置された他の工程で用いられるＡＭを誤検出することを回避できる。従って、アライメント光の露光マージンを大きくして、ＡＭの検出及び貫通孔の位置合わせを正確に行うことができる。   In contrast, in the present embodiment, AM25 is exposed in advance in the process of FIG. 10, so that conventionally used visible light (electromagnetic wave having a wavelength of 360 to 760 nm) can be used as alignment light. . As a result, the production cost can be reduced. Further, since the AM is provided in the non-effective shot area, it is possible to avoid an adverse effect on the effective shot area. Various constituent members of the semiconductor device are formed in the effective shot region. If an opening of 200 μm square is formed to expose the AM 25, the necessary constituent members are removed and the semiconductor device cannot be configured. By forming the AM 25 in the non-effective shot area where no component is formed as in this embodiment, the above problem can be avoided and a large area where the AM 25 can be detected by the alignment light can be taken. In addition, since the AM is provided in the non-effective shot area, it is possible to avoid erroneous detection of AM used in other processes arranged in the effective shot area. Therefore, it is possible to increase the exposure margin of the alignment light and accurately detect the AM and align the through hole.

図１２に示すように、フォトレジストパターン３０を除去する。スパッタリング法により、半導体基板２の裏面２ｂ上の全面にチタン（Ｔｉ）膜又はタンタル（Ｔａ）膜からなるバリア膜２８ａ、銅（Ｃｕ）膜からなるシード膜２８ｂを形成する。   As shown in FIG. 12, the photoresist pattern 30 is removed. A barrier film 28a made of a titanium (Ti) film or a tantalum (Ta) film and a seed film 28b made of a copper (Cu) film are formed on the entire surface of the back surface 2b of the semiconductor substrate 2 by sputtering.

図１３に示すように、半導体基板２の裏面２ｂ側に、貫通孔と同じ位置に開口を有するフォトレジストパターン４５を形成する。電気めっき法により、貫通孔２７内に順に銅バンプ２９、及び半田膜（ＳｎＡｇ膜）３１を形成する。半田膜３１はＳｎＡｇ膜に限定されるわけではなく、例えば、Ｎｉ上にＡｕを堆積したＡｕ／Ｎｉ膜を使用することもできる。このバリア膜２８ａ、シード膜２８ｂ、銅バンプ２９、及び半田膜３１の３層により、裏面バンプ（貫通電極の第２の部分）が形成される。   As illustrated in FIG. 13, a photoresist pattern 45 having an opening at the same position as the through hole is formed on the back surface 2 b side of the semiconductor substrate 2. A copper bump 29 and a solder film (SnAg film) 31 are sequentially formed in the through hole 27 by electroplating. The solder film 31 is not limited to the SnAg film. For example, an Au / Ni film in which Au is deposited on Ni can also be used. A back surface bump (second part of the through electrode) is formed by the three layers of the barrier film 28a, the seed film 28b, the copper bump 29, and the solder film 31.

図１４に示すように、フォトレジストパターン４５を除去する。リフローにより、半田膜３１の表面を凸状とする。   As shown in FIG. 14, the photoresist pattern 45 is removed. The surface of the solder film 31 is made convex by reflow.

図１５示すように、バリア膜２８ａ及びシード膜２８ｂの露出した部分を除去する。窒化シリコン膜２６に接するようにダイシングテープ（図示していない）を貼り付ける。半導体基板２の主面２ａ側（支持基板を設けた側）から、支持基板を介して接着層にレーザを照射した後、半導体基板２から支持基板２４を剥離させる。半導体基板２に付着した接着層２２を除去した後、半導体基板２に対してダイシングを行う。このようにして半導体チップが得られる。   As shown in FIG. 15, the exposed portions of the barrier film 28a and the seed film 28b are removed. A dicing tape (not shown) is attached so as to be in contact with the silicon nitride film 26. The support substrate 24 is peeled from the semiconductor substrate 2 after irradiating the adhesive layer with a laser from the main surface 2a side (side on which the support substrate is provided) of the semiconductor substrate 2 through the support substrate. After removing the adhesive layer 22 attached to the semiconductor substrate 2, the semiconductor substrate 2 is diced. In this way, a semiconductor chip is obtained.

図１５Ａは半導体チップを主面２ａ側から見た平面図、図１３Ｂは半導体チップを裏面２ｂ側から見た平面図であるが、図１５Ａ及びＢでは貫通電極など主要な構造しか示していない。また、図１５Ｃは、図１５Ａ及びＢのＡ−Ａ方向の断面図を表す。図１５Ａ及びＢに示すように、半導体チップは、ＭＩＳトランジスタ等の素子が形成された素子領域Ｘと、複数の貫通電極が形成された貫通電極領域Ｙを有する。貫通電極は、上端および下端に接続用のバンプ（突起電極）を備えており、複数の半導体チップを積層する際に、貫通電極を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極は、半導体基板を貫通する貫通プラグ（表面バンプ、裏面バンプ）と、半導体基板上の複数の層間絶縁膜を貫通するコンタクトプラグおよび配線層で構成されている。表面バンプと配線層は貫通電極の第１の部分を構成し、裏面バンプは貫通電極の第２の部分を構成する。貫通電極の半導体基板２の中に埋設されている部分の周囲には絶縁リング３が設けられており、これによって、個々の貫通電極と、他の貫通電極および素子との絶縁が確保される。   FIG. 15A is a plan view of the semiconductor chip viewed from the main surface 2a side, and FIG. 13B is a plan view of the semiconductor chip viewed from the back surface 2b side, but FIGS. 15A and 15B show only main structures such as through electrodes. FIG. 15C shows a cross-sectional view in the AA direction of FIGS. 15A and 15B. As shown in FIGS. 15A and 15B, the semiconductor chip has an element region X in which elements such as MIS transistors are formed, and a through electrode region Y in which a plurality of through electrodes are formed. The through electrode has bumps (projection electrodes) for connection at the upper and lower ends, and when stacking a plurality of semiconductor chips, the semiconductor chips arranged vertically are electrically connected through the through electrodes. The The through electrode is composed of a through plug (front bump, back bump) penetrating the semiconductor substrate, and a contact plug and a wiring layer penetrating a plurality of interlayer insulating films on the semiconductor substrate. The front bump and the wiring layer constitute a first part of the through electrode, and the back bump constitutes a second part of the through electrode. An insulating ring 3 is provided around a portion of the through electrode embedded in the semiconductor substrate 2, thereby ensuring insulation between each through electrode and other through electrodes and elements.

半導体基板２の裏面２ｂ側における貫通電極の端部には、裏面バンプ（第２の部分）が形成されている。裏面バンプは、バリア膜２８ａ，シード膜２８ｂ、銅バンプ２９、及び半田膜３１の３層により形成されている。半導体基板の主面２ａ側における貫通電極の端部には、表面バンプが形成されている。表面バンプは、シード膜１３、銅バンプ１６、及び半田膜１８の３層により形成されている。裏面バンプと表面バンプは、コンタクトプラグおよび配線層３４によって接続されている。表面バンプと配線層３４は、貫通電極の第1の部分を構成する。裏面バンプは、複数の半導体チップを積層する際に、下層のチップに設けられた表面バンプと接合する。なお、図示していないが、貫通電極は、表面バンプと裏面バンプ間が接続されると共に、局所配線、第１配線、第２配線、及び第３配線のいずれかを用いて、ＭＩＳトランジスタ等の素子と電気的に接続する内部配線を有していてもよい。   A back surface bump (second portion) is formed at the end of the through electrode on the back surface 2 b side of the semiconductor substrate 2. The back bump is formed of three layers of a barrier film 28 a, a seed film 28 b, a copper bump 29, and a solder film 31. A surface bump is formed at the end of the through electrode on the main surface 2a side of the semiconductor substrate. The surface bump is formed of three layers of a seed film 13, a copper bump 16, and a solder film 18. The back bump and the front bump are connected by a contact plug and a wiring layer 34. The surface bump and the wiring layer 34 constitute a first portion of the through electrode. The back bump is bonded to the front bump provided on the lower chip when a plurality of semiconductor chips are stacked. Although not shown, the through electrode is connected between the front surface bump and the back surface bump and uses any one of the local wiring, the first wiring, the second wiring, and the third wiring, such as a MIS transistor. You may have the internal wiring electrically connected with an element.

図１６に示すように、異なる半導体チップの表面バンプと裏面バンプが互いに接するようにして、複数の半導体チップ３２ａ、３２ｂなどをマウントする。リフローにより、それぞれの表面バンプと裏面バンプの半田膜を接合する。半導体チップ間にアンダーフィル３５を充填した後、複数の半導体チップを、パッケージ基板３９上にマウントする。この後、モールドレジン３７によってモールドすることにより、本実施例の半導体装置が完成する。本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。   As shown in FIG. 16, a plurality of semiconductor chips 32a, 32b, etc. are mounted such that the front and back bumps of different semiconductor chips are in contact with each other. The solder film of each front surface bump and back surface bump is joined by reflow. After filling the underfill 35 between the semiconductor chips, a plurality of semiconductor chips are mounted on the package substrate 39. Thereafter, by molding with the mold resin 37, the semiconductor device of this example is completed. Examples of the semiconductor device of this embodiment include storage devices such as DRAM, SRAM, and flash memory, and arithmetic processing devices such as MPU and DSP.

従来の方法では、貫通孔を形成する際、ＡＭを露出させたりＡＭ上の膜厚を薄くすることなく、半導体基板の主面又は裏面からＡＭにアライメント光を照射して、ＡＭを検出していた。この場合、アライメント光として膜の透過性に優れた近赤外線を使用する必要があった。しかしながら、このようなアライメント光の照射装置を導入すると高コストとなっていた。また、従来の方法では、スクライブ領域やチップ領域内にＡＭを設けていた。このため、半導体装置の微細化が進展するにつれて、これらの領域も微細化し、アライメント光の露光マージンが小さくなったり、他の工程で用いられるＡＭを誤検出していた。   In the conventional method, when forming the through-hole, the AM is detected by irradiating the AM with alignment light from the main surface or the back surface of the semiconductor substrate without exposing the AM or reducing the film thickness on the AM. It was. In this case, it was necessary to use near infrared rays having excellent film permeability as alignment light. However, the introduction of such an alignment light irradiation device has been expensive. In the conventional method, the AM is provided in the scribe area or the chip area. For this reason, as the miniaturization of the semiconductor device progresses, these regions are also miniaturized, the exposure margin of the alignment light is reduced, and AM used in other processes is erroneously detected.

これに対して、本実施例では、図１０の工程で予めＡＭを露出させているため、アライメント光として可視光を使用することができ、生産コストを低減することができる。また、非有効ショット領域にＡＭを設けるため、アライメント光によりＡＭを検出できる領域を大きくすることができる。更に、他の工程で用いられるＡＭの誤検出を回避することができる。この結果、アライメント光の露光マージンを大きくして、ＡＭの検出及び貫通孔の位置合わせを正確に行うことができる。   On the other hand, in the present embodiment, since AM is exposed in advance in the process of FIG. 10, visible light can be used as alignment light, and production cost can be reduced. Further, since the AM is provided in the non-effective shot area, the area where AM can be detected by the alignment light can be increased. Furthermore, erroneous detection of AM used in other processes can be avoided. As a result, it is possible to increase the exposure margin of the alignment light and accurately detect the AM and align the through hole.

（第２実施例）
第１実施例では、図１０の工程で半導体基板の裏面２ｂ側から、ＡＭ２５が露出するまで、第３の開口４９を形成し、露出したＡＭ２５に対してアライメント光を照射した。これに対して本実施例では、ＡＭ２５は露出しないが、可視光が透過してＡＭ２５を検出できる程度に、第３の開口４９を形成する点が異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。 (Second embodiment)
In the first embodiment, the third opening 49 is formed from the back surface 2b side of the semiconductor substrate in the step of FIG. 10 until the AM 25 is exposed, and the exposed AM 25 is irradiated with alignment light. On the other hand, in this embodiment, the AM 25 is not exposed, but the third opening 49 is formed to such an extent that visible light can be transmitted and the AM 25 can be detected. In the following, the manufacturing method of this example will be described, but the description of the same steps as those of the first example will be omitted.

第１実施例の図２〜９の工程を行った後、図１７に示すように、半導体基板２の裏面２ｂ上に窒化シリコン膜２６を形成する。窒化シリコン膜２６上にフォトレジストパターン４８を形成する。フォトレジストパターン４８をマスクに用いて、ＡＭ２５上に所定の膜厚で半導体基板が残留するように第３の開口４９を形成する。ＡＭ２５上に残留する膜厚はアライメントマーク２５の検出条件によって適宜、設定することができる。アライメント光として可視光を使用する場合には、安定的にＡＭを検出可能な膜厚として、第３の開口４９の底面とＡＭ上面間の膜厚が１５μｍ以下とすることが好ましい。   After performing the steps of FIGS. 2 to 9 of the first embodiment, a silicon nitride film 26 is formed on the back surface 2b of the semiconductor substrate 2 as shown in FIG. A photoresist pattern 48 is formed on the silicon nitride film 26. Using the photoresist pattern 48 as a mask, a third opening 49 is formed on the AM 25 so that the semiconductor substrate remains with a predetermined thickness. The film thickness remaining on the AM 25 can be appropriately set according to the detection condition of the alignment mark 25. When visible light is used as the alignment light, it is preferable that the film thickness between the bottom surface of the third opening 49 and the AM upper surface be 15 μm or less as a film thickness that can stably detect AM.

これ以降は、第１実施例の図１１〜１６の工程を実施する。   Thereafter, the steps of FIGS. 11 to 16 of the first embodiment are performed.

本実施例では、図１７の工程においてＡＭ２５を露出させない浅い第３の開口４９を形成するため、エッチングの時間を短縮してスループットを向上させることができる。なお、本実施例のように、ＡＭ２５上に半導体基板が残留してＡＭ２５が露出しない場合であっても、ＡＭ２５上の半導体基板は所定の膜厚だけ除去されて薄くなっているため、ＡＭの検出感度を向上させることができる。   In this embodiment, since the shallow third opening 49 that does not expose the AM 25 is formed in the step of FIG. 17, the etching time can be shortened and the throughput can be improved. Even when the semiconductor substrate remains on the AM 25 and the AM 25 is not exposed as in this embodiment, the semiconductor substrate on the AM 25 is thinned by removing a predetermined film thickness. Detection sensitivity can be improved.

図２０は、アライメント光として近赤外線（波長１０００ｎｍ）と可視光（波長６３３ｎｍ）を用いた場合の、ＡＭ上のシリコンの膜厚とアライメント信号との関係を表す図である。図２０に示すように、アライメント光として近赤外線（波長１０００ｎｍ）を使用した場合には、シリコンが７２５μｍの厚い膜厚であっても高い感度でＡＭを検出することができる。これに対して、アライメント光として可視光（波長６３３ｎｍ）を使用した場合には、シリコンの膜厚が増加するにつれてアライメント信号が減少し、シリコンの膜厚が約３５μｍで０となっている。アライメント信号が０付近では安定したＡＭの検出が不可能であり、アライメント信号が最大値の半分の値を示すシリコン膜厚が１５μｍまでは、アライメント光として可視光を使用した場合であっても安定したＡＭの検出が可能となる。従って、ＡＭの上面上の半導体基板の膜厚（第３の開口４９の底面とＡＭ間の膜厚）は１５μｍ以下とすることが好ましい。   FIG. 20 is a diagram illustrating the relationship between the silicon film thickness on the AM and the alignment signal when near infrared (wavelength 1000 nm) and visible light (wavelength 633 nm) are used as alignment light. As shown in FIG. 20, when near infrared rays (wavelength 1000 nm) are used as alignment light, AM can be detected with high sensitivity even when the silicon film is as thick as 725 μm. On the other hand, when visible light (wavelength 633 nm) is used as the alignment light, the alignment signal decreases as the silicon film thickness increases, and the silicon film thickness becomes zero at approximately 35 μm. When the alignment signal is near 0, stable AM detection is impossible, and the alignment signal shows a half value of the maximum value up to a silicon film thickness of 15 μm, even when visible light is used as alignment light. The detected AM can be detected. Therefore, the film thickness of the semiconductor substrate on the upper surface of the AM (the film thickness between the bottom surface of the third opening 49 and the AM) is preferably 15 μm or less.

（第３実施例）
第１実施例では、図２の工程で半導体基板の主面２ａに、ＡＭ２５を形成した。これに対して本実施例では、第２の層間絶縁膜６内にＡＭ２５を形成する点が異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。 (Third embodiment)
In the first embodiment, the AM 25 is formed on the main surface 2a of the semiconductor substrate in the process of FIG. In contrast, the present embodiment is different in that the AM 25 is formed in the second interlayer insulating film 6. In the following, the manufacturing method of this example will be described, but the description of the same steps as those of the first example will be omitted.

第１実施例の図２のＡＭ２５の形成を行うことなく、図３〜４の工程を行う。次に、図１８に示すように、局所配線８ｂ上を覆うように、ＳＯＤ膜を用いて、第２の層間絶縁膜６を形成する。この後、リソグラフィー技術とドライエッチングにより、有効ショット領域４１において局所配線８ｂを露出させるコンタクトホールと、非有効ショット領域４２においてＡＭ用のトレンチを同時に形成する。コンタクトホールとＡＭ用のトレンチ内にタングステン等の導電材料を埋め込むことによりそれぞれ、局所コンタクトプラグ１５Ａ及びＡＭ２５を形成する。次に、局所コンタクトプラグ１５Ａに接続するように、第１配線１４Ａを形成する。第１配線１４Ａを覆うように、第３の層間絶縁膜９を形成する。第３の層間絶縁膜９内に、第１配線１４Ａに接続する第１コンタクトプラグ１５Ｂを形成する。   The process of FIGS. 3-4 is performed without forming AM25 of FIG. 2 of 1st Example. Next, as shown in FIG. 18, a second interlayer insulating film 6 is formed using an SOD film so as to cover the local wiring 8b. Thereafter, a contact hole that exposes the local wiring 8b in the effective shot region 41 and an AM trench in the ineffective shot region 42 are simultaneously formed by lithography and dry etching. By burying a conductive material such as tungsten in the contact hole and the AM trench, local contact plugs 15A and AM25 are formed, respectively. Next, the first wiring 14A is formed so as to be connected to the local contact plug 15A. A third interlayer insulating film 9 is formed so as to cover the first wiring 14A. A first contact plug 15B connected to the first wiring 14A is formed in the third interlayer insulating film 9.

次に、第３の層間絶縁膜９上に、第１コンタクトプラグ１５Ｂに接続するように第２配線１４Ｂを形成する。第２配線１４Ｂを覆うように、第４の層間絶縁膜１０を形成した後、第４の層間絶縁膜１０内を貫通して第２配線１４Ｂに接続するように第２コンタクトプラグ１５Ｃを形成する。次に、第２コンタクトプラグ１５Ｃに接続されるように、第３配線１４Ｃを形成する。   Next, a second wiring 14B is formed on the third interlayer insulating film 9 so as to be connected to the first contact plug 15B. After the fourth interlayer insulating film 10 is formed so as to cover the second wiring 14B, a second contact plug 15C is formed so as to penetrate the fourth interlayer insulating film 10 and connect to the second wiring 14B. . Next, the third wiring 14C is formed so as to be connected to the second contact plug 15C.

次に、第１実施例の図６〜９の工程を実施する。図１９に示すように、半導体基板２の裏面上に窒化シリコン膜２６を形成する。半導体基板２の裏面２ｂ上に、ＡＭに対応するチップ領域上に開口を有するフォトレジストパターン４８を形成する。フォトレジストパターン４８をマスクに用いた異方性ドライエッチングにより、ＡＭ２５が露出するように、第３の開口４９を形成する。なお、ＡＭ２５を検出できる程度の膜厚を、ＡＭ２５上に残留させても良い。   Next, the steps of FIGS. 6 to 9 of the first embodiment are performed. As shown in FIG. 19, a silicon nitride film 26 is formed on the back surface of the semiconductor substrate 2. On the back surface 2b of the semiconductor substrate 2, a photoresist pattern 48 having an opening on the chip region corresponding to AM is formed. A third opening 49 is formed by anisotropic dry etching using the photoresist pattern 48 as a mask so that the AM 25 is exposed. Note that a film thickness sufficient to detect AM25 may be left on AM25.

これ以降は、第１実施例の図１１〜１６の工程を実施する。   Thereafter, the steps of FIGS. 11 to 16 of the first embodiment are performed.

本実施例では、局所コンタクトプラグ１５ＡとＡＭ２５の形成工程を同時に行うことができる。このため、第１実施例のようにＡＭを形成するための追加の工程を設ける必要がなく、生産コストを低減することができる。   In the present embodiment, the formation process of the local contact plug 15A and the AM 25 can be performed simultaneously. For this reason, it is not necessary to provide an additional process for forming the AM as in the first embodiment, and the production cost can be reduced.

１ 素子
２ 半導体基板
２ａ 主面
２ｂ 裏面
３ 絶縁リング
４ 素子分離領域
５ 第１の層間絶縁膜
６ 第２の層間絶縁膜
７ コンタクトプラグ
８ａ、８ｂ 局所配線
９ 第３の層間絶縁膜
１０ 第４の層間絶縁膜
１１ 酸窒化シリコン膜（ＳｉＯＮ）
１２ ポリイミド膜
１３ シード膜
１４Ａ 第１配線
１４Ｂ 第２配線
１４Ｃ 第３配線
１５Ａ 局所コンタクトプラグ
１５Ｂ 第１コンタクトプラグ
１５Ｃ 第２コンタクトプラグ
１６ 銅バンプ
１７ Ｎｉ膜
１８ Ａｕ膜
２０ チップ領域
２１ フォトレジスト
２２ 接着剤
２４ 支持基板
２５ アライメントマーク（ＡＭ）
２６ 窒化シリコン膜
２７ 貫通孔
２８ａ バリア膜
２８ｂ シード膜
２９ 銅バンプ
３０ フォトレジストパターン
３１ 半田膜（ＳｎＡｇ膜）
３２ａ、３２ｂ 半導体チップ
３５ アンダーフィル
３７ モールドレジン
３８ ソルダーボール
３９ パッケージ基板
４１ 有効ショット領域
４２ 有効ショット領域
４５、４８ フォトレジストパターン
４９ 第３の開口
５０ 第１の開口
５１ 第２の開口
Ｘ 素子領域
Ｙ 貫通電極領域 DESCRIPTION OF SYMBOLS 1 Element 2 Semiconductor substrate 2a Main surface 2b Back surface 3 Insulation ring 4 Element isolation region 5 1st interlayer insulation film 6 2nd interlayer insulation film 7 Contact plug 8a, 8b Local wiring 9 3rd interlayer insulation film 10 4th Interlayer insulation film 11 Silicon oxynitride film (SiON)
12 polyimide film 13 seed film 14A first wiring 14B second wiring 14C third wiring 15A local contact plug 15B first contact plug 15C second contact plug 16 copper bump 17 Ni film 18 Au film 20 chip region 21 photoresist 22 adhesive 24 Support substrate 25 Alignment mark (AM)
26 Silicon nitride film 27 Through hole 28a Barrier film 28b Seed film 29 Copper bump 30 Photoresist pattern 31 Solder film (SnAg film)
32a, 32b Semiconductor chip 35 Underfill 37 Mold resin 38 Solder ball 39 Package substrate 41 Effective shot region 42 Effective shot region 45, 48 Photoresist pattern 49 Third opening 50 First opening 51 Second opening X Element region Y Through electrode area

Claims (13)

半導体装置が形成される有効ショット領域と前記半導体装置が形成されない非有効ショット領域と、を主面に有する半導体基板を用いた半導体装置の製造方法であって、
前記非有効ショット領域の前記主面又は前記主面よりも上方にアライメントマークを形成する工程と、
前記半導体基板の前記主面に対して反対側の裏面の方から前記半導体基板をエッチングすることにより、前記アライメントマークが形成された位置に対応する開口を形成する工程と、
前記アライメントマークを用いて、前記半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、前記有効ショット領域の前記半導体基板内に、貫通電極の第１の部分を露出させる貫通孔を形成する工程と、
前記貫通孔内に貫通電極の第２の部分を形成する工程と、
を有する半導体装置の製造方法。 A method for manufacturing a semiconductor device using a semiconductor substrate having an effective shot region in which a semiconductor device is formed and an ineffective shot region in which the semiconductor device is not formed on a main surface,
Forming an alignment mark above the main surface or the main surface of the ineffective shot region;
Etching the semiconductor substrate from the back side opposite to the main surface of the semiconductor substrate to form an opening corresponding to the position where the alignment mark is formed;
The alignment mark is used to align the configuration pattern of the semiconductor device formed in the semiconductor substrate with the exposure mask pattern, and the first through electrode is formed in the semiconductor substrate in the effective shot region. Forming a through hole exposing the portion of
Forming a second portion of the through electrode in the through hole;
A method for manufacturing a semiconductor device comprising: 前記開口を形成する工程では、
前記アライメントマークが露出するように前記開口を形成する、請求項１に記載の半導体装置の製造方法。 In the step of forming the opening,
The method of manufacturing a semiconductor device according to claim 1, wherein the opening is formed so that the alignment mark is exposed. 前記開口を形成する工程では、
前記開口の底面と前記アライメントマークの上面間のウェハの膜厚が１５μｍ以下となるように前記開口を形成する、請求項１に記載の半導体装置の製造方法。 In the step of forming the opening,
The method for manufacturing a semiconductor device according to claim 1, wherein the opening is formed so that a film thickness of a wafer between a bottom surface of the opening and an upper surface of the alignment mark is 15 μm or less. 前記アライメントマークを形成する工程では、
前記半導体基板の主面にアライメントマークを形成する、請求項１〜３の何れか1項に記載の半導体装置の製造方法。 In the step of forming the alignment mark,
The method for manufacturing a semiconductor device according to claim 1, wherein an alignment mark is formed on a main surface of the semiconductor substrate. 前記半導体基板の主面上には更に層間絶縁膜が設けられ、
前記アライメントマークを形成する工程では、
前記層間絶縁膜内に前記アライメントマークを形成する、請求項１〜３の何れか1項に記載の半導体装置の製造方法。 An interlayer insulating film is further provided on the main surface of the semiconductor substrate,
In the step of forming the alignment mark,
The method for manufacturing a semiconductor device according to claim 1, wherein the alignment mark is formed in the interlayer insulating film. 前記アライメントマークを形成する工程では、
導電材料からなる前記アライメントマークを形成する、請求項５に記載の半導体装置の製造方法。 In the step of forming the alignment mark,
The method of manufacturing a semiconductor device according to claim 5, wherein the alignment mark made of a conductive material is formed. 前記開口を形成する工程では、
開口幅が２００μｍ以上の前記開口を形成する、請求項１〜６の何れか1項に記載の半導体装置の製造方法。 In the step of forming the opening,
The method for manufacturing a semiconductor device according to claim 1, wherein the opening having an opening width of 200 μm or more is formed. 前記貫通孔を形成する工程では、
可視光を用いて前記半導体装置の構成パターンと露光用マスクパターンとの位置合わせを行う、請求項１〜７の何れか1項に記載の半導体装置の製造方法。 In the step of forming the through hole,
The method for manufacturing a semiconductor device according to claim 1, wherein the alignment of the configuration pattern of the semiconductor device and the mask pattern for exposure is performed using visible light. 前記アライメントマークを形成する工程と、前記開口を形成する工程の間に更に、
前記半導体基板の主面側に、支持基板を貼り付ける工程と、
前記半導体基板の裏面の方から、前記半導体基板を薄膜化する工程と、
を有する、請求項１〜８の何れか１項に記載の半導体装置の製造方法。 Further, between the step of forming the alignment mark and the step of forming the opening,
A step of attaching a support substrate to the main surface side of the semiconductor substrate;
From the back side of the semiconductor substrate, the step of thinning the semiconductor substrate;
The manufacturing method of the semiconductor device of any one of Claims 1-8 which has these. 前記開口を形成する工程より前に更に、
前記半導体基板の主面に絶縁リングを形成する工程を有し、
前記半導体基板を薄膜化する工程では、
前記絶縁リングが露出するように前記半導体基板を薄膜化する、請求項９に記載の半導体装置の製造方法。 Prior to the step of forming the opening,
Forming an insulating ring on the main surface of the semiconductor substrate;
In the step of thinning the semiconductor substrate,
The method of manufacturing a semiconductor device according to claim 9, wherein the semiconductor substrate is thinned so that the insulating ring is exposed. 前記貫通電極の第２の部分を形成する工程の後に更に、
前記半導体基板をダイシングして半導体チップを形成する工程と、
前記半導体チップをマウントする工程と、
を有する、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。 After the step of forming the second portion of the through electrode,
Forming a semiconductor chip by dicing the semiconductor substrate;
Mounting the semiconductor chip;
The manufacturing method of the semiconductor device of any one of Claims 1-10 which has these. 前記アライメントマークを形成する工程では、複数のマークの個々を、幅が１〜３μｍ、長さが５〜１０μｍとなるように形成し、かつ、ピッチが２〜６μｍとなるように形成する、請求項１〜１１の何れか1項に記載の半導体装置の製造方法。   In the step of forming the alignment mark, each of the plurality of marks is formed to have a width of 1 to 3 μm, a length of 5 to 10 μm, and a pitch of 2 to 6 μm. Item 12. The method for manufacturing a semiconductor device according to any one of Items 1 to 11. 前記アライメントマークを形成する工程では、
複数の前記非有効ショット領域にアライメントマークを形成する、請求項１〜１２の何れか1項に記載の半導体装置の製造方法。 In the step of forming the alignment mark,
The method of manufacturing a semiconductor device according to claim 1, wherein alignment marks are formed in a plurality of the non-effective shot regions.
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JP2017208411A (en) * 2016-05-17 2017-11-24 トヨタ自動車株式会社 Manufacturing method for semiconductor device
CN109979807A (en) * 2017-12-28 2019-07-05 富士电机株式会社 The manufacturing method of semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160022658A (en) * 2014-08-20 2016-03-02 삼성전자주식회사 Semiconductor device and fabricating method for thereof
KR102288381B1 (en) * 2014-08-20 2021-08-09 삼성전자주식회사 Semiconductor device and fabricating method for thereof
JP2017208411A (en) * 2016-05-17 2017-11-24 トヨタ自動車株式会社 Manufacturing method for semiconductor device
CN109979807A (en) * 2017-12-28 2019-07-05 富士电机株式会社 The manufacturing method of semiconductor device

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