JP2013062281A - Semiconductor inspection device and semiconductor inspection method - Google Patents
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Abstract
Description
本発明は、半導体検査装置、および半導体検査方法に関し、特に、半導体基板に形成した複数の半導体チップに対してスクリーニングを行なう半導体検査装置および半導体検査方法に関する。 The present invention relates to a semiconductor inspection apparatus and a semiconductor inspection method, and more particularly to a semiconductor inspection apparatus and a semiconductor inspection method for screening a plurality of semiconductor chips formed on a semiconductor substrate.
１枚の半導体基板に対して複数のプロセスを行なうことで、複数の半導体チップを形成することができる。形成した半導体チップには、一般的に、正常に動作しない不良品がある割合で含まれる。これらの不良品を市場に流出するのを防止するために、形成した複数の半導体チップに対して、良品か不良品かを選別するスクリーニングが行なわれていた。特に、従来から、半導体チップに対して、電気的なスクリーニングが行なわれていた。 A plurality of semiconductor chips can be formed by performing a plurality of processes on one semiconductor substrate. The formed semiconductor chip generally includes a defective product that does not operate normally. In order to prevent these defective products from flowing into the market, screening is performed for selecting a good product or a defective product for a plurality of formed semiconductor chips. In particular, conventionally, electrical screening has been performed on semiconductor chips.
また、半導体チップの不具合（故障）を解析する方法として、電気的な解析方法以外に、特許文献１，２に開示してあるように半導体チップからの発光を解析することで、不具合の箇所を特定する方法が開発されている。
Further, as a method of analyzing a failure (failure) of a semiconductor chip, in addition to an electrical analysis method, the light emission from the semiconductor chip is analyzed as disclosed in
しかし、半導体チップに形成される回路パターンは、微細加工技術などの発展に伴い、集積度が増し、大規模化している。そのため、半導体チップの回路パターンの不具合すべてを、電気的なスクリーニングで検出することができず、当該スクリーニングで検出することができる回路パターンの不具合の割合（カバレッジ）は低下している。また、大規模な回路パターンに対して電気的なスクリーニングを行なうには、回路パターンに印加するテストパターンも長く複雑なパターンにする必要があり、当該テストパターンを作成するための時間とコストが増加する。 However, the circuit pattern formed on the semiconductor chip has been increased in scale and scaled up with the development of microfabrication technology and the like. For this reason, all defects in the circuit pattern of the semiconductor chip cannot be detected by electrical screening, and the ratio (coverage) of defects in the circuit pattern that can be detected by the screening is reduced. In addition, in order to perform electrical screening on a large-scale circuit pattern, the test pattern applied to the circuit pattern also needs to be a long and complex pattern, which increases the time and cost for creating the test pattern. To do.
それゆえに、本発明は、上記問題点を解決するためになされたものであり、テストパターンを長く複雑なパターンにする必要がなく、スクリーニングで検出することができる回路パターンの不具合の割合を増やすことができる半導体検査装置、および半導体検査方法を提供することを目的とする。 Therefore, the present invention has been made to solve the above-mentioned problems, and it is not necessary to make the test pattern long and complicated, and the ratio of circuit pattern defects that can be detected by screening is increased. An object of the present invention is to provide a semiconductor inspection apparatus and a semiconductor inspection method capable of performing the above.
上記課題を解決するために、本発明は、半導体基板に形成した複数の半導体チップに対してスクリーニングを行なう半導体検査装置である。半導体検査装置は、ステージと、プローブと、テスタ部と、光検出部と、発光解析部と、制御部と、異常判定部とを備えている。ステージは、半導体基板を保持する。プローブは、ステージに保持した半導体基板の一方の面に形成した回路パターンに、電気的に接触させる。テスタ部は、プローブを介して、電気的なスクリーニングを行なうためのテストパターンを回路パターンに印加し、印加した前記テストパターンに基づく回路パターンからの出力信号を検出する。光検出部は、光学的なスクリーニングを行なうために、プローブを介して、回路パターンに印加した電気信号に基づく発光を、半導体基板の他方の面側から検出する。発光解析部は、光検出部で検出した発光を解析する。制御部は、電気的なスクリーニングおよび光学的なスクリーニングを行なうために、ステージ、テスタ部および発光解析部を制御する。異常判定部は、テスタ部で検出した出力信号に基づき、回路パターンの不具合を判断し、発光解析部で解析した発光に基づき、回路パターンの不具合を判断して、半導体チップの異常を判定する。 In order to solve the above problems, the present invention is a semiconductor inspection apparatus that performs screening on a plurality of semiconductor chips formed on a semiconductor substrate. The semiconductor inspection apparatus includes a stage, a probe, a tester unit, a light detection unit, a light emission analysis unit, a control unit, and an abnormality determination unit. The stage holds the semiconductor substrate. The probe is brought into electrical contact with a circuit pattern formed on one surface of the semiconductor substrate held on the stage. The tester unit applies a test pattern for performing electrical screening to the circuit pattern via the probe, and detects an output signal from the circuit pattern based on the applied test pattern. The optical detection unit detects light emission based on an electric signal applied to the circuit pattern via the probe from the other surface side of the semiconductor substrate in order to perform optical screening. The light emission analysis unit analyzes the light emission detected by the light detection unit. The control unit controls the stage, the tester unit, and the light emission analysis unit in order to perform electrical screening and optical screening. The abnormality determination unit determines a defect in the circuit pattern based on the output signal detected by the tester unit, and determines a defect in the circuit pattern based on the light emission analyzed by the light emission analysis unit.
本発明に係る半導体装置は、半導体チップの回路パターンに対して、電気的なスクリーニングおよび光学的なスクリーニングを行なうことが可能であるので、テストパターンを長く複雑なパターンにする必要がなく、スクリーニングで検出することができる回路パターンの不具合の割合を増やすことができる。 Since the semiconductor device according to the present invention can perform electrical screening and optical screening on the circuit pattern of the semiconductor chip, the test pattern does not need to be a long and complicated pattern. The percentage of circuit pattern defects that can be detected can be increased.
以下、本発明に係る実施の形態について図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体検査装置の構成を示す概略図である。図１に示す半導体検査装置１０は、たとえばＬＳＩ（Large Scale Integration）などの半導体チップを製造する製造ラインに設けられ、半導体チップ（以下、単にチップとも言う）をオンラインで良品か不良品かを選別するスクリーニングを行なう装置である。半導体検査装置１０は、大きく分けて、測定を行なう測定部１０ａと、測定部１０ａの制御、および測定した結果の解析を行なう解析部１０ｂとを含んでいる。
Hereinafter, embodiments according to the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a schematic diagram showing a configuration of a semiconductor inspection apparatus according to Embodiment 1 of the present invention. A
測定部１０ａは、ウェハ（半導体基板）１を保持するステージ２、プローブガード３、プローブ４、光検出部５を含んでいる。ステージ２は、ウェハ１を載置し、固定するとともに、ウェハ１の図中下面側からウェハ１に形成した複数のチップからの発光を検出することができるように、石英ガラス２１を設けてある。プローブガード３が、プローブ４を支持するとともに、解析部１０ｂに接続され、プローブ４からチップに印加するテストパターンや、チップから検出した出力信号の入出力を行なう。
The
プローブ４は、ステージ２に保持したウェハ１図中上面に形成した回路パターンと電気的に接触し、チップの回路パターンへテストパターンを印加し、チップからの出力信号の検出を行なう。光検出部５は、後述する発光テストにおいて、チップの回路パターンに印加した電気信号に基づく発光を、ウェハ１の図中下面側から検出する。光検出部５は、ＣＣＤ（Charge Coupled Device）センサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサなどの撮像素子を用いる。そのため、光検出部５は、チップの回路パターンのどの位置で発光が生じているかの位置情報も含めて検出することができる。
The probe 4 is in electrical contact with a circuit pattern formed on the upper surface of the wafer 1 in FIG. 1 held on the
解析部１０ｂは、コンピュータや記憶装置などで構成され、ソフトウェアに含まれるプログラムを実行することにより、スクリーニングに必要な測定部１０ａの制御および測定部１０ａで検出した結果の解析を行なうことができる。
The
図２は、本発明の実施の形態１に係る半導体検査装置の構成を示すブロック図である。図２に示す半導体検査装置１０は、測定部１０ａと、解析部１０ｂとを含んでいる。測定部１０ａは、ステージ２、プローブガード３、プローブ４、光検出部５を含んでいる。解析部１０ｂは、発光解析部６、主制御部７、テスタ部８、異常判定部９を含んでいる。
FIG. 2 is a block diagram showing a configuration of the semiconductor inspection apparatus according to the first embodiment of the present invention. A
発光解析部６は、光検出部５で検出した発光の解析を行なう。たとえば、発光解析部６は、光検出部５で検出した発光パターンの画像を二値（白黒）の画像に変換する処理や、発光パターンの画像に含まれる複数の発光点を輝度の明暗順に並べたヒストグラムを作成する処理を行なう。
The light emission analysis unit 6 analyzes the light emission detected by the
主制御部７は、スクリーニングを行なうために、ステージ２、テスタ部８および発光解析部を制御する。ここで、半導体検査装置１０が行なうスクリーニングには、電気的なスクリーニングと、光学的なスクリーニングとが含まれている。電気的なスクリーニング（以下、電気テストとも言う）は、ＤＣテスト、ＡＣテスト、および機能テストの３つのテストを含み、プローブ４で印加したテストパターンによってチップの回路パターンに生じる電気的な変化を出力信号として検出して良品か不良品かを選別する処理である。
The main control unit 7 controls the
ＤＣテストは、電圧値、電流値などのＤＣ（直流）項目について行なうテストである。ＡＣテストは、信号伝搬の遅延時間などのＡＣ（交流）項目について行なうテストである。機能テストは、チップに形成した論理回路が正しく動作することを確認するためのテストである。半導体検査装置１０は、これらの電気テストを行なうことで、チップの回路パターンに断線、短絡、高抵抗の不具合が存在することを判断することができ、チップを異常（不良品）と判定することができる。
The DC test is a test performed on DC (direct current) items such as a voltage value and a current value. The AC test is a test performed on AC (alternating current) items such as a signal propagation delay time. The function test is a test for confirming that the logic circuit formed on the chip operates correctly. By performing these electrical tests, the
光学的なスクリーニング（以下、発光テストとも言う）は、チップの回路パターンに電気信号を印加したときに、当該回路パターンの断線、短絡、高抵抗の不良箇所で生じる発光を検出することで、良品か不良品かを選別する処理である。発光テストの詳しい原理については、後段で詳しく説明する。 Optical screening (hereinafter also referred to as “emission test”) is a non-defective product by detecting light emission that occurs when a circuit pattern on a chip is disconnected, short-circuited, or defective in high resistance. This is a process of selecting whether the product is defective or defective. The detailed principle of the light emission test will be described in detail later.
テスタ部８は、プローブ４を介して、電気テストを行なうためのテストパターンを回路パターンに印加し、印加したテストパターンに基づく回路パターンからの出力信号を検出する。また、テスタ部８は、検出した出力信号を異常判定部９に出力する。さらに、テスタ部８は、プローブ４を介して、発光テストを行なうための電気信号を回路パターンに印加する。
The
異常判定部９は、テスタ部８で検出した出力信号に基づき、回路パターンの不具合を判断して、チップの異常を判定する。具体的に、異常判定部９は、たとえばＤＣテストの場合、出力信号の電圧値が所定の閾値電圧以上であるか否かにより、回路パターンの不具合を判断して、チップの異常を判定する。また、異常判定部９は、たとえばＡＣテストの場合、テストパターンで入力した信号に対する出力信号の遅延時間が所定の閾値時間以上であるか否かにより、回路パターンの不具合を判断して、チップの異常を判定する。さらに、異常判定部９は、たとえば機能テストの場合、テストパターンで入力した信号に基づく論理演算の結果と出力信号の論理結果とが一致しているか否かにより、回路パターンの不具合を判断して、チップの異常を判定する。
The abnormality determination unit 9 determines a chip abnormality by determining a defect in the circuit pattern based on the output signal detected by the
また、異常判定部９は、発光解析部６で解析した発光に基づき、回路パターンの不具合を判断して、チップの異常を判定する。発光解析部６で解析した発光に基づく、チップの異常判定については、後段で詳しく説明する。 Further, the abnormality determination unit 9 determines a chip abnormality by determining a defect in the circuit pattern based on the light emission analyzed by the light emission analysis unit 6. Chip abnormality determination based on light emission analyzed by the light emission analysis unit 6 will be described in detail later.
次に、発光テストの詳しい原理について説明する。図３は、発光テストの詳しい原理を説明するための概略図である。図３（ａ）は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたインバータ回路の入力信号線が断線した場合の発光を説明するための概略図である。図３（ａ）に示すように、インバータ回路の入力信号線に断線が存在する場合、インバータ回路の入力信号線がフローティング状態となり、電源と接地との間に貫通電流が流れ、インバータ回路（より具体的にはＮＭＯＳ）に発光が生じる。 Next, the detailed principle of the light emission test will be described. FIG. 3 is a schematic diagram for explaining the detailed principle of the light emission test. FIG. 3A is a schematic diagram for explaining light emission when an input signal line of an inverter circuit using CMOS (Complementary Metal Oxide Semiconductor) is disconnected. As shown in FIG. 3A, when the input signal line of the inverter circuit is disconnected, the input signal line of the inverter circuit is in a floating state, a through current flows between the power source and the ground, and the inverter circuit (more Specifically, light emission occurs in NMOS).
図３（ｂ）は、ＣＭＯＳを用いたインバータ回路の出力信号線が短絡した場合の発光を説明するための概略図である。図３（ｂ）に示すように、インバータ回路の出力信号線に短絡が存在する場合、インバータ回路の入力信号線にＨレベルの信号を入力すると、インバータ回路のＮＭＯＳがオン状態となり、出力信号線の短絡部分を介してＮＭＯＳに貫通電流が流れ、ＮＭＯＳに発光が生じる。 FIG. 3B is a schematic diagram for explaining light emission when the output signal line of the inverter circuit using the CMOS is short-circuited. As shown in FIG. 3B, when a short circuit exists in the output signal line of the inverter circuit, when an H level signal is input to the input signal line of the inverter circuit, the NMOS of the inverter circuit is turned on, and the output signal line A through current flows through the NMOS through the short-circuited portion, and light emission occurs in the NMOS.
図３（ｃ）は、ＣＭＯＳを用いたインバータ回路の入力信号線が高抵抗である場合の発光を説明するための概略図である。図３（ｃ）に示すように、インバータ回路の入力信号線が高抵抗である場合、インバータ回路の入力信号線に矩形波（電圧が繰返し変化する信号）信号を入力すると、入力信号線が高抵抗であるためインバータ回路に入力する矩形波信号がなまる。そのため、ＣＭＯＳの入力電圧が中間電位となる時間が長くなり、電源と接地との間に貫通電流が流れ、インバータ回路（より具体的にはＮＭＯＳ）に発光が生じる。 FIG. 3C is a schematic diagram for explaining light emission when the input signal line of the inverter circuit using CMOS has a high resistance. As shown in FIG. 3C, when the input signal line of the inverter circuit has a high resistance, when a rectangular wave (signal whose voltage changes repeatedly) is input to the input signal line of the inverter circuit, the input signal line becomes high. Since it is a resistor, the rectangular wave signal input to the inverter circuit is rounded. Therefore, the time during which the input voltage of the CMOS becomes an intermediate potential is lengthened, a through current flows between the power supply and the ground, and light emission occurs in the inverter circuit (more specifically, NMOS).
半導体検査装置１０は、チップの回路パターンに、断線、短絡、高抵抗の不具合の箇所を含み、上述した原理が成立する箇所がある場合、当該箇所で生じる発光を光検出部５で検出することで、回路パターンの不具合を検出することができる。
If the circuit pattern of the chip includes a location where the chip is broken, short-circuited, or has a high resistance, and there is a location where the above-described principle is established, the
しかし、電気テストでは、たとえば、１０億個のインバータ回路で構成した回路パターンのチップにおいて、１個のインバータ回路に不具合が生じても、測定のバラツキなのか、不良品なのかを区別することはできない。具体的に、正常な１個のインバータ回路からリークする電流量が１ｐＡの場合、チップ全体では１ｐＡ×１０億個＝１ｍＡがスタンバイ電流として検出されることになる。異常な１個のインバータ回路からリークする電流量が、正常な１個のインバータ回路からリークする電流量の百万倍の１μＡであっても、チップ全体から測定できる電流量の変化はスタンバイ電流の千分の一程度であるため、測定のバラツキなのか、不良品なのかを区別することはできない。 However, in an electrical test, for example, in a circuit pattern chip composed of 1 billion inverter circuits, even if a failure occurs in one inverter circuit, it is not possible to distinguish between measurement variations and defective products. Can not. Specifically, when the amount of current leaked from one normal inverter circuit is 1 pA, 1 pA × 1 billion = 1 mA is detected as the standby current in the entire chip. Even if the amount of current leaking from one abnormal inverter circuit is 1 μA, which is 1 million times the amount of current leaking from one normal inverter circuit, the change in the amount of current that can be measured from the entire chip is the standby current Since it is about one-thousandth, it is impossible to distinguish between measurement variations and defective products.
半導体検査装置１０では、光検出部５を用いて、断線、短絡、高抵抗の不具合の箇所からの発光を直接検出するので、チップの回路パターンに、断線、短絡、高抵抗の不具合の箇所が含まれているか否かを確実に検出することができる。
In the
図４は、スクリーニングで検出することができる回路パターンの不具合の範囲を模式的に示したベン図である。図４に示す（Ｉ）の範囲が、電気テストのみで検出することができる回路パターンの断線、短絡、高抵抗の不具合を模式的に示した範囲である。（ＩＩ）の範囲が、発光テストのみで検出することができる回路パターンの断線、短絡、高抵抗の不具合を模式的に示した範囲である。（ＩＩＩ）の範囲が、電気テストでも、発光テストでも検出することができる回路パターンの断線、短絡、高抵抗の不具合を模式的に示した範囲である。 FIG. 4 is a Venn diagram schematically showing the range of defects in circuit patterns that can be detected by screening. The range of (I) shown in FIG. 4 is a range schematically showing defects in circuit pattern disconnection, short circuit, and high resistance that can be detected only by an electrical test. The range of (II) is the range which showed typically the malfunction of the circuit pattern disconnection, short circuit, and high resistance which can be detected only by a light emission test. The range of (III) is a range schematically showing defects in circuit pattern disconnection, short circuit, and high resistance that can be detected in both an electrical test and a light emission test.
半導体検査装置１０は、図４に示すように、光検出部５を用いて発光テストを行なうことで、（ＩＩ）の範囲にある回路パターンの断線、短絡、高抵抗の不具合を検出することが可能となり、（ＩＩ）の範囲だけスクリーニングで検出することができる回路パターンの不具合の割合を増やすことができる。なお、図４に示す（ＩＶ）の範囲は、電気テストと、発光テストとを用いても検出することができない回路パターンの断線、短絡、高抵抗の不具合を模式的に示した範囲である。
As shown in FIG. 4, the
次に、半導体検査装置１０で、チップの回路パターンをスクリーニングする場合の方法について説明する。図５は、本発明の実施の形態１に係る半導体検査装置１０のスクリーニング方法を説明するためのフローチャートである。まず、図５に示すステップＳ５０１で、半導体検査装置１０が、電気テストのＤＣテストを行ないながら、発光テストを行なう。つまり、半導体検査装置１０は、ＤＣテストで回路パターンに印加するテストパターンにより、図３（ａ）で示した断線した箇所，または図３（ｂ）で示した短絡した箇所からの発光を発光テストとして検出する。
Next, a method for screening a circuit pattern of a chip with the
さらに、ステップＳ５０２で、半導体検査装置１０が、電気テストの機能テストを行ないながら、発光テストを行なう。つまり、半導体検査装置１０は、機能テストで回路パターンに印加するテストパターン（特に矩形波）により、図３（ｃ）で示した高抵抗の箇所からの発光を発光テストとして検出する。
Further, in step S502, the
また、ステップＳ５０３で、半導体検査装置１０が、電気テストのＡＣテストを行ないながら、発光テストを行なう。つまり、半導体検査装置１０は、ＡＣテストで回路パターンに印加するテストパターン（特に交流波）により、図３（ｃ）で示した高抵抗の箇所からの発光を発光テストとして検出する。
In step S503, the
また、図５に示したフローチャートは一例であり、ステップＳ５０１、Ｓ５０２、Ｓ５０３の順序を入替えて実施してもよい。さらに、先行して実施するテストにおいて、不合格となったチップに対しては、後続で実施するテストを省略してもよい。その場合、先行して実施するテストにおいて、より多くの不良品を検出することができれば、後続のテストにおいて実施するチップ数を減らすことが可能となり、スクリーニング全体に費やすタスク時間を短縮できる場合がある。また、各テストに費やされるチップあたりのタスク時間がそれぞれ異なるため、各テストの順番を入れ替えることでスクリーニングテスト全体に費やすタスク時間を短縮できる場合がある。 Further, the flowchart shown in FIG. 5 is an example, and the order of steps S501, S502, and S503 may be changed. Furthermore, subsequent tests may be omitted for chips that have failed in the preceding test. In that case, if more defective products can be detected in the preceding test, it is possible to reduce the number of chips to be executed in the subsequent test, and the task time spent for the entire screening may be shortened. . Further, since the task time per chip spent for each test is different, the task time spent for the entire screening test may be shortened by changing the order of each test.
図５に示すように、本発明の実施の形態１に係る半導体検査装置１０のスクリーニング方法では、電気テストで回路パターンに印加するテストパターンを利用して発光テストを行なうので、発光テストを行なうためのテストパターンを別途作成する必要がない。また、本発明の実施の形態１に係る半導体検査装置１０のスクリーニング方法では、電気テストと、発光テストとを平行して行なうことができるので、スクリーニングを行なうためのタスク時間を短縮することができる。なお、発光テストで回路パターンに印加する電気信号を含むように、電気テストで回路パターンに印加するテストパターンを作成してもよい。
As shown in FIG. 5, in the screening method of
本発明の実施の形態１に係る半導体検査装置１０のスクリーニング方法は、図５に示すように電気テストと、発光テストとを平行して行なう場合に限定されるものではなく、電気テストと、発光テストとを別々に行なってもよい。図６は、本発明の実施の形態１に係る半導体検査装置１０の別のスクリーニング方法を説明するためのフローチャートである。
The screening method of the
まず、図６に示すステップＳ６０１で、半導体検査装置１０が、電気テストのＤＣテストを行なう。さらに、ステップＳ６０２で、半導体検査装置１０が、電気テストの機能テストを行なう。また、ステップＳ６０３で、半導体検査装置１０が、電気テストのＡＣテストを行なう。最後に、ステップＳ６０４で、半導体検査装置１０が、発光テストを行なう。ステップＳ６０４の発光テストでは、図３（ａ）で示した断線した箇所，または図３（ｂ）で示した短絡した箇所から発光するように電気信号（電圧値が一定の信号）を回路パターンに印加する。また、ステップＳ６０４の発光テストでは、図３（ｃ）で示した高抵抗の箇所から発光するように矩形波の電気信号を回路パターンに印加する。
First, in step S601 shown in FIG. 6, the
図６に示すように、本発明の実施の形態１に係る半導体検査装置１０の別のスクリーニング方法では、電気テストと、発光テストとを別々に行なうので、発光テストに最適な電気信号を回路パターンに印加することが可能となり、より精度よく回路パターンの断線、短絡、高抵抗の不具合を検出することができる。なお、発光テストは、電気テストを行なった全てのチップに対して行なっても、電気テストを合格したチップに対して行なってもよい。
As shown in FIG. 6, in another screening method of the
また、図６に示したフローチャートは一例であり、ステップＳ６０１、Ｓ６０２、Ｓ６０３、Ｓ６０４の順序を入替えて実施してもよい。さらに、先行して実施するテストにおいて、不合格となったチップに対しては、後続で実施するテストを省略してもよい。その場合、先行して実施するテストにおいて、より多くの不良品を検出することができれば、後続のテストにおいて実施するチップ数を減らすことが可能となり、スクリーニング全体に費やすタスク時間を短縮できる場合がある。また、各テストに費やされるチップあたりのタスク時間がそれぞれ異なるため、各テストの順番を入れ替えることでスクリーニングテスト全体に費やすタスク時間を短縮できる場合がある。 Moreover, the flowchart shown in FIG. 6 is an example, and the order of steps S601, S602, S603, and S604 may be changed. Furthermore, subsequent tests may be omitted for chips that have failed in the preceding test. In that case, if more defective products can be detected in the preceding test, it is possible to reduce the number of chips to be executed in the subsequent test, and the task time spent for the entire screening may be shortened. . Further, since the task time per chip spent for each test is different, the task time spent for the entire screening test may be shortened by changing the order of each test.
次に、図６に示したスクリーニング方法において、異常判定部９が、チップの回路パターンに断線、短絡、高抵抗の不具合があると判断して、チップの異常を判定する方法についてさらに詳しく説明する。図７は、本発明の実施の形態１に係る半導体検査装置１０の異常判定部９が電気テストについて判定する方法を説明するためのフローチャートである。図７に示すスクリーニング方法では、電気テストを合格したチップに対して発光テストを行なう場合について説明する。
Next, in the screening method shown in FIG. 6, the abnormality determination unit 9 determines that there is a defect in the circuit pattern of the chip, such as disconnection, short circuit, or high resistance, and more specifically describes a method of determining the chip abnormality. . FIG. 7 is a flowchart for explaining a method by which abnormality determination unit 9 of
まず、図７に示すステップＳ７０１で、ｎ個のチップが形成され基板がｍ枚ある場合に、異常判定部９が、第１番目の基板の電気テストの結果をテスタ部８の記憶部（図示せず）から読出す。さらに、ステップＳ７０２で、異常判定部９は、読出した結果から、第１番目のチップの電気テストの結果を取出す。 First, in step S701 shown in FIG. 7, when n chips are formed and there are m substrates, the abnormality determination unit 9 stores the result of the electrical test of the first substrate in the storage unit (see FIG. Read from (not shown). Further, in step S702, the abnormality determination unit 9 extracts the result of the electrical test of the first chip from the read result.
次に、ステップＳ７０３で、異常判定部９は、取出した電気テストの結果とＤＣテストの判定基準とを比較し、ＤＣテストに合格であるか否かを判定する。異常判定部９は、ＤＣテストに合格であると判断した場合（ステップＳ７０３：ＹＥＳ）、機能テストに合格であるか否かを判定する（ステップＳ７０４）。異常判定部９は、ＤＣテストに合格でないと判断した場合（ステップＳ７０３：ＮＯ）、処理を後述するステップＳ７０７に進める。 Next, in step S703, the abnormality determination unit 9 compares the extracted result of the electrical test with the determination criterion of the DC test, and determines whether or not the DC test is passed. If the abnormality determination unit 9 determines that the DC test is passed (step S703: YES), the abnormality determination unit 9 determines whether the function test is passed (step S704). If the abnormality determination unit 9 determines that the DC test is not passed (step S703: NO), the process proceeds to step S707 described later.
異常判定部９は、機能テストに合格であると判断した場合（ステップＳ７０４：ＹＥＳ）、ＡＣテストに合格であるか否かを判定する（ステップＳ７０５）。異常判定部９は、機能テストに合格でないと判断した場合（ステップＳ７０４：ＮＯ）、処理を後述するステップＳ７０７に進める。 If the abnormality determination unit 9 determines that the function test is passed (step S704: YES), the abnormality determination unit 9 determines whether the AC test is passed (step S705). If the abnormality determination unit 9 determines that the function test is not passed (step S704: NO), the process proceeds to step S707 described later.
異常判定部９は、ＡＣテストに合格であると判断した場合（ステップＳ７０５：ＹＥＳ）、当該チップを発光テストの対象チップに登録する（ステップＳ７０６）。異常判定部９は、ＡＣテストに合格でないと判断した場合（ステップＳ７０５：ＮＯ）、処理を後述するステップＳ７０７に進める。 When the abnormality determination unit 9 determines that the AC test is passed (step S705: YES), the abnormality determination unit 9 registers the chip as a target chip for the light emission test (step S706). If the abnormality determination unit 9 determines that the AC test is not passed (step S705: NO), the abnormality determination unit 9 proceeds to step S707 described later.
なお、図７に示したフローチャートは一例であり、ステップＳ７０３、Ｓ７０４、Ｓ７０５の順序を入替えて実施してもよい。発光テストは、ＤＣテスト、機能テスト、ＡＣテストの全てのテストを合格したチップに対してのみ実施するため、ステップＳ７０３、Ｓ７０４、Ｓ７０５の順序は順不同である。 Note that the flowchart shown in FIG. 7 is an example, and the order of steps S703, S704, and S705 may be changed. Since the light emission test is performed only on the chips that have passed all the tests of the DC test, the function test, and the AC test, the order of steps S703, S704, and S705 is in no particular order.
異常判定部９は、ステップＳ７０６で電気テストを合格したチップを発光テストの対象チップに登録した後、取出した電気テストの結果を消去する（ステップＳ７０７）。次に、異常判定部９は、取出した電気テストの結果が、第ｎ番目のチップの電気テストの結果であるか否かを判断する（ステップＳ７０８）。異常判定部９は、取出した電気テストの結果が、第ｎ番目のチップの電気テストの結果でないと判断した場合（ステップＳ７０８：ＮＯ）、次番目のチップの電気テストの結果を取出す（ステップＳ７１０）。 After registering the chip that has passed the electrical test in step S706 as the target chip for the light emission test, the abnormality determination unit 9 deletes the extracted electrical test result (step S707). Next, the abnormality determination unit 9 determines whether or not the result of the electrical test that has been taken out is the result of the electrical test of the nth chip (step S708). If the abnormality determination unit 9 determines that the result of the extracted electrical test is not the result of the electrical test of the nth chip (step S708: NO), the abnormality determination unit 9 extracts the result of the electrical test of the next chip (step S710). ).
異常判定部９は、取出した電気テストの結果が、第ｎ番目のチップの電気テストの結果であると判断した場合（ステップＳ７０８：ＹＥＳ）、テスタ部８の記憶部から読出した基板の電気テストの結果が、第ｍ番目の基板の電気テストの結果であるか否かを判断する（ステップＳ７０９）。異常判定部９は、読出した基板の電気テストの結果が、第ｍ番目の基板の電気テストの結果でないと判断した場合（ステップＳ７０９：ＮＯ）、次番目の基板の電気テストの結果を読出す（ステップＳ７１１）。異常判定部９は、読出した基板の電気テストの結果が、第ｍ番目の基板の電気テストの結果であると判断した場合（ステップＳ７０９：ＹＥＳ）、処理を終了する。
When the abnormality determination unit 9 determines that the result of the electrical test taken out is the result of the electrical test of the nth chip (step S708: YES), the electrical test of the substrate read from the storage unit of the
次に、異常判定部９が電気テストを合格したと判断したチップに対して、半導体検査装置１０が、発光テストを行なう場合の処理手順を説明する。図８は、本発明の実施の形態１に係る半導体検査装置１０が発光テストを行なう方法を説明するためのフローチャートである。
Next, a processing procedure in the case where the
まず、半導体検査装置１０は、図７に示すステップＳ７０６で登録した発光テストの対象チップのうち、最初に登録した基板（対象基板）をステージ２にセットする（ステップＳ８０１）。対象基板をステージ２にセットした後、半導体検査装置１０は、当該対象基板のうち、最初に登録したチップ（対象チップ）に光検出部５をアライメントする（ステップＳ８０２）。
First, the
半導体検査装置１０は、プローブ４を介して対象チップに電気信号を印加する（ステップＳ８０３）。光検出部５は、電気信号を印加することによって生じた回路パターンから発光を取得する（ステップＳ８０４）。
The
次に、半導体検査装置１０は、発光を取得したチップが、最後に登録した対象チップであるか否かを判断する（ステップＳ８０５）。半導体検査装置１０は、発光を取得したチップが、最後に登録した対象チップでないと判断した場合（ステップＳ８０５：ＮＯ）、次の対象チップに光検出部５をアライメントする（ステップＳ８０７）。
Next, the
半導体検査装置１０は、発光を取得したチップが、最後に登録した対象チップであると判断した場合（ステップＳ８０５：ＹＥＳ）、ステージ２にセットした対象基板が最後に登録した対象基板であるか否かを判断する（ステップＳ８０６）。半導体検査装置１０は、ステージ２にセットした対象基板が最後に登録した対象基板でないと判断した場合（ステップＳ８０６：ＮＯ）、次の対象基板をステージ２にセットする（ステップＳ８０８）。半導体検査装置１０は、ステージ２にセットした対象基板が最後に登録した対象基板であると判断した場合（ステップＳ８０６：ＹＥＳ）、処理を終了する。
If the
なお、図７および図８に示したフローチャートでは、電気テストを実施した後に発光テストを実施する例を示したが、電気テストを実施する前に発光テストを実施してもよい。具体的に、図９は、本発明の実施の形態１に係る半導体検査装置１０の異常判定部９が電気テストを実施する前に発光テストについて判定する方法を説明するためのフローチャートである。
7 and 8 show an example in which the light emission test is performed after the electrical test is performed, the light emission test may be performed before the electrical test is performed. Specifically, FIG. 9 is a flowchart for explaining a method for determining the light emission test before the abnormality determination unit 9 of the
まず、図９に示すステップＳ８１１で、ｎ個のチップが形成され基板がｍ枚ある場合に、異常判定部９が、第１番目の基板の発光テストの結果を発光解析部６の記憶部（図示せず）から読出す。さらに、ステップＳ８１２で、異常判定部９は、読出した結果から、第１番目のチップの発光テストの結果を取出す。 First, in step S811 shown in FIG. 9, when n chips are formed and there are m substrates, the abnormality determination unit 9 stores the result of the light emission test of the first substrate in the storage unit ( Read from (not shown). Further, in step S812, the abnormality determination unit 9 extracts the result of the light emission test of the first chip from the read result.
次に、ステップＳ８１３で、異常判定部９は、取出した発光テストの結果と発光テストの判定基準とを比較し、発光テストに合格であるか否かを判定する。異常判定部９は、発光テストに合格であると判断した場合（ステップＳ８１３：ＹＥＳ）、当該チップを電気テストの対象チップに登録する（ステップＳ８１４）。異常判定部９は、発光テストに合格でないと判断した場合（ステップＳ８１３：ＮＯ）、処理を後述するステップＳ８１５に進める。 Next, in step S813, the abnormality determination unit 9 compares the extracted light emission test result with the light emission test determination criteria, and determines whether or not the light emission test is passed. If the abnormality determination unit 9 determines that the light emission test is passed (step S813: YES), the abnormality determination unit 9 registers the chip as an electrical test target chip (step S814). If the abnormality determination unit 9 determines that the light emission test is not passed (step S813: NO), the process proceeds to step S815 described later.
異常判定部９は、ステップＳ８１４で発光テストを合格したチップを電気テストの対象チップに登録した後、取出した発光テストの結果を消去する（ステップＳ８１５）。次に、異常判定部９は、取出した発光テストの結果が、第ｎ番目のチップの発光テストの結果であるか否かを判断する（ステップＳ８１６）。異常判定部９は、取出した発光テストの結果が、第ｎ番目のチップの発光テストの結果でないと判断した場合（ステップＳ８１６：ＮＯ）、次番目のチップの発光テストの結果を取出す（ステップＳ８１８）。 After registering the chip that has passed the light emission test in step S814 as the target chip for the electrical test, the abnormality determination unit 9 deletes the extracted light emission test result (step S815). Next, the abnormality determination unit 9 determines whether or not the extracted light emission test result is the result of the light emission test of the nth chip (step S816). If the abnormality determination unit 9 determines that the result of the extracted light emission test is not the result of the light emission test of the nth chip (step S816: NO), the abnormality determination unit 9 extracts the result of the light emission test of the next chip (step S818). ).
異常判定部９は、取出した発光テストの結果が、第ｎ番目のチップの発光テストの結果であると判断した場合（ステップＳ８１６：ＹＥＳ）、発光解析部６の記憶部から読出した基板の発光テストの結果が、第ｍ番目の基板の発光テストの結果であるか否かを判断する（ステップＳ８１７）。異常判定部９は、読出した基板の発光テストの結果が、第ｍ番目の基板の発光テストの結果でないと判断した場合（ステップＳ８１７：ＮＯ）、次番目の基板の発光テストの結果を読出す（ステップＳ８１９）。異常判定部９は、読出した基板の発光テストの結果が、第ｍ番目の基板の発光テストの結果であると判断した場合（ステップＳ８１７：ＹＥＳ）、処理を終了する。 If the abnormality determination unit 9 determines that the result of the extracted light emission test is the result of the light emission test of the nth chip (step S816: YES), the light emission of the substrate read from the storage unit of the light emission analysis unit 6 It is determined whether or not the test result is the result of the light emission test of the mth substrate (step S817). If the abnormality determination unit 9 determines that the read result of the light emission test of the substrate is not the result of the light emission test of the mth substrate (step S817: NO), the abnormality determination unit 9 reads the result of the light emission test of the next substrate. (Step S819). When the abnormality determination unit 9 determines that the read result of the light emission test of the substrate is the result of the light emission test of the m-th substrate (step S817: YES), the process ends.
次に、図８に示した発光テストにおいて、異常判定部９が、チップの回路パターンに断線、短絡、高抵抗の不具合があると判断して、チップの異常を判定する方法についてさらに詳しく説明する。図１０は、本発明の実施の形態１に係る半導体検査装置１０の異常判定部９が発光テストについて判定する方法を説明するためのフローチャートである。
Next, in the light emission test shown in FIG. 8, the abnormality determination unit 9 determines that the circuit pattern of the chip has defects such as disconnection, short circuit, and high resistance and determines the abnormality of the chip in more detail. . FIG. 10 is a flowchart for explaining a method by which abnormality determination unit 9 of
まず、図１０に示すステップＳ９０１で、異常判定部９が、最初に登録した対象基板の発光テストの結果を発光解析部６の記憶部（図示せず）から読出す。さらに、ステップＳ９０２で、異常判定部９は、最初に登録した対象基板のうち、最初に登録した対象チップの発光テストの結果を、読出した結果から取出す。 First, in step S901 shown in FIG. 10, the abnormality determination unit 9 reads the result of the light emission test of the target substrate that is registered first from the storage unit (not shown) of the light emission analysis unit 6. Further, in step S902, the abnormality determination unit 9 extracts the result of the light emission test of the first registered target chip among the first registered target substrates from the read result.
ここで、発光解析部６は、光検出部５で検出した対象チップの面内における発光の位置を発光パターンとして解析する。具体的に、図１１は、光検出部５で検出した対象チップの発光パターンの画像データを模式的に示した図である。図１１（ａ）は、第１の対象チップから得られた発光パターンの画像データ１００を示している。画像データ１００には、対象チップの回路パターンからの発光点ｐが複数存在している。発光解析部６では、光検出部５で取得した画像データ１００に対して二値化の処理を行ない画像データ１０１として記憶部に記憶してある。なお、画像データ１００の発光点ｐは、二値化の処理後、画像データ１０１で発光点ｑとして表される。
Here, the light emission analysis unit 6 analyzes the light emission position in the plane of the target chip detected by the
同様に、図１１（ｂ）は、第２の対象チップから得られた発光パターンの画像データ１１０を示している。画像データ１１０には、対象チップの回路パターンからの発光点ｐが複数存在している。発光解析部６では、光検出部５で取得した画像データ１１０に対して二値化の処理を行ない画像データ１１１として記憶部に記憶してある。なお、画像データ１１０の発光点ｐは、二値化の処理後、画像データ１１１で発光点ｑとして表される。
Similarly, FIG. 11B shows
また、図１１（ｃ）は、第３の対象チップから得られた発光パターンの画像データ１２０を示している。画像データ１２０には、対象チップの回路パターンからの発光点ｐが複数存在している。発光解析部６では、光検出部５で取得した画像データ１２０に対して二値化の処理を行ない画像データ１２１として記憶部に記憶してある。なお、画像データ１２０の発光点ｐは、二値化の処理後、画像データ１２１で発光点ｑとして表される。
FIG. 11C shows the
図１０に戻って、ステップＳ９０２で、異常判定部９は、図１１（ａ）に示す第１の対象チップから得られた発光パターンの画像データ１０１を取出したものとする。次に、
異常判定部９は、読出した結果から、任意の２つの対象チップ発光テストの結果を取出す（ステップＳ９０３）。具体的に、異常判定部９は、図１１（ｂ）に示す第２の対象チップから得られた発光パターンの画像データ１１１と、図１１（ｃ）に示す第３の対象チップから得られた発光パターンの画像データ１２１とを、読出した結果から取出す。
Returning to FIG. 10, in step S902, the abnormality determination unit 9 extracts the
The abnormality determination unit 9 extracts the result of any two target chip light emission tests from the read result (step S903). Specifically, the abnormality determination unit 9 is obtained from the
異常判定部９は、取出した３つの発光テストの結果の各差を求める（ステップＳ９０４）。具体的に、異常判定部９は、画像データ１０１、画像データ１１１、および画像データ１２１の各差を求める。図１２は、３つの画像データを比較することを模式的に示した図である。異常判定部９は、画像データ１０１と、画像データ１１１とを比較した差、画像データ１１１と、画像データ１２１とを比較した差、画像データ１０１と、画像データ１２１とを比較した差をそれぞれ求めることになる。
The abnormality determination unit 9 obtains each difference between the extracted three light emission test results (step S904). Specifically, the abnormality determination unit 9 obtains each difference between the
まず、図１３は、第１の対象チップの画像データ１０１と、第２の対象チップの画像データ１１１とを比較した差を模式的に示した図である。図１３（ａ）は画像データ１０１を、図１３（ｂ）は画像データ１１１をそれぞれ示している。図１３（ｃ）は、画像データ１０１から画像データ１１１を差引いた画像データ１０２であり、差の発光点ｒが図示してある。
First, FIG. 13 is a diagram schematically showing a difference between the
図１４は、第２の対象チップの画像データ１１１と、第３の対象チップの画像データ１２１とを比較した差を模式的に示した図である。図１４（ａ）は画像データ１１１を、図１４（ｂ）は画像データ１２１をそれぞれ示している。図１４（ｃ）は、画像データ１１１から画像データ１２１を差引いた画像データ１０３であり、両画像の発光パターンに差がないため、差の発光点ｒが存在しない。
FIG. 14 is a diagram schematically illustrating a difference between the
なお、第１の対象チップの画像データ１０１と、第３の対象チップの画像データ１２１とを比較した差は、第１の対象チップの画像データ１０１と、第２の対象チップの画像データ１１１とを比較した差と同じになる。そのため、第１の対象チップの画像データ１０１と、第３の対象チップの画像データ１２１とを比較した差を模式的に示した図は、図１３（ｂ）の画像データ１１１を画像データ１２１に置換えた場合の図面と同じになるため省略する。
The difference between the
図１０に戻って、ステップＳ９０５で、異常判定部９は、対象チップの異常判定を行なう。具体的に、異常判定部９は、複数の対象チップの発光パターン（画像データ１０１，１１１，１２１）のうち、発光の位置が一致する発光パターンの数が多い発光パターン（画像データ１１１，１２１）を判定基準パターンとして、回路パターンの不具合を判断して、チップの異常を判定する。つまり、異常判定部９は、画像データ１１１または画像データ１２１の発光パターンを判定基準パターンとして、第１の対象チップの回路パターンの不具合を判断して、第１の対象チップの異常を判定する。
Returning to FIG. 10, in step S905, the abnormality determination unit 9 determines abnormality of the target chip. Specifically, the abnormality determination unit 9 has a light emission pattern (
異常判定部９は、第１の対象チップの画像データ１０１と、第２の対象チップの画像データ１１１とを比較することで、画像データ１０２のように差の発光点ｒが存在することを検出する。そして、異常判定部９は、当該発光点ｒに対応する回路パターンの位置に、断線、短絡、高抵抗の不具合が存在すると判断して、第１の対象チップに異常があると判定する。
The abnormality determination unit 9 compares the
異常判定部９は、ステップＳ９０５で対象チップの異常を判定した後、取出した発光テストの結果を消去する（ステップＳ９０６）。次に、異常判定部９は、異常を判定した対象チップが、最後に登録した対象チップであるか否かを判断する（ステップＳ９０７）。異常判定部９は、異常を判定した対象チップが、最後に登録した対象チップでないと判断した場合（ステップＳ９０７：ＮＯ）、読出した結果から、次の対象チップの発光テストの結果を取出す（ステップＳ９０９）。 After determining the abnormality of the target chip in step S905, the abnormality determination unit 9 deletes the extracted light emission test result (step S906). Next, the abnormality determination unit 9 determines whether or not the target chip for which abnormality has been determined is the last registered target chip (step S907). If the abnormality determination unit 9 determines that the target chip for which abnormality has been determined is not the last registered target chip (step S907: NO), the result of the light emission test for the next target chip is extracted from the read result (step S907). S909).
異常判定部９は、異常を判定したチップが、最後に登録した対象チップであると判断した場合（ステップＳ９０７：ＹＥＳ）、最後に登録した対象基板であるか否かを判断する（ステップＳ９０８）。異常判定部９は、最後に登録した対象基板でないと判断した場合（ステップＳ９０８：ＮＯ）、読出した結果から、次の対象基板の発光テストの結果を読出す（ステップＳ９１０）。異常判定部９は、最後に登録した対象基板であると判断した場合（ステップＳ９０８：ＹＥＳ）、処理を終了する。 If the abnormality determination unit 9 determines that the chip for which abnormality has been determined is the last registered target chip (step S907: YES), the abnormality determination unit 9 determines whether it is the last registered target substrate (step S908). . If it is determined that the target substrate is not the last registered target substrate (step S908: NO), the abnormality determination unit 9 reads the result of the light emission test of the next target substrate from the read result (step S910). If the abnormality determination unit 9 determines that it is the last registered target substrate (step S908: YES), the process ends.
以上のように、本発明の実施の形態１に係る半導体検査装置１０は、チップの回路パターンに対して、電気テスト（電気的なスクリーニング）および発光テスト（光学的なスクリーニング）を行なうことが可能であるので、テストパターンを長く複雑なパターンにする必要がなく、スクリーニングで検出することができる回路パターンの不具合の割合を増やすことができる。
As described above, the
なお、発光解析部６は、光検出部５で取得した画像データに対して二値化の処理を行ない。異常判定部９は、発光解析部６で二値化の処理を行なった複数の画像データを比較し、断線、短絡、高抵抗の不具合を判断して、チップの異常を判定する。しかし、本発明の実施の形態１に係る半導体検査装置１０は、前述の処理や判定の方法に限定されるものではなく、別の処理や判定の方法を用いてもよい。
The light emission analysis unit 6 performs binarization processing on the image data acquired by the
たとえば、発光解析部６は、発光の輝度を解析するため、光検出部５で取得した画像データに対して、複数の発光点を輝度の明暗順に並べたヒストグラムを作成する処理を行なう。図１５は、画像データからヒストグラムを作成する処理を模式的に示した図である。なお、図１５において、暗い状態を白で、明るい状態を黒で表現するものとする。
For example, the light emission analysis unit 6 performs a process of creating a histogram in which a plurality of light emission points are arranged in the order of brightness in the brightness of the image data acquired by the
図１５（ａ）は、暗い発光点ｓが３つ、発光点ｓより明るい発光点ｔが１つ、発光点ｔより明るい発光点ｕが１つ、発光点ｕより明るい発光点ｖが１つ存在する画像データである。この画像データの発光点ｓ，ｔ，ｕ，ｖを輝度の明暗順に並べたヒストグラムが、図１５（ａ）の右側のグラフである。 FIG. 15A shows three dark emission points s, one emission point t brighter than the emission point s, one emission point u brighter than the emission point t, and one emission point v brighter than the emission point u. Existing image data. A histogram in which the light emission points s, t, u, v of this image data are arranged in order of brightness brightness is a graph on the right side of FIG.
同様に、図１５（ｂ）は、暗い発光点ｓが３つ、発光点ｓより明るい発光点ｔが１つ、発光点ｔより明るい発光点ｕが１つ、発光点ｕより明るい発光点ｗが１つ存在する画像データである。なお、発光点ｗは、図１５（ａ）に示す発光点ｖよりも暗い。この画像データの発光点ｓ，ｔ，ｕ，ｗを輝度の明暗順に並べたヒストグラムが、図１５（ｂ）の右側のグラフである。 Similarly, FIG. 15B shows three light emitting points s, one light emitting point t brighter than the light emitting point s, one light emitting point u brighter than the light emitting point t, and light emitting point w brighter than the light emitting point u. Is one image data. Note that the light emission point w is darker than the light emission point v shown in FIG. A histogram in which the light emission points s, t, u, and w of this image data are arranged in the order of brightness brightness is the graph on the right side of FIG.
また、図１５（ｃ）は、暗い発光点ｓが３つ、発光点ｓより明るい発光点ｔが１つ、発光点ｔより明るい発光点ｕが１つ、発光点ｕより明るい発光点ｘが１つ存在する画像データである。なお、発光点ｘは、図１５（ｂ）に示す発光点ｗよりも暗い。この画像データの発光点ｓ，ｔ，ｕ，ｘを輝度の明暗順に並べたヒストグラムが、図１５（ｃ）の右側のグラフである。 In FIG. 15C, there are three dark emission points s, one emission point t brighter than the emission point s, one emission point u brighter than the emission point t, and emission point x brighter than the emission point u. One image data exists. Note that the light emission point x is darker than the light emission point w shown in FIG. A histogram in which the light emission points s, t, u, and x of this image data are arranged in the order of brightness brightness is the graph on the right side of FIG.
異常判定部９は、発光解析部６はで作成したヒストグラムにおいて、判定基準となる輝度の閾値を定め、当該閾値より明るい発光点が存在する場合、断線、短絡、高抵抗の不具合が存在すると判断して、チップを異常（不良品）と判定する。 In the histogram created by the light emission analysis unit 6, the abnormality determination unit 9 determines a threshold value of luminance as a determination criterion, and when there is a light emitting point brighter than the threshold value, it is determined that there is a problem of disconnection, short circuit, or high resistance. Then, the chip is determined to be abnormal (defective product).
たとえば、異常判定部９は、図１５（ａ）に示すヒストグラムに閾値（破線）を定め、当該閾値より明るい発光点ｖが存在するので、図１５（ａ）に示す画像データの対象チップに、断線、短絡、高抵抗の不具合が存在すると判断して、チップを異常と判定する。 For example, the abnormality determination unit 9 sets a threshold value (broken line) in the histogram shown in FIG. 15A, and there is a light emitting point v brighter than the threshold value, so that the target chip of the image data shown in FIG. The chip is determined to be abnormal because it is determined that there are defects such as disconnection, short circuit, and high resistance.
同様に、異常判定部９は、図１５（ｂ）に示すヒストグラムに閾値（破線）を定め、当該閾値より明るい発光点ｗが存在するので、図１５（ｂ）に示す画像データの対象チップに、断線、短絡、高抵抗が存在すると判断して、チップを異常と判定する。 Similarly, the abnormality determination unit 9 sets a threshold value (broken line) in the histogram shown in FIG. 15B, and there is a light emitting point w brighter than the threshold value. Therefore, the abnormality determination unit 9 sets the target chip of the image data shown in FIG. It is determined that a disconnection, a short circuit, or a high resistance exists, and the chip is determined to be abnormal.
また、異常判定部９は、図１５（ｃ）に示すヒストグラムに閾値（破線）を定め、当該閾値より明るい発光点が存在しないので、図１５（ｃ）に示す画像データの対象チップに、断線、短絡、高抵抗が存在しないと判断して、チップを正常と判定する。 Further, the abnormality determination unit 9 sets a threshold value (broken line) in the histogram shown in FIG. 15C, and since there is no light emitting point brighter than the threshold value, the disconnection is made in the target chip of the image data shown in FIG. It is determined that there is no short circuit or high resistance, and the chip is determined to be normal.
（実施の形態２）
図１６は、本発明の実施の形態２に係る半導体検査装置の構成を示す概略図である。図１６に示す半導体検査装置１１は、たとえばＬＳＩなどの半導体チップを製造する製造ラインに設けられ、半導体チップ（以下、単にチップとも言う）をオンラインで良品か不良品かを選別するスクリーニングを行なう装置である。半導体検査装置１１は、大きく分けて、測定を行なう測定部１１ａと、測定部１１ａの制御、および測定した結果の解析を行なう解析部１１ｂとを含んでいる。
(Embodiment 2)
FIG. 16 is a schematic diagram showing a configuration of a semiconductor inspection apparatus according to
測定部１１ａは、ウェハ１を保持するステージ２、プローブガード３、プローブ４、光検出部５１を含んでいる。なお、測定部１１ａは、光検出部５１の構成以外、図１に示した測定部１０ａの構成と同じであるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。
The
解析部１１ｂは、コンピュータや記憶装置などで構成され、ソフトウェアに含まれるプログラムを実行することにより、スクリーニングに必要な測定部１１ａの制御および測定部１１ａで検出した結果の解析を行なうことができる。なお、解析部１１ｂは、実施の形態１で説明した解析部１０ｂと同じ構成であるため、詳細な説明を繰返さない。
The
光検出部５１は、光検出部５と同様、発光テストにおいて、チップの回路パターンに印加した電気信号に基づく発光を、ウェハ１の図中下面側から検出する。しかし、光検出部５１は、チップの回路パターンのどの位置で発光が生じているかの位置情報を犠牲にして、検出することができる輝度の感度を向上させた素子を用いる。たとえば、光検出部５１は、光電子増倍管を用いる。光電子増倍管は、ＣＣＤなどに比べて微弱な輝度の光を検出することができるが、チップの回路パターンのどの位置で発光が生じているか特定することができない。また、光検出部５１には、アバランシェフォトダイオード（avalanche photodiode）を用いてもよい。
Similar to the
以上のように、本発明の実施の形態２に係る半導体検査装置１１は、光検出部に、電気信号に基づく発光を検出することができる光電子増倍管を用いているので、回路パターンの断線、短絡、高抵抗の不具合から生じる微弱な輝度の光を確実に検出することができる。そのため、半導体検査装置１１は、閾値より明るい発光点が存在するか否かにより、回路パターンの断線、短絡、高抵抗の不具合を判断して、チップの異常（不良品）をより精度よく判定することができる。
As described above, the
なお、光検出部５１に、ＣＣＤセンサやＣＭＯＳセンサなどの撮像素子にある複数の受光部をまとめ、位置情報を犠牲にして感度を向上させた素子を用いてもよい。
Note that an element in which a plurality of light receiving units in an imaging element such as a CCD sensor or a CMOS sensor are integrated in the
（実施の形態３）
図１７は、本発明の実施の形態３に係る半導体検査装置の構成を示す概略図である。図１７に示す半導体検査装置１２は、たとえばＬＳＩなどの半導体チップを製造する製造ラインに設けられ、半導体チップ（以下、単にチップとも言う）をオンラインで良品か不良品かを選別するスクリーニングを行なう装置である。半導体検査装置１２は、大きく分けて、測定を行なう測定部１２ａと、測定部１２ａの制御、および測定した結果の解析を行なう解析部１２ｂとを含んでいる。
(Embodiment 3)
FIG. 17 is a schematic diagram showing a configuration of a semiconductor inspection apparatus according to
測定部１２ａは、ウェハ１を保持するステージ２、プローブガード３、プローブ４、光検出部５、レーザー照射部１３を含んでいる。なお、測定部１２ａは、レーザー照射部１３の構成以外、図１に示した測定部１０ａの構成と同じであるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。
The
解析部１２ｂは、コンピュータや記憶装置などで構成され、ソフトウェアに含まれるプログラムを実行することにより、スクリーニングに必要な測定部１２ａの制御および測定部１１ａで検出した結果の解析を行なうことができる。なお、解析部１２ｂは、実施の形態１で説明した解析部１０ｂと同じ構成であるため、詳細な説明を繰返さない。
The
レーザー照射部１３は、ウェハ１の図中下面側から、チップの回路パターンに近赤外レーザー光を照射する。一定の電圧をチップの回路パターンに印加した状態で、チップの回路パターンに近赤外レーザー光を照射すると、回路パターンの配線やデバイスが局所的に加熱される。回路パターンの配線やデバイスが局所的に加熱されたことによる温度変化にともない、回路パターンの配線やデバイスの抵抗値に変化が生じて、電流値を変化させる。また、加熱による熱電効果により、回路パターンに電流が発生する。
The
そのため、半導体検査装置１２は、レーザー照射部１３から照射するレーザー光を走査する動作に同期させて、回路パターンに流れる電流の変化を検出することで、回路パターンの不具合を判断して、チップの異常を判定することができる。このような回路パターンの不具合を判断する方法は、ＯＢＩＲＣＨ（Optical Beam Induced Resistance CHange）法として一般に知られている。
For this reason, the
以上のように、本発明の実施の形態３に係る半導体検査装置１２は、回路パターンにレーザー光を照射するレーザー照射部１３をさらに備えている。そのため、半導体検査装置１２は、異常判定部が、レーザー照射部１３で照射したレーザー光により回路パターンに生じた電流をテスタ部で検出して、回路パターンの不具合を判断して、半導体チップの異常を判定することができる。よって、半導体検査装置１２は、実施の形態１で説明した電気テストや発光テストでは判断することができない回路パターンの不具合を判断することができ、スクリーニングで検出することができる回路パターンの不具合の割合を増やすことができる。
As described above, the
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ ウェハ、２ ステージ、３ プローブガード、４ プローブ、５，５１ 光検出部、６ 発光解析部、７ 主制御部、８ テスタ部、９ 異常判定部、１０，１１，１２ 半導体検査装置、１０ａ，１１ａ，１２ａ 測定部、１０ｂ，１１ｂ，１２ｂ 解析部、１３ レーザー照射部、２１ 石英ガラス。
DESCRIPTION OF SYMBOLS 1 Wafer, 2 stages, 3 Probe guard, 4 Probe, 5, 51 Light detection part, 6 Light emission analysis part, 7 Main control part, 8 Tester part, 9
Claims (11)
前記半導体基板を保持するステージと、
前記ステージに保持した前記半導体基板の一方の面に形成した回路パターンに、電気的に接触させるプローブと、
前記プローブを介して、電気的な前記スクリーニングを行なうためのテストパターンを前記回路パターンに印加し、印加した前記テストパターンに基づく前記回路パターンからの出力信号を検出するテスタ部と、
光学的な前記スクリーニングを行なうために、前記プローブを介して、前記回路パターンに印加した電気信号に基づく発光を、前記半導体基板の他方の面側から検出する光検出部と、
前記光検出部で検出した前記発光を解析する発光解析部と、
電気的な前記スクリーニングおよび光学的な前記スクリーニングを行なうために、前記ステージ、前記テスタ部および前記発光解析部を制御する制御部と、
前記テスタ部で検出した前記出力信号に基づき、前記回路パターンの不具合を判断し、前記発光解析部で解析した前記発光に基づき、前記回路パターンの不具合を判断して、前記半導体チップの異常を判定する異常判定部と
を備える、半導体検査装置。 A semiconductor inspection apparatus for screening a plurality of semiconductor chips formed on a semiconductor substrate,
A stage for holding the semiconductor substrate;
A probe that is in electrical contact with a circuit pattern formed on one surface of the semiconductor substrate held on the stage;
A tester for applying an electrical test pattern to the circuit pattern via the probe and detecting an output signal from the circuit pattern based on the applied test pattern;
In order to perform the optical screening, a light detection unit that detects light emission based on an electric signal applied to the circuit pattern from the other surface side of the semiconductor substrate via the probe;
A light emission analysis unit for analyzing the light emission detected by the light detection unit;
A control unit for controlling the stage, the tester unit, and the light emission analysis unit in order to perform the electrical screening and the optical screening;
Based on the output signal detected by the tester unit, a failure of the circuit pattern is determined, and based on the light emission analyzed by the light emission analysis unit, a failure of the circuit pattern is determined to determine abnormality of the semiconductor chip. A semiconductor inspection device comprising:
前記光検出部は、前記テストパターンに含まれる前記電気信号に基づく前記発光を、前記半導体基板の前記他方の面側から検出する、請求項１または請求項２に記載の半導体検査装置。 The test pattern applied to the circuit pattern includes the electrical signal;
The semiconductor inspection apparatus according to claim 1, wherein the light detection unit detects the light emission based on the electrical signal included in the test pattern from the other surface side of the semiconductor substrate.
前記異常判定部は、前記光照射部で照射した前記レーザー光により前記回路パターンに生じた電流を前記テスタ部で検出して、前記回路パターンの不具合を判断して、前記半導体チップの異常を判定する、請求項１〜請求項９のいずれか１項に記載の半導体検査装置。 A light irradiation unit for irradiating the circuit pattern with laser light;
The abnormality determination unit detects a current generated in the circuit pattern by the laser beam irradiated by the light irradiation unit, and determines a defect of the circuit pattern to determine an abnormality of the semiconductor chip. The semiconductor inspection apparatus according to any one of claims 1 to 9.
ステージに前記半導体基板を保持し、
前記ステージに保持した前記半導体基板の一方の面に形成した回路パターンに、プローブを電気的に接触させ、
前記プローブを介して、電気的な前記スクリーニングを行なうためのテストパターンを前記回路パターンに印加し、印加した前記テストパターンに基づく前記回路パターンからの出力信号を検出し、
光学的な前記スクリーニングを行なうために、前記プローブを介して、前記回路パターンに印加した電気信号に基づく発光を、前記半導体基板の他方の面側から検出して、解析し、
検出した前記出力信号に基づき、前記回路パターンの不具合を判断し、解析した前記発光に基づき、前記回路パターンの不具合を判断して、前記半導体チップの異常を判定する、半導体検査方法。 A semiconductor inspection method for screening a plurality of semiconductor chips formed on a semiconductor substrate,
Holding the semiconductor substrate on a stage;
A probe is brought into electrical contact with a circuit pattern formed on one surface of the semiconductor substrate held on the stage,
Applying a test pattern for performing the electrical screening to the circuit pattern via the probe, detecting an output signal from the circuit pattern based on the applied test pattern,
In order to perform the optical screening, light emission based on an electrical signal applied to the circuit pattern via the probe is detected and analyzed from the other surface side of the semiconductor substrate,
A semiconductor inspection method, wherein a defect of the circuit pattern is determined based on the detected output signal, and a defect of the circuit pattern is determined based on the analyzed light emission to determine an abnormality of the semiconductor chip.
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| WO2021005892A1 (en) * | 2019-07-10 | 2021-01-14 | 浜松ホトニクス株式会社 | Semiconductor device inspection method and semiconductor device inspection device |
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2011
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